lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19   // InstrSchedModel info.
  20   X86FoldableSchedWrite Sched = WriteFAdd;
  21 }
  22
  23 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  24   OpndItins s = arg_s;
  25   OpndItins d = arg_d;
  26 }
  27
  28
  29 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  30   InstrItinClass arg_ri> {
  31   InstrItinClass rr = arg_rr;
  32   InstrItinClass rm = arg_rm;
  33   InstrItinClass ri = arg_ri;
  34 }
  35
  36
  37 // scalar
  38 let Sched = WriteFAdd in {
  39 def SSE_ALU_F32S : OpndItins<
  40   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  41 >;
  42
  43 def SSE_ALU_F64S : OpndItins<
  44   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  45 >;
  46 }
  47
  48 def SSE_ALU_ITINS_S : SizeItins<
  49   SSE_ALU_F32S, SSE_ALU_F64S
  50 >;
  51
  52 let Sched = WriteFMul in {
  53 def SSE_MUL_F32S : OpndItins<
  54   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  55 >;
  56
  57 def SSE_MUL_F64S : OpndItins<
  58   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  59 >;
  60 }
  61
  62 def SSE_MUL_ITINS_S : SizeItins<
  63   SSE_MUL_F32S, SSE_MUL_F64S
  64 >;
  65
  66 let Sched = WriteFDiv in {
  67 def SSE_DIV_F32S : OpndItins<
  68   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  69 >;
  70
  71 def SSE_DIV_F64S : OpndItins<
  72   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  73 >;
  74 }
  75
  76 def SSE_DIV_ITINS_S : SizeItins<
  77   SSE_DIV_F32S, SSE_DIV_F64S
  78 >;
  79
  80 // parallel
  81 let Sched = WriteFAdd in {
  82 def SSE_ALU_F32P : OpndItins<
  83   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  84 >;
  85
  86 def SSE_ALU_F64P : OpndItins<
  87   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  88 >;
  89 }
  90
  91 def SSE_ALU_ITINS_P : SizeItins<
  92   SSE_ALU_F32P, SSE_ALU_F64P
  93 >;
  94
  95 let Sched = WriteFMul in {
  96 def SSE_MUL_F32P : OpndItins<
  97   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  98 >;
  99
 100 def SSE_MUL_F64P : OpndItins<
 101   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
 102 >;
 103 }
 104
 105 def SSE_MUL_ITINS_P : SizeItins<
 106   SSE_MUL_F32P, SSE_MUL_F64P
 107 >;
 108
 109 let Sched = WriteFDiv in {
 110 def SSE_DIV_F32P : OpndItins<
 111   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
 112 >;
 113
 114 def SSE_DIV_F64P : OpndItins<
 115   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 116 >;
 117 }
 118
 119 def SSE_DIV_ITINS_P : SizeItins<
 120   SSE_DIV_F32P, SSE_DIV_F64P
 121 >;
 122
 123 let Sched = WriteVecLogic in
 124 def SSE_VEC_BIT_ITINS_P : OpndItins<
 125   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 126 >;
 127
 128 def SSE_BIT_ITINS_P : OpndItins<
 129   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 130 >;
 131
 132 let Sched = WriteVecALU in {
 133 def SSE_INTALU_ITINS_P : OpndItins<
 134   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 135 >;
 136
 137 def SSE_INTALUQ_ITINS_P : OpndItins<
 138   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 139 >;
 140 }
 141
 142 let Sched = WriteVecIMul in
 143 def SSE_INTMUL_ITINS_P : OpndItins<
 144   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 145 >;
 146
 147 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 148   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 149 >;
 150
 151 def SSE_MOVA_ITINS : OpndItins<
 152   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 153 >;
 154
 155 def SSE_MOVU_ITINS : OpndItins<
 156   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 157 >;
 158
 159 def SSE_DPPD_ITINS : OpndItins<
 160   IIC_SSE_DPPD_RR, IIC_SSE_DPPD_RM
 161 >;
 162
 163 def SSE_DPPS_ITINS : OpndItins<
 164   IIC_SSE_DPPS_RR, IIC_SSE_DPPD_RM
 165 >;
 166
 167 def DEFAULT_ITINS : OpndItins<
 168   IIC_ALU_NONMEM, IIC_ALU_MEM
 169 >;
 170
 171 def SSE_EXTRACT_ITINS : OpndItins<
 172   IIC_SSE_EXTRACTPS_RR, IIC_SSE_EXTRACTPS_RM
 173 >;
 174
 175 def SSE_INSERT_ITINS : OpndItins<
 176   IIC_SSE_INSERTPS_RR, IIC_SSE_INSERTPS_RM
 177 >;
 178
 179 let Sched = WriteMPSAD in
 180 def SSE_MPSADBW_ITINS : OpndItins<
 181   IIC_SSE_MPSADBW_RR, IIC_SSE_MPSADBW_RM
 182 >;
 183
 184 let Sched = WriteVecIMul in
 185 def SSE_PMULLD_ITINS : OpndItins<
 186   IIC_SSE_PMULLD_RR, IIC_SSE_PMULLD_RM
 187 >;
 188
 189 // Definitions for backward compatibility.
 190 // The instructions mapped on these definitions uses a different itinerary
 191 // than the actual scheduling model.
 192 let Sched = WriteShuffle in
 193 def DEFAULT_ITINS_SHUFFLESCHED :  OpndItins<
 194   IIC_ALU_NONMEM, IIC_ALU_MEM
 195 >;
 196
 197 let Sched = WriteVecIMul in
 198 def DEFAULT_ITINS_VECIMULSCHED :  OpndItins<
 199   IIC_ALU_NONMEM, IIC_ALU_MEM
 200 >;
 201
 202 let Sched = WriteShuffle in
 203 def SSE_INTALU_ITINS_SHUFF_P : OpndItins<
 204   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 205 >;
 206
 207 let Sched = WriteMPSAD in
 208 def DEFAULT_ITINS_MPSADSCHED :  OpndItins<
 209   IIC_ALU_NONMEM, IIC_ALU_MEM
 210 >;
 211
 212 let Sched = WriteFBlend in
 213 def DEFAULT_ITINS_FBLENDSCHED :  OpndItins<
 214   IIC_ALU_NONMEM, IIC_ALU_MEM
 215 >;
 216
 217 let Sched = WriteBlend in
 218 def DEFAULT_ITINS_BLENDSCHED :  OpndItins<
 219   IIC_ALU_NONMEM, IIC_ALU_MEM
 220 >;
 221
 222 let Sched = WriteVarBlend in
 223 def DEFAULT_ITINS_VARBLENDSCHED :  OpndItins<
 224   IIC_ALU_NONMEM, IIC_ALU_MEM
 225 >;
 226
 227 let Sched = WriteFBlend in
 228 def SSE_INTALU_ITINS_FBLEND_P : OpndItins<
 229   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 230 >;
 231
 232 let Sched = WriteBlend in
 233 def SSE_INTALU_ITINS_BLEND_P : OpndItins<
 234   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 235 >;
 236
 237 //===----------------------------------------------------------------------===//
 238 // SSE 1 & 2 Instructions Classes
 239 //===----------------------------------------------------------------------===//
 240
 241 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 242 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 243                            RegisterClass RC, X86MemOperand x86memop,
 244                            OpndItins itins,
 245                            bit Is2Addr = 1> {
 246   let isCommutable = 1 in {
 247     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 248        !if(Is2Addr,
 249            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 250            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 251        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>,
 252        Sched<[itins.Sched]>;
 253   }
 254   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 255        !if(Is2Addr,
 256            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 257            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 258        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>,
 259        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 260 }
 261
 262 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 263 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 264                              string asm, string SSEVer, string FPSizeStr,
 265                              Operand memopr, ComplexPattern mem_cpat,
 266                              OpndItins itins,
 267                              bit Is2Addr = 1> {
 268 let isCodeGenOnly = 1 in {
 269   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 270        !if(Is2Addr,
 271            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 272            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 273        [(set RC:$dst, (!cast<Intrinsic>(
 274                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 275              RC:$src1, RC:$src2))], itins.rr>,
 276        Sched<[itins.Sched]>;
 277   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 278        !if(Is2Addr,
 279            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 280            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 281        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 282                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 283              RC:$src1, mem_cpat:$src2))], itins.rm>,
 284        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 285 }
 286 }
 287
 288 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 289 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 290                            RegisterClass RC, ValueType vt,
 291                            X86MemOperand x86memop, PatFrag mem_frag,
 292                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 293   let isCommutable = 1 in
 294     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 295        !if(Is2Addr,
 296            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 297            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 298        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>,
 299        Sched<[itins.Sched]>;
 300   let mayLoad = 1 in
 301     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 302        !if(Is2Addr,
 303            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 304            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 305        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 306           itins.rm, d>,
 307        Sched<[itins.Sched.Folded, ReadAfterLd]>;
 308 }
 309
 310 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 311 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 312                                       string OpcodeStr, X86MemOperand x86memop,
 313                                       list<dag> pat_rr, list<dag> pat_rm,
 314                                       bit Is2Addr = 1> {
 315   let isCommutable = 1, hasSideEffects = 0 in
 316     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 317        !if(Is2Addr,
 318            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 319            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 320        pat_rr, NoItinerary, d>,
 321        Sched<[WriteVecLogic]>;
 322   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 323        !if(Is2Addr,
 324            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 325            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 326        pat_rm, NoItinerary, d>,
 327        Sched<[WriteVecLogicLd, ReadAfterLd]>;
 328 }
 329
 330 //===----------------------------------------------------------------------===//
 331 //  Non-instruction patterns
 332 //===----------------------------------------------------------------------===//
 333
 334 // A vector extract of the first f32/f64 position is a subregister copy
 335 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 336           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 337 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 338           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 339
 340 // A 128-bit subvector extract from the first 256-bit vector position
 341 // is a subregister copy that needs no instruction.
 342 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 343           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 344 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 345           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 346
 347 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 348           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 349 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 350           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 351
 352 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 353           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 354 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 355           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 356
 357 // A 128-bit subvector insert to the first 256-bit vector position
 358 // is a subregister copy that needs no instruction.
 359 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 360 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 361           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 362 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 363           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 364 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 365           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 366 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 367           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 368 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 369           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 370 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 371           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 372 }
 373
 374 // Implicitly promote a 32-bit scalar to a vector.
 375 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 376           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 377 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 378           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 379 // Implicitly promote a 64-bit scalar to a vector.
 380 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 381           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 382 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 383           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 384
 385 // Bitcasts between 128-bit vector types. Return the original type since
 386 // no instruction is needed for the conversion
 387 let Predicates = [HasSSE2] in {
 388   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 389   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 390   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 393   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 394   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 398   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 399   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 403   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 404   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 408   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 409   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 413   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 414   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 418 }
 419
 420 // Bitcasts between 256-bit vector types. Return the original type since
 421 // no instruction is needed for the conversion
 422 let Predicates = [HasAVX] in {
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 453 }
 454
 455 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 456 // This is expanded by ExpandPostRAPseudos.
 457 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 458     isPseudo = 1, SchedRW = [WriteZero] in {
 459   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 460                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 461   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 462                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 463 }
 464
 465 //===----------------------------------------------------------------------===//
 466 // AVX & SSE - Zero/One Vectors
 467 //===----------------------------------------------------------------------===//
 468
 469 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 470 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 471 // swizzled by ExecutionDepsFix to pxor.
 472 // We set canFoldAsLoad because this can be converted to a constant-pool
 473 // load of an all-zeros value if folding it would be beneficial.
 474 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 475     isPseudo = 1, SchedRW = [WriteZero] in {
 476 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 477                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 478 }
 479
 480 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 481 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 482 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 483 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 484 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 485
 486
 487 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 488 // and doesn't need it because on sandy bridge the register is set to zero
 489 // at the rename stage without using any execution unit, so SET0PSY
 490 // and SET0PDY can be used for vector int instructions without penalty
 491 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 492     isPseudo = 1, Predicates = [HasAVX], SchedRW = [WriteZero] in {
 493 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 494                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 495 }
 496
 497 let Predicates = [HasAVX] in
 498   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 499
 500 let Predicates = [HasAVX2] in {
 501   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 502   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 503   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 504   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 505 }
 506
 507 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 508 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 509 let Predicates = [HasAVX1Only] in {
 510 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 511 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 512           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 513
 514 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 515 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 516           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 517
 518 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 519 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 520           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 521
 522 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 523 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 524           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 525 }
 526
 527 // We set canFoldAsLoad because this can be converted to a constant-pool
 528 // load of an all-ones value if folding it would be beneficial.
 529 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 530     isPseudo = 1, SchedRW = [WriteZero] in {
 531   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 532                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 533   let Predicates = [HasAVX2] in
 534   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 535                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 536 }
 537
 538
 539 //===----------------------------------------------------------------------===//
 540 // SSE 1 & 2 - Move FP Scalar Instructions
 541 //
 542 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 543 // register copies because it's a partial register update; Register-to-register
 544 // movss/movsd is not modeled as an INSERT_SUBREG because INSERT_SUBREG requires
 545 // that the insert be implementable in terms of a copy, and just mentioned, we
 546 // don't use movss/movsd for copies.
 547 //===----------------------------------------------------------------------===//
 548
 549 multiclass sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt,
 550                          X86MemOperand x86memop, string base_opc,
 551                          string asm_opr> {
 552   def rr : SI<0x10, MRMSrcReg, (outs VR128:$dst),
 553               (ins VR128:$src1, RC:$src2),
 554               !strconcat(base_opc, asm_opr),
 555               [(set VR128:$dst, (vt (OpNode VR128:$src1,
 556                                  (scalar_to_vector RC:$src2))))],
 557               IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 558
 559   // For the disassembler
 560   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
 561   def rr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 562                   (ins VR128:$src1, RC:$src2),
 563                   !strconcat(base_opc, asm_opr),
 564                   [], IIC_SSE_MOV_S_RR>, Sched<[WriteFShuffle]>;
 565 }
 566
 567 multiclass sse12_move<RegisterClass RC, SDNode OpNode, ValueType vt,
 568                       X86MemOperand x86memop, string OpcodeStr> {
 569   // AVX
 570   defm V#NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 571                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}">,
 572                               VEX_4V, VEX_LIG;
 573
 574   def V#NAME#mr : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 575                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 576                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 577                      VEX, VEX_LIG, Sched<[WriteStore]>;
 578   // SSE1 & 2
 579   let Constraints = "$src1 = $dst" in {
 580     defm NAME : sse12_move_rr<RC, OpNode, vt, x86memop, OpcodeStr,
 581                               "\t{$src2, $dst|$dst, $src2}">;
 582   }
 583
 584   def NAME#mr   : SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
 585                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 586                      [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 587                   Sched<[WriteStore]>;
 588 }
 589
 590 // Loading from memory automatically zeroing upper bits.
 591 multiclass sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 592                          PatFrag mem_pat, string OpcodeStr> {
 593   def V#NAME#rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 594                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 595                      [(set RC:$dst, (mem_pat addr:$src))],
 596                      IIC_SSE_MOV_S_RM>, VEX, VEX_LIG, Sched<[WriteLoad]>;
 597   def NAME#rm   : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 598                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 599                      [(set RC:$dst, (mem_pat addr:$src))],
 600                      IIC_SSE_MOV_S_RM>, Sched<[WriteLoad]>;
 601 }
 602
 603 defm MOVSS : sse12_move<FR32, X86Movss, v4f32, f32mem, "movss">, XS;
 604 defm MOVSD : sse12_move<FR64, X86Movsd, v2f64, f64mem, "movsd">, XD;
 605
 606 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 607   defm MOVSS : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 608
 609   let AddedComplexity = 20 in
 610     defm MOVSD : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 611 }
 612
 613 // Patterns
 614 let Predicates = [UseAVX] in {
 615   let AddedComplexity = 20 in {
 616   // MOVSSrm zeros the high parts of the register; represent this
 617   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 618   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 619             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 620   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 621             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 622   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 623             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 624
 625   // MOVSDrm zeros the high parts of the register; represent this
 626   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 627   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 628             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 629   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 630             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 631   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 632             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 633   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 634             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 635   def : Pat<(v2f64 (X86vzload addr:$src)),
 636             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 637
 638   // Represent the same patterns above but in the form they appear for
 639   // 256-bit types
 640   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 641                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 642             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 643   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 644                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 645             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 646   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 647                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 648             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 649   }
 650   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 651                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 652             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 653
 654   // Extract and store.
 655   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 656                    addr:$dst),
 657             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 658   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 659                    addr:$dst),
 660             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 661
 662   // Shuffle with VMOVSS
 663   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 664             (VMOVSSrr (v4i32 VR128:$src1),
 665                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 666   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 667             (VMOVSSrr (v4f32 VR128:$src1),
 668                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682   // Shuffle with VMOVSD
 683   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 684             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 685   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 686             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 687   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691
 692   // 256-bit variants
 693   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 694             (SUBREG_TO_REG (i32 0),
 695               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 696                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 697               sub_xmm)>;
 698   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 699             (SUBREG_TO_REG (i32 0),
 700               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 701                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 702               sub_xmm)>;
 703
 704   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 705   // is during lowering, where it's not possible to recognize the fold cause
 706   // it has two uses through a bitcast. One use disappears at isel time and the
 707   // fold opportunity reappears.
 708   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 709             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 710   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 712   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 713             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 714   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 715             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 716 }
 717
 718 let Predicates = [UseSSE1] in {
 719   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 720   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 721   // MOVSS to the lower bits.
 722   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 723             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 724   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 725             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 726   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 727             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 728   }
 729
 730   let AddedComplexity = 20 in {
 731   // MOVSSrm already zeros the high parts of the register.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 744
 745   // Shuffle with MOVSS
 746   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 747             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 748   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 749             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 750 }
 751
 752 let Predicates = [UseSSE2] in {
 753   let Predicates = [NoSSE41], AddedComplexity = 15 in {
 754   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 755   // MOVSD to the lower bits.
 756   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 757             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 758   }
 759
 760   let AddedComplexity = 20 in {
 761   // MOVSDrm already zeros the high parts of the register.
 762   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 763             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 764   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 765             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 766   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 767             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 768   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 769             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 770   def : Pat<(v2f64 (X86vzload addr:$src)),
 771             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 772   }
 773
 774   // Extract and store.
 775   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 776                    addr:$dst),
 777             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 778
 779   // Shuffle with MOVSD
 780   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 781             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 782   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788
 789   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 790   // is during lowering, where it's not possible to recognize the fold cause
 791   // it has two uses through a bitcast. One use disappears at isel time and the
 792   // fold opportunity reappears.
 793   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 795   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 796             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 797   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 798             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 799   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 800             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 801 }
 802
 803 //===----------------------------------------------------------------------===//
 804 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 805 //===----------------------------------------------------------------------===//
 806
 807 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 808                             X86MemOperand x86memop, PatFrag ld_frag,
 809                             string asm, Domain d,
 810                             OpndItins itins,
 811                             bit IsReMaterializable = 1> {
 812 let neverHasSideEffects = 1 in
 813   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 814               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>,
 815            Sched<[WriteFShuffle]>;
 816 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 817   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 818               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 819                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>,
 820            Sched<[WriteLoad]>;
 821 }
 822
 823 let Predicates = [HasAVX, NoVLX] in {
 824 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 825                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 826                               PS, VEX;
 827 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 828                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 829                               PD, VEX;
 830 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 831                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 832                               PS, VEX;
 833 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 834                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 835                               PD, VEX;
 836
 837 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 838                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 839                               PS, VEX, VEX_L;
 840 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 841                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 842                               PD, VEX, VEX_L;
 843 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 844                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 845                               PS, VEX, VEX_L;
 846 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 847                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 848                               PD, VEX, VEX_L;
 849 }
 850
 851 let Predicates = [UseSSE1] in {
 852 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 853                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 854                               PS;
 855 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 856                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 857                               PS;
 858 }
 859 let Predicates = [UseSSE2] in {
 860 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 861                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 862                               PD;
 863 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 864                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 865                               PD;
 866 }
 867
 868 let SchedRW = [WriteStore], Predicates = [HasAVX, NoVLX]  in {
 869 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 870                    "movaps\t{$src, $dst|$dst, $src}",
 871                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 872                    IIC_SSE_MOVA_P_MR>, VEX;
 873 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 874                    "movapd\t{$src, $dst|$dst, $src}",
 875                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 876                    IIC_SSE_MOVA_P_MR>, VEX;
 877 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 878                    "movups\t{$src, $dst|$dst, $src}",
 879                    [(store (v4f32 VR128:$src), addr:$dst)],
 880                    IIC_SSE_MOVU_P_MR>, VEX;
 881 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 882                    "movupd\t{$src, $dst|$dst, $src}",
 883                    [(store (v2f64 VR128:$src), addr:$dst)],
 884                    IIC_SSE_MOVU_P_MR>, VEX;
 885 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 886                    "movaps\t{$src, $dst|$dst, $src}",
 887                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 888                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 889 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 890                    "movapd\t{$src, $dst|$dst, $src}",
 891                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 892                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 893 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 894                    "movups\t{$src, $dst|$dst, $src}",
 895                    [(store (v8f32 VR256:$src), addr:$dst)],
 896                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 897 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 898                    "movupd\t{$src, $dst|$dst, $src}",
 899                    [(store (v4f64 VR256:$src), addr:$dst)],
 900                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 901 } // SchedRW
 902
 903 // For disassembler
 904 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 905     SchedRW = [WriteFShuffle] in {
 906   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 907                           (ins VR128:$src),
 908                           "movaps\t{$src, $dst|$dst, $src}", [],
 909                           IIC_SSE_MOVA_P_RR>, VEX;
 910   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 911                            (ins VR128:$src),
 912                            "movapd\t{$src, $dst|$dst, $src}", [],
 913                            IIC_SSE_MOVA_P_RR>, VEX;
 914   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 915                            (ins VR128:$src),
 916                            "movups\t{$src, $dst|$dst, $src}", [],
 917                            IIC_SSE_MOVU_P_RR>, VEX;
 918   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 919                            (ins VR128:$src),
 920                            "movupd\t{$src, $dst|$dst, $src}", [],
 921                            IIC_SSE_MOVU_P_RR>, VEX;
 922   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 923                             (ins VR256:$src),
 924                             "movaps\t{$src, $dst|$dst, $src}", [],
 925                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 926   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 927                             (ins VR256:$src),
 928                             "movapd\t{$src, $dst|$dst, $src}", [],
 929                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 930   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 931                             (ins VR256:$src),
 932                             "movups\t{$src, $dst|$dst, $src}", [],
 933                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 934   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 935                             (ins VR256:$src),
 936                             "movupd\t{$src, $dst|$dst, $src}", [],
 937                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 938 }
 939
 940 let Predicates = [HasAVX] in {
 941 def : Pat<(v8i32 (X86vzmovl
 942                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 943           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 944 def : Pat<(v4i64 (X86vzmovl
 945                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 946           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 947 def : Pat<(v8f32 (X86vzmovl
 948                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 949           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 950 def : Pat<(v4f64 (X86vzmovl
 951                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 952           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 953 }
 954
 955
 956 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 957           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 958 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 959           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 960
 961 let SchedRW = [WriteStore] in {
 962 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 963                    "movaps\t{$src, $dst|$dst, $src}",
 964                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 965                    IIC_SSE_MOVA_P_MR>;
 966 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 967                    "movapd\t{$src, $dst|$dst, $src}",
 968                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 969                    IIC_SSE_MOVA_P_MR>;
 970 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 971                    "movups\t{$src, $dst|$dst, $src}",
 972                    [(store (v4f32 VR128:$src), addr:$dst)],
 973                    IIC_SSE_MOVU_P_MR>;
 974 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 975                    "movupd\t{$src, $dst|$dst, $src}",
 976                    [(store (v2f64 VR128:$src), addr:$dst)],
 977                    IIC_SSE_MOVU_P_MR>;
 978 } // SchedRW
 979
 980 // For disassembler
 981 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
 982     SchedRW = [WriteFShuffle] in {
 983   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 984                          "movaps\t{$src, $dst|$dst, $src}", [],
 985                          IIC_SSE_MOVA_P_RR>;
 986   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 987                          "movapd\t{$src, $dst|$dst, $src}", [],
 988                          IIC_SSE_MOVA_P_RR>;
 989   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 990                          "movups\t{$src, $dst|$dst, $src}", [],
 991                          IIC_SSE_MOVU_P_RR>;
 992   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 993                          "movupd\t{$src, $dst|$dst, $src}", [],
 994                          IIC_SSE_MOVU_P_RR>;
 995 }
 996
 997 let Predicates = [HasAVX] in {
 998   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (VMOVUPDmr addr:$dst, VR128:$src)>;
1002 }
1003
1004 let Predicates = [UseSSE1] in
1005   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
1006             (MOVUPSmr addr:$dst, VR128:$src)>;
1007 let Predicates = [UseSSE2] in
1008   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1009             (MOVUPDmr addr:$dst, VR128:$src)>;
1010
1011 // Use vmovaps/vmovups for AVX integer load/store.
1012 let Predicates = [HasAVX, NoVLX] in {
1013   // 128-bit load/store
1014   def : Pat<(alignedloadv2i64 addr:$src),
1015             (VMOVAPSrm addr:$src)>;
1016   def : Pat<(loadv2i64 addr:$src),
1017             (VMOVUPSrm addr:$src)>;
1018
1019   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1020             (VMOVAPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1022             (VMOVAPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1024             (VMOVAPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1026             (VMOVAPSmr addr:$dst, VR128:$src)>;
1027   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1028             (VMOVUPSmr addr:$dst, VR128:$src)>;
1029   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1030             (VMOVUPSmr addr:$dst, VR128:$src)>;
1031   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1032             (VMOVUPSmr addr:$dst, VR128:$src)>;
1033   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1034             (VMOVUPSmr addr:$dst, VR128:$src)>;
1035
1036   // 256-bit load/store
1037   def : Pat<(alignedloadv4i64 addr:$src),
1038             (VMOVAPSYrm addr:$src)>;
1039   def : Pat<(loadv4i64 addr:$src),
1040             (VMOVUPSYrm addr:$src)>;
1041   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1042             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1044             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1046             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1048             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1049   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1050             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1051   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1052             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1053   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1054             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1055   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1056             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1057
1058   // Special patterns for storing subvector extracts of lower 128-bits
1059   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1060   def : Pat<(alignedstore (v2f64 (extract_subvector
1061                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1062             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1063   def : Pat<(alignedstore (v4f32 (extract_subvector
1064                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1065             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1066   def : Pat<(alignedstore (v2i64 (extract_subvector
1067                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1068             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1069   def : Pat<(alignedstore (v4i32 (extract_subvector
1070                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1071             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1072   def : Pat<(alignedstore (v8i16 (extract_subvector
1073                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1074             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1075   def : Pat<(alignedstore (v16i8 (extract_subvector
1076                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1077             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1078
1079   def : Pat<(store (v2f64 (extract_subvector
1080                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1081             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1082   def : Pat<(store (v4f32 (extract_subvector
1083                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1084             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1085   def : Pat<(store (v2i64 (extract_subvector
1086                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1087             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1088   def : Pat<(store (v4i32 (extract_subvector
1089                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1090             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1091   def : Pat<(store (v8i16 (extract_subvector
1092                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1093             (VMOVUPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1094   def : Pat<(store (v16i8 (extract_subvector
1095                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1096             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1097 }
1098
1099 // Use movaps / movups for SSE integer load / store (one byte shorter).
1100 // The instructions selected below are then converted to MOVDQA/MOVDQU
1101 // during the SSE domain pass.
1102 let Predicates = [UseSSE1] in {
1103   def : Pat<(alignedloadv2i64 addr:$src),
1104             (MOVAPSrm addr:$src)>;
1105   def : Pat<(loadv2i64 addr:$src),
1106             (MOVUPSrm addr:$src)>;
1107
1108   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1109             (MOVAPSmr addr:$dst, VR128:$src)>;
1110   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1111             (MOVAPSmr addr:$dst, VR128:$src)>;
1112   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1113             (MOVAPSmr addr:$dst, VR128:$src)>;
1114   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1115             (MOVAPSmr addr:$dst, VR128:$src)>;
1116   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1117             (MOVUPSmr addr:$dst, VR128:$src)>;
1118   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1119             (MOVUPSmr addr:$dst, VR128:$src)>;
1120   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1121             (MOVUPSmr addr:$dst, VR128:$src)>;
1122   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1123             (MOVUPSmr addr:$dst, VR128:$src)>;
1124 }
1125
1126 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1127 // bits are disregarded. FIXME: Set encoding to pseudo!
1128 let canFoldAsLoad = 1, isReMaterializable = 1, SchedRW = [WriteLoad] in {
1129 let isCodeGenOnly = 1 in {
1130   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1131                          "movaps\t{$src, $dst|$dst, $src}",
1132                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1133                          IIC_SSE_MOVA_P_RM>, VEX;
1134   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1135                          "movapd\t{$src, $dst|$dst, $src}",
1136                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1137                          IIC_SSE_MOVA_P_RM>, VEX;
1138   def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1139                        "movaps\t{$src, $dst|$dst, $src}",
1140                        [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1141                        IIC_SSE_MOVA_P_RM>;
1142   def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1143                        "movapd\t{$src, $dst|$dst, $src}",
1144                        [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1145                        IIC_SSE_MOVA_P_RM>;
1146 }
1147 }
1148
1149 //===----------------------------------------------------------------------===//
1150 // SSE 1 & 2 - Move Low packed FP Instructions
1151 //===----------------------------------------------------------------------===//
1152
1153 multiclass sse12_mov_hilo_packed_base<bits<8>opc, SDNode psnode, SDNode pdnode,
1154                                       string base_opc, string asm_opr,
1155                                       InstrItinClass itin> {
1156   def PSrm : PI<opc, MRMSrcMem,
1157          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1158          !strconcat(base_opc, "s", asm_opr),
1159      [(set VR128:$dst,
1160        (psnode VR128:$src1,
1161               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1162               itin, SSEPackedSingle>, PS,
1163      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1164
1165   def PDrm : PI<opc, MRMSrcMem,
1166          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1167          !strconcat(base_opc, "d", asm_opr),
1168      [(set VR128:$dst, (v2f64 (pdnode VR128:$src1,
1169                               (scalar_to_vector (loadf64 addr:$src2)))))],
1170               itin, SSEPackedDouble>, PD,
1171      Sched<[WriteFShuffleLd, ReadAfterLd]>;
1172
1173 }
1174
1175 multiclass sse12_mov_hilo_packed<bits<8>opc, SDNode psnode, SDNode pdnode,
1176                                  string base_opc, InstrItinClass itin> {
1177   defm V#NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1178                                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1179                                     itin>, VEX_4V;
1180
1181 let Constraints = "$src1 = $dst" in
1182   defm NAME : sse12_mov_hilo_packed_base<opc, psnode, pdnode, base_opc,
1183                                     "\t{$src2, $dst|$dst, $src2}",
1184                                     itin>;
1185 }
1186
1187 let AddedComplexity = 20 in {
1188   defm MOVL : sse12_mov_hilo_packed<0x12, X86Movlps, X86Movlpd, "movlp",
1189                                     IIC_SSE_MOV_LH>;
1190 }
1191
1192 let SchedRW = [WriteStore] in {
1193 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1194                    "movlps\t{$src, $dst|$dst, $src}",
1195                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1196                                  (iPTR 0))), addr:$dst)],
1197                                  IIC_SSE_MOV_LH>, VEX;
1198 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movlpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1201                                  (iPTR 0))), addr:$dst)],
1202                                  IIC_SSE_MOV_LH>, VEX;
1203 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1204                    "movlps\t{$src, $dst|$dst, $src}",
1205                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1206                                  (iPTR 0))), addr:$dst)],
1207                                  IIC_SSE_MOV_LH>;
1208 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1209                    "movlpd\t{$src, $dst|$dst, $src}",
1210                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1211                                  (iPTR 0))), addr:$dst)],
1212                                  IIC_SSE_MOV_LH>;
1213 } // SchedRW
1214
1215 let Predicates = [HasAVX] in {
1216   // Shuffle with VMOVLPS
1217   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1218             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1219   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1220             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1221
1222   // Shuffle with VMOVLPD
1223   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1224             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1226             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1227   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1228                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1229             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1230
1231   // Store patterns
1232   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1233                    addr:$src1),
1234             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1235   def : Pat<(store (v4i32 (X86Movlps
1236                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1237             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1238   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1239                    addr:$src1),
1240             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1241   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1242                    addr:$src1),
1243             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1244 }
1245
1246 let Predicates = [UseSSE1] in {
1247   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1248   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1249                                  (iPTR 0))), addr:$src1),
1250             (MOVLPSmr addr:$src1, VR128:$src2)>;
1251
1252   // Shuffle with MOVLPS
1253   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1254             (MOVLPSrm VR128:$src1, addr:$src2)>;
1255   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1256             (MOVLPSrm VR128:$src1, addr:$src2)>;
1257   def : Pat<(X86Movlps VR128:$src1,
1258                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1259             (MOVLPSrm VR128:$src1, addr:$src2)>;
1260
1261   // Store patterns
1262   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1263                                       addr:$src1),
1264             (MOVLPSmr addr:$src1, VR128:$src2)>;
1265   def : Pat<(store (v4i32 (X86Movlps
1266                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1267                               addr:$src1),
1268             (MOVLPSmr addr:$src1, VR128:$src2)>;
1269 }
1270
1271 let Predicates = [UseSSE2] in {
1272   // Shuffle with MOVLPD
1273   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1274             (MOVLPDrm VR128:$src1, addr:$src2)>;
1275   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1276             (MOVLPDrm VR128:$src1, addr:$src2)>;
1277   def : Pat<(v2f64 (X86Movsd VR128:$src1,
1278                              (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1279             (MOVLPDrm VR128:$src1, addr:$src2)>;
1280
1281   // Store patterns
1282   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1283                            addr:$src1),
1284             (MOVLPDmr addr:$src1, VR128:$src2)>;
1285   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1286                            addr:$src1),
1287             (MOVLPDmr addr:$src1, VR128:$src2)>;
1288 }
1289
1290 //===----------------------------------------------------------------------===//
1291 // SSE 1 & 2 - Move Hi packed FP Instructions
1292 //===----------------------------------------------------------------------===//
1293
1294 let AddedComplexity = 20 in {
1295   defm MOVH : sse12_mov_hilo_packed<0x16, X86Movlhps, X86Movlhpd, "movhp",
1296                                     IIC_SSE_MOV_LH>;
1297 }
1298
1299 let SchedRW = [WriteStore] in {
1300 // v2f64 extract element 1 is always custom lowered to unpack high to low
1301 // and extract element 0 so the non-store version isn't too horrible.
1302 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1303                    "movhps\t{$src, $dst|$dst, $src}",
1304                    [(store (f64 (vector_extract
1305                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1306                                             (bc_v2f64 (v4f32 VR128:$src))),
1307                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1308 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1309                    "movhpd\t{$src, $dst|$dst, $src}",
1310                    [(store (f64 (vector_extract
1311                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1312                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1313 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1314                    "movhps\t{$src, $dst|$dst, $src}",
1315                    [(store (f64 (vector_extract
1316                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1317                                             (bc_v2f64 (v4f32 VR128:$src))),
1318                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1319 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1320                    "movhpd\t{$src, $dst|$dst, $src}",
1321                    [(store (f64 (vector_extract
1322                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1323                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1324 } // SchedRW
1325
1326 let Predicates = [HasAVX] in {
1327   // VMOVHPS patterns
1328   def : Pat<(X86Movlhps VR128:$src1,
1329                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1330             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1331   def : Pat<(X86Movlhps VR128:$src1,
1332                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1333             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1334
1335   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1336   // is during lowering, where it's not possible to recognize the load fold
1337   // cause it has two uses through a bitcast. One use disappears at isel time
1338   // and the fold opportunity reappears.
1339   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1340                       (scalar_to_vector (loadf64 addr:$src2)))),
1341             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1342   // Also handle an i64 load because that may get selected as a faster way to
1343   // load the data.
1344   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1345                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1346             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1347 }
1348
1349 let Predicates = [UseSSE1] in {
1350   // MOVHPS patterns
1351   def : Pat<(X86Movlhps VR128:$src1,
1352                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1353             (MOVHPSrm VR128:$src1, addr:$src2)>;
1354   def : Pat<(X86Movlhps VR128:$src1,
1355                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1356             (MOVHPSrm VR128:$src1, addr:$src2)>;
1357 }
1358
1359 let Predicates = [UseSSE2] in {
1360   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1361   // is during lowering, where it's not possible to recognize the load fold
1362   // cause it has two uses through a bitcast. One use disappears at isel time
1363   // and the fold opportunity reappears.
1364   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1365                       (scalar_to_vector (loadf64 addr:$src2)))),
1366             (MOVHPDrm VR128:$src1, addr:$src2)>;
1367   // Also handle an i64 load because that may get selected as a faster way to
1368   // load the data.
1369   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1370                       (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src2)))))),
1371             (MOVHPDrm VR128:$src1, addr:$src2)>;
1372 }
1373
1374 //===----------------------------------------------------------------------===//
1375 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1376 //===----------------------------------------------------------------------===//
1377
1378 let AddedComplexity = 20, Predicates = [UseAVX] in {
1379   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1380                                        (ins VR128:$src1, VR128:$src2),
1381                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1382                       [(set VR128:$dst,
1383                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1384                         IIC_SSE_MOV_LH>,
1385                       VEX_4V, Sched<[WriteFShuffle]>;
1386   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1387                                        (ins VR128:$src1, VR128:$src2),
1388                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1389                       [(set VR128:$dst,
1390                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1391                         IIC_SSE_MOV_LH>,
1392                       VEX_4V, Sched<[WriteFShuffle]>;
1393 }
1394 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1395   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1396                                        (ins VR128:$src1, VR128:$src2),
1397                       "movlhps\t{$src2, $dst|$dst, $src2}",
1398                       [(set VR128:$dst,
1399                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1400                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1401   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1402                                        (ins VR128:$src1, VR128:$src2),
1403                       "movhlps\t{$src2, $dst|$dst, $src2}",
1404                       [(set VR128:$dst,
1405                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1406                         IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
1407 }
1408
1409 let Predicates = [UseAVX] in {
1410   // MOVLHPS patterns
1411   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1412             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1413   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1414             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1415
1416   // MOVHLPS patterns
1417   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1418             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1419 }
1420
1421 let Predicates = [UseSSE1] in {
1422   // MOVLHPS patterns
1423   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1424             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1425   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1426             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1427
1428   // MOVHLPS patterns
1429   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1430             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1431 }
1432
1433 //===----------------------------------------------------------------------===//
1434 // SSE 1 & 2 - Conversion Instructions
1435 //===----------------------------------------------------------------------===//
1436
1437 def SSE_CVT_PD : OpndItins<
1438   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1439 >;
1440
1441 let Sched = WriteCvtI2F in
1442 def SSE_CVT_PS : OpndItins<
1443   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1444 >;
1445
1446 let Sched = WriteCvtI2F in
1447 def SSE_CVT_Scalar : OpndItins<
1448   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1449 >;
1450
1451 let Sched = WriteCvtF2I in
1452 def SSE_CVT_SS2SI_32 : OpndItins<
1453   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1454 >;
1455
1456 let Sched = WriteCvtF2I in
1457 def SSE_CVT_SS2SI_64 : OpndItins<
1458   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1459 >;
1460
1461 let Sched = WriteCvtF2I in
1462 def SSE_CVT_SD2SI : OpndItins<
1463   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1464 >;
1465
1466 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1467                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1468                      string asm, OpndItins itins> {
1469   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1470                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1471                         itins.rr>, Sched<[itins.Sched]>;
1472   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1473                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1474                         itins.rm>, Sched<[itins.Sched.Folded]>;
1475 }
1476
1477 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1478                        X86MemOperand x86memop, string asm, Domain d,
1479                        OpndItins itins> {
1480 let neverHasSideEffects = 1 in {
1481   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1482              [], itins.rr, d>, Sched<[itins.Sched]>;
1483   let mayLoad = 1 in
1484   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1485              [], itins.rm, d>, Sched<[itins.Sched.Folded]>;
1486 }
1487 }
1488
1489 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1490                           X86MemOperand x86memop, string asm> {
1491 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1492   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1493               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1494            Sched<[WriteCvtI2F]>;
1495   let mayLoad = 1 in
1496   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1497               (ins DstRC:$src1, x86memop:$src),
1498               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
1499            Sched<[WriteCvtI2FLd, ReadAfterLd]>;
1500 } // neverHasSideEffects = 1
1501 }
1502
1503 let Predicates = [UseAVX] in {
1504 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1505                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1506                                 SSE_CVT_SS2SI_32>,
1507                                 XS, VEX, VEX_LIG;
1508 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1509                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1510                                 SSE_CVT_SS2SI_64>,
1511                                 XS, VEX, VEX_W, VEX_LIG;
1512 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1513                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1514                                 SSE_CVT_SD2SI>,
1515                                 XD, VEX, VEX_LIG;
1516 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1517                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1518                                 SSE_CVT_SD2SI>,
1519                                 XD, VEX, VEX_W, VEX_LIG;
1520
1521 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1522                 (VCVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1523 def : InstAlias<"vcvttss2si{l}\t{$src, $dst|$dst, $src}",
1524                 (VCVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1525 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1526                 (VCVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1527 def : InstAlias<"vcvttsd2si{l}\t{$src, $dst|$dst, $src}",
1528                 (VCVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1529 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1530                 (VCVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1531 def : InstAlias<"vcvttss2si{q}\t{$src, $dst|$dst, $src}",
1532                 (VCVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1533 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1534                 (VCVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1535 def : InstAlias<"vcvttsd2si{q}\t{$src, $dst|$dst, $src}",
1536                 (VCVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1537 }
1538 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1539 // register, but the same isn't true when only using memory operands,
1540 // provide other assembly "l" and "q" forms to address this explicitly
1541 // where appropriate to do so.
1542 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss{l}">,
1543                                   XS, VEX_4V, VEX_LIG;
1544 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1545                                   XS, VEX_4V, VEX_W, VEX_LIG;
1546 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1547                                   XD, VEX_4V, VEX_LIG;
1548 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1549                                   XD, VEX_4V, VEX_W, VEX_LIG;
1550
1551 let Predicates = [UseAVX] in {
1552   def : InstAlias<"vcvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1553                 (VCVTSI2SSrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1554   def : InstAlias<"vcvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1555                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src), 0>;
1556
1557   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1558             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1559   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1560             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1561   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1562             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1563   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1564             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1565
1566   def : Pat<(f32 (sint_to_fp GR32:$src)),
1567             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1568   def : Pat<(f32 (sint_to_fp GR64:$src)),
1569             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1570   def : Pat<(f64 (sint_to_fp GR32:$src)),
1571             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1572   def : Pat<(f64 (sint_to_fp GR64:$src)),
1573             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1574 }
1575
1576 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1577                       "cvttss2si\t{$src, $dst|$dst, $src}",
1578                       SSE_CVT_SS2SI_32>, XS;
1579 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1580                       "cvttss2si\t{$src, $dst|$dst, $src}",
1581                       SSE_CVT_SS2SI_64>, XS, REX_W;
1582 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1583                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1584                       SSE_CVT_SD2SI>, XD;
1585 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1586                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1587                       SSE_CVT_SD2SI>, XD, REX_W;
1588 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1589                       "cvtsi2ss{l}\t{$src, $dst|$dst, $src}",
1590                       SSE_CVT_Scalar>, XS;
1591 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1592                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1593                       SSE_CVT_Scalar>, XS, REX_W;
1594 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1595                       "cvtsi2sd{l}\t{$src, $dst|$dst, $src}",
1596                       SSE_CVT_Scalar>, XD;
1597 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1598                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1599                       SSE_CVT_Scalar>, XD, REX_W;
1600
1601 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1602                 (CVTTSS2SIrr GR32:$dst, FR32:$src), 0>;
1603 def : InstAlias<"cvttss2si{l}\t{$src, $dst|$dst, $src}",
1604                 (CVTTSS2SIrm GR32:$dst, f32mem:$src), 0>;
1605 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1606                 (CVTTSD2SIrr GR32:$dst, FR64:$src), 0>;
1607 def : InstAlias<"cvttsd2si{l}\t{$src, $dst|$dst, $src}",
1608                 (CVTTSD2SIrm GR32:$dst, f64mem:$src), 0>;
1609 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1610                 (CVTTSS2SI64rr GR64:$dst, FR32:$src), 0>;
1611 def : InstAlias<"cvttss2si{q}\t{$src, $dst|$dst, $src}",
1612                 (CVTTSS2SI64rm GR64:$dst, f32mem:$src), 0>;
1613 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1614                 (CVTTSD2SI64rr GR64:$dst, FR64:$src), 0>;
1615 def : InstAlias<"cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1616                 (CVTTSD2SI64rm GR64:$dst, f64mem:$src), 0>;
1617
1618 def : InstAlias<"cvtsi2ss\t{$src, $dst|$dst, $src}",
1619                 (CVTSI2SSrm FR64:$dst, i32mem:$src), 0>;
1620 def : InstAlias<"cvtsi2sd\t{$src, $dst|$dst, $src}",
1621                 (CVTSI2SDrm FR64:$dst, i32mem:$src), 0>;
1622
1623 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1624 // and/or XMM operand(s).
1625
1626 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1627                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1628                          string asm, OpndItins itins> {
1629   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1630               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1631               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>,
1632            Sched<[itins.Sched]>;
1633   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1634               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1635               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>,
1636            Sched<[itins.Sched.Folded]>;
1637 }
1638
1639 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1640                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1641                     PatFrag ld_frag, string asm, OpndItins itins,
1642                     bit Is2Addr = 1> {
1643   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1644               !if(Is2Addr,
1645                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1646                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1647               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1648               itins.rr>, Sched<[itins.Sched]>;
1649   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1650               (ins DstRC:$src1, x86memop:$src2),
1651               !if(Is2Addr,
1652                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1653                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1654               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1655               itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
1656 }
1657
1658 let Predicates = [UseAVX] in {
1659 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1660                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si",
1661                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1662 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1663                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si",
1664                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1665 }
1666 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1667                  sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD;
1668 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1669                    sdmem, sse_load_f64, "cvtsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1670
1671
1672 let isCodeGenOnly = 1 in {
1673   let Predicates = [UseAVX] in {
1674   defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1675             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
1676             SSE_CVT_Scalar, 0>, XS, VEX_4V;
1677   defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1678             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1679             SSE_CVT_Scalar, 0>, XS, VEX_4V,
1680             VEX_W;
1681   defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1682             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
1683             SSE_CVT_Scalar, 0>, XD, VEX_4V;
1684   defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1685             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1686             SSE_CVT_Scalar, 0>, XD,
1687             VEX_4V, VEX_W;
1688   }
1689   let Constraints = "$src1 = $dst" in {
1690     defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1691                           int_x86_sse_cvtsi2ss, i32mem, loadi32,
1692                           "cvtsi2ss{l}", SSE_CVT_Scalar>, XS;
1693     defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1694                           int_x86_sse_cvtsi642ss, i64mem, loadi64,
1695                           "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1696     defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1697                           int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1698                           "cvtsi2sd{l}", SSE_CVT_Scalar>, XD;
1699     defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1700                           int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1701                           "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1702   }
1703 } // isCodeGenOnly = 1
1704
1705 /// SSE 1 Only
1706
1707 // Aliases for intrinsics
1708 let isCodeGenOnly = 1 in {
1709 let Predicates = [UseAVX] in {
1710 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1711                                     ssmem, sse_load_f32, "cvttss2si",
1712                                     SSE_CVT_SS2SI_32>, XS, VEX;
1713 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1714                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1715                                    "cvttss2si", SSE_CVT_SS2SI_64>,
1716                                    XS, VEX, VEX_W;
1717 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1718                                     sdmem, sse_load_f64, "cvttsd2si",
1719                                     SSE_CVT_SD2SI>, XD, VEX;
1720 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1721                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1722                                   "cvttsd2si", SSE_CVT_SD2SI>,
1723                                   XD, VEX, VEX_W;
1724 }
1725 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1726                                     ssmem, sse_load_f32, "cvttss2si",
1727                                     SSE_CVT_SS2SI_32>, XS;
1728 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1729                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1730                                    "cvttss2si", SSE_CVT_SS2SI_64>, XS, REX_W;
1731 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1732                                     sdmem, sse_load_f64, "cvttsd2si",
1733                                     SSE_CVT_SD2SI>, XD;
1734 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1735                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1736                                   "cvttsd2si", SSE_CVT_SD2SI>, XD, REX_W;
1737 } // isCodeGenOnly = 1
1738
1739 let Predicates = [UseAVX] in {
1740 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1741                                   ssmem, sse_load_f32, "cvtss2si",
1742                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1743 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1744                                   ssmem, sse_load_f32, "cvtss2si",
1745                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1746 }
1747 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1748                                ssmem, sse_load_f32, "cvtss2si",
1749                                SSE_CVT_SS2SI_32>, XS;
1750 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1751                                  ssmem, sse_load_f32, "cvtss2si",
1752                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1753
1754 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1755                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1756                                SSEPackedSingle, SSE_CVT_PS>,
1757                                PS, VEX, Requires<[HasAVX]>;
1758 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1759                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1760                                SSEPackedSingle, SSE_CVT_PS>,
1761                                PS, VEX, VEX_L, Requires<[HasAVX]>;
1762
1763 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1764                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1765                             SSEPackedSingle, SSE_CVT_PS>,
1766                             PS, Requires<[UseSSE2]>;
1767
1768 let Predicates = [UseAVX] in {
1769 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1770                 (VCVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1771 def : InstAlias<"vcvtss2si{l}\t{$src, $dst|$dst, $src}",
1772                 (VCVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1773 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1774                 (VCVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1775 def : InstAlias<"vcvtsd2si{l}\t{$src, $dst|$dst, $src}",
1776                 (VCVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1777 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1778                 (VCVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1779 def : InstAlias<"vcvtss2si{q}\t{$src, $dst|$dst, $src}",
1780                 (VCVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1781 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1782                 (VCVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1783 def : InstAlias<"vcvtsd2si{q}\t{$src, $dst|$dst, $src}",
1784                 (VCVTSD2SI64rm GR64:$dst, sdmem:$src), 0>;
1785 }
1786
1787 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1788                 (CVTSS2SIrr GR32:$dst, VR128:$src), 0>;
1789 def : InstAlias<"cvtss2si{l}\t{$src, $dst|$dst, $src}",
1790                 (CVTSS2SIrm GR32:$dst, ssmem:$src), 0>;
1791 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1792                 (CVTSD2SIrr GR32:$dst, VR128:$src), 0>;
1793 def : InstAlias<"cvtsd2si{l}\t{$src, $dst|$dst, $src}",
1794                 (CVTSD2SIrm GR32:$dst, sdmem:$src), 0>;
1795 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1796                 (CVTSS2SI64rr GR64:$dst, VR128:$src), 0>;
1797 def : InstAlias<"cvtss2si{q}\t{$src, $dst|$dst, $src}",
1798                 (CVTSS2SI64rm GR64:$dst, ssmem:$src), 0>;
1799 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1800                 (CVTSD2SI64rr GR64:$dst, VR128:$src), 0>;
1801 def : InstAlias<"cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1802                 (CVTSD2SI64rm GR64:$dst, sdmem:$src)>;
1803
1804 /// SSE 2 Only
1805
1806 // Convert scalar double to scalar single
1807 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1808 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1809                        (ins FR64:$src1, FR64:$src2),
1810                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1811                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG,
1812                       Sched<[WriteCvtF2F]>;
1813 let mayLoad = 1 in
1814 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1815                        (ins FR64:$src1, f64mem:$src2),
1816                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1817                       [], IIC_SSE_CVT_Scalar_RM>,
1818                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG,
1819                       Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1820 }
1821
1822 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1823           Requires<[UseAVX]>;
1824
1825 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1826                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1827                       [(set FR32:$dst, (fround FR64:$src))],
1828                       IIC_SSE_CVT_Scalar_RR>, Sched<[WriteCvtF2F]>;
1829 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1830                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1831                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1832                       IIC_SSE_CVT_Scalar_RM>,
1833                       XD,
1834                   Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1835
1836 let isCodeGenOnly = 1 in {
1837 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1838                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1839                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1840                        [(set VR128:$dst,
1841                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1842                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[UseAVX]>,
1843                        Sched<[WriteCvtF2F]>;
1844 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1845                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1846                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1847                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1848                                           VR128:$src1, sse_load_f64:$src2))],
1849                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[UseAVX]>,
1850                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1851
1852 let Constraints = "$src1 = $dst" in {
1853 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1854                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1855                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1856                        [(set VR128:$dst,
1857                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1858                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>,
1859                        Sched<[WriteCvtF2F]>;
1860 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1861                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1862                        "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1863                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1864                                           VR128:$src1, sse_load_f64:$src2))],
1865                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>,
1866                        Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1867 }
1868 } // isCodeGenOnly = 1
1869
1870 // Convert scalar single to scalar double
1871 // SSE2 instructions with XS prefix
1872 let neverHasSideEffects = 1, Predicates = [UseAVX] in {
1873 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1874                     (ins FR32:$src1, FR32:$src2),
1875                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1876                     [], IIC_SSE_CVT_Scalar_RR>,
1877                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG,
1878                     Sched<[WriteCvtF2F]>;
1879 let mayLoad = 1 in
1880 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1881                     (ins FR32:$src1, f32mem:$src2),
1882                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1883                     [], IIC_SSE_CVT_Scalar_RM>,
1884                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>,
1885                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1886 }
1887
1888 def : Pat<(f64 (fextend FR32:$src)),
1889     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[UseAVX]>;
1890 def : Pat<(fextend (loadf32 addr:$src)),
1891     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[UseAVX]>;
1892
1893 def : Pat<(extloadf32 addr:$src),
1894     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1895     Requires<[UseAVX, OptForSize]>;
1896 def : Pat<(extloadf32 addr:$src),
1897     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1898     Requires<[UseAVX, OptForSpeed]>;
1899
1900 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1901                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1902                    [(set FR64:$dst, (fextend FR32:$src))],
1903                    IIC_SSE_CVT_Scalar_RR>, XS,
1904                  Requires<[UseSSE2]>, Sched<[WriteCvtF2F]>;
1905 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1906                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1907                    [(set FR64:$dst, (extloadf32 addr:$src))],
1908                    IIC_SSE_CVT_Scalar_RM>, XS,
1909                  Requires<[UseSSE2, OptForSize]>, Sched<[WriteCvtF2FLd]>;
1910
1911 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1912 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1913 // combine.
1914 // Since these loads aren't folded into the fextend, we have to match it
1915 // explicitly here.
1916 def : Pat<(fextend (loadf32 addr:$src)),
1917           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1918 def : Pat<(extloadf32 addr:$src),
1919           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1920
1921 let isCodeGenOnly = 1 in {
1922 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1923                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1924                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1925                     [(set VR128:$dst,
1926                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1927                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[UseAVX]>,
1928                     Sched<[WriteCvtF2F]>;
1929 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1930                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1931                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1932                     [(set VR128:$dst,
1933                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1934                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[UseAVX]>,
1935                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1936 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1937 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1938                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1939                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1940                     [(set VR128:$dst,
1941                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1942                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>,
1943                     Sched<[WriteCvtF2F]>;
1944 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1945                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1946                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1947                     [(set VR128:$dst,
1948                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1949                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>,
1950                     Sched<[WriteCvtF2FLd, ReadAfterLd]>;
1951 }
1952 } // isCodeGenOnly = 1
1953
1954 // Convert packed single/double fp to doubleword
1955 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1956                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1958                        IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
1959 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1960                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1961                        [(set VR128:$dst,
1962                          (int_x86_sse2_cvtps2dq (loadv4f32 addr:$src)))],
1963                        IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
1964 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1965                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1966                         [(set VR256:$dst,
1967                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1968                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
1969 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1970                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1971                         [(set VR256:$dst,
1972                           (int_x86_avx_cvt_ps2dq_256 (loadv8f32 addr:$src)))],
1973                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
1974 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1976                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1977                      IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
1978 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1979                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1980                      [(set VR128:$dst,
1981                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1982                      IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
1983
1984
1985 // Convert Packed Double FP to Packed DW Integers
1986 let Predicates = [HasAVX] in {
1987 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1988 // register, but the same isn't true when using memory operands instead.
1989 // Provide other assembly rr and rm forms to address this explicitly.
1990 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1992                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1993                        VEX, Sched<[WriteCvtF2I]>;
1994
1995 // XMM only
1996 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1997                 (VCVTPD2DQrr VR128:$dst, VR128:$src), 0>;
1998 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1999                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
2000                        [(set VR128:$dst,
2001                          (int_x86_sse2_cvtpd2dq (loadv2f64 addr:$src)))]>, VEX,
2002                        Sched<[WriteCvtF2ILd]>;
2003
2004 // YMM only
2005 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2006                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2007                        [(set VR128:$dst,
2008                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L,
2009                        Sched<[WriteCvtF2I]>;
2010 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2011                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
2012                        [(set VR128:$dst,
2013                          (int_x86_avx_cvt_pd2dq_256 (loadv4f64 addr:$src)))]>,
2014                        VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2015 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
2016                 (VCVTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2017 }
2018
2019 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2020                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2021                       [(set VR128:$dst,
2022                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
2023                       IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2ILd]>;
2024 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2025                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
2026                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
2027                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2028
2029 // Convert with truncation packed single/double fp to doubleword
2030 // SSE2 packed instructions with XS prefix
2031 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2032                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2033                          [(set VR128:$dst,
2034                            (int_x86_sse2_cvttps2dq VR128:$src))],
2035                          IIC_SSE_CVT_PS_RR>, VEX, Sched<[WriteCvtF2I]>;
2036 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2037                          "cvttps2dq\t{$src, $dst|$dst, $src}",
2038                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
2039                                             (loadv4f32 addr:$src)))],
2040                          IIC_SSE_CVT_PS_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2041 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
2042                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2043                           [(set VR256:$dst,
2044                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
2045                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2046 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
2047                           "cvttps2dq\t{$src, $dst|$dst, $src}",
2048                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
2049                                              (loadv8f32 addr:$src)))],
2050                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L,
2051                           Sched<[WriteCvtF2ILd]>;
2052
2053 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2054                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2055                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
2056                        IIC_SSE_CVT_PS_RR>, Sched<[WriteCvtF2I]>;
2057 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2058                        "cvttps2dq\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst,
2060                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
2061                        IIC_SSE_CVT_PS_RM>, Sched<[WriteCvtF2ILd]>;
2062
2063 let Predicates = [HasAVX] in {
2064   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2065             (VCVTDQ2PSrr VR128:$src)>;
2066   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2067             (VCVTDQ2PSrm addr:$src)>;
2068
2069   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2070             (VCVTDQ2PSrr VR128:$src)>;
2071   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (loadv2i64 addr:$src))),
2072             (VCVTDQ2PSrm addr:$src)>;
2073
2074   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2075             (VCVTTPS2DQrr VR128:$src)>;
2076   def : Pat<(v4i32 (fp_to_sint (loadv4f32 addr:$src))),
2077             (VCVTTPS2DQrm addr:$src)>;
2078
2079   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
2080             (VCVTDQ2PSYrr VR256:$src)>;
2081   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (loadv4i64 addr:$src)))),
2082             (VCVTDQ2PSYrm addr:$src)>;
2083
2084   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
2085             (VCVTTPS2DQYrr VR256:$src)>;
2086   def : Pat<(v8i32 (fp_to_sint (loadv8f32 addr:$src))),
2087             (VCVTTPS2DQYrm addr:$src)>;
2088 }
2089
2090 let Predicates = [UseSSE2] in {
2091   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
2092             (CVTDQ2PSrr VR128:$src)>;
2093   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2094             (CVTDQ2PSrm addr:$src)>;
2095
2096   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
2097             (CVTDQ2PSrr VR128:$src)>;
2098   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
2099             (CVTDQ2PSrm addr:$src)>;
2100
2101   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
2102             (CVTTPS2DQrr VR128:$src)>;
2103   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
2104             (CVTTPS2DQrm addr:$src)>;
2105 }
2106
2107 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2108                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
2109                         [(set VR128:$dst,
2110                               (int_x86_sse2_cvttpd2dq VR128:$src))],
2111                               IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2I]>;
2112
2113 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2114 // register, but the same isn't true when using memory operands instead.
2115 // Provide other assembly rr and rm forms to address this explicitly.
2116
2117 // XMM only
2118 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
2119                 (VCVTTPD2DQrr VR128:$dst, VR128:$src), 0>;
2120 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2121                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
2122                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2123                                             (loadv2f64 addr:$src)))],
2124                          IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2ILd]>;
2125
2126 // YMM only
2127 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2128                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2129                          [(set VR128:$dst,
2130                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
2131                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2I]>;
2132 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2133                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
2134                          [(set VR128:$dst,
2135                           (int_x86_avx_cvtt_pd2dq_256 (loadv4f64 addr:$src)))],
2136                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2ILd]>;
2137 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
2138                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src), 0>;
2139
2140 let Predicates = [HasAVX] in {
2141   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2142             (VCVTTPD2DQYrr VR256:$src)>;
2143   def : Pat<(v4i32 (fp_to_sint (loadv4f64 addr:$src))),
2144             (VCVTTPD2DQYrm addr:$src)>;
2145 } // Predicates = [HasAVX]
2146
2147 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2148                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2149                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
2150                       IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2I]>;
2151 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
2152                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
2153                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2154                                         (memopv2f64 addr:$src)))],
2155                                         IIC_SSE_CVT_PD_RM>,
2156                       Sched<[WriteCvtF2ILd]>;
2157
2158 // Convert packed single to packed double
2159 let Predicates = [HasAVX] in {
2160                   // SSE2 instructions without OpSize prefix
2161 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2162                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2163                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2164                      IIC_SSE_CVT_PD_RR>, PS, VEX, Sched<[WriteCvtF2F]>;
2165 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2166                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2167                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2168                     IIC_SSE_CVT_PD_RM>, PS, VEX, Sched<[WriteCvtF2FLd]>;
2169 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2170                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2171                      [(set VR256:$dst,
2172                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2173                      IIC_SSE_CVT_PD_RR>, PS, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2174 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2175                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2176                      [(set VR256:$dst,
2177                        (int_x86_avx_cvt_ps2_pd_256 (loadv4f32 addr:$src)))],
2178                      IIC_SSE_CVT_PD_RM>, PS, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2179 }
2180
2181 let Predicates = [UseSSE2] in {
2182 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2183                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2184                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2185                        IIC_SSE_CVT_PD_RR>, PS, Sched<[WriteCvtF2F]>;
2186 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2187                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2188                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2189                    IIC_SSE_CVT_PD_RM>, PS, Sched<[WriteCvtF2FLd]>;
2190 }
2191
2192 // Convert Packed DW Integers to Packed Double FP
2193 let Predicates = [HasAVX] in {
2194 let neverHasSideEffects = 1, mayLoad = 1 in
2195 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2196                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2197                      []>, VEX, Sched<[WriteCvtI2FLd]>;
2198 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2199                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2200                      [(set VR128:$dst,
2201                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX,
2202                    Sched<[WriteCvtI2F]>;
2203 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2204                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2205                      [(set VR256:$dst,
2206                        (int_x86_avx_cvtdq2_pd_256
2207                         (bitconvert (loadv2i64 addr:$src))))]>, VEX, VEX_L,
2208                     Sched<[WriteCvtI2FLd]>;
2209 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2210                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2211                      [(set VR256:$dst,
2212                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L,
2213                     Sched<[WriteCvtI2F]>;
2214 }
2215
2216 let neverHasSideEffects = 1, mayLoad = 1 in
2217 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2218                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2219                        IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtI2FLd]>;
2220 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2221                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2222                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2223                        IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtI2F]>;
2224
2225 // AVX 256-bit register conversion intrinsics
2226 let Predicates = [HasAVX] in {
2227   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2228             (VCVTDQ2PDYrr VR128:$src)>;
2229   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (loadv2i64 addr:$src)))),
2230             (VCVTDQ2PDYrm addr:$src)>;
2231 } // Predicates = [HasAVX]
2232
2233 // Convert packed double to packed single
2234 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2235 // register, but the same isn't true when using memory operands instead.
2236 // Provide other assembly rr and rm forms to address this explicitly.
2237 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2238                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2239                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2240                        IIC_SSE_CVT_PD_RR>, VEX, Sched<[WriteCvtF2F]>;
2241
2242 // XMM only
2243 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2244                 (VCVTPD2PSrr VR128:$dst, VR128:$src), 0>;
2245 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2246                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2247                         [(set VR128:$dst,
2248                           (int_x86_sse2_cvtpd2ps (loadv2f64 addr:$src)))],
2249                         IIC_SSE_CVT_PD_RM>, VEX, Sched<[WriteCvtF2FLd]>;
2250
2251 // YMM only
2252 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2253                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2254                         [(set VR128:$dst,
2255                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2256                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L, Sched<[WriteCvtF2F]>;
2257 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2258                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2259                         [(set VR128:$dst,
2260                           (int_x86_avx_cvt_pd2_ps_256 (loadv4f64 addr:$src)))],
2261                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L, Sched<[WriteCvtF2FLd]>;
2262 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2263                 (VCVTPD2PSYrr VR128:$dst, VR256:$src), 0>;
2264
2265 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2266                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2267                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2268                      IIC_SSE_CVT_PD_RR>, Sched<[WriteCvtF2F]>;
2269 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2270                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2271                      [(set VR128:$dst,
2272                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2273                      IIC_SSE_CVT_PD_RM>, Sched<[WriteCvtF2FLd]>;
2274
2275
2276 // AVX 256-bit register conversion intrinsics
2277 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2278 // whenever possible to avoid declaring two versions of each one.
2279 let Predicates = [HasAVX] in {
2280   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2281             (VCVTDQ2PSYrr VR256:$src)>;
2282   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (loadv4i64 addr:$src))),
2283             (VCVTDQ2PSYrm addr:$src)>;
2284
2285   // Match fround and fextend for 128/256-bit conversions
2286   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2287             (VCVTPD2PSrr VR128:$src)>;
2288   def : Pat<(v4f32 (X86vfpround (loadv2f64 addr:$src))),
2289             (VCVTPD2PSXrm addr:$src)>;
2290   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2291             (VCVTPD2PSYrr VR256:$src)>;
2292   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2293             (VCVTPD2PSYrm addr:$src)>;
2294
2295   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2296             (VCVTPS2PDrr VR128:$src)>;
2297   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2298             (VCVTPS2PDYrr VR128:$src)>;
2299   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2300             (VCVTPS2PDYrm addr:$src)>;
2301 }
2302
2303 let Predicates = [UseSSE2] in {
2304   // Match fround and fextend for 128 conversions
2305   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2306             (CVTPD2PSrr VR128:$src)>;
2307   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2308             (CVTPD2PSrm addr:$src)>;
2309
2310   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2311             (CVTPS2PDrr VR128:$src)>;
2312 }
2313
2314 //===----------------------------------------------------------------------===//
2315 // SSE 1 & 2 - Compare Instructions
2316 //===----------------------------------------------------------------------===//
2317
2318 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2319 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2320                             Operand CC, SDNode OpNode, ValueType VT,
2321                             PatFrag ld_frag, string asm, string asm_alt,
2322                             OpndItins itins> {
2323   def rr : SIi8<0xC2, MRMSrcReg,
2324                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2325                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2326                 itins.rr>, Sched<[itins.Sched]>;
2327   def rm : SIi8<0xC2, MRMSrcMem,
2328                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2329                 [(set RC:$dst, (OpNode (VT RC:$src1),
2330                                          (ld_frag addr:$src2), imm:$cc))],
2331                                          itins.rm>,
2332            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2333
2334   // Accept explicit immediate argument form instead of comparison code.
2335   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2336     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2337                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2338                       IIC_SSE_ALU_F32S_RR>, Sched<[itins.Sched]>;
2339     let mayLoad = 1 in
2340     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2341                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2342                       IIC_SSE_ALU_F32S_RM>,
2343                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
2344   }
2345 }
2346
2347 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmps, f32, loadf32,
2348                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2349                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2350                  SSE_ALU_F32S>,
2351                  XS, VEX_4V, VEX_LIG;
2352 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmps, f64, loadf64,
2353                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2354                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2355                  SSE_ALU_F32S>, // same latency as 32 bit compare
2356                  XD, VEX_4V, VEX_LIG;
2357
2358 let Constraints = "$src1 = $dst" in {
2359   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmps, f32, loadf32,
2360                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2361                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2362                   XS;
2363   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmps, f64, loadf64,
2364                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2365                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2366                   SSE_ALU_F64S>,
2367                   XD;
2368 }
2369
2370 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2371                          Intrinsic Int, string asm, OpndItins itins> {
2372   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2373                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2374                         [(set VR128:$dst, (Int VR128:$src1,
2375                                                VR128:$src, imm:$cc))],
2376                                                itins.rr>,
2377            Sched<[itins.Sched]>;
2378   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2379                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2380                         [(set VR128:$dst, (Int VR128:$src1,
2381                                                (load addr:$src), imm:$cc))],
2382                                                itins.rm>,
2383            Sched<[itins.Sched.Folded, ReadAfterLd]>;
2384 }
2385
2386 let isCodeGenOnly = 1 in {
2387   // Aliases to match intrinsics which expect XMM operand(s).
2388   defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2389                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2390                        SSE_ALU_F32S>,
2391                        XS, VEX_4V;
2392   defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2393                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2394                        SSE_ALU_F32S>, // same latency as f32
2395                        XD, VEX_4V;
2396   let Constraints = "$src1 = $dst" in {
2397     defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2398                          "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2399                          SSE_ALU_F32S>, XS;
2400     defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2401                          "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2402                          SSE_ALU_F64S>,
2403                          XD;
2404 }
2405 }
2406
2407
2408 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2409 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2410                             ValueType vt, X86MemOperand x86memop,
2411                             PatFrag ld_frag, string OpcodeStr> {
2412   def rr: SI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2413                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2414                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2415                      IIC_SSE_COMIS_RR>,
2416           Sched<[WriteFAdd]>;
2417   def rm: SI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2418                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2419                      [(set EFLAGS, (OpNode (vt RC:$src1),
2420                                            (ld_frag addr:$src2)))],
2421                                            IIC_SSE_COMIS_RM>,
2422           Sched<[WriteFAddLd, ReadAfterLd]>;
2423 }
2424
2425 let Defs = [EFLAGS] in {
2426   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2427                                   "ucomiss">, PS, VEX, VEX_LIG;
2428   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2429                                   "ucomisd">, PD, VEX, VEX_LIG;
2430   let Pattern = []<dag> in {
2431     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2432                                     "comiss">, PS, VEX, VEX_LIG;
2433     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2434                                     "comisd">, PD, VEX, VEX_LIG;
2435   }
2436
2437   let isCodeGenOnly = 1 in {
2438     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2439                               load, "ucomiss">, PS, VEX;
2440     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2441                               load, "ucomisd">, PD, VEX;
2442
2443     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2444                               load, "comiss">, PS, VEX;
2445     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2446                               load, "comisd">, PD, VEX;
2447   }
2448   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2449                                   "ucomiss">, PS;
2450   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2451                                   "ucomisd">, PD;
2452
2453   let Pattern = []<dag> in {
2454     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2455                                     "comiss">, PS;
2456     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2457                                     "comisd">, PD;
2458   }
2459
2460   let isCodeGenOnly = 1 in {
2461     defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2462                                 load, "ucomiss">, PS;
2463     defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2464                                 load, "ucomisd">, PD;
2465
2466     defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2467                                     "comiss">, PS;
2468     defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2469                                     "comisd">, PD;
2470   }
2471 } // Defs = [EFLAGS]
2472
2473 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2474 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2475                             Operand CC, Intrinsic Int, string asm,
2476                             string asm_alt, Domain d,
2477                             OpndItins itins = SSE_ALU_F32P> {
2478   def rri : PIi8<0xC2, MRMSrcReg,
2479              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2480              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2481              itins.rr, d>,
2482             Sched<[WriteFAdd]>;
2483   def rmi : PIi8<0xC2, MRMSrcMem,
2484              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2485              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2486              itins.rm, d>,
2487             Sched<[WriteFAddLd, ReadAfterLd]>;
2488
2489   // Accept explicit immediate argument form instead of comparison code.
2490   let isAsmParserOnly = 1, hasSideEffects = 0 in {
2491     def rri_alt : PIi8<0xC2, MRMSrcReg,
2492                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2493                asm_alt, [], itins.rr, d>, Sched<[WriteFAdd]>;
2494     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2495                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2496                asm_alt, [], itins.rm, d>,
2497                Sched<[WriteFAddLd, ReadAfterLd]>;
2498   }
2499 }
2500
2501 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2502                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2503                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2504                SSEPackedSingle>, PS, VEX_4V;
2505 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2506                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2507                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2508                SSEPackedDouble>, PD, VEX_4V;
2509 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2510                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2511                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2512                SSEPackedSingle>, PS, VEX_4V, VEX_L;
2513 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2514                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2516                SSEPackedDouble>, PD, VEX_4V, VEX_L;
2517 let Constraints = "$src1 = $dst" in {
2518   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2519                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2520                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2521                  SSEPackedSingle, SSE_ALU_F32P>, PS;
2522   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2523                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2524                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2525                  SSEPackedDouble, SSE_ALU_F64P>, PD;
2526 }
2527
2528 let Predicates = [HasAVX] in {
2529 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2530           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2531 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2532           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2533 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2534           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2535 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2536           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2537
2538 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2539           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2540 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2541           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2542 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2543           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2544 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2545           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2546 }
2547
2548 let Predicates = [UseSSE1] in {
2549 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2550           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2551 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2552           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2553 }
2554
2555 let Predicates = [UseSSE2] in {
2556 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2557           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2558 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2559           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2560 }
2561
2562 //===----------------------------------------------------------------------===//
2563 // SSE 1 & 2 - Shuffle Instructions
2564 //===----------------------------------------------------------------------===//
2565
2566 /// sse12_shuffle - sse 1 & 2 fp shuffle instructions
2567 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2568                          ValueType vt, string asm, PatFrag mem_frag,
2569                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2570   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2571                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2572                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2573                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2574             Sched<[WriteFShuffleLd, ReadAfterLd]>;
2575   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2576     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2577                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2578                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2579                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>,
2580               Sched<[WriteFShuffle]>;
2581 }
2582
2583 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2584            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2585            loadv4f32, SSEPackedSingle>, PS, VEX_4V;
2586 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2587            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2588            loadv8f32, SSEPackedSingle>, PS, VEX_4V, VEX_L;
2589 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2590            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2591            loadv2f64, SSEPackedDouble>, PD, VEX_4V;
2592 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2593            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2594            loadv4f64, SSEPackedDouble>, PD, VEX_4V, VEX_L;
2595
2596 let Constraints = "$src1 = $dst" in {
2597   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2598                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2599                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>, PS;
2600   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2601                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2602                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>, PD;
2603 }
2604
2605 let Predicates = [HasAVX] in {
2606   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2607                        (bc_v4i32 (loadv2i64 addr:$src2)), (i8 imm:$imm))),
2608             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2609   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2610             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2611
2612   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2613                        (loadv2i64 addr:$src2), (i8 imm:$imm))),
2614             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2615   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2616             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2617
2618   // 256-bit patterns
2619   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2620             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2621   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2622                       (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
2623             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2624
2625   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2626             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2627   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2628                               (loadv4i64 addr:$src2), (i8 imm:$imm))),
2629             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2630 }
2631
2632 let Predicates = [UseSSE1] in {
2633   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2634                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2635             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2636   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2637             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2638 }
2639
2640 let Predicates = [UseSSE2] in {
2641   // Generic SHUFPD patterns
2642   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2643                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2644             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2645   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2646             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2647 }
2648
2649 //===----------------------------------------------------------------------===//
2650 // SSE 1 & 2 - Unpack FP Instructions
2651 //===----------------------------------------------------------------------===//
2652
2653 /// sse12_unpack_interleave - sse 1 & 2 fp unpack and interleave
2654 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2655                                    PatFrag mem_frag, RegisterClass RC,
2656                                    X86MemOperand x86memop, string asm,
2657                                    Domain d> {
2658     def rr : PI<opc, MRMSrcReg,
2659                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2660                 asm, [(set RC:$dst,
2661                            (vt (OpNode RC:$src1, RC:$src2)))],
2662                            IIC_SSE_UNPCK, d>, Sched<[WriteFShuffle]>;
2663     def rm : PI<opc, MRMSrcMem,
2664                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2665                 asm, [(set RC:$dst,
2666                            (vt (OpNode RC:$src1,
2667                                        (mem_frag addr:$src2))))],
2668                                        IIC_SSE_UNPCK, d>,
2669              Sched<[WriteFShuffleLd, ReadAfterLd]>;
2670 }
2671
2672 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, loadv4f32,
2673       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2674                      SSEPackedSingle>, PS, VEX_4V;
2675 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, loadv2f64,
2676       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2677                      SSEPackedDouble>, PD, VEX_4V;
2678 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, loadv4f32,
2679       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2680                      SSEPackedSingle>, PS, VEX_4V;
2681 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, loadv2f64,
2682       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2683                      SSEPackedDouble>, PD, VEX_4V;
2684
2685 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, loadv8f32,
2686       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2687                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2688 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, loadv4f64,
2689       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2690                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2691 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, loadv8f32,
2692       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2693                      SSEPackedSingle>, PS, VEX_4V, VEX_L;
2694 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, loadv4f64,
2695       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2696                      SSEPackedDouble>, PD, VEX_4V, VEX_L;
2697
2698 let Constraints = "$src1 = $dst" in {
2699   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2700         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2701                        SSEPackedSingle>, PS;
2702   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2703         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2704                        SSEPackedDouble>, PD;
2705   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2706         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2707                        SSEPackedSingle>, PS;
2708   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2709         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2710                        SSEPackedDouble>, PD;
2711 } // Constraints = "$src1 = $dst"
2712
2713 let Predicates = [HasAVX1Only] in {
2714   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2715             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2716   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2717             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2718   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
2719             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2720   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2721             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2722
2723   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (loadv4i64 addr:$src2))),
2724             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2725   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2726             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2727   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (loadv4i64 addr:$src2))),
2728             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2729   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2730             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2731 }
2732
2733 let Predicates = [HasAVX] in {
2734   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2735   // problem is during lowering, where it's not possible to recognize the load
2736   // fold cause it has two uses through a bitcast. One use disappears at isel
2737   // time and the fold opportunity reappears.
2738   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2739             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2740 }
2741
2742 let Predicates = [UseSSE2] in {
2743   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2744   // problem is during lowering, where it's not possible to recognize the load
2745   // fold cause it has two uses through a bitcast. One use disappears at isel
2746   // time and the fold opportunity reappears.
2747   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2748             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2749 }
2750
2751 //===----------------------------------------------------------------------===//
2752 // SSE 1 & 2 - Extract Floating-Point Sign mask
2753 //===----------------------------------------------------------------------===//
2754
2755 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2756 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2757                                 Domain d> {
2758   def rr : PI<0x50, MRMSrcReg, (outs GR32orGR64:$dst), (ins RC:$src),
2759               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2760               [(set GR32orGR64:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>,
2761               Sched<[WriteVecLogic]>;
2762 }
2763
2764 let Predicates = [HasAVX] in {
2765   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2766                                         "movmskps", SSEPackedSingle>, PS, VEX;
2767   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2768                                         "movmskpd", SSEPackedDouble>, PD, VEX;
2769   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2770                                         "movmskps", SSEPackedSingle>, PS,
2771                                         VEX, VEX_L;
2772   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2773                                         "movmskpd", SSEPackedDouble>, PD,
2774                                         VEX, VEX_L;
2775
2776   def : Pat<(i32 (X86fgetsign FR32:$src)),
2777             (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
2778   def : Pat<(i64 (X86fgetsign FR32:$src)),
2779             (SUBREG_TO_REG (i64 0),
2780              (VMOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>;
2781   def : Pat<(i32 (X86fgetsign FR64:$src)),
2782             (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
2783   def : Pat<(i64 (X86fgetsign FR64:$src)),
2784             (SUBREG_TO_REG (i64 0),
2785              (VMOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>;
2786 }
2787
2788 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2789                                      SSEPackedSingle>, PS;
2790 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2791                                      SSEPackedDouble>, PD;
2792
2793 def : Pat<(i32 (X86fgetsign FR32:$src)),
2794           (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128))>,
2795       Requires<[UseSSE1]>;
2796 def : Pat<(i64 (X86fgetsign FR32:$src)),
2797           (SUBREG_TO_REG (i64 0),
2798            (MOVMSKPSrr (COPY_TO_REGCLASS FR32:$src, VR128)), sub_32bit)>,
2799       Requires<[UseSSE1]>;
2800 def : Pat<(i32 (X86fgetsign FR64:$src)),
2801           (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128))>,
2802       Requires<[UseSSE2]>;
2803 def : Pat<(i64 (X86fgetsign FR64:$src)),
2804           (SUBREG_TO_REG (i64 0),
2805            (MOVMSKPDrr (COPY_TO_REGCLASS FR64:$src, VR128)), sub_32bit)>,
2806       Requires<[UseSSE2]>;
2807
2808 //===---------------------------------------------------------------------===//
2809 // SSE2 - Packed Integer Logical Instructions
2810 //===---------------------------------------------------------------------===//
2811
2812 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2813
2814 /// PDI_binop_rm - Simple SSE2 binary operator.
2815 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2816                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2817                         X86MemOperand x86memop, OpndItins itins,
2818                         bit IsCommutable, bit Is2Addr> {
2819   let isCommutable = IsCommutable in
2820   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2821        (ins RC:$src1, RC:$src2),
2822        !if(Is2Addr,
2823            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2824            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2825        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
2826        Sched<[itins.Sched]>;
2827   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2828        (ins RC:$src1, x86memop:$src2),
2829        !if(Is2Addr,
2830            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2831            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2832        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2833                                      (bitconvert (memop_frag addr:$src2)))))],
2834                                      itins.rm>,
2835        Sched<[itins.Sched.Folded, ReadAfterLd]>;
2836 }
2837 } // ExeDomain = SSEPackedInt
2838
2839 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2840                          ValueType OpVT128, ValueType OpVT256,
2841                          OpndItins itins, bit IsCommutable = 0> {
2842 let Predicates = [HasAVX] in
2843   defm V#NAME : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2844                     VR128, loadv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2845
2846 let Constraints = "$src1 = $dst" in
2847   defm NAME : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2848                            memopv2i64, i128mem, itins, IsCommutable, 1>;
2849
2850 let Predicates = [HasAVX2] in
2851   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2852                                OpVT256, VR256, loadv4i64, i256mem, itins,
2853                                IsCommutable, 0>, VEX_4V, VEX_L;
2854 }
2855
2856 // These are ordered here for pattern ordering requirements with the fp versions
2857
2858 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64,
2859                            SSE_VEC_BIT_ITINS_P, 1>;
2860 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64,
2861                            SSE_VEC_BIT_ITINS_P, 1>;
2862 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64,
2863                            SSE_VEC_BIT_ITINS_P, 1>;
2864 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2865                            SSE_VEC_BIT_ITINS_P, 0>;
2866
2867 //===----------------------------------------------------------------------===//
2868 // SSE 1 & 2 - Logical Instructions
2869 //===----------------------------------------------------------------------===//
2870
2871 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2872 ///
2873 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2874                                        SDNode OpNode, OpndItins itins> {
2875   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2876               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2877               PS, VEX_4V;
2878
2879   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2880         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2881         PD, VEX_4V;
2882
2883   let Constraints = "$src1 = $dst" in {
2884     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2885                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2886                 PS;
2887
2888     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2889                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2890                 PD;
2891   }
2892 }
2893
2894 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2895 let isCodeGenOnly = 1 in {
2896   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2897                 SSE_BIT_ITINS_P>;
2898   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2899                 SSE_BIT_ITINS_P>;
2900   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2901                 SSE_BIT_ITINS_P>;
2902
2903   let isCommutable = 0 in
2904     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", X86fandn,
2905                   SSE_BIT_ITINS_P>;
2906 }
2907
2908 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2909 ///
2910 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2911                                    SDNode OpNode> {
2912   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2913         !strconcat(OpcodeStr, "ps"), f256mem,
2914         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2915         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2916                            (loadv4i64 addr:$src2)))], 0>, PS, VEX_4V, VEX_L;
2917
2918   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2919         !strconcat(OpcodeStr, "pd"), f256mem,
2920         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2921                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2922         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2923                                   (loadv4i64 addr:$src2)))], 0>,
2924                                   PD, VEX_4V, VEX_L;
2925
2926   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2927   // are all promoted to v2i64, and the patterns are covered by the int
2928   // version. This is needed in SSE only, because v2i64 isn't supported on
2929   // SSE1, but only on SSE2.
2930   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2931        !strconcat(OpcodeStr, "ps"), f128mem, [],
2932        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2933                                  (loadv2i64 addr:$src2)))], 0>, PS, VEX_4V;
2934
2935   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2936        !strconcat(OpcodeStr, "pd"), f128mem,
2937        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2938                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2939        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2940                                  (loadv2i64 addr:$src2)))], 0>,
2941                                                  PD, VEX_4V;
2942
2943   let Constraints = "$src1 = $dst" in {
2944     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2945          !strconcat(OpcodeStr, "ps"), f128mem,
2946          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2947          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2948                                    (memopv2i64 addr:$src2)))]>, PS;
2949
2950     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2951          !strconcat(OpcodeStr, "pd"), f128mem,
2952          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2953                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2954          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2955                                    (memopv2i64 addr:$src2)))]>, PD;
2956   }
2957 }
2958
2959 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2960 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2961 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2962 let isCommutable = 0 in
2963   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2964
2965 // AVX1 requires type coercions in order to fold loads directly into logical
2966 // operations.
2967 let Predicates = [HasAVX1Only] in {
2968   def : Pat<(bc_v8f32 (and VR256:$src1, (loadv4i64 addr:$src2))),
2969             (VANDPSYrm VR256:$src1, addr:$src2)>;
2970   def : Pat<(bc_v8f32 (or VR256:$src1, (loadv4i64 addr:$src2))),
2971             (VORPSYrm VR256:$src1, addr:$src2)>;
2972   def : Pat<(bc_v8f32 (xor VR256:$src1, (loadv4i64 addr:$src2))),
2973             (VXORPSYrm VR256:$src1, addr:$src2)>;
2974   def : Pat<(bc_v8f32 (X86andnp VR256:$src1, (loadv4i64 addr:$src2))),
2975             (VANDNPSYrm VR256:$src1, addr:$src2)>;
2976 }
2977
2978 //===----------------------------------------------------------------------===//
2979 // SSE 1 & 2 - Arithmetic Instructions
2980 //===----------------------------------------------------------------------===//
2981
2982 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2983 /// vector forms.
2984 ///
2985 /// In addition, we also have a special variant of the scalar form here to
2986 /// represent the associated intrinsic operation.  This form is unlike the
2987 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2988 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2989 ///
2990 /// These three forms can each be reg+reg or reg+mem.
2991 ///
2992
2993 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2994 /// classes below
2995 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2996                                   SDNode OpNode, SizeItins itins> {
2997   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2998                                VR128, v4f32, f128mem, loadv4f32,
2999                                SSEPackedSingle, itins.s, 0>, PS, VEX_4V;
3000   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
3001                                VR128, v2f64, f128mem, loadv2f64,
3002                                SSEPackedDouble, itins.d, 0>, PD, VEX_4V;
3003
3004   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
3005                         OpNode, VR256, v8f32, f256mem, loadv8f32,
3006                         SSEPackedSingle, itins.s, 0>, PS, VEX_4V, VEX_L;
3007   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
3008                         OpNode, VR256, v4f64, f256mem, loadv4f64,
3009                         SSEPackedDouble, itins.d, 0>, PD, VEX_4V, VEX_L;
3010
3011   let Constraints = "$src1 = $dst" in {
3012     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
3013                               v4f32, f128mem, memopv4f32, SSEPackedSingle,
3014                               itins.s>, PS;
3015     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
3016                               v2f64, f128mem, memopv2f64, SSEPackedDouble,
3017                               itins.d>, PD;
3018   }
3019 }
3020
3021 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
3022                                   SizeItins itins> {
3023   defm V#NAME#SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3024                          OpNode, FR32, f32mem, itins.s, 0>, XS, VEX_4V, VEX_LIG;
3025   defm V#NAME#SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3026                          OpNode, FR64, f64mem, itins.d, 0>, XD, VEX_4V, VEX_LIG;
3027
3028   let Constraints = "$src1 = $dst" in {
3029     defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
3030                               OpNode, FR32, f32mem, itins.s>, XS;
3031     defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
3032                               OpNode, FR64, f64mem, itins.d>, XD;
3033   }
3034 }
3035
3036 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
3037                                       SizeItins itins> {
3038   defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3039                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3040                    itins.s, 0>, XS, VEX_4V, VEX_LIG;
3041   defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3042                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3043                    itins.d, 0>, XD, VEX_4V, VEX_LIG;
3044
3045   let Constraints = "$src1 = $dst" in {
3046     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3047                    !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
3048                    itins.s>, XS;
3049     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
3050                    !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
3051                    itins.d>, XD;
3052   }
3053 }
3054
3055 // Binary Arithmetic instructions
3056 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
3057            basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
3058            basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
3059 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
3060            basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
3061            basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
3062 let isCommutable = 0 in {
3063   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3064              basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3065              basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3066   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3067              basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3068              basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3069   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3070              basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3071              basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>;
3072   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3073              basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3074              basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>;
3075 }
3076
3077 let isCodeGenOnly = 1 in {
3078   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>,
3079              basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
3080   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>,
3081              basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
3082 }
3083
3084 // Patterns used to select SSE scalar fp arithmetic instructions from
3085 // a scalar fp operation followed by a blend.
3086 //
3087 // These patterns know, for example, how to select an ADDSS from a
3088 // float add plus vector insert.
3089 //
3090 // The effect is that the backend no longer emits unnecessary vector
3091 // insert instructions immediately after SSE scalar fp instructions
3092 // like addss or mulss.
3093 //
3094 // For example, given the following code:
3095 //   __m128 foo(__m128 A, __m128 B) {
3096 //     A[0] += B[0];
3097 //     return A;
3098 //   }
3099 //
3100 // previously we generated:
3101 //   addss %xmm0, %xmm1
3102 //   movss %xmm1, %xmm0
3103 //
3104 // we now generate:
3105 //   addss %xmm1, %xmm0
3106
3107 let Predicates = [UseSSE1] in {
3108   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fadd
3109                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3110                       FR32:$src))))),
3111             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3112   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fsub
3113                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3114                       FR32:$src))))),
3115             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3116   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fmul
3117                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3118                       FR32:$src))))),
3119             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3120   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst), (v4f32 (scalar_to_vector (fdiv
3121                       (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3122                       FR32:$src))))),
3123             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3124 }
3125
3126 let Predicates = [UseSSE2] in {
3127   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3128
3129   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3130                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3131                       FR64:$src))))),
3132             (ADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3133   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3134                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3135                       FR64:$src))))),
3136             (SUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3137   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3138                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3139                       FR64:$src))))),
3140             (MULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3141   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3142                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3143                       FR64:$src))))),
3144             (DIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3145 }
3146
3147 let Predicates = [UseSSE41] in {
3148   // If the subtarget has SSE4.1 but not AVX, the vector insert
3149   // instruction is lowered into a X86insertps rather than a X86Movss.
3150   // When selecting SSE scalar single-precision fp arithmetic instructions,
3151   // make sure that we correctly match the X86insertps.
3152
3153   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3154                   (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3155                     FR32:$src))), (iPTR 0))),
3156             (ADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3157   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3158                   (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3159                     FR32:$src))), (iPTR 0))),
3160             (SUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3161   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3162                   (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3163                     FR32:$src))), (iPTR 0))),
3164             (MULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3165   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3166                   (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3167                     FR32:$src))), (iPTR 0))),
3168             (DIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3169 }
3170
3171 let Predicates = [HasAVX] in {
3172   // The following patterns select AVX Scalar single/double precision fp
3173   // arithmetic instructions.
3174
3175   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fadd
3176                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3177                       FR64:$src))))),
3178             (VADDSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3179   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fsub
3180                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3181                       FR64:$src))))),
3182             (VSUBSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3183   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fmul
3184                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3185                       FR64:$src))))),
3186             (VMULSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3187   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst), (v2f64 (scalar_to_vector (fdiv
3188                       (f64 (vector_extract (v2f64 VR128:$dst), (iPTR 0))),
3189                       FR64:$src))))),
3190             (VDIVSDrr_Int v2f64:$dst, (COPY_TO_REGCLASS FR64:$src, VR128))>;
3191   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3192                  (fadd (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3193                        FR32:$src))), (iPTR 0))),
3194             (VADDSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3195   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3196                  (fsub (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3197                        FR32:$src))), (iPTR 0))),
3198             (VSUBSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3199   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3200                  (fmul (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3201                        FR32:$src))), (iPTR 0))),
3202             (VMULSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3203   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$dst), (v4f32 (scalar_to_vector
3204                  (fdiv (f32 (vector_extract (v4f32 VR128:$dst), (iPTR 0))),
3205                        FR32:$src))), (iPTR 0))),
3206             (VDIVSSrr_Int v4f32:$dst, (COPY_TO_REGCLASS FR32:$src, VR128))>;
3207 }
3208
3209 // Patterns used to select SSE scalar fp arithmetic instructions from
3210 // a vector packed single/double fp operation followed by a vector insert.
3211 //
3212 // The effect is that the backend converts the packed fp instruction
3213 // followed by a vector insert into a single SSE scalar fp instruction.
3214 //
3215 // For example, given the following code:
3216 //   __m128 foo(__m128 A, __m128 B) {
3217 //     __m128 C = A + B;
3218 //     return (__m128) {c[0], a[1], a[2], a[3]};
3219 //   }
3220 //
3221 // previously we generated:
3222 //   addps %xmm0, %xmm1
3223 //   movss %xmm1, %xmm0
3224 //
3225 // we now generate:
3226 //   addss %xmm1, %xmm0
3227
3228 let Predicates = [UseSSE1] in {
3229   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3230                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3231             (ADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3232   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3233                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3234             (SUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3235   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3236                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3237             (MULSSrr_Int v4f32:$dst, v4f32:$src)>;
3238   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3239                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3240             (DIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3241 }
3242
3243 let Predicates = [UseSSE2] in {
3244   // SSE2 patterns to select scalar double-precision fp arithmetic instructions
3245   // from a packed double-precision fp instruction plus movsd.
3246
3247   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3248                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3249             (ADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3250   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3251                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3252             (SUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3253   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3254                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3255             (MULSDrr_Int v2f64:$dst, v2f64:$src)>;
3256   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3257                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3258             (DIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3259 }
3260
3261 let Predicates = [HasAVX] in {
3262   // The following patterns select AVX Scalar single/double precision fp
3263   // arithmetic instructions from a packed single precision fp instruction
3264   // plus movss/movsd.
3265
3266   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3267                    (fadd (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3268             (VADDSSrr_Int v4f32:$dst, v4f32:$src)>;
3269   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3270                    (fsub (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3271             (VSUBSSrr_Int v4f32:$dst, v4f32:$src)>;
3272   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3273                    (fmul (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3274             (VMULSSrr_Int v4f32:$dst, v4f32:$src)>;
3275   def : Pat<(v4f32 (X86Movss (v4f32 VR128:$dst),
3276                    (fdiv (v4f32 VR128:$dst), (v4f32 VR128:$src)))),
3277             (VDIVSSrr_Int v4f32:$dst, v4f32:$src)>;
3278   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3279                    (fadd (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3280             (VADDSDrr_Int v2f64:$dst, v2f64:$src)>;
3281   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3282                    (fsub (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3283             (VSUBSDrr_Int v2f64:$dst, v2f64:$src)>;
3284   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3285                    (fmul (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3286             (VMULSDrr_Int v2f64:$dst, v2f64:$src)>;
3287   def : Pat<(v2f64 (X86Movsd (v2f64 VR128:$dst),
3288                    (fdiv (v2f64 VR128:$dst), (v2f64 VR128:$src)))),
3289             (VDIVSDrr_Int v2f64:$dst, v2f64:$src)>;
3290 }
3291
3292 /// Unop Arithmetic
3293 /// In addition, we also have a special variant of the scalar form here to
3294 /// represent the associated intrinsic operation.  This form is unlike the
3295 /// plain scalar form, in that it takes an entire vector (instead of a
3296 /// scalar) and leaves the top elements undefined.
3297 ///
3298 /// And, we have a special variant form for a full-vector intrinsic form.
3299
3300 let Sched = WriteFSqrt in {
3301 def SSE_SQRTPS : OpndItins<
3302   IIC_SSE_SQRTPS_RR, IIC_SSE_SQRTPS_RM
3303 >;
3304
3305 def SSE_SQRTSS : OpndItins<
3306   IIC_SSE_SQRTSS_RR, IIC_SSE_SQRTSS_RM
3307 >;
3308
3309 def SSE_SQRTPD : OpndItins<
3310   IIC_SSE_SQRTPD_RR, IIC_SSE_SQRTPD_RM
3311 >;
3312
3313 def SSE_SQRTSD : OpndItins<
3314   IIC_SSE_SQRTSD_RR, IIC_SSE_SQRTSD_RM
3315 >;
3316 }
3317
3318 let Sched = WriteFRsqrt in {
3319 def SSE_RSQRTPS : OpndItins<
3320   IIC_SSE_RSQRTPS_RR, IIC_SSE_RSQRTPS_RM
3321 >;
3322
3323 def SSE_RSQRTSS : OpndItins<
3324   IIC_SSE_RSQRTSS_RR, IIC_SSE_RSQRTSS_RM
3325 >;
3326 }
3327
3328 let Sched = WriteFRcp in {
3329 def SSE_RCPP : OpndItins<
3330   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3331 >;
3332
3333 def SSE_RCPS : OpndItins<
3334   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3335 >;
3336 }
3337
3338 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3339 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3340                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3341 let Predicates = [HasAVX], hasSideEffects = 0 in {
3342   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3343                       (ins FR32:$src1, FR32:$src2),
3344                       !strconcat("v", OpcodeStr,
3345                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3346                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3347   let mayLoad = 1 in {
3348   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3349                       (ins FR32:$src1,f32mem:$src2),
3350                       !strconcat("v", OpcodeStr,
3351                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3352                       []>, VEX_4V, VEX_LIG,
3353                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3354   let isCodeGenOnly = 1 in
3355   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3356                       (ins VR128:$src1, ssmem:$src2),
3357                       !strconcat("v", OpcodeStr,
3358                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3359                       []>, VEX_4V, VEX_LIG,
3360                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3361   }
3362 }
3363
3364   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3365                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3366                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3367   // For scalar unary operations, fold a load into the operation
3368   // only in OptForSize mode. It eliminates an instruction, but it also
3369   // eliminates a whole-register clobber (the load), so it introduces a
3370   // partial register update condition.
3371   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3372                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3373                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3374             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3375 let isCodeGenOnly = 1 in {
3376   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3377                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3378                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>,
3379                 Sched<[itins.Sched]>;
3380   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3381                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3382                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>,
3383                 Sched<[itins.Sched.Folded]>;
3384 }
3385 }
3386
3387 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3388 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3389                            OpndItins itins> {
3390 let Predicates = [HasAVX], hasSideEffects = 0 in {
3391   def V#NAME#SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst),
3392                        (ins FR32:$src1, FR32:$src2),
3393                        !strconcat("v", OpcodeStr,
3394                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3395                 []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3396   let mayLoad = 1 in {
3397   def V#NAME#SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst),
3398                       (ins FR32:$src1,f32mem:$src2),
3399                       !strconcat("v", OpcodeStr,
3400                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3401                       []>, VEX_4V, VEX_LIG,
3402                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3403   let isCodeGenOnly = 1 in
3404   def V#NAME#SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3405                       (ins VR128:$src1, ssmem:$src2),
3406                       !strconcat("v", OpcodeStr,
3407                                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3408                       []>, VEX_4V, VEX_LIG,
3409                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3410   }
3411 }
3412
3413   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3414                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3415                 [(set FR32:$dst, (OpNode FR32:$src))]>, Sched<[itins.Sched]>;
3416   // For scalar unary operations, fold a load into the operation
3417   // only in OptForSize mode. It eliminates an instruction, but it also
3418   // eliminates a whole-register clobber (the load), so it introduces a
3419   // partial register update condition.
3420   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3421                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3422                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3423             Requires<[UseSSE1, OptForSize]>, Sched<[itins.Sched.Folded]>;
3424   let isCodeGenOnly = 1, Constraints = "$src1 = $dst" in {
3425     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3426                       (ins VR128:$src1, VR128:$src2),
3427                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3428                       [], itins.rr>, Sched<[itins.Sched]>;
3429     let mayLoad = 1, hasSideEffects = 0 in
3430     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3431                       (ins VR128:$src1, ssmem:$src2),
3432                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3433                       [], itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3434   }
3435 }
3436
3437 /// sse1_fp_unop_p - SSE1 unops in packed form.
3438 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3439                           OpndItins itins> {
3440 let Predicates = [HasAVX] in {
3441   def V#NAME#PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3442                        !strconcat("v", OpcodeStr,
3443                                   "ps\t{$src, $dst|$dst, $src}"),
3444                        [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))],
3445                        itins.rr>, VEX, Sched<[itins.Sched]>;
3446   def V#NAME#PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3447                        !strconcat("v", OpcodeStr,
3448                                   "ps\t{$src, $dst|$dst, $src}"),
3449                        [(set VR128:$dst, (OpNode (loadv4f32 addr:$src)))],
3450                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3451   def V#NAME#PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3452                         !strconcat("v", OpcodeStr,
3453                                    "ps\t{$src, $dst|$dst, $src}"),
3454                         [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3455                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3456   def V#NAME#PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3457                         !strconcat("v", OpcodeStr,
3458                                    "ps\t{$src, $dst|$dst, $src}"),
3459                         [(set VR256:$dst, (OpNode (loadv8f32 addr:$src)))],
3460                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3461 }
3462
3463   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3464                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3465                 [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>,
3466             Sched<[itins.Sched]>;
3467   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3468                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3469                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>,
3470             Sched<[itins.Sched.Folded]>;
3471 }
3472
3473 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3474 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3475                               Intrinsic V4F32Int, Intrinsic V8F32Int,
3476                               OpndItins itins> {
3477 let isCodeGenOnly = 1 in {
3478 let Predicates = [HasAVX] in {
3479   def V#NAME#PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3480                            !strconcat("v", OpcodeStr,
3481                                       "ps\t{$src, $dst|$dst, $src}"),
3482                            [(set VR128:$dst, (V4F32Int VR128:$src))],
3483                            itins.rr>, VEX, Sched<[itins.Sched]>;
3484   def V#NAME#PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3485                           !strconcat("v", OpcodeStr,
3486                           "ps\t{$src, $dst|$dst, $src}"),
3487                           [(set VR128:$dst, (V4F32Int (loadv4f32 addr:$src)))],
3488                           itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3489   def V#NAME#PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3490                             !strconcat("v", OpcodeStr,
3491                                        "ps\t{$src, $dst|$dst, $src}"),
3492                             [(set VR256:$dst, (V8F32Int VR256:$src))],
3493                             itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3494   def V#NAME#PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst),
3495                           (ins f256mem:$src),
3496                           !strconcat("v", OpcodeStr,
3497                                     "ps\t{$src, $dst|$dst, $src}"),
3498                           [(set VR256:$dst, (V8F32Int (loadv8f32 addr:$src)))],
3499                           itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3500 }
3501
3502   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3503                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3504                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3505                     itins.rr>, Sched<[itins.Sched]>;
3506   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3507                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3508                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3509                     itins.rm>, Sched<[itins.Sched.Folded]>;
3510 } // isCodeGenOnly = 1
3511 }
3512
3513 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3514 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3515                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3516 let Predicates = [HasAVX], hasSideEffects = 0 in {
3517   def V#NAME#SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst),
3518                       (ins FR64:$src1, FR64:$src2),
3519                       !strconcat("v", OpcodeStr,
3520                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3521                       []>, VEX_4V, VEX_LIG, Sched<[itins.Sched]>;
3522   let mayLoad = 1 in {
3523   def V#NAME#SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst),
3524                       (ins FR64:$src1,f64mem:$src2),
3525                       !strconcat("v", OpcodeStr,
3526                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3527                       []>, VEX_4V, VEX_LIG,
3528                    Sched<[itins.Sched.Folded, ReadAfterLd]>;
3529   let isCodeGenOnly = 1 in
3530   def V#NAME#SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3531                       (ins VR128:$src1, sdmem:$src2),
3532                       !strconcat("v", OpcodeStr,
3533                                  "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3534                       []>, VEX_4V, VEX_LIG,
3535                       Sched<[itins.Sched.Folded, ReadAfterLd]>;
3536   }
3537 }
3538
3539   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3540                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3541                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>,
3542             Sched<[itins.Sched]>;
3543   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3544   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3545                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3546                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3547             Requires<[UseSSE2, OptForSize]>, Sched<[itins.Sched.Folded]>;
3548 let isCodeGenOnly = 1 in {
3549   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3550                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3551                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>,
3552                 Sched<[itins.Sched]>;
3553   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3554                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3555                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>,
3556                 Sched<[itins.Sched.Folded]>;
3557 }
3558 }
3559
3560 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3561 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3562                           SDNode OpNode, OpndItins itins> {
3563 let Predicates = [HasAVX] in {
3564   def V#NAME#PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3565                        !strconcat("v", OpcodeStr,
3566                                   "pd\t{$src, $dst|$dst, $src}"),
3567                        [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))],
3568                        itins.rr>, VEX, Sched<[itins.Sched]>;
3569   def V#NAME#PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3570                        !strconcat("v", OpcodeStr,
3571                                   "pd\t{$src, $dst|$dst, $src}"),
3572                        [(set VR128:$dst, (OpNode (loadv2f64 addr:$src)))],
3573                        itins.rm>, VEX, Sched<[itins.Sched.Folded]>;
3574   def V#NAME#PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3575                         !strconcat("v", OpcodeStr,
3576                                    "pd\t{$src, $dst|$dst, $src}"),
3577                         [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3578                         itins.rr>, VEX, VEX_L, Sched<[itins.Sched]>;
3579   def V#NAME#PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3580                         !strconcat("v", OpcodeStr,
3581                                    "pd\t{$src, $dst|$dst, $src}"),
3582                         [(set VR256:$dst, (OpNode (loadv4f64 addr:$src)))],
3583                         itins.rm>, VEX, VEX_L, Sched<[itins.Sched.Folded]>;
3584 }
3585
3586   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3587               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3588               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>,
3589             Sched<[itins.Sched]>;
3590   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3591                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3592                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>,
3593             Sched<[itins.Sched.Folded]>;
3594 }
3595
3596 // Square root.
3597 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3598                             SSE_SQRTSS>,
3599              sse1_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPS>,
3600              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3601                             SSE_SQRTSD>,
3602              sse2_fp_unop_p<0x51, "sqrt", fsqrt, SSE_SQRTPD>;
3603
3604 // Reciprocal approximations. Note that these typically require refinement
3605 // in order to obtain suitable precision.
3606 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, SSE_RSQRTSS>,
3607              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_RSQRTPS>,
3608              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3609                                 int_x86_avx_rsqrt_ps_256, SSE_RSQRTPS>;
3610 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, SSE_RCPS>,
3611              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPP>,
3612              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps,
3613                                 int_x86_avx_rcp_ps_256, SSE_RCPP>;
3614
3615 let Predicates = [UseAVX] in {
3616   def : Pat<(f32 (fsqrt FR32:$src)),
3617             (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3618   def : Pat<(f32 (fsqrt (load addr:$src))),
3619             (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3620             Requires<[HasAVX, OptForSize]>;
3621   def : Pat<(f64 (fsqrt FR64:$src)),
3622             (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3623   def : Pat<(f64 (fsqrt (load addr:$src))),
3624             (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3625             Requires<[HasAVX, OptForSize]>;
3626
3627   def : Pat<(f32 (X86frsqrt FR32:$src)),
3628             (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3629   def : Pat<(f32 (X86frsqrt (load addr:$src))),
3630             (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3631             Requires<[HasAVX, OptForSize]>;
3632
3633   def : Pat<(f32 (X86frcp FR32:$src)),
3634             (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3635   def : Pat<(f32 (X86frcp (load addr:$src))),
3636             (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3637             Requires<[HasAVX, OptForSize]>;
3638 }
3639 let Predicates = [UseAVX] in {
3640   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3641             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3642                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3643                               VR128)>;
3644   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3645             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3646
3647   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3648             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3649                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3650                               VR128)>;
3651   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3652             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3653 }
3654
3655 let Predicates = [HasAVX] in {
3656   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3657             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3658                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3659                               VR128)>;
3660   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3661             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3662
3663   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3664             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3665                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3666                               VR128)>;
3667   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3668             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3669 }
3670
3671 // Reciprocal approximations. Note that these typically require refinement
3672 // in order to obtain suitable precision.
3673 let Predicates = [UseSSE1] in {
3674   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3675             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3676   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3677             (RCPSSr_Int VR128:$src, VR128:$src)>;
3678 }
3679
3680 // There is no f64 version of the reciprocal approximation instructions.
3681
3682 //===----------------------------------------------------------------------===//
3683 // SSE 1 & 2 - Non-temporal stores
3684 //===----------------------------------------------------------------------===//
3685
3686 let AddedComplexity = 400 in { // Prefer non-temporal versions
3687 let SchedRW = [WriteStore] in {
3688 let Predicates = [HasAVX, NoVLX] in {
3689 def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3690                      (ins f128mem:$dst, VR128:$src),
3691                      "movntps\t{$src, $dst|$dst, $src}",
3692                      [(alignednontemporalstore (v4f32 VR128:$src),
3693                                                addr:$dst)],
3694                                                IIC_SSE_MOVNT>, VEX;
3695 def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3696                      (ins f128mem:$dst, VR128:$src),
3697                      "movntpd\t{$src, $dst|$dst, $src}",
3698                      [(alignednontemporalstore (v2f64 VR128:$src),
3699                                                addr:$dst)],
3700                                                IIC_SSE_MOVNT>, VEX;
3701
3702 let ExeDomain = SSEPackedInt in
3703 def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3704                          (ins f128mem:$dst, VR128:$src),
3705                          "movntdq\t{$src, $dst|$dst, $src}",
3706                          [(alignednontemporalstore (v2i64 VR128:$src),
3707                                                    addr:$dst)],
3708                                                    IIC_SSE_MOVNT>, VEX;
3709
3710 def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3711                      (ins f256mem:$dst, VR256:$src),
3712                      "movntps\t{$src, $dst|$dst, $src}",
3713                      [(alignednontemporalstore (v8f32 VR256:$src),
3714                                                addr:$dst)],
3715                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3716 def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3717                      (ins f256mem:$dst, VR256:$src),
3718                      "movntpd\t{$src, $dst|$dst, $src}",
3719                      [(alignednontemporalstore (v4f64 VR256:$src),
3720                                                addr:$dst)],
3721                                                IIC_SSE_MOVNT>, VEX, VEX_L;
3722 let ExeDomain = SSEPackedInt in
3723 def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3724                     (ins f256mem:$dst, VR256:$src),
3725                     "movntdq\t{$src, $dst|$dst, $src}",
3726                     [(alignednontemporalstore (v4i64 VR256:$src),
3727                                               addr:$dst)],
3728                                               IIC_SSE_MOVNT>, VEX, VEX_L;
3729 }
3730
3731 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3732                     "movntps\t{$src, $dst|$dst, $src}",
3733                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3734                     IIC_SSE_MOVNT>;
3735 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3736                     "movntpd\t{$src, $dst|$dst, $src}",
3737                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3738                     IIC_SSE_MOVNT>;
3739
3740 let ExeDomain = SSEPackedInt in
3741 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3742                     "movntdq\t{$src, $dst|$dst, $src}",
3743                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3744                     IIC_SSE_MOVNT>;
3745
3746 // There is no AVX form for instructions below this point
3747 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3748                  "movnti{l}\t{$src, $dst|$dst, $src}",
3749                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3750                  IIC_SSE_MOVNT>,
3751                PS, Requires<[HasSSE2]>;
3752 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3753                      "movnti{q}\t{$src, $dst|$dst, $src}",
3754                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3755                      IIC_SSE_MOVNT>,
3756                   PS, Requires<[HasSSE2]>;
3757 } // SchedRW = [WriteStore]
3758
3759 } // AddedComplexity
3760
3761 //===----------------------------------------------------------------------===//
3762 // SSE 1 & 2 - Prefetch and memory fence
3763 //===----------------------------------------------------------------------===//
3764
3765 // Prefetch intrinsic.
3766 let Predicates = [HasSSE1], SchedRW = [WriteLoad] in {
3767 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3768     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3769     IIC_SSE_PREFETCH>, TB;
3770 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3771     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3772     IIC_SSE_PREFETCH>, TB;
3773 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3774     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3775     IIC_SSE_PREFETCH>, TB;
3776 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3777     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3778     IIC_SSE_PREFETCH>, TB;
3779 }
3780
3781 // FIXME: How should flush instruction be modeled?
3782 let SchedRW = [WriteLoad] in {
3783 // Flush cache
3784 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3785                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3786                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3787 }
3788
3789 let SchedRW = [WriteNop] in {
3790 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3791 // was introduced with SSE2, it's backward compatible.
3792 def PAUSE : I<0x90, RawFrm, (outs), (ins),
3793               "pause", [(int_x86_sse2_pause)], IIC_SSE_PAUSE>,
3794               OBXS, Requires<[HasSSE2]>;
3795 }
3796
3797 let SchedRW = [WriteFence] in {
3798 // Load, store, and memory fence
3799 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3800                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3801                TB, Requires<[HasSSE1]>;
3802 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3803                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3804                TB, Requires<[HasSSE2]>;
3805 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3806                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3807                TB, Requires<[HasSSE2]>;
3808 } // SchedRW
3809
3810 def : Pat<(X86SFence), (SFENCE)>;
3811 def : Pat<(X86LFence), (LFENCE)>;
3812 def : Pat<(X86MFence), (MFENCE)>;
3813
3814 //===----------------------------------------------------------------------===//
3815 // SSE 1 & 2 - Load/Store XCSR register
3816 //===----------------------------------------------------------------------===//
3817
3818 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3819                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3820                   IIC_SSE_LDMXCSR>, VEX, Sched<[WriteLoad]>;
3821 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3822                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3823                   IIC_SSE_STMXCSR>, VEX, Sched<[WriteStore]>;
3824
3825 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3826                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3827                   IIC_SSE_LDMXCSR>, Sched<[WriteLoad]>;
3828 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3829                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3830                   IIC_SSE_STMXCSR>, Sched<[WriteStore]>;
3831
3832 //===---------------------------------------------------------------------===//
3833 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3834 //===---------------------------------------------------------------------===//
3835
3836 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3837
3838 let neverHasSideEffects = 1, SchedRW = [WriteMove] in {
3839 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3840                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3841                     VEX;
3842 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3843                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3844                     VEX, VEX_L;
3845 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3846                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3847                     VEX;
3848 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3849                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3850                     VEX, VEX_L;
3851 }
3852
3853 // For Disassembler
3854 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
3855     SchedRW = [WriteMove] in {
3856 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3857                         "movdqa\t{$src, $dst|$dst, $src}", [],
3858                         IIC_SSE_MOVA_P_RR>,
3859                         VEX;
3860 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3861                         "movdqa\t{$src, $dst|$dst, $src}", [],
3862                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3863 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3864                         "movdqu\t{$src, $dst|$dst, $src}", [],
3865                         IIC_SSE_MOVU_P_RR>,
3866                         VEX;
3867 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3868                         "movdqu\t{$src, $dst|$dst, $src}", [],
3869                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3870 }
3871
3872 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3873     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3874 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3875                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3876                    VEX;
3877 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3878                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3879                    VEX, VEX_L;
3880 let Predicates = [HasAVX] in {
3881   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3882                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3883                     XS, VEX;
3884   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3885                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3886                     XS, VEX, VEX_L;
3887 }
3888 }
3889
3890 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3891 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3892                      (ins i128mem:$dst, VR128:$src),
3893                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3894                      VEX;
3895 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3896                      (ins i256mem:$dst, VR256:$src),
3897                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3898                      VEX, VEX_L;
3899 let Predicates = [HasAVX] in {
3900 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3901                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3902                   XS, VEX;
3903 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3904                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3905                   XS, VEX, VEX_L;
3906 }
3907 }
3908
3909 let SchedRW = [WriteMove] in {
3910 let neverHasSideEffects = 1 in
3911 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3912                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3913
3914 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3915                    "movdqu\t{$src, $dst|$dst, $src}",
3916                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3917
3918 // For Disassembler
3919 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
3920 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3921                        "movdqa\t{$src, $dst|$dst, $src}", [],
3922                        IIC_SSE_MOVA_P_RR>;
3923
3924 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3925                        "movdqu\t{$src, $dst|$dst, $src}",
3926                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3927 }
3928 } // SchedRW
3929
3930 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3931     neverHasSideEffects = 1, SchedRW = [WriteLoad] in {
3932 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3933                    "movdqa\t{$src, $dst|$dst, $src}",
3934                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3935                    IIC_SSE_MOVA_P_RM>;
3936 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3937                    "movdqu\t{$src, $dst|$dst, $src}",
3938                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3939                    IIC_SSE_MOVU_P_RM>,
3940                  XS, Requires<[UseSSE2]>;
3941 }
3942
3943 let mayStore = 1, neverHasSideEffects = 1, SchedRW = [WriteStore] in {
3944 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3945                    "movdqa\t{$src, $dst|$dst, $src}",
3946                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3947                    IIC_SSE_MOVA_P_MR>;
3948 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3949                    "movdqu\t{$src, $dst|$dst, $src}",
3950                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3951                    IIC_SSE_MOVU_P_MR>,
3952                  XS, Requires<[UseSSE2]>;
3953 }
3954
3955 } // ExeDomain = SSEPackedInt
3956
3957 let Predicates = [HasAVX] in {
3958   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3959             (VMOVDQUmr addr:$dst, VR128:$src)>;
3960   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3961             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3962 }
3963 let Predicates = [UseSSE2] in
3964 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3965           (MOVDQUmr addr:$dst, VR128:$src)>;
3966
3967 //===---------------------------------------------------------------------===//
3968 // SSE2 - Packed Integer Arithmetic Instructions
3969 //===---------------------------------------------------------------------===//
3970
3971 let Sched = WriteVecIMul in
3972 def SSE_PMADD : OpndItins<
3973   IIC_SSE_PMADD, IIC_SSE_PMADD
3974 >;
3975
3976 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3977
3978 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3979                             RegisterClass RC, PatFrag memop_frag,
3980                             X86MemOperand x86memop,
3981                             OpndItins itins,
3982                             bit IsCommutable = 0,
3983                             bit Is2Addr = 1> {
3984   let isCommutable = IsCommutable in
3985   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3986        (ins RC:$src1, RC:$src2),
3987        !if(Is2Addr,
3988            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3989            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3990        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>,
3991       Sched<[itins.Sched]>;
3992   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3993        (ins RC:$src1, x86memop:$src2),
3994        !if(Is2Addr,
3995            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3996            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3997        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3998        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
3999 }
4000
4001 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
4002                              Intrinsic IntId256, OpndItins itins,
4003                              bit IsCommutable = 0> {
4004 let Predicates = [HasAVX] in
4005   defm V#NAME : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
4006                                  VR128, loadv2i64, i128mem, itins,
4007                                  IsCommutable, 0>, VEX_4V;
4008
4009 let Constraints = "$src1 = $dst" in
4010   defm NAME : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
4011                                i128mem, itins, IsCommutable, 1>;
4012
4013 let Predicates = [HasAVX2] in
4014   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
4015                                    VR256, loadv4i64, i256mem, itins,
4016                                    IsCommutable, 0>, VEX_4V, VEX_L;
4017 }
4018
4019 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
4020                          string OpcodeStr, SDNode OpNode,
4021                          SDNode OpNode2, RegisterClass RC,
4022                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
4023                          ShiftOpndItins itins,
4024                          bit Is2Addr = 1> {
4025   // src2 is always 128-bit
4026   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4027        (ins RC:$src1, VR128:$src2),
4028        !if(Is2Addr,
4029            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4030            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4031        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
4032         itins.rr>, Sched<[WriteVecShift]>;
4033   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4034        (ins RC:$src1, i128mem:$src2),
4035        !if(Is2Addr,
4036            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4037            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4038        [(set RC:$dst, (DstVT (OpNode RC:$src1,
4039                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>,
4040       Sched<[WriteVecShiftLd, ReadAfterLd]>;
4041   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
4042        (ins RC:$src1, i8imm:$src2),
4043        !if(Is2Addr,
4044            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4045            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4046        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i8 imm:$src2))))], itins.ri>,
4047        Sched<[WriteVecShift]>;
4048 }
4049
4050 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
4051 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
4052                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
4053                          PatFrag memop_frag, X86MemOperand x86memop,
4054                          OpndItins itins,
4055                          bit IsCommutable = 0, bit Is2Addr = 1> {
4056   let isCommutable = IsCommutable in
4057   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
4058        (ins RC:$src1, RC:$src2),
4059        !if(Is2Addr,
4060            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4061            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4062        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
4063        Sched<[itins.Sched]>;
4064   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
4065        (ins RC:$src1, x86memop:$src2),
4066        !if(Is2Addr,
4067            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4068            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4069        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
4070                                      (bitconvert (memop_frag addr:$src2)))))]>,
4071        Sched<[itins.Sched.Folded, ReadAfterLd]>;
4072 }
4073 } // ExeDomain = SSEPackedInt
4074
4075 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
4076                              SSE_INTALU_ITINS_P, 1>;
4077 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
4078                              SSE_INTALU_ITINS_P, 1>;
4079 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
4080                              SSE_INTALU_ITINS_P, 1>;
4081 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
4082                              SSE_INTALUQ_ITINS_P, 1>;
4083 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
4084                              SSE_INTMUL_ITINS_P, 1>;
4085 defm PMULHUW : PDI_binop_all<0xE4, "pmulhuw", mulhu, v8i16, v16i16,
4086                              SSE_INTMUL_ITINS_P, 1>;
4087 defm PMULHW  : PDI_binop_all<0xE5, "pmulhw", mulhs, v8i16, v16i16,
4088                              SSE_INTMUL_ITINS_P, 1>;
4089 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
4090                              SSE_INTALU_ITINS_P, 0>;
4091 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
4092                              SSE_INTALU_ITINS_P, 0>;
4093 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
4094                              SSE_INTALU_ITINS_P, 0>;
4095 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
4096                              SSE_INTALUQ_ITINS_P, 0>;
4097 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
4098                              SSE_INTALU_ITINS_P, 0>;
4099 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
4100                              SSE_INTALU_ITINS_P, 0>;
4101 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
4102                              SSE_INTALU_ITINS_P, 1>;
4103 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
4104                              SSE_INTALU_ITINS_P, 1>;
4105 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
4106                              SSE_INTALU_ITINS_P, 1>;
4107 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
4108                              SSE_INTALU_ITINS_P, 1>;
4109
4110 // Intrinsic forms
4111 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
4112                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
4113 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
4114                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
4115 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
4116                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
4117 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
4118                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
4119 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
4120                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
4121 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
4122                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
4123 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
4124                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
4125 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
4126                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
4127 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
4128                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
4129 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
4130                                  int_x86_avx2_psad_bw, SSE_PMADD, 1>;
4131
4132 let Predicates = [HasAVX] in
4133 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
4134                               loadv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
4135                               VEX_4V;
4136 let Predicates = [HasAVX2] in
4137 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
4138                                VR256, loadv4i64, i256mem,
4139                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4140 let Constraints = "$src1 = $dst" in
4141 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
4142                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
4143
4144 //===---------------------------------------------------------------------===//
4145 // SSE2 - Packed Integer Logical Instructions
4146 //===---------------------------------------------------------------------===//
4147
4148 let Predicates = [HasAVX] in {
4149 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4150                             VR128, v8i16, v8i16, bc_v8i16,
4151                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4152 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4153                             VR128, v4i32, v4i32, bc_v4i32,
4154                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4155 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4156                             VR128, v2i64, v2i64, bc_v2i64,
4157                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4158
4159 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4160                             VR128, v8i16, v8i16, bc_v8i16,
4161                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4162 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4163                             VR128, v4i32, v4i32, bc_v4i32,
4164                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4165 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4166                             VR128, v2i64, v2i64, bc_v2i64,
4167                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4168
4169 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4170                             VR128, v8i16, v8i16, bc_v8i16,
4171                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4172 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4173                             VR128, v4i32, v4i32, bc_v4i32,
4174                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4175
4176 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4177   // 128-bit logical shifts.
4178   def VPSLLDQri : PDIi8<0x73, MRM7r,
4179                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4180                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4181                     [(set VR128:$dst,
4182                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
4183                     VEX_4V;
4184   def VPSRLDQri : PDIi8<0x73, MRM3r,
4185                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4186                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4187                     [(set VR128:$dst,
4188                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4189                     VEX_4V;
4190   // PSRADQri doesn't exist in SSE[1-3].
4191 }
4192 } // Predicates = [HasAVX]
4193
4194 let Predicates = [HasAVX2] in {
4195 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4196                              VR256, v16i16, v8i16, bc_v8i16,
4197                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4198 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4199                              VR256, v8i32, v4i32, bc_v4i32,
4200                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4201 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4202                              VR256, v4i64, v2i64, bc_v2i64,
4203                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4204
4205 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4206                              VR256, v16i16, v8i16, bc_v8i16,
4207                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4208 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4209                              VR256, v8i32, v4i32, bc_v4i32,
4210                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4211 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4212                              VR256, v4i64, v2i64, bc_v2i64,
4213                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4214
4215 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4216                              VR256, v16i16, v8i16, bc_v8i16,
4217                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4218 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4219                              VR256, v8i32, v4i32, bc_v4i32,
4220                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4221
4222 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4223   // 256-bit logical shifts.
4224   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4225                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4226                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4227                     [(set VR256:$dst,
4228                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4229                     VEX_4V, VEX_L;
4230   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4231                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4232                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4233                     [(set VR256:$dst,
4234                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4235                     VEX_4V, VEX_L;
4236   // PSRADQYri doesn't exist in SSE[1-3].
4237 }
4238 } // Predicates = [HasAVX2]
4239
4240 let Constraints = "$src1 = $dst" in {
4241 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4242                            VR128, v8i16, v8i16, bc_v8i16,
4243                            SSE_INTSHIFT_ITINS_P>;
4244 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4245                            VR128, v4i32, v4i32, bc_v4i32,
4246                            SSE_INTSHIFT_ITINS_P>;
4247 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4248                            VR128, v2i64, v2i64, bc_v2i64,
4249                            SSE_INTSHIFT_ITINS_P>;
4250
4251 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4252                            VR128, v8i16, v8i16, bc_v8i16,
4253                            SSE_INTSHIFT_ITINS_P>;
4254 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4255                            VR128, v4i32, v4i32, bc_v4i32,
4256                            SSE_INTSHIFT_ITINS_P>;
4257 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4258                            VR128, v2i64, v2i64, bc_v2i64,
4259                            SSE_INTSHIFT_ITINS_P>;
4260
4261 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4262                            VR128, v8i16, v8i16, bc_v8i16,
4263                            SSE_INTSHIFT_ITINS_P>;
4264 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4265                            VR128, v4i32, v4i32, bc_v4i32,
4266                            SSE_INTSHIFT_ITINS_P>;
4267
4268 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecShift] in {
4269   // 128-bit logical shifts.
4270   def PSLLDQri : PDIi8<0x73, MRM7r,
4271                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4272                        "pslldq\t{$src2, $dst|$dst, $src2}",
4273                        [(set VR128:$dst,
4274                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))],
4275                          IIC_SSE_INTSHDQ_P_RI>;
4276   def PSRLDQri : PDIi8<0x73, MRM3r,
4277                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4278                        "psrldq\t{$src2, $dst|$dst, $src2}",
4279                        [(set VR128:$dst,
4280                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))],
4281                          IIC_SSE_INTSHDQ_P_RI>;
4282   // PSRADQri doesn't exist in SSE[1-3].
4283 }
4284 } // Constraints = "$src1 = $dst"
4285
4286 let Predicates = [HasAVX] in {
4287   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4288             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4289   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4290             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4291   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4292             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4293
4294   // Shift up / down and insert zero's.
4295   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4296             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4297   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4298             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4299 }
4300
4301 let Predicates = [HasAVX2] in {
4302   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4303             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4304   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4305             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4306 }
4307
4308 let Predicates = [UseSSE2] in {
4309   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4310             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4311   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4312             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4313   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4314             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4315
4316   // Shift up / down and insert zero's.
4317   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4318             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4319   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4320             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4321 }
4322
4323 //===---------------------------------------------------------------------===//
4324 // SSE2 - Packed Integer Comparison Instructions
4325 //===---------------------------------------------------------------------===//
4326
4327 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
4328                              SSE_INTALU_ITINS_P, 1>;
4329 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
4330                              SSE_INTALU_ITINS_P, 1>;
4331 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
4332                              SSE_INTALU_ITINS_P, 1>;
4333 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
4334                              SSE_INTALU_ITINS_P, 0>;
4335 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
4336                              SSE_INTALU_ITINS_P, 0>;
4337 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
4338                              SSE_INTALU_ITINS_P, 0>;
4339
4340 //===---------------------------------------------------------------------===//
4341 // SSE2 - Packed Integer Shuffle Instructions
4342 //===---------------------------------------------------------------------===//
4343
4344 let ExeDomain = SSEPackedInt in {
4345 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt128, ValueType vt256,
4346                          SDNode OpNode> {
4347 let Predicates = [HasAVX] in {
4348   def V#NAME#ri : Ii8<0x70, MRMSrcReg, (outs VR128:$dst),
4349                       (ins VR128:$src1, i8imm:$src2),
4350                       !strconcat("v", OpcodeStr,
4351                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4352                       [(set VR128:$dst,
4353                         (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4354                       IIC_SSE_PSHUF_RI>, VEX, Sched<[WriteShuffle]>;
4355   def V#NAME#mi : Ii8<0x70, MRMSrcMem, (outs VR128:$dst),
4356                       (ins i128mem:$src1, i8imm:$src2),
4357                       !strconcat("v", OpcodeStr,
4358                                  "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4359                      [(set VR128:$dst,
4360                        (vt128 (OpNode (bitconvert (loadv2i64 addr:$src1)),
4361                         (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX,
4362                   Sched<[WriteShuffleLd]>;
4363 }
4364
4365 let Predicates = [HasAVX2] in {
4366   def V#NAME#Yri : Ii8<0x70, MRMSrcReg, (outs VR256:$dst),
4367                        (ins VR256:$src1, i8imm:$src2),
4368                        !strconcat("v", OpcodeStr,
4369                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4370                        [(set VR256:$dst,
4371                          (vt256 (OpNode VR256:$src1, (i8 imm:$src2))))],
4372                        IIC_SSE_PSHUF_RI>, VEX, VEX_L, Sched<[WriteShuffle]>;
4373   def V#NAME#Ymi : Ii8<0x70, MRMSrcMem, (outs VR256:$dst),
4374                        (ins i256mem:$src1, i8imm:$src2),
4375                        !strconcat("v", OpcodeStr,
4376                                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4377                       [(set VR256:$dst,
4378                         (vt256 (OpNode (bitconvert (loadv4i64 addr:$src1)),
4379                          (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>, VEX, VEX_L,
4380                    Sched<[WriteShuffleLd]>;
4381 }
4382
4383 let Predicates = [UseSSE2] in {
4384   def ri : Ii8<0x70, MRMSrcReg,
4385                (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4386                !strconcat(OpcodeStr,
4387                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4388                 [(set VR128:$dst,
4389                   (vt128 (OpNode VR128:$src1, (i8 imm:$src2))))],
4390                 IIC_SSE_PSHUF_RI>, Sched<[WriteShuffle]>;
4391   def mi : Ii8<0x70, MRMSrcMem,
4392                (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4393                !strconcat(OpcodeStr,
4394                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4395                 [(set VR128:$dst,
4396                   (vt128 (OpNode (bitconvert (memopv2i64 addr:$src1)),
4397                           (i8 imm:$src2))))], IIC_SSE_PSHUF_MI>,
4398            Sched<[WriteShuffleLd, ReadAfterLd]>;
4399 }
4400 }
4401 } // ExeDomain = SSEPackedInt
4402
4403 defm PSHUFD  : sse2_pshuffle<"pshufd", v4i32, v8i32, X86PShufd>, PD;
4404 defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, v16i16, X86PShufhw>, XS;
4405 defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, v16i16, X86PShuflw>, XD;
4406
4407 let Predicates = [HasAVX] in {
4408   def : Pat<(v4f32 (X86PShufd (loadv4f32 addr:$src1), (i8 imm:$imm))),
4409             (VPSHUFDmi addr:$src1, imm:$imm)>;
4410   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4411             (VPSHUFDri VR128:$src1, imm:$imm)>;
4412 }
4413
4414 let Predicates = [UseSSE2] in {
4415   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4416             (PSHUFDmi addr:$src1, imm:$imm)>;
4417   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4418             (PSHUFDri VR128:$src1, imm:$imm)>;
4419 }
4420
4421 //===---------------------------------------------------------------------===//
4422 // Packed Integer Pack Instructions (SSE & AVX)
4423 //===---------------------------------------------------------------------===//
4424
4425 let ExeDomain = SSEPackedInt in {
4426 multiclass sse2_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4427                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4428                      bit Is2Addr = 1> {
4429   def rr : PDI<opc, MRMSrcReg,
4430                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4431                !if(Is2Addr,
4432                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4433                    !strconcat(OpcodeStr,
4434                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4435                [(set VR128:$dst,
4436                      (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4437                Sched<[WriteShuffle]>;
4438   def rm : PDI<opc, MRMSrcMem,
4439                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4440                !if(Is2Addr,
4441                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4442                    !strconcat(OpcodeStr,
4443                               "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4444                [(set VR128:$dst,
4445                      (OutVT (OpNode VR128:$src1,
4446                                     (bc_frag (memopv2i64 addr:$src2)))))]>,
4447                Sched<[WriteShuffleLd, ReadAfterLd]>;
4448 }
4449
4450 multiclass sse2_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4451                        ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4452   def Yrr : PDI<opc, MRMSrcReg,
4453                 (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4454                 !strconcat(OpcodeStr,
4455                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4456                 [(set VR256:$dst,
4457                       (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4458                 Sched<[WriteShuffle]>;
4459   def Yrm : PDI<opc, MRMSrcMem,
4460                 (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4461                 !strconcat(OpcodeStr,
4462                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4463                 [(set VR256:$dst,
4464                       (OutVT (OpNode VR256:$src1,
4465                                      (bc_frag (memopv4i64 addr:$src2)))))]>,
4466                 Sched<[WriteShuffleLd, ReadAfterLd]>;
4467 }
4468
4469 multiclass sse4_pack<bits<8> opc, string OpcodeStr, ValueType OutVT,
4470                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag,
4471                      bit Is2Addr = 1> {
4472   def rr : SS48I<opc, MRMSrcReg,
4473                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4474                  !if(Is2Addr,
4475                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4476                      !strconcat(OpcodeStr,
4477                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4478                  [(set VR128:$dst,
4479                        (OutVT (OpNode (ArgVT VR128:$src1), VR128:$src2)))]>,
4480                  Sched<[WriteShuffle]>;
4481   def rm : SS48I<opc, MRMSrcMem,
4482                  (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4483                  !if(Is2Addr,
4484                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4485                      !strconcat(OpcodeStr,
4486                                 "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4487                  [(set VR128:$dst,
4488                        (OutVT (OpNode VR128:$src1,
4489                                       (bc_frag (memopv2i64 addr:$src2)))))]>,
4490                  Sched<[WriteShuffleLd, ReadAfterLd]>;
4491 }
4492
4493 multiclass sse4_pack_y<bits<8> opc, string OpcodeStr, ValueType OutVT,
4494                      ValueType ArgVT, SDNode OpNode, PatFrag bc_frag> {
4495   def Yrr : SS48I<opc, MRMSrcReg,
4496                   (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4497                   !strconcat(OpcodeStr,
4498                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4499                   [(set VR256:$dst,
4500                         (OutVT (OpNode (ArgVT VR256:$src1), VR256:$src2)))]>,
4501                   Sched<[WriteShuffle]>;
4502   def Yrm : SS48I<opc, MRMSrcMem,
4503                   (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4504                   !strconcat(OpcodeStr,
4505                              "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4506                   [(set VR256:$dst,
4507                         (OutVT (OpNode VR256:$src1,
4508                                        (bc_frag (memopv4i64 addr:$src2)))))]>,
4509                   Sched<[WriteShuffleLd, ReadAfterLd]>;
4510 }
4511
4512 let Predicates = [HasAVX] in {
4513   defm VPACKSSWB : sse2_pack<0x63, "vpacksswb", v16i8, v8i16, X86Packss,
4514                              bc_v8i16, 0>, VEX_4V;
4515   defm VPACKSSDW : sse2_pack<0x6B, "vpackssdw", v8i16, v4i32, X86Packss,
4516                              bc_v4i32, 0>, VEX_4V;
4517
4518   defm VPACKUSWB : sse2_pack<0x67, "vpackuswb", v16i8, v8i16, X86Packus,
4519                              bc_v8i16, 0>, VEX_4V;
4520   defm VPACKUSDW : sse4_pack<0x2B, "vpackusdw", v8i16, v4i32, X86Packus,
4521                              bc_v4i32, 0>, VEX_4V;
4522 }
4523
4524 let Predicates = [HasAVX2] in {
4525   defm VPACKSSWB : sse2_pack_y<0x63, "vpacksswb", v32i8, v16i16, X86Packss,
4526                                bc_v16i16>, VEX_4V, VEX_L;
4527   defm VPACKSSDW : sse2_pack_y<0x6B, "vpackssdw", v16i16, v8i32, X86Packss,
4528                                bc_v8i32>, VEX_4V, VEX_L;
4529
4530   defm VPACKUSWB : sse2_pack_y<0x67, "vpackuswb", v32i8, v16i16, X86Packus,
4531                                bc_v16i16>, VEX_4V, VEX_L;
4532   defm VPACKUSDW : sse4_pack_y<0x2B, "vpackusdw", v16i16, v8i32, X86Packus,
4533                                bc_v8i32>, VEX_4V, VEX_L;
4534 }
4535
4536 let Constraints = "$src1 = $dst" in {
4537   defm PACKSSWB : sse2_pack<0x63, "packsswb", v16i8, v8i16, X86Packss,
4538                             bc_v8i16>;
4539   defm PACKSSDW : sse2_pack<0x6B, "packssdw", v8i16, v4i32, X86Packss,
4540                             bc_v4i32>;
4541
4542   defm PACKUSWB : sse2_pack<0x67, "packuswb", v16i8, v8i16, X86Packus,
4543                             bc_v8i16>;
4544
4545   let Predicates = [HasSSE41] in
4546   defm PACKUSDW : sse4_pack<0x2B, "packusdw", v8i16, v4i32, X86Packus,
4547                             bc_v4i32>;
4548 }
4549 } // ExeDomain = SSEPackedInt
4550
4551 //===---------------------------------------------------------------------===//
4552 // SSE2 - Packed Integer Unpack Instructions
4553 //===---------------------------------------------------------------------===//
4554
4555 let ExeDomain = SSEPackedInt in {
4556 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4557                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4558   def rr : PDI<opc, MRMSrcReg,
4559       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4560       !if(Is2Addr,
4561           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4562           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4563       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4564       IIC_SSE_UNPCK>, Sched<[WriteShuffle]>;
4565   def rm : PDI<opc, MRMSrcMem,
4566       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4567       !if(Is2Addr,
4568           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4569           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4570       [(set VR128:$dst, (OpNode VR128:$src1,
4571                                   (bc_frag (memopv2i64
4572                                                addr:$src2))))],
4573                                                IIC_SSE_UNPCK>,
4574       Sched<[WriteShuffleLd, ReadAfterLd]>;
4575 }
4576
4577 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4578                          SDNode OpNode, PatFrag bc_frag> {
4579   def Yrr : PDI<opc, MRMSrcReg,
4580       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4581       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4582       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>,
4583       Sched<[WriteShuffle]>;
4584   def Yrm : PDI<opc, MRMSrcMem,
4585       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4586       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4587       [(set VR256:$dst, (OpNode VR256:$src1,
4588                                   (bc_frag (memopv4i64 addr:$src2))))]>,
4589       Sched<[WriteShuffleLd, ReadAfterLd]>;
4590 }
4591
4592 let Predicates = [HasAVX] in {
4593   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4594                                  bc_v16i8, 0>, VEX_4V;
4595   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4596                                  bc_v8i16, 0>, VEX_4V;
4597   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4598                                  bc_v4i32, 0>, VEX_4V;
4599   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4600                                  bc_v2i64, 0>, VEX_4V;
4601
4602   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4603                                  bc_v16i8, 0>, VEX_4V;
4604   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4605                                  bc_v8i16, 0>, VEX_4V;
4606   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4607                                  bc_v4i32, 0>, VEX_4V;
4608   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4609                                  bc_v2i64, 0>, VEX_4V;
4610 }
4611
4612 let Predicates = [HasAVX2] in {
4613   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4614                                    bc_v32i8>, VEX_4V, VEX_L;
4615   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4616                                    bc_v16i16>, VEX_4V, VEX_L;
4617   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4618                                    bc_v8i32>, VEX_4V, VEX_L;
4619   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4620                                    bc_v4i64>, VEX_4V, VEX_L;
4621
4622   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4623                                    bc_v32i8>, VEX_4V, VEX_L;
4624   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4625                                    bc_v16i16>, VEX_4V, VEX_L;
4626   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4627                                    bc_v8i32>, VEX_4V, VEX_L;
4628   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4629                                    bc_v4i64>, VEX_4V, VEX_L;
4630 }
4631
4632 let Constraints = "$src1 = $dst" in {
4633   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4634                                 bc_v16i8>;
4635   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4636                                 bc_v8i16>;
4637   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4638                                 bc_v4i32>;
4639   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4640                                 bc_v2i64>;
4641
4642   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4643                                 bc_v16i8>;
4644   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4645                                 bc_v8i16>;
4646   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4647                                 bc_v4i32>;
4648   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4649                                 bc_v2i64>;
4650 }
4651 } // ExeDomain = SSEPackedInt
4652
4653 //===---------------------------------------------------------------------===//
4654 // SSE2 - Packed Integer Extract and Insert
4655 //===---------------------------------------------------------------------===//
4656
4657 let ExeDomain = SSEPackedInt in {
4658 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4659   def rri : Ii8<0xC4, MRMSrcReg,
4660        (outs VR128:$dst), (ins VR128:$src1,
4661         GR32orGR64:$src2, i32i8imm:$src3),
4662        !if(Is2Addr,
4663            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4664            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4665        [(set VR128:$dst,
4666          (X86pinsrw VR128:$src1, GR32orGR64:$src2, imm:$src3))],
4667        IIC_SSE_PINSRW>, Sched<[WriteShuffle]>;
4668   def rmi : Ii8<0xC4, MRMSrcMem,
4669                        (outs VR128:$dst), (ins VR128:$src1,
4670                         i16mem:$src2, i32i8imm:$src3),
4671        !if(Is2Addr,
4672            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4673            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4674        [(set VR128:$dst,
4675          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4676                     imm:$src3))], IIC_SSE_PINSRW>,
4677        Sched<[WriteShuffleLd, ReadAfterLd]>;
4678 }
4679
4680 // Extract
4681 let Predicates = [HasAVX] in
4682 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4683                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4684                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4685                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4686                                             imm:$src2))]>, PD, VEX,
4687                 Sched<[WriteShuffle]>;
4688 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4689                     (outs GR32orGR64:$dst), (ins VR128:$src1, i32i8imm:$src2),
4690                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4691                     [(set GR32orGR64:$dst, (X86pextrw (v8i16 VR128:$src1),
4692                                             imm:$src2))], IIC_SSE_PEXTRW>,
4693                Sched<[WriteShuffleLd, ReadAfterLd]>;
4694
4695 // Insert
4696 let Predicates = [HasAVX] in
4697 defm VPINSRW : sse2_pinsrw<0>, PD, VEX_4V;
4698
4699 let Predicates = [UseSSE2], Constraints = "$src1 = $dst" in
4700 defm PINSRW : sse2_pinsrw, PD;
4701
4702 } // ExeDomain = SSEPackedInt
4703
4704 //===---------------------------------------------------------------------===//
4705 // SSE2 - Packed Mask Creation
4706 //===---------------------------------------------------------------------===//
4707
4708 let ExeDomain = SSEPackedInt, SchedRW = [WriteVecLogic] in {
4709
4710 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4711            (ins VR128:$src),
4712            "pmovmskb\t{$src, $dst|$dst, $src}",
4713            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4714            IIC_SSE_MOVMSK>, VEX;
4715
4716 let Predicates = [HasAVX2] in {
4717 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst),
4718            (ins VR256:$src),
4719            "pmovmskb\t{$src, $dst|$dst, $src}",
4720            [(set GR32orGR64:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>,
4721            VEX, VEX_L;
4722 }
4723
4724 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32orGR64:$dst), (ins VR128:$src),
4725            "pmovmskb\t{$src, $dst|$dst, $src}",
4726            [(set GR32orGR64:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4727            IIC_SSE_MOVMSK>;
4728
4729 } // ExeDomain = SSEPackedInt
4730
4731 //===---------------------------------------------------------------------===//
4732 // SSE2 - Conditional Store
4733 //===---------------------------------------------------------------------===//
4734
4735 let ExeDomain = SSEPackedInt, SchedRW = [WriteStore] in {
4736
4737 let Uses = [EDI], Predicates = [HasAVX,Not64BitMode] in
4738 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4739            (ins VR128:$src, VR128:$mask),
4740            "maskmovdqu\t{$mask, $src|$src, $mask}",
4741            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4742            IIC_SSE_MASKMOV>, VEX;
4743 let Uses = [RDI], Predicates = [HasAVX,In64BitMode] in
4744 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4745            (ins VR128:$src, VR128:$mask),
4746            "maskmovdqu\t{$mask, $src|$src, $mask}",
4747            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4748            IIC_SSE_MASKMOV>, VEX;
4749
4750 let Uses = [EDI], Predicates = [UseSSE2,Not64BitMode] in
4751 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4752            "maskmovdqu\t{$mask, $src|$src, $mask}",
4753            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4754            IIC_SSE_MASKMOV>;
4755 let Uses = [RDI], Predicates = [UseSSE2,In64BitMode] in
4756 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4757            "maskmovdqu\t{$mask, $src|$src, $mask}",
4758            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4759            IIC_SSE_MASKMOV>;
4760
4761 } // ExeDomain = SSEPackedInt
4762
4763 //===---------------------------------------------------------------------===//
4764 // SSE2 - Move Doubleword
4765 //===---------------------------------------------------------------------===//
4766
4767 //===---------------------------------------------------------------------===//
4768 // Move Int Doubleword to Packed Double Int
4769 //
4770 def VMOVDI2PDIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4771                       "movd\t{$src, $dst|$dst, $src}",
4772                       [(set VR128:$dst,
4773                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4774                         VEX, Sched<[WriteMove]>;
4775 def VMOVDI2PDIrm : VS2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4776                       "movd\t{$src, $dst|$dst, $src}",
4777                       [(set VR128:$dst,
4778                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4779                         IIC_SSE_MOVDQ>,
4780                       VEX, Sched<[WriteLoad]>;
4781 def VMOV64toPQIrr : VRS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4782                         "movq\t{$src, $dst|$dst, $src}",
4783                         [(set VR128:$dst,
4784                           (v2i64 (scalar_to_vector GR64:$src)))],
4785                           IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4786 let isCodeGenOnly = 1 in
4787 def VMOV64toSDrr : VRS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4788                        "movq\t{$src, $dst|$dst, $src}",
4789                        [(set FR64:$dst, (bitconvert GR64:$src))],
4790                        IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4791
4792 def MOVDI2PDIrr : S2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4793                       "movd\t{$src, $dst|$dst, $src}",
4794                       [(set VR128:$dst,
4795                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4796                   Sched<[WriteMove]>;
4797 def MOVDI2PDIrm : S2I<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4798                       "movd\t{$src, $dst|$dst, $src}",
4799                       [(set VR128:$dst,
4800                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4801                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4802 def MOV64toPQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4803                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4804                         [(set VR128:$dst,
4805                           (v2i64 (scalar_to_vector GR64:$src)))],
4806                           IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4807 let isCodeGenOnly = 1 in
4808 def MOV64toSDrr : RS2I<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4809                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4810                        [(set FR64:$dst, (bitconvert GR64:$src))],
4811                        IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4812
4813 //===---------------------------------------------------------------------===//
4814 // Move Int Doubleword to Single Scalar
4815 //
4816 let isCodeGenOnly = 1 in {
4817   def VMOVDI2SSrr  : VS2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4818                         "movd\t{$src, $dst|$dst, $src}",
4819                         [(set FR32:$dst, (bitconvert GR32:$src))],
4820                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4821
4822   def VMOVDI2SSrm  : VS2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4823                         "movd\t{$src, $dst|$dst, $src}",
4824                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4825                         IIC_SSE_MOVDQ>,
4826                         VEX, Sched<[WriteLoad]>;
4827   def MOVDI2SSrr  : S2I<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4828                         "movd\t{$src, $dst|$dst, $src}",
4829                         [(set FR32:$dst, (bitconvert GR32:$src))],
4830                         IIC_SSE_MOVDQ>, Sched<[WriteMove]>;
4831
4832   def MOVDI2SSrm  : S2I<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4833                         "movd\t{$src, $dst|$dst, $src}",
4834                         [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4835                         IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4836 }
4837
4838 //===---------------------------------------------------------------------===//
4839 // Move Packed Doubleword Int to Packed Double Int
4840 //
4841 def VMOVPDI2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4842                        "movd\t{$src, $dst|$dst, $src}",
4843                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4844                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX,
4845                     Sched<[WriteMove]>;
4846 def VMOVPDI2DImr  : VS2I<0x7E, MRMDestMem, (outs),
4847                        (ins i32mem:$dst, VR128:$src),
4848                        "movd\t{$src, $dst|$dst, $src}",
4849                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4850                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4851                                      VEX, Sched<[WriteStore]>;
4852 def MOVPDI2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4853                        "movd\t{$src, $dst|$dst, $src}",
4854                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4855                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
4856                    Sched<[WriteMove]>;
4857 def MOVPDI2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4858                        "movd\t{$src, $dst|$dst, $src}",
4859                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4860                                      (iPTR 0))), addr:$dst)],
4861                                      IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4862
4863 def : Pat<(v8i32 (X86Vinsert (v8i32 immAllZerosV), GR32:$src2, (iPTR 0))),
4864         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4865
4866 def : Pat<(v4i64 (X86Vinsert (bc_v4i64 (v8i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
4867         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4868
4869 def : Pat<(v8i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
4870         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src2), sub_xmm)>;
4871
4872 def : Pat<(v4i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
4873         (SUBREG_TO_REG (i32 0), (VMOV64toPQIrr GR64:$src2), sub_xmm)>;
4874
4875 //===---------------------------------------------------------------------===//
4876 // Move Packed Doubleword Int first element to Doubleword Int
4877 //
4878 let SchedRW = [WriteMove] in {
4879 def VMOVPQIto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4880                           "movq\t{$src, $dst|$dst, $src}",
4881                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4882                                                            (iPTR 0)))],
4883                                                            IIC_SSE_MOVD_ToGP>,
4884                       VEX;
4885
4886 def MOVPQIto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4887                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4888                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4889                                                          (iPTR 0)))],
4890                                                          IIC_SSE_MOVD_ToGP>;
4891 } //SchedRW
4892
4893 //===---------------------------------------------------------------------===//
4894 // Bitcast FR64 <-> GR64
4895 //
4896 let isCodeGenOnly = 1 in {
4897   let Predicates = [UseAVX] in
4898   def VMOV64toSDrm : VS2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4899                           "movq\t{$src, $dst|$dst, $src}",
4900                           [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4901                           VEX, Sched<[WriteLoad]>;
4902   def VMOVSDto64rr : VRS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4903                            "movq\t{$src, $dst|$dst, $src}",
4904                            [(set GR64:$dst, (bitconvert FR64:$src))],
4905                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteMove]>;
4906   def VMOVSDto64mr : VRS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4907                            "movq\t{$src, $dst|$dst, $src}",
4908                            [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4909                            IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4910
4911   def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4912                          "movq\t{$src, $dst|$dst, $src}",
4913                          [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4914                          IIC_SSE_MOVDQ>, Sched<[WriteLoad]>;
4915   def MOVSDto64rr : RS2I<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4916                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4917                          [(set GR64:$dst, (bitconvert FR64:$src))],
4918                          IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4919   def MOVSDto64mr : RS2I<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4920                          "movq\t{$src, $dst|$dst, $src}",
4921                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4922                          IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4923 }
4924
4925 //===---------------------------------------------------------------------===//
4926 // Move Scalar Single to Double Int
4927 //
4928 let isCodeGenOnly = 1 in {
4929   def VMOVSS2DIrr  : VS2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4930                         "movd\t{$src, $dst|$dst, $src}",
4931                         [(set GR32:$dst, (bitconvert FR32:$src))],
4932                         IIC_SSE_MOVD_ToGP>, VEX, Sched<[WriteMove]>;
4933   def VMOVSS2DImr  : VS2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4934                         "movd\t{$src, $dst|$dst, $src}",
4935                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4936                         IIC_SSE_MOVDQ>, VEX, Sched<[WriteStore]>;
4937   def MOVSS2DIrr  : S2I<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4938                         "movd\t{$src, $dst|$dst, $src}",
4939                         [(set GR32:$dst, (bitconvert FR32:$src))],
4940                         IIC_SSE_MOVD_ToGP>, Sched<[WriteMove]>;
4941   def MOVSS2DImr  : S2I<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4942                         "movd\t{$src, $dst|$dst, $src}",
4943                         [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4944                         IIC_SSE_MOVDQ>, Sched<[WriteStore]>;
4945 }
4946
4947 //===---------------------------------------------------------------------===//
4948 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4949 //
4950 let isCodeGenOnly = 1, SchedRW = [WriteMove] in {
4951 let AddedComplexity = 15 in {
4952 def VMOVZQI2PQIrr : VS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4953                        "movq\t{$src, $dst|$dst, $src}", // X86-64 only
4954                        [(set VR128:$dst, (v2i64 (X86vzmovl
4955                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4956                                       IIC_SSE_MOVDQ>,
4957                                       VEX, VEX_W;
4958 def MOVZQI2PQIrr : RS2I<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4959                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4960                        [(set VR128:$dst, (v2i64 (X86vzmovl
4961                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4962                                       IIC_SSE_MOVDQ>;
4963 }
4964 } // isCodeGenOnly, SchedRW
4965
4966 let Predicates = [UseAVX] in {
4967   let AddedComplexity = 15 in
4968     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4969               (VMOVDI2PDIrr GR32:$src)>;
4970
4971   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4972   let AddedComplexity = 20 in {
4973     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4974               (VMOVDI2PDIrm addr:$src)>;
4975     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4976               (VMOVDI2PDIrm addr:$src)>;
4977     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4978               (VMOVDI2PDIrm addr:$src)>;
4979   }
4980   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4981   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4982                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4983             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIrr GR32:$src), sub_xmm)>;
4984   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4985                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4986             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4987 }
4988
4989 let Predicates = [UseSSE2] in {
4990   let AddedComplexity = 15 in
4991     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
4992               (MOVDI2PDIrr GR32:$src)>;
4993
4994   let AddedComplexity = 20 in {
4995     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
4996               (MOVDI2PDIrm addr:$src)>;
4997     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4998               (MOVDI2PDIrm addr:$src)>;
4999     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
5000               (MOVDI2PDIrm addr:$src)>;
5001   }
5002 }
5003
5004 // These are the correct encodings of the instructions so that we know how to
5005 // read correct assembly, even though we continue to emit the wrong ones for
5006 // compatibility with Darwin's buggy assembler.
5007 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5008                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5009 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
5010                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5011 // Allow "vmovd" but print "vmovq" since we don't need compatibility for AVX.
5012 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5013                 (VMOV64toPQIrr VR128:$dst, GR64:$src), 0>;
5014 def : InstAlias<"vmovd\t{$src, $dst|$dst, $src}",
5015                 (VMOVPQIto64rr GR64:$dst, VR128:$src), 0>;
5016
5017 //===---------------------------------------------------------------------===//
5018 // SSE2 - Move Quadword
5019 //===---------------------------------------------------------------------===//
5020
5021 //===---------------------------------------------------------------------===//
5022 // Move Quadword Int to Packed Quadword Int
5023 //
5024
5025 let SchedRW = [WriteLoad] in {
5026 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5027                     "vmovq\t{$src, $dst|$dst, $src}",
5028                     [(set VR128:$dst,
5029                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
5030                     VEX, Requires<[UseAVX]>;
5031 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5032                     "movq\t{$src, $dst|$dst, $src}",
5033                     [(set VR128:$dst,
5034                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
5035                       IIC_SSE_MOVDQ>, XS,
5036                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
5037 } // SchedRW
5038
5039 //===---------------------------------------------------------------------===//
5040 // Move Packed Quadword Int to Quadword Int
5041 //
5042 let SchedRW = [WriteStore] in {
5043 def VMOVPQI2QImr : VS2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5044                       "movq\t{$src, $dst|$dst, $src}",
5045                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5046                                     (iPTR 0))), addr:$dst)],
5047                                     IIC_SSE_MOVDQ>, VEX;
5048 def MOVPQI2QImr : S2I<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
5049                       "movq\t{$src, $dst|$dst, $src}",
5050                       [(store (i64 (vector_extract (v2i64 VR128:$src),
5051                                     (iPTR 0))), addr:$dst)],
5052                                     IIC_SSE_MOVDQ>;
5053 } // SchedRW
5054
5055 // For disassembler only
5056 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0,
5057     SchedRW = [WriteVecLogic] in {
5058 def VMOVPQI2QIrr : VS2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5059                      "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, VEX;
5060 def MOVPQI2QIrr : S2I<0xD6, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
5061                       "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>;
5062 }
5063
5064 //===---------------------------------------------------------------------===//
5065 // Store / copy lower 64-bits of a XMM register.
5066 //
5067 let Predicates = [UseAVX] in
5068 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5069           (VMOVPQI2QImr addr:$dst, VR128:$src)>;
5070 let Predicates = [UseSSE2] in
5071 def : Pat<(int_x86_sse2_storel_dq addr:$dst, VR128:$src),
5072           (MOVPQI2QImr addr:$dst, VR128:$src)>;
5073
5074 let isCodeGenOnly = 1, AddedComplexity = 20 in {
5075 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5076                      "vmovq\t{$src, $dst|$dst, $src}",
5077                      [(set VR128:$dst,
5078                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5079                                                  (loadi64 addr:$src))))))],
5080                                                  IIC_SSE_MOVDQ>,
5081                      XS, VEX, Requires<[UseAVX]>, Sched<[WriteLoad]>;
5082
5083 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5084                      "movq\t{$src, $dst|$dst, $src}",
5085                      [(set VR128:$dst,
5086                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
5087                                                  (loadi64 addr:$src))))))],
5088                                                  IIC_SSE_MOVDQ>,
5089                      XS, Requires<[UseSSE2]>, Sched<[WriteLoad]>;
5090 }
5091
5092 let Predicates = [UseAVX], AddedComplexity = 20 in {
5093   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5094             (VMOVZQI2PQIrm addr:$src)>;
5095   def : Pat<(v2i64 (X86vzload addr:$src)),
5096             (VMOVZQI2PQIrm addr:$src)>;
5097 }
5098
5099 let Predicates = [UseSSE2], AddedComplexity = 20 in {
5100   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
5101             (MOVZQI2PQIrm addr:$src)>;
5102   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
5103 }
5104
5105 let Predicates = [HasAVX] in {
5106 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
5107           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
5108 def : Pat<(v4i64 (X86vzload addr:$src)),
5109           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
5110 }
5111
5112 //===---------------------------------------------------------------------===//
5113 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
5114 // IA32 document. movq xmm1, xmm2 does clear the high bits.
5115 //
5116 let SchedRW = [WriteVecLogic] in {
5117 let AddedComplexity = 15 in
5118 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5119                         "vmovq\t{$src, $dst|$dst, $src}",
5120                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5121                     IIC_SSE_MOVQ_RR>,
5122                       XS, VEX, Requires<[UseAVX]>;
5123 let AddedComplexity = 15 in
5124 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5125                         "movq\t{$src, $dst|$dst, $src}",
5126                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
5127                     IIC_SSE_MOVQ_RR>,
5128                       XS, Requires<[UseSSE2]>;
5129 } // SchedRW
5130
5131 let isCodeGenOnly = 1, SchedRW = [WriteVecLogicLd] in {
5132 let AddedComplexity = 20 in
5133 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5134                         "vmovq\t{$src, $dst|$dst, $src}",
5135                     [(set VR128:$dst, (v2i64 (X86vzmovl
5136                                              (loadv2i64 addr:$src))))],
5137                                              IIC_SSE_MOVDQ>,
5138                       XS, VEX, Requires<[UseAVX]>;
5139 let AddedComplexity = 20 in {
5140 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5141                         "movq\t{$src, $dst|$dst, $src}",
5142                     [(set VR128:$dst, (v2i64 (X86vzmovl
5143                                              (loadv2i64 addr:$src))))],
5144                                              IIC_SSE_MOVDQ>,
5145                       XS, Requires<[UseSSE2]>;
5146 }
5147 } // isCodeGenOnly, SchedRW
5148
5149 let AddedComplexity = 20 in {
5150   let Predicates = [UseAVX] in {
5151     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5152               (VMOVZPQILo2PQIrr VR128:$src)>;
5153   }
5154   let Predicates = [UseSSE2] in {
5155     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
5156               (MOVZPQILo2PQIrr VR128:$src)>;
5157   }
5158 }
5159
5160 //===---------------------------------------------------------------------===//
5161 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
5162 //===---------------------------------------------------------------------===//
5163 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
5164                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
5165                               X86MemOperand x86memop> {
5166 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5167                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5168                       [(set RC:$dst, (vt (OpNode RC:$src)))],
5169                       IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5170 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
5171                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5172                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
5173                       IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5174 }
5175
5176 let Predicates = [HasAVX] in {
5177   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5178                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5179   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5180                                        v4f32, VR128, loadv4f32, f128mem>, VEX;
5181   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
5182                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5183   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
5184                                  v8f32, VR256, loadv8f32, f256mem>, VEX, VEX_L;
5185 }
5186 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
5187                                    memopv4f32, f128mem>;
5188 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
5189                                    memopv4f32, f128mem>;
5190
5191 let Predicates = [HasAVX] in {
5192   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5193             (VMOVSHDUPrr VR128:$src)>;
5194   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (loadv2i64 addr:$src)))),
5195             (VMOVSHDUPrm addr:$src)>;
5196   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5197             (VMOVSLDUPrr VR128:$src)>;
5198   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (loadv2i64 addr:$src)))),
5199             (VMOVSLDUPrm addr:$src)>;
5200   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
5201             (VMOVSHDUPYrr VR256:$src)>;
5202   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (loadv4i64 addr:$src)))),
5203             (VMOVSHDUPYrm addr:$src)>;
5204   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
5205             (VMOVSLDUPYrr VR256:$src)>;
5206   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (loadv4i64 addr:$src)))),
5207             (VMOVSLDUPYrm addr:$src)>;
5208 }
5209
5210 let Predicates = [UseSSE3] in {
5211   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
5212             (MOVSHDUPrr VR128:$src)>;
5213   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
5214             (MOVSHDUPrm addr:$src)>;
5215   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
5216             (MOVSLDUPrr VR128:$src)>;
5217   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
5218             (MOVSLDUPrm addr:$src)>;
5219 }
5220
5221 //===---------------------------------------------------------------------===//
5222 // SSE3 - Replicate Double FP - MOVDDUP
5223 //===---------------------------------------------------------------------===//
5224
5225 multiclass sse3_replicate_dfp<string OpcodeStr> {
5226 let neverHasSideEffects = 1 in
5227 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5228                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5229                     [], IIC_SSE_MOV_LH>, Sched<[WriteFShuffle]>;
5230 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5231                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5232                     [(set VR128:$dst,
5233                       (v2f64 (X86Movddup
5234                               (scalar_to_vector (loadf64 addr:$src)))))],
5235                               IIC_SSE_MOV_LH>, Sched<[WriteLoad]>;
5236 }
5237
5238 // FIXME: Merge with above classe when there're patterns for the ymm version
5239 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5240 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5241                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5242                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>,
5243                     Sched<[WriteFShuffle]>;
5244 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5245                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5246                     [(set VR256:$dst,
5247                       (v4f64 (X86Movddup
5248                               (scalar_to_vector (loadf64 addr:$src)))))]>,
5249                     Sched<[WriteLoad]>;
5250 }
5251
5252 let Predicates = [HasAVX] in {
5253   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5254   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5255 }
5256
5257 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5258
5259 let Predicates = [HasAVX] in {
5260   def : Pat<(X86Movddup (loadv2f64 addr:$src)),
5261             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5262   def : Pat<(X86Movddup (bc_v2f64 (loadv4f32 addr:$src))),
5263             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5264   def : Pat<(X86Movddup (bc_v2f64 (loadv2i64 addr:$src))),
5265             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5266   def : Pat<(X86Movddup (bc_v2f64
5267                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5268             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5269
5270   // 256-bit version
5271   def : Pat<(X86Movddup (loadv4f64 addr:$src)),
5272             (VMOVDDUPYrm addr:$src)>;
5273   def : Pat<(X86Movddup (loadv4i64 addr:$src)),
5274             (VMOVDDUPYrm addr:$src)>;
5275   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5276             (VMOVDDUPYrm addr:$src)>;
5277   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5278             (VMOVDDUPYrr VR256:$src)>;
5279 }
5280
5281 let Predicates = [UseAVX, OptForSize] in {
5282   def : Pat<(v2f64 (X86VBroadcast (loadf64 addr:$src))),
5283   (VMOVDDUPrm addr:$src)>;
5284   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
5285   (VMOVDDUPrm addr:$src)>;
5286 }
5287
5288 let Predicates = [UseSSE3] in {
5289   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5290             (MOVDDUPrm addr:$src)>;
5291   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5292             (MOVDDUPrm addr:$src)>;
5293   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5294             (MOVDDUPrm addr:$src)>;
5295   def : Pat<(X86Movddup (bc_v2f64
5296                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5297             (MOVDDUPrm addr:$src)>;
5298 }
5299
5300 //===---------------------------------------------------------------------===//
5301 // SSE3 - Move Unaligned Integer
5302 //===---------------------------------------------------------------------===//
5303
5304 let SchedRW = [WriteLoad] in {
5305 let Predicates = [HasAVX] in {
5306   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5307                    "vlddqu\t{$src, $dst|$dst, $src}",
5308                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5309   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5310                    "vlddqu\t{$src, $dst|$dst, $src}",
5311                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5312                    VEX, VEX_L;
5313 }
5314 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5315                    "lddqu\t{$src, $dst|$dst, $src}",
5316                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5317                    IIC_SSE_LDDQU>;
5318 }
5319
5320 //===---------------------------------------------------------------------===//
5321 // SSE3 - Arithmetic
5322 //===---------------------------------------------------------------------===//
5323
5324 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5325                        X86MemOperand x86memop, OpndItins itins,
5326                        bit Is2Addr = 1> {
5327   def rr : I<0xD0, MRMSrcReg,
5328        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5329        !if(Is2Addr,
5330            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5331            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5332        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>,
5333        Sched<[itins.Sched]>;
5334   def rm : I<0xD0, MRMSrcMem,
5335        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5336        !if(Is2Addr,
5337            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5338            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5339        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>,
5340        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5341 }
5342
5343 let Predicates = [HasAVX] in {
5344   let ExeDomain = SSEPackedSingle in {
5345     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5346                                  f128mem, SSE_ALU_F32P, 0>, XD, VEX_4V;
5347     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5348                                f256mem, SSE_ALU_F32P, 0>, XD, VEX_4V, VEX_L;
5349   }
5350   let ExeDomain = SSEPackedDouble in {
5351     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5352                                  f128mem, SSE_ALU_F64P, 0>, PD, VEX_4V;
5353     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5354                            f256mem, SSE_ALU_F64P, 0>, PD, VEX_4V, VEX_L;
5355   }
5356 }
5357 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5358   let ExeDomain = SSEPackedSingle in
5359   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5360                               f128mem, SSE_ALU_F32P>, XD;
5361   let ExeDomain = SSEPackedDouble in
5362   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5363                               f128mem, SSE_ALU_F64P>, PD;
5364 }
5365
5366 // Patterns used to select 'addsub' instructions.
5367 let Predicates = [HasAVX] in {
5368   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5369             (VADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5370   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5371             (VADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5372   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5373             (VADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5374   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5375             (VADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5376
5377   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 VR256:$rhs))),
5378             (VADDSUBPSYrr VR256:$lhs, VR256:$rhs)>;
5379   def : Pat<(v8f32 (X86Addsub (v8f32 VR256:$lhs), (v8f32 (memop addr:$rhs)))),
5380             (VADDSUBPSYrm VR256:$lhs, f256mem:$rhs)>;
5381   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 VR256:$rhs))),
5382             (VADDSUBPDYrr VR256:$lhs, VR256:$rhs)>;
5383   def : Pat<(v4f64 (X86Addsub (v4f64 VR256:$lhs), (v4f64 (memop addr:$rhs)))),
5384             (VADDSUBPDYrm VR256:$lhs, f256mem:$rhs)>;
5385 }
5386
5387 let Predicates = [UseSSE3] in {
5388   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 VR128:$rhs))),
5389             (ADDSUBPSrr VR128:$lhs, VR128:$rhs)>;
5390   def : Pat<(v4f32 (X86Addsub (v4f32 VR128:$lhs), (v4f32 (memop addr:$rhs)))),
5391             (ADDSUBPSrm VR128:$lhs, f128mem:$rhs)>;
5392   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 VR128:$rhs))),
5393             (ADDSUBPDrr VR128:$lhs, VR128:$rhs)>;
5394   def : Pat<(v2f64 (X86Addsub (v2f64 VR128:$lhs), (v2f64 (memop addr:$rhs)))),
5395             (ADDSUBPDrm VR128:$lhs, f128mem:$rhs)>;
5396 }
5397
5398 //===---------------------------------------------------------------------===//
5399 // SSE3 Instructions
5400 //===---------------------------------------------------------------------===//
5401
5402 // Horizontal ops
5403 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5404                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5405   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5406        !if(Is2Addr,
5407          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5408          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5409       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5410       Sched<[WriteFAdd]>;
5411
5412   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5413        !if(Is2Addr,
5414          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5415          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5416       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5417         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5418 }
5419 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5420                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5421   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5422        !if(Is2Addr,
5423          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5424          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5425       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>,
5426       Sched<[WriteFAdd]>;
5427
5428   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5429        !if(Is2Addr,
5430          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5431          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5432       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5433         IIC_SSE_HADDSUB_RM>, Sched<[WriteFAddLd, ReadAfterLd]>;
5434 }
5435
5436 let Predicates = [HasAVX] in {
5437   let ExeDomain = SSEPackedSingle in {
5438     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5439                             X86fhadd, 0>, VEX_4V;
5440     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5441                             X86fhsub, 0>, VEX_4V;
5442     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5443                             X86fhadd, 0>, VEX_4V, VEX_L;
5444     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5445                             X86fhsub, 0>, VEX_4V, VEX_L;
5446   }
5447   let ExeDomain = SSEPackedDouble in {
5448     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5449                             X86fhadd, 0>, VEX_4V;
5450     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5451                             X86fhsub, 0>, VEX_4V;
5452     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5453                             X86fhadd, 0>, VEX_4V, VEX_L;
5454     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5455                             X86fhsub, 0>, VEX_4V, VEX_L;
5456   }
5457 }
5458
5459 let Constraints = "$src1 = $dst" in {
5460   let ExeDomain = SSEPackedSingle in {
5461     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5462     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5463   }
5464   let ExeDomain = SSEPackedDouble in {
5465     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5466     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5467   }
5468 }
5469
5470 //===---------------------------------------------------------------------===//
5471 // SSSE3 - Packed Absolute Instructions
5472 //===---------------------------------------------------------------------===//
5473
5474
5475 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5476 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5477                             Intrinsic IntId128> {
5478   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5479                     (ins VR128:$src),
5480                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5481                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5482                     Sched<[WriteVecALU]>;
5483
5484   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5485                     (ins i128mem:$src),
5486                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5487                     [(set VR128:$dst,
5488                       (IntId128
5489                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5490                     Sched<[WriteVecALULd]>;
5491 }
5492
5493 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5494 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5495                               Intrinsic IntId256> {
5496   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5497                     (ins VR256:$src),
5498                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5499                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5500                     Sched<[WriteVecALU]>;
5501
5502   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5503                     (ins i256mem:$src),
5504                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5505                     [(set VR256:$dst,
5506                       (IntId256
5507                        (bitconvert (memopv4i64 addr:$src))))]>,
5508                     Sched<[WriteVecALULd]>;
5509 }
5510
5511 // Helper fragments to match sext vXi1 to vXiY.
5512 def v16i1sextv16i8 : PatLeaf<(v16i8 (X86pcmpgt (bc_v16i8 (v4i32 immAllZerosV)),
5513                                                VR128:$src))>;
5514 def v8i1sextv8i16  : PatLeaf<(v8i16 (X86vsrai VR128:$src, (i8 15)))>;
5515 def v4i1sextv4i32  : PatLeaf<(v4i32 (X86vsrai VR128:$src, (i8 31)))>;
5516 def v32i1sextv32i8 : PatLeaf<(v32i8 (X86pcmpgt (bc_v32i8 (v8i32 immAllZerosV)),
5517                                                VR256:$src))>;
5518 def v16i1sextv16i16: PatLeaf<(v16i16 (X86vsrai VR256:$src, (i8 15)))>;
5519 def v8i1sextv8i32  : PatLeaf<(v8i32 (X86vsrai VR256:$src, (i8 31)))>;
5520
5521 let Predicates = [HasAVX] in {
5522   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5523                                   int_x86_ssse3_pabs_b_128>, VEX;
5524   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5525                                   int_x86_ssse3_pabs_w_128>, VEX;
5526   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5527                                   int_x86_ssse3_pabs_d_128>, VEX;
5528
5529   def : Pat<(xor
5530             (bc_v2i64 (v16i1sextv16i8)),
5531             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5532             (VPABSBrr128 VR128:$src)>;
5533   def : Pat<(xor
5534             (bc_v2i64 (v8i1sextv8i16)),
5535             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5536             (VPABSWrr128 VR128:$src)>;
5537   def : Pat<(xor
5538             (bc_v2i64 (v4i1sextv4i32)),
5539             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5540             (VPABSDrr128 VR128:$src)>;
5541 }
5542
5543 let Predicates = [HasAVX2] in {
5544   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5545                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5546   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5547                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5548   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5549                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5550
5551   def : Pat<(xor
5552             (bc_v4i64 (v32i1sextv32i8)),
5553             (bc_v4i64 (add (v32i8 VR256:$src), (v32i1sextv32i8)))),
5554             (VPABSBrr256 VR256:$src)>;
5555   def : Pat<(xor
5556             (bc_v4i64 (v16i1sextv16i16)),
5557             (bc_v4i64 (add (v16i16 VR256:$src), (v16i1sextv16i16)))),
5558             (VPABSWrr256 VR256:$src)>;
5559   def : Pat<(xor
5560             (bc_v4i64 (v8i1sextv8i32)),
5561             (bc_v4i64 (add (v8i32 VR256:$src), (v8i1sextv8i32)))),
5562             (VPABSDrr256 VR256:$src)>;
5563 }
5564
5565 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5566                               int_x86_ssse3_pabs_b_128>;
5567 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5568                               int_x86_ssse3_pabs_w_128>;
5569 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5570                               int_x86_ssse3_pabs_d_128>;
5571
5572 let Predicates = [HasSSSE3] in {
5573   def : Pat<(xor
5574             (bc_v2i64 (v16i1sextv16i8)),
5575             (bc_v2i64 (add (v16i8 VR128:$src), (v16i1sextv16i8)))),
5576             (PABSBrr128 VR128:$src)>;
5577   def : Pat<(xor
5578             (bc_v2i64 (v8i1sextv8i16)),
5579             (bc_v2i64 (add (v8i16 VR128:$src), (v8i1sextv8i16)))),
5580             (PABSWrr128 VR128:$src)>;
5581   def : Pat<(xor
5582             (bc_v2i64 (v4i1sextv4i32)),
5583             (bc_v2i64 (add (v4i32 VR128:$src), (v4i1sextv4i32)))),
5584             (PABSDrr128 VR128:$src)>;
5585 }
5586
5587 //===---------------------------------------------------------------------===//
5588 // SSSE3 - Packed Binary Operator Instructions
5589 //===---------------------------------------------------------------------===//
5590
5591 let Sched = WriteVecALU in {
5592 def SSE_PHADDSUBD : OpndItins<
5593   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5594 >;
5595 def SSE_PHADDSUBSW : OpndItins<
5596   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5597 >;
5598 def SSE_PHADDSUBW : OpndItins<
5599   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5600 >;
5601 }
5602 let Sched = WriteShuffle in
5603 def SSE_PSHUFB : OpndItins<
5604   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5605 >;
5606 let Sched = WriteVecALU in
5607 def SSE_PSIGN : OpndItins<
5608   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5609 >;
5610 let Sched = WriteVecIMul in
5611 def SSE_PMULHRSW : OpndItins<
5612   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5613 >;
5614
5615 /// SS3I_binop_rm - Simple SSSE3 bin op
5616 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5617                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5618                          X86MemOperand x86memop, OpndItins itins,
5619                          bit Is2Addr = 1> {
5620   let isCommutable = 1 in
5621   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5622        (ins RC:$src1, RC:$src2),
5623        !if(Is2Addr,
5624          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5625          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5626        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5627        Sched<[itins.Sched]>;
5628   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5629        (ins RC:$src1, x86memop:$src2),
5630        !if(Is2Addr,
5631          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5632          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5633        [(set RC:$dst,
5634          (OpVT (OpNode RC:$src1,
5635           (bitconvert (memop_frag addr:$src2)))))], itins.rm>,
5636        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5637 }
5638
5639 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5640 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5641                              Intrinsic IntId128, OpndItins itins,
5642                              bit Is2Addr = 1> {
5643   let isCommutable = 1 in
5644   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5645        (ins VR128:$src1, VR128:$src2),
5646        !if(Is2Addr,
5647          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5648          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5649        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5650        Sched<[itins.Sched]>;
5651   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5652        (ins VR128:$src1, i128mem:$src2),
5653        !if(Is2Addr,
5654          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5655          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5656        [(set VR128:$dst,
5657          (IntId128 VR128:$src1,
5658           (bitconvert (memopv2i64 addr:$src2))))]>,
5659        Sched<[itins.Sched.Folded, ReadAfterLd]>;
5660 }
5661
5662 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5663                                Intrinsic IntId256,
5664                                X86FoldableSchedWrite Sched> {
5665   let isCommutable = 1 in
5666   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5667        (ins VR256:$src1, VR256:$src2),
5668        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5669        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5670        Sched<[Sched]>;
5671   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5672        (ins VR256:$src1, i256mem:$src2),
5673        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5674        [(set VR256:$dst,
5675          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
5676        Sched<[Sched.Folded, ReadAfterLd]>;
5677 }
5678
5679 let ImmT = NoImm, Predicates = [HasAVX] in {
5680 let isCommutable = 0 in {
5681   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5682                                   loadv2i64, i128mem,
5683                                   SSE_PHADDSUBW, 0>, VEX_4V;
5684   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5685                                   loadv2i64, i128mem,
5686                                   SSE_PHADDSUBD, 0>, VEX_4V;
5687   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5688                                   loadv2i64, i128mem,
5689                                   SSE_PHADDSUBW, 0>, VEX_4V;
5690   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5691                                   loadv2i64, i128mem,
5692                                   SSE_PHADDSUBD, 0>, VEX_4V;
5693   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5694                                   loadv2i64, i128mem,
5695                                   SSE_PSIGN, 0>, VEX_4V;
5696   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5697                                   loadv2i64, i128mem,
5698                                   SSE_PSIGN, 0>, VEX_4V;
5699   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5700                                   loadv2i64, i128mem,
5701                                   SSE_PSIGN, 0>, VEX_4V;
5702   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5703                                   loadv2i64, i128mem,
5704                                   SSE_PSHUFB, 0>, VEX_4V;
5705   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5706                                       int_x86_ssse3_phadd_sw_128,
5707                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5708   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5709                                       int_x86_ssse3_phsub_sw_128,
5710                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5711   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5712                                       int_x86_ssse3_pmadd_ub_sw_128,
5713                                       SSE_PMADD, 0>, VEX_4V;
5714 }
5715 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5716                                       int_x86_ssse3_pmul_hr_sw_128,
5717                                       SSE_PMULHRSW, 0>, VEX_4V;
5718 }
5719
5720 let ImmT = NoImm, Predicates = [HasAVX2] in {
5721 let isCommutable = 0 in {
5722   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5723                                   loadv4i64, i256mem,
5724                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5725   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5726                                   loadv4i64, i256mem,
5727                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5728   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5729                                   loadv4i64, i256mem,
5730                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5731   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5732                                   loadv4i64, i256mem,
5733                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5734   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5735                                   loadv4i64, i256mem,
5736                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5737   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5738                                   loadv4i64, i256mem,
5739                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5740   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5741                                   loadv4i64, i256mem,
5742                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5743   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5744                                   loadv4i64, i256mem,
5745                                   SSE_PSHUFB, 0>, VEX_4V, VEX_L;
5746   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5747                                         int_x86_avx2_phadd_sw,
5748                                         WriteVecALU>, VEX_4V, VEX_L;
5749   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5750                                         int_x86_avx2_phsub_sw,
5751                                         WriteVecALU>, VEX_4V, VEX_L;
5752   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5753                                        int_x86_avx2_pmadd_ub_sw,
5754                                         WriteVecIMul>, VEX_4V, VEX_L;
5755 }
5756 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5757                                         int_x86_avx2_pmul_hr_sw,
5758                                         WriteVecIMul>, VEX_4V, VEX_L;
5759 }
5760
5761 // None of these have i8 immediate fields.
5762 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5763 let isCommutable = 0 in {
5764   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5765                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5766   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5767                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5768   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5769                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5770   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5771                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5772   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5773                                  memopv2i64, i128mem, SSE_PSIGN>;
5774   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5775                                  memopv2i64, i128mem, SSE_PSIGN>;
5776   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5777                                  memopv2i64, i128mem, SSE_PSIGN>;
5778   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5779                                  memopv2i64, i128mem, SSE_PSHUFB>;
5780   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5781                                      int_x86_ssse3_phadd_sw_128,
5782                                      SSE_PHADDSUBSW>;
5783   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5784                                      int_x86_ssse3_phsub_sw_128,
5785                                      SSE_PHADDSUBSW>;
5786   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5787                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5788 }
5789 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5790                                      int_x86_ssse3_pmul_hr_sw_128,
5791                                      SSE_PMULHRSW>;
5792 }
5793
5794 //===---------------------------------------------------------------------===//
5795 // SSSE3 - Packed Align Instruction Patterns
5796 //===---------------------------------------------------------------------===//
5797
5798 multiclass ssse3_palignr<string asm, bit Is2Addr = 1> {
5799   let neverHasSideEffects = 1 in {
5800   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5801       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5802       !if(Is2Addr,
5803         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5804         !strconcat(asm,
5805                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5806       [], IIC_SSE_PALIGNRR>, Sched<[WriteShuffle]>;
5807   let mayLoad = 1 in
5808   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5809       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5810       !if(Is2Addr,
5811         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5812         !strconcat(asm,
5813                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5814       [], IIC_SSE_PALIGNRM>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5815   }
5816 }
5817
5818 multiclass ssse3_palignr_y<string asm, bit Is2Addr = 1> {
5819   let neverHasSideEffects = 1 in {
5820   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5821       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5822       !strconcat(asm,
5823                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5824       []>, Sched<[WriteShuffle]>;
5825   let mayLoad = 1 in
5826   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5827       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5828       !strconcat(asm,
5829                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5830       []>, Sched<[WriteShuffleLd, ReadAfterLd]>;
5831   }
5832 }
5833
5834 let Predicates = [HasAVX] in
5835   defm VPALIGN : ssse3_palignr<"vpalignr", 0>, VEX_4V;
5836 let Predicates = [HasAVX2] in
5837   defm VPALIGN : ssse3_palignr_y<"vpalignr", 0>, VEX_4V, VEX_L;
5838 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5839   defm PALIGN : ssse3_palignr<"palignr">;
5840
5841 let Predicates = [HasAVX2] in {
5842 def : Pat<(v8i32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5843           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5844 def : Pat<(v8f32 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5845           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5846 def : Pat<(v16i16 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5847           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5848 def : Pat<(v32i8 (X86PAlignr VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5849           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5850 }
5851
5852 let Predicates = [HasAVX] in {
5853 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5854           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5855 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5856           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5857 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5858           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5859 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5860           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5861 }
5862
5863 let Predicates = [UseSSSE3] in {
5864 def : Pat<(v4i32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5865           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5866 def : Pat<(v4f32 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5867           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5868 def : Pat<(v8i16 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5869           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5870 def : Pat<(v16i8 (X86PAlignr VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5871           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5872 }
5873
5874 //===---------------------------------------------------------------------===//
5875 // SSSE3 - Thread synchronization
5876 //===---------------------------------------------------------------------===//
5877
5878 let SchedRW = [WriteSystem] in {
5879 let usesCustomInserter = 1 in {
5880 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5881                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5882                 Requires<[HasSSE3]>;
5883 }
5884
5885 let Uses = [EAX, ECX, EDX] in
5886 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5887                  TB, Requires<[HasSSE3]>;
5888 let Uses = [ECX, EAX] in
5889 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5890                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5891                 TB, Requires<[HasSSE3]>;
5892 } // SchedRW
5893
5894 def : InstAlias<"mwait\t{%eax, %ecx|ecx, eax}", (MWAITrr)>, Requires<[Not64BitMode]>;
5895 def : InstAlias<"mwait\t{%rax, %rcx|rcx, rax}", (MWAITrr)>, Requires<[In64BitMode]>;
5896
5897 def : InstAlias<"monitor\t{%eax, %ecx, %edx|edx, ecx, eax}", (MONITORrrr)>,
5898       Requires<[Not64BitMode]>;
5899 def : InstAlias<"monitor\t{%rax, %rcx, %rdx|rdx, rcx, rax}", (MONITORrrr)>,
5900       Requires<[In64BitMode]>;
5901
5902 //===----------------------------------------------------------------------===//
5903 // SSE4.1 - Packed Move with Sign/Zero Extend
5904 //===----------------------------------------------------------------------===//
5905
5906 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId,
5907                                OpndItins itins = DEFAULT_ITINS> {
5908   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5909                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5910                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
5911                  Sched<[itins.Sched]>;
5912
5913   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5914                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5915        [(set VR128:$dst,
5916          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))],
5917          itins.rm>, Sched<[itins.Sched.Folded]>;
5918 }
5919
5920 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5921                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
5922   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5923                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5924                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
5925
5926   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5927                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5928                   [(set VR256:$dst, (IntId (load addr:$src)))]>,
5929                   Sched<[Sched.Folded]>;
5930 }
5931
5932 let Predicates = [HasAVX] in {
5933 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw",
5934                                      int_x86_sse41_pmovsxbw,
5935                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5936 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd",
5937                                      int_x86_sse41_pmovsxwd,
5938                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5939 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq",
5940                                      int_x86_sse41_pmovsxdq,
5941                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5942 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw",
5943                                      int_x86_sse41_pmovzxbw,
5944                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5945 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd",
5946                                      int_x86_sse41_pmovzxwd,
5947                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5948 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq",
5949                                      int_x86_sse41_pmovzxdq,
5950                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
5951 }
5952
5953 let Predicates = [HasAVX2] in {
5954 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5955                                         int_x86_avx2_pmovsxbw,
5956                                         WriteShuffle>, VEX, VEX_L;
5957 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5958                                         int_x86_avx2_pmovsxwd,
5959                                         WriteShuffle>, VEX, VEX_L;
5960 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5961                                         int_x86_avx2_pmovsxdq,
5962                                         WriteShuffle>, VEX, VEX_L;
5963 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5964                                         int_x86_avx2_pmovzxbw,
5965                                         WriteShuffle>, VEX, VEX_L;
5966 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5967                                         int_x86_avx2_pmovzxwd,
5968                                         WriteShuffle>, VEX, VEX_L;
5969 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5970                                         int_x86_avx2_pmovzxdq,
5971                                         WriteShuffle>, VEX, VEX_L;
5972 }
5973
5974 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw,
5975                                       SSE_INTALU_ITINS_SHUFF_P>;
5976 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd,
5977                                       SSE_INTALU_ITINS_SHUFF_P>;
5978 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq,
5979                                       SSE_INTALU_ITINS_SHUFF_P>;
5980 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw,
5981                                       SSE_INTALU_ITINS_SHUFF_P>;
5982 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd,
5983                                       SSE_INTALU_ITINS_SHUFF_P>;
5984 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq,
5985                                       SSE_INTALU_ITINS_SHUFF_P>;
5986
5987 let Predicates = [HasAVX] in {
5988   // Common patterns involving scalar load.
5989   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5990             (VPMOVSXBWrm addr:$src)>;
5991   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5992             (VPMOVSXBWrm addr:$src)>;
5993   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5994             (VPMOVSXBWrm addr:$src)>;
5995
5996   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5997             (VPMOVSXWDrm addr:$src)>;
5998   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5999             (VPMOVSXWDrm addr:$src)>;
6000   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6001             (VPMOVSXWDrm addr:$src)>;
6002
6003   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6004             (VPMOVSXDQrm addr:$src)>;
6005   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6006             (VPMOVSXDQrm addr:$src)>;
6007   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6008             (VPMOVSXDQrm addr:$src)>;
6009
6010   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6011             (VPMOVZXBWrm addr:$src)>;
6012   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6013             (VPMOVZXBWrm addr:$src)>;
6014   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6015             (VPMOVZXBWrm addr:$src)>;
6016
6017   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6018             (VPMOVZXWDrm addr:$src)>;
6019   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6020             (VPMOVZXWDrm addr:$src)>;
6021   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6022             (VPMOVZXWDrm addr:$src)>;
6023
6024   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6025             (VPMOVZXDQrm addr:$src)>;
6026   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6027             (VPMOVZXDQrm addr:$src)>;
6028   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6029             (VPMOVZXDQrm addr:$src)>;
6030 }
6031
6032 let Predicates = [UseSSE41] in {
6033   // Common patterns involving scalar load.
6034   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
6035             (PMOVSXBWrm addr:$src)>;
6036   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
6037             (PMOVSXBWrm addr:$src)>;
6038   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
6039             (PMOVSXBWrm addr:$src)>;
6040
6041   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
6042             (PMOVSXWDrm addr:$src)>;
6043   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
6044             (PMOVSXWDrm addr:$src)>;
6045   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
6046             (PMOVSXWDrm addr:$src)>;
6047
6048   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
6049             (PMOVSXDQrm addr:$src)>;
6050   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
6051             (PMOVSXDQrm addr:$src)>;
6052   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
6053             (PMOVSXDQrm addr:$src)>;
6054
6055   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
6056             (PMOVZXBWrm addr:$src)>;
6057   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
6058             (PMOVZXBWrm addr:$src)>;
6059   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
6060             (PMOVZXBWrm addr:$src)>;
6061
6062   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
6063             (PMOVZXWDrm addr:$src)>;
6064   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
6065             (PMOVZXWDrm addr:$src)>;
6066   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
6067             (PMOVZXWDrm addr:$src)>;
6068
6069   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
6070             (PMOVZXDQrm addr:$src)>;
6071   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
6072             (PMOVZXDQrm addr:$src)>;
6073   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
6074             (PMOVZXDQrm addr:$src)>;
6075 }
6076
6077 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6078                                OpndItins itins = DEFAULT_ITINS> {
6079   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6080                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6081                  [(set VR128:$dst, (IntId VR128:$src))], itins.rr>,
6082                  Sched<[itins.Sched]>;
6083
6084   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
6085                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6086        [(set VR128:$dst,
6087          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))],
6088          itins.rm>, Sched<[itins.Sched.Folded]>;
6089 }
6090
6091 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
6092                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6093   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6094                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6095                   [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6096
6097   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
6098                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6099        [(set VR256:$dst,
6100          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
6101          Sched<[Sched.Folded]>;
6102 }
6103
6104 let Predicates = [HasAVX] in {
6105 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd,
6106                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6107 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq,
6108                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6109 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd,
6110                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6111 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq,
6112                                      DEFAULT_ITINS_SHUFFLESCHED>, VEX;
6113 }
6114
6115 let Predicates = [HasAVX2] in {
6116 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
6117                                        int_x86_avx2_pmovsxbd, WriteShuffle>,
6118                                        VEX, VEX_L;
6119 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
6120                                        int_x86_avx2_pmovsxwq, WriteShuffle>,
6121                                        VEX, VEX_L;
6122 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
6123                                        int_x86_avx2_pmovzxbd, WriteShuffle>,
6124                                        VEX, VEX_L;
6125 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
6126                                        int_x86_avx2_pmovzxwq, WriteShuffle>,
6127                                        VEX, VEX_L;
6128 }
6129
6130 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd,
6131                                       SSE_INTALU_ITINS_SHUFF_P>;
6132 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq,
6133                                       SSE_INTALU_ITINS_SHUFF_P>;
6134 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd,
6135                                       SSE_INTALU_ITINS_SHUFF_P>;
6136 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq,
6137                                       SSE_INTALU_ITINS_SHUFF_P>;
6138
6139 let Predicates = [HasAVX] in {
6140   // Common patterns involving scalar load
6141   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6142             (VPMOVSXBDrm addr:$src)>;
6143   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6144             (VPMOVSXWQrm addr:$src)>;
6145
6146   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6147             (VPMOVZXBDrm addr:$src)>;
6148   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6149             (VPMOVZXWQrm addr:$src)>;
6150 }
6151
6152 let Predicates = [UseSSE41] in {
6153   // Common patterns involving scalar load
6154   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
6155             (PMOVSXBDrm addr:$src)>;
6156   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
6157             (PMOVSXWQrm addr:$src)>;
6158
6159   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
6160             (PMOVZXBDrm addr:$src)>;
6161   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
6162             (PMOVZXWQrm addr:$src)>;
6163 }
6164
6165 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId,
6166                                X86FoldableSchedWrite Sched> {
6167   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
6168                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6169                  [(set VR128:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6170
6171   // Expecting a i16 load any extended to i32 value.
6172   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
6173                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6174                  [(set VR128:$dst, (IntId (bitconvert
6175                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
6176                  Sched<[Sched.Folded]>;
6177 }
6178
6179 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
6180                                  Intrinsic IntId, X86FoldableSchedWrite Sched> {
6181   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
6182                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6183                  [(set VR256:$dst, (IntId VR128:$src))]>, Sched<[Sched]>;
6184
6185   // Expecting a i16 load any extended to i32 value.
6186   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
6187                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6188                   [(set VR256:$dst, (IntId (bitconvert
6189                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
6190                  Sched<[Sched.Folded]>;
6191 }
6192
6193 let Predicates = [HasAVX] in {
6194 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq,
6195                                      WriteShuffle>, VEX;
6196 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq,
6197                                      WriteShuffle>, VEX;
6198 }
6199 let Predicates = [HasAVX2] in {
6200 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq", int_x86_avx2_pmovsxbq,
6201                                        WriteShuffle>, VEX, VEX_L;
6202 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq", int_x86_avx2_pmovzxbq,
6203                                        WriteShuffle>, VEX, VEX_L;
6204 }
6205 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq,
6206                                       WriteShuffle>;
6207 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq,
6208                                       WriteShuffle>;
6209
6210 let Predicates = [HasAVX2] in {
6211   def : Pat<(v16i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWYrr VR128:$src)>;
6212   def : Pat<(v8i32  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDYrr VR128:$src)>;
6213   def : Pat<(v4i64  (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQYrr VR128:$src)>;
6214
6215   def : Pat<(v8i32  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
6216   def : Pat<(v4i64  (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQYrr VR128:$src)>;
6217
6218   def : Pat<(v4i64  (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
6219
6220   def : Pat<(v16i16 (X86vsext (v32i8 VR256:$src))),
6221             (VPMOVSXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6222   def : Pat<(v8i32 (X86vsext (v32i8 VR256:$src))),
6223             (VPMOVSXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6224   def : Pat<(v4i64 (X86vsext (v32i8 VR256:$src))),
6225             (VPMOVSXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6226
6227   def : Pat<(v8i32 (X86vsext (v16i16 VR256:$src))),
6228             (VPMOVSXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6229   def : Pat<(v4i64 (X86vsext (v16i16 VR256:$src))),
6230             (VPMOVSXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6231
6232   def : Pat<(v4i64 (X86vsext (v8i32 VR256:$src))),
6233             (VPMOVSXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6234
6235   def : Pat<(v8i32 (X86vsext (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
6236             (VPMOVSXWDYrm addr:$src)>;
6237   def : Pat<(v4i64 (X86vsext (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
6238             (VPMOVSXDQYrm addr:$src)>;
6239
6240   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
6241                     (scalar_to_vector (loadi64 addr:$src))))))),
6242             (VPMOVSXBDYrm addr:$src)>;
6243   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
6244                     (scalar_to_vector (loadf64 addr:$src))))))),
6245             (VPMOVSXBDYrm addr:$src)>;
6246
6247   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
6248                     (scalar_to_vector (loadi64 addr:$src))))))),
6249             (VPMOVSXWQYrm addr:$src)>;
6250   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
6251                     (scalar_to_vector (loadf64 addr:$src))))))),
6252             (VPMOVSXWQYrm addr:$src)>;
6253
6254   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
6255                     (scalar_to_vector (loadi32 addr:$src))))))),
6256             (VPMOVSXBQYrm addr:$src)>;
6257 }
6258
6259 let Predicates = [HasAVX] in {
6260   // Common patterns involving scalar load
6261   def : Pat<(int_x86_sse41_pmovsxbq
6262               (bitconvert (v4i32 (X86vzmovl
6263                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6264             (VPMOVSXBQrm addr:$src)>;
6265
6266   def : Pat<(int_x86_sse41_pmovzxbq
6267               (bitconvert (v4i32 (X86vzmovl
6268                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6269             (VPMOVZXBQrm addr:$src)>;
6270 }
6271
6272 let Predicates = [UseSSE41] in {
6273   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (PMOVSXBWrr VR128:$src)>;
6274   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (PMOVSXBDrr VR128:$src)>;
6275   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (PMOVSXBQrr VR128:$src)>;
6276
6277   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
6278   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (PMOVSXWQrr VR128:$src)>;
6279
6280   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
6281
6282   // Common patterns involving scalar load
6283   def : Pat<(int_x86_sse41_pmovsxbq
6284               (bitconvert (v4i32 (X86vzmovl
6285                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6286             (PMOVSXBQrm addr:$src)>;
6287
6288   def : Pat<(int_x86_sse41_pmovzxbq
6289               (bitconvert (v4i32 (X86vzmovl
6290                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6291             (PMOVZXBQrm addr:$src)>;
6292
6293   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6294                     (scalar_to_vector (loadi64 addr:$src))))))),
6295             (PMOVSXWDrm addr:$src)>;
6296   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6297                     (scalar_to_vector (loadf64 addr:$src))))))),
6298             (PMOVSXWDrm addr:$src)>;
6299   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6300                     (scalar_to_vector (loadi32 addr:$src))))))),
6301             (PMOVSXBDrm addr:$src)>;
6302   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6303                     (scalar_to_vector (loadi32 addr:$src))))))),
6304             (PMOVSXWQrm addr:$src)>;
6305   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6306                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6307             (PMOVSXBQrm addr:$src)>;
6308   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6309                     (scalar_to_vector (loadi64 addr:$src))))))),
6310             (PMOVSXDQrm addr:$src)>;
6311   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6312                     (scalar_to_vector (loadf64 addr:$src))))))),
6313             (PMOVSXDQrm addr:$src)>;
6314   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6315                     (scalar_to_vector (loadi64 addr:$src))))))),
6316             (PMOVSXBWrm addr:$src)>;
6317   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6318                     (scalar_to_vector (loadf64 addr:$src))))))),
6319             (PMOVSXBWrm addr:$src)>;
6320 }
6321
6322 let Predicates = [HasAVX2] in {
6323   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
6324   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
6325   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
6326
6327   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
6328   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
6329
6330   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
6331
6332   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
6333             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6334   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
6335             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6336   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
6337             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6338
6339   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
6340             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6341   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
6342             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6343
6344   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
6345             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
6346 }
6347
6348 let Predicates = [HasAVX] in {
6349   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
6350   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
6351   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
6352
6353   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
6354   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
6355
6356   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
6357
6358   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6359             (VPMOVZXBWrm addr:$src)>;
6360   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6361             (VPMOVZXBWrm addr:$src)>;
6362   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6363             (VPMOVZXBDrm addr:$src)>;
6364   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6365             (VPMOVZXBQrm addr:$src)>;
6366
6367   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6368             (VPMOVZXWDrm addr:$src)>;
6369   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6370             (VPMOVZXWDrm addr:$src)>;
6371   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6372             (VPMOVZXWQrm addr:$src)>;
6373
6374   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6375             (VPMOVZXDQrm addr:$src)>;
6376   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6377             (VPMOVZXDQrm addr:$src)>;
6378   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6379             (VPMOVZXDQrm addr:$src)>;
6380
6381   def : Pat<(v8i16 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBWrr VR128:$src)>;
6382   def : Pat<(v4i32 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBDrr VR128:$src)>;
6383   def : Pat<(v2i64 (X86vsext (v16i8 VR128:$src))), (VPMOVSXBQrr VR128:$src)>;
6384
6385   def : Pat<(v4i32 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
6386   def : Pat<(v2i64 (X86vsext (v8i16 VR128:$src))), (VPMOVSXWQrr VR128:$src)>;
6387
6388   def : Pat<(v2i64 (X86vsext (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
6389
6390   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
6391                     (scalar_to_vector (loadi64 addr:$src))))))),
6392             (VPMOVSXWDrm addr:$src)>;
6393   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
6394                     (scalar_to_vector (loadi64 addr:$src))))))),
6395             (VPMOVSXDQrm addr:$src)>;
6396   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
6397                     (scalar_to_vector (loadf64 addr:$src))))))),
6398             (VPMOVSXWDrm addr:$src)>;
6399   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
6400                     (scalar_to_vector (loadf64 addr:$src))))))),
6401             (VPMOVSXDQrm addr:$src)>;
6402   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
6403                     (scalar_to_vector (loadi64 addr:$src))))))),
6404             (VPMOVSXBWrm addr:$src)>;
6405   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
6406                     (scalar_to_vector (loadf64 addr:$src))))))),
6407             (VPMOVSXBWrm addr:$src)>;
6408
6409   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
6410                     (scalar_to_vector (loadi32 addr:$src))))))),
6411             (VPMOVSXBDrm addr:$src)>;
6412   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
6413                     (scalar_to_vector (loadi32 addr:$src))))))),
6414             (VPMOVSXWQrm addr:$src)>;
6415   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
6416                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
6417             (VPMOVSXBQrm addr:$src)>;
6418 }
6419
6420 let Predicates = [UseSSE41] in {
6421   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
6422   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
6423   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
6424
6425   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
6426   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
6427
6428   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
6429
6430   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6431             (PMOVZXBWrm addr:$src)>;
6432   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6433             (PMOVZXBWrm addr:$src)>;
6434   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6435             (PMOVZXBDrm addr:$src)>;
6436   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
6437             (PMOVZXBQrm addr:$src)>;
6438
6439   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6440             (PMOVZXWDrm addr:$src)>;
6441   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6442             (PMOVZXWDrm addr:$src)>;
6443   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
6444             (PMOVZXWQrm addr:$src)>;
6445
6446   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
6447             (PMOVZXDQrm addr:$src)>;
6448   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
6449             (PMOVZXDQrm addr:$src)>;
6450   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
6451             (PMOVZXDQrm addr:$src)>;
6452 }
6453
6454 //===----------------------------------------------------------------------===//
6455 // SSE4.1 - Extract Instructions
6456 //===----------------------------------------------------------------------===//
6457
6458 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
6459 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
6460   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6461                  (ins VR128:$src1, i32i8imm:$src2),
6462                  !strconcat(OpcodeStr,
6463                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6464                  [(set GR32orGR64:$dst, (X86pextrb (v16i8 VR128:$src1),
6465                                          imm:$src2))]>,
6466                   Sched<[WriteShuffle]>;
6467   let neverHasSideEffects = 1, mayStore = 1,
6468       SchedRW = [WriteShuffleLd, WriteRMW] in
6469   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6470                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
6471                  !strconcat(OpcodeStr,
6472                             "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6473                  [(store (i8 (trunc (assertzext (X86pextrb (v16i8 VR128:$src1),
6474                                                  imm:$src2)))), addr:$dst)]>;
6475 }
6476
6477 let Predicates = [HasAVX] in
6478   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6479
6480 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6481
6482
6483 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6484 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6485   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in
6486   def rr_REV : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6487                    (ins VR128:$src1, i32i8imm:$src2),
6488                    !strconcat(OpcodeStr,
6489                    "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6490                    []>, Sched<[WriteShuffle]>;
6491
6492   let neverHasSideEffects = 1, mayStore = 1,
6493       SchedRW = [WriteShuffleLd, WriteRMW] in
6494   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6495                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6496                  !strconcat(OpcodeStr,
6497                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6498                  [(store (i16 (trunc (assertzext (X86pextrw (v8i16 VR128:$src1),
6499                                                   imm:$src2)))), addr:$dst)]>;
6500 }
6501
6502 let Predicates = [HasAVX] in
6503   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6504
6505 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6506
6507
6508 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6509 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6510   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6511                  (ins VR128:$src1, i32i8imm:$src2),
6512                  !strconcat(OpcodeStr,
6513                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6514                  [(set GR32:$dst,
6515                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>,
6516                   Sched<[WriteShuffle]>;
6517   let SchedRW = [WriteShuffleLd, WriteRMW] in
6518   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6519                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6520                  !strconcat(OpcodeStr,
6521                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6522                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6523                           addr:$dst)]>;
6524 }
6525
6526 let Predicates = [HasAVX] in
6527   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6528
6529 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6530
6531 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6532 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6533   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6534                  (ins VR128:$src1, i32i8imm:$src2),
6535                  !strconcat(OpcodeStr,
6536                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6537                  [(set GR64:$dst,
6538                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>,
6539                   Sched<[WriteShuffle]>, REX_W;
6540   let SchedRW = [WriteShuffleLd, WriteRMW] in
6541   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6542                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6543                  !strconcat(OpcodeStr,
6544                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6545                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6546                           addr:$dst)]>, REX_W;
6547 }
6548
6549 let Predicates = [HasAVX] in
6550   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6551
6552 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6553
6554 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6555 /// destination
6556 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr,
6557                             OpndItins itins = DEFAULT_ITINS> {
6558   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32orGR64:$dst),
6559                  (ins VR128:$src1, i32i8imm:$src2),
6560                  !strconcat(OpcodeStr,
6561                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6562                  [(set GR32orGR64:$dst,
6563                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))],
6564                     itins.rr>, Sched<[WriteFBlend]>;
6565   let SchedRW = [WriteFBlendLd, WriteRMW] in
6566   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6567                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6568                  !strconcat(OpcodeStr,
6569                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6570                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6571                           addr:$dst)], itins.rm>;
6572 }
6573
6574 let ExeDomain = SSEPackedSingle in {
6575   let Predicates = [UseAVX] in
6576     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6577   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps", SSE_EXTRACT_ITINS>;
6578 }
6579
6580 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6581 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6582                                               imm:$src2))),
6583                  addr:$dst),
6584           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6585           Requires<[HasAVX]>;
6586 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6587                                               imm:$src2))),
6588                  addr:$dst),
6589           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6590           Requires<[UseSSE41]>;
6591
6592 //===----------------------------------------------------------------------===//
6593 // SSE4.1 - Insert Instructions
6594 //===----------------------------------------------------------------------===//
6595
6596 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6597   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6598       (ins VR128:$src1, GR32orGR64:$src2, i32i8imm:$src3),
6599       !if(Is2Addr,
6600         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6601         !strconcat(asm,
6602                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6603       [(set VR128:$dst,
6604         (X86pinsrb VR128:$src1, GR32orGR64:$src2, imm:$src3))]>,
6605       Sched<[WriteShuffle]>;
6606   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6607       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6608       !if(Is2Addr,
6609         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6610         !strconcat(asm,
6611                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6612       [(set VR128:$dst,
6613         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6614                    imm:$src3))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6615 }
6616
6617 let Predicates = [HasAVX] in
6618   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6619 let Constraints = "$src1 = $dst" in
6620   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6621
6622 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6623   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6624       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6625       !if(Is2Addr,
6626         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6627         !strconcat(asm,
6628                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6629       [(set VR128:$dst,
6630         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6631       Sched<[WriteShuffle]>;
6632   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6633       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6634       !if(Is2Addr,
6635         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6636         !strconcat(asm,
6637                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6638       [(set VR128:$dst,
6639         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6640                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6641 }
6642
6643 let Predicates = [HasAVX] in
6644   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6645 let Constraints = "$src1 = $dst" in
6646   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6647
6648 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6649   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6650       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6651       !if(Is2Addr,
6652         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6653         !strconcat(asm,
6654                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6655       [(set VR128:$dst,
6656         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6657       Sched<[WriteShuffle]>;
6658   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6659       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6660       !if(Is2Addr,
6661         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6662         !strconcat(asm,
6663                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6664       [(set VR128:$dst,
6665         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6666                           imm:$src3)))]>, Sched<[WriteShuffleLd, ReadAfterLd]>;
6667 }
6668
6669 let Predicates = [HasAVX] in
6670   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6671 let Constraints = "$src1 = $dst" in
6672   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6673
6674 // insertps has a few different modes, there's the first two here below which
6675 // are optimized inserts that won't zero arbitrary elements in the destination
6676 // vector. The next one matches the intrinsic and could zero arbitrary elements
6677 // in the target vector.
6678 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1,
6679                            OpndItins itins = DEFAULT_ITINS> {
6680   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6681       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6682       !if(Is2Addr,
6683         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6684         !strconcat(asm,
6685                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6686       [(set VR128:$dst,
6687         (X86insertps VR128:$src1, VR128:$src2, imm:$src3))], itins.rr>,
6688       Sched<[WriteFShuffle]>;
6689   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6690       (ins VR128:$src1, f32mem:$src2, i8imm:$src3),
6691       !if(Is2Addr,
6692         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6693         !strconcat(asm,
6694                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6695       [(set VR128:$dst,
6696         (X86insertps VR128:$src1,
6697                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6698                     imm:$src3))], itins.rm>,
6699       Sched<[WriteFShuffleLd, ReadAfterLd]>;
6700 }
6701
6702 let ExeDomain = SSEPackedSingle in {
6703   let Predicates = [UseAVX] in
6704     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6705   let Constraints = "$src1 = $dst" in
6706     defm INSERTPS : SS41I_insertf32<0x21, "insertps", 1, SSE_INSERT_ITINS>;
6707 }
6708
6709 let Predicates = [UseSSE41] in {
6710   // If we're inserting an element from a load or a null pshuf of a load,
6711   // fold the load into the insertps instruction.
6712   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd (v4f32
6713                        (scalar_to_vector (loadf32 addr:$src2))), (i8 0)),
6714                    imm:$src3)),
6715             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6716   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1), (X86PShufd
6717                       (loadv4f32 addr:$src2), (i8 0)), imm:$src3)),
6718             (INSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6719 }
6720
6721 let Predicates = [UseAVX] in {
6722   // If we're inserting an element from a vbroadcast of a load, fold the
6723   // load into the X86insertps instruction.
6724   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6725                 (X86VBroadcast (loadf32 addr:$src2)), imm:$src3)),
6726             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6727   def : Pat<(v4f32 (X86insertps (v4f32 VR128:$src1),
6728                 (X86VBroadcast (loadv4f32 addr:$src2)), imm:$src3)),
6729             (VINSERTPSrm VR128:$src1, addr:$src2, imm:$src3)>;
6730 }
6731
6732 //===----------------------------------------------------------------------===//
6733 // SSE4.1 - Round Instructions
6734 //===----------------------------------------------------------------------===//
6735
6736 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6737                             X86MemOperand x86memop, RegisterClass RC,
6738                             PatFrag mem_frag32, PatFrag mem_frag64,
6739                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6740 let ExeDomain = SSEPackedSingle in {
6741   // Intrinsic operation, reg.
6742   // Vector intrinsic operation, reg
6743   def PSr : SS4AIi8<opcps, MRMSrcReg,
6744                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6745                     !strconcat(OpcodeStr,
6746                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6747                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))],
6748                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6749
6750   // Vector intrinsic operation, mem
6751   def PSm : SS4AIi8<opcps, MRMSrcMem,
6752                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6753                     !strconcat(OpcodeStr,
6754                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6755                     [(set RC:$dst,
6756                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))],
6757                           IIC_SSE_ROUNDPS_MEM>, Sched<[WriteFAddLd]>;
6758 } // ExeDomain = SSEPackedSingle
6759
6760 let ExeDomain = SSEPackedDouble in {
6761   // Vector intrinsic operation, reg
6762   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6763                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6764                     !strconcat(OpcodeStr,
6765                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6766                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))],
6767                     IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAdd]>;
6768
6769   // Vector intrinsic operation, mem
6770   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6771                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6772                     !strconcat(OpcodeStr,
6773                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6774                     [(set RC:$dst,
6775                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))],
6776                           IIC_SSE_ROUNDPS_REG>, Sched<[WriteFAddLd]>;
6777 } // ExeDomain = SSEPackedDouble
6778 }
6779
6780 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6781                             string OpcodeStr,
6782                             Intrinsic F32Int,
6783                             Intrinsic F64Int, bit Is2Addr = 1> {
6784 let ExeDomain = GenericDomain in {
6785   // Operation, reg.
6786   let hasSideEffects = 0 in
6787   def SSr : SS4AIi8<opcss, MRMSrcReg,
6788       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6789       !if(Is2Addr,
6790           !strconcat(OpcodeStr,
6791               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6792           !strconcat(OpcodeStr,
6793               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6794       []>, Sched<[WriteFAdd]>;
6795
6796   // Intrinsic operation, reg.
6797   let isCodeGenOnly = 1 in
6798   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6799         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6800         !if(Is2Addr,
6801             !strconcat(OpcodeStr,
6802                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6803             !strconcat(OpcodeStr,
6804                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6805         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6806         Sched<[WriteFAdd]>;
6807
6808   // Intrinsic operation, mem.
6809   def SSm : SS4AIi8<opcss, MRMSrcMem,
6810         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6811         !if(Is2Addr,
6812             !strconcat(OpcodeStr,
6813                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6814             !strconcat(OpcodeStr,
6815                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6816         [(set VR128:$dst,
6817              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6818         Sched<[WriteFAddLd, ReadAfterLd]>;
6819
6820   // Operation, reg.
6821   let hasSideEffects = 0 in
6822   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6823         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6824         !if(Is2Addr,
6825             !strconcat(OpcodeStr,
6826                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6827             !strconcat(OpcodeStr,
6828                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6829         []>, Sched<[WriteFAdd]>;
6830
6831   // Intrinsic operation, reg.
6832   let isCodeGenOnly = 1 in
6833   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6834         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6835         !if(Is2Addr,
6836             !strconcat(OpcodeStr,
6837                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6838             !strconcat(OpcodeStr,
6839                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6840         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6841         Sched<[WriteFAdd]>;
6842
6843   // Intrinsic operation, mem.
6844   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6845         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6846         !if(Is2Addr,
6847             !strconcat(OpcodeStr,
6848                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6849             !strconcat(OpcodeStr,
6850                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6851         [(set VR128:$dst,
6852               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6853         Sched<[WriteFAddLd, ReadAfterLd]>;
6854 } // ExeDomain = GenericDomain
6855 }
6856
6857 // FP round - roundss, roundps, roundsd, roundpd
6858 let Predicates = [HasAVX] in {
6859   // Intrinsic form
6860   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6861                                   loadv4f32, loadv2f64,
6862                                   int_x86_sse41_round_ps,
6863                                   int_x86_sse41_round_pd>, VEX;
6864   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6865                                   loadv8f32, loadv4f64,
6866                                   int_x86_avx_round_ps_256,
6867                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6868   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6869                                   int_x86_sse41_round_ss,
6870                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6871
6872   def : Pat<(ffloor FR32:$src),
6873             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6874   def : Pat<(f64 (ffloor FR64:$src)),
6875             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6876   def : Pat<(f32 (fnearbyint FR32:$src)),
6877             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6878   def : Pat<(f64 (fnearbyint FR64:$src)),
6879             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6880   def : Pat<(f32 (fceil FR32:$src)),
6881             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6882   def : Pat<(f64 (fceil FR64:$src)),
6883             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6884   def : Pat<(f32 (frint FR32:$src)),
6885             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6886   def : Pat<(f64 (frint FR64:$src)),
6887             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6888   def : Pat<(f32 (ftrunc FR32:$src)),
6889             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6890   def : Pat<(f64 (ftrunc FR64:$src)),
6891             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6892
6893   def : Pat<(v4f32 (ffloor VR128:$src)),
6894             (VROUNDPSr VR128:$src, (i32 0x1))>;
6895   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6896             (VROUNDPSr VR128:$src, (i32 0xC))>;
6897   def : Pat<(v4f32 (fceil VR128:$src)),
6898             (VROUNDPSr VR128:$src, (i32 0x2))>;
6899   def : Pat<(v4f32 (frint VR128:$src)),
6900             (VROUNDPSr VR128:$src, (i32 0x4))>;
6901   def : Pat<(v4f32 (ftrunc VR128:$src)),
6902             (VROUNDPSr VR128:$src, (i32 0x3))>;
6903
6904   def : Pat<(v2f64 (ffloor VR128:$src)),
6905             (VROUNDPDr VR128:$src, (i32 0x1))>;
6906   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6907             (VROUNDPDr VR128:$src, (i32 0xC))>;
6908   def : Pat<(v2f64 (fceil VR128:$src)),
6909             (VROUNDPDr VR128:$src, (i32 0x2))>;
6910   def : Pat<(v2f64 (frint VR128:$src)),
6911             (VROUNDPDr VR128:$src, (i32 0x4))>;
6912   def : Pat<(v2f64 (ftrunc VR128:$src)),
6913             (VROUNDPDr VR128:$src, (i32 0x3))>;
6914
6915   def : Pat<(v8f32 (ffloor VR256:$src)),
6916             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6917   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6918             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6919   def : Pat<(v8f32 (fceil VR256:$src)),
6920             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6921   def : Pat<(v8f32 (frint VR256:$src)),
6922             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6923   def : Pat<(v8f32 (ftrunc VR256:$src)),
6924             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6925
6926   def : Pat<(v4f64 (ffloor VR256:$src)),
6927             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6928   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6929             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6930   def : Pat<(v4f64 (fceil VR256:$src)),
6931             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6932   def : Pat<(v4f64 (frint VR256:$src)),
6933             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6934   def : Pat<(v4f64 (ftrunc VR256:$src)),
6935             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6936 }
6937
6938 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6939                                memopv4f32, memopv2f64,
6940                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6941 let Constraints = "$src1 = $dst" in
6942 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6943                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6944
6945 let Predicates = [UseSSE41] in {
6946   def : Pat<(ffloor FR32:$src),
6947             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6948   def : Pat<(f64 (ffloor FR64:$src)),
6949             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6950   def : Pat<(f32 (fnearbyint FR32:$src)),
6951             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6952   def : Pat<(f64 (fnearbyint FR64:$src)),
6953             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6954   def : Pat<(f32 (fceil FR32:$src)),
6955             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6956   def : Pat<(f64 (fceil FR64:$src)),
6957             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6958   def : Pat<(f32 (frint FR32:$src)),
6959             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6960   def : Pat<(f64 (frint FR64:$src)),
6961             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6962   def : Pat<(f32 (ftrunc FR32:$src)),
6963             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6964   def : Pat<(f64 (ftrunc FR64:$src)),
6965             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6966
6967   def : Pat<(v4f32 (ffloor VR128:$src)),
6968             (ROUNDPSr VR128:$src, (i32 0x1))>;
6969   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6970             (ROUNDPSr VR128:$src, (i32 0xC))>;
6971   def : Pat<(v4f32 (fceil VR128:$src)),
6972             (ROUNDPSr VR128:$src, (i32 0x2))>;
6973   def : Pat<(v4f32 (frint VR128:$src)),
6974             (ROUNDPSr VR128:$src, (i32 0x4))>;
6975   def : Pat<(v4f32 (ftrunc VR128:$src)),
6976             (ROUNDPSr VR128:$src, (i32 0x3))>;
6977
6978   def : Pat<(v2f64 (ffloor VR128:$src)),
6979             (ROUNDPDr VR128:$src, (i32 0x1))>;
6980   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6981             (ROUNDPDr VR128:$src, (i32 0xC))>;
6982   def : Pat<(v2f64 (fceil VR128:$src)),
6983             (ROUNDPDr VR128:$src, (i32 0x2))>;
6984   def : Pat<(v2f64 (frint VR128:$src)),
6985             (ROUNDPDr VR128:$src, (i32 0x4))>;
6986   def : Pat<(v2f64 (ftrunc VR128:$src)),
6987             (ROUNDPDr VR128:$src, (i32 0x3))>;
6988 }
6989
6990 //===----------------------------------------------------------------------===//
6991 // SSE4.1 - Packed Bit Test
6992 //===----------------------------------------------------------------------===//
6993
6994 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6995 // the intel intrinsic that corresponds to this.
6996 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6997 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6998                 "vptest\t{$src2, $src1|$src1, $src2}",
6999                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7000                 Sched<[WriteVecLogic]>, VEX;
7001 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7002                 "vptest\t{$src2, $src1|$src1, $src2}",
7003                 [(set EFLAGS,(X86ptest VR128:$src1, (loadv2i64 addr:$src2)))]>,
7004                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7005
7006 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
7007                 "vptest\t{$src2, $src1|$src1, $src2}",
7008                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
7009                 Sched<[WriteVecLogic]>, VEX, VEX_L;
7010 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
7011                 "vptest\t{$src2, $src1|$src1, $src2}",
7012                 [(set EFLAGS,(X86ptest VR256:$src1, (loadv4i64 addr:$src2)))]>,
7013                 Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX, VEX_L;
7014 }
7015
7016 let Defs = [EFLAGS] in {
7017 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
7018               "ptest\t{$src2, $src1|$src1, $src2}",
7019               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
7020               Sched<[WriteVecLogic]>;
7021 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
7022               "ptest\t{$src2, $src1|$src1, $src2}",
7023               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
7024               Sched<[WriteVecLogicLd, ReadAfterLd]>;
7025 }
7026
7027 // The bit test instructions below are AVX only
7028 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
7029                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
7030   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
7031             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7032             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>,
7033             Sched<[WriteVecLogic]>, VEX;
7034   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
7035             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
7036             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
7037             Sched<[WriteVecLogicLd, ReadAfterLd]>, VEX;
7038 }
7039
7040 let Defs = [EFLAGS], Predicates = [HasAVX] in {
7041 let ExeDomain = SSEPackedSingle in {
7042 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, loadv4f32, v4f32>;
7043 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, loadv8f32, v8f32>,
7044                             VEX_L;
7045 }
7046 let ExeDomain = SSEPackedDouble in {
7047 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, loadv2f64, v2f64>;
7048 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, loadv4f64, v4f64>,
7049                             VEX_L;
7050 }
7051 }
7052
7053 //===----------------------------------------------------------------------===//
7054 // SSE4.1 - Misc Instructions
7055 //===----------------------------------------------------------------------===//
7056
7057 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
7058   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
7059                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7060                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)],
7061                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7062                      OpSize16, XS;
7063   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
7064                      "popcnt{w}\t{$src, $dst|$dst, $src}",
7065                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
7066                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7067                       Sched<[WriteFAddLd]>, OpSize16, XS;
7068
7069   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
7070                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7071                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)],
7072                      IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>,
7073                      OpSize32, XS;
7074
7075   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
7076                      "popcnt{l}\t{$src, $dst|$dst, $src}",
7077                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
7078                       (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7079                       Sched<[WriteFAddLd]>, OpSize32, XS;
7080
7081   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
7082                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7083                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)],
7084                       IIC_SSE_POPCNT_RR>, Sched<[WriteFAdd]>, XS;
7085   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
7086                       "popcnt{q}\t{$src, $dst|$dst, $src}",
7087                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
7088                        (implicit EFLAGS)], IIC_SSE_POPCNT_RM>,
7089                        Sched<[WriteFAddLd]>, XS;
7090 }
7091
7092
7093
7094 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
7095 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
7096                                  Intrinsic IntId128,
7097                                  X86FoldableSchedWrite Sched> {
7098   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7099                     (ins VR128:$src),
7100                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7101                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
7102                     Sched<[Sched]>;
7103   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7104                      (ins i128mem:$src),
7105                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7106                      [(set VR128:$dst,
7107                        (IntId128 (bitconvert (memopv2i64 addr:$src))))]>,
7108                     Sched<[Sched.Folded]>;
7109 }
7110
7111 // PHMIN has the same profile as PSAD, thus we use the same scheduling
7112 // model, although the naming is misleading.
7113 let Predicates = [HasAVX] in
7114 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
7115                                          int_x86_sse41_phminposuw,
7116                                          WriteVecIMul>, VEX;
7117 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
7118                                          int_x86_sse41_phminposuw,
7119                                          WriteVecIMul>;
7120
7121 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
7122 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
7123                               Intrinsic IntId128, bit Is2Addr = 1,
7124                               OpndItins itins = DEFAULT_ITINS> {
7125   let isCommutable = 1 in
7126   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7127        (ins VR128:$src1, VR128:$src2),
7128        !if(Is2Addr,
7129            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7130            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7131        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))],
7132        itins.rr>, Sched<[itins.Sched]>;
7133   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7134        (ins VR128:$src1, i128mem:$src2),
7135        !if(Is2Addr,
7136            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7137            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7138        [(set VR128:$dst,
7139          (IntId128 VR128:$src1, (bitconvert (memopv2i64 addr:$src2))))],
7140        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7141 }
7142
7143 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
7144 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
7145                                 Intrinsic IntId256,
7146                                 X86FoldableSchedWrite Sched> {
7147   let isCommutable = 1 in
7148   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
7149        (ins VR256:$src1, VR256:$src2),
7150        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7151        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
7152        Sched<[Sched]>;
7153   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
7154        (ins VR256:$src1, i256mem:$src2),
7155        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7156        [(set VR256:$dst,
7157          (IntId256 VR256:$src1, (bitconvert (loadv4i64 addr:$src2))))]>,
7158        Sched<[Sched.Folded, ReadAfterLd]>;
7159 }
7160
7161
7162 /// SS48I_binop_rm - Simple SSE41 binary operator.
7163 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7164                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7165                           X86MemOperand x86memop, bit Is2Addr = 1,
7166                           OpndItins itins = SSE_INTALU_ITINS_P> {
7167   let isCommutable = 1 in
7168   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7169        (ins RC:$src1, RC:$src2),
7170        !if(Is2Addr,
7171            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7172            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7173        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7174        Sched<[itins.Sched]>;
7175   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7176        (ins RC:$src1, x86memop:$src2),
7177        !if(Is2Addr,
7178            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7179            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7180        [(set RC:$dst,
7181          (OpVT (OpNode RC:$src1, (bitconvert (memop_frag addr:$src2)))))]>,
7182        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7183 }
7184
7185 /// SS48I_binop_rm2 - Simple SSE41 binary operator with different src and dst
7186 /// types.
7187 multiclass SS48I_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
7188                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
7189                          PatFrag memop_frag, X86MemOperand x86memop,
7190                          OpndItins itins,
7191                          bit IsCommutable = 0, bit Is2Addr = 1> {
7192   let isCommutable = IsCommutable in
7193   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
7194        (ins RC:$src1, RC:$src2),
7195        !if(Is2Addr,
7196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7198        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>,
7199        Sched<[itins.Sched]>;
7200   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
7201        (ins RC:$src1, x86memop:$src2),
7202        !if(Is2Addr,
7203            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7204            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7205        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
7206                                      (bitconvert (memop_frag addr:$src2)))))]>,
7207        Sched<[itins.Sched.Folded, ReadAfterLd]>;
7208 }
7209
7210 let Predicates = [HasAVX] in {
7211   let isCommutable = 0 in
7212   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
7213                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7214                                   VEX_4V;
7215   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
7216                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7217                                   VEX_4V;
7218   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
7219                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7220                                   VEX_4V;
7221   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
7222                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7223                                   VEX_4V;
7224   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
7225                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7226                                   VEX_4V;
7227   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
7228                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7229                                   VEX_4V;
7230   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
7231                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7232                                   VEX_4V;
7233   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
7234                                   loadv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7235                                   VEX_4V;
7236   defm VPMULDQ   : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v2i64, v4i32,
7237                                    VR128, loadv2i64, i128mem,
7238                                    SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
7239 }
7240
7241 let Predicates = [HasAVX2] in {
7242   let isCommutable = 0 in
7243   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
7244                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7245                                   VEX_4V, VEX_L;
7246   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
7247                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7248                                   VEX_4V, VEX_L;
7249   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
7250                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7251                                   VEX_4V, VEX_L;
7252   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
7253                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7254                                   VEX_4V, VEX_L;
7255   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
7256                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7257                                   VEX_4V, VEX_L;
7258   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
7259                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7260                                   VEX_4V, VEX_L;
7261   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
7262                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7263                                   VEX_4V, VEX_L;
7264   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
7265                                   loadv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7266                                   VEX_4V, VEX_L;
7267   defm VPMULDQY : SS48I_binop_rm2<0x28, "vpmuldq", X86pmuldq, v4i64, v8i32,
7268                                   VR256, loadv4i64, i256mem,
7269                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
7270 }
7271
7272 let Constraints = "$src1 = $dst" in {
7273   let isCommutable = 0 in
7274   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
7275                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7276   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
7277                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7278   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
7279                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7280   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
7281                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7282   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
7283                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7284   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
7285                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7286   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
7287                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7288   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
7289                                  memopv2i64, i128mem, 1, SSE_INTALU_ITINS_P>;
7290   defm PMULDQ   : SS48I_binop_rm2<0x28, "pmuldq", X86pmuldq, v2i64, v4i32,
7291                                   VR128, memopv2i64, i128mem,
7292                                   SSE_INTMUL_ITINS_P, 1>;
7293 }
7294
7295 let Predicates = [HasAVX] in {
7296   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
7297                                  memopv2i64, i128mem, 0, SSE_PMULLD_ITINS>,
7298                                  VEX_4V;
7299   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
7300                                  memopv2i64, i128mem, 0, SSE_INTALU_ITINS_P>,
7301                                  VEX_4V;
7302 }
7303 let Predicates = [HasAVX2] in {
7304   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
7305                                   memopv4i64, i256mem, 0, SSE_PMULLD_ITINS>,
7306                                   VEX_4V, VEX_L;
7307   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
7308                                   memopv4i64, i256mem, 0, SSE_INTALU_ITINS_P>,
7309                                   VEX_4V, VEX_L;
7310 }
7311
7312 let Constraints = "$src1 = $dst" in {
7313   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
7314                                 memopv2i64, i128mem, 1, SSE_PMULLD_ITINS>;
7315   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
7316                                 memopv2i64, i128mem, 1, SSE_INTALUQ_ITINS_P>;
7317 }
7318
7319 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
7320 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
7321                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7322                  X86MemOperand x86memop, bit Is2Addr = 1,
7323                  OpndItins itins = DEFAULT_ITINS> {
7324   let isCommutable = 1 in
7325   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
7326         (ins RC:$src1, RC:$src2, i8imm:$src3),
7327         !if(Is2Addr,
7328             !strconcat(OpcodeStr,
7329                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7330             !strconcat(OpcodeStr,
7331                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7332         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))], itins.rr>,
7333         Sched<[itins.Sched]>;
7334   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
7335         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
7336         !if(Is2Addr,
7337             !strconcat(OpcodeStr,
7338                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
7339             !strconcat(OpcodeStr,
7340                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
7341         [(set RC:$dst,
7342           (IntId RC:$src1,
7343            (bitconvert (memop_frag addr:$src2)), imm:$src3))], itins.rm>,
7344         Sched<[itins.Sched.Folded, ReadAfterLd]>;
7345 }
7346
7347 let Predicates = [HasAVX] in {
7348   let isCommutable = 0 in {
7349     let ExeDomain = SSEPackedSingle in {
7350     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
7351                                         VR128, loadv4f32, f128mem, 0,
7352                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7353     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
7354                                     int_x86_avx_blend_ps_256, VR256, loadv8f32,
7355                                     f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7356                                     VEX_4V, VEX_L;
7357     }
7358     let ExeDomain = SSEPackedDouble in {
7359     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
7360                                         VR128, loadv2f64, f128mem, 0,
7361                                         DEFAULT_ITINS_FBLENDSCHED>, VEX_4V;
7362     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
7363                                      int_x86_avx_blend_pd_256,VR256, loadv4f64,
7364                                      f256mem, 0, DEFAULT_ITINS_FBLENDSCHED>,
7365                                      VEX_4V, VEX_L;
7366     }
7367   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
7368                                       VR128, loadv2i64, i128mem, 0,
7369                                       DEFAULT_ITINS_BLENDSCHED>, VEX_4V;
7370   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
7371                                       VR128, loadv2i64, i128mem, 0,
7372                                       DEFAULT_ITINS_MPSADSCHED>, VEX_4V;
7373   }
7374   let ExeDomain = SSEPackedSingle in
7375   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
7376                                    VR128, loadv4f32, f128mem, 0,
7377                                    SSE_DPPS_ITINS>, VEX_4V;
7378   let ExeDomain = SSEPackedDouble in
7379   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
7380                                    VR128, loadv2f64, f128mem, 0,
7381                                    SSE_DPPS_ITINS>, VEX_4V;
7382   let ExeDomain = SSEPackedSingle in
7383   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
7384                                     VR256, loadv8f32, i256mem, 0,
7385                                     SSE_DPPS_ITINS>, VEX_4V, VEX_L;
7386 }
7387
7388 let Predicates = [HasAVX2] in {
7389   let isCommutable = 0 in {
7390   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
7391                                   VR256, loadv4i64, i256mem, 0,
7392                                   DEFAULT_ITINS_BLENDSCHED>, VEX_4V, VEX_L;
7393   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
7394                                   VR256, loadv4i64, i256mem, 0,
7395                                   DEFAULT_ITINS_MPSADSCHED>, VEX_4V, VEX_L;
7396   }
7397 }
7398
7399 let Constraints = "$src1 = $dst" in {
7400   let isCommutable = 0 in {
7401   let ExeDomain = SSEPackedSingle in
7402   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
7403                                      VR128, memopv4f32, f128mem,
7404                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7405   let ExeDomain = SSEPackedDouble in
7406   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
7407                                      VR128, memopv2f64, f128mem,
7408                                      1, SSE_INTALU_ITINS_FBLEND_P>;
7409   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
7410                                      VR128, memopv2i64, i128mem,
7411                                      1, SSE_INTALU_ITINS_BLEND_P>;
7412   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
7413                                      VR128, memopv2i64, i128mem,
7414                                      1, SSE_MPSADBW_ITINS>;
7415   }
7416   let ExeDomain = SSEPackedSingle in
7417   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
7418                                   VR128, memopv4f32, f128mem, 1,
7419                                   SSE_DPPS_ITINS>;
7420   let ExeDomain = SSEPackedDouble in
7421   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
7422                                   VR128, memopv2f64, f128mem, 1,
7423                                   SSE_DPPD_ITINS>;
7424 }
7425
7426 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
7427 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
7428                                     RegisterClass RC, X86MemOperand x86memop,
7429                                     PatFrag mem_frag, Intrinsic IntId,
7430                                     X86FoldableSchedWrite Sched> {
7431   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
7432                   (ins RC:$src1, RC:$src2, RC:$src3),
7433                   !strconcat(OpcodeStr,
7434                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7435                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
7436                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7437                 Sched<[Sched]>;
7438
7439   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
7440                   (ins RC:$src1, x86memop:$src2, RC:$src3),
7441                   !strconcat(OpcodeStr,
7442                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7443                   [(set RC:$dst,
7444                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
7445                                RC:$src3))],
7446                   NoItinerary, SSEPackedInt>, TAPD, VEX_4V, VEX_I8IMM,
7447                 Sched<[Sched.Folded, ReadAfterLd]>;
7448 }
7449
7450 let Predicates = [HasAVX] in {
7451 let ExeDomain = SSEPackedDouble in {
7452 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
7453                                            loadv2f64, int_x86_sse41_blendvpd,
7454                                            WriteFVarBlend>;
7455 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
7456                                   loadv4f64, int_x86_avx_blendv_pd_256,
7457                                   WriteFVarBlend>, VEX_L;
7458 } // ExeDomain = SSEPackedDouble
7459 let ExeDomain = SSEPackedSingle in {
7460 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
7461                                            loadv4f32, int_x86_sse41_blendvps,
7462                                            WriteFVarBlend>;
7463 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
7464                                   loadv8f32, int_x86_avx_blendv_ps_256,
7465                                   WriteFVarBlend>, VEX_L;
7466 } // ExeDomain = SSEPackedSingle
7467 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
7468                                            loadv2i64, int_x86_sse41_pblendvb,
7469                                            WriteVarBlend>;
7470 }
7471
7472 let Predicates = [HasAVX2] in {
7473 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
7474                                       loadv4i64, int_x86_avx2_pblendvb,
7475                                       WriteVarBlend>, VEX_L;
7476 }
7477
7478 let Predicates = [HasAVX] in {
7479   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
7480                             (v16i8 VR128:$src2))),
7481             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7482   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
7483                             (v4i32 VR128:$src2))),
7484             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7485   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
7486                             (v4f32 VR128:$src2))),
7487             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7488   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
7489                             (v2i64 VR128:$src2))),
7490             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7491   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
7492                             (v2f64 VR128:$src2))),
7493             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
7494   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
7495                             (v8i32 VR256:$src2))),
7496             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7497   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
7498                             (v8f32 VR256:$src2))),
7499             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7500   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
7501                             (v4i64 VR256:$src2))),
7502             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7503   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
7504                             (v4f64 VR256:$src2))),
7505             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7506
7507   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
7508                                (imm:$mask))),
7509             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7510   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
7511                                (imm:$mask))),
7512             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7513
7514   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7515                                (imm:$mask))),
7516             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7517   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7518                                (imm:$mask))),
7519             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7520   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7521                                (imm:$mask))),
7522             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7523 }
7524
7525 let Predicates = [HasAVX2] in {
7526   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
7527                             (v32i8 VR256:$src2))),
7528             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
7529   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
7530                                (imm:$mask))),
7531             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7532 }
7533
7534 // Patterns
7535 let Predicates = [UseAVX] in {
7536   let AddedComplexity = 15 in {
7537   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
7538   // MOVS{S,D} to the lower bits.
7539   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
7540             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
7541   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7542             (VBLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7543   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7544             (VBLENDPSrri (v4i32 (V_SET0)), VR128:$src, (i8 1))>;
7545   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
7546             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
7547
7548   // Move low f32 and clear high bits.
7549   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
7550             (VBLENDPSYrri (v8f32 (AVX_SET0)), VR256:$src, (i8 1))>;
7551   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
7552             (VBLENDPSYrri (v8i32 (AVX_SET0)), VR256:$src, (i8 1))>;
7553   }
7554
7555   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
7556                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
7557             (SUBREG_TO_REG (i32 0),
7558                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
7559                            sub_xmm)>;
7560   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
7561                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
7562             (SUBREG_TO_REG (i64 0),
7563                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
7564                            sub_xmm)>;
7565
7566   // Move low f64 and clear high bits.
7567   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
7568             (VBLENDPDYrri (v4f64 (AVX_SET0)), VR256:$src, (i8 1))>;
7569
7570   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
7571             (VBLENDPDYrri (v4i64 (AVX_SET0)), VR256:$src, (i8 1))>;
7572 }
7573
7574 let Predicates = [UseSSE41] in {
7575   // With SSE41 we can use blends for these patterns.
7576   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
7577             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7578   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
7579             (BLENDPSrri (v4f32 (V_SET0)), VR128:$src, (i8 1))>;
7580   def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
7581             (BLENDPDrri (v2f64 (V_SET0)), VR128:$src, (i8 1))>;
7582 }
7583
7584
7585 /// SS41I_ternary_int - SSE 4.1 ternary operator
7586 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
7587   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7588                                X86MemOperand x86memop, Intrinsic IntId,
7589                                OpndItins itins = DEFAULT_ITINS> {
7590     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
7591                     (ins VR128:$src1, VR128:$src2),
7592                     !strconcat(OpcodeStr,
7593                      "\t{$src2, $dst|$dst, $src2}"),
7594                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))],
7595                     itins.rr>, Sched<[itins.Sched]>;
7596
7597     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
7598                     (ins VR128:$src1, x86memop:$src2),
7599                     !strconcat(OpcodeStr,
7600                      "\t{$src2, $dst|$dst, $src2}"),
7601                     [(set VR128:$dst,
7602                       (IntId VR128:$src1,
7603                        (bitconvert (mem_frag addr:$src2)), XMM0))],
7604                        itins.rm>, Sched<[itins.Sched.Folded, ReadAfterLd]>;
7605   }
7606 }
7607
7608 let ExeDomain = SSEPackedDouble in
7609 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
7610                                   int_x86_sse41_blendvpd,
7611                                   DEFAULT_ITINS_FBLENDSCHED>;
7612 let ExeDomain = SSEPackedSingle in
7613 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
7614                                   int_x86_sse41_blendvps,
7615                                   DEFAULT_ITINS_FBLENDSCHED>;
7616 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
7617                                   int_x86_sse41_pblendvb,
7618                                   DEFAULT_ITINS_VARBLENDSCHED>;
7619
7620 // Aliases with the implicit xmm0 argument
7621 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7622                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
7623 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7624                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
7625 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7626                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
7627 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7628                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
7629 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7630                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
7631 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7632                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
7633
7634 let Predicates = [UseSSE41] in {
7635   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
7636                             (v16i8 VR128:$src2))),
7637             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
7638   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
7639                             (v4i32 VR128:$src2))),
7640             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7641   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
7642                             (v4f32 VR128:$src2))),
7643             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
7644   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
7645                             (v2i64 VR128:$src2))),
7646             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7647   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
7648                             (v2f64 VR128:$src2))),
7649             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
7650
7651   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
7652                                (imm:$mask))),
7653             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
7654   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
7655                                (imm:$mask))),
7656             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
7657   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
7658                                (imm:$mask))),
7659             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7660
7661 }
7662
7663 let SchedRW = [WriteLoad] in {
7664 let Predicates = [HasAVX] in
7665 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7666                        "vmovntdqa\t{$src, $dst|$dst, $src}",
7667                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7668                        VEX;
7669 let Predicates = [HasAVX2] in
7670 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7671                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7672                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7673                          VEX, VEX_L;
7674 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7675                        "movntdqa\t{$src, $dst|$dst, $src}",
7676                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>;
7677 } // SchedRW
7678
7679 //===----------------------------------------------------------------------===//
7680 // SSE4.2 - Compare Instructions
7681 //===----------------------------------------------------------------------===//
7682
7683 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7684 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7685                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7686                           X86MemOperand x86memop, bit Is2Addr = 1> {
7687   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7688        (ins RC:$src1, RC:$src2),
7689        !if(Is2Addr,
7690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7692        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
7693   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7694        (ins RC:$src1, x86memop:$src2),
7695        !if(Is2Addr,
7696            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7697            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7698        [(set RC:$dst,
7699          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>;
7700 }
7701
7702 let Predicates = [HasAVX] in
7703   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7704                                  loadv2i64, i128mem, 0>, VEX_4V;
7705
7706 let Predicates = [HasAVX2] in
7707   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7708                                   loadv4i64, i256mem, 0>, VEX_4V, VEX_L;
7709
7710 let Constraints = "$src1 = $dst" in
7711   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7712                                 memopv2i64, i128mem>;
7713
7714 //===----------------------------------------------------------------------===//
7715 // SSE4.2 - String/text Processing Instructions
7716 //===----------------------------------------------------------------------===//
7717
7718 // Packed Compare Implicit Length Strings, Return Mask
7719 multiclass pseudo_pcmpistrm<string asm> {
7720   def REG : PseudoI<(outs VR128:$dst),
7721                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7722     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7723                                                   imm:$src3))]>;
7724   def MEM : PseudoI<(outs VR128:$dst),
7725                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7726     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7727                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7728 }
7729
7730 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7731   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7732   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7733 }
7734
7735 multiclass pcmpistrm_SS42AI<string asm> {
7736   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7737     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7738     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7739     []>, Sched<[WritePCmpIStrM]>;
7740   let mayLoad = 1 in
7741   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7742     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7743     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7744     []>, Sched<[WritePCmpIStrMLd, ReadAfterLd]>;
7745 }
7746
7747 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7748   let Predicates = [HasAVX] in
7749   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7750   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7751 }
7752
7753 // Packed Compare Explicit Length Strings, Return Mask
7754 multiclass pseudo_pcmpestrm<string asm> {
7755   def REG : PseudoI<(outs VR128:$dst),
7756                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7757     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7758                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7759   def MEM : PseudoI<(outs VR128:$dst),
7760                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7761     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7762                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7763 }
7764
7765 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7766   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7767   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7768 }
7769
7770 multiclass SS42AI_pcmpestrm<string asm> {
7771   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7772     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7773     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7774     []>, Sched<[WritePCmpEStrM]>;
7775   let mayLoad = 1 in
7776   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7777     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7778     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7779     []>, Sched<[WritePCmpEStrMLd, ReadAfterLd]>;
7780 }
7781
7782 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7783   let Predicates = [HasAVX] in
7784   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7785   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7786 }
7787
7788 // Packed Compare Implicit Length Strings, Return Index
7789 multiclass pseudo_pcmpistri<string asm> {
7790   def REG : PseudoI<(outs GR32:$dst),
7791                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7792     [(set GR32:$dst, EFLAGS,
7793       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7794   def MEM : PseudoI<(outs GR32:$dst),
7795                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7796     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7797                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7798 }
7799
7800 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7801   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7802   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7803 }
7804
7805 multiclass SS42AI_pcmpistri<string asm> {
7806   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7807     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7808     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7809     []>, Sched<[WritePCmpIStrI]>;
7810   let mayLoad = 1 in
7811   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7812     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7813     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7814     []>, Sched<[WritePCmpIStrILd, ReadAfterLd]>;
7815 }
7816
7817 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7818   let Predicates = [HasAVX] in
7819   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7820   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7821 }
7822
7823 // Packed Compare Explicit Length Strings, Return Index
7824 multiclass pseudo_pcmpestri<string asm> {
7825   def REG : PseudoI<(outs GR32:$dst),
7826                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7827     [(set GR32:$dst, EFLAGS,
7828       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7829   def MEM : PseudoI<(outs GR32:$dst),
7830                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7831     [(set GR32:$dst, EFLAGS,
7832       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7833        imm:$src5))]>;
7834 }
7835
7836 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7837   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7838   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7839 }
7840
7841 multiclass SS42AI_pcmpestri<string asm> {
7842   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7843     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7844     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7845     []>, Sched<[WritePCmpEStrI]>;
7846   let mayLoad = 1 in
7847   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7848     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7849     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7850     []>, Sched<[WritePCmpEStrILd, ReadAfterLd]>;
7851 }
7852
7853 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7854   let Predicates = [HasAVX] in
7855   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7856   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7857 }
7858
7859 //===----------------------------------------------------------------------===//
7860 // SSE4.2 - CRC Instructions
7861 //===----------------------------------------------------------------------===//
7862
7863 // No CRC instructions have AVX equivalents
7864
7865 // crc intrinsic instruction
7866 // This set of instructions are only rm, the only difference is the size
7867 // of r and m.
7868 class SS42I_crc32r<bits<8> opc, string asm, RegisterClass RCOut,
7869                    RegisterClass RCIn, SDPatternOperator Int> :
7870   SS42FI<opc, MRMSrcReg, (outs RCOut:$dst), (ins RCOut:$src1, RCIn:$src2),
7871          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7872          [(set RCOut:$dst, (Int RCOut:$src1, RCIn:$src2))], IIC_CRC32_REG>,
7873          Sched<[WriteFAdd]>;
7874
7875 class SS42I_crc32m<bits<8> opc, string asm, RegisterClass RCOut,
7876                    X86MemOperand x86memop, SDPatternOperator Int> :
7877   SS42FI<opc, MRMSrcMem, (outs RCOut:$dst), (ins RCOut:$src1, x86memop:$src2),
7878          !strconcat(asm, "\t{$src2, $src1|$src1, $src2}"),
7879          [(set RCOut:$dst, (Int RCOut:$src1, (load addr:$src2)))],
7880          IIC_CRC32_MEM>, Sched<[WriteFAddLd, ReadAfterLd]>;
7881
7882 let Constraints = "$src1 = $dst" in {
7883   def CRC32r32m8  : SS42I_crc32m<0xF0, "crc32{b}", GR32, i8mem,
7884                                  int_x86_sse42_crc32_32_8>;
7885   def CRC32r32r8  : SS42I_crc32r<0xF0, "crc32{b}", GR32, GR8,
7886                                  int_x86_sse42_crc32_32_8>;
7887   def CRC32r32m16 : SS42I_crc32m<0xF1, "crc32{w}", GR32, i16mem,
7888                                  int_x86_sse42_crc32_32_16>, OpSize16;
7889   def CRC32r32r16 : SS42I_crc32r<0xF1, "crc32{w}", GR32, GR16,
7890                                  int_x86_sse42_crc32_32_16>, OpSize16;
7891   def CRC32r32m32 : SS42I_crc32m<0xF1, "crc32{l}", GR32, i32mem,
7892                                  int_x86_sse42_crc32_32_32>, OpSize32;
7893   def CRC32r32r32 : SS42I_crc32r<0xF1, "crc32{l}", GR32, GR32,
7894                                  int_x86_sse42_crc32_32_32>, OpSize32;
7895   def CRC32r64m64 : SS42I_crc32m<0xF1, "crc32{q}", GR64, i64mem,
7896                                  int_x86_sse42_crc32_64_64>, REX_W;
7897   def CRC32r64r64 : SS42I_crc32r<0xF1, "crc32{q}", GR64, GR64,
7898                                  int_x86_sse42_crc32_64_64>, REX_W;
7899   let hasSideEffects = 0 in {
7900     let mayLoad = 1 in
7901     def CRC32r64m8 : SS42I_crc32m<0xF0, "crc32{b}", GR64, i8mem,
7902                                    null_frag>, REX_W;
7903     def CRC32r64r8 : SS42I_crc32r<0xF0, "crc32{b}", GR64, GR8,
7904                                    null_frag>, REX_W;
7905   }
7906 }
7907
7908 //===----------------------------------------------------------------------===//
7909 // SHA-NI Instructions
7910 //===----------------------------------------------------------------------===//
7911
7912 multiclass SHAI_binop<bits<8> Opc, string OpcodeStr, Intrinsic IntId,
7913                       bit UsesXMM0 = 0> {
7914   def rr : I<Opc, MRMSrcReg, (outs VR128:$dst),
7915              (ins VR128:$src1, VR128:$src2),
7916              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7917              [!if(UsesXMM0,
7918                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0)),
7919                   (set VR128:$dst, (IntId VR128:$src1, VR128:$src2)))]>, T8;
7920
7921   def rm : I<Opc, MRMSrcMem, (outs VR128:$dst),
7922              (ins VR128:$src1, i128mem:$src2),
7923              !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7924              [!if(UsesXMM0,
7925                   (set VR128:$dst, (IntId VR128:$src1,
7926                     (bc_v4i32 (memopv2i64 addr:$src2)), XMM0)),
7927                   (set VR128:$dst, (IntId VR128:$src1,
7928                     (bc_v4i32 (memopv2i64 addr:$src2)))))]>, T8;
7929 }
7930
7931 let Constraints = "$src1 = $dst", Predicates = [HasSHA] in {
7932   def SHA1RNDS4rri : Ii8<0xCC, MRMSrcReg, (outs VR128:$dst),
7933                          (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7934                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7935                          [(set VR128:$dst,
7936                            (int_x86_sha1rnds4 VR128:$src1, VR128:$src2,
7937                             (i8 imm:$src3)))]>, TA;
7938   def SHA1RNDS4rmi : Ii8<0xCC, MRMSrcMem, (outs VR128:$dst),
7939                          (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7940                          "sha1rnds4\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7941                          [(set VR128:$dst,
7942                            (int_x86_sha1rnds4 VR128:$src1,
7943                             (bc_v4i32 (memopv2i64 addr:$src2)),
7944                             (i8 imm:$src3)))]>, TA;
7945
7946   defm SHA1NEXTE : SHAI_binop<0xC8, "sha1nexte", int_x86_sha1nexte>;
7947   defm SHA1MSG1  : SHAI_binop<0xC9, "sha1msg1", int_x86_sha1msg1>;
7948   defm SHA1MSG2  : SHAI_binop<0xCA, "sha1msg2", int_x86_sha1msg2>;
7949
7950   let Uses=[XMM0] in
7951   defm SHA256RNDS2 : SHAI_binop<0xCB, "sha256rnds2", int_x86_sha256rnds2, 1>;
7952
7953   defm SHA256MSG1 : SHAI_binop<0xCC, "sha256msg1", int_x86_sha256msg1>;
7954   defm SHA256MSG2 : SHAI_binop<0xCD, "sha256msg2", int_x86_sha256msg2>;
7955 }
7956
7957 // Aliases with explicit %xmm0
7958 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7959                 (SHA256RNDS2rr VR128:$dst, VR128:$src2)>;
7960 def : InstAlias<"sha256rnds2\t{%xmm0, $src2, $dst|$dst, $src2, xmm0}",
7961                 (SHA256RNDS2rm VR128:$dst, i128mem:$src2)>;
7962
7963 //===----------------------------------------------------------------------===//
7964 // AES-NI Instructions
7965 //===----------------------------------------------------------------------===//
7966
7967 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7968                               Intrinsic IntId128, bit Is2Addr = 1> {
7969   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7970        (ins VR128:$src1, VR128:$src2),
7971        !if(Is2Addr,
7972            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7973            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7974        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7975        Sched<[WriteAESDecEnc]>;
7976   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7977        (ins VR128:$src1, i128mem:$src2),
7978        !if(Is2Addr,
7979            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7980            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7981        [(set VR128:$dst,
7982          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>,
7983        Sched<[WriteAESDecEncLd, ReadAfterLd]>;
7984 }
7985
7986 // Perform One Round of an AES Encryption/Decryption Flow
7987 let Predicates = [HasAVX, HasAES] in {
7988   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7989                          int_x86_aesni_aesenc, 0>, VEX_4V;
7990   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7991                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7992   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7993                          int_x86_aesni_aesdec, 0>, VEX_4V;
7994   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7995                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7996 }
7997
7998 let Constraints = "$src1 = $dst" in {
7999   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
8000                          int_x86_aesni_aesenc>;
8001   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
8002                          int_x86_aesni_aesenclast>;
8003   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
8004                          int_x86_aesni_aesdec>;
8005   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
8006                          int_x86_aesni_aesdeclast>;
8007 }
8008
8009 // Perform the AES InvMixColumn Transformation
8010 let Predicates = [HasAVX, HasAES] in {
8011   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
8012       (ins VR128:$src1),
8013       "vaesimc\t{$src1, $dst|$dst, $src1}",
8014       [(set VR128:$dst,
8015         (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>,
8016       VEX;
8017   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
8018       (ins i128mem:$src1),
8019       "vaesimc\t{$src1, $dst|$dst, $src1}",
8020       [(set VR128:$dst, (int_x86_aesni_aesimc (loadv2i64 addr:$src1)))]>,
8021       Sched<[WriteAESIMCLd]>, VEX;
8022 }
8023 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
8024   (ins VR128:$src1),
8025   "aesimc\t{$src1, $dst|$dst, $src1}",
8026   [(set VR128:$dst,
8027     (int_x86_aesni_aesimc VR128:$src1))]>, Sched<[WriteAESIMC]>;
8028 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
8029   (ins i128mem:$src1),
8030   "aesimc\t{$src1, $dst|$dst, $src1}",
8031   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
8032   Sched<[WriteAESIMCLd]>;
8033
8034 // AES Round Key Generation Assist
8035 let Predicates = [HasAVX, HasAES] in {
8036   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
8037       (ins VR128:$src1, i8imm:$src2),
8038       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8039       [(set VR128:$dst,
8040         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8041       Sched<[WriteAESKeyGen]>, VEX;
8042   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8043       (ins i128mem:$src1, i8imm:$src2),
8044       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8045       [(set VR128:$dst,
8046         (int_x86_aesni_aeskeygenassist (loadv2i64 addr:$src1), imm:$src2))]>,
8047       Sched<[WriteAESKeyGenLd]>, VEX;
8048 }
8049 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
8050   (ins VR128:$src1, i8imm:$src2),
8051   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8052   [(set VR128:$dst,
8053     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
8054   Sched<[WriteAESKeyGen]>;
8055 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
8056   (ins i128mem:$src1, i8imm:$src2),
8057   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8058   [(set VR128:$dst,
8059     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
8060   Sched<[WriteAESKeyGenLd]>;
8061
8062 //===----------------------------------------------------------------------===//
8063 // PCLMUL Instructions
8064 //===----------------------------------------------------------------------===//
8065
8066 // AVX carry-less Multiplication instructions
8067 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8068            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8069            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8070            [(set VR128:$dst,
8071              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>,
8072            Sched<[WriteCLMul]>;
8073
8074 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8075            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8076            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8077            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8078                               (loadv2i64 addr:$src2), imm:$src3))]>,
8079            Sched<[WriteCLMulLd, ReadAfterLd]>;
8080
8081 // Carry-less Multiplication instructions
8082 let Constraints = "$src1 = $dst" in {
8083 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
8084            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
8085            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8086            [(set VR128:$dst,
8087              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))],
8088              IIC_SSE_PCLMULQDQ_RR>, Sched<[WriteCLMul]>;
8089
8090 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
8091            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
8092            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
8093            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
8094                               (memopv2i64 addr:$src2), imm:$src3))],
8095                               IIC_SSE_PCLMULQDQ_RM>,
8096            Sched<[WriteCLMulLd, ReadAfterLd]>;
8097 } // Constraints = "$src1 = $dst"
8098
8099
8100 multiclass pclmul_alias<string asm, int immop> {
8101   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8102                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop), 0>;
8103
8104   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
8105                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop), 0>;
8106
8107   def : InstAlias<!strconcat("vpclmul", asm,
8108                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8109                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop),
8110                   0>;
8111
8112   def : InstAlias<!strconcat("vpclmul", asm,
8113                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
8114                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop),
8115                   0>;
8116 }
8117 defm : pclmul_alias<"hqhq", 0x11>;
8118 defm : pclmul_alias<"hqlq", 0x01>;
8119 defm : pclmul_alias<"lqhq", 0x10>;
8120 defm : pclmul_alias<"lqlq", 0x00>;
8121
8122 //===----------------------------------------------------------------------===//
8123 // SSE4A Instructions
8124 //===----------------------------------------------------------------------===//
8125
8126 let Predicates = [HasSSE4A] in {
8127
8128 let Constraints = "$src = $dst" in {
8129 def EXTRQI : Ii8<0x78, MRMXr, (outs VR128:$dst),
8130                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
8131                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
8132                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
8133                                     imm:$idx))]>, PD;
8134 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8135               (ins VR128:$src, VR128:$mask),
8136               "extrq\t{$mask, $src|$src, $mask}",
8137               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
8138                                  VR128:$mask))]>, PD;
8139
8140 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
8141                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
8142                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
8143                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
8144                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
8145 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
8146                  (ins VR128:$src, VR128:$mask),
8147                  "insertq\t{$mask, $src|$src, $mask}",
8148                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
8149                                     VR128:$mask))]>, XD;
8150 }
8151
8152 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
8153                 "movntss\t{$src, $dst|$dst, $src}",
8154                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
8155
8156 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
8157                 "movntsd\t{$src, $dst|$dst, $src}",
8158                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
8159 }
8160
8161 //===----------------------------------------------------------------------===//
8162 // AVX Instructions
8163 //===----------------------------------------------------------------------===//
8164
8165 //===----------------------------------------------------------------------===//
8166 // VBROADCAST - Load from memory and broadcast to all elements of the
8167 //              destination operand
8168 //
8169 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
8170                     X86MemOperand x86memop, Intrinsic Int, SchedWrite Sched> :
8171   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8172         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8173         [(set RC:$dst, (Int addr:$src))]>, Sched<[Sched]>, VEX;
8174
8175 class avx_broadcast_no_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
8176                            X86MemOperand x86memop, ValueType VT,
8177                            PatFrag ld_frag, SchedWrite Sched> :
8178   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8179         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8180         [(set RC:$dst, (VT (X86VBroadcast (ld_frag addr:$src))))]>,
8181         Sched<[Sched]>, VEX {
8182     let mayLoad = 1;
8183 }
8184
8185 // AVX2 adds register forms
8186 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
8187                          Intrinsic Int, SchedWrite Sched> :
8188   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8189          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8190          [(set RC:$dst, (Int VR128:$src))]>, Sched<[Sched]>, VEX;
8191
8192 let ExeDomain = SSEPackedSingle in {
8193   def VBROADCASTSSrm  : avx_broadcast_no_int<0x18, "vbroadcastss", VR128,
8194                                              f32mem, v4f32, loadf32, WriteLoad>;
8195   def VBROADCASTSSYrm : avx_broadcast_no_int<0x18, "vbroadcastss", VR256,
8196                                              f32mem, v8f32, loadf32,
8197                                              WriteFShuffleLd>, VEX_L;
8198 }
8199 let ExeDomain = SSEPackedDouble in
8200 def VBROADCASTSDYrm  : avx_broadcast_no_int<0x19, "vbroadcastsd", VR256, f64mem,
8201                                     v4f64, loadf64, WriteFShuffleLd>, VEX_L;
8202 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
8203                                    int_x86_avx_vbroadcastf128_pd_256,
8204                                    WriteFShuffleLd>, VEX_L;
8205
8206 let ExeDomain = SSEPackedSingle in {
8207   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
8208                                            int_x86_avx2_vbroadcast_ss_ps,
8209                                            WriteFShuffle>;
8210   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
8211                                       int_x86_avx2_vbroadcast_ss_ps_256,
8212                                       WriteFShuffle256>, VEX_L;
8213 }
8214 let ExeDomain = SSEPackedDouble in
8215 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
8216                                       int_x86_avx2_vbroadcast_sd_pd_256,
8217                                       WriteFShuffle256>, VEX_L;
8218
8219 let Predicates = [HasAVX2] in
8220 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
8221                                    int_x86_avx2_vbroadcasti128, WriteLoad>,
8222                                    VEX_L;
8223
8224 let Predicates = [HasAVX] in
8225 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
8226           (VBROADCASTF128 addr:$src)>;
8227
8228
8229 //===----------------------------------------------------------------------===//
8230 // VINSERTF128 - Insert packed floating-point values
8231 //
8232 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8233 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
8234           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8235           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8236           []>, Sched<[WriteFShuffle]>, VEX_4V, VEX_L;
8237 let mayLoad = 1 in
8238 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
8239           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
8240           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8241           []>, Sched<[WriteFShuffleLd, ReadAfterLd]>, VEX_4V, VEX_L;
8242 }
8243
8244 let Predicates = [HasAVX] in {
8245 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
8246                                    (iPTR imm)),
8247           (VINSERTF128rr VR256:$src1, VR128:$src2,
8248                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8249 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
8250                                    (iPTR imm)),
8251           (VINSERTF128rr VR256:$src1, VR128:$src2,
8252                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8253
8254 def : Pat<(vinsert128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
8255                                    (iPTR imm)),
8256           (VINSERTF128rm VR256:$src1, addr:$src2,
8257                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8258 def : Pat<(vinsert128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
8259                                    (iPTR imm)),
8260           (VINSERTF128rm VR256:$src1, addr:$src2,
8261                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8262 }
8263
8264 let Predicates = [HasAVX1Only] in {
8265 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8266                                    (iPTR imm)),
8267           (VINSERTF128rr VR256:$src1, VR128:$src2,
8268                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8269 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8270                                    (iPTR imm)),
8271           (VINSERTF128rr VR256:$src1, VR128:$src2,
8272                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8273 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8274                                    (iPTR imm)),
8275           (VINSERTF128rr VR256:$src1, VR128:$src2,
8276                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8277 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8278                                    (iPTR imm)),
8279           (VINSERTF128rr VR256:$src1, VR128:$src2,
8280                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8281
8282 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8283                                    (iPTR imm)),
8284           (VINSERTF128rm VR256:$src1, addr:$src2,
8285                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8286 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8287                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8288                                    (iPTR imm)),
8289           (VINSERTF128rm VR256:$src1, addr:$src2,
8290                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8291 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8292                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8293                                    (iPTR imm)),
8294           (VINSERTF128rm VR256:$src1, addr:$src2,
8295                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8296 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8297                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8298                                    (iPTR imm)),
8299           (VINSERTF128rm VR256:$src1, addr:$src2,
8300                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8301 }
8302
8303 //===----------------------------------------------------------------------===//
8304 // VEXTRACTF128 - Extract packed floating-point values
8305 //
8306 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
8307 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
8308           (ins VR256:$src1, i8imm:$src2),
8309           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8310           []>, Sched<[WriteFShuffle]>, VEX, VEX_L;
8311 let mayStore = 1 in
8312 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
8313           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
8314           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8315           []>, Sched<[WriteStore]>, VEX, VEX_L;
8316 }
8317
8318 // AVX1 patterns
8319 let Predicates = [HasAVX] in {
8320 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8321           (v4f32 (VEXTRACTF128rr
8322                     (v8f32 VR256:$src1),
8323                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8324 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8325           (v2f64 (VEXTRACTF128rr
8326                     (v4f64 VR256:$src1),
8327                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8328
8329 def : Pat<(store (v4f32 (vextract128_extract:$ext (v8f32 VR256:$src1),
8330                          (iPTR imm))), addr:$dst),
8331           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8332            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8333 def : Pat<(store (v2f64 (vextract128_extract:$ext (v4f64 VR256:$src1),
8334                          (iPTR imm))), addr:$dst),
8335           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8336            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8337 }
8338
8339 let Predicates = [HasAVX1Only] in {
8340 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8341           (v2i64 (VEXTRACTF128rr
8342                   (v4i64 VR256:$src1),
8343                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8344 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8345           (v4i32 (VEXTRACTF128rr
8346                   (v8i32 VR256:$src1),
8347                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8348 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8349           (v8i16 (VEXTRACTF128rr
8350                   (v16i16 VR256:$src1),
8351                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8352 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
8353           (v16i8 (VEXTRACTF128rr
8354                   (v32i8 VR256:$src1),
8355                   (EXTRACT_get_vextract128_imm VR128:$ext)))>;
8356
8357 def : Pat<(alignedstore (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
8358                                 (iPTR imm))), addr:$dst),
8359           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8360            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8361 def : Pat<(alignedstore (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
8362                                 (iPTR imm))), addr:$dst),
8363           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8364            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8365 def : Pat<(alignedstore (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
8366                                 (iPTR imm))), addr:$dst),
8367           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8368            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8369 def : Pat<(alignedstore (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
8370                                 (iPTR imm))), addr:$dst),
8371           (VEXTRACTF128mr addr:$dst, VR256:$src1,
8372            (EXTRACT_get_vextract128_imm VR128:$ext))>;
8373 }
8374
8375 //===----------------------------------------------------------------------===//
8376 // VMASKMOV - Conditional SIMD Packed Loads and Stores
8377 //
8378 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
8379                           Intrinsic IntLd, Intrinsic IntLd256,
8380                           Intrinsic IntSt, Intrinsic IntSt256> {
8381   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
8382              (ins VR128:$src1, f128mem:$src2),
8383              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8384              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
8385              VEX_4V;
8386   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
8387              (ins VR256:$src1, f256mem:$src2),
8388              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8389              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8390              VEX_4V, VEX_L;
8391   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
8392              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
8393              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8394              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8395   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
8396              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
8397              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8398              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8399 }
8400
8401 let ExeDomain = SSEPackedSingle in
8402 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
8403                                  int_x86_avx_maskload_ps,
8404                                  int_x86_avx_maskload_ps_256,
8405                                  int_x86_avx_maskstore_ps,
8406                                  int_x86_avx_maskstore_ps_256>;
8407 let ExeDomain = SSEPackedDouble in
8408 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
8409                                  int_x86_avx_maskload_pd,
8410                                  int_x86_avx_maskload_pd_256,
8411                                  int_x86_avx_maskstore_pd,
8412                                  int_x86_avx_maskstore_pd_256>;
8413
8414 //===----------------------------------------------------------------------===//
8415 // VPERMIL - Permute Single and Double Floating-Point Values
8416 //
8417 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
8418                       RegisterClass RC, X86MemOperand x86memop_f,
8419                       X86MemOperand x86memop_i, PatFrag i_frag,
8420                       Intrinsic IntVar, ValueType vt> {
8421   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
8422              (ins RC:$src1, RC:$src2),
8423              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8424              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V,
8425              Sched<[WriteFShuffle]>;
8426   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
8427              (ins RC:$src1, x86memop_i:$src2),
8428              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8429              [(set RC:$dst, (IntVar RC:$src1,
8430                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V,
8431              Sched<[WriteFShuffleLd, ReadAfterLd]>;
8432
8433   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
8434              (ins RC:$src1, i8imm:$src2),
8435              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8436              [(set RC:$dst, (vt (X86VPermilpi RC:$src1, (i8 imm:$src2))))]>, VEX,
8437              Sched<[WriteFShuffle]>;
8438   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
8439              (ins x86memop_f:$src1, i8imm:$src2),
8440              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8441              [(set RC:$dst,
8442                (vt (X86VPermilpi (memop addr:$src1), (i8 imm:$src2))))]>, VEX,
8443              Sched<[WriteFShuffleLd]>;
8444 }
8445
8446 let ExeDomain = SSEPackedSingle in {
8447   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
8448                                loadv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
8449   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
8450                        loadv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
8451 }
8452 let ExeDomain = SSEPackedDouble in {
8453   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
8454                                loadv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
8455   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
8456                        loadv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
8457 }
8458
8459 let Predicates = [HasAVX] in {
8460 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (v8i32 VR256:$src2))),
8461           (VPERMILPSYrr VR256:$src1, VR256:$src2)>;
8462 def : Pat<(v8f32 (X86VPermilpv VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)))),
8463           (VPERMILPSYrm VR256:$src1, addr:$src2)>;
8464 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (v4i64 VR256:$src2))),
8465           (VPERMILPDYrr VR256:$src1, VR256:$src2)>;
8466 def : Pat<(v4f64 (X86VPermilpv VR256:$src1, (loadv4i64 addr:$src2))),
8467           (VPERMILPDYrm VR256:$src1, addr:$src2)>;
8468
8469 def : Pat<(v8i32 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8470           (VPERMILPSYri VR256:$src1, imm:$imm)>;
8471 def : Pat<(v4i64 (X86VPermilpi VR256:$src1, (i8 imm:$imm))),
8472           (VPERMILPDYri VR256:$src1, imm:$imm)>;
8473 def : Pat<(v8i32 (X86VPermilpi (bc_v8i32 (loadv4i64 addr:$src1)),
8474                                (i8 imm:$imm))),
8475           (VPERMILPSYmi addr:$src1, imm:$imm)>;
8476 def : Pat<(v4i64 (X86VPermilpi (loadv4i64 addr:$src1), (i8 imm:$imm))),
8477           (VPERMILPDYmi addr:$src1, imm:$imm)>;
8478
8479 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (v4i32 VR128:$src2))),
8480           (VPERMILPSrr VR128:$src1, VR128:$src2)>;
8481 def : Pat<(v4f32 (X86VPermilpv VR128:$src1, (bc_v4i32 (loadv2i64 addr:$src2)))),
8482           (VPERMILPSrm VR128:$src1, addr:$src2)>;
8483 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (v2i64 VR128:$src2))),
8484           (VPERMILPDrr VR128:$src1, VR128:$src2)>;
8485 def : Pat<(v2f64 (X86VPermilpv VR128:$src1, (loadv2i64 addr:$src2))),
8486           (VPERMILPDrm VR128:$src1, addr:$src2)>;
8487
8488 def : Pat<(v2i64 (X86VPermilpi VR128:$src1, (i8 imm:$imm))),
8489           (VPERMILPDri VR128:$src1, imm:$imm)>;
8490 def : Pat<(v2i64 (X86VPermilpi (loadv2i64 addr:$src1), (i8 imm:$imm))),
8491           (VPERMILPDmi addr:$src1, imm:$imm)>;
8492 }
8493
8494 //===----------------------------------------------------------------------===//
8495 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
8496 //
8497 let ExeDomain = SSEPackedSingle in {
8498 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
8499           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8500           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8501           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8502                               (i8 imm:$src3))))]>, VEX_4V, VEX_L,
8503           Sched<[WriteFShuffle]>;
8504 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
8505           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8506           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8507           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv8f32 addr:$src2),
8508                              (i8 imm:$src3)))]>, VEX_4V, VEX_L,
8509           Sched<[WriteFShuffleLd, ReadAfterLd]>;
8510 }
8511
8512 let Predicates = [HasAVX] in {
8513 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8514           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8515 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
8516                   (loadv4f64 addr:$src2), (i8 imm:$imm))),
8517           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8518 }
8519
8520 let Predicates = [HasAVX1Only] in {
8521 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8522           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8523 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8524           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8525 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8526           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8527 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8528           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8529
8530 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
8531                   (bc_v8i32 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8532           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8533 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
8534                   (loadv4i64 addr:$src2), (i8 imm:$imm))),
8535           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8536 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
8537                   (bc_v32i8 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8538           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8539 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8540                   (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8541           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
8542 }
8543
8544 //===----------------------------------------------------------------------===//
8545 // VZERO - Zero YMM registers
8546 //
8547 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
8548             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
8549   // Zero All YMM registers
8550   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
8551                   [(int_x86_avx_vzeroall)]>, PS, VEX, VEX_L, Requires<[HasAVX]>;
8552
8553   // Zero Upper bits of YMM registers
8554   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
8555                      [(int_x86_avx_vzeroupper)]>, PS, VEX, Requires<[HasAVX]>;
8556 }
8557
8558 //===----------------------------------------------------------------------===//
8559 // Half precision conversion instructions
8560 //===----------------------------------------------------------------------===//
8561 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8562   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
8563              "vcvtph2ps\t{$src, $dst|$dst, $src}",
8564              [(set RC:$dst, (Int VR128:$src))]>,
8565              T8PD, VEX, Sched<[WriteCvtF2F]>;
8566   let neverHasSideEffects = 1, mayLoad = 1 in
8567   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
8568              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8PD, VEX,
8569              Sched<[WriteCvtF2FLd]>;
8570 }
8571
8572 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
8573   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
8574                (ins RC:$src1, i32i8imm:$src2),
8575                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8576                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
8577                TAPD, VEX, Sched<[WriteCvtF2F]>;
8578   let neverHasSideEffects = 1, mayStore = 1,
8579       SchedRW = [WriteCvtF2FLd, WriteRMW] in
8580   def mr : Ii8<0x1D, MRMDestMem, (outs),
8581                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
8582                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8583                TAPD, VEX;
8584 }
8585
8586 let Predicates = [HasF16C] in {
8587   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
8588   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
8589   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
8590   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
8591
8592   // Pattern match vcvtph2ps of a scalar i64 load.
8593   def : Pat<(int_x86_vcvtph2ps_128 (vzmovl_v2i64 addr:$src)),
8594             (VCVTPH2PSrm addr:$src)>;
8595   def : Pat<(int_x86_vcvtph2ps_128 (vzload_v2i64 addr:$src)),
8596             (VCVTPH2PSrm addr:$src)>;
8597 }
8598
8599 // Patterns for  matching conversions from float to half-float and vice versa.
8600 let Predicates = [HasF16C] in {
8601   def : Pat<(fp_to_f16 FR32:$src),
8602             (i16 (EXTRACT_SUBREG (VMOVPDI2DIrr (VCVTPS2PHrr
8603               (COPY_TO_REGCLASS FR32:$src, VR128), 0)), sub_16bit))>;
8604
8605   def : Pat<(f16_to_fp GR16:$src),
8606             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8607               (COPY_TO_REGCLASS (MOVSX32rr16 GR16:$src), VR128)), FR32)) >;
8608
8609   def : Pat<(f16_to_fp (i16 (fp_to_f16 FR32:$src))),
8610             (f32 (COPY_TO_REGCLASS (VCVTPH2PSrr
8611               (VCVTPS2PHrr (COPY_TO_REGCLASS FR32:$src, VR128), 0)), FR32)) >;
8612 }
8613
8614 //===----------------------------------------------------------------------===//
8615 // AVX2 Instructions
8616 //===----------------------------------------------------------------------===//
8617
8618 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
8619 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
8620                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
8621                  X86MemOperand x86memop> {
8622   let isCommutable = 1 in
8623   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
8624         (ins RC:$src1, RC:$src2, i8imm:$src3),
8625         !strconcat(OpcodeStr,
8626             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8627         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
8628         Sched<[WriteBlend]>, VEX_4V;
8629   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
8630         (ins RC:$src1, x86memop:$src2, i8imm:$src3),
8631         !strconcat(OpcodeStr,
8632             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
8633         [(set RC:$dst,
8634           (IntId RC:$src1,
8635            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
8636         Sched<[WriteBlendLd, ReadAfterLd]>, VEX_4V;
8637 }
8638
8639 let isCommutable = 0 in {
8640 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
8641                                    VR128, loadv2i64, i128mem>;
8642 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
8643                                     VR256, loadv4i64, i256mem>, VEX_L;
8644 }
8645
8646 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
8647                   imm:$mask)),
8648           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
8649 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
8650                   imm:$mask)),
8651           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
8652
8653 //===----------------------------------------------------------------------===//
8654 // VPBROADCAST - Load from memory and broadcast to all elements of the
8655 //               destination operand
8656 //
8657 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
8658                           X86MemOperand x86memop, PatFrag ld_frag,
8659                           Intrinsic Int128, Intrinsic Int256> {
8660   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
8661                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8662                   [(set VR128:$dst, (Int128 VR128:$src))]>,
8663                   Sched<[WriteShuffle]>, VEX;
8664   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
8665                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8666                   [(set VR128:$dst,
8667                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>,
8668                   Sched<[WriteLoad]>, VEX;
8669   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
8670                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8671                    [(set VR256:$dst, (Int256 VR128:$src))]>,
8672                    Sched<[WriteShuffle256]>, VEX, VEX_L;
8673   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
8674                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
8675                    [(set VR256:$dst,
8676                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
8677                    Sched<[WriteLoad]>, VEX, VEX_L;
8678 }
8679
8680 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
8681                                     int_x86_avx2_pbroadcastb_128,
8682                                     int_x86_avx2_pbroadcastb_256>;
8683 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
8684                                     int_x86_avx2_pbroadcastw_128,
8685                                     int_x86_avx2_pbroadcastw_256>;
8686 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
8687                                     int_x86_avx2_pbroadcastd_128,
8688                                     int_x86_avx2_pbroadcastd_256>;
8689 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
8690                                     int_x86_avx2_pbroadcastq_128,
8691                                     int_x86_avx2_pbroadcastq_256>;
8692
8693 let Predicates = [HasAVX2] in {
8694   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
8695           (VPBROADCASTBrm addr:$src)>;
8696   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
8697           (VPBROADCASTBYrm addr:$src)>;
8698   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
8699           (VPBROADCASTWrm addr:$src)>;
8700   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
8701           (VPBROADCASTWYrm addr:$src)>;
8702   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8703           (VPBROADCASTDrm addr:$src)>;
8704   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8705           (VPBROADCASTDYrm addr:$src)>;
8706   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
8707           (VPBROADCASTQrm addr:$src)>;
8708   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8709           (VPBROADCASTQYrm addr:$src)>;
8710
8711   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
8712           (VPBROADCASTBrr VR128:$src)>;
8713   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
8714           (VPBROADCASTBYrr VR128:$src)>;
8715   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
8716           (VPBROADCASTWrr VR128:$src)>;
8717   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
8718           (VPBROADCASTWYrr VR128:$src)>;
8719   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
8720           (VPBROADCASTDrr VR128:$src)>;
8721   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
8722           (VPBROADCASTDYrr VR128:$src)>;
8723   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
8724           (VPBROADCASTQrr VR128:$src)>;
8725   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
8726           (VPBROADCASTQYrr VR128:$src)>;
8727   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
8728           (VBROADCASTSSrr VR128:$src)>;
8729   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
8730           (VBROADCASTSSYrr VR128:$src)>;
8731   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
8732           (VPBROADCASTQrr VR128:$src)>;
8733   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
8734           (VBROADCASTSDYrr VR128:$src)>;
8735
8736   // Provide aliases for broadcast from the same regitser class that
8737   // automatically does the extract.
8738   def : Pat<(v32i8 (X86VBroadcast (v32i8 VR256:$src))),
8739             (VPBROADCASTBYrr (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src),
8740                                                     sub_xmm)))>;
8741   def : Pat<(v16i16 (X86VBroadcast (v16i16 VR256:$src))),
8742             (VPBROADCASTWYrr (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src),
8743                                                     sub_xmm)))>;
8744   def : Pat<(v8i32 (X86VBroadcast (v8i32 VR256:$src))),
8745             (VPBROADCASTDYrr (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src),
8746                                                     sub_xmm)))>;
8747   def : Pat<(v4i64 (X86VBroadcast (v4i64 VR256:$src))),
8748             (VPBROADCASTQYrr (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src),
8749                                                     sub_xmm)))>;
8750   def : Pat<(v8f32 (X86VBroadcast (v8f32 VR256:$src))),
8751             (VBROADCASTSSYrr (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src),
8752                                                     sub_xmm)))>;
8753   def : Pat<(v4f64 (X86VBroadcast (v4f64 VR256:$src))),
8754             (VBROADCASTSDYrr (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src),
8755                                                     sub_xmm)))>;
8756
8757   // Provide fallback in case the load node that is used in the patterns above
8758   // is used by additional users, which prevents the pattern selection.
8759   let AddedComplexity = 20 in {
8760     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8761               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8762     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8763               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
8764     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8765               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8766
8767     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8768               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8769     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8770               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
8771     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8772               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8773
8774     def : Pat<(v16i8 (X86VBroadcast GR8:$src)),
8775           (VPBROADCASTBrr (COPY_TO_REGCLASS
8776                            (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8777                            VR128))>;
8778     def : Pat<(v32i8 (X86VBroadcast GR8:$src)),
8779           (VPBROADCASTBYrr (COPY_TO_REGCLASS
8780                             (i32 (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
8781                             VR128))>;
8782
8783     def : Pat<(v8i16 (X86VBroadcast GR16:$src)),
8784           (VPBROADCASTWrr (COPY_TO_REGCLASS
8785                            (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8786                            VR128))>;
8787     def : Pat<(v16i16 (X86VBroadcast GR16:$src)),
8788           (VPBROADCASTWYrr (COPY_TO_REGCLASS
8789                             (i32 (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit)),
8790                             VR128))>;
8791
8792     // The patterns for VPBROADCASTD are not needed because they would match
8793     // the exact same thing as VBROADCASTSS patterns.
8794
8795     def : Pat<(v2i64 (X86VBroadcast GR64:$src)),
8796           (VPBROADCASTQrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
8797     // The v4i64 pattern is not needed because VBROADCASTSDYrr already match.
8798   }
8799 }
8800
8801 // AVX1 broadcast patterns
8802 let Predicates = [HasAVX1Only] in {
8803 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
8804           (VBROADCASTSSYrm addr:$src)>;
8805 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
8806           (VBROADCASTSDYrm addr:$src)>;
8807 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
8808           (VBROADCASTSSrm addr:$src)>;
8809 }
8810
8811 let Predicates = [HasAVX] in {
8812   // Provide fallback in case the load node that is used in the patterns above
8813   // is used by additional users, which prevents the pattern selection.
8814   let AddedComplexity = 20 in {
8815   // 128bit broadcasts:
8816   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8817             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8818   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8819             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8820               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8821               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8822   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8823             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8824               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8825               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8826
8827   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8828             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8829   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8830             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8831               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8832               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8833   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8834             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8835               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8836               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8837   }
8838
8839   def : Pat<(v2f64 (X86VBroadcast f64:$src)),
8840             (VMOVDDUPrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
8841 }
8842
8843 //===----------------------------------------------------------------------===//
8844 // VPERM - Permute instructions
8845 //
8846
8847 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8848                      ValueType OpVT, X86FoldableSchedWrite Sched> {
8849   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8850                    (ins VR256:$src1, VR256:$src2),
8851                    !strconcat(OpcodeStr,
8852                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8853                    [(set VR256:$dst,
8854                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8855                    Sched<[Sched]>, VEX_4V, VEX_L;
8856   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8857                    (ins VR256:$src1, i256mem:$src2),
8858                    !strconcat(OpcodeStr,
8859                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8860                    [(set VR256:$dst,
8861                      (OpVT (X86VPermv VR256:$src1,
8862                             (bitconvert (mem_frag addr:$src2)))))]>,
8863                    Sched<[Sched.Folded, ReadAfterLd]>, VEX_4V, VEX_L;
8864 }
8865
8866 defm VPERMD : avx2_perm<0x36, "vpermd", loadv4i64, v8i32, WriteShuffle256>;
8867 let ExeDomain = SSEPackedSingle in
8868 defm VPERMPS : avx2_perm<0x16, "vpermps", loadv8f32, v8f32, WriteFShuffle256>;
8869
8870 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8871                          ValueType OpVT, X86FoldableSchedWrite Sched> {
8872   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8873                      (ins VR256:$src1, i8imm:$src2),
8874                      !strconcat(OpcodeStr,
8875                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8876                      [(set VR256:$dst,
8877                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8878                      Sched<[Sched]>, VEX, VEX_L;
8879   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8880                      (ins i256mem:$src1, i8imm:$src2),
8881                      !strconcat(OpcodeStr,
8882                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8883                      [(set VR256:$dst,
8884                        (OpVT (X86VPermi (mem_frag addr:$src1),
8885                               (i8 imm:$src2))))]>,
8886                      Sched<[Sched.Folded, ReadAfterLd]>, VEX, VEX_L;
8887 }
8888
8889 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", loadv4i64, v4i64,
8890                             WriteShuffle256>, VEX_W;
8891 let ExeDomain = SSEPackedDouble in
8892 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", loadv4f64, v4f64,
8893                              WriteFShuffle256>, VEX_W;
8894
8895 //===----------------------------------------------------------------------===//
8896 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8897 //
8898 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8899           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8900           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8901           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8902                             (i8 imm:$src3))))]>, Sched<[WriteShuffle256]>,
8903           VEX_4V, VEX_L;
8904 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8905           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8906           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8907           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (loadv4i64 addr:$src2),
8908                              (i8 imm:$src3)))]>,
8909           Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8910
8911 let Predicates = [HasAVX2] in {
8912 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8913           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8914 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8915           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8916 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8917           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8918
8919 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (loadv4i64 addr:$src2)),
8920                   (i8 imm:$imm))),
8921           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8922 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8923                    (bc_v16i16 (loadv4i64 addr:$src2)), (i8 imm:$imm))),
8924           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8925 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (loadv4i64 addr:$src2)),
8926                   (i8 imm:$imm))),
8927           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8928 }
8929
8930
8931 //===----------------------------------------------------------------------===//
8932 // VINSERTI128 - Insert packed integer values
8933 //
8934 let neverHasSideEffects = 1 in {
8935 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8936           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8937           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8938           []>, Sched<[WriteShuffle256]>, VEX_4V, VEX_L;
8939 let mayLoad = 1 in
8940 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8941           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8942           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8943           []>, Sched<[WriteShuffle256Ld, ReadAfterLd]>, VEX_4V, VEX_L;
8944 }
8945
8946 let Predicates = [HasAVX2] in {
8947 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8948                                    (iPTR imm)),
8949           (VINSERTI128rr VR256:$src1, VR128:$src2,
8950                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8951 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8952                                    (iPTR imm)),
8953           (VINSERTI128rr VR256:$src1, VR128:$src2,
8954                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8955 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8956                                    (iPTR imm)),
8957           (VINSERTI128rr VR256:$src1, VR128:$src2,
8958                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8959 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8960                                    (iPTR imm)),
8961           (VINSERTI128rr VR256:$src1, VR128:$src2,
8962                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8963
8964 def : Pat<(vinsert128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
8965                                    (iPTR imm)),
8966           (VINSERTI128rm VR256:$src1, addr:$src2,
8967                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8968 def : Pat<(vinsert128_insert:$ins (v8i32 VR256:$src1),
8969                                    (bc_v4i32 (loadv2i64 addr:$src2)),
8970                                    (iPTR imm)),
8971           (VINSERTI128rm VR256:$src1, addr:$src2,
8972                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8973 def : Pat<(vinsert128_insert:$ins (v32i8 VR256:$src1),
8974                                    (bc_v16i8 (loadv2i64 addr:$src2)),
8975                                    (iPTR imm)),
8976           (VINSERTI128rm VR256:$src1, addr:$src2,
8977                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8978 def : Pat<(vinsert128_insert:$ins (v16i16 VR256:$src1),
8979                                    (bc_v8i16 (loadv2i64 addr:$src2)),
8980                                    (iPTR imm)),
8981           (VINSERTI128rm VR256:$src1, addr:$src2,
8982                          (INSERT_get_vinsert128_imm VR256:$ins))>;
8983 }
8984
8985 //===----------------------------------------------------------------------===//
8986 // VEXTRACTI128 - Extract packed integer values
8987 //
8988 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8989           (ins VR256:$src1, i8imm:$src2),
8990           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8991           [(set VR128:$dst,
8992             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8993           Sched<[WriteShuffle256]>, VEX, VEX_L;
8994 let neverHasSideEffects = 1, mayStore = 1 in
8995 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8996           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8997           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8998           Sched<[WriteStore]>, VEX, VEX_L;
8999
9000 let Predicates = [HasAVX2] in {
9001 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9002           (v2i64 (VEXTRACTI128rr
9003                     (v4i64 VR256:$src1),
9004                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9005 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9006           (v4i32 (VEXTRACTI128rr
9007                     (v8i32 VR256:$src1),
9008                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9009 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9010           (v8i16 (VEXTRACTI128rr
9011                     (v16i16 VR256:$src1),
9012                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9013 def : Pat<(vextract128_extract:$ext VR256:$src1, (iPTR imm)),
9014           (v16i8 (VEXTRACTI128rr
9015                     (v32i8 VR256:$src1),
9016                     (EXTRACT_get_vextract128_imm VR128:$ext)))>;
9017
9018 def : Pat<(store (v2i64 (vextract128_extract:$ext (v4i64 VR256:$src1),
9019                          (iPTR imm))), addr:$dst),
9020           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9021            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9022 def : Pat<(store (v4i32 (vextract128_extract:$ext (v8i32 VR256:$src1),
9023                          (iPTR imm))), addr:$dst),
9024           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9025            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9026 def : Pat<(store (v8i16 (vextract128_extract:$ext (v16i16 VR256:$src1),
9027                          (iPTR imm))), addr:$dst),
9028           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9029            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9030 def : Pat<(store (v16i8 (vextract128_extract:$ext (v32i8 VR256:$src1),
9031                          (iPTR imm))), addr:$dst),
9032           (VEXTRACTI128mr addr:$dst, VR256:$src1,
9033            (EXTRACT_get_vextract128_imm VR128:$ext))>;
9034 }
9035
9036 //===----------------------------------------------------------------------===//
9037 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
9038 //
9039 multiclass avx2_pmovmask<string OpcodeStr,
9040                          Intrinsic IntLd128, Intrinsic IntLd256,
9041                          Intrinsic IntSt128, Intrinsic IntSt256> {
9042   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
9043              (ins VR128:$src1, i128mem:$src2),
9044              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9045              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
9046   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
9047              (ins VR256:$src1, i256mem:$src2),
9048              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9049              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
9050              VEX_4V, VEX_L;
9051   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
9052              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
9053              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9054              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
9055   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
9056              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
9057              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9058              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
9059 }
9060
9061 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
9062                                 int_x86_avx2_maskload_d,
9063                                 int_x86_avx2_maskload_d_256,
9064                                 int_x86_avx2_maskstore_d,
9065                                 int_x86_avx2_maskstore_d_256>;
9066 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
9067                                 int_x86_avx2_maskload_q,
9068                                 int_x86_avx2_maskload_q_256,
9069                                 int_x86_avx2_maskstore_q,
9070                                 int_x86_avx2_maskstore_q_256>, VEX_W;
9071
9072
9073 //===----------------------------------------------------------------------===//
9074 // Variable Bit Shifts
9075 //
9076 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
9077                           ValueType vt128, ValueType vt256> {
9078   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
9079              (ins VR128:$src1, VR128:$src2),
9080              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9081              [(set VR128:$dst,
9082                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
9083              VEX_4V, Sched<[WriteVarVecShift]>;
9084   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
9085              (ins VR128:$src1, i128mem:$src2),
9086              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9087              [(set VR128:$dst,
9088                (vt128 (OpNode VR128:$src1,
9089                        (vt128 (bitconvert (loadv2i64 addr:$src2))))))]>,
9090              VEX_4V, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9091   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
9092              (ins VR256:$src1, VR256:$src2),
9093              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9094              [(set VR256:$dst,
9095                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
9096              VEX_4V, VEX_L, Sched<[WriteVarVecShift]>;
9097   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
9098              (ins VR256:$src1, i256mem:$src2),
9099              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
9100              [(set VR256:$dst,
9101                (vt256 (OpNode VR256:$src1,
9102                        (vt256 (bitconvert (loadv4i64 addr:$src2))))))]>,
9103              VEX_4V, VEX_L, Sched<[WriteVarVecShiftLd, ReadAfterLd]>;
9104 }
9105
9106 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
9107 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
9108 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
9109 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
9110 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
9111
9112 //===----------------------------------------------------------------------===//
9113 // VGATHER - GATHER Operations
9114 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
9115                        X86MemOperand memop128, X86MemOperand memop256> {
9116   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
9117             (ins VR128:$src1, memop128:$src2, VR128:$mask),
9118             !strconcat(OpcodeStr,
9119               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9120             []>, VEX_4VOp3;
9121   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
9122             (ins RC256:$src1, memop256:$src2, RC256:$mask),
9123             !strconcat(OpcodeStr,
9124               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
9125             []>, VEX_4VOp3, VEX_L;
9126 }
9127
9128 let mayLoad = 1, Constraints
9129   = "@earlyclobber $dst,@earlyclobber $mask_wb, $src1 = $dst, $mask = $mask_wb"
9130   in {
9131   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
9132   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
9133   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
9134   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
9135
9136   let ExeDomain = SSEPackedDouble in {
9137     defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
9138     defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
9139   }
9140
9141   let ExeDomain = SSEPackedSingle in {
9142     defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
9143     defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
9144   }
9145 }