lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE 1 & 2 Instructions Classes
 372 //===----------------------------------------------------------------------===//
 373
 374 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 375 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 376                            RegisterClass RC, X86MemOperand x86memop> {
 377   let isCommutable = 1 in {
 378     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 379                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 380   }
 381   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 382               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 383 }
 384
 385 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 386 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 387                                string asm, string SSEVer, string FPSizeStr,
 388                                Operand memopr, ComplexPattern mem_cpat> {
 389   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 390                   asm, [(set RC:$dst, (
 391                                 !nameconcat<Intrinsic>("int_x86_sse",
 392                                 !strconcat(SSEVer, !strconcat("_",
 393                                 !strconcat(OpcodeStr, FPSizeStr))))
 394                          RC:$src1, RC:$src2))]>;
 395   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 396                   asm, [(set RC:$dst, (
 397                                 !nameconcat<Intrinsic>("int_x86_sse",
 398                                 !strconcat(SSEVer, !strconcat("_",
 399                                 !strconcat(OpcodeStr, FPSizeStr))))
 400                          RC:$src1, mem_cpat:$src2))]>;
 401 }
 402
 403 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 404 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 405                            RegisterClass RC, ValueType vt,
 406                            X86MemOperand x86memop, PatFrag mem_frag,
 407                            Domain d, bit MayLoad = 0> {
 408   let isCommutable = 1 in
 409     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 410                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 411   let mayLoad = MayLoad in
 412     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 413                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 414                                                   (mem_frag addr:$src2)))],d>;
 415 }
 416
 417 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 418 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 419                                       string OpcodeStr, X86MemOperand x86memop,
 420                                       list<dag> pat_rr, list<dag> pat_rm> {
 421   let isCommutable = 1 in
 422     def rr : PI<opc, MRMSrcReg, (outs RC:$dst),
 423                 (ins RC:$src1, RC:$src2), OpcodeStr, pat_rr, d>;
 424   def rm : PI<opc, MRMSrcMem, (outs RC:$dst),
 425                 (ins RC:$src1, x86memop:$src2), OpcodeStr, pat_rm, d>;
 426 }
 427
 428 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 429 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 430                                string asm, string SSEVer, string FPSizeStr,
 431                                X86MemOperand x86memop, PatFrag mem_frag,
 432                                Domain d> {
 433   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 434                   asm, [(set RC:$dst, (
 435                                 !nameconcat<Intrinsic>("int_x86_sse",
 436                                 !strconcat(SSEVer, !strconcat("_",
 437                                 !strconcat(OpcodeStr, FPSizeStr))))
 438                          RC:$src1, RC:$src2))], d>;
 439   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 440                   asm, [(set RC:$dst, (
 441                                 !nameconcat<Intrinsic>("int_x86_sse",
 442                                 !strconcat(SSEVer, !strconcat("_",
 443                                 !strconcat(OpcodeStr, FPSizeStr))))
 444                          RC:$src1, (mem_frag addr:$src2)))], d>;
 445 }
 446
 447 //===----------------------------------------------------------------------===//
 448 // SSE 1 & 2 - Move Instructions
 449 //===----------------------------------------------------------------------===//
 450
 451 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 452       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 453       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 454
 455 // Loading from memory automatically zeroing upper bits.
 456 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 457                     PatFrag mem_pat, string OpcodeStr> :
 458       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 459          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 460                         [(set RC:$dst, (mem_pat addr:$src))]>;
 461
 462 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 463 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 464 // is used instead. Register-to-register movss/movsd is not modeled as an
 465 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 466 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 467 let isAsmParserOnly = 1 in {
 468   def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 469                   "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V;
 470   def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 471                   "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V;
 472
 473   let canFoldAsLoad = 1, isReMaterializable = 1 in {
 474     def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX;
 475
 476     let AddedComplexity = 20 in
 477       def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX;
 478   }
 479 }
 480
 481 let Constraints = "$src1 = $dst" in {
 482   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 483                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 484   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 485                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 486 }
 487
 488 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 489   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 490
 491   let AddedComplexity = 20 in
 492     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 493 }
 494
 495 let AddedComplexity = 15 in {
 496 // Extract the low 32-bit value from one vector and insert it into another.
 497 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 498           (MOVSSrr (v4f32 VR128:$src1),
 499                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 500 // Extract the low 64-bit value from one vector and insert it into another.
 501 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 502           (MOVSDrr (v2f64 VR128:$src1),
 503                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 504 }
 505
 506 // Implicitly promote a 32-bit scalar to a vector.
 507 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 508           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 509 // Implicitly promote a 64-bit scalar to a vector.
 510 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 511           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 512
 513 let AddedComplexity = 20 in {
 514 // MOVSSrm zeros the high parts of the register; represent this
 515 // with SUBREG_TO_REG.
 516 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 517           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 518 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 519           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 520 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 521           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 522 // MOVSDrm zeros the high parts of the register; represent this
 523 // with SUBREG_TO_REG.
 524 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 525           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 526 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 527           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 528 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 529           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 530 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 531           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 532 def : Pat<(v2f64 (X86vzload addr:$src)),
 533           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 534 }
 535
 536 // Store scalar value to memory.
 537 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 538                   "movss\t{$src, $dst|$dst, $src}",
 539                   [(store FR32:$src, addr:$dst)]>;
 540 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 541                   "movsd\t{$src, $dst|$dst, $src}",
 542                   [(store FR64:$src, addr:$dst)]>;
 543
 544 let isAsmParserOnly = 1 in {
 545 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 546                   "movss\t{$src, $dst|$dst, $src}",
 547                   [(store FR32:$src, addr:$dst)]>, XS, VEX_4V;
 548 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 549                   "movsd\t{$src, $dst|$dst, $src}",
 550                   [(store FR64:$src, addr:$dst)]>, XD, VEX_4V;
 551 }
 552
 553 // Extract and store.
 554 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 555                  addr:$dst),
 556           (MOVSSmr addr:$dst,
 557                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 558 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 559                  addr:$dst),
 560           (MOVSDmr addr:$dst,
 561                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 562
 563 // Move Aligned/Unaligned floating point values
 564 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 565                             X86MemOperand x86memop, PatFrag ld_frag,
 566                             string asm, Domain d,
 567                             bit IsReMaterializable = 1> {
 568 let neverHasSideEffects = 1 in
 569   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src), asm, [], d>;
 570 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 571   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src), asm,
 572                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 573 }
 574
 575 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 576                               "movaps\t{$src, $dst|$dst, $src}",
 577                               SSEPackedSingle>, TB;
 578 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 579                               "movapd\t{$src, $dst|$dst, $src}",
 580                               SSEPackedDouble>, TB, OpSize;
 581 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 582                               "movups\t{$src, $dst|$dst, $src}",
 583                               SSEPackedSingle>, TB;
 584 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 585                               "movupd\t{$src, $dst|$dst, $src}",
 586                               SSEPackedDouble, 0>, TB, OpSize;
 587
 588 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 589                    "movaps\t{$src, $dst|$dst, $src}",
 590                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 591 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 592                    "movapd\t{$src, $dst|$dst, $src}",
 593                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 594 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 595                    "movups\t{$src, $dst|$dst, $src}",
 596                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 597 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 598                    "movupd\t{$src, $dst|$dst, $src}",
 599                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 600
 601 // Intrinsic forms of MOVUPS/D load and store
 602 let canFoldAsLoad = 1, isReMaterializable = 1 in
 603 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 604                        "movups\t{$src, $dst|$dst, $src}",
 605                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 606 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 607                        "movupd\t{$src, $dst|$dst, $src}",
 608                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
 609
 610 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 611                        "movups\t{$src, $dst|$dst, $src}",
 612                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 613 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 614                        "movupd\t{$src, $dst|$dst, $src}",
 615                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
 616
 617 // Move Low/High packed floating point values
 618 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 619                                  PatFrag mov_frag, string base_opc,
 620                                  string asm_opr> {
 621   def PSrm : PI<opc, MRMSrcMem,
 622          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 623          !strconcat(!strconcat(base_opc,"s"), asm_opr),
 624      [(set RC:$dst,
 625        (mov_frag RC:$src1,
 626               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
 627               SSEPackedSingle>, TB;
 628
 629   def PDrm : PI<opc, MRMSrcMem,
 630          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
 631          !strconcat(!strconcat(base_opc,"d"), asm_opr),
 632      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
 633                               (scalar_to_vector (loadf64 addr:$src2)))))],
 634               SSEPackedDouble>, TB, OpSize;
 635 }
 636
 637 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 638   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
 639                                    "\t{$src2, $dst|$dst, $src2}">;
 640   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
 641                                    "\t{$src2, $dst|$dst, $src2}">;
 642 }
 643
 644 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 645                    "movlps\t{$src, $dst|$dst, $src}",
 646                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 647                                  (iPTR 0))), addr:$dst)]>;
 648 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 649                    "movlpd\t{$src, $dst|$dst, $src}",
 650                    [(store (f64 (vector_extract (v2f64 VR128:$src),
 651                                  (iPTR 0))), addr:$dst)]>;
 652
 653 // v2f64 extract element 1 is always custom lowered to unpack high to low
 654 // and extract element 0 so the non-store version isn't too horrible.
 655 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 656                    "movhps\t{$src, $dst|$dst, $src}",
 657                    [(store (f64 (vector_extract
 658                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 659                                          (undef)), (iPTR 0))), addr:$dst)]>;
 660 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 661                    "movhpd\t{$src, $dst|$dst, $src}",
 662                    [(store (f64 (vector_extract
 663                                  (v2f64 (unpckh VR128:$src, (undef))),
 664                                  (iPTR 0))), addr:$dst)]>;
 665
 666 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
 667   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 668                                        (ins VR128:$src1, VR128:$src2),
 669                       "movlhps\t{$src2, $dst|$dst, $src2}",
 670                       [(set VR128:$dst,
 671                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 672   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 673                                        (ins VR128:$src1, VR128:$src2),
 674                       "movhlps\t{$src2, $dst|$dst, $src2}",
 675                       [(set VR128:$dst,
 676                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 677 }
 678
 679 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 680           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 681 let AddedComplexity = 20 in {
 682   def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 683             (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 684   def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 685             (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 686 }
 687
 688 //===----------------------------------------------------------------------===//
 689 // SSE 1 & 2 - Conversion Instructions
 690 //===----------------------------------------------------------------------===//
 691
 692 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 693                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 694                      string asm> {
 695   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 696                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
 697   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 698                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
 699 }
 700
 701 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 702                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 703                          string asm, Domain d> {
 704   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 705                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
 706   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 707                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
 708 }
 709
 710 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 711                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
 712                      string asm> {
 713   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
 714               asm, []>;
 715   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 716               (ins DstRC:$src1, x86memop:$src), asm, []>;
 717 }
 718
 719 let isAsmParserOnly = 1 in {
 720 defm VCVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 721                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX;
 722 defm VCVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 723                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX;
 724 defm VCVTSI2SS  : sse12_vcvt_avx<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 725                       "cvtsi2ss\t{$src, $src1, $dst|$dst, $src1, $src}">, XS,
 726                       VEX_4V;
 727 defm VCVTSI2SD  : sse12_vcvt_avx<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 728                       "cvtsi2sd\t{$src, $src1, $dst|$dst, $src1, $src}">, XD,
 729                       VEX_4V;
 730 }
 731
 732 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
 733                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
 734 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
 735                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
 736 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
 737                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
 738 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
 739                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
 740
 741 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
 742 // and/or XMM operand(s).
 743 multiclass sse12_cvt_pint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 744                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 745                          string asm, Domain d> {
 746   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 747                         [(set DstRC:$dst, (Int SrcRC:$src))], d>;
 748   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 749                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))], d>;
 750 }
 751
 752 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
 753                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
 754                          string asm> {
 755   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
 756                         [(set DstRC:$dst, (Int SrcRC:$src))]>;
 757   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
 758                         [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
 759 }
 760
 761 multiclass sse12_cvt_pint_3addr<bits<8> opc, RegisterClass SrcRC,
 762                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 763                     PatFrag ld_frag, string asm, Domain d> {
 764   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 765               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))], d>;
 766   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst),
 767                    (ins DstRC:$src1, x86memop:$src2), asm,
 768               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))], d>;
 769 }
 770
 771 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
 772                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
 773                     PatFrag ld_frag, string asm> {
 774   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
 775               asm, [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
 776   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
 777                    (ins DstRC:$src1, x86memop:$src2), asm,
 778               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
 779 }
 780
 781 let isAsmParserOnly = 1 in {
 782   defm Int_VCVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 783                         f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS,
 784                         VEX;
 785   defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 786                         f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD,
 787                         VEX;
 788 }
 789 defm Int_CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
 790                       f32mem, load, "cvtss2si\t{$src, $dst|$dst, $src}">, XS;
 791 defm Int_CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
 792                       f128mem, load, "cvtsd2si\t{$src, $dst|$dst, $src}">, XD;
 793
 794
 795 let Constraints = "$src1 = $dst" in {
 796   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 797                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
 798                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XS;
 799   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
 800                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
 801                         "cvtsi2ss\t{$src2, $dst|$dst, $src2}">, XD;
 802 }
 803
 804 // Instructions below don't have an AVX form.
 805 defm Int_CVTPS2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtps2pi,
 806                       f64mem, load, "cvtps2pi\t{$src, $dst|$dst, $src}",
 807                       SSEPackedSingle>, TB;
 808 defm Int_CVTPD2PI : sse12_cvt_pint<0x2D, VR128, VR64, int_x86_sse_cvtpd2pi,
 809                       f128mem, memop, "cvtpd2pi\t{$src, $dst|$dst, $src}",
 810                       SSEPackedDouble>, TB, OpSize;
 811 defm Int_CVTTPS2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttps2pi,
 812                        f64mem, load, "cvttps2pi\t{$src, $dst|$dst, $src}",
 813                        SSEPackedSingle>, TB;
 814 defm Int_CVTTPD2PI : sse12_cvt_pint<0x2C, VR128, VR64, int_x86_sse_cvttpd2pi,
 815                        f128mem, memop, "cvttpd2pi\t{$src, $dst|$dst, $src}",
 816                        SSEPackedDouble>, TB, OpSize;
 817 defm Int_CVTPI2PD : sse12_cvt_pint<0x2A, VR64, VR128, int_x86_sse_cvtpi2pd,
 818                          i64mem, load, "cvtpi2pd\t{$src, $dst|$dst, $src}",
 819                          SSEPackedDouble>, TB, OpSize;
 820 let Constraints = "$src1 = $dst" in {
 821   defm Int_CVTPI2PS : sse12_cvt_pint_3addr<0x2A, VR64, VR128,
 822                          int_x86_sse_cvtpi2ps,
 823                          i64mem, load, "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 824                          SSEPackedSingle>, TB;
 825 }
 826
 827 /// SSE 1 Only
 828
 829 // Aliases for intrinsics
 830 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
 831                           f32mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 832                           XS;
 833 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
 834                           f128mem, load, "cvttss2si\t{$src, $dst|$dst, $src}">,
 835                           XD;
 836
 837 let Pattern = []<dag> in {
 838 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
 839                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
 840 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, f128mem, load /*dummy*/,
 841                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
 842                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
 843 }
 844
 845 /// SSE 2 Only
 846
 847 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
 848                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 849                       [(set FR32:$dst, (fround FR64:$src))]>;
 850 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
 851                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
 852                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
 853                   Requires<[HasSSE2, OptForSize]>;
 854
 855 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 856                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 857 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 858                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
 859
 860 // SSE2 instructions with XS prefix
 861 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
 862                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 863                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
 864                  Requires<[HasSSE2]>;
 865 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
 866                    "cvtss2sd\t{$src, $dst|$dst, $src}",
 867                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
 868                  Requires<[HasSSE2, OptForSize]>;
 869
 870 def : Pat<(extloadf32 addr:$src),
 871           (CVTSS2SDrr (MOVSSrm addr:$src))>,
 872       Requires<[HasSSE2, OptForSpeed]>;
 873
 874 // SSE2 instructions without OpSize prefix
 875 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 876                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
 877                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
 878                      TB, Requires<[HasSSE2]>;
 879 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
 880                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
 881                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
 882                                         (bitconvert (memopv2i64 addr:$src))))]>,
 883                      TB, Requires<[HasSSE2]>;
 884
 885 // SSE2 instructions with XS prefix
 886 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 887                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
 888                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
 889                      XS, Requires<[HasSSE2]>;
 890 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
 891                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
 892                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
 893                                         (bitconvert (memopv2i64 addr:$src))))]>,
 894                      XS, Requires<[HasSSE2]>;
 895
 896 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 897                         "cvtps2dq\t{$src, $dst|$dst, $src}",
 898                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
 899 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 900                          "cvtps2dq\t{$src, $dst|$dst, $src}",
 901                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
 902                                             (memop addr:$src)))]>;
 903 // SSE2 packed instructions with XS prefix
 904 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 905                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 906 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 907                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
 908
 909 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 910                         "cvttps2dq\t{$src, $dst|$dst, $src}",
 911                         [(set VR128:$dst,
 912                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
 913                       XS, Requires<[HasSSE2]>;
 914 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 915                         "cvttps2dq\t{$src, $dst|$dst, $src}",
 916                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
 917                                            (memop addr:$src)))]>,
 918                       XS, Requires<[HasSSE2]>;
 919
 920 // SSE2 packed instructions with XD prefix
 921 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 922                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 923                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
 924                      XD, Requires<[HasSSE2]>;
 925 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 926                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
 927                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
 928                                           (memop addr:$src)))]>,
 929                      XD, Requires<[HasSSE2]>;
 930
 931 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 932                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 933                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
 934 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
 935                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
 936                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
 937                                              (memop addr:$src)))]>;
 938
 939 // SSE2 instructions without OpSize prefix
 940 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 941                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 942 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 943                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
 944
 945 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 946                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 947                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
 948                      TB, Requires<[HasSSE2]>;
 949 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
 950                        "cvtps2pd\t{$src, $dst|$dst, $src}",
 951                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
 952                                           (load addr:$src)))]>,
 953                      TB, Requires<[HasSSE2]>;
 954
 955 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 956                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 957 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 958                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
 959
 960
 961 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 962                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 963                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
 964 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 965                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
 966                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
 967                                             (memop addr:$src)))]>;
 968
 969 // Match intrinsics which expect XMM operand(s).
 970 // Aliases for intrinsics
 971 let Constraints = "$src1 = $dst" in {
 972 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
 973                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 974                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
 975                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 976                                       VR128:$src2))]>;
 977 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
 978                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 979                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
 980                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
 981                                       (load addr:$src2)))]>;
 982 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
 983                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
 984                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 985                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 986                                        VR128:$src2))]>, XS,
 987                     Requires<[HasSSE2]>;
 988 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
 989                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
 990                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
 991                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
 992                                        (load addr:$src2)))]>, XS,
 993                     Requires<[HasSSE2]>;
 994 }
 995
 996 //===----------------------------------------------------------------------===//
 997 // SSE 1 & 2 - Compare Instructions
 998 //===----------------------------------------------------------------------===//
 999
1000 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
1001 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1002                             string asm, string asm_alt> {
1003   def rr : SIi8<0xC2, MRMSrcReg,
1004                     (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc),
1005                     asm, []>;
1006   let mayLoad = 1 in
1007   def rm : SIi8<0xC2, MRMSrcMem,
1008                     (outs RC:$dst), (ins RC:$src1, x86memop:$src, SSECC:$cc),
1009                     asm, []>;
1010   // Accept explicit immediate argument form instead of comparison code.
1011   let isAsmParserOnly = 1 in {
1012     def rr_alt : SIi8<0xC2, MRMSrcReg,
1013                   (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1014                   asm_alt, []>;
1015     let mayLoad = 1 in
1016     def rm_alt : SIi8<0xC2, MRMSrcMem,
1017                   (outs RC:$dst), (ins RC:$src1, x86memop:$src, i8imm:$src2),
1018                   asm_alt, []>;
1019   }
1020 }
1021
1022 let neverHasSideEffects = 1, isAsmParserOnly = 1 in {
1023   defm VCMPSS  : sse12_cmp_scalar<FR32, f32mem,
1024                   "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
1025                   "cmpss\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1026                   XS, VEX_4V;
1027   defm VCMPSD  : sse12_cmp_scalar<FR64, f64mem,
1028                   "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
1029                   "cmpsd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}">,
1030                   XD, VEX_4V;
1031 }
1032
1033 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1034   defm CMPSS  : sse12_cmp_scalar<FR32, f32mem,
1035                     "cmp${cc}ss\t{$src, $dst|$dst, $src}",
1036                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}">, XS;
1037   defm CMPSD  : sse12_cmp_scalar<FR64, f64mem,
1038                     "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1039                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}">, XD;
1040 }
1041
1042 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
1043                          Intrinsic Int, string asm> {
1044   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
1045                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
1046                         [(set VR128:$dst, (Int VR128:$src1,
1047                                                VR128:$src, imm:$cc))]>;
1048   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
1049                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
1050                         [(set VR128:$dst, (Int VR128:$src1,
1051                                                (load addr:$src), imm:$cc))]>;
1052 }
1053
1054 // Aliases to match intrinsics which expect XMM operand(s).
1055 let isAsmParserOnly = 1 in {
1056   defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1057                        "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
1058                        XS, VEX_4V;
1059   defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1060                        "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
1061                        XD, VEX_4V;
1062 }
1063 let Constraints = "$src1 = $dst" in {
1064   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
1065                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
1066   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
1067                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
1068 }
1069
1070
1071 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
1072 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
1073                             ValueType vt, X86MemOperand x86memop,
1074                             PatFrag ld_frag, string OpcodeStr, Domain d> {
1075   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
1076                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1077                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
1078   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
1079                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1080                      [(set EFLAGS, (OpNode (vt RC:$src1),
1081                                            (ld_frag addr:$src2)))], d>;
1082 }
1083
1084 let Defs = [EFLAGS] in {
1085   let isAsmParserOnly = 1 in {
1086     defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1087                                     "ucomiss", SSEPackedSingle>, VEX;
1088     defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1089                                     "ucomisd", SSEPackedDouble>, OpSize, VEX;
1090     let Pattern = []<dag> in {
1091       defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1092                                       "comiss", SSEPackedSingle>, VEX;
1093       defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1094                                       "comisd", SSEPackedDouble>, OpSize, VEX;
1095     }
1096
1097     defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1098                               load, "ucomiss", SSEPackedSingle>, VEX;
1099     defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1100                               load, "ucomisd", SSEPackedDouble>, OpSize, VEX;
1101
1102     defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
1103                               load, "comiss", SSEPackedSingle>, VEX;
1104     defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
1105                               load, "comisd", SSEPackedDouble>, OpSize, VEX;
1106   }
1107   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
1108                                   "ucomiss", SSEPackedSingle>, TB;
1109   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
1110                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
1111
1112   let Pattern = []<dag> in {
1113     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
1114                                     "comiss", SSEPackedSingle>, TB;
1115     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
1116                                     "comisd", SSEPackedDouble>, TB, OpSize;
1117   }
1118
1119   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
1120                               load, "ucomiss", SSEPackedSingle>, TB;
1121   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
1122                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
1123
1124   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
1125                                   "comiss", SSEPackedSingle>, TB;
1126   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
1127                                   "comisd", SSEPackedDouble>, TB, OpSize;
1128 } // Defs = [EFLAGS]
1129
1130 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
1131 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
1132                             Intrinsic Int, string asm, string asm_alt,
1133                             Domain d> {
1134   def rri : PIi8<0xC2, MRMSrcReg,
1135              (outs RC:$dst), (ins RC:$src1, RC:$src, SSECC:$cc), asm,
1136              [(set RC:$dst, (Int RC:$src1, RC:$src, imm:$cc))], d>;
1137   def rmi : PIi8<0xC2, MRMSrcMem,
1138              (outs RC:$dst), (ins RC:$src1, f128mem:$src, SSECC:$cc), asm,
1139              [(set RC:$dst, (Int RC:$src1, (memop addr:$src), imm:$cc))], d>;
1140   // Accept explicit immediate argument form instead of comparison code.
1141   let isAsmParserOnly = 1 in {
1142     def rri_alt : PIi8<0xC2, MRMSrcReg,
1143                (outs RC:$dst), (ins RC:$src1, RC:$src, i8imm:$src2),
1144                asm_alt, [], d>;
1145     def rmi_alt : PIi8<0xC2, MRMSrcMem,
1146                (outs RC:$dst), (ins RC:$src1, f128mem:$src, i8imm:$src2),
1147                asm_alt, [], d>;
1148   }
1149 }
1150
1151 let isAsmParserOnly = 1 in {
1152   defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1153                  "cmp${cc}ps\t{$src, $src1, $dst|$dst, $src1, $src}",
1154                  "cmpps\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1155                  SSEPackedSingle>, VEX_4V;
1156   defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1157                  "cmp${cc}pd\t{$src, $src1, $dst|$dst, $src1, $src}",
1158                  "cmppd\t{$src2, $src, $src1, $dst|$dst, $src1, $src, $src2}",
1159                  SSEPackedDouble>, OpSize, VEX_4V;
1160 }
1161 let Constraints = "$src1 = $dst" in {
1162   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
1163                  "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1164                  "cmpps\t{$src2, $src, $dst|$dst, $src, $src2}",
1165                  SSEPackedSingle>, TB;
1166   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
1167                  "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1168                  "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}",
1169                  SSEPackedDouble>, TB, OpSize;
1170 }
1171
1172 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1173           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1174 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1175           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1176 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1177           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1178 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1179           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1180
1181 //===----------------------------------------------------------------------===//
1182 // SSE 1 & 2 - Shuffle Instructions
1183 //===----------------------------------------------------------------------===//
1184
1185 /// sse12_shuffle - sse 1 & 2 shuffle instructions
1186 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
1187                          ValueType vt, string asm, PatFrag mem_frag,
1188                          Domain d, bit IsConvertibleToThreeAddress = 0> {
1189   def rmi : PIi8<0xC6, MRMSrcMem, (outs VR128:$dst),
1190                    (ins VR128:$src1, f128mem:$src2, i8imm:$src3), asm,
1191                    [(set VR128:$dst, (vt (shufp:$src3
1192                             VR128:$src1, (mem_frag addr:$src2))))], d>;
1193   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
1194     def rri : PIi8<0xC6, MRMSrcReg, (outs VR128:$dst),
1195                    (ins VR128:$src1, VR128:$src2, i8imm:$src3), asm,
1196                    [(set VR128:$dst,
1197                             (vt (shufp:$src3 VR128:$src1, VR128:$src2)))], d>;
1198 }
1199
1200 let isAsmParserOnly = 1 in {
1201   defm VSHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1202             "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
1203             memopv4f32, SSEPackedSingle>, VEX_4V;
1204   defm VSHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1205             "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
1206             memopv2f64, SSEPackedDouble>, OpSize, VEX_4V;
1207 }
1208
1209 let Constraints = "$src1 = $dst" in {
1210   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
1211                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1212                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
1213                     TB;
1214   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
1215                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1216                     memopv2f64, SSEPackedDouble>, TB, OpSize;
1217 }
1218
1219 //===----------------------------------------------------------------------===//
1220 // SSE 1 & 2 - Unpack Instructions
1221 //===----------------------------------------------------------------------===//
1222
1223 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
1224 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
1225                                    PatFrag mem_frag, RegisterClass RC,
1226                                    X86MemOperand x86memop, string asm,
1227                                    Domain d> {
1228     def rr : PI<opc, MRMSrcReg,
1229                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
1230                 asm, [(set RC:$dst,
1231                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
1232     def rm : PI<opc, MRMSrcMem,
1233                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
1234                 asm, [(set RC:$dst,
1235                            (vt (OpNode RC:$src1,
1236                                        (mem_frag addr:$src2))))], d>;
1237 }
1238
1239 let AddedComplexity = 10 in {
1240   let isAsmParserOnly = 1 in {
1241     defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1242           VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1243                          SSEPackedSingle>, VEX_4V;
1244     defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1245           VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1246                          SSEPackedDouble>, OpSize, VEX_4V;
1247     defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1248           VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1249                          SSEPackedSingle>, VEX_4V;
1250     defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1251           VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1252                          SSEPackedDouble>, OpSize, VEX_4V;
1253   }
1254
1255   let Constraints = "$src1 = $dst" in {
1256     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
1257           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
1258                          SSEPackedSingle>, TB;
1259     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
1260           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
1261                          SSEPackedDouble>, TB, OpSize;
1262     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
1263           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
1264                          SSEPackedSingle>, TB;
1265     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
1266           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
1267                          SSEPackedDouble>, TB, OpSize;
1268   } // Constraints = "$src1 = $dst"
1269 } // AddedComplexity
1270
1271 //===----------------------------------------------------------------------===//
1272 // SSE 1 & 2 - Extract Floating-Point Sign mask
1273 //===----------------------------------------------------------------------===//
1274
1275 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
1276 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
1277                                 Domain d> {
1278   def rr : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
1279               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1280                      [(set GR32:$dst, (Int RC:$src))], d>;
1281 }
1282
1283 // Mask creation
1284 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
1285                                      SSEPackedSingle>, TB;
1286 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
1287                                      SSEPackedDouble>, TB, OpSize;
1288
1289 let isAsmParserOnly = 1 in {
1290   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
1291                                         "movmskps", SSEPackedSingle>, VEX;
1292   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
1293                                         "movmskpd", SSEPackedDouble>, OpSize,
1294                                         VEX;
1295 }
1296
1297 //===----------------------------------------------------------------------===//
1298 // SSE 1 & 2 - Misc aliasing of packed SSE 1 & 2 instructions
1299 //===----------------------------------------------------------------------===//
1300
1301 // Aliases of packed SSE1 & SSE2 instructions for scalar use. These all have
1302 // names that start with 'Fs'.
1303
1304 // Alias instructions that map fld0 to pxor for sse.
1305 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1306     canFoldAsLoad = 1 in {
1307   // FIXME: Set encoding to pseudo!
1308 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
1309                  [(set FR32:$dst, fp32imm0)]>,
1310                  Requires<[HasSSE1]>, TB, OpSize;
1311 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1312                  [(set FR64:$dst, fpimm0)]>,
1313                Requires<[HasSSE2]>, TB, OpSize;
1314 }
1315
1316 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1317 // bits are disregarded.
1318 let neverHasSideEffects = 1 in {
1319 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1320                      "movaps\t{$src, $dst|$dst, $src}", []>;
1321 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1322                      "movapd\t{$src, $dst|$dst, $src}", []>;
1323 }
1324
1325 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1326 // bits are disregarded.
1327 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1328 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1329                      "movaps\t{$src, $dst|$dst, $src}",
1330                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
1331 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1332                      "movapd\t{$src, $dst|$dst, $src}",
1333                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1334 }
1335
1336 //===----------------------------------------------------------------------===//
1337 // SSE 1 & 2 - Logical Instructions
1338 //===----------------------------------------------------------------------===//
1339
1340 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
1341 ///
1342 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
1343                                        SDNode OpNode, bit MayLoad = 0> {
1344   let isAsmParserOnly = 1 in {
1345     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1346                 "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR32,
1347                 f32, f128mem, memopfsf32, SSEPackedSingle, MayLoad>, VEX_4V;
1348
1349     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1350                 "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode, FR64,
1351                 f64, f128mem, memopfsf64, SSEPackedDouble, MayLoad>, OpSize,
1352                 VEX_4V;
1353   }
1354
1355   let Constraints = "$src1 = $dst" in {
1356     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1357                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, FR32, f32,
1358                 f128mem, memopfsf32, SSEPackedSingle, MayLoad>, TB;
1359
1360     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1361                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, FR64, f64,
1362                 f128mem, memopfsf64, SSEPackedDouble, MayLoad>, TB, OpSize;
1363   }
1364 }
1365
1366 // Alias bitwise logical operations using SSE logical ops on packed FP values.
1367 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
1368 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
1369 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
1370
1371 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
1372   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1>;
1373
1374 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
1375 ///
1376 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
1377                                  SDNode OpNode, int HasPat = 0,
1378                                  list<list<dag>> Pattern = []> {
1379   let isAsmParserOnly = 1 in {
1380     defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1381          !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1382          f128mem,
1383          !if(HasPat, Pattern[0], // rr
1384                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1385                                                       VR128:$src2)))]),
1386          !if(HasPat, Pattern[2], // rm
1387                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1388                                                (memopv2i64 addr:$src2)))])>,
1389                                                VEX_4V;
1390
1391     defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1392          !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1393          f128mem,
1394          !if(HasPat, Pattern[1], // rr
1395                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1396                                                (bc_v2i64 (v2f64
1397                                                VR128:$src2))))]),
1398          !if(HasPat, Pattern[3], // rm
1399                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1400                                                (memopv2i64 addr:$src2)))])>,
1401                                                                OpSize, VEX_4V;
1402   }
1403   let Constraints = "$src1 = $dst" in {
1404     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
1405          !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"), f128mem,
1406          !if(HasPat, Pattern[0], // rr
1407                      [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1408                                                       VR128:$src2)))]),
1409          !if(HasPat, Pattern[2], // rm
1410                      [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1411                                                (memopv2i64 addr:$src2)))])>, TB;
1412
1413     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
1414          !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"), f128mem,
1415          !if(HasPat, Pattern[1], // rr
1416                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1417                                                (bc_v2i64 (v2f64
1418                                                VR128:$src2))))]),
1419          !if(HasPat, Pattern[3], // rm
1420                      [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1421                                                (memopv2i64 addr:$src2)))])>,
1422                                                                     TB, OpSize;
1423   }
1424 }
1425
1426 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
1427 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
1428 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
1429 let isCommutable = 0 in
1430   defm ANDN : sse12_fp_packed_logical<0x55, "andn", undef /* dummy */, 1, [
1431     // single r+r
1432     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1433                                        (bc_v2i64 (v4i32 immAllOnesV))),
1434                                    VR128:$src2)))],
1435     // double r+r
1436     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1437                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1438     // single r+m
1439     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1440                                        (bc_v2i64 (v4i32 immAllOnesV))),
1441                                   (memopv2i64 addr:$src2))))],
1442     // double r+m
1443     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1444                            (memopv2i64 addr:$src2)))]]>;
1445
1446 //===----------------------------------------------------------------------===//
1447 // SSE 1 & 2 - Arithmetic Instructions
1448 //===----------------------------------------------------------------------===//
1449
1450 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
1451 /// vector forms.
1452 ///
1453 /// In addition, we also have a special variant of the scalar form here to
1454 /// represent the associated intrinsic operation.  This form is unlike the
1455 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
1456 /// and leaves the top elements unmodified (therefore these cannot be commuted).
1457 ///
1458 /// These three forms can each be reg+reg or reg+mem.
1459 ///
1460 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1461                                    SDNode OpNode> {
1462
1463   let isAsmParserOnly = 1 in {
1464     defm V#NAME#SS : sse12_fp_scalar<opc,
1465         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1466                    OpNode, FR32, f32mem>, XS, VEX_4V;
1467
1468     defm V#NAME#SD : sse12_fp_scalar<opc,
1469         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1470                    OpNode, FR64, f64mem>, XD, VEX_4V;
1471
1472     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1473                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1474                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1475                       VEX_4V;
1476
1477     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1478                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1479                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1480                       OpSize, VEX_4V;
1481
1482     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1483        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1484                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1485
1486     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1487        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1488                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1489   }
1490
1491   let Constraints = "$src1 = $dst" in {
1492     defm SS : sse12_fp_scalar<opc,
1493                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1494                     OpNode, FR32, f32mem>, XS;
1495
1496     defm SD : sse12_fp_scalar<opc,
1497                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1498                     OpNode, FR64, f64mem>, XD;
1499
1500     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1501                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1502                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1503
1504     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1505                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1506                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1507
1508     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1509        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1510                   "", "_ss", ssmem, sse_load_f32>, XS;
1511
1512     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1513        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1514                   "2", "_sd", sdmem, sse_load_f64>, XD;
1515   }
1516 }
1517
1518 // Arithmetic instructions
1519 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd>;
1520 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul>;
1521
1522 let isCommutable = 0 in {
1523   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
1524   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
1525 }
1526
1527 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
1528 ///
1529 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
1530 /// instructions for a full-vector intrinsic form.  Operations that map
1531 /// onto C operators don't use this form since they just use the plain
1532 /// vector form instead of having a separate vector intrinsic form.
1533 ///
1534 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
1535                              SDNode OpNode> {
1536
1537   let isAsmParserOnly = 1 in {
1538     // Scalar operation, reg+reg.
1539     defm V#NAME#SS : sse12_fp_scalar<opc,
1540       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1541                  OpNode, FR32, f32mem>, XS, VEX_4V;
1542
1543     defm V#NAME#SD : sse12_fp_scalar<opc,
1544       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1545                  OpNode, FR64, f64mem>, XD, VEX_4V;
1546
1547     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1548                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1549                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
1550                       VEX_4V;
1551
1552     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1553                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
1554                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
1555                       OpSize, VEX_4V;
1556
1557     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1558        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1559                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
1560
1561     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1562        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1563                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
1564
1565     defm V#NAME#PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1566        !strconcat(OpcodeStr, "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1567                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, VEX_4V;
1568
1569     defm V#NAME#PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1570        !strconcat(OpcodeStr, "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1571                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, OpSize,
1572                   VEX_4V;
1573   }
1574
1575   let Constraints = "$src1 = $dst" in {
1576     // Scalar operation, reg+reg.
1577     defm SS : sse12_fp_scalar<opc,
1578                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1579                     OpNode, FR32, f32mem>, XS;
1580     defm SD : sse12_fp_scalar<opc,
1581                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1582                     OpNode, FR64, f64mem>, XD;
1583     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1584                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
1585                 f128mem, memopv4f32, SSEPackedSingle>, TB;
1586
1587     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
1588                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
1589                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1590
1591     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1592        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
1593                   "", "_ss", ssmem, sse_load_f32>, XS;
1594
1595     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
1596        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
1597                   "2", "_sd", sdmem, sse_load_f64>, XD;
1598
1599     defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1600        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1601                   "", "_ps", f128mem, memopv4f32, SSEPackedSingle>, TB;
1602
1603     defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
1604        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1605                   "2", "_pd", f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
1606   }
1607 }
1608
1609 let isCommutable = 0 in {
1610   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
1611   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
1612 }
1613
1614 // Arithmetic
1615
1616 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
1617 ///
1618 /// In addition, we also have a special variant of the scalar form here to
1619 /// represent the associated intrinsic operation.  This form is unlike the
1620 /// plain scalar form, in that it takes an entire vector (instead of a
1621 /// scalar) and leaves the top elements undefined.
1622 ///
1623 /// And, we have a special variant form for a full-vector intrinsic form.
1624 ///
1625 /// These four forms can each have a reg or a mem operand, so there are a
1626 /// total of eight "instructions".
1627 ///
1628 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
1629                            SDNode OpNode,
1630                            Intrinsic F32Int,
1631                            Intrinsic V4F32Int,
1632                            bit Commutable = 0> {
1633   // Scalar operation, reg.
1634   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1635                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1636                 [(set FR32:$dst, (OpNode FR32:$src))]> {
1637     let isCommutable = Commutable;
1638   }
1639
1640   // Scalar operation, mem.
1641   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1642                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1643                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1644             Requires<[HasSSE1, OptForSize]>;
1645
1646   // Vector operation, reg.
1647   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1648               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1649               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1650     let isCommutable = Commutable;
1651   }
1652
1653   // Vector operation, mem.
1654   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1655                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1656                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1657
1658   // Intrinsic operation, reg.
1659   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1660                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1661                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1662     let isCommutable = Commutable;
1663   }
1664
1665   // Intrinsic operation, mem.
1666   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1667                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1668                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1669
1670   // Vector intrinsic operation, reg
1671   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1672                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1673                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1674     let isCommutable = Commutable;
1675   }
1676
1677   // Vector intrinsic operation, mem
1678   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1679                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1680                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1681 }
1682
1683 // Square root.
1684 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1685                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1686
1687 // Reciprocal approximations. Note that these typically require refinement
1688 // in order to obtain suitable precision.
1689 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1690                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1691 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1692                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1693
1694 // Prefetch intrinsic.
1695 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1696     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1697 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1698     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1699 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1700     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1701 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1702     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1703
1704 // Non-temporal stores
1705 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1706                     "movntps\t{$src, $dst|$dst, $src}",
1707                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1708
1709 let AddedComplexity = 400 in { // Prefer non-temporal versions
1710 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1711                     "movntps\t{$src, $dst|$dst, $src}",
1712                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1713
1714 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1715                     "movntdq\t{$src, $dst|$dst, $src}",
1716                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1717
1718 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1719                  "movnti\t{$src, $dst|$dst, $src}",
1720                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1721                TB, Requires<[HasSSE2]>;
1722
1723 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1724                      "movnti\t{$src, $dst|$dst, $src}",
1725                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1726                   TB, Requires<[HasSSE2]>;
1727 }
1728
1729 // Load, store, and memory fence
1730 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1731              TB, Requires<[HasSSE1]>;
1732
1733 // MXCSR register
1734 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1735                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1736 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1737                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1738
1739 // Alias instructions that map zero vector to pxor / xorp* for sse.
1740 // We set canFoldAsLoad because this can be converted to a constant-pool
1741 // load of an all-zeros value if folding it would be beneficial.
1742 // FIXME: Change encoding to pseudo!
1743 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1744     isCodeGenOnly = 1 in {
1745 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1746                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1747 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1748                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1749 let ExeDomain = SSEPackedInt in
1750 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1751                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1752 }
1753
1754 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1755 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1756 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1757
1758 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1759           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1760
1761 //===---------------------------------------------------------------------===//
1762 // SSE2 Instructions
1763 //===---------------------------------------------------------------------===//
1764
1765 // Arithmetic
1766
1767 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1768 ///
1769 /// In addition, we also have a special variant of the scalar form here to
1770 /// represent the associated intrinsic operation.  This form is unlike the
1771 /// plain scalar form, in that it takes an entire vector (instead of a
1772 /// scalar) and leaves the top elements undefined.
1773 ///
1774 /// And, we have a special variant form for a full-vector intrinsic form.
1775 ///
1776 /// These four forms can each have a reg or a mem operand, so there are a
1777 /// total of eight "instructions".
1778 ///
1779 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1780                            SDNode OpNode,
1781                            Intrinsic F64Int,
1782                            Intrinsic V2F64Int,
1783                            bit Commutable = 0> {
1784   // Scalar operation, reg.
1785   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1786                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1787                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1788     let isCommutable = Commutable;
1789   }
1790
1791   // Scalar operation, mem.
1792   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1793                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1794                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1795
1796   // Vector operation, reg.
1797   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1798               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1799               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1800     let isCommutable = Commutable;
1801   }
1802
1803   // Vector operation, mem.
1804   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1805                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1806                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1807
1808   // Intrinsic operation, reg.
1809   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1810                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1811                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1812     let isCommutable = Commutable;
1813   }
1814
1815   // Intrinsic operation, mem.
1816   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1817                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1818                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1819
1820   // Vector intrinsic operation, reg
1821   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1822                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1823                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1824     let isCommutable = Commutable;
1825   }
1826
1827   // Vector intrinsic operation, mem
1828   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1829                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1830                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1831 }
1832
1833 // Square root.
1834 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1835                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1836
1837 // There is no f64 version of the reciprocal approximation instructions.
1838
1839 //===---------------------------------------------------------------------===//
1840 // SSE integer instructions
1841 let ExeDomain = SSEPackedInt in {
1842
1843 // Move Instructions
1844 let neverHasSideEffects = 1 in
1845 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1847 let canFoldAsLoad = 1, mayLoad = 1 in
1848 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1849                    "movdqa\t{$src, $dst|$dst, $src}",
1850                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1851 let mayStore = 1 in
1852 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1853                    "movdqa\t{$src, $dst|$dst, $src}",
1854                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1855 let canFoldAsLoad = 1, mayLoad = 1 in
1856 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1857                    "movdqu\t{$src, $dst|$dst, $src}",
1858                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1859                  XS, Requires<[HasSSE2]>;
1860 let mayStore = 1 in
1861 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1862                    "movdqu\t{$src, $dst|$dst, $src}",
1863                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1864                  XS, Requires<[HasSSE2]>;
1865
1866 // Intrinsic forms of MOVDQU load and store
1867 let canFoldAsLoad = 1 in
1868 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1869                        "movdqu\t{$src, $dst|$dst, $src}",
1870                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1871                  XS, Requires<[HasSSE2]>;
1872 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1873                        "movdqu\t{$src, $dst|$dst, $src}",
1874                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1875                      XS, Requires<[HasSSE2]>;
1876
1877 let Constraints = "$src1 = $dst" in {
1878
1879 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1880                             bit Commutable = 0> {
1881   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1882                                (ins VR128:$src1, VR128:$src2),
1883                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1884                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1885     let isCommutable = Commutable;
1886   }
1887   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1888                                (ins VR128:$src1, i128mem:$src2),
1889                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1890                [(set VR128:$dst, (IntId VR128:$src1,
1891                                         (bitconvert (memopv2i64
1892                                                      addr:$src2))))]>;
1893 }
1894
1895 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1896                              string OpcodeStr,
1897                              Intrinsic IntId, Intrinsic IntId2> {
1898   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1899                                (ins VR128:$src1, VR128:$src2),
1900                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1901                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1902   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1903                                (ins VR128:$src1, i128mem:$src2),
1904                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1905                [(set VR128:$dst, (IntId VR128:$src1,
1906                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1907   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1908                                 (ins VR128:$src1, i32i8imm:$src2),
1909                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1910                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1911 }
1912
1913 /// PDI_binop_rm - Simple SSE2 binary operator.
1914 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1915                         ValueType OpVT, bit Commutable = 0> {
1916   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1917                                (ins VR128:$src1, VR128:$src2),
1918                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1919                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1920     let isCommutable = Commutable;
1921   }
1922   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1923                                (ins VR128:$src1, i128mem:$src2),
1924                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1925                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1926                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1927 }
1928
1929 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1930 ///
1931 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1932 /// to collapse (bitconvert VT to VT) into its operand.
1933 ///
1934 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1935                               bit Commutable = 0> {
1936   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1937                (ins VR128:$src1, VR128:$src2),
1938                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1939                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1940     let isCommutable = Commutable;
1941   }
1942   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1943                (ins VR128:$src1, i128mem:$src2),
1944                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1945                [(set VR128:$dst, (OpNode VR128:$src1,
1946                (memopv2i64 addr:$src2)))]>;
1947 }
1948
1949 } // Constraints = "$src1 = $dst"
1950 } // ExeDomain = SSEPackedInt
1951
1952 // 128-bit Integer Arithmetic
1953
1954 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1955 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1956 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1957 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1958
1959 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1960 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1961 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1962 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1963
1964 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1965 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1966 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1967 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1968
1969 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1970 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1971 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1972 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1973
1974 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1975
1976 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1977 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1978 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1979
1980 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1981
1982 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1983 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1984
1985
1986 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1987 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1988 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1989 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1990 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1991
1992
1993 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
1994                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
1995 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
1996                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
1997 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
1998                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
1999
2000 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2001                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2002 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2003                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2004 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2005                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2006
2007 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2008                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2009 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2010                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2011
2012 // 128-bit logical shifts.
2013 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2014     ExeDomain = SSEPackedInt in {
2015   def PSLLDQri : PDIi8<0x73, MRM7r,
2016                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2017                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2018   def PSRLDQri : PDIi8<0x73, MRM3r,
2019                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2020                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2021   // PSRADQri doesn't exist in SSE[1-3].
2022 }
2023
2024 let Predicates = [HasSSE2] in {
2025   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2026             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2027   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2028             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2029   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2030             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2031   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2032             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2033   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2034             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2035
2036   // Shift up / down and insert zero's.
2037   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2038             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2039   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2040             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2041 }
2042
2043 // Logical
2044 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2045 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2046 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2047
2048 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2049   def PANDNrr : PDI<0xDF, MRMSrcReg,
2050                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2051                     "pandn\t{$src2, $dst|$dst, $src2}",
2052                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2053                                               VR128:$src2)))]>;
2054
2055   def PANDNrm : PDI<0xDF, MRMSrcMem,
2056                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2057                     "pandn\t{$src2, $dst|$dst, $src2}",
2058                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2059                                               (memopv2i64 addr:$src2))))]>;
2060 }
2061
2062 // SSE2 Integer comparison
2063 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b, 1>;
2064 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w, 1>;
2065 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d, 1>;
2066 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2067 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2068 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2069
2070 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2071           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2072 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2073           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2074 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2075           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2076 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2077           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2078 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2079           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2080 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2081           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2082
2083 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2084           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2085 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2086           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2087 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2088           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2089 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2090           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2091 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2092           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2093 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2094           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2095
2096
2097 // Pack instructions
2098 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2099 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2100 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2101
2102 let ExeDomain = SSEPackedInt in {
2103
2104 // Shuffle and unpack instructions
2105 let AddedComplexity = 5 in {
2106 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2107                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2108                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2109                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2110                                                VR128:$src1, (undef))))]>;
2111 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2112                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2113                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2114                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2115                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2116                                              (undef))))]>;
2117 }
2118
2119 // SSE2 with ImmT == Imm8 and XS prefix.
2120 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2121                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2122                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2123                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2124                                                             (undef))))]>,
2125                 XS, Requires<[HasSSE2]>;
2126 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2127                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2128                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2129                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2130                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2131                                             (undef))))]>,
2132                 XS, Requires<[HasSSE2]>;
2133
2134 // SSE2 with ImmT == Imm8 and XD prefix.
2135 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2136                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2137                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2138                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2139                                                             (undef))))]>,
2140                 XD, Requires<[HasSSE2]>;
2141 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2142                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2143                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2144                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2145                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2146                                              (undef))))]>,
2147                 XD, Requires<[HasSSE2]>;
2148
2149 // Unpack instructions
2150 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2151                        PatFrag unp_frag, PatFrag bc_frag> {
2152   def rr : PDI<opc, MRMSrcReg,
2153                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2154                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2155                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2156   def rm : PDI<opc, MRMSrcMem,
2157                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2158                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2159                [(set VR128:$dst, (unp_frag VR128:$src1,
2160                                            (bc_frag (memopv2i64
2161                                                         addr:$src2))))]>;
2162 }
2163
2164 let Constraints = "$src1 = $dst" in {
2165   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2166   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2167   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2168
2169   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2170   /// knew to collapse (bitconvert VT to VT) into its operand.
2171   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2172                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2173                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2174                         [(set VR128:$dst,
2175                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2176   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2177                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2178                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2179                         [(set VR128:$dst,
2180                           (v2i64 (unpckl VR128:$src1,
2181                                          (memopv2i64 addr:$src2))))]>;
2182
2183   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2184   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2185   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2186
2187   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2188   /// knew to collapse (bitconvert VT to VT) into its operand.
2189   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2190                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2191                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2192                         [(set VR128:$dst,
2193                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2194   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2195                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2196                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2197                         [(set VR128:$dst,
2198                           (v2i64 (unpckh VR128:$src1,
2199                                          (memopv2i64 addr:$src2))))]>;
2200 }
2201
2202 // Extract / Insert
2203 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2204                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2205                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2206                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2207                                                 imm:$src2))]>;
2208 let Constraints = "$src1 = $dst" in {
2209   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2210                        (outs VR128:$dst), (ins VR128:$src1,
2211                         GR32:$src2, i32i8imm:$src3),
2212                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2213                        [(set VR128:$dst,
2214                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2215   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2216                        (outs VR128:$dst), (ins VR128:$src1,
2217                         i16mem:$src2, i32i8imm:$src3),
2218                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2219                        [(set VR128:$dst,
2220                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2221                                     imm:$src3))]>;
2222 }
2223
2224 // Mask creation
2225 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2226                      "pmovmskb\t{$src, $dst|$dst, $src}",
2227                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2228
2229 // Conditional store
2230 let Uses = [EDI] in
2231 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2232                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2233                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2234
2235 let Uses = [RDI] in
2236 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2237                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2238                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2239
2240 } // ExeDomain = SSEPackedInt
2241
2242 // Non-temporal stores
2243 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2244                         "movntpd\t{$src, $dst|$dst, $src}",
2245                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2246 let ExeDomain = SSEPackedInt in
2247 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2248                         "movntdq\t{$src, $dst|$dst, $src}",
2249                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2250 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2251                     "movnti\t{$src, $dst|$dst, $src}",
2252                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2253                   TB, Requires<[HasSSE2]>;
2254
2255 let AddedComplexity = 400 in { // Prefer non-temporal versions
2256 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2257                     "movntpd\t{$src, $dst|$dst, $src}",
2258                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2259
2260 let ExeDomain = SSEPackedInt in
2261 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2262                     "movntdq\t{$src, $dst|$dst, $src}",
2263                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2264 }
2265
2266 // Flush cache
2267 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2268                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2269               TB, Requires<[HasSSE2]>;
2270
2271 // Load, store, and memory fence
2272 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2273                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2274 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2275                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2276
2277 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2278 // was introduced with SSE2, it's backward compatible.
2279 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2280
2281 //TODO: custom lower this so as to never even generate the noop
2282 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2283            (i8 0)), (NOOP)>;
2284 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2285 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2286 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2287            (i8 1)), (MFENCE)>;
2288
2289 // Alias instructions that map zero vector to pxor / xorp* for sse.
2290 // We set canFoldAsLoad because this can be converted to a constant-pool
2291 // load of an all-ones value if folding it would be beneficial.
2292 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2293     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2294   // FIXME: Change encoding to pseudo.
2295   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2296                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2297
2298 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2299                       "movd\t{$src, $dst|$dst, $src}",
2300                       [(set VR128:$dst,
2301                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2302 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2303                       "movd\t{$src, $dst|$dst, $src}",
2304                       [(set VR128:$dst,
2305                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2306
2307 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2308                       "movd\t{$src, $dst|$dst, $src}",
2309                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2310
2311 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2312                       "movd\t{$src, $dst|$dst, $src}",
2313                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2314
2315 // SSE2 instructions with XS prefix
2316 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2317                     "movq\t{$src, $dst|$dst, $src}",
2318                     [(set VR128:$dst,
2319                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2320                   Requires<[HasSSE2]>;
2321 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2322                       "movq\t{$src, $dst|$dst, $src}",
2323                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2324                                     (iPTR 0))), addr:$dst)]>;
2325
2326 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2327           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2328
2329 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2330                        "movd\t{$src, $dst|$dst, $src}",
2331                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2332                                         (iPTR 0)))]>;
2333 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2334                        "movd\t{$src, $dst|$dst, $src}",
2335                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2336                                      (iPTR 0))), addr:$dst)]>;
2337
2338 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2339                       "movd\t{$src, $dst|$dst, $src}",
2340                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2341 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2342                       "movd\t{$src, $dst|$dst, $src}",
2343                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2344
2345 // Store / copy lower 64-bits of a XMM register.
2346 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2347                      "movq\t{$src, $dst|$dst, $src}",
2348                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2349
2350 // movd / movq to XMM register zero-extends
2351 let AddedComplexity = 15 in {
2352 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2353                        "movd\t{$src, $dst|$dst, $src}",
2354                        [(set VR128:$dst, (v4i32 (X86vzmovl
2355                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2356 // This is X86-64 only.
2357 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2358                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2359                        [(set VR128:$dst, (v2i64 (X86vzmovl
2360                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2361 }
2362
2363 let AddedComplexity = 20 in {
2364 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2365                        "movd\t{$src, $dst|$dst, $src}",
2366                        [(set VR128:$dst,
2367                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2368                                                    (loadi32 addr:$src))))))]>;
2369
2370 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2371             (MOVZDI2PDIrm addr:$src)>;
2372 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2373             (MOVZDI2PDIrm addr:$src)>;
2374 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2375             (MOVZDI2PDIrm addr:$src)>;
2376
2377 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2378                      "movq\t{$src, $dst|$dst, $src}",
2379                      [(set VR128:$dst,
2380                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2381                                                  (loadi64 addr:$src))))))]>, XS,
2382                    Requires<[HasSSE2]>;
2383
2384 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2385             (MOVZQI2PQIrm addr:$src)>;
2386 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2387             (MOVZQI2PQIrm addr:$src)>;
2388 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2389 }
2390
2391 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2392 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2393 let AddedComplexity = 15 in
2394 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2395                         "movq\t{$src, $dst|$dst, $src}",
2396                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2397                       XS, Requires<[HasSSE2]>;
2398
2399 let AddedComplexity = 20 in {
2400 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2401                         "movq\t{$src, $dst|$dst, $src}",
2402                     [(set VR128:$dst, (v2i64 (X86vzmovl
2403                                              (loadv2i64 addr:$src))))]>,
2404                       XS, Requires<[HasSSE2]>;
2405
2406 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2407             (MOVZPQILo2PQIrm addr:$src)>;
2408 }
2409
2410 // Instructions for the disassembler
2411 // xr = XMM register
2412 // xm = mem64
2413
2414 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2415                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2416
2417 //===---------------------------------------------------------------------===//
2418 // SSE3 Instructions
2419 //===---------------------------------------------------------------------===//
2420
2421 // Conversion Instructions
2422 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2423                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2424 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2425                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
2426 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2427                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2428 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2429                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
2430
2431 // Move Instructions
2432 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2433                       "movshdup\t{$src, $dst|$dst, $src}",
2434                       [(set VR128:$dst, (v4f32 (movshdup
2435                                                 VR128:$src, (undef))))]>;
2436 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2437                       "movshdup\t{$src, $dst|$dst, $src}",
2438                       [(set VR128:$dst, (movshdup
2439                                          (memopv4f32 addr:$src), (undef)))]>;
2440
2441 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2442                       "movsldup\t{$src, $dst|$dst, $src}",
2443                       [(set VR128:$dst, (v4f32 (movsldup
2444                                                 VR128:$src, (undef))))]>;
2445 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2446                       "movsldup\t{$src, $dst|$dst, $src}",
2447                       [(set VR128:$dst, (movsldup
2448                                          (memopv4f32 addr:$src), (undef)))]>;
2449
2450 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2451                       "movddup\t{$src, $dst|$dst, $src}",
2452                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2453 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2454                       "movddup\t{$src, $dst|$dst, $src}",
2455                     [(set VR128:$dst,
2456                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2457                                       (undef))))]>;
2458
2459 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2460                    (undef)),
2461           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2462
2463 let AddedComplexity = 5 in {
2464 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2465           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2466 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2467           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2468 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2469           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2470 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2471           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2472 }
2473
2474 // Arithmetic
2475 let Constraints = "$src1 = $dst" in {
2476   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2477                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2478                         "addsubps\t{$src2, $dst|$dst, $src2}",
2479                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2480                                            VR128:$src2))]>;
2481   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2482                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2483                         "addsubps\t{$src2, $dst|$dst, $src2}",
2484                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2485                                            (memop addr:$src2)))]>;
2486   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2487                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2488                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2489                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2490                                           VR128:$src2))]>;
2491   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2492                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2493                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2494                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2495                                           (memop addr:$src2)))]>;
2496 }
2497
2498 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2499                    "lddqu\t{$src, $dst|$dst, $src}",
2500                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2501
2502 // Horizontal ops
2503 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2504   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2505          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2506          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2507 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2508   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2509          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2510          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2511 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2512   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2513         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2514         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2515 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2516   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2517         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2518       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2519
2520 let Constraints = "$src1 = $dst" in {
2521   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2522   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2523   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2524   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2525   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2526   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2527   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2528   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2529 }
2530
2531 // Thread synchronization
2532 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2533                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2534 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2535                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2536
2537 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2538 let AddedComplexity = 15 in
2539 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2540           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2541 let AddedComplexity = 20 in
2542 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2543           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2544
2545 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2546 let AddedComplexity = 15 in
2547   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2548             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2549 let AddedComplexity = 20 in
2550   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2551             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2552
2553 //===---------------------------------------------------------------------===//
2554 // SSSE3 Instructions
2555 //===---------------------------------------------------------------------===//
2556
2557 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2558 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2559                               Intrinsic IntId64, Intrinsic IntId128> {
2560   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2561                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2562                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2563
2564   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2565                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2566                    [(set VR64:$dst,
2567                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2568
2569   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2570                     (ins VR128:$src),
2571                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2572                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2573                     OpSize;
2574
2575   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2576                     (ins i128mem:$src),
2577                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2578                     [(set VR128:$dst,
2579                       (IntId128
2580                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2581 }
2582
2583 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2584 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2585                                Intrinsic IntId64, Intrinsic IntId128> {
2586   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2587                    (ins VR64:$src),
2588                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2589                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2590
2591   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2592                    (ins i64mem:$src),
2593                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2594                    [(set VR64:$dst,
2595                      (IntId64
2596                       (bitconvert (memopv4i16 addr:$src))))]>;
2597
2598   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2599                     (ins VR128:$src),
2600                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2601                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2602                     OpSize;
2603
2604   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2605                     (ins i128mem:$src),
2606                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2607                     [(set VR128:$dst,
2608                       (IntId128
2609                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2610 }
2611
2612 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2613 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2614                                Intrinsic IntId64, Intrinsic IntId128> {
2615   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2616                    (ins VR64:$src),
2617                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2618                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2619
2620   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2621                    (ins i64mem:$src),
2622                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2623                    [(set VR64:$dst,
2624                      (IntId64
2625                       (bitconvert (memopv2i32 addr:$src))))]>;
2626
2627   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2628                     (ins VR128:$src),
2629                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2630                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2631                     OpSize;
2632
2633   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2634                     (ins i128mem:$src),
2635                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2636                     [(set VR128:$dst,
2637                       (IntId128
2638                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2639 }
2640
2641 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2642                                        int_x86_ssse3_pabs_b,
2643                                        int_x86_ssse3_pabs_b_128>;
2644 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2645                                        int_x86_ssse3_pabs_w,
2646                                        int_x86_ssse3_pabs_w_128>;
2647 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2648                                        int_x86_ssse3_pabs_d,
2649                                        int_x86_ssse3_pabs_d_128>;
2650
2651 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2652 let Constraints = "$src1 = $dst" in {
2653   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2654                                  Intrinsic IntId64, Intrinsic IntId128,
2655                                  bit Commutable = 0> {
2656     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2657                      (ins VR64:$src1, VR64:$src2),
2658                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2659                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2660       let isCommutable = Commutable;
2661     }
2662     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2663                      (ins VR64:$src1, i64mem:$src2),
2664                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2665                      [(set VR64:$dst,
2666                        (IntId64 VR64:$src1,
2667                         (bitconvert (memopv8i8 addr:$src2))))]>;
2668
2669     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2670                       (ins VR128:$src1, VR128:$src2),
2671                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2673                       OpSize {
2674       let isCommutable = Commutable;
2675     }
2676     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2677                       (ins VR128:$src1, i128mem:$src2),
2678                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2679                       [(set VR128:$dst,
2680                         (IntId128 VR128:$src1,
2681                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2682   }
2683 }
2684
2685 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2686 let Constraints = "$src1 = $dst" in {
2687   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2688                                   Intrinsic IntId64, Intrinsic IntId128,
2689                                   bit Commutable = 0> {
2690     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2691                      (ins VR64:$src1, VR64:$src2),
2692                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2693                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2694       let isCommutable = Commutable;
2695     }
2696     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2697                      (ins VR64:$src1, i64mem:$src2),
2698                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2699                      [(set VR64:$dst,
2700                        (IntId64 VR64:$src1,
2701                         (bitconvert (memopv4i16 addr:$src2))))]>;
2702
2703     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2704                       (ins VR128:$src1, VR128:$src2),
2705                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2706                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2707                       OpSize {
2708       let isCommutable = Commutable;
2709     }
2710     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2711                       (ins VR128:$src1, i128mem:$src2),
2712                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2713                       [(set VR128:$dst,
2714                         (IntId128 VR128:$src1,
2715                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2716   }
2717 }
2718
2719 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2720 let Constraints = "$src1 = $dst" in {
2721   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2722                                   Intrinsic IntId64, Intrinsic IntId128,
2723                                   bit Commutable = 0> {
2724     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2725                      (ins VR64:$src1, VR64:$src2),
2726                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2727                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2728       let isCommutable = Commutable;
2729     }
2730     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2731                      (ins VR64:$src1, i64mem:$src2),
2732                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2733                      [(set VR64:$dst,
2734                        (IntId64 VR64:$src1,
2735                         (bitconvert (memopv2i32 addr:$src2))))]>;
2736
2737     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2738                       (ins VR128:$src1, VR128:$src2),
2739                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2740                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2741                       OpSize {
2742       let isCommutable = Commutable;
2743     }
2744     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2745                       (ins VR128:$src1, i128mem:$src2),
2746                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2747                       [(set VR128:$dst,
2748                         (IntId128 VR128:$src1,
2749                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2750   }
2751 }
2752
2753 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2754 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2755                                         int_x86_ssse3_phadd_w,
2756                                         int_x86_ssse3_phadd_w_128>;
2757 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2758                                         int_x86_ssse3_phadd_d,
2759                                         int_x86_ssse3_phadd_d_128>;
2760 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2761                                         int_x86_ssse3_phadd_sw,
2762                                         int_x86_ssse3_phadd_sw_128>;
2763 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2764                                         int_x86_ssse3_phsub_w,
2765                                         int_x86_ssse3_phsub_w_128>;
2766 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2767                                         int_x86_ssse3_phsub_d,
2768                                         int_x86_ssse3_phsub_d_128>;
2769 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2770                                         int_x86_ssse3_phsub_sw,
2771                                         int_x86_ssse3_phsub_sw_128>;
2772 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2773                                         int_x86_ssse3_pmadd_ub_sw,
2774                                         int_x86_ssse3_pmadd_ub_sw_128>;
2775 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2776                                         int_x86_ssse3_pmul_hr_sw,
2777                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2778
2779 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2780                                         int_x86_ssse3_pshuf_b,
2781                                         int_x86_ssse3_pshuf_b_128>;
2782 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2783                                         int_x86_ssse3_psign_b,
2784                                         int_x86_ssse3_psign_b_128>;
2785 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2786                                         int_x86_ssse3_psign_w,
2787                                         int_x86_ssse3_psign_w_128>;
2788 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2789                                         int_x86_ssse3_psign_d,
2790                                         int_x86_ssse3_psign_d_128>;
2791 }
2792
2793 // palignr patterns.
2794 let Constraints = "$src1 = $dst" in {
2795   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2796                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2797                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2798                            []>;
2799   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2800                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2801                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2802                            []>;
2803
2804   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2805                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2806                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2807                            []>, OpSize;
2808   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2809                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2810                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2811                            []>, OpSize;
2812 }
2813
2814 let AddedComplexity = 5 in {
2815
2816 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2817           (PALIGNR64rr VR64:$src2, VR64:$src1,
2818                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2819           Requires<[HasSSSE3]>;
2820 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2821           (PALIGNR64rr VR64:$src2, VR64:$src1,
2822                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2823           Requires<[HasSSSE3]>;
2824 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2825           (PALIGNR64rr VR64:$src2, VR64:$src1,
2826                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2827           Requires<[HasSSSE3]>;
2828 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2829           (PALIGNR64rr VR64:$src2, VR64:$src1,
2830                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2831           Requires<[HasSSSE3]>;
2832 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2833           (PALIGNR64rr VR64:$src2, VR64:$src1,
2834                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2835           Requires<[HasSSSE3]>;
2836
2837 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2838           (PALIGNR128rr VR128:$src2, VR128:$src1,
2839                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2840       Requires<[HasSSSE3]>;
2841 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2842           (PALIGNR128rr VR128:$src2, VR128:$src1,
2843                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2844       Requires<[HasSSSE3]>;
2845 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2846           (PALIGNR128rr VR128:$src2, VR128:$src1,
2847                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2848       Requires<[HasSSSE3]>;
2849 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2850           (PALIGNR128rr VR128:$src2, VR128:$src1,
2851                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2852       Requires<[HasSSSE3]>;
2853 }
2854
2855 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2856           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2857 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2858           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2859
2860 //===---------------------------------------------------------------------===//
2861 // Non-Instruction Patterns
2862 //===---------------------------------------------------------------------===//
2863
2864 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2865 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2866 // combine.
2867 // Since these loads aren't folded into the fextend, we have to match it
2868 // explicitly here.
2869 let Predicates = [HasSSE2] in
2870  def : Pat<(fextend (loadf32 addr:$src)),
2871            (CVTSS2SDrm addr:$src)>;
2872
2873 // bit_convert
2874 let Predicates = [HasSSE2] in {
2875   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2876   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2877   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2878   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2879   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2880   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2881   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2882   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2883   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2884   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2885   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2886   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2887   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2888   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2889   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2890   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2891   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2892   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2893   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2894   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2895   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2896   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2897   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2898   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2899   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2900   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2901   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2902   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2903   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2904   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2905 }
2906
2907 // Move scalar to XMM zero-extended
2908 // movd to XMM register zero-extends
2909 let AddedComplexity = 15 in {
2910 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2911 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2912           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2913 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2914           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2915 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2916           (MOVSSrr (v4f32 (V_SET0PS)),
2917                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2918 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2919           (MOVSSrr (v4i32 (V_SET0PI)),
2920                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2921 }
2922
2923 // Splat v2f64 / v2i64
2924 let AddedComplexity = 10 in {
2925 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2926           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2927 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2928           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2929 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2930           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2931 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2932           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2933 }
2934
2935 // Special unary SHUFPSrri case.
2936 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2937           (SHUFPSrri VR128:$src1, VR128:$src1,
2938                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2939 let AddedComplexity = 5 in
2940 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2941           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2942       Requires<[HasSSE2]>;
2943 // Special unary SHUFPDrri case.
2944 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2945           (SHUFPDrri VR128:$src1, VR128:$src1,
2946                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2947       Requires<[HasSSE2]>;
2948 // Special unary SHUFPDrri case.
2949 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2950           (SHUFPDrri VR128:$src1, VR128:$src1,
2951                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2952       Requires<[HasSSE2]>;
2953 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2954 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2955           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2956       Requires<[HasSSE2]>;
2957
2958 // Special binary v4i32 shuffle cases with SHUFPS.
2959 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2960           (SHUFPSrri VR128:$src1, VR128:$src2,
2961                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2962            Requires<[HasSSE2]>;
2963 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2964           (SHUFPSrmi VR128:$src1, addr:$src2,
2965                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2966            Requires<[HasSSE2]>;
2967 // Special binary v2i64 shuffle cases using SHUFPDrri.
2968 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2969           (SHUFPDrri VR128:$src1, VR128:$src2,
2970                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2971           Requires<[HasSSE2]>;
2972
2973 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2974 let AddedComplexity = 15 in {
2975 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2976           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2977           Requires<[OptForSpeed, HasSSE2]>;
2978 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2979           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2980           Requires<[OptForSpeed, HasSSE2]>;
2981 }
2982 let AddedComplexity = 10 in {
2983 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2984           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2985 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2986           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2987 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2988           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2989 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2990           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2991 }
2992
2993 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2994 let AddedComplexity = 15 in {
2995 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2996           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2997           Requires<[OptForSpeed, HasSSE2]>;
2998 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2999           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
3000           Requires<[OptForSpeed, HasSSE2]>;
3001 }
3002 let AddedComplexity = 10 in {
3003 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3004           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3005 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3006           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3007 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3008           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3009 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3010           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3011 }
3012
3013 let AddedComplexity = 20 in {
3014 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3015 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3016           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3017
3018 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3019 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3020           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3021
3022 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3023 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3024           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3025 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3026           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3027 }
3028
3029 let AddedComplexity = 20 in {
3030 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3031 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3032           (MOVLPSrm VR128:$src1, addr:$src2)>;
3033 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3034           (MOVLPDrm VR128:$src1, addr:$src2)>;
3035 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3036           (MOVLPSrm VR128:$src1, addr:$src2)>;
3037 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3038           (MOVLPDrm VR128:$src1, addr:$src2)>;
3039 }
3040
3041 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3042 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3043           (MOVLPSmr addr:$src1, VR128:$src2)>;
3044 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3045           (MOVLPDmr addr:$src1, VR128:$src2)>;
3046 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3047                  addr:$src1),
3048           (MOVLPSmr addr:$src1, VR128:$src2)>;
3049 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3050           (MOVLPDmr addr:$src1, VR128:$src2)>;
3051
3052 let AddedComplexity = 15 in {
3053 // Setting the lowest element in the vector.
3054 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3055           (MOVSSrr (v4i32 VR128:$src1),
3056                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3057 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3058           (MOVSDrr (v2i64 VR128:$src1),
3059                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3060
3061 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3062 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3063           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3064       Requires<[HasSSE2]>;
3065 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3066           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3067       Requires<[HasSSE2]>;
3068 }
3069
3070 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3071 // fall back to this for SSE1)
3072 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3073           (SHUFPSrri VR128:$src2, VR128:$src1,
3074                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3075
3076 // Set lowest element and zero upper elements.
3077 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3078           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3079
3080 // Some special case pandn patterns.
3081 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3082                   VR128:$src2)),
3083           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3084 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3085                   VR128:$src2)),
3086           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3087 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3088                   VR128:$src2)),
3089           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3090
3091 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3092                   (memop addr:$src2))),
3093           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3094 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3095                   (memop addr:$src2))),
3096           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3097 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3098                   (memop addr:$src2))),
3099           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3100
3101 // vector -> vector casts
3102 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3103           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3104 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3105           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3106 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3107           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3108 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3109           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3110
3111 // Use movaps / movups for SSE integer load / store (one byte shorter).
3112 def : Pat<(alignedloadv4i32 addr:$src),
3113           (MOVAPSrm addr:$src)>;
3114 def : Pat<(loadv4i32 addr:$src),
3115           (MOVUPSrm addr:$src)>;
3116 def : Pat<(alignedloadv2i64 addr:$src),
3117           (MOVAPSrm addr:$src)>;
3118 def : Pat<(loadv2i64 addr:$src),
3119           (MOVUPSrm addr:$src)>;
3120
3121 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3122           (MOVAPSmr addr:$dst, VR128:$src)>;
3123 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3124           (MOVAPSmr addr:$dst, VR128:$src)>;
3125 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3126           (MOVAPSmr addr:$dst, VR128:$src)>;
3127 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3128           (MOVAPSmr addr:$dst, VR128:$src)>;
3129 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3130           (MOVUPSmr addr:$dst, VR128:$src)>;
3131 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3132           (MOVUPSmr addr:$dst, VR128:$src)>;
3133 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3134           (MOVUPSmr addr:$dst, VR128:$src)>;
3135 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3136           (MOVUPSmr addr:$dst, VR128:$src)>;
3137
3138 //===----------------------------------------------------------------------===//
3139 // SSE4.1 Instructions
3140 //===----------------------------------------------------------------------===//
3141
3142 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3143                             string OpcodeStr,
3144                             Intrinsic V4F32Int,
3145                             Intrinsic V2F64Int> {
3146   // Intrinsic operation, reg.
3147   // Vector intrinsic operation, reg
3148   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3149                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3150                     !strconcat(OpcodeStr,
3151                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3152                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3153                     OpSize;
3154
3155   // Vector intrinsic operation, mem
3156   def PSm_Int : Ii8<opcps, MRMSrcMem,
3157                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3158                     !strconcat(OpcodeStr,
3159                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3160                     [(set VR128:$dst,
3161                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3162                     TA, OpSize,
3163                 Requires<[HasSSE41]>;
3164
3165   // Vector intrinsic operation, reg
3166   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3167                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3168                     !strconcat(OpcodeStr,
3169                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3170                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3171                     OpSize;
3172
3173   // Vector intrinsic operation, mem
3174   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3175                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3176                     !strconcat(OpcodeStr,
3177                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3178                     [(set VR128:$dst,
3179                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3180                     OpSize;
3181 }
3182
3183 let Constraints = "$src1 = $dst" in {
3184 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3185                             string OpcodeStr,
3186                             Intrinsic F32Int,
3187                             Intrinsic F64Int> {
3188   // Intrinsic operation, reg.
3189   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3190                     (outs VR128:$dst),
3191                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3192                     !strconcat(OpcodeStr,
3193                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3194                     [(set VR128:$dst,
3195                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3196                     OpSize;
3197
3198   // Intrinsic operation, mem.
3199   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3200                     (outs VR128:$dst),
3201                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3202                     !strconcat(OpcodeStr,
3203                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3204                     [(set VR128:$dst,
3205                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3206                     OpSize;
3207
3208   // Intrinsic operation, reg.
3209   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3210                     (outs VR128:$dst),
3211                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3212                     !strconcat(OpcodeStr,
3213                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3214                     [(set VR128:$dst,
3215                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3216                     OpSize;
3217
3218   // Intrinsic operation, mem.
3219   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3220                     (outs VR128:$dst),
3221                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3222                     !strconcat(OpcodeStr,
3223                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3224                     [(set VR128:$dst,
3225                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3226                     OpSize;
3227 }
3228 }
3229
3230 // FP round - roundss, roundps, roundsd, roundpd
3231 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3232                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3233 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3234                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3235
3236 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3237 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3238                                  Intrinsic IntId128> {
3239   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3240                     (ins VR128:$src),
3241                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3242                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3243   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3244                      (ins i128mem:$src),
3245                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3246                      [(set VR128:$dst,
3247                        (IntId128
3248                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3249 }
3250
3251 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3252                                          int_x86_sse41_phminposuw>;
3253
3254 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3255 let Constraints = "$src1 = $dst" in {
3256   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3257                                 Intrinsic IntId128, bit Commutable = 0> {
3258     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3259                    (ins VR128:$src1, VR128:$src2),
3260                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3261                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3262                    OpSize {
3263       let isCommutable = Commutable;
3264     }
3265     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3266                    (ins VR128:$src1, i128mem:$src2),
3267                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3268                    [(set VR128:$dst,
3269                      (IntId128 VR128:$src1,
3270                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3271   }
3272 }
3273
3274 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3275                                        int_x86_sse41_pcmpeqq, 1>;
3276 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3277                                        int_x86_sse41_packusdw, 0>;
3278 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3279                                        int_x86_sse41_pminsb, 1>;
3280 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3281                                        int_x86_sse41_pminsd, 1>;
3282 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3283                                        int_x86_sse41_pminud, 1>;
3284 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3285                                        int_x86_sse41_pminuw, 1>;
3286 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3287                                        int_x86_sse41_pmaxsb, 1>;
3288 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3289                                        int_x86_sse41_pmaxsd, 1>;
3290 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3291                                        int_x86_sse41_pmaxud, 1>;
3292 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3293                                        int_x86_sse41_pmaxuw, 1>;
3294
3295 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3296
3297 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3298           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3299 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3300           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3301
3302 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3303 let Constraints = "$src1 = $dst" in {
3304   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3305                                 SDNode OpNode, Intrinsic IntId128,
3306                                 bit Commutable = 0> {
3307     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3308                    (ins VR128:$src1, VR128:$src2),
3309                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3310                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3311                                                    VR128:$src2))]>, OpSize {
3312       let isCommutable = Commutable;
3313     }
3314     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3315                       (ins VR128:$src1, VR128:$src2),
3316                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3317                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3318                       OpSize {
3319       let isCommutable = Commutable;
3320     }
3321     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3322                    (ins VR128:$src1, i128mem:$src2),
3323                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3324                    [(set VR128:$dst,
3325                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3326     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3327                        (ins VR128:$src1, i128mem:$src2),
3328                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3329                        [(set VR128:$dst,
3330                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3331                        OpSize;
3332   }
3333 }
3334
3335 /// SS48I_binop_rm - Simple SSE41 binary operator.
3336 let Constraints = "$src1 = $dst" in {
3337 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3338                         ValueType OpVT, bit Commutable = 0> {
3339   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3340                                  (ins VR128:$src1, VR128:$src2),
3341                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3342                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3343                OpSize {
3344     let isCommutable = Commutable;
3345   }
3346   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3347                                  (ins VR128:$src1, i128mem:$src2),
3348                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3349                [(set VR128:$dst, (OpNode VR128:$src1,
3350                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3351                OpSize;
3352 }
3353 }
3354
3355 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3356
3357 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3358 let Constraints = "$src1 = $dst" in {
3359   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3360                                  Intrinsic IntId128, bit Commutable = 0> {
3361     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3362                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3363                     !strconcat(OpcodeStr,
3364                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3365                     [(set VR128:$dst,
3366                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3367                     OpSize {
3368       let isCommutable = Commutable;
3369     }
3370     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3371                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3372                     !strconcat(OpcodeStr,
3373                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3374                     [(set VR128:$dst,
3375                       (IntId128 VR128:$src1,
3376                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3377                     OpSize;
3378   }
3379 }
3380
3381 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3382                                         int_x86_sse41_blendps, 0>;
3383 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3384                                         int_x86_sse41_blendpd, 0>;
3385 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3386                                         int_x86_sse41_pblendw, 0>;
3387 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3388                                         int_x86_sse41_dpps, 1>;
3389 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3390                                         int_x86_sse41_dppd, 1>;
3391 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3392                                         int_x86_sse41_mpsadbw, 0>;
3393
3394
3395 /// SS41I_ternary_int - SSE 4.1 ternary operator
3396 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3397   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3398     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3399                     (ins VR128:$src1, VR128:$src2),
3400                     !strconcat(OpcodeStr,
3401                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3402                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3403                     OpSize;
3404
3405     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3406                     (ins VR128:$src1, i128mem:$src2),
3407                     !strconcat(OpcodeStr,
3408                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3409                     [(set VR128:$dst,
3410                       (IntId VR128:$src1,
3411                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3412   }
3413 }
3414
3415 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3416 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3417 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3418
3419
3420 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3421   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3422                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3423                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3424
3425   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3426                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3427        [(set VR128:$dst,
3428          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3429        OpSize;
3430 }
3431
3432 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3433 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3434 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3435 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3436 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3437 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3438
3439 // Common patterns involving scalar load.
3440 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3441           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3442 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3443           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3444
3445 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3446           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3447 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3448           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3449
3450 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3451           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3452 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3453           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3454
3455 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3456           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3457 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3458           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3459
3460 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3461           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3462 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3463           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3464
3465 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3466           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3467 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3468           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3469
3470
3471 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3472   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3473                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3474                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3475
3476   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3477                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3478        [(set VR128:$dst,
3479          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3480           OpSize;
3481 }
3482
3483 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3484 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3485 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3486 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3487
3488 // Common patterns involving scalar load
3489 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3490           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3491 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3492           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3493
3494 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3495           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3496 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3497           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3498
3499
3500 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3501   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3502                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3503                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3504
3505   // Expecting a i16 load any extended to i32 value.
3506   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3507                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3508                  [(set VR128:$dst, (IntId (bitconvert
3509                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3510                  OpSize;
3511 }
3512
3513 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3514 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3515
3516 // Common patterns involving scalar load
3517 def : Pat<(int_x86_sse41_pmovsxbq
3518             (bitconvert (v4i32 (X86vzmovl
3519                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3520           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3521
3522 def : Pat<(int_x86_sse41_pmovzxbq
3523             (bitconvert (v4i32 (X86vzmovl
3524                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3525           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3526
3527
3528 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3529 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3530   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3531                  (ins VR128:$src1, i32i8imm:$src2),
3532                  !strconcat(OpcodeStr,
3533                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3534                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3535                  OpSize;
3536   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3537                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3538                  !strconcat(OpcodeStr,
3539                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3540                  []>, OpSize;
3541 // FIXME:
3542 // There's an AssertZext in the way of writing the store pattern
3543 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3544 }
3545
3546 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3547
3548
3549 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3550 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3551   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3552                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3553                  !strconcat(OpcodeStr,
3554                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3555                  []>, OpSize;
3556 // FIXME:
3557 // There's an AssertZext in the way of writing the store pattern
3558 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3559 }
3560
3561 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3562
3563
3564 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3565 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3566   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3567                  (ins VR128:$src1, i32i8imm:$src2),
3568                  !strconcat(OpcodeStr,
3569                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3570                  [(set GR32:$dst,
3571                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3572   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3573                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3574                  !strconcat(OpcodeStr,
3575                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3576                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3577                           addr:$dst)]>, OpSize;
3578 }
3579
3580 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3581
3582
3583 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3584 /// destination
3585 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3586   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3587                  (ins VR128:$src1, i32i8imm:$src2),
3588                  !strconcat(OpcodeStr,
3589                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3590                  [(set GR32:$dst,
3591                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3592            OpSize;
3593   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3594                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3595                  !strconcat(OpcodeStr,
3596                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3597                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3598                           addr:$dst)]>, OpSize;
3599 }
3600
3601 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3602
3603 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3604 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3605                                               imm:$src2))),
3606                  addr:$dst),
3607           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3608          Requires<[HasSSE41]>;
3609
3610 let Constraints = "$src1 = $dst" in {
3611   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3612     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3613                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3614                    !strconcat(OpcodeStr,
3615                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3616                    [(set VR128:$dst,
3617                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3618     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3619                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3620                    !strconcat(OpcodeStr,
3621                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3622                    [(set VR128:$dst,
3623                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3624                                 imm:$src3))]>, OpSize;
3625   }
3626 }
3627
3628 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3629
3630 let Constraints = "$src1 = $dst" in {
3631   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3632     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3633                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3634                    !strconcat(OpcodeStr,
3635                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3636                    [(set VR128:$dst,
3637                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3638                    OpSize;
3639     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3640                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3641                    !strconcat(OpcodeStr,
3642                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3643                    [(set VR128:$dst,
3644                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3645                                        imm:$src3)))]>, OpSize;
3646   }
3647 }
3648
3649 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3650
3651 // insertps has a few different modes, there's the first two here below which
3652 // are optimized inserts that won't zero arbitrary elements in the destination
3653 // vector. The next one matches the intrinsic and could zero arbitrary elements
3654 // in the target vector.
3655 let Constraints = "$src1 = $dst" in {
3656   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3657     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3658                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3659                    !strconcat(OpcodeStr,
3660                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3661                    [(set VR128:$dst,
3662                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3663       OpSize;
3664     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3665                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3666                    !strconcat(OpcodeStr,
3667                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3668                    [(set VR128:$dst,
3669                      (X86insrtps VR128:$src1,
3670                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3671                                  imm:$src3))]>, OpSize;
3672   }
3673 }
3674
3675 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3676
3677 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3678           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3679
3680 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3681 // the intel intrinsic that corresponds to this.
3682 let Defs = [EFLAGS] in {
3683 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3684                     "ptest \t{$src2, $src1|$src1, $src2}",
3685                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3686               OpSize;
3687 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3688                     "ptest \t{$src2, $src1|$src1, $src2}",
3689                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3690               OpSize;
3691 }
3692
3693 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3694                        "movntdqa\t{$src, $dst|$dst, $src}",
3695                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3696                        OpSize;
3697
3698
3699 //===----------------------------------------------------------------------===//
3700 // SSE4.2 Instructions
3701 //===----------------------------------------------------------------------===//
3702
3703 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3704 let Constraints = "$src1 = $dst" in {
3705   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3706                                 Intrinsic IntId128, bit Commutable = 0> {
3707     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3708                    (ins VR128:$src1, VR128:$src2),
3709                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3710                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3711                    OpSize {
3712       let isCommutable = Commutable;
3713     }
3714     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3715                    (ins VR128:$src1, i128mem:$src2),
3716                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3717                    [(set VR128:$dst,
3718                      (IntId128 VR128:$src1,
3719                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3720   }
3721 }
3722
3723 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3724
3725 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3726           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3727 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3728           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3729
3730 // crc intrinsic instruction
3731 // This set of instructions are only rm, the only difference is the size
3732 // of r and m.
3733 let Constraints = "$src1 = $dst" in {
3734   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3735                       (ins GR32:$src1, i8mem:$src2),
3736                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3737                        [(set GR32:$dst,
3738                          (int_x86_sse42_crc32_8 GR32:$src1,
3739                          (load addr:$src2)))]>;
3740   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3741                       (ins GR32:$src1, GR8:$src2),
3742                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3743                        [(set GR32:$dst,
3744                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3745   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3746                       (ins GR32:$src1, i16mem:$src2),
3747                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3748                        [(set GR32:$dst,
3749                          (int_x86_sse42_crc32_16 GR32:$src1,
3750                          (load addr:$src2)))]>,
3751                          OpSize;
3752   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3753                       (ins GR32:$src1, GR16:$src2),
3754                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3755                        [(set GR32:$dst,
3756                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3757                          OpSize;
3758   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3759                       (ins GR32:$src1, i32mem:$src2),
3760                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3761                        [(set GR32:$dst,
3762                          (int_x86_sse42_crc32_32 GR32:$src1,
3763                          (load addr:$src2)))]>;
3764   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3765                       (ins GR32:$src1, GR32:$src2),
3766                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3767                        [(set GR32:$dst,
3768                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3769   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3770                       (ins GR64:$src1, i8mem:$src2),
3771                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3772                        [(set GR64:$dst,
3773                          (int_x86_sse42_crc64_8 GR64:$src1,
3774                          (load addr:$src2)))]>,
3775                          REX_W;
3776   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3777                       (ins GR64:$src1, GR8:$src2),
3778                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3779                        [(set GR64:$dst,
3780                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3781                          REX_W;
3782   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3783                       (ins GR64:$src1, i64mem:$src2),
3784                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3785                        [(set GR64:$dst,
3786                          (int_x86_sse42_crc64_64 GR64:$src1,
3787                          (load addr:$src2)))]>,
3788                          REX_W;
3789   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3790                       (ins GR64:$src1, GR64:$src2),
3791                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3792                        [(set GR64:$dst,
3793                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3794                          REX_W;
3795 }
3796
3797 // String/text processing instructions.
3798 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3799 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3800   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3801   "#PCMPISTRM128rr PSEUDO!",
3802   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3803                                                 imm:$src3))]>, OpSize;
3804 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3805   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3806   "#PCMPISTRM128rm PSEUDO!",
3807   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3808                                                 imm:$src3))]>, OpSize;
3809 }
3810
3811 let Defs = [XMM0, EFLAGS] in {
3812 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3813   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3814    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3815 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3816   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3817   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3818 }
3819
3820 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3821 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3822   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3823   "#PCMPESTRM128rr PSEUDO!",
3824   [(set VR128:$dst,
3825         (int_x86_sse42_pcmpestrm128
3826          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3827
3828 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3829   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3830   "#PCMPESTRM128rm PSEUDO!",
3831   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3832                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3833   OpSize;
3834 }
3835
3836 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3837 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3838   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3839   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3840 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3841   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3842   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3843 }
3844
3845 let Defs = [ECX, EFLAGS] in {
3846   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3847     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3848       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3849       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3850       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3851        (implicit EFLAGS)]>, OpSize;
3852     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3853       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3854       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3855       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3856        (implicit EFLAGS)]>, OpSize;
3857   }
3858 }
3859
3860 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3861 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3862 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3863 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3864 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3865 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3866
3867 let Defs = [ECX, EFLAGS] in {
3868 let Uses = [EAX, EDX] in {
3869   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3870     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3871       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3872       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3873       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3874        (implicit EFLAGS)]>, OpSize;
3875     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3876       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3877        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3878        [(set ECX,
3879              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3880         (implicit EFLAGS)]>, OpSize;
3881   }
3882 }
3883 }
3884
3885 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3886 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3887 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3888 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3889 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3890 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3891
3892 //===----------------------------------------------------------------------===//
3893 // AES-NI Instructions
3894 //===----------------------------------------------------------------------===//
3895
3896 let Constraints = "$src1 = $dst" in {
3897   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3898                                 Intrinsic IntId128, bit Commutable = 0> {
3899     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3900                    (ins VR128:$src1, VR128:$src2),
3901                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3902                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3903                    OpSize {
3904       let isCommutable = Commutable;
3905     }
3906     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3907                    (ins VR128:$src1, i128mem:$src2),
3908                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3909                    [(set VR128:$dst,
3910                      (IntId128 VR128:$src1,
3911                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3912   }
3913 }
3914
3915 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3916                        int_x86_aesni_aesenc>;
3917 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3918                        int_x86_aesni_aesenclast>;
3919 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3920                        int_x86_aesni_aesdec>;
3921 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3922                        int_x86_aesni_aesdeclast>;
3923
3924 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3925           (AESENCrr VR128:$src1, VR128:$src2)>;
3926 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3927           (AESENCrm VR128:$src1, addr:$src2)>;
3928 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3929           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3930 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3931           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3932 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3933           (AESDECrr VR128:$src1, VR128:$src2)>;
3934 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3935           (AESDECrm VR128:$src1, addr:$src2)>;
3936 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3937           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3938 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3939           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3940
3941 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3942   (ins VR128:$src1),
3943   "aesimc\t{$src1, $dst|$dst, $src1}",
3944   [(set VR128:$dst,
3945     (int_x86_aesni_aesimc VR128:$src1))]>,
3946   OpSize;
3947
3948 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3949   (ins i128mem:$src1),
3950   "aesimc\t{$src1, $dst|$dst, $src1}",
3951   [(set VR128:$dst,
3952     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3953   OpSize;
3954
3955 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3956   (ins VR128:$src1, i8imm:$src2),
3957   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3958   [(set VR128:$dst,
3959     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3960   OpSize;
3961 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3962   (ins i128mem:$src1, i8imm:$src2),
3963   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3964   [(set VR128:$dst,
3965     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3966                                     imm:$src2))]>,
3967   OpSize;