lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
  77           IIC_DEFAULT, d>;
  78 }
  79
  80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  82                                       string OpcodeStr, X86MemOperand x86memop,
  83                                       list<dag> pat_rr, list<dag> pat_rm,
  84                                       bit Is2Addr = 1,
  85                                       bit rr_hasSideEffects = 0> {
  86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  88        !if(Is2Addr,
  89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  91        pat_rr, IIC_DEFAULT, d>;
  92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  93        !if(Is2Addr,
  94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  96        pat_rm, IIC_DEFAULT, d>;
  97 }
  98
  99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 101                            string asm, string SSEVer, string FPSizeStr,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 105        !if(Is2Addr,
 106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 108            [(set RC:$dst, (!cast<Intrinsic>(
 109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (!cast<Intrinsic>(
 116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Non-instruction patterns
 122 //===----------------------------------------------------------------------===//
 123
 124 // A vector extract of the first f32/f64 position is a subregister copy
 125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 129
 130 // A 128-bit subvector extract from the first 256-bit vector position
 131 // is a subregister copy that needs no instruction.
 132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 136
 137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 141
 142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 146
 147 // A 128-bit subvector insert to the first 256-bit vector position
 148 // is a subregister copy that needs no instruction.
 149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 161
 162 // Implicitly promote a 32-bit scalar to a vector.
 163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 167 // Implicitly promote a 64-bit scalar to a vector.
 168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 172
 173 // Bitcasts between 128-bit vector types. Return the original type since
 174 // no instruction is needed for the conversion
 175 let Predicates = [HasSSE2] in {
 176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 206 }
 207
 208 // Bitcasts between 256-bit vector types. Return the original type since
 209 // no instruction is needed for the conversion
 210 let Predicates = [HasAVX] in {
 211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 241 }
 242
 243 // Alias instructions that map fld0 to pxor for sse.
 244 // This is expanded by ExpandPostRAPseudos.
 245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 246     isPseudo = 1 in {
 247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 251 }
 252
 253 //===----------------------------------------------------------------------===//
 254 // AVX & SSE - Zero/One Vectors
 255 //===----------------------------------------------------------------------===//
 256
 257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 259 // swizzled by ExecutionDepsFix to pxor.
 260 // We set canFoldAsLoad because this can be converted to a constant-pool
 261 // load of an all-zeros value if folding it would be beneficial.
 262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 263     isPseudo = 1, neverHasSideEffects = 1 in {
 264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 265 }
 266
 267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 273
 274
 275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 276 // and doesn't need it because on sandy bridge the register is set to zero
 277 // at the rename stage without using any execution unit, so SET0PSY
 278 // and SET0PDY can be used for vector int instructions without penalty
 279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 280 // JIT implementatioan, it does not expand the instructions below like
 281 // X86MCInstLower does.
 282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 283     isCodeGenOnly = 1 in {
 284 let Predicates = [HasAVX] in {
 285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 289 }
 290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    []>, VEX_4V;
 293 }
 294
 295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 300 }
 301
 302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 307
 308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 311
 312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 315
 316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 319
 320 // We set canFoldAsLoad because this can be converted to a constant-pool
 321 // load of an all-ones value if folding it would be beneficial.
 322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 323 // JIT implementation, it does not expand the instructions below like
 324 // X86MCInstLower does.
 325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 327   let Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 332   let Predicates = [HasAVX2] in
 333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // SSE 1 & 2 - Move FP Scalar Instructions
 340 //
 341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 343 // is used instead. Register-to-register movss/movsd is not modeled as an
 344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 346 //===----------------------------------------------------------------------===//
 347
 348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 351
 352 // Loading from memory automatically zeroing upper bits.
 353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 354                     PatFrag mem_pat, string OpcodeStr> :
 355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 357                         [(set RC:$dst, (mem_pat addr:$src))]>;
 358
 359 // AVX
 360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 362                 VEX_LIG;
 363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 365                 VEX_LIG;
 366
 367 // For the disassembler
 368 let isCodeGenOnly = 1 in {
 369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 370                         (ins VR128:$src1, FR32:$src2),
 371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 372                         XS, VEX_4V, VEX_LIG;
 373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 374                         (ins VR128:$src1, FR64:$src2),
 375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 376                         XD, VEX_4V, VEX_LIG;
 377 }
 378
 379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 381                  VEX_LIG;
 382   let AddedComplexity = 20 in
 383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 384                    VEX_LIG;
 385 }
 386
 387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 393
 394 // SSE1 & 2
 395 let Constraints = "$src1 = $dst" in {
 396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 400
 401   // For the disassembler
 402   let isCodeGenOnly = 1 in {
 403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 404                          (ins VR128:$src1, FR32:$src2),
 405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 407                          (ins VR128:$src1, FR64:$src2),
 408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 409   }
 410 }
 411
 412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 414
 415   let AddedComplexity = 20 in
 416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 417 }
 418
 419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 420                   "movss\t{$src, $dst|$dst, $src}",
 421                   [(store FR32:$src, addr:$dst)]>;
 422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 423                   "movsd\t{$src, $dst|$dst, $src}",
 424                   [(store FR64:$src, addr:$dst)]>;
 425
 426 // Patterns
 427 let Predicates = [HasAVX] in {
 428   let AddedComplexity = 15 in {
 429   // Extract the low 32-bit value from one vector and insert it into another.
 430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 431             (VMOVSSrr (v4f32 VR128:$src1),
 432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 434             (VMOVSSrr (v4i32 VR128:$src1),
 435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 436
 437   // Extract the low 64-bit value from one vector and insert it into another.
 438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 439             (VMOVSDrr (v2f64 VR128:$src1),
 440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 442             (VMOVSDrr (v2i64 VR128:$src1),
 443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 444
 445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 450
 451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 452   // MOVS{S,D} to the lower bits.
 453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 456             (VMOVSSrr (v4f32 (V_SET0)),
 457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 459             (VMOVSSrr (v4i32 (V_SET0)),
 460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 463
 464   // Move low f32 and clear high bits.
 465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 466             (SUBREG_TO_REG (i32 0),
 467               (VMOVSSrr (v4f32 (V_SET0)),
 468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 470             (SUBREG_TO_REG (i32 0),
 471               (VMOVSSrr (v4i32 (V_SET0)),
 472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 473   }
 474
 475   let AddedComplexity = 20 in {
 476   // MOVSSrm zeros the high parts of the register; represent this
 477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 484
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 497
 498   // Represent the same patterns above but in the form they appear for
 499   // 256-bit types
 500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 509   }
 510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 512             (SUBREG_TO_REG (i32 0),
 513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 514                            sub_xmm)>;
 515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 517             (SUBREG_TO_REG (i64 0),
 518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 519                            sub_xmm)>;
 520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 523
 524   // Move low f64 and clear high bits.
 525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 526             (SUBREG_TO_REG (i32 0),
 527               (VMOVSDrr (v2f64 (V_SET0)),
 528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 529
 530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 531             (SUBREG_TO_REG (i32 0),
 532               (VMOVSDrr (v2i64 (V_SET0)),
 533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 534
 535 // Extract and store.
 536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 537                    addr:$dst),
 538             (VMOVSSmr addr:$dst,
 539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 541                    addr:$dst),
 542             (VMOVSDmr addr:$dst,
 543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 544
 545   // Shuffle with VMOVSS
 546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 549             (VMOVSSrr (v4i32 VR128:$src1),
 550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 552             (VMOVSSrr (v4f32 VR128:$src1),
 553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 554
 555   // 256-bit variants
 556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 557             (SUBREG_TO_REG (i32 0),
 558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 561             (SUBREG_TO_REG (i32 0),
 562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 564
 565   // Shuffle with VMOVSD
 566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 569             (VMOVSDrr (v2i64 VR128:$src1),
 570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2f64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 576                                                    sub_sd))>;
 577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 579                                                    sub_sd))>;
 580
 581   // 256-bit variants
 582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 583             (SUBREG_TO_REG (i32 0),
 584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 587             (SUBREG_TO_REG (i32 0),
 588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 590
 591
 592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 593   // is during lowering, where it's not possible to recognize the fold cause
 594   // it has two uses through a bitcast. One use disappears at isel time and the
 595   // fold opportunity reappears.
 596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 598                                                    sub_sd))>;
 599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 601                                                    sub_sd))>;
 602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 604                                                    sub_sd))>;
 605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 607                                                    sub_sd))>;
 608 }
 609
 610 let Predicates = [HasSSE1] in {
 611   let AddedComplexity = 15 in {
 612   // Extract the low 32-bit value from one vector and insert it into another.
 613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 614             (MOVSSrr (v4f32 VR128:$src1),
 615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 617             (MOVSSrr (v4i32 VR128:$src1),
 618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 619
 620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 621   // MOVSS to the lower bits.
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 625             (MOVSSrr (v4f32 (V_SET0)),
 626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 628             (MOVSSrr (v4i32 (V_SET0)),
 629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 630   }
 631
 632   let AddedComplexity = 20 in {
 633   // MOVSSrm zeros the high parts of the register; represent this
 634   // with SUBREG_TO_REG.
 635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 641   }
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (MOVSSmr addr:$dst,
 647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 648
 649   // Shuffle with MOVSS
 650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 651             (MOVSSrr VR128:$src1, FR32:$src2)>;
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (MOVSSrr (v4i32 VR128:$src1),
 654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (MOVSSrr (v4f32 VR128:$src1),
 657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 658 }
 659
 660 let Predicates = [HasSSE2] in {
 661   let AddedComplexity = 15 in {
 662   // Extract the low 64-bit value from one vector and insert it into another.
 663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 664             (MOVSDrr (v2f64 VR128:$src1),
 665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 667             (MOVSDrr (v2i64 VR128:$src1),
 668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 669
 670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 675
 676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 677   // MOVSD to the lower bits.
 678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 680   }
 681
 682   let AddedComplexity = 20 in {
 683   // MOVSDrm zeros the high parts of the register; represent this
 684   // with SUBREG_TO_REG.
 685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 693   def : Pat<(v2f64 (X86vzload addr:$src)),
 694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 695   }
 696
 697   // Extract and store.
 698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 699                    addr:$dst),
 700             (MOVSDmr addr:$dst,
 701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 702
 703   // Shuffle with MOVSD
 704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 705             (MOVSDrr VR128:$src1, FR64:$src2)>;
 706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 707             (MOVSDrr (v2i64 VR128:$src1),
 708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr (v2f64 VR128:$src1),
 711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 716
 717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 718   // is during lowering, where it's not possible to recognize the fold cause
 719   // it has two uses through a bitcast. One use disappears at isel time and the
 720   // fold opportunity reappears.
 721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 729 }
 730
 731 //===----------------------------------------------------------------------===//
 732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 733 //===----------------------------------------------------------------------===//
 734
 735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 736                             X86MemOperand x86memop, PatFrag ld_frag,
 737                             string asm, Domain d,
 738                             bit IsReMaterializable = 1> {
 739 let neverHasSideEffects = 1 in
 740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
 742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
 746 }
 747
 748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 749                               "movaps", SSEPackedSingle>, TB, VEX;
 750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 753                               "movups", SSEPackedSingle>, TB, VEX;
 754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 756
 757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 758                               "movaps", SSEPackedSingle>, TB, VEX;
 759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 762                               "movups", SSEPackedSingle>, TB, VEX;
 763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 766                               "movaps", SSEPackedSingle>, TB;
 767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 768                               "movapd", SSEPackedDouble>, TB, OpSize;
 769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 770                               "movups", SSEPackedSingle>, TB;
 771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 773
 774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 790                    "movapd\t{$src, $dst|$dst, $src}",
 791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 793                    "movups\t{$src, $dst|$dst, $src}",
 794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 796                    "movupd\t{$src, $dst|$dst, $src}",
 797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 798
 799 // For disassembler
 800 let isCodeGenOnly = 1 in {
 801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 802                           (ins VR128:$src),
 803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 805                            (ins VR128:$src),
 806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 808                            (ins VR128:$src),
 809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 811                            (ins VR128:$src),
 812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 814                             (ins VR256:$src),
 815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 817                             (ins VR256:$src),
 818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 820                             (ins VR256:$src),
 821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 823                             (ins VR256:$src),
 824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 825 }
 826
 827 let Predicates = [HasAVX] in {
 828 def : Pat<(v8i32 (X86vzmovl
 829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 831 def : Pat<(v4i64 (X86vzmovl
 832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 834 def : Pat<(v8f32 (X86vzmovl
 835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 837 def : Pat<(v4f64 (X86vzmovl
 838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 840 }
 841
 842
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 847
 848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movapd\t{$src, $dst|$dst, $src}",
 853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movups\t{$src, $dst|$dst, $src}",
 856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 858                    "movupd\t{$src, $dst|$dst, $src}",
 859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 860
 861 // For disassembler
 862 let isCodeGenOnly = 1 in {
 863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 864                          "movaps\t{$src, $dst|$dst, $src}", []>;
 865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movapd\t{$src, $dst|$dst, $src}", []>;
 867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movups\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movupd\t{$src, $dst|$dst, $src}", []>;
 871 }
 872
 873 let Predicates = [HasAVX] in {
 874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 875             (VMOVUPSmr addr:$dst, VR128:$src)>;
 876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 877             (VMOVUPDmr addr:$dst, VR128:$src)>;
 878 }
 879
 880 let Predicates = [HasSSE1] in
 881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 882             (MOVUPSmr addr:$dst, VR128:$src)>;
 883 let Predicates = [HasSSE2] in
 884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 885             (MOVUPDmr addr:$dst, VR128:$src)>;
 886
 887 // Use vmovaps/vmovups for AVX integer load/store.
 888 let Predicates = [HasAVX] in {
 889   // 128-bit load/store
 890   def : Pat<(alignedloadv2i64 addr:$src),
 891             (VMOVAPSrm addr:$src)>;
 892   def : Pat<(loadv2i64 addr:$src),
 893             (VMOVUPSrm addr:$src)>;
 894
 895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 896             (VMOVAPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 904             (VMOVUPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911
 912   // 256-bit load/store
 913   def : Pat<(alignedloadv4i64 addr:$src),
 914             (VMOVAPSYrm addr:$src)>;
 915   def : Pat<(loadv4i64 addr:$src),
 916             (VMOVUPSYrm addr:$src)>;
 917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933 }
 934
 935 // Use movaps / movups for SSE integer load / store (one byte shorter).
 936 // The instructions selected below are then converted to MOVDQA/MOVDQU
 937 // during the SSE domain pass.
 938 let Predicates = [HasSSE1] in {
 939   def : Pat<(alignedloadv2i64 addr:$src),
 940             (MOVAPSrm addr:$src)>;
 941   def : Pat<(loadv2i64 addr:$src),
 942             (MOVUPSrm addr:$src)>;
 943
 944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 945             (MOVAPSmr addr:$dst, VR128:$src)>;
 946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 953             (MOVUPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960 }
 961
 962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 963 // bits are disregarded. FIXME: Set encoding to pseudo!
 964 let neverHasSideEffects = 1 in {
 965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 970                      "movaps\t{$src, $dst|$dst, $src}", []>;
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}", []>;
 973 }
 974
 975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 976 // bits are disregarded. FIXME: Set encoding to pseudo!
 977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 978 let isCodeGenOnly = 1 in {
 979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 980                          "movaps\t{$src, $dst|$dst, $src}",
 981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 983                          "movapd\t{$src, $dst|$dst, $src}",
 984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 985 }
 986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 987                      "movaps\t{$src, $dst|$dst, $src}",
 988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 990                      "movapd\t{$src, $dst|$dst, $src}",
 991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // SSE 1 & 2 - Move Low packed FP Instructions
 996 //===----------------------------------------------------------------------===//
 997
 998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                          (undef)), (iPTR 0))), addr:$dst)]>,
1197                    VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (unpckh VR128:$src, (undef))),
1202                                  (iPTR 0))), addr:$dst)]>,
1203                    VEX;
1204 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhps\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1208                                          (undef)), (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (unpckh VR128:$src, (undef))),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241
1242   // Store patterns
1243   def : Pat<(store (f64 (vector_extract
1244             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1246             (VMOVHPSmr addr:$dst, VR128:$src)>;
1247   def : Pat<(store (f64 (vector_extract
1248             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1249             (VMOVHPDmr addr:$dst, VR128:$src)>;
1250 }
1251
1252 let Predicates = [HasSSE1] in {
1253   // MOVHPS patterns
1254   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265
1266   // Store patterns
1267   def : Pat<(store (f64 (vector_extract
1268             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1269                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1270             (MOVHPSmr addr:$dst, VR128:$src)>;
1271 }
1272
1273 let Predicates = [HasSSE2] in {
1274   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1275   // is during lowering, where it's not possible to recognize the load fold
1276   // cause it has two uses through a bitcast. One use disappears at isel time
1277   // and the fold opportunity reappears.
1278   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1283   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1284                       (scalar_to_vector (loadf64 addr:$src2)))),
1285             (MOVHPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (f64 (vector_extract
1289             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1290             (MOVHPDmr addr:$dst, VR128:$src)>;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let AddedComplexity = 20 in {
1298   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1299                                        (ins VR128:$src1, VR128:$src2),
1300                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1301                       [(set VR128:$dst,
1302                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1303                       VEX_4V;
1304   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1305                                        (ins VR128:$src1, VR128:$src2),
1306                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1307                       [(set VR128:$dst,
1308                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1317   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movhlps\t{$src2, $dst|$dst, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1322 }
1323
1324 let Predicates = [HasAVX] in {
1325   // MOVLHPS patterns
1326   let AddedComplexity = 20 in {
1327     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1328     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1329               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1330   }
1331   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1332             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1333   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1334             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1335   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1336             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1337
1338   // MOVHLPS patterns
1339   let AddedComplexity = 20 in {
1340     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1341     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1342               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1343
1344     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1345     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1346               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1347     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1348               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1349   }
1350
1351   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1352             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1354             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1355 }
1356
1357 let Predicates = [HasSSE1] in {
1358   // MOVLHPS patterns
1359   let AddedComplexity = 20 in {
1360     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1361     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1362               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1363   }
1364   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1365             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1366   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1367             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1368   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1369             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1370
1371   // MOVHLPS patterns
1372   let AddedComplexity = 20 in {
1373     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1374     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1375               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1376
1377     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1378     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1379               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1380     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1381               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1382   }
1383
1384   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1385             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1386   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1387             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1388 }
1389
1390 //===----------------------------------------------------------------------===//
1391 // SSE 1 & 2 - Conversion Instructions
1392 //===----------------------------------------------------------------------===//
1393
1394 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1395                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1396                      string asm> {
1397   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1398                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1399   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1400                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1401 }
1402
1403 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1404                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1405                          string asm, Domain d> {
1406   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1407                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1408                         IIC_DEFAULT, d>;
1409   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1410                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1411                         IIC_DEFAULT, d>;
1412 }
1413
1414 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1415                           X86MemOperand x86memop, string asm> {
1416 let neverHasSideEffects = 1 in {
1417   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1418               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1419   let mayLoad = 1 in
1420   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1421               (ins DstRC:$src1, x86memop:$src),
1422               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1423 } // neverHasSideEffects = 1
1424 }
1425
1426 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1427                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1428                                 VEX_LIG;
1429 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1430                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1431                                 VEX_W, VEX_LIG;
1432 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1433                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1434                                 VEX_LIG;
1435 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1436                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1437                                 VEX, VEX_W, VEX_LIG;
1438
1439 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1440 // register, but the same isn't true when only using memory operands,
1441 // provide other assembly "l" and "q" forms to address this explicitly
1442 // where appropriate to do so.
1443 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1444                                   VEX_4V, VEX_LIG;
1445 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1446                                   VEX_4V, VEX_W, VEX_LIG;
1447 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1448                                   VEX_4V, VEX_LIG;
1449 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1450                                   VEX_4V, VEX_LIG;
1451 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1452                                   VEX_4V, VEX_W, VEX_LIG;
1453
1454 let Predicates = [HasAVX], AddedComplexity = 1 in {
1455   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1456             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1457   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1458             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1459   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1460             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1461   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1462             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1463
1464   def : Pat<(f32 (sint_to_fp GR32:$src)),
1465             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1466   def : Pat<(f32 (sint_to_fp GR64:$src)),
1467             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1468   def : Pat<(f64 (sint_to_fp GR32:$src)),
1469             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1470   def : Pat<(f64 (sint_to_fp GR64:$src)),
1471             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1472 }
1473
1474 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1475                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1476 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1477                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1478 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1479                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1480 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1481                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1482 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1483                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1484 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1485                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1486 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1487                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1488 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1489                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1490
1491 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1492 // and/or XMM operand(s).
1493
1494 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1495                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1496                          string asm> {
1497   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1498               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1499               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1500   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1501               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1502               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1503 }
1504
1505 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1506                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1507                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1508   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1509               !if(Is2Addr,
1510                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1511                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1512               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1513   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1514               (ins DstRC:$src1, x86memop:$src2),
1515               !if(Is2Addr,
1516                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1517                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1518               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1519 }
1520
1521 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1522                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1523 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1524                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1525                   XD, VEX, VEX_W, VEX_LIG;
1526
1527 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1528                 f128mem, load, "cvtsd2si{l}">, XD;
1529 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1530                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1531
1532
1533 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1534           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1535 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1536           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1537           VEX_W;
1538 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1539           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1540 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1541           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1542           VEX_4V, VEX_W;
1543
1544 let Constraints = "$src1 = $dst" in {
1545   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1546                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1547                         "cvtsi2ss">, XS;
1548   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1549                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1550                         "cvtsi2ss{q}">, XS, REX_W;
1551   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1552                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1553                         "cvtsi2sd">, XD;
1554   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1555                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1556                         "cvtsi2sd">, XD, REX_W;
1557 }
1558
1559 /// SSE 1 Only
1560
1561 // Aliases for intrinsics
1562 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1563                                     f32mem, load, "cvttss2si">, XS, VEX;
1564 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1565                                     int_x86_sse_cvttss2si64, f32mem, load,
1566                                     "cvttss2si">, XS, VEX, VEX_W;
1567 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1568                                     f128mem, load, "cvttsd2si">, XD, VEX;
1569 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1570                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1571                                     "cvttsd2si">, XD, VEX, VEX_W;
1572 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1573                                     f32mem, load, "cvttss2si">, XS;
1574 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1575                                     int_x86_sse_cvttss2si64, f32mem, load,
1576                                     "cvttss2si{q}">, XS, REX_W;
1577 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1578                                     f128mem, load, "cvttsd2si">, XD;
1579 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1580                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1581                                     "cvttsd2si{q}">, XD, REX_W;
1582
1583 let Pattern = []<dag> in {
1584 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1585                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1586                                VEX, VEX_LIG;
1587 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1588                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1589                                VEX_W, VEX_LIG;
1590 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1591                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1592                                SSEPackedSingle>, TB, VEX;
1593 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1594                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1595                                SSEPackedSingle>, TB, VEX;
1596 }
1597
1598 let Pattern = []<dag> in {
1599 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1600                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1601 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1602                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1603 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1604                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1605                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1606 }
1607
1608 let Predicates = [HasAVX] in {
1609   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1610             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1611   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1612             (VCVTSS2SIrm addr:$src)>;
1613   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1614             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1615   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1616             (VCVTSS2SI64rm addr:$src)>;
1617 }
1618
1619 let Predicates = [HasSSE1] in {
1620   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1621             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1622   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1623             (CVTSS2SIrm addr:$src)>;
1624   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1625             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1626   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1627             (CVTSS2SI64rm addr:$src)>;
1628 }
1629
1630 /// SSE 2 Only
1631
1632 // Convert scalar double to scalar single
1633 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1634                        (ins FR64:$src1, FR64:$src2),
1635                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1636                       VEX_4V, VEX_LIG;
1637 let mayLoad = 1 in
1638 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1639                        (ins FR64:$src1, f64mem:$src2),
1640                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1641                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1642
1643 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1644           Requires<[HasAVX]>;
1645
1646 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1647                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1648                       [(set FR32:$dst, (fround FR64:$src))]>;
1649 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1650                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1651                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1652                   Requires<[HasSSE2, OptForSize]>;
1653
1654 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1655                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1656                       XS, VEX_4V;
1657 let Constraints = "$src1 = $dst" in
1658 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1659                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1660
1661 // Convert scalar single to scalar double
1662 // SSE2 instructions with XS prefix
1663 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1664                     (ins FR32:$src1, FR32:$src2),
1665                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1666                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1667 let mayLoad = 1 in
1668 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1669                     (ins FR32:$src1, f32mem:$src2),
1670                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1671                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1672
1673 let Predicates = [HasAVX] in {
1674   def : Pat<(f64 (fextend FR32:$src)),
1675             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1676   def : Pat<(fextend (loadf32 addr:$src)),
1677             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1678   def : Pat<(extloadf32 addr:$src),
1679             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1680 }
1681
1682 def : Pat<(extloadf32 addr:$src),
1683           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1684           Requires<[HasAVX, OptForSpeed]>;
1685
1686 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1687                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1688                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1689                  Requires<[HasSSE2]>;
1690 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1691                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1692                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1693                  Requires<[HasSSE2, OptForSize]>;
1694
1695 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1696 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1697 // combine.
1698 // Since these loads aren't folded into the fextend, we have to match it
1699 // explicitly here.
1700 def : Pat<(fextend (loadf32 addr:$src)),
1701           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1702 def : Pat<(extloadf32 addr:$src),
1703           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1704
1705 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1706                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1707                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1708                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1709                                        VR128:$src2))]>, XS, VEX_4V,
1710                     Requires<[HasAVX]>;
1711 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1712                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1713                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1714                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1715                                        (load addr:$src2)))]>, XS, VEX_4V,
1716                     Requires<[HasAVX]>;
1717 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1718 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1719                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1720                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1721                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1722                                        VR128:$src2))]>, XS,
1723                     Requires<[HasSSE2]>;
1724 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1725                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1726                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1727                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1728                                        (load addr:$src2)))]>, XS,
1729                     Requires<[HasSSE2]>;
1730 }
1731
1732 // Convert doubleword to packed single/double fp
1733 // SSE2 instructions without OpSize prefix
1734 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1735                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1736                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1737                      TB, VEX, Requires<[HasAVX]>;
1738 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1739                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1740                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1741                                         (bitconvert (memopv2i64 addr:$src))))]>,
1742                      TB, VEX, Requires<[HasAVX]>;
1743 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1744                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1745                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1746                      TB, Requires<[HasSSE2]>;
1747 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1748                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1749                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1750                                         (bitconvert (memopv2i64 addr:$src))))]>,
1751                      TB, Requires<[HasSSE2]>;
1752
1753 // FIXME: why the non-intrinsic version is described as SSE3?
1754 // SSE2 instructions with XS prefix
1755 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1756                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1757                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1758                      XS, VEX, Requires<[HasAVX]>;
1759 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1760                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1761                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1762                                         (bitconvert (memopv2i64 addr:$src))))]>,
1763                      XS, VEX, Requires<[HasAVX]>;
1764 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1765                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1766                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1767                      XS, Requires<[HasSSE2]>;
1768 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1769                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1770                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1771                                         (bitconvert (memopv2i64 addr:$src))))]>,
1772                      XS, Requires<[HasSSE2]>;
1773
1774
1775 // Convert packed single/double fp to doubleword
1776 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1777                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1778 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1779                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1780 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1781                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1782 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1783                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1784 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1785                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1786 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1787                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1788
1789 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1790                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1791                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1792                         VEX;
1793 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1794                          (ins f128mem:$src),
1795                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1796                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1797                                             (memop addr:$src)))]>, VEX;
1798 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1799                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1800                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1801 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1802                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1803                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1804                                             (memop addr:$src)))]>;
1805
1806 // SSE2 packed instructions with XD prefix
1807 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1808                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1809                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1810                      XD, VEX, Requires<[HasAVX]>;
1811 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1812                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1813                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1814                                           (memop addr:$src)))]>,
1815                      XD, VEX, Requires<[HasAVX]>;
1816 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1817                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1818                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1819                      XD, Requires<[HasSSE2]>;
1820 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1821                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1822                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1823                                           (memop addr:$src)))]>,
1824                      XD, Requires<[HasSSE2]>;
1825
1826
1827 // Convert with truncation packed single/double fp to doubleword
1828 // SSE2 packed instructions with XS prefix
1829 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1830                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1831                         [(set VR128:$dst,
1832                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1833 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1834                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1835                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1836                                            (memop addr:$src)))]>, VEX;
1837 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1838                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1839                          [(set VR256:$dst,
1840                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1841 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1842                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1843                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1844                                             (memopv8f32 addr:$src)))]>, VEX;
1845
1846 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1847                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1848                       [(set VR128:$dst,
1849                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1850 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1851                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1852                       [(set VR128:$dst,
1853                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1854
1855 let Predicates = [HasAVX] in {
1856   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1857             (Int_VCVTDQ2PSrr VR128:$src)>;
1858   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1859             (Int_VCVTDQ2PSrm addr:$src)>;
1860
1861   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1862             (VCVTTPS2DQrr VR128:$src)>;
1863   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1864             (VCVTTPS2DQrm addr:$src)>;
1865
1866   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1867             (VCVTDQ2PSYrr VR256:$src)>;
1868   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1869             (VCVTDQ2PSYrm addr:$src)>;
1870
1871   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1872             (VCVTTPS2DQYrr VR256:$src)>;
1873   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1874             (VCVTTPS2DQYrm addr:$src)>;
1875 }
1876
1877 let Predicates = [HasSSE2] in {
1878   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1879             (Int_CVTDQ2PSrr VR128:$src)>;
1880   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1881             (Int_CVTDQ2PSrm addr:$src)>;
1882
1883   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1884             (CVTTPS2DQrr VR128:$src)>;
1885   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1886             (CVTTPS2DQrm addr:$src)>;
1887 }
1888
1889 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1890                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1891                         [(set VR128:$dst,
1892                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1893 let isCodeGenOnly = 1 in
1894 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1895                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1896                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1897                                                (memop addr:$src)))]>, VEX;
1898 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1899                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1900                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1901 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1902                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1903                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1904                                         (memop addr:$src)))]>;
1905
1906 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1907 // register, but the same isn't true when using memory operands instead.
1908 // Provide other assembly rr and rm forms to address this explicitly.
1909 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1910                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1911
1912 // XMM only
1913 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1914                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1915 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1916                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1917
1918 // YMM only
1919 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1920                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1921 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1922                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1923
1924 // Convert packed single to packed double
1925 let Predicates = [HasAVX] in {
1926                   // SSE2 instructions without OpSize prefix
1927 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1928                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1929 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1930                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1931 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1932                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1933 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1934                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1935 }
1936 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1937                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1938 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1939                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1940
1941 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1942                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1943                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1944                      TB, VEX, Requires<[HasAVX]>;
1945 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1946                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1947                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1948                                           (load addr:$src)))]>,
1949                      TB, VEX, Requires<[HasAVX]>;
1950 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1951                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1952                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1953                      TB, Requires<[HasSSE2]>;
1954 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1955                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1956                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1957                                           (load addr:$src)))]>,
1958                      TB, Requires<[HasSSE2]>;
1959
1960 // Convert packed double to packed single
1961 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1962 // register, but the same isn't true when using memory operands instead.
1963 // Provide other assembly rr and rm forms to address this explicitly.
1964 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1965                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1966 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1967                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1968
1969 // XMM only
1970 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1971                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1972 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1973                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1974
1975 // YMM only
1976 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1977                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1978 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1979                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1980 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1981                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1982 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1983                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1984
1985
1986 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1987                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1988                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1989 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
1990                          (ins f128mem:$src),
1991                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1992                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1993                                             (memop addr:$src)))]>;
1994 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1995                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1996                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1997 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1998                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1999                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2000                                             (memop addr:$src)))]>;
2001
2002 // AVX 256-bit register conversion intrinsics
2003 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2004 // whenever possible to avoid declaring two versions of each one.
2005 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2006           (VCVTDQ2PSYrr VR256:$src)>;
2007 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2008           (VCVTDQ2PSYrm addr:$src)>;
2009
2010 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2011           (VCVTPD2PSYrr VR256:$src)>;
2012 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2013           (VCVTPD2PSYrm addr:$src)>;
2014
2015 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2016           (VCVTPS2DQYrr VR256:$src)>;
2017 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2018           (VCVTPS2DQYrm addr:$src)>;
2019
2020 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2021           (VCVTPS2PDYrr VR128:$src)>;
2022 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2023           (VCVTPS2PDYrm addr:$src)>;
2024
2025 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2026           (VCVTTPD2DQYrr VR256:$src)>;
2027 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2028           (VCVTTPD2DQYrm addr:$src)>;
2029
2030 // Match fround and fextend for 128/256-bit conversions
2031 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2032           (VCVTPD2PSYrr VR256:$src)>;
2033 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2034           (VCVTPD2PSYrm addr:$src)>;
2035
2036 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2037           (VCVTPS2PDYrr VR128:$src)>;
2038 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2039           (VCVTPS2PDYrm addr:$src)>;
2040
2041 //===----------------------------------------------------------------------===//
2042 // SSE 1 & 2 - Compare Instructions
2043 //===----------------------------------------------------------------------===//
2044
2045 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2046 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2047                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2048                             string asm, string asm_alt> {
2049   def rr : SIi8<0xC2, MRMSrcReg,
2050                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2051                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2052   def rm : SIi8<0xC2, MRMSrcMem,
2053                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2054                 [(set RC:$dst, (OpNode (VT RC:$src1),
2055                                          (ld_frag addr:$src2), imm:$cc))]>;
2056
2057   // Accept explicit immediate argument form instead of comparison code.
2058   let neverHasSideEffects = 1 in {
2059     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2060                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2061     let mayLoad = 1 in
2062     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2063                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2064   }
2065 }
2066
2067 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2068                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2069                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2070                  XS, VEX_4V, VEX_LIG;
2071 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2072                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2073                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2074                  XD, VEX_4V, VEX_LIG;
2075
2076 let Constraints = "$src1 = $dst" in {
2077   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2078                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2079                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2080                   XS;
2081   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2082                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2083                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2084                   XD;
2085 }
2086
2087 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2088                          Intrinsic Int, string asm> {
2089   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2090                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2091                         [(set VR128:$dst, (Int VR128:$src1,
2092                                                VR128:$src, imm:$cc))]>;
2093   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2094                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2095                         [(set VR128:$dst, (Int VR128:$src1,
2096                                                (load addr:$src), imm:$cc))]>;
2097 }
2098
2099 // Aliases to match intrinsics which expect XMM operand(s).
2100 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2101                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2102                      XS, VEX_4V;
2103 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2104                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2105                      XD, VEX_4V;
2106 let Constraints = "$src1 = $dst" in {
2107   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2108                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2109   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2110                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2111 }
2112
2113
2114 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2115 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2116                             ValueType vt, X86MemOperand x86memop,
2117                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2118   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2119                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2120                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2121                      IIC_DEFAULT, d>;
2122   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2123                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2124                      [(set EFLAGS, (OpNode (vt RC:$src1),
2125                                            (ld_frag addr:$src2)))],
2126                                            IIC_DEFAULT, d>;
2127 }
2128
2129 let Defs = [EFLAGS] in {
2130   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2131                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2132   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2133                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2134                                   VEX_LIG;
2135   let Pattern = []<dag> in {
2136     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2137                                     "comiss", SSEPackedSingle>, TB, VEX,
2138                                     VEX_LIG;
2139     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2140                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2141                                     VEX_LIG;
2142   }
2143
2144   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2145                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2146   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2147                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2148
2149   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2150                             load, "comiss", SSEPackedSingle>, TB, VEX;
2151   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2152                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2153   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2154                                   "ucomiss", SSEPackedSingle>, TB;
2155   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2156                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2157
2158   let Pattern = []<dag> in {
2159     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2160                                     "comiss", SSEPackedSingle>, TB;
2161     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2162                                     "comisd", SSEPackedDouble>, TB, OpSize;
2163   }
2164
2165   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2166                               load, "ucomiss", SSEPackedSingle>, TB;
2167   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2168                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2169
2170   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2171                                   "comiss", SSEPackedSingle>, TB;
2172   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2173                                   "comisd", SSEPackedDouble>, TB, OpSize;
2174 } // Defs = [EFLAGS]
2175
2176 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2177 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2178                             Intrinsic Int, string asm, string asm_alt,
2179                             Domain d> {
2180   let isAsmParserOnly = 1 in {
2181     def rri : PIi8<0xC2, MRMSrcReg,
2182                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2183                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2184                IIC_DEFAULT, d>;
2185     def rmi : PIi8<0xC2, MRMSrcMem,
2186                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2187                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2188                IIC_DEFAULT, d>;
2189   }
2190
2191   // Accept explicit immediate argument form instead of comparison code.
2192   def rri_alt : PIi8<0xC2, MRMSrcReg,
2193              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2194              asm_alt, [], IIC_DEFAULT, d>;
2195   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2196              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2197              asm_alt, [], IIC_DEFAULT, d>;
2198 }
2199
2200 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2201                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2202                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2203                SSEPackedSingle>, TB, VEX_4V;
2204 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2205                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2206                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2207                SSEPackedDouble>, TB, OpSize, VEX_4V;
2208 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2209                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2210                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2211                SSEPackedSingle>, TB, VEX_4V;
2212 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2213                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2214                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2215                SSEPackedDouble>, TB, OpSize, VEX_4V;
2216 let Constraints = "$src1 = $dst" in {
2217   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2218                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2219                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2220                  SSEPackedSingle>, TB;
2221   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2222                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2223                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2224                  SSEPackedDouble>, TB, OpSize;
2225 }
2226
2227 let Predicates = [HasAVX] in {
2228 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2229           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2230 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2231           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2232 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2233           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2234 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2235           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2236
2237 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2238           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2239 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2240           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2241 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2242           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2243 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2244           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2245 }
2246
2247 let Predicates = [HasSSE1] in {
2248 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2249           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2250 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2251           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2252 }
2253
2254 let Predicates = [HasSSE2] in {
2255 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2256           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2257 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2258           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2259 }
2260
2261 //===----------------------------------------------------------------------===//
2262 // SSE 1 & 2 - Shuffle Instructions
2263 //===----------------------------------------------------------------------===//
2264
2265 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2266 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2267                          ValueType vt, string asm, PatFrag mem_frag,
2268                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2269   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2270                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2271                    [(set RC:$dst, (vt (shufp:$src3
2272                             RC:$src1, (mem_frag addr:$src2))))],
2273                             IIC_DEFAULT, d>;
2274   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2275     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2276                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2277                    [(set RC:$dst,
2278                             (vt (shufp:$src3 RC:$src1, RC:$src2)))],
2279                             IIC_DEFAULT, d>;
2280 }
2281
2282 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2283            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2284            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2285 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2286            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2287            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2288 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2289            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2290            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2291 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2292            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2293            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2294
2295 let Constraints = "$src1 = $dst" in {
2296   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2297                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2298                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2299                     TB;
2300   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2301                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2302                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2303                     TB, OpSize;
2304 }
2305
2306 let Predicates = [HasAVX] in {
2307   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2308                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2309             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2310   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2311             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2312   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2313                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2314             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2315   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2316             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2317   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2318   // fall back to this for SSE1)
2319   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2320             (VSHUFPSrri VR128:$src2, VR128:$src1,
2321                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2322   // Special unary SHUFPSrri case.
2323   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2324             (VSHUFPSrri VR128:$src1, VR128:$src1,
2325                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2326   // Special binary v4i32 shuffle cases with SHUFPS.
2327   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2328             (VSHUFPSrri VR128:$src1, VR128:$src2,
2329                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2330   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2331                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2332             (VSHUFPSrmi VR128:$src1, addr:$src2,
2333                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2334   // Special unary SHUFPDrri cases.
2335   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2336             (VSHUFPDrri VR128:$src1, VR128:$src1,
2337                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2338   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2339             (VSHUFPDrri VR128:$src1, VR128:$src1,
2340                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2341   // Special binary v2i64 shuffle cases using SHUFPDrri.
2342   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2343             (VSHUFPDrri VR128:$src1, VR128:$src2,
2344                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2345
2346   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2347                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2348             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2349   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2350                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2351             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2352   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2353             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2354   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2355             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2356
2357   // 256-bit patterns
2358   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2359             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2360   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2361                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2362             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2363
2364   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2365             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2366   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2367                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2368             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2369
2370   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2371             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2372   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2373                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2374             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2375
2376   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2377             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2378   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2379                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2380             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2381 }
2382
2383 let Predicates = [HasSSE1] in {
2384   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2385                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2386             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2387   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2388             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2389   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2390                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2391             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2392   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2393             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2394   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2395   // fall back to this for SSE1)
2396   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2397             (SHUFPSrri VR128:$src2, VR128:$src1,
2398                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2399   // Special unary SHUFPSrri case.
2400   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2401             (SHUFPSrri VR128:$src1, VR128:$src1,
2402                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2403 }
2404
2405 let Predicates = [HasSSE2] in {
2406   // Special binary v4i32 shuffle cases with SHUFPS.
2407   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2408             (SHUFPSrri VR128:$src1, VR128:$src2,
2409                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2410   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2411                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2412             (SHUFPSrmi VR128:$src1, addr:$src2,
2413                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2414   // Special unary SHUFPDrri cases.
2415   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2416             (SHUFPDrri VR128:$src1, VR128:$src1,
2417                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2418   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2419             (SHUFPDrri VR128:$src1, VR128:$src1,
2420                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2421   // Special binary v2i64 shuffle cases using SHUFPDrri.
2422   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2423             (SHUFPDrri VR128:$src1, VR128:$src2,
2424                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2425   // Generic SHUFPD patterns
2426   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2427                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2428             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2429   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2430                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2431             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2432   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2433             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2434   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2435             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2436 }
2437
2438 //===----------------------------------------------------------------------===//
2439 // SSE 1 & 2 - Unpack Instructions
2440 //===----------------------------------------------------------------------===//
2441
2442 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2443 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2444                                    PatFrag mem_frag, RegisterClass RC,
2445                                    X86MemOperand x86memop, string asm,
2446                                    Domain d> {
2447     def rr : PI<opc, MRMSrcReg,
2448                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2449                 asm, [(set RC:$dst,
2450                            (vt (OpNode RC:$src1, RC:$src2)))],
2451                            IIC_DEFAULT, d>;
2452     def rm : PI<opc, MRMSrcMem,
2453                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2454                 asm, [(set RC:$dst,
2455                            (vt (OpNode RC:$src1,
2456                                        (mem_frag addr:$src2))))],
2457                                        IIC_DEFAULT, d>;
2458 }
2459
2460 let AddedComplexity = 10 in {
2461   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2462         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2463                        SSEPackedSingle>, TB, VEX_4V;
2464   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2465         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2466                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2467   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2468         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2469                        SSEPackedSingle>, TB, VEX_4V;
2470   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2471         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2472                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2473
2474   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2475         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedSingle>, TB, VEX_4V;
2477   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2478         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2480   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2481         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                        SSEPackedSingle>, TB, VEX_4V;
2483   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2484         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2485                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2486
2487   let Constraints = "$src1 = $dst" in {
2488     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2489           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2490                          SSEPackedSingle>, TB;
2491     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2492           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2493                          SSEPackedDouble>, TB, OpSize;
2494     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2495           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2496                          SSEPackedSingle>, TB;
2497     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2498           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2499                          SSEPackedDouble>, TB, OpSize;
2500   } // Constraints = "$src1 = $dst"
2501 } // AddedComplexity
2502
2503 let Predicates = [HasAVX], AddedComplexity = 1 in {
2504   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2505             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2506   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2507             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2508   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2509             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2510   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2511             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2512
2513   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2514             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2515   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2516             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2517   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2518             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2519   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2520             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2521
2522   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2523             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2524   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2525             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2526   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2527             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2528   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2529             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2530
2531   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2532             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2533   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2534             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2535   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2536             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2537   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2538             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2539
2540   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2541   // problem is during lowering, where it's not possible to recognize the load
2542   // fold cause it has two uses through a bitcast. One use disappears at isel
2543   // time and the fold opportunity reappears.
2544   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2545             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2546 }
2547
2548 let Predicates = [HasSSE1] in {
2549   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2550             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2551   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2552             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2553   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2554             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2555   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2556             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2557 }
2558
2559 let Predicates = [HasSSE2] in {
2560   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2561             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2562   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2563             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2564   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2565             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2566   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2567             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2568
2569   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2570   // problem is during lowering, where it's not possible to recognize the load
2571   // fold cause it has two uses through a bitcast. One use disappears at isel
2572   // time and the fold opportunity reappears.
2573   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2574             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2575 }
2576
2577 //===----------------------------------------------------------------------===//
2578 // SSE 1 & 2 - Extract Floating-Point Sign mask
2579 //===----------------------------------------------------------------------===//
2580
2581 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2582 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2583                                 Domain d> {
2584   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2585                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2586                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2587   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2588                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2589                 IIC_DEFAULT, d>, REX_W;
2590 }
2591
2592 let Predicates = [HasAVX] in {
2593   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2594                                         "movmskps", SSEPackedSingle>, TB, VEX;
2595   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2596                                         "movmskpd", SSEPackedDouble>, TB,
2597                                         OpSize, VEX;
2598   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2599                                         "movmskps", SSEPackedSingle>, TB, VEX;
2600   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2601                                         "movmskpd", SSEPackedDouble>, TB,
2602                                         OpSize, VEX;
2603
2604   def : Pat<(i32 (X86fgetsign FR32:$src)),
2605             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2606                                           sub_ss))>;
2607   def : Pat<(i64 (X86fgetsign FR32:$src)),
2608             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2609                                           sub_ss))>;
2610   def : Pat<(i32 (X86fgetsign FR64:$src)),
2611             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2612                                           sub_sd))>;
2613   def : Pat<(i64 (X86fgetsign FR64:$src)),
2614             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2615                                           sub_sd))>;
2616
2617   // Assembler Only
2618   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2619              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2620              SSEPackedSingle>, TB, VEX;
2621   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2622              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2623              SSEPackedDouble>, TB,
2624              OpSize, VEX;
2625   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2626              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2627              SSEPackedSingle>, TB, VEX;
2628   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2629              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2630              SSEPackedDouble>, TB,
2631              OpSize, VEX;
2632 }
2633
2634 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2635                                      SSEPackedSingle>, TB;
2636 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2637                                      SSEPackedDouble>, TB, OpSize;
2638
2639 def : Pat<(i32 (X86fgetsign FR32:$src)),
2640           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2641                                        sub_ss))>, Requires<[HasSSE1]>;
2642 def : Pat<(i64 (X86fgetsign FR32:$src)),
2643           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2644                                        sub_ss))>, Requires<[HasSSE1]>;
2645 def : Pat<(i32 (X86fgetsign FR64:$src)),
2646           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2647                                        sub_sd))>, Requires<[HasSSE2]>;
2648 def : Pat<(i64 (X86fgetsign FR64:$src)),
2649           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2650                                        sub_sd))>, Requires<[HasSSE2]>;
2651
2652 //===---------------------------------------------------------------------===//
2653 // SSE2 - Packed Integer Logical Instructions
2654 //===---------------------------------------------------------------------===//
2655
2656 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2657
2658 /// PDI_binop_rm - Simple SSE2 binary operator.
2659 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2660                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2661                         X86MemOperand x86memop, bit IsCommutable = 0,
2662                         bit Is2Addr = 1> {
2663   let isCommutable = IsCommutable in
2664   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2665        (ins RC:$src1, RC:$src2),
2666        !if(Is2Addr,
2667            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2668            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2669        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2670   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2671        (ins RC:$src1, x86memop:$src2),
2672        !if(Is2Addr,
2673            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2674            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2675        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2676                                      (bitconvert (memop_frag addr:$src2)))))]>;
2677 }
2678 } // ExeDomain = SSEPackedInt
2679
2680 // These are ordered here for pattern ordering requirements with the fp versions
2681
2682 let Predicates = [HasAVX] in {
2683 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2684                           i128mem, 1, 0>, VEX_4V;
2685 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2686                           i128mem, 1, 0>, VEX_4V;
2687 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2688                           i128mem, 1, 0>, VEX_4V;
2689 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2690                           i128mem, 0, 0>, VEX_4V;
2691 }
2692
2693 let Constraints = "$src1 = $dst" in {
2694 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2695                          i128mem, 1>;
2696 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2697                          i128mem, 1>;
2698 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2699                          i128mem, 1>;
2700 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2701                           i128mem, 0>;
2702 } // Constraints = "$src1 = $dst"
2703
2704 let Predicates = [HasAVX2] in {
2705 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2706                            i256mem, 1, 0>, VEX_4V;
2707 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2708                            i256mem, 1, 0>, VEX_4V;
2709 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2710                            i256mem, 1, 0>, VEX_4V;
2711 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2712                             i256mem, 0, 0>, VEX_4V;
2713 }
2714
2715 //===----------------------------------------------------------------------===//
2716 // SSE 1 & 2 - Logical Instructions
2717 //===----------------------------------------------------------------------===//
2718
2719 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2720 ///
2721 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2722                                        SDNode OpNode> {
2723   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2724               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2725
2726   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2727         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2728
2729   let Constraints = "$src1 = $dst" in {
2730     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2731                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2732
2733     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2734                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2735   }
2736 }
2737
2738 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2739 let mayLoad = 0 in {
2740   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2741   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2742   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2743 }
2744
2745 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2746   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2747
2748 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2749 ///
2750 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2751                                    SDNode OpNode> {
2752   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2753   // are all promoted to v2i64, and the patterns are covered by the int
2754   // version. This is needed in SSE only, because v2i64 isn't supported on
2755   // SSE1, but only on SSE2.
2756   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2757        !strconcat(OpcodeStr, "ps"), f128mem, [],
2758        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2759                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2760
2761   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2762        !strconcat(OpcodeStr, "pd"), f128mem,
2763        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2764                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2765        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2766                                  (memopv2i64 addr:$src2)))], 0>,
2767                                                  TB, OpSize, VEX_4V;
2768   let Constraints = "$src1 = $dst" in {
2769     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2770          !strconcat(OpcodeStr, "ps"), f128mem,
2771          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2772          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2773                                    (memopv2i64 addr:$src2)))]>, TB;
2774
2775     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2776          !strconcat(OpcodeStr, "pd"), f128mem,
2777          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2778                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2779          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2780                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2781   }
2782 }
2783
2784 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2785 ///
2786 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2787                                      SDNode OpNode> {
2788     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2789           !strconcat(OpcodeStr, "ps"), f256mem,
2790           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2791           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2792                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2793
2794     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2795           !strconcat(OpcodeStr, "pd"), f256mem,
2796           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2797                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2798           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2799                                     (memopv4i64 addr:$src2)))], 0>,
2800                                     TB, OpSize, VEX_4V;
2801 }
2802
2803 // AVX 256-bit packed logical ops forms
2804 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2805 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2806 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2807 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2808
2809 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2810 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2811 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2812 let isCommutable = 0 in
2813   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2814
2815 //===----------------------------------------------------------------------===//
2816 // SSE 1 & 2 - Arithmetic Instructions
2817 //===----------------------------------------------------------------------===//
2818
2819 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2820 /// vector forms.
2821 ///
2822 /// In addition, we also have a special variant of the scalar form here to
2823 /// represent the associated intrinsic operation.  This form is unlike the
2824 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2825 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2826 ///
2827 /// These three forms can each be reg+reg or reg+mem.
2828 ///
2829
2830 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2831 /// classes below
2832 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2833                                   bit Is2Addr = 1> {
2834   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2835                             OpNode, FR32, f32mem, Is2Addr>, XS;
2836   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2837                             OpNode, FR64, f64mem, Is2Addr>, XD;
2838 }
2839
2840 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2841                                    bit Is2Addr = 1> {
2842   let mayLoad = 0 in {
2843   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2844               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2845   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2846               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2847   }
2848 }
2849
2850 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2851                                     SDNode OpNode> {
2852   let mayLoad = 0 in {
2853     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2854                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2855     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2856                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2857   }
2858 }
2859
2860 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2861                                       bit Is2Addr = 1> {
2862   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2863      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2864   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2865      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2866 }
2867
2868 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2869                                       bit Is2Addr = 1> {
2870   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2871      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2872                                               SSEPackedSingle, Is2Addr>, TB;
2873
2874   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2875      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2876                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2877 }
2878
2879 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2880   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2881      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2882       SSEPackedSingle, 0>, TB;
2883
2884   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2885      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2886       SSEPackedDouble, 0>, TB, OpSize;
2887 }
2888
2889 // Binary Arithmetic instructions
2890 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2891             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2892 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2893             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2894 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2895             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2896 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2897             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2898
2899 let isCommutable = 0 in {
2900   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2901               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2902   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2903               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2904   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2905               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2906   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2907               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2908   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2909               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2910   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2911               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2912               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2913               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2914   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2915               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2916   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2917               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2918               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2919               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2920 }
2921
2922 let Constraints = "$src1 = $dst" in {
2923   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2924              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2925              basic_sse12_fp_binop_s_int<0x58, "add">;
2926   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2927              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2928              basic_sse12_fp_binop_s_int<0x59, "mul">;
2929
2930   let isCommutable = 0 in {
2931     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2932                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2933                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2934     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2935                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2936                basic_sse12_fp_binop_s_int<0x5E, "div">;
2937     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2938                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2939                basic_sse12_fp_binop_s_int<0x5F, "max">,
2940                basic_sse12_fp_binop_p_int<0x5F, "max">;
2941     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2942                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2943                basic_sse12_fp_binop_s_int<0x5D, "min">,
2944                basic_sse12_fp_binop_p_int<0x5D, "min">;
2945   }
2946 }
2947
2948 /// Unop Arithmetic
2949 /// In addition, we also have a special variant of the scalar form here to
2950 /// represent the associated intrinsic operation.  This form is unlike the
2951 /// plain scalar form, in that it takes an entire vector (instead of a
2952 /// scalar) and leaves the top elements undefined.
2953 ///
2954 /// And, we have a special variant form for a full-vector intrinsic form.
2955
2956 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2957 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2958                           SDNode OpNode, Intrinsic F32Int> {
2959   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2960                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2961                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2962   // For scalar unary operations, fold a load into the operation
2963   // only in OptForSize mode. It eliminates an instruction, but it also
2964   // eliminates a whole-register clobber (the load), so it introduces a
2965   // partial register update condition.
2966   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2967                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2968                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2969             Requires<[HasSSE1, OptForSize]>;
2970   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2971                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2972                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2973   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2974                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2975                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2976 }
2977
2978 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2979 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2980   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2981                 !strconcat(OpcodeStr,
2982                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2983   let mayLoad = 1 in
2984   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2985                 !strconcat(OpcodeStr,
2986                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2987   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2988                 (ins VR128:$src1, ssmem:$src2),
2989                 !strconcat(OpcodeStr,
2990                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2991 }
2992
2993 /// sse1_fp_unop_p - SSE1 unops in packed form.
2994 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
2995   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2996               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
2997               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
2998   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2999                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3000                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3001 }
3002
3003 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3004 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3005   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3006               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3007               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3008   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3009                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3010                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3011 }
3012
3013 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3014 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3015                               Intrinsic V4F32Int> {
3016   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3017                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3018                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3019   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3020                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3021                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3022 }
3023
3024 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3025 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3026                                 Intrinsic V4F32Int> {
3027   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3028                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3029                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3030   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3031                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3032                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3033 }
3034
3035 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3036 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3037                           SDNode OpNode, Intrinsic F64Int> {
3038   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3039                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3040                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3041   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3042   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3043                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3044                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3045             Requires<[HasSSE2, OptForSize]>;
3046   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3047                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3048                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3049   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3050                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3051                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3052 }
3053
3054 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3055 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3056   let neverHasSideEffects = 1 in {
3057   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3058                !strconcat(OpcodeStr,
3059                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3060   let mayLoad = 1 in
3061   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3062                !strconcat(OpcodeStr,
3063                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3064   }
3065   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3066                (ins VR128:$src1, sdmem:$src2),
3067                !strconcat(OpcodeStr,
3068                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3069 }
3070
3071 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3072 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3073                           SDNode OpNode> {
3074   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3075               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3076               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3077   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3078                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3079                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3080 }
3081
3082 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3083 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3084   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3085               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3086               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3087   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3088                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3089                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3090 }
3091
3092 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3093 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3094                               Intrinsic V2F64Int> {
3095   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3096                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3097                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3098   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3099                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3100                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3101 }
3102
3103 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3104 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3105                                 Intrinsic V2F64Int> {
3106   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3107                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3108                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3109   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3110                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3111                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3112 }
3113
3114 let Predicates = [HasAVX] in {
3115   // Square root.
3116   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3117                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3118
3119   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3120                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3121                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3122                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3123                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3124                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3125                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3126                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3127                 VEX;
3128
3129   // Reciprocal approximations. Note that these typically require refinement
3130   // in order to obtain suitable precision.
3131   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3132   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3133                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3134                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3135                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3136
3137   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3138   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3139                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3140                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3141                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3142 }
3143
3144 let AddedComplexity = 1 in {
3145 def : Pat<(f32 (fsqrt FR32:$src)),
3146           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3147 def : Pat<(f32 (fsqrt (load addr:$src))),
3148           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3149           Requires<[HasAVX, OptForSize]>;
3150 def : Pat<(f64 (fsqrt FR64:$src)),
3151           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3152 def : Pat<(f64 (fsqrt (load addr:$src))),
3153           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3154           Requires<[HasAVX, OptForSize]>;
3155
3156 def : Pat<(f32 (X86frsqrt FR32:$src)),
3157           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3158 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3159           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3160           Requires<[HasAVX, OptForSize]>;
3161
3162 def : Pat<(f32 (X86frcp FR32:$src)),
3163           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3164 def : Pat<(f32 (X86frcp (load addr:$src))),
3165           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3166           Requires<[HasAVX, OptForSize]>;
3167 }
3168
3169 let Predicates = [HasAVX], AddedComplexity = 1 in {
3170   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3171             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3172                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3173                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3174                 sub_ss)>;
3175   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3176             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3177
3178   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3179             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3180                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3181                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3182                 sub_sd)>;
3183   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3184             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3185
3186   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3187             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3188                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3189                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3190                 sub_ss)>;
3191   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3192             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3193
3194   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3195             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3196                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3197                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3198                 sub_ss)>;
3199   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3200             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3201 }
3202
3203 // Square root.
3204 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3205              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3206              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3207              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3208              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3209              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3210
3211 // Reciprocal approximations. Note that these typically require refinement
3212 // in order to obtain suitable precision.
3213 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3214              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3215              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3216 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3217              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3218              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3219
3220 // There is no f64 version of the reciprocal approximation instructions.
3221
3222 //===----------------------------------------------------------------------===//
3223 // SSE 1 & 2 - Non-temporal stores
3224 //===----------------------------------------------------------------------===//
3225
3226 let AddedComplexity = 400 in { // Prefer non-temporal versions
3227   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3228                        (ins f128mem:$dst, VR128:$src),
3229                        "movntps\t{$src, $dst|$dst, $src}",
3230                        [(alignednontemporalstore (v4f32 VR128:$src),
3231                                                  addr:$dst)]>, VEX;
3232   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3233                        (ins f128mem:$dst, VR128:$src),
3234                        "movntpd\t{$src, $dst|$dst, $src}",
3235                        [(alignednontemporalstore (v2f64 VR128:$src),
3236                                                  addr:$dst)]>, VEX;
3237
3238   let ExeDomain = SSEPackedInt in
3239   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3240                            (ins f128mem:$dst, VR128:$src),
3241                            "movntdq\t{$src, $dst|$dst, $src}",
3242                            [(alignednontemporalstore (v2i64 VR128:$src),
3243                                                      addr:$dst)]>, VEX;
3244
3245   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3246             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3247
3248   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3249                        (ins f256mem:$dst, VR256:$src),
3250                        "movntps\t{$src, $dst|$dst, $src}",
3251                        [(alignednontemporalstore (v8f32 VR256:$src),
3252                                                  addr:$dst)]>, VEX;
3253   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3254                        (ins f256mem:$dst, VR256:$src),
3255                        "movntpd\t{$src, $dst|$dst, $src}",
3256                        [(alignednontemporalstore (v4f64 VR256:$src),
3257                                                  addr:$dst)]>, VEX;
3258   let ExeDomain = SSEPackedInt in
3259   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3260                       (ins f256mem:$dst, VR256:$src),
3261                       "movntdq\t{$src, $dst|$dst, $src}",
3262                       [(alignednontemporalstore (v4i64 VR256:$src),
3263                                                 addr:$dst)]>, VEX;
3264 }
3265
3266 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3267           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3268 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3269           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3270 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3271           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3272
3273 let AddedComplexity = 400 in { // Prefer non-temporal versions
3274 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3275                     "movntps\t{$src, $dst|$dst, $src}",
3276                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3277 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3278                     "movntpd\t{$src, $dst|$dst, $src}",
3279                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3280
3281 let ExeDomain = SSEPackedInt in
3282 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3283                     "movntdq\t{$src, $dst|$dst, $src}",
3284                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3285
3286 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3287           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3288
3289 // There is no AVX form for instructions below this point
3290 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3291                  "movnti{l}\t{$src, $dst|$dst, $src}",
3292                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3293                TB, Requires<[HasSSE2]>;
3294 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3295                      "movnti{q}\t{$src, $dst|$dst, $src}",
3296                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3297                   TB, Requires<[HasSSE2]>;
3298 }
3299
3300 //===----------------------------------------------------------------------===//
3301 // SSE 1 & 2 - Prefetch and memory fence
3302 //===----------------------------------------------------------------------===//
3303
3304 // Prefetch intrinsic.
3305 let Predicates = [HasSSE1] in {
3306 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3307     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3308 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3309     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3310 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3311     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3312 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3313     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3314 }
3315
3316 // Flush cache
3317 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3318                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3319               TB, Requires<[HasSSE2]>;
3320
3321 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3322 // was introduced with SSE2, it's backward compatible.
3323 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3324
3325 // Load, store, and memory fence
3326 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3327                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3328 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3329                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3330 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3331                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3332
3333 def : Pat<(X86SFence), (SFENCE)>;
3334 def : Pat<(X86LFence), (LFENCE)>;
3335 def : Pat<(X86MFence), (MFENCE)>;
3336
3337 //===----------------------------------------------------------------------===//
3338 // SSE 1 & 2 - Load/Store XCSR register
3339 //===----------------------------------------------------------------------===//
3340
3341 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3342                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3343 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3344                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3345
3346 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3347                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3348 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3349                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3350
3351 //===---------------------------------------------------------------------===//
3352 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3353 //===---------------------------------------------------------------------===//
3354
3355 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3356
3357 let neverHasSideEffects = 1 in {
3358 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3359                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3360 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3361                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3362 }
3363 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3364                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3365 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3366                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3367
3368 // For Disassembler
3369 let isCodeGenOnly = 1 in {
3370 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3371                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3372 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3373                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3374 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3375                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3376 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3377                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3378 }
3379
3380 let canFoldAsLoad = 1, mayLoad = 1 in {
3381 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3382                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3383 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3384                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3385 let Predicates = [HasAVX] in {
3386   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3387                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3388   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3389                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3390 }
3391 }
3392
3393 let mayStore = 1 in {
3394 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3395                      (ins i128mem:$dst, VR128:$src),
3396                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3397 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3398                      (ins i256mem:$dst, VR256:$src),
3399                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3400 let Predicates = [HasAVX] in {
3401 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3402                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3403 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3404                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3405 }
3406 }
3407
3408 let neverHasSideEffects = 1 in
3409 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3410                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3411
3412 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3413                    "movdqu\t{$src, $dst|$dst, $src}",
3414                    []>, XS, Requires<[HasSSE2]>;
3415
3416 // For Disassembler
3417 let isCodeGenOnly = 1 in {
3418 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3419                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3420
3421 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3422                        "movdqu\t{$src, $dst|$dst, $src}",
3423                        []>, XS, Requires<[HasSSE2]>;
3424 }
3425
3426 let canFoldAsLoad = 1, mayLoad = 1 in {
3427 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3428                    "movdqa\t{$src, $dst|$dst, $src}",
3429                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3430 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3431                    "movdqu\t{$src, $dst|$dst, $src}",
3432                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3433                  XS, Requires<[HasSSE2]>;
3434 }
3435
3436 let mayStore = 1 in {
3437 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3438                    "movdqa\t{$src, $dst|$dst, $src}",
3439                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3440 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3441                    "movdqu\t{$src, $dst|$dst, $src}",
3442                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3443                  XS, Requires<[HasSSE2]>;
3444 }
3445
3446 // Intrinsic forms of MOVDQU load and store
3447 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3448                        "vmovdqu\t{$src, $dst|$dst, $src}",
3449                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3450                      XS, VEX, Requires<[HasAVX]>;
3451
3452 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3453                        "movdqu\t{$src, $dst|$dst, $src}",
3454                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3455                      XS, Requires<[HasSSE2]>;
3456
3457 } // ExeDomain = SSEPackedInt
3458
3459 let Predicates = [HasAVX] in {
3460   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3461             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3462 }
3463
3464 //===---------------------------------------------------------------------===//
3465 // SSE2 - Packed Integer Arithmetic Instructions
3466 //===---------------------------------------------------------------------===//
3467
3468 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3469
3470 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3471                             RegisterClass RC, PatFrag memop_frag,
3472                             X86MemOperand x86memop, bit IsCommutable = 0,
3473                             bit Is2Addr = 1> {
3474   let isCommutable = IsCommutable in
3475   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3476        (ins RC:$src1, RC:$src2),
3477        !if(Is2Addr,
3478            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3479            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3480        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3481   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3482        (ins RC:$src1, x86memop:$src2),
3483        !if(Is2Addr,
3484            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3485            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3486        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3487 }
3488
3489 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3490                          string OpcodeStr, SDNode OpNode,
3491                          SDNode OpNode2, RegisterClass RC,
3492                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3493                          bit Is2Addr = 1> {
3494   // src2 is always 128-bit
3495   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3496        (ins RC:$src1, VR128:$src2),
3497        !if(Is2Addr,
3498            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3499            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3500        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3501   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3502        (ins RC:$src1, i128mem:$src2),
3503        !if(Is2Addr,
3504            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3505            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3506        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3507                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3508   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3509        (ins RC:$src1, i32i8imm:$src2),
3510        !if(Is2Addr,
3511            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3512            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3513        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3514 }
3515
3516 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3517 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3518                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3519                          PatFrag memop_frag, X86MemOperand x86memop,
3520                          bit IsCommutable = 0, bit Is2Addr = 1> {
3521   let isCommutable = IsCommutable in
3522   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3523        (ins RC:$src1, RC:$src2),
3524        !if(Is2Addr,
3525            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3526            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3527        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3528   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3529        (ins RC:$src1, x86memop:$src2),
3530        !if(Is2Addr,
3531            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3532            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3533        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3534                                      (bitconvert (memop_frag addr:$src2)))))]>;
3535 }
3536 } // ExeDomain = SSEPackedInt
3537
3538 // 128-bit Integer Arithmetic
3539
3540 let Predicates = [HasAVX] in {
3541 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3542                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3543 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3544                             i128mem, 1, 0>, VEX_4V;
3545 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3546                             i128mem, 1, 0>, VEX_4V;
3547 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3548                             i128mem, 1, 0>, VEX_4V;
3549 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3550                             i128mem, 1, 0>, VEX_4V;
3551 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3552                             i128mem, 0, 0>, VEX_4V;
3553 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3554                             i128mem, 0, 0>, VEX_4V;
3555 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3556                             i128mem, 0, 0>, VEX_4V;
3557 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3558                             i128mem, 0, 0>, VEX_4V;
3559 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3560                               memopv2i64, i128mem, 1, 0>, VEX_4V;
3561
3562 // Intrinsic forms
3563 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3564                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3565 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3566                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3567 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3568                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3569 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3570                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3571 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3572                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3573 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3574                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3575 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3576                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3577 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3578                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3579 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3580                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3581 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3582                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3583 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3584                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3585 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3586                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3587 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3588                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3589 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3590                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3591 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3592                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3593 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3594                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3595 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3596                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3597 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3598                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3599 }
3600
3601 let Predicates = [HasAVX2] in {
3602 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3603                              i256mem, 1, 0>, VEX_4V;
3604 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3605                              i256mem, 1, 0>, VEX_4V;
3606 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3607                              i256mem, 1, 0>, VEX_4V;
3608 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3609                              i256mem, 1, 0>, VEX_4V;
3610 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3611                              i256mem, 1, 0>, VEX_4V;
3612 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3613                              i256mem, 0, 0>, VEX_4V;
3614 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3615                              i256mem, 0, 0>, VEX_4V;
3616 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3617                              i256mem, 0, 0>, VEX_4V;
3618 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3619                              i256mem, 0, 0>, VEX_4V;
3620 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3621                                VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3622
3623 // Intrinsic forms
3624 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3625                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3626 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3627                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3628 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3629                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3630 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3631                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3632 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3633                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3634 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3635                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3636 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3637                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3638 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3639                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3640 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3641                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3642 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3643                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3644 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3645                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3646 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3647                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3648 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3649                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3650 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3651                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3652 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3653                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3654 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3655                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3656 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3657                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3658 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3659                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3660 }
3661
3662 let Constraints = "$src1 = $dst" in {
3663 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3664                            i128mem, 1>;
3665 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3666                            i128mem, 1>;
3667 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3668                            i128mem, 1>;
3669 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3670                            i128mem, 1>;
3671 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3672                            i128mem, 1>;
3673 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3674                           i128mem>;
3675 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3676                           i128mem>;
3677 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3678                           i128mem>;
3679 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3680                           i128mem>;
3681 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3682                              memopv2i64, i128mem, 1>;
3683
3684 // Intrinsic forms
3685 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3686                                 VR128, memopv2i64, i128mem>;
3687 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3688                                 VR128, memopv2i64, i128mem>;
3689 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3690                                 VR128, memopv2i64, i128mem>;
3691 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3692                                 VR128, memopv2i64, i128mem>;
3693 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3694                                 VR128, memopv2i64, i128mem, 1>;
3695 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3696                                 VR128, memopv2i64, i128mem, 1>;
3697 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3698                                 VR128, memopv2i64, i128mem, 1>;
3699 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3700                                 VR128, memopv2i64, i128mem, 1>;
3701 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3702                                 VR128, memopv2i64, i128mem, 1>;
3703 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3704                                 VR128, memopv2i64, i128mem, 1>;
3705 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3706                                 VR128, memopv2i64, i128mem, 1>;
3707 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3708                                 VR128, memopv2i64, i128mem, 1>;
3709 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3710                                 VR128, memopv2i64, i128mem, 1>;
3711 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3712                                 VR128, memopv2i64, i128mem, 1>;
3713 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3714                                 VR128, memopv2i64, i128mem, 1>;
3715 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3716                                 VR128, memopv2i64, i128mem, 1>;
3717 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3718                                 VR128, memopv2i64, i128mem, 1>;
3719 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3720                                 VR128, memopv2i64, i128mem, 1>;
3721
3722 } // Constraints = "$src1 = $dst"
3723
3724 //===---------------------------------------------------------------------===//
3725 // SSE2 - Packed Integer Logical Instructions
3726 //===---------------------------------------------------------------------===//
3727
3728 let Predicates = [HasAVX] in {
3729 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3730                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3731 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3732                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3733 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3734                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3735
3736 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3737                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3738 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3739                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3740 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3741                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3742
3743 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3744                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3745 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3746                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3747
3748 let ExeDomain = SSEPackedInt in {
3749   // 128-bit logical shifts.
3750   def VPSLLDQri : PDIi8<0x73, MRM7r,
3751                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3752                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3753                     [(set VR128:$dst,
3754                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3755                     VEX_4V;
3756   def VPSRLDQri : PDIi8<0x73, MRM3r,
3757                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3758                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3759                     [(set VR128:$dst,
3760                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3761                     VEX_4V;
3762   // PSRADQri doesn't exist in SSE[1-3].
3763 }
3764 } // Predicates = [HasAVX]
3765
3766 let Predicates = [HasAVX2] in {
3767 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3768                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3769 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3770                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3771 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3772                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3773
3774 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3775                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3776 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3777                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3778 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3779                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3780
3781 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3782                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3783 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3784                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3785
3786 let ExeDomain = SSEPackedInt in {
3787   // 256-bit logical shifts.
3788   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3789                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3790                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3791                     [(set VR256:$dst,
3792                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3793                     VEX_4V;
3794   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3795                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3796                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3797                     [(set VR256:$dst,
3798                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3799                     VEX_4V;
3800   // PSRADQYri doesn't exist in SSE[1-3].
3801 }
3802 } // Predicates = [HasAVX2]
3803
3804 let Constraints = "$src1 = $dst" in {
3805 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3806                            VR128, v8i16, v8i16, bc_v8i16>;
3807 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3808                            VR128, v4i32, v4i32, bc_v4i32>;
3809 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3810                            VR128, v2i64, v2i64, bc_v2i64>;
3811
3812 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3813                            VR128, v8i16, v8i16, bc_v8i16>;
3814 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3815                            VR128, v4i32, v4i32, bc_v4i32>;
3816 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3817                            VR128, v2i64, v2i64, bc_v2i64>;
3818
3819 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3820                            VR128, v8i16, v8i16, bc_v8i16>;
3821 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3822                            VR128, v4i32, v4i32, bc_v4i32>;
3823
3824 let ExeDomain = SSEPackedInt in {
3825   // 128-bit logical shifts.
3826   def PSLLDQri : PDIi8<0x73, MRM7r,
3827                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3828                        "pslldq\t{$src2, $dst|$dst, $src2}",
3829                        [(set VR128:$dst,
3830                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3831   def PSRLDQri : PDIi8<0x73, MRM3r,
3832                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3833                        "psrldq\t{$src2, $dst|$dst, $src2}",
3834                        [(set VR128:$dst,
3835                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3836   // PSRADQri doesn't exist in SSE[1-3].
3837 }
3838 } // Constraints = "$src1 = $dst"
3839
3840 let Predicates = [HasAVX] in {
3841   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3842             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3843   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3844             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3845   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3846             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3847
3848   // Shift up / down and insert zero's.
3849   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3850             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3851   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3852             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3853 }
3854
3855 let Predicates = [HasAVX2] in {
3856   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3857             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3858   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3859             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3860 }
3861
3862 let Predicates = [HasSSE2] in {
3863   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3864             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3865   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3866             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3867   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3868             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3869
3870   // Shift up / down and insert zero's.
3871   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3872             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3873   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3874             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3875 }
3876
3877 //===---------------------------------------------------------------------===//
3878 // SSE2 - Packed Integer Comparison Instructions
3879 //===---------------------------------------------------------------------===//
3880
3881 let Predicates = [HasAVX] in {
3882   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3883                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3884   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3885                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3886   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3887                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3888   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3889                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3890   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3891                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3892   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3893                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3894 }
3895
3896 let Predicates = [HasAVX2] in {
3897   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3898                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3899   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3900                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3901   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3902                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3903   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3904                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3905   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3906                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3907   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3908                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3909 }
3910
3911 let Constraints = "$src1 = $dst" in {
3912   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3913                                VR128, memopv2i64, i128mem, 1>;
3914   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3915                                VR128, memopv2i64, i128mem, 1>;
3916   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3917                                VR128, memopv2i64, i128mem, 1>;
3918   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3919                                VR128, memopv2i64, i128mem>;
3920   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3921                                VR128, memopv2i64, i128mem>;
3922   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3923                                VR128, memopv2i64, i128mem>;
3924 } // Constraints = "$src1 = $dst"
3925
3926 //===---------------------------------------------------------------------===//
3927 // SSE2 - Packed Integer Pack Instructions
3928 //===---------------------------------------------------------------------===//
3929
3930 let Predicates = [HasAVX] in {
3931 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3932                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3933 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3934                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3935 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3936                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3937 }
3938
3939 let Predicates = [HasAVX2] in {
3940 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3941                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3942 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3943                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3944 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3945                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3946 }
3947
3948 let Constraints = "$src1 = $dst" in {
3949 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3950                                  VR128, memopv2i64, i128mem>;
3951 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3952                                  VR128, memopv2i64, i128mem>;
3953 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3954                                  VR128, memopv2i64, i128mem>;
3955 } // Constraints = "$src1 = $dst"
3956
3957 //===---------------------------------------------------------------------===//
3958 // SSE2 - Packed Integer Shuffle Instructions
3959 //===---------------------------------------------------------------------===//
3960
3961 let ExeDomain = SSEPackedInt in {
3962 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3963                          PatFrag bc_frag> {
3964 def ri : Ii8<0x70, MRMSrcReg,
3965               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3966               !strconcat(OpcodeStr,
3967                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3968               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3969                                                       (undef))))]>;
3970 def mi : Ii8<0x70, MRMSrcMem,
3971               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3972               !strconcat(OpcodeStr,
3973                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3974               [(set VR128:$dst, (vt (pshuf_frag:$src2
3975                                       (bc_frag (memopv2i64 addr:$src1)),
3976                                       (undef))))]>;
3977 }
3978
3979 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3980 def Yri : Ii8<0x70, MRMSrcReg,
3981               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3982               !strconcat(OpcodeStr,
3983                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3984               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3985 def Ymi : Ii8<0x70, MRMSrcMem,
3986               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3987               !strconcat(OpcodeStr,
3988                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3989               [(set VR256:$dst,
3990                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
3991                              (i8 imm:$src2))))]>;
3992 }
3993 } // ExeDomain = SSEPackedInt
3994
3995 let Predicates = [HasAVX] in {
3996   let AddedComplexity = 5 in
3997   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
3998                                VEX;
3999
4000   // SSE2 with ImmT == Imm8 and XS prefix.
4001   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4002                                VEX;
4003
4004   // SSE2 with ImmT == Imm8 and XD prefix.
4005   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4006                                VEX;
4007
4008   let AddedComplexity = 5 in
4009   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4010             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4011   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4012   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4013             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4014
4015   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4016                                    (i8 imm:$imm))),
4017             (VPSHUFDmi addr:$src1, imm:$imm)>;
4018   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4019             (VPSHUFDmi addr:$src1, imm:$imm)>;
4020   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4021             (VPSHUFDri VR128:$src1, imm:$imm)>;
4022   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4023             (VPSHUFDri VR128:$src1, imm:$imm)>;
4024   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4025             (VPSHUFHWri VR128:$src, imm:$imm)>;
4026   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4027                                (i8 imm:$imm))),
4028             (VPSHUFHWmi addr:$src, imm:$imm)>;
4029   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4030             (VPSHUFLWri VR128:$src, imm:$imm)>;
4031   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4032                                (i8 imm:$imm))),
4033             (VPSHUFLWmi addr:$src, imm:$imm)>;
4034 }
4035
4036 let Predicates = [HasAVX2] in {
4037   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4038   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4039   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4040 }
4041
4042 let Predicates = [HasSSE2] in {
4043   let AddedComplexity = 5 in
4044   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4045
4046   // SSE2 with ImmT == Imm8 and XS prefix.
4047   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4048
4049   // SSE2 with ImmT == Imm8 and XD prefix.
4050   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4051
4052   let AddedComplexity = 5 in
4053   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4054             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4055   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4056   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4057             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4058
4059   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4060                                    (i8 imm:$imm))),
4061             (PSHUFDmi addr:$src1, imm:$imm)>;
4062   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4063             (PSHUFDmi addr:$src1, imm:$imm)>;
4064   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4065             (PSHUFDri VR128:$src1, imm:$imm)>;
4066   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4067             (PSHUFDri VR128:$src1, imm:$imm)>;
4068   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4069             (PSHUFHWri VR128:$src, imm:$imm)>;
4070   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4071                                (i8 imm:$imm))),
4072             (PSHUFHWmi addr:$src, imm:$imm)>;
4073   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4074             (PSHUFLWri VR128:$src, imm:$imm)>;
4075   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4076                                (i8 imm:$imm))),
4077             (PSHUFLWmi addr:$src, imm:$imm)>;
4078 }
4079
4080 //===---------------------------------------------------------------------===//
4081 // SSE2 - Packed Integer Unpack Instructions
4082 //===---------------------------------------------------------------------===//
4083
4084 let ExeDomain = SSEPackedInt in {
4085 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4086                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4087   def rr : PDI<opc, MRMSrcReg,
4088       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4089       !if(Is2Addr,
4090           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4091           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4092       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4093   def rm : PDI<opc, MRMSrcMem,
4094       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4095       !if(Is2Addr,
4096           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4097           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4098       [(set VR128:$dst, (OpNode VR128:$src1,
4099                                   (bc_frag (memopv2i64
4100                                                addr:$src2))))]>;
4101 }
4102
4103 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4104                          SDNode OpNode, PatFrag bc_frag> {
4105   def Yrr : PDI<opc, MRMSrcReg,
4106       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4107       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4108       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4109   def Yrm : PDI<opc, MRMSrcMem,
4110       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4111       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4112       [(set VR256:$dst, (OpNode VR256:$src1,
4113                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4114 }
4115
4116 let Predicates = [HasAVX] in {
4117   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4118                                  bc_v16i8, 0>, VEX_4V;
4119   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4120                                  bc_v8i16, 0>, VEX_4V;
4121   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4122                                  bc_v4i32, 0>, VEX_4V;
4123   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4124                                  bc_v2i64, 0>, VEX_4V;
4125
4126   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4127                                  bc_v16i8, 0>, VEX_4V;
4128   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4129                                  bc_v8i16, 0>, VEX_4V;
4130   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4131                                  bc_v4i32, 0>, VEX_4V;
4132   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4133                                  bc_v2i64, 0>, VEX_4V;
4134 }
4135
4136 let Predicates = [HasAVX2] in {
4137   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4138                                    bc_v32i8>, VEX_4V;
4139   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4140                                    bc_v16i16>, VEX_4V;
4141   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4142                                    bc_v8i32>, VEX_4V;
4143   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4144                                    bc_v4i64>, VEX_4V;
4145
4146   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4147                                    bc_v32i8>, VEX_4V;
4148   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4149                                    bc_v16i16>, VEX_4V;
4150   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4151                                    bc_v8i32>, VEX_4V;
4152   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4153                                    bc_v4i64>, VEX_4V;
4154 }
4155
4156 let Constraints = "$src1 = $dst" in {
4157   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4158                                 bc_v16i8>;
4159   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4160                                 bc_v8i16>;
4161   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4162                                 bc_v4i32>;
4163   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4164                                 bc_v2i64>;
4165
4166   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4167                                 bc_v16i8>;
4168   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4169                                 bc_v8i16>;
4170   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4171                                 bc_v4i32>;
4172   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4173                                 bc_v2i64>;
4174 }
4175 } // ExeDomain = SSEPackedInt
4176
4177 // Patterns for using AVX1 instructions with integer vectors
4178 // Here to give AVX2 priority
4179 let Predicates = [HasAVX] in {
4180   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4181             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4182   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4183             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4184   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4185             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4186   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4187             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4188
4189   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4190             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4191   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4192             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4193   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4194             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4195   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4196             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4197 }
4198
4199 //===---------------------------------------------------------------------===//
4200 // SSE2 - Packed Integer Extract and Insert
4201 //===---------------------------------------------------------------------===//
4202
4203 let ExeDomain = SSEPackedInt in {
4204 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4205   def rri : Ii8<0xC4, MRMSrcReg,
4206        (outs VR128:$dst), (ins VR128:$src1,
4207         GR32:$src2, i32i8imm:$src3),
4208        !if(Is2Addr,
4209            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4210            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4211        [(set VR128:$dst,
4212          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4213   def rmi : Ii8<0xC4, MRMSrcMem,
4214                        (outs VR128:$dst), (ins VR128:$src1,
4215                         i16mem:$src2, i32i8imm:$src3),
4216        !if(Is2Addr,
4217            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4218            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4219        [(set VR128:$dst,
4220          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4221                     imm:$src3))]>;
4222 }
4223
4224 // Extract
4225 let Predicates = [HasAVX] in
4226 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4227                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4228                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4229                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4230                                                 imm:$src2))]>, TB, OpSize, VEX;
4231 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4232                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4233                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4234                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4235                                                 imm:$src2))]>;
4236
4237 // Insert
4238 let Predicates = [HasAVX] in {
4239   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4240   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4241        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4242        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4243        []>, TB, OpSize, VEX_4V;
4244 }
4245
4246 let Constraints = "$src1 = $dst" in
4247   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4248
4249 } // ExeDomain = SSEPackedInt
4250
4251 //===---------------------------------------------------------------------===//
4252 // SSE2 - Packed Mask Creation
4253 //===---------------------------------------------------------------------===//
4254
4255 let ExeDomain = SSEPackedInt in {
4256
4257 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4258            "pmovmskb\t{$src, $dst|$dst, $src}",
4259            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4260 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4261            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4262
4263 let Predicates = [HasAVX2] in {
4264 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4265            "pmovmskb\t{$src, $dst|$dst, $src}",
4266            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4267 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4268            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4269 }
4270
4271 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4272            "pmovmskb\t{$src, $dst|$dst, $src}",
4273            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4274
4275 } // ExeDomain = SSEPackedInt
4276
4277 //===---------------------------------------------------------------------===//
4278 // SSE2 - Conditional Store
4279 //===---------------------------------------------------------------------===//
4280
4281 let ExeDomain = SSEPackedInt in {
4282
4283 let Uses = [EDI] in
4284 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4285            (ins VR128:$src, VR128:$mask),
4286            "maskmovdqu\t{$mask, $src|$src, $mask}",
4287            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4288 let Uses = [RDI] in
4289 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4290            (ins VR128:$src, VR128:$mask),
4291            "maskmovdqu\t{$mask, $src|$src, $mask}",
4292            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4293
4294 let Uses = [EDI] in
4295 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4296            "maskmovdqu\t{$mask, $src|$src, $mask}",
4297            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4298 let Uses = [RDI] in
4299 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4300            "maskmovdqu\t{$mask, $src|$src, $mask}",
4301            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4302
4303 } // ExeDomain = SSEPackedInt
4304
4305 //===---------------------------------------------------------------------===//
4306 // SSE2 - Move Doubleword
4307 //===---------------------------------------------------------------------===//
4308
4309 //===---------------------------------------------------------------------===//
4310 // Move Int Doubleword to Packed Double Int
4311 //
4312 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4313                       "movd\t{$src, $dst|$dst, $src}",
4314                       [(set VR128:$dst,
4315                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4316 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4317                       "movd\t{$src, $dst|$dst, $src}",
4318                       [(set VR128:$dst,
4319                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4320                       VEX;
4321 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4322                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4323                         [(set VR128:$dst,
4324                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4325 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4326                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4327                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4328
4329 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4330                       "movd\t{$src, $dst|$dst, $src}",
4331                       [(set VR128:$dst,
4332                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4333 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4334                       "movd\t{$src, $dst|$dst, $src}",
4335                       [(set VR128:$dst,
4336                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4337 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4338                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4339                         [(set VR128:$dst,
4340                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4341 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4342                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4343                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4344
4345 //===---------------------------------------------------------------------===//
4346 // Move Int Doubleword to Single Scalar
4347 //
4348 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4349                       "movd\t{$src, $dst|$dst, $src}",
4350                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4351
4352 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4353                       "movd\t{$src, $dst|$dst, $src}",
4354                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4355                       VEX;
4356 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4357                       "movd\t{$src, $dst|$dst, $src}",
4358                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4359
4360 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4361                       "movd\t{$src, $dst|$dst, $src}",
4362                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4363
4364 //===---------------------------------------------------------------------===//
4365 // Move Packed Doubleword Int to Packed Double Int
4366 //
4367 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4368                        "movd\t{$src, $dst|$dst, $src}",
4369                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4370                                         (iPTR 0)))]>, VEX;
4371 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4372                        (ins i32mem:$dst, VR128:$src),
4373                        "movd\t{$src, $dst|$dst, $src}",
4374                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4375                                      (iPTR 0))), addr:$dst)]>, VEX;
4376 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4377                        "movd\t{$src, $dst|$dst, $src}",
4378                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4379                                         (iPTR 0)))]>;
4380 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4381                        "movd\t{$src, $dst|$dst, $src}",
4382                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4383                                      (iPTR 0))), addr:$dst)]>;
4384
4385 //===---------------------------------------------------------------------===//
4386 // Move Packed Doubleword Int first element to Doubleword Int
4387 //
4388 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4389                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4390                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4391                                                            (iPTR 0)))]>,
4392                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4393
4394 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4395                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4396                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4397                                                          (iPTR 0)))]>;
4398
4399 //===---------------------------------------------------------------------===//
4400 // Bitcast FR64 <-> GR64
4401 //
4402 let Predicates = [HasAVX] in
4403 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4404                         "vmovq\t{$src, $dst|$dst, $src}",
4405                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4406                         VEX;
4407 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4408                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4409                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4410 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4411                          "movq\t{$src, $dst|$dst, $src}",
4412                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4413                          VEX;
4414
4415 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4416                        "movq\t{$src, $dst|$dst, $src}",
4417                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4418 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4419                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4420                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4421 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4422                        "movq\t{$src, $dst|$dst, $src}",
4423                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4424
4425 //===---------------------------------------------------------------------===//
4426 // Move Scalar Single to Double Int
4427 //
4428 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4429                       "movd\t{$src, $dst|$dst, $src}",
4430                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4431 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4432                       "movd\t{$src, $dst|$dst, $src}",
4433                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4434 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4435                       "movd\t{$src, $dst|$dst, $src}",
4436                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4437 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4438                       "movd\t{$src, $dst|$dst, $src}",
4439                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4440
4441 //===---------------------------------------------------------------------===//
4442 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4443 //
4444 let AddedComplexity = 15 in {
4445 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4446                        "movd\t{$src, $dst|$dst, $src}",
4447                        [(set VR128:$dst, (v4i32 (X86vzmovl
4448                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4449                                       VEX;
4450 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4451                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4452                        [(set VR128:$dst, (v2i64 (X86vzmovl
4453                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4454                                       VEX, VEX_W;
4455 }
4456 let AddedComplexity = 15 in {
4457 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4458                        "movd\t{$src, $dst|$dst, $src}",
4459                        [(set VR128:$dst, (v4i32 (X86vzmovl
4460                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4461 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4462                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4463                        [(set VR128:$dst, (v2i64 (X86vzmovl
4464                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4465 }
4466
4467 let AddedComplexity = 20 in {
4468 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4469                        "movd\t{$src, $dst|$dst, $src}",
4470                        [(set VR128:$dst,
4471                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4472                                                    (loadi32 addr:$src))))))]>,
4473                                                    VEX;
4474 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4475                        "movd\t{$src, $dst|$dst, $src}",
4476                        [(set VR128:$dst,
4477                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4478                                                    (loadi32 addr:$src))))))]>;
4479 }
4480
4481 let Predicates = [HasAVX] in {
4482   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4483   let AddedComplexity = 20 in {
4484     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4485               (VMOVZDI2PDIrm addr:$src)>;
4486     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4487               (VMOVZDI2PDIrm addr:$src)>;
4488   }
4489   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4490   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4491                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4492             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4493   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4494                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4495             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4496 }
4497
4498 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4499   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4500             (MOVZDI2PDIrm addr:$src)>;
4501   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4502             (MOVZDI2PDIrm addr:$src)>;
4503 }
4504
4505 // These are the correct encodings of the instructions so that we know how to
4506 // read correct assembly, even though we continue to emit the wrong ones for
4507 // compatibility with Darwin's buggy assembler.
4508 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4509                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4510 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4511                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4512 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4513                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4514 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4515                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4516 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4517                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4518 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4519                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4520
4521 //===---------------------------------------------------------------------===//
4522 // SSE2 - Move Quadword
4523 //===---------------------------------------------------------------------===//
4524
4525 //===---------------------------------------------------------------------===//
4526 // Move Quadword Int to Packed Quadword Int
4527 //
4528 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4529                     "vmovq\t{$src, $dst|$dst, $src}",
4530                     [(set VR128:$dst,
4531                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4532                     VEX, Requires<[HasAVX]>;
4533 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4534                     "movq\t{$src, $dst|$dst, $src}",
4535                     [(set VR128:$dst,
4536                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4537                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4538
4539 //===---------------------------------------------------------------------===//
4540 // Move Packed Quadword Int to Quadword Int
4541 //
4542 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4543                       "movq\t{$src, $dst|$dst, $src}",
4544                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4545                                     (iPTR 0))), addr:$dst)]>, VEX;
4546 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4547                       "movq\t{$src, $dst|$dst, $src}",
4548                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4549                                     (iPTR 0))), addr:$dst)]>;
4550
4551 //===---------------------------------------------------------------------===//
4552 // Store / copy lower 64-bits of a XMM register.
4553 //
4554 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4555                      "movq\t{$src, $dst|$dst, $src}",
4556                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4557 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4558                      "movq\t{$src, $dst|$dst, $src}",
4559                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4560
4561 let AddedComplexity = 20 in
4562 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4563                      "vmovq\t{$src, $dst|$dst, $src}",
4564                      [(set VR128:$dst,
4565                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4566                                                  (loadi64 addr:$src))))))]>,
4567                      XS, VEX, Requires<[HasAVX]>;
4568
4569 let AddedComplexity = 20 in
4570 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4571                      "movq\t{$src, $dst|$dst, $src}",
4572                      [(set VR128:$dst,
4573                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4574                                                  (loadi64 addr:$src))))))]>,
4575                      XS, Requires<[HasSSE2]>;
4576
4577 let Predicates = [HasAVX], AddedComplexity = 20 in {
4578   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4579             (VMOVZQI2PQIrm addr:$src)>;
4580   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4581             (VMOVZQI2PQIrm addr:$src)>;
4582   def : Pat<(v2i64 (X86vzload addr:$src)),
4583             (VMOVZQI2PQIrm addr:$src)>;
4584 }
4585
4586 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4587   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4588             (MOVZQI2PQIrm addr:$src)>;
4589   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4590             (MOVZQI2PQIrm addr:$src)>;
4591   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4592 }
4593
4594 let Predicates = [HasAVX] in {
4595 def : Pat<(v4i64 (X86vzload addr:$src)),
4596           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4597 }
4598
4599 //===---------------------------------------------------------------------===//
4600 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4601 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4602 //
4603 let AddedComplexity = 15 in
4604 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4605                         "vmovq\t{$src, $dst|$dst, $src}",
4606                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4607                       XS, VEX, Requires<[HasAVX]>;
4608 let AddedComplexity = 15 in
4609 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4610                         "movq\t{$src, $dst|$dst, $src}",
4611                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4612                       XS, Requires<[HasSSE2]>;
4613
4614 let AddedComplexity = 20 in
4615 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4616                         "vmovq\t{$src, $dst|$dst, $src}",
4617                     [(set VR128:$dst, (v2i64 (X86vzmovl
4618                                              (loadv2i64 addr:$src))))]>,
4619                       XS, VEX, Requires<[HasAVX]>;
4620 let AddedComplexity = 20 in {
4621 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4622                         "movq\t{$src, $dst|$dst, $src}",
4623                     [(set VR128:$dst, (v2i64 (X86vzmovl
4624                                              (loadv2i64 addr:$src))))]>,
4625                       XS, Requires<[HasSSE2]>;
4626 }
4627
4628 let AddedComplexity = 20 in {
4629   let Predicates = [HasAVX] in {
4630     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4631               (VMOVZPQILo2PQIrm addr:$src)>;
4632     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4633               (VMOVZPQILo2PQIrr VR128:$src)>;
4634   }
4635   let Predicates = [HasSSE2] in {
4636     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4637               (MOVZPQILo2PQIrm addr:$src)>;
4638     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4639               (MOVZPQILo2PQIrr VR128:$src)>;
4640   }
4641 }
4642
4643 // Instructions to match in the assembler
4644 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4645                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4646 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4647                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4648 // Recognize "movd" with GR64 destination, but encode as a "movq"
4649 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4650                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4651
4652 // Instructions for the disassembler
4653 // xr = XMM register
4654 // xm = mem64
4655
4656 let Predicates = [HasAVX] in
4657 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4658                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4659 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4660                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4661
4662 //===---------------------------------------------------------------------===//
4663 // SSE3 - Conversion Instructions
4664 //===---------------------------------------------------------------------===//
4665
4666 // Convert Packed Double FP to Packed DW Integers
4667 let Predicates = [HasAVX] in {
4668 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4669 // register, but the same isn't true when using memory operands instead.
4670 // Provide other assembly rr and rm forms to address this explicitly.
4671 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4672                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4673 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4674                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4675
4676 // XMM only
4677 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4678                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4679 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4680                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4681
4682 // YMM only
4683 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4684                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4685 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4686                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4687 }
4688
4689 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4690                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4691 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4692                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4693
4694 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4695           (VCVTTPD2DQYrr VR256:$src)>;
4696 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4697           (VCVTTPD2DQYrm addr:$src)>;
4698
4699 // Convert Packed DW Integers to Packed Double FP
4700 let Predicates = [HasAVX] in {
4701 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4702                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4703 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4704                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4705 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4706                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4707 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4708                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4709 }
4710
4711 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4712                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4713 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4714                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4715
4716 // AVX 256-bit register conversion intrinsics
4717 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4718            (VCVTDQ2PDYrr VR128:$src)>;
4719 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4720            (VCVTDQ2PDYrm addr:$src)>;
4721
4722 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4723           (VCVTPD2DQYrr VR256:$src)>;
4724 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4725           (VCVTPD2DQYrm addr:$src)>;
4726
4727 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4728           (VCVTDQ2PDYrr VR128:$src)>;
4729 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4730           (VCVTDQ2PDYrm addr:$src)>;
4731
4732 //===---------------------------------------------------------------------===//
4733 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4734 //===---------------------------------------------------------------------===//
4735 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4736                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4737                               X86MemOperand x86memop> {
4738 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4739                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4740                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4741 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4742                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4743                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4744 }
4745
4746 let Predicates = [HasAVX] in {
4747   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4748                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4749   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4750                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4751   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4752                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4753   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4754                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4755 }
4756 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4757                                    memopv4f32, f128mem>;
4758 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4759                                    memopv4f32, f128mem>;
4760
4761 let Predicates = [HasAVX] in {
4762   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4763             (VMOVSHDUPrr VR128:$src)>;
4764   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4765             (VMOVSHDUPrm addr:$src)>;
4766   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4767             (VMOVSLDUPrr VR128:$src)>;
4768   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4769             (VMOVSLDUPrm addr:$src)>;
4770   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4771             (VMOVSHDUPYrr VR256:$src)>;
4772   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4773             (VMOVSHDUPYrm addr:$src)>;
4774   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4775             (VMOVSLDUPYrr VR256:$src)>;
4776   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4777             (VMOVSLDUPYrm addr:$src)>;
4778 }
4779
4780 let Predicates = [HasSSE3] in {
4781   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4782             (MOVSHDUPrr VR128:$src)>;
4783   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4784             (MOVSHDUPrm addr:$src)>;
4785   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4786             (MOVSLDUPrr VR128:$src)>;
4787   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4788             (MOVSLDUPrm addr:$src)>;
4789 }
4790
4791 //===---------------------------------------------------------------------===//
4792 // SSE3 - Replicate Double FP - MOVDDUP
4793 //===---------------------------------------------------------------------===//
4794
4795 multiclass sse3_replicate_dfp<string OpcodeStr> {
4796 let neverHasSideEffects = 1 in
4797 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4798                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4799                     []>;
4800 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4801                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4802                     [(set VR128:$dst,
4803                       (v2f64 (X86Movddup
4804                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4805 }
4806
4807 // FIXME: Merge with above classe when there're patterns for the ymm version
4808 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4809 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4810                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4811                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4812 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4813                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4814                     [(set VR256:$dst,
4815                       (v4f64 (X86Movddup
4816                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4817 }
4818
4819 let Predicates = [HasAVX] in {
4820   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4821   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4822 }
4823
4824 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4825
4826 let Predicates = [HasAVX] in {
4827   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4828             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4829   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4830             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4831   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4832             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4833   def : Pat<(X86Movddup (bc_v2f64
4834                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4835             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4836
4837   // 256-bit version
4838   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4839             (VMOVDDUPYrm addr:$src)>;
4840   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4841             (VMOVDDUPYrm addr:$src)>;
4842   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4843             (VMOVDDUPYrm addr:$src)>;
4844   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4845             (VMOVDDUPYrr VR256:$src)>;
4846 }
4847
4848 let Predicates = [HasSSE3] in {
4849   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4850             (MOVDDUPrm addr:$src)>;
4851   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4852             (MOVDDUPrm addr:$src)>;
4853   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4854             (MOVDDUPrm addr:$src)>;
4855   def : Pat<(X86Movddup (bc_v2f64
4856                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4857             (MOVDDUPrm addr:$src)>;
4858 }
4859
4860 //===---------------------------------------------------------------------===//
4861 // SSE3 - Move Unaligned Integer
4862 //===---------------------------------------------------------------------===//
4863
4864 let Predicates = [HasAVX] in {
4865   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4866                    "vlddqu\t{$src, $dst|$dst, $src}",
4867                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4868   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4869                    "vlddqu\t{$src, $dst|$dst, $src}",
4870                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4871 }
4872 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4873                    "lddqu\t{$src, $dst|$dst, $src}",
4874                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4875
4876 //===---------------------------------------------------------------------===//
4877 // SSE3 - Arithmetic
4878 //===---------------------------------------------------------------------===//
4879
4880 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4881                        X86MemOperand x86memop, bit Is2Addr = 1> {
4882   def rr : I<0xD0, MRMSrcReg,
4883        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4884        !if(Is2Addr,
4885            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4886            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4887        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4888   def rm : I<0xD0, MRMSrcMem,
4889        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4890        !if(Is2Addr,
4891            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4892            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4893        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4894 }
4895
4896 let Predicates = [HasAVX] in {
4897   let ExeDomain = SSEPackedSingle in {
4898     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4899                                  f128mem, 0>, TB, XD, VEX_4V;
4900     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4901                                  f256mem, 0>, TB, XD, VEX_4V;
4902   }
4903   let ExeDomain = SSEPackedDouble in {
4904     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4905                                  f128mem, 0>, TB, OpSize, VEX_4V;
4906     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4907                                  f256mem, 0>, TB, OpSize, VEX_4V;
4908   }
4909 }
4910 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4911   let ExeDomain = SSEPackedSingle in
4912   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4913                               f128mem>, TB, XD;
4914   let ExeDomain = SSEPackedDouble in
4915   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4916                               f128mem>, TB, OpSize;
4917 }
4918
4919 //===---------------------------------------------------------------------===//
4920 // SSE3 Instructions
4921 //===---------------------------------------------------------------------===//
4922
4923 // Horizontal ops
4924 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4925                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4926   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4927        !if(Is2Addr,
4928          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4929          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4930       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4931
4932   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4933        !if(Is2Addr,
4934          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4935          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4936       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4937 }
4938 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4939                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4940   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4941        !if(Is2Addr,
4942          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4943          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4944       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4945
4946   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4947        !if(Is2Addr,
4948          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4949          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4950       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4951 }
4952
4953 let Predicates = [HasAVX] in {
4954   let ExeDomain = SSEPackedSingle in {
4955     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4956                             X86fhadd, 0>, VEX_4V;
4957     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4958                             X86fhsub, 0>, VEX_4V;
4959     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4960                             X86fhadd, 0>, VEX_4V;
4961     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4962                             X86fhsub, 0>, VEX_4V;
4963   }
4964   let ExeDomain = SSEPackedDouble in {
4965     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4966                             X86fhadd, 0>, VEX_4V;
4967     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4968                             X86fhsub, 0>, VEX_4V;
4969     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4970                             X86fhadd, 0>, VEX_4V;
4971     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4972                             X86fhsub, 0>, VEX_4V;
4973   }
4974 }
4975
4976 let Constraints = "$src1 = $dst" in {
4977   let ExeDomain = SSEPackedSingle in {
4978     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4979     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4980   }
4981   let ExeDomain = SSEPackedDouble in {
4982     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4983     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4984   }
4985 }
4986
4987 //===---------------------------------------------------------------------===//
4988 // SSSE3 - Packed Absolute Instructions
4989 //===---------------------------------------------------------------------===//
4990
4991
4992 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4993 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4994                             Intrinsic IntId128> {
4995   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4996                     (ins VR128:$src),
4997                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4998                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
4999                     OpSize;
5000
5001   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5002                     (ins i128mem:$src),
5003                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5004                     [(set VR128:$dst,
5005                       (IntId128
5006                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5007 }
5008
5009 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5010 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5011                               Intrinsic IntId256> {
5012   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5013                     (ins VR256:$src),
5014                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5015                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5016                     OpSize;
5017
5018   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5019                     (ins i256mem:$src),
5020                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5021                     [(set VR256:$dst,
5022                       (IntId256
5023                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5024 }
5025
5026 let Predicates = [HasAVX] in {
5027   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5028                                   int_x86_ssse3_pabs_b_128>, VEX;
5029   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5030                                   int_x86_ssse3_pabs_w_128>, VEX;
5031   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5032                                   int_x86_ssse3_pabs_d_128>, VEX;
5033 }
5034
5035 let Predicates = [HasAVX2] in {
5036   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5037                                     int_x86_avx2_pabs_b>, VEX;
5038   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5039                                     int_x86_avx2_pabs_w>, VEX;
5040   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5041                                     int_x86_avx2_pabs_d>, VEX;
5042 }
5043
5044 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5045                               int_x86_ssse3_pabs_b_128>;
5046 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5047                               int_x86_ssse3_pabs_w_128>;
5048 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5049                               int_x86_ssse3_pabs_d_128>;
5050
5051 //===---------------------------------------------------------------------===//
5052 // SSSE3 - Packed Binary Operator Instructions
5053 //===---------------------------------------------------------------------===//
5054
5055 /// SS3I_binop_rm - Simple SSSE3 bin op
5056 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5057                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5058                          X86MemOperand x86memop, bit Is2Addr = 1> {
5059   let isCommutable = 1 in
5060   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5061        (ins RC:$src1, RC:$src2),
5062        !if(Is2Addr,
5063          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5064          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5065        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
5066        OpSize;
5067   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5068        (ins RC:$src1, x86memop:$src2),
5069        !if(Is2Addr,
5070          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5071          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5072        [(set RC:$dst,
5073          (OpVT (OpNode RC:$src1,
5074           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
5075 }
5076
5077 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5078 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5079                              Intrinsic IntId128, bit Is2Addr = 1> {
5080   let isCommutable = 1 in
5081   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5082        (ins VR128:$src1, VR128:$src2),
5083        !if(Is2Addr,
5084          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5085          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5086        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5087        OpSize;
5088   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5089        (ins VR128:$src1, i128mem:$src2),
5090        !if(Is2Addr,
5091          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5092          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5093        [(set VR128:$dst,
5094          (IntId128 VR128:$src1,
5095           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5096 }
5097
5098 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5099                                Intrinsic IntId256> {
5100   let isCommutable = 1 in
5101   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5102        (ins VR256:$src1, VR256:$src2),
5103        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5104        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5105        OpSize;
5106   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5107        (ins VR256:$src1, i256mem:$src2),
5108        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5109        [(set VR256:$dst,
5110          (IntId256 VR256:$src1,
5111           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5112 }
5113
5114 let ImmT = NoImm, Predicates = [HasAVX] in {
5115 let isCommutable = 0 in {
5116   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5117                                   memopv2i64, i128mem, 0>, VEX_4V;
5118   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5119                                   memopv2i64, i128mem, 0>, VEX_4V;
5120   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5121                                   memopv2i64, i128mem, 0>, VEX_4V;
5122   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5123                                   memopv2i64, i128mem, 0>, VEX_4V;
5124   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5125                                   memopv2i64, i128mem, 0>, VEX_4V;
5126   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5127                                   memopv2i64, i128mem, 0>, VEX_4V;
5128   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5129                                   memopv2i64, i128mem, 0>, VEX_4V;
5130   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5131                                   memopv2i64, i128mem, 0>, VEX_4V;
5132   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5133                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5134   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5135                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5136   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5137                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5138 }
5139 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5140                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5141 }
5142
5143 let ImmT = NoImm, Predicates = [HasAVX2] in {
5144 let isCommutable = 0 in {
5145   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5146                                   memopv4i64, i256mem, 0>, VEX_4V;
5147   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5148                                   memopv4i64, i256mem, 0>, VEX_4V;
5149   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5150                                   memopv4i64, i256mem, 0>, VEX_4V;
5151   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5152                                   memopv4i64, i256mem, 0>, VEX_4V;
5153   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5154                                   memopv4i64, i256mem, 0>, VEX_4V;
5155   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5156                                   memopv4i64, i256mem, 0>, VEX_4V;
5157   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5158                                   memopv4i64, i256mem, 0>, VEX_4V;
5159   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5160                                   memopv4i64, i256mem, 0>, VEX_4V;
5161   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5162                                         int_x86_avx2_phadd_sw>, VEX_4V;
5163   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5164                                         int_x86_avx2_phsub_sw>, VEX_4V;
5165   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5166                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5167 }
5168 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5169                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5170 }
5171
5172 // None of these have i8 immediate fields.
5173 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5174 let isCommutable = 0 in {
5175   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5176                                  memopv2i64, i128mem>;
5177   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5178                                  memopv2i64, i128mem>;
5179   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5180                                  memopv2i64, i128mem>;
5181   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5182                                  memopv2i64, i128mem>;
5183   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5184                                  memopv2i64, i128mem>;
5185   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5186                                  memopv2i64, i128mem>;
5187   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5188                                  memopv2i64, i128mem>;
5189   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5190                                  memopv2i64, i128mem>;
5191   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5192                                      int_x86_ssse3_phadd_sw_128>;
5193   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5194                                      int_x86_ssse3_phsub_sw_128>;
5195   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5196                                      int_x86_ssse3_pmadd_ub_sw_128>;
5197 }
5198 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5199                                      int_x86_ssse3_pmul_hr_sw_128>;
5200 }
5201
5202 //===---------------------------------------------------------------------===//
5203 // SSSE3 - Packed Align Instruction Patterns
5204 //===---------------------------------------------------------------------===//
5205
5206 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5207   let neverHasSideEffects = 1 in {
5208   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5209       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5210       !if(Is2Addr,
5211         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5212         !strconcat(asm,
5213                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5214       []>, OpSize;
5215   let mayLoad = 1 in
5216   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5217       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5218       !if(Is2Addr,
5219         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5220         !strconcat(asm,
5221                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5222       []>, OpSize;
5223   }
5224 }
5225
5226 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5227   let neverHasSideEffects = 1 in {
5228   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5229       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5230       !strconcat(asm,
5231                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5232       []>, OpSize;
5233   let mayLoad = 1 in
5234   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5235       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5236       !strconcat(asm,
5237                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5238       []>, OpSize;
5239   }
5240 }
5241
5242 let Predicates = [HasAVX] in
5243   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5244 let Predicates = [HasAVX2] in
5245   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5246 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5247   defm PALIGN : ssse3_palign<"palignr">;
5248
5249 let Predicates = [HasAVX2] in {
5250 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5251           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5252 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5253           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5254 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5255           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5256 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5257           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5258 }
5259
5260 let Predicates = [HasAVX] in {
5261 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5262           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5263 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5264           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5265 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5266           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5267 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5268           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5269 }
5270
5271 let Predicates = [HasSSSE3] in {
5272 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5273           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5274 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5275           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5276 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5277           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5278 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5279           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5280 }
5281
5282 //===---------------------------------------------------------------------===//
5283 // SSSE3 - Thread synchronization
5284 //===---------------------------------------------------------------------===//
5285
5286 let usesCustomInserter = 1 in {
5287 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5288                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5289                 Requires<[HasSSE3]>;
5290 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5291                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5292                 Requires<[HasSSE3]>;
5293 }
5294
5295 let Uses = [EAX, ECX, EDX] in
5296 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5297                  Requires<[HasSSE3]>;
5298 let Uses = [ECX, EAX] in
5299 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5300                 Requires<[HasSSE3]>;
5301
5302 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5303 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5304
5305 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5306       Requires<[In32BitMode]>;
5307 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5308       Requires<[In64BitMode]>;
5309
5310 //===----------------------------------------------------------------------===//
5311 // SSE4.1 - Packed Move with Sign/Zero Extend
5312 //===----------------------------------------------------------------------===//
5313
5314 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5315   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5316                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5317                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5318
5319   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5320                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5321        [(set VR128:$dst,
5322          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5323        OpSize;
5324 }
5325
5326 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5327                                  Intrinsic IntId> {
5328   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5329                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5330                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5331
5332   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5333                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5334                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5335 }
5336
5337 let Predicates = [HasAVX] in {
5338 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5339                                      VEX;
5340 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5341                                      VEX;
5342 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5343                                      VEX;
5344 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5345                                      VEX;
5346 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5347                                      VEX;
5348 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5349                                      VEX;
5350 }
5351
5352 let Predicates = [HasAVX2] in {
5353 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5354                                         int_x86_avx2_pmovsxbw>, VEX;
5355 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5356                                         int_x86_avx2_pmovsxwd>, VEX;
5357 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5358                                         int_x86_avx2_pmovsxdq>, VEX;
5359 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5360                                         int_x86_avx2_pmovzxbw>, VEX;
5361 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5362                                         int_x86_avx2_pmovzxwd>, VEX;
5363 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5364                                         int_x86_avx2_pmovzxdq>, VEX;
5365 }
5366
5367 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5368 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5369 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5370 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5371 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5372 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5373
5374 let Predicates = [HasAVX] in {
5375   // Common patterns involving scalar load.
5376   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5377             (VPMOVSXBWrm addr:$src)>;
5378   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5379             (VPMOVSXBWrm addr:$src)>;
5380
5381   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5382             (VPMOVSXWDrm addr:$src)>;
5383   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5384             (VPMOVSXWDrm addr:$src)>;
5385
5386   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5387             (VPMOVSXDQrm addr:$src)>;
5388   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5389             (VPMOVSXDQrm addr:$src)>;
5390
5391   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5392             (VPMOVZXBWrm addr:$src)>;
5393   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5394             (VPMOVZXBWrm addr:$src)>;
5395
5396   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5397             (VPMOVZXWDrm addr:$src)>;
5398   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5399             (VPMOVZXWDrm addr:$src)>;
5400
5401   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5402             (VPMOVZXDQrm addr:$src)>;
5403   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5404             (VPMOVZXDQrm addr:$src)>;
5405 }
5406
5407 let Predicates = [HasSSE41] in {
5408   // Common patterns involving scalar load.
5409   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5410             (PMOVSXBWrm addr:$src)>;
5411   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5412             (PMOVSXBWrm addr:$src)>;
5413
5414   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5415             (PMOVSXWDrm addr:$src)>;
5416   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5417             (PMOVSXWDrm addr:$src)>;
5418
5419   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5420             (PMOVSXDQrm addr:$src)>;
5421   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5422             (PMOVSXDQrm addr:$src)>;
5423
5424   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5425             (PMOVZXBWrm addr:$src)>;
5426   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5427             (PMOVZXBWrm addr:$src)>;
5428
5429   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5430             (PMOVZXWDrm addr:$src)>;
5431   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5432             (PMOVZXWDrm addr:$src)>;
5433
5434   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5435             (PMOVZXDQrm addr:$src)>;
5436   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5437             (PMOVZXDQrm addr:$src)>;
5438 }
5439
5440 let Predicates = [HasAVX] in {
5441 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5442 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5443 }
5444
5445 let Predicates = [HasSSE41] in {
5446 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5447 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5448 }
5449
5450
5451 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5452   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5453                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5454                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5455
5456   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5457                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5458        [(set VR128:$dst,
5459          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5460           OpSize;
5461 }
5462
5463 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5464                                  Intrinsic IntId> {
5465   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5466                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5467                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5468
5469   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5470                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5471        [(set VR256:$dst,
5472          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5473           OpSize;
5474 }
5475
5476 let Predicates = [HasAVX] in {
5477 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5478                                      VEX;
5479 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5480                                      VEX;
5481 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5482                                      VEX;
5483 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5484                                      VEX;
5485 }
5486
5487 let Predicates = [HasAVX2] in {
5488 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5489                                        int_x86_avx2_pmovsxbd>, VEX;
5490 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5491                                        int_x86_avx2_pmovsxwq>, VEX;
5492 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5493                                        int_x86_avx2_pmovzxbd>, VEX;
5494 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5495                                        int_x86_avx2_pmovzxwq>, VEX;
5496 }
5497
5498 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5499 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5500 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5501 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5502
5503 let Predicates = [HasAVX] in {
5504   // Common patterns involving scalar load
5505   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5506             (VPMOVSXBDrm addr:$src)>;
5507   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5508             (VPMOVSXWQrm addr:$src)>;
5509
5510   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5511             (VPMOVZXBDrm addr:$src)>;
5512   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5513             (VPMOVZXWQrm addr:$src)>;
5514 }
5515
5516 let Predicates = [HasSSE41] in {
5517   // Common patterns involving scalar load
5518   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5519             (PMOVSXBDrm addr:$src)>;
5520   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5521             (PMOVSXWQrm addr:$src)>;
5522
5523   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5524             (PMOVZXBDrm addr:$src)>;
5525   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5526             (PMOVZXWQrm addr:$src)>;
5527 }
5528
5529 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5530   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5531                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5532                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5533
5534   // Expecting a i16 load any extended to i32 value.
5535   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5536                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5537                  [(set VR128:$dst, (IntId (bitconvert
5538                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5539                  OpSize;
5540 }
5541
5542 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5543                                  Intrinsic IntId> {
5544   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5545                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5546                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5547
5548   // Expecting a i16 load any extended to i32 value.
5549   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5550                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5551                   [(set VR256:$dst, (IntId (bitconvert
5552                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5553                   OpSize;
5554 }
5555
5556 let Predicates = [HasAVX] in {
5557 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5558                                      VEX;
5559 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5560                                      VEX;
5561 }
5562 let Predicates = [HasAVX2] in {
5563 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5564                                        int_x86_avx2_pmovsxbq>, VEX;
5565 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5566                                        int_x86_avx2_pmovzxbq>, VEX;
5567 }
5568 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5569 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5570
5571 let Predicates = [HasAVX] in {
5572   // Common patterns involving scalar load
5573   def : Pat<(int_x86_sse41_pmovsxbq
5574               (bitconvert (v4i32 (X86vzmovl
5575                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5576             (VPMOVSXBQrm addr:$src)>;
5577
5578   def : Pat<(int_x86_sse41_pmovzxbq
5579               (bitconvert (v4i32 (X86vzmovl
5580                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5581             (VPMOVZXBQrm addr:$src)>;
5582 }
5583
5584 let Predicates = [HasSSE41] in {
5585   // Common patterns involving scalar load
5586   def : Pat<(int_x86_sse41_pmovsxbq
5587               (bitconvert (v4i32 (X86vzmovl
5588                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5589             (PMOVSXBQrm addr:$src)>;
5590
5591   def : Pat<(int_x86_sse41_pmovzxbq
5592               (bitconvert (v4i32 (X86vzmovl
5593                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5594             (PMOVZXBQrm addr:$src)>;
5595 }
5596
5597 //===----------------------------------------------------------------------===//
5598 // SSE4.1 - Extract Instructions
5599 //===----------------------------------------------------------------------===//
5600
5601 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5602 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5603   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5604                  (ins VR128:$src1, i32i8imm:$src2),
5605                  !strconcat(OpcodeStr,
5606                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5607                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5608                  OpSize;
5609   let neverHasSideEffects = 1, mayStore = 1 in
5610   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5611                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5612                  !strconcat(OpcodeStr,
5613                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5614                  []>, OpSize;
5615 // FIXME:
5616 // There's an AssertZext in the way of writing the store pattern
5617 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5618 }
5619
5620 let Predicates = [HasAVX] in {
5621   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5622   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5623          (ins VR128:$src1, i32i8imm:$src2),
5624          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5625 }
5626
5627 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5628
5629
5630 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5631 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5632   let neverHasSideEffects = 1, mayStore = 1 in
5633   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5634                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5635                  !strconcat(OpcodeStr,
5636                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5637                  []>, OpSize;
5638 // FIXME:
5639 // There's an AssertZext in the way of writing the store pattern
5640 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5641 }
5642
5643 let Predicates = [HasAVX] in
5644   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5645
5646 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5647
5648
5649 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5650 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5651   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5652                  (ins VR128:$src1, i32i8imm:$src2),
5653                  !strconcat(OpcodeStr,
5654                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5655                  [(set GR32:$dst,
5656                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5657   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5658                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5659                  !strconcat(OpcodeStr,
5660                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5661                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5662                           addr:$dst)]>, OpSize;
5663 }
5664
5665 let Predicates = [HasAVX] in
5666   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5667
5668 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5669
5670 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5671 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5672   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5673                  (ins VR128:$src1, i32i8imm:$src2),
5674                  !strconcat(OpcodeStr,
5675                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5676                  [(set GR64:$dst,
5677                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5678   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5679                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5680                  !strconcat(OpcodeStr,
5681                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5682                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5683                           addr:$dst)]>, OpSize, REX_W;
5684 }
5685
5686 let Predicates = [HasAVX] in
5687   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5688
5689 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5690
5691 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5692 /// destination
5693 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5694   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5695                  (ins VR128:$src1, i32i8imm:$src2),
5696                  !strconcat(OpcodeStr,
5697                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5698                  [(set GR32:$dst,
5699                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5700            OpSize;
5701   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5702                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5703                  !strconcat(OpcodeStr,
5704                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5705                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5706                           addr:$dst)]>, OpSize;
5707 }
5708
5709 let ExeDomain = SSEPackedSingle in {
5710   let Predicates = [HasAVX] in {
5711     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5712     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5713                     (ins VR128:$src1, i32i8imm:$src2),
5714                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5715                     []>, OpSize, VEX;
5716   }
5717   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5718 }
5719
5720 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5721 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5722                                               imm:$src2))),
5723                  addr:$dst),
5724           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5725           Requires<[HasAVX]>;
5726 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5727                                               imm:$src2))),
5728                  addr:$dst),
5729           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5730           Requires<[HasSSE41]>;
5731
5732 //===----------------------------------------------------------------------===//
5733 // SSE4.1 - Insert Instructions
5734 //===----------------------------------------------------------------------===//
5735
5736 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5737   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5738       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5739       !if(Is2Addr,
5740         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5741         !strconcat(asm,
5742                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5743       [(set VR128:$dst,
5744         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5745   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5746       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5747       !if(Is2Addr,
5748         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5749         !strconcat(asm,
5750                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5751       [(set VR128:$dst,
5752         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5753                    imm:$src3))]>, OpSize;
5754 }
5755
5756 let Predicates = [HasAVX] in
5757   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5758 let Constraints = "$src1 = $dst" in
5759   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5760
5761 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5762   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5763       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5764       !if(Is2Addr,
5765         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5766         !strconcat(asm,
5767                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5768       [(set VR128:$dst,
5769         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5770       OpSize;
5771   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5772       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5773       !if(Is2Addr,
5774         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5775         !strconcat(asm,
5776                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5777       [(set VR128:$dst,
5778         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5779                           imm:$src3)))]>, OpSize;
5780 }
5781
5782 let Predicates = [HasAVX] in
5783   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5784 let Constraints = "$src1 = $dst" in
5785   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5786
5787 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5788   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5789       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5790       !if(Is2Addr,
5791         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5792         !strconcat(asm,
5793                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5794       [(set VR128:$dst,
5795         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5796       OpSize;
5797   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5798       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5799       !if(Is2Addr,
5800         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5801         !strconcat(asm,
5802                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5803       [(set VR128:$dst,
5804         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5805                           imm:$src3)))]>, OpSize;
5806 }
5807
5808 let Predicates = [HasAVX] in
5809   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5810 let Constraints = "$src1 = $dst" in
5811   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5812
5813 // insertps has a few different modes, there's the first two here below which
5814 // are optimized inserts that won't zero arbitrary elements in the destination
5815 // vector. The next one matches the intrinsic and could zero arbitrary elements
5816 // in the target vector.
5817 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5818   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5819       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5820       !if(Is2Addr,
5821         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5822         !strconcat(asm,
5823                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5824       [(set VR128:$dst,
5825         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5826       OpSize;
5827   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5828       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5829       !if(Is2Addr,
5830         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5831         !strconcat(asm,
5832                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5833       [(set VR128:$dst,
5834         (X86insrtps VR128:$src1,
5835                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5836                     imm:$src3))]>, OpSize;
5837 }
5838
5839 let ExeDomain = SSEPackedSingle in {
5840   let Predicates = [HasAVX] in
5841     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5842   let Constraints = "$src1 = $dst" in
5843     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5844 }
5845
5846 //===----------------------------------------------------------------------===//
5847 // SSE4.1 - Round Instructions
5848 //===----------------------------------------------------------------------===//
5849
5850 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5851                             X86MemOperand x86memop, RegisterClass RC,
5852                             PatFrag mem_frag32, PatFrag mem_frag64,
5853                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5854 let ExeDomain = SSEPackedSingle in {
5855   // Intrinsic operation, reg.
5856   // Vector intrinsic operation, reg
5857   def PSr : SS4AIi8<opcps, MRMSrcReg,
5858                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5859                     !strconcat(OpcodeStr,
5860                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5861                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5862                     OpSize;
5863
5864   // Vector intrinsic operation, mem
5865   def PSm : SS4AIi8<opcps, MRMSrcMem,
5866                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5867                     !strconcat(OpcodeStr,
5868                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5869                     [(set RC:$dst,
5870                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5871                     OpSize;
5872 } // ExeDomain = SSEPackedSingle
5873
5874 let ExeDomain = SSEPackedDouble in {
5875   // Vector intrinsic operation, reg
5876   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5877                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5878                     !strconcat(OpcodeStr,
5879                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5880                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5881                     OpSize;
5882
5883   // Vector intrinsic operation, mem
5884   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5885                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5886                     !strconcat(OpcodeStr,
5887                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5888                     [(set RC:$dst,
5889                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5890                     OpSize;
5891 } // ExeDomain = SSEPackedDouble
5892 }
5893
5894 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5895                             string OpcodeStr,
5896                             Intrinsic F32Int,
5897                             Intrinsic F64Int, bit Is2Addr = 1> {
5898 let ExeDomain = GenericDomain in {
5899   // Operation, reg.
5900   def SSr : SS4AIi8<opcss, MRMSrcReg,
5901       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5902       !if(Is2Addr,
5903           !strconcat(OpcodeStr,
5904               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5905           !strconcat(OpcodeStr,
5906               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5907       []>, OpSize;
5908
5909   // Intrinsic operation, reg.
5910   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5911         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5912         !if(Is2Addr,
5913             !strconcat(OpcodeStr,
5914                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5915             !strconcat(OpcodeStr,
5916                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5917         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5918         OpSize;
5919
5920   // Intrinsic operation, mem.
5921   def SSm : SS4AIi8<opcss, MRMSrcMem,
5922         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5923         !if(Is2Addr,
5924             !strconcat(OpcodeStr,
5925                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5926             !strconcat(OpcodeStr,
5927                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5928         [(set VR128:$dst,
5929              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5930         OpSize;
5931
5932   // Operation, reg.
5933   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5934         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
5935         !if(Is2Addr,
5936             !strconcat(OpcodeStr,
5937                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5938             !strconcat(OpcodeStr,
5939                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5940         []>, OpSize;
5941
5942   // Intrinsic operation, reg.
5943   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
5944         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5945         !if(Is2Addr,
5946             !strconcat(OpcodeStr,
5947                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5948             !strconcat(OpcodeStr,
5949                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5950         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5951         OpSize;
5952
5953   // Intrinsic operation, mem.
5954   def SDm : SS4AIi8<opcsd, MRMSrcMem,
5955         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
5956         !if(Is2Addr,
5957             !strconcat(OpcodeStr,
5958                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5959             !strconcat(OpcodeStr,
5960                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5961         [(set VR128:$dst,
5962               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
5963         OpSize;
5964 } // ExeDomain = GenericDomain
5965 }
5966
5967 // FP round - roundss, roundps, roundsd, roundpd
5968 let Predicates = [HasAVX] in {
5969   // Intrinsic form
5970   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
5971                                   memopv4f32, memopv2f64,
5972                                   int_x86_sse41_round_ps,
5973                                   int_x86_sse41_round_pd>, VEX;
5974   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
5975                                   memopv8f32, memopv4f64,
5976                                   int_x86_avx_round_ps_256,
5977                                   int_x86_avx_round_pd_256>, VEX;
5978   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
5979                                   int_x86_sse41_round_ss,
5980                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
5981
5982   def : Pat<(ffloor FR32:$src),
5983             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
5984   def : Pat<(f64 (ffloor FR64:$src)),
5985             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
5986   def : Pat<(f32 (fnearbyint FR32:$src)),
5987             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
5988   def : Pat<(f64 (fnearbyint FR64:$src)),
5989             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
5990   def : Pat<(f32 (fceil FR32:$src)),
5991             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
5992   def : Pat<(f64 (fceil FR64:$src)),
5993             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
5994   def : Pat<(f32 (frint FR32:$src)),
5995             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
5996   def : Pat<(f64 (frint FR64:$src)),
5997             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
5998   def : Pat<(f32 (ftrunc FR32:$src)),
5999             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6000   def : Pat<(f64 (ftrunc FR64:$src)),
6001             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6002 }
6003
6004 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6005                                memopv4f32, memopv2f64,
6006                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6007 let Constraints = "$src1 = $dst" in
6008 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6009                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6010
6011 def : Pat<(ffloor FR32:$src),
6012           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6013 def : Pat<(f64 (ffloor FR64:$src)),
6014           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6015 def : Pat<(f32 (fnearbyint FR32:$src)),
6016           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6017 def : Pat<(f64 (fnearbyint FR64:$src)),
6018           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6019 def : Pat<(f32 (fceil FR32:$src)),
6020           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6021 def : Pat<(f64 (fceil FR64:$src)),
6022           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6023 def : Pat<(f32 (frint FR32:$src)),
6024           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6025 def : Pat<(f64 (frint FR64:$src)),
6026           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6027 def : Pat<(f32 (ftrunc FR32:$src)),
6028           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6029 def : Pat<(f64 (ftrunc FR64:$src)),
6030           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6031
6032 //===----------------------------------------------------------------------===//
6033 // SSE4.1 - Packed Bit Test
6034 //===----------------------------------------------------------------------===//
6035
6036 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6037 // the intel intrinsic that corresponds to this.
6038 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6039 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6040                 "vptest\t{$src2, $src1|$src1, $src2}",
6041                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6042                 OpSize, VEX;
6043 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6044                 "vptest\t{$src2, $src1|$src1, $src2}",
6045                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6046                 OpSize, VEX;
6047
6048 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6049                 "vptest\t{$src2, $src1|$src1, $src2}",
6050                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6051                 OpSize, VEX;
6052 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6053                 "vptest\t{$src2, $src1|$src1, $src2}",
6054                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6055                 OpSize, VEX;
6056 }
6057
6058 let Defs = [EFLAGS] in {
6059 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6060               "ptest\t{$src2, $src1|$src1, $src2}",
6061               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6062               OpSize;
6063 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6064               "ptest\t{$src2, $src1|$src1, $src2}",
6065               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6066               OpSize;
6067 }
6068
6069 // The bit test instructions below are AVX only
6070 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6071                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6072   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6073             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6074             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6075   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6076             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6077             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6078             OpSize, VEX;
6079 }
6080
6081 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6082 let ExeDomain = SSEPackedSingle in {
6083 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6084 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6085 }
6086 let ExeDomain = SSEPackedDouble in {
6087 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6088 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6089 }
6090 }
6091
6092 //===----------------------------------------------------------------------===//
6093 // SSE4.1 - Misc Instructions
6094 //===----------------------------------------------------------------------===//
6095
6096 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6097   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6098                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6099                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6100                      OpSize, XS;
6101   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6102                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6103                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6104                       (implicit EFLAGS)]>, OpSize, XS;
6105
6106   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6107                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6108                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6109                      XS;
6110   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6111                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6112                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6113                       (implicit EFLAGS)]>, XS;
6114
6115   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6116                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6117                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6118                       XS;
6119   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6120                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6121                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6122                        (implicit EFLAGS)]>, XS;
6123 }
6124
6125
6126
6127 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6128 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6129                                  Intrinsic IntId128> {
6130   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6131                     (ins VR128:$src),
6132                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6133                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6134   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6135                      (ins i128mem:$src),
6136                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6137                      [(set VR128:$dst,
6138                        (IntId128
6139                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6140 }
6141
6142 let Predicates = [HasAVX] in
6143 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6144                                          int_x86_sse41_phminposuw>, VEX;
6145 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6146                                          int_x86_sse41_phminposuw>;
6147
6148 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6149 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6150                               Intrinsic IntId128, bit Is2Addr = 1> {
6151   let isCommutable = 1 in
6152   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6153        (ins VR128:$src1, VR128:$src2),
6154        !if(Is2Addr,
6155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6157        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6158   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6159        (ins VR128:$src1, i128mem:$src2),
6160        !if(Is2Addr,
6161            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6162            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6163        [(set VR128:$dst,
6164          (IntId128 VR128:$src1,
6165           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6166 }
6167
6168 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6169 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6170                                 Intrinsic IntId256> {
6171   let isCommutable = 1 in
6172   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6173        (ins VR256:$src1, VR256:$src2),
6174        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6175        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6176   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6177        (ins VR256:$src1, i256mem:$src2),
6178        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6179        [(set VR256:$dst,
6180          (IntId256 VR256:$src1,
6181           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6182 }
6183
6184 let Predicates = [HasAVX] in {
6185   let isCommutable = 0 in
6186   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6187                                                          0>, VEX_4V;
6188   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6189                                                          0>, VEX_4V;
6190   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6191                                                          0>, VEX_4V;
6192   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6193                                                          0>, VEX_4V;
6194   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6195                                                          0>, VEX_4V;
6196   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6197                                                          0>, VEX_4V;
6198   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6199                                                          0>, VEX_4V;
6200   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6201                                                          0>, VEX_4V;
6202   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6203                                                          0>, VEX_4V;
6204   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6205                                                          0>, VEX_4V;
6206 }
6207
6208 let Predicates = [HasAVX2] in {
6209   let isCommutable = 0 in
6210   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6211                                         int_x86_avx2_packusdw>, VEX_4V;
6212   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6213                                         int_x86_avx2_pmins_b>, VEX_4V;
6214   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6215                                         int_x86_avx2_pmins_d>, VEX_4V;
6216   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6217                                         int_x86_avx2_pminu_d>, VEX_4V;
6218   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6219                                         int_x86_avx2_pminu_w>, VEX_4V;
6220   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6221                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6222   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6223                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6224   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6225                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6226   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6227                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6228   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6229                                         int_x86_avx2_pmul_dq>, VEX_4V;
6230 }
6231
6232 let Constraints = "$src1 = $dst" in {
6233   let isCommutable = 0 in
6234   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6235   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6236   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6237   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6238   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6239   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6240   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6241   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6242   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6243   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6244 }
6245
6246 /// SS48I_binop_rm - Simple SSE41 binary operator.
6247 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6248                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6249                           X86MemOperand x86memop, bit Is2Addr = 1> {
6250   let isCommutable = 1 in
6251   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6252        (ins RC:$src1, RC:$src2),
6253        !if(Is2Addr,
6254            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6255            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6256        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6257   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6258        (ins RC:$src1, x86memop:$src2),
6259        !if(Is2Addr,
6260            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6261            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6262        [(set RC:$dst,
6263          (OpVT (OpNode RC:$src1,
6264           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6265 }
6266
6267 let Predicates = [HasAVX] in {
6268   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6269                                 memopv2i64, i128mem, 0>, VEX_4V;
6270   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6271                                  memopv2i64, i128mem, 0>, VEX_4V;
6272 }
6273 let Predicates = [HasAVX2] in {
6274   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6275                                   memopv4i64, i256mem, 0>, VEX_4V;
6276   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6277                                   memopv4i64, i256mem, 0>, VEX_4V;
6278 }
6279
6280 let Constraints = "$src1 = $dst" in {
6281   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6282                                 memopv2i64, i128mem>;
6283   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6284                                 memopv2i64, i128mem>;
6285 }
6286
6287 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6288 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6289                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6290                  X86MemOperand x86memop, bit Is2Addr = 1> {
6291   let isCommutable = 1 in
6292   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6293         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6294         !if(Is2Addr,
6295             !strconcat(OpcodeStr,
6296                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6297             !strconcat(OpcodeStr,
6298                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6299         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6300         OpSize;
6301   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6302         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6303         !if(Is2Addr,
6304             !strconcat(OpcodeStr,
6305                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6306             !strconcat(OpcodeStr,
6307                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6308         [(set RC:$dst,
6309           (IntId RC:$src1,
6310            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6311         OpSize;
6312 }
6313
6314 let Predicates = [HasAVX] in {
6315   let isCommutable = 0 in {
6316     let ExeDomain = SSEPackedSingle in {
6317     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6318                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6319     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6320               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6321     }
6322     let ExeDomain = SSEPackedDouble in {
6323     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6324                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6325     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6326               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6327     }
6328   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6329                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6330   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6331                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6332   }
6333   let ExeDomain = SSEPackedSingle in
6334   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6335                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6336   let ExeDomain = SSEPackedDouble in
6337   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6338                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6339   let ExeDomain = SSEPackedSingle in
6340   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6341                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6342 }
6343
6344 let Predicates = [HasAVX2] in {
6345   let isCommutable = 0 in {
6346   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6347                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6348   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6349                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6350   }
6351 }
6352
6353 let Constraints = "$src1 = $dst" in {
6354   let isCommutable = 0 in {
6355   let ExeDomain = SSEPackedSingle in
6356   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6357                                      VR128, memopv4f32, i128mem>;
6358   let ExeDomain = SSEPackedDouble in
6359   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6360                                      VR128, memopv2f64, i128mem>;
6361   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6362                                      VR128, memopv2i64, i128mem>;
6363   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6364                                      VR128, memopv2i64, i128mem>;
6365   }
6366   let ExeDomain = SSEPackedSingle in
6367   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6368                                   VR128, memopv4f32, i128mem>;
6369   let ExeDomain = SSEPackedDouble in
6370   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6371                                   VR128, memopv2f64, i128mem>;
6372 }
6373
6374 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6375 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6376                                     RegisterClass RC, X86MemOperand x86memop,
6377                                     PatFrag mem_frag, Intrinsic IntId> {
6378   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6379                   (ins RC:$src1, RC:$src2, RC:$src3),
6380                   !strconcat(OpcodeStr,
6381                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6382                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6383                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6384
6385   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6386                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6387                   !strconcat(OpcodeStr,
6388                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6389                   [(set RC:$dst,
6390                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6391                                RC:$src3))],
6392                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6393 }
6394
6395 let Predicates = [HasAVX] in {
6396 let ExeDomain = SSEPackedDouble in {
6397 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6398                                            memopv2f64, int_x86_sse41_blendvpd>;
6399 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6400                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6401 } // ExeDomain = SSEPackedDouble
6402 let ExeDomain = SSEPackedSingle in {
6403 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6404                                            memopv4f32, int_x86_sse41_blendvps>;
6405 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6406                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6407 } // ExeDomain = SSEPackedSingle
6408 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6409                                            memopv2i64, int_x86_sse41_pblendvb>;
6410 }
6411
6412 let Predicates = [HasAVX2] in {
6413 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6414                                            memopv4i64, int_x86_avx2_pblendvb>;
6415 }
6416
6417 let Predicates = [HasAVX] in {
6418   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6419                             (v16i8 VR128:$src2))),
6420             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6421   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6422                             (v4i32 VR128:$src2))),
6423             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6424   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6425                             (v4f32 VR128:$src2))),
6426             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6427   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6428                             (v2i64 VR128:$src2))),
6429             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6430   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6431                             (v2f64 VR128:$src2))),
6432             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6433   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6434                             (v8i32 VR256:$src2))),
6435             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6436   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6437                             (v8f32 VR256:$src2))),
6438             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6439   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6440                             (v4i64 VR256:$src2))),
6441             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6442   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6443                             (v4f64 VR256:$src2))),
6444             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6445 }
6446
6447 let Predicates = [HasAVX2] in {
6448   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6449                             (v32i8 VR256:$src2))),
6450             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6451 }
6452
6453 /// SS41I_ternary_int - SSE 4.1 ternary operator
6454 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6455   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6456                                Intrinsic IntId> {
6457     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6458                     (ins VR128:$src1, VR128:$src2),
6459                     !strconcat(OpcodeStr,
6460                      "\t{$src2, $dst|$dst, $src2}"),
6461                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6462                     OpSize;
6463
6464     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6465                     (ins VR128:$src1, i128mem:$src2),
6466                     !strconcat(OpcodeStr,
6467                      "\t{$src2, $dst|$dst, $src2}"),
6468                     [(set VR128:$dst,
6469                       (IntId VR128:$src1,
6470                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6471   }
6472 }
6473
6474 let ExeDomain = SSEPackedDouble in
6475 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6476                                   int_x86_sse41_blendvpd>;
6477 let ExeDomain = SSEPackedSingle in
6478 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6479                                   int_x86_sse41_blendvps>;
6480 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6481                                   int_x86_sse41_pblendvb>;
6482
6483 let Predicates = [HasSSE41] in {
6484   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6485                             (v16i8 VR128:$src2))),
6486             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6487   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6488                             (v4i32 VR128:$src2))),
6489             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6490   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6491                             (v4f32 VR128:$src2))),
6492             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6493   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6494                             (v2i64 VR128:$src2))),
6495             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6496   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6497                             (v2f64 VR128:$src2))),
6498             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6499 }
6500
6501 let Predicates = [HasAVX] in
6502 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6503                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6504                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6505                        OpSize, VEX;
6506 let Predicates = [HasAVX2] in
6507 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6508                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6509                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6510                          OpSize, VEX;
6511 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6512                        "movntdqa\t{$src, $dst|$dst, $src}",
6513                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6514                        OpSize;
6515
6516 //===----------------------------------------------------------------------===//
6517 // SSE4.2 - Compare Instructions
6518 //===----------------------------------------------------------------------===//
6519
6520 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6521 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6522                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6523                           X86MemOperand x86memop, bit Is2Addr = 1> {
6524   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6525        (ins RC:$src1, RC:$src2),
6526        !if(Is2Addr,
6527            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6528            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6529        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6530        OpSize;
6531   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6532        (ins RC:$src1, x86memop:$src2),
6533        !if(Is2Addr,
6534            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6535            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6536        [(set RC:$dst,
6537          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6538 }
6539
6540 let Predicates = [HasAVX] in
6541   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6542                                  memopv2i64, i128mem, 0>, VEX_4V;
6543
6544 let Predicates = [HasAVX2] in
6545   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6546                                   memopv4i64, i256mem, 0>, VEX_4V;
6547
6548 let Constraints = "$src1 = $dst" in
6549   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6550                                 memopv2i64, i128mem>;
6551
6552 //===----------------------------------------------------------------------===//
6553 // SSE4.2 - String/text Processing Instructions
6554 //===----------------------------------------------------------------------===//
6555
6556 // Packed Compare Implicit Length Strings, Return Mask
6557 multiclass pseudo_pcmpistrm<string asm> {
6558   def REG : PseudoI<(outs VR128:$dst),
6559                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6560     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6561                                                   imm:$src3))]>;
6562   def MEM : PseudoI<(outs VR128:$dst),
6563                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6564     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6565                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6566 }
6567
6568 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6569   let AddedComplexity = 1 in
6570     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6571   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6572 }
6573
6574 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6575   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6576       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6577       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6578   let mayLoad = 1 in
6579   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6580       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6581       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6582 }
6583
6584 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6585   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6586       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6587       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6588   let mayLoad = 1 in
6589   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6590       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6591       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6592 }
6593
6594 // Packed Compare Explicit Length Strings, Return Mask
6595 multiclass pseudo_pcmpestrm<string asm> {
6596   def REG : PseudoI<(outs VR128:$dst),
6597                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6598     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6599                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6600   def MEM : PseudoI<(outs VR128:$dst),
6601                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6602     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6603                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6604 }
6605
6606 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6607   let AddedComplexity = 1 in
6608     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6609   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6610 }
6611
6612 let Predicates = [HasAVX],
6613     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6614   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6615       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6616       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6617   let mayLoad = 1 in
6618   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6619       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6620       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6621 }
6622
6623 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6624   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6625       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6626       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6627   let mayLoad = 1 in
6628   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6629       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6630       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6631 }
6632
6633 // Packed Compare Implicit Length Strings, Return Index
6634 let Defs = [ECX, EFLAGS] in {
6635   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6636     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6637       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6638       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6639       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6640        (implicit EFLAGS)]>, OpSize;
6641     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6642       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6643       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6644       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6645        (implicit EFLAGS)]>, OpSize;
6646   }
6647 }
6648
6649 let Predicates = [HasAVX] in {
6650 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6651                                     VEX;
6652 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6653                                     VEX;
6654 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6655                                     VEX;
6656 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6657                                     VEX;
6658 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6659                                     VEX;
6660 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6661                                     VEX;
6662 }
6663
6664 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6665 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6666 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6667 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6668 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6669 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6670
6671 // Packed Compare Explicit Length Strings, Return Index
6672 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6673   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6674     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6675       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6676       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6677       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6678        (implicit EFLAGS)]>, OpSize;
6679     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6680       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6681       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6682        [(set ECX,
6683              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6684         (implicit EFLAGS)]>, OpSize;
6685   }
6686 }
6687
6688 let Predicates = [HasAVX] in {
6689 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6690                                     VEX;
6691 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6692                                     VEX;
6693 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6694                                     VEX;
6695 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6696                                     VEX;
6697 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6698                                     VEX;
6699 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6700                                     VEX;
6701 }
6702
6703 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6704 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6705 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6706 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6707 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6708 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6709
6710 //===----------------------------------------------------------------------===//
6711 // SSE4.2 - CRC Instructions
6712 //===----------------------------------------------------------------------===//
6713
6714 // No CRC instructions have AVX equivalents
6715
6716 // crc intrinsic instruction
6717 // This set of instructions are only rm, the only difference is the size
6718 // of r and m.
6719 let Constraints = "$src1 = $dst" in {
6720   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6721                       (ins GR32:$src1, i8mem:$src2),
6722                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6723                        [(set GR32:$dst,
6724                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6725                          (load addr:$src2)))]>;
6726   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6727                       (ins GR32:$src1, GR8:$src2),
6728                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6729                        [(set GR32:$dst,
6730                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6731   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6732                       (ins GR32:$src1, i16mem:$src2),
6733                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6734                        [(set GR32:$dst,
6735                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6736                          (load addr:$src2)))]>,
6737                          OpSize;
6738   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6739                       (ins GR32:$src1, GR16:$src2),
6740                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6741                        [(set GR32:$dst,
6742                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6743                          OpSize;
6744   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6745                       (ins GR32:$src1, i32mem:$src2),
6746                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6747                        [(set GR32:$dst,
6748                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6749                          (load addr:$src2)))]>;
6750   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6751                       (ins GR32:$src1, GR32:$src2),
6752                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6753                        [(set GR32:$dst,
6754                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6755   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6756                       (ins GR64:$src1, i8mem:$src2),
6757                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6758                        [(set GR64:$dst,
6759                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6760                          (load addr:$src2)))]>,
6761                          REX_W;
6762   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6763                       (ins GR64:$src1, GR8:$src2),
6764                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6765                        [(set GR64:$dst,
6766                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6767                          REX_W;
6768   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6769                       (ins GR64:$src1, i64mem:$src2),
6770                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6771                        [(set GR64:$dst,
6772                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6773                          (load addr:$src2)))]>,
6774                          REX_W;
6775   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6776                       (ins GR64:$src1, GR64:$src2),
6777                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6778                        [(set GR64:$dst,
6779                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6780                          REX_W;
6781 }
6782
6783 //===----------------------------------------------------------------------===//
6784 // AES-NI Instructions
6785 //===----------------------------------------------------------------------===//
6786
6787 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6788                               Intrinsic IntId128, bit Is2Addr = 1> {
6789   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6790        (ins VR128:$src1, VR128:$src2),
6791        !if(Is2Addr,
6792            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6793            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6794        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6795        OpSize;
6796   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6797        (ins VR128:$src1, i128mem:$src2),
6798        !if(Is2Addr,
6799            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6800            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6801        [(set VR128:$dst,
6802          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6803 }
6804
6805 // Perform One Round of an AES Encryption/Decryption Flow
6806 let Predicates = [HasAVX, HasAES] in {
6807   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6808                          int_x86_aesni_aesenc, 0>, VEX_4V;
6809   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6810                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6811   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6812                          int_x86_aesni_aesdec, 0>, VEX_4V;
6813   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6814                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6815 }
6816
6817 let Constraints = "$src1 = $dst" in {
6818   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6819                          int_x86_aesni_aesenc>;
6820   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6821                          int_x86_aesni_aesenclast>;
6822   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6823                          int_x86_aesni_aesdec>;
6824   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6825                          int_x86_aesni_aesdeclast>;
6826 }
6827
6828 // Perform the AES InvMixColumn Transformation
6829 let Predicates = [HasAVX, HasAES] in {
6830   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6831       (ins VR128:$src1),
6832       "vaesimc\t{$src1, $dst|$dst, $src1}",
6833       [(set VR128:$dst,
6834         (int_x86_aesni_aesimc VR128:$src1))]>,
6835       OpSize, VEX;
6836   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6837       (ins i128mem:$src1),
6838       "vaesimc\t{$src1, $dst|$dst, $src1}",
6839       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6840       OpSize, VEX;
6841 }
6842 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6843   (ins VR128:$src1),
6844   "aesimc\t{$src1, $dst|$dst, $src1}",
6845   [(set VR128:$dst,
6846     (int_x86_aesni_aesimc VR128:$src1))]>,
6847   OpSize;
6848 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6849   (ins i128mem:$src1),
6850   "aesimc\t{$src1, $dst|$dst, $src1}",
6851   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6852   OpSize;
6853
6854 // AES Round Key Generation Assist
6855 let Predicates = [HasAVX, HasAES] in {
6856   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6857       (ins VR128:$src1, i8imm:$src2),
6858       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6859       [(set VR128:$dst,
6860         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6861       OpSize, VEX;
6862   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6863       (ins i128mem:$src1, i8imm:$src2),
6864       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6865       [(set VR128:$dst,
6866         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6867       OpSize, VEX;
6868 }
6869 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6870   (ins VR128:$src1, i8imm:$src2),
6871   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6872   [(set VR128:$dst,
6873     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6874   OpSize;
6875 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6876   (ins i128mem:$src1, i8imm:$src2),
6877   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6878   [(set VR128:$dst,
6879     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6880   OpSize;
6881
6882 //===----------------------------------------------------------------------===//
6883 // CLMUL Instructions
6884 //===----------------------------------------------------------------------===//
6885
6886 // Carry-less Multiplication instructions
6887 let neverHasSideEffects = 1 in {
6888 // AVX carry-less Multiplication instructions
6889 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6890            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6891            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6892            []>;
6893
6894 let mayLoad = 1 in
6895 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6896            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6897            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6898            []>;
6899
6900 let Constraints = "$src1 = $dst" in {
6901 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6902            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6903            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6904            []>;
6905
6906 let mayLoad = 1 in
6907 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6908            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6909            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6910            []>;
6911 } // Constraints = "$src1 = $dst"
6912 } // neverHasSideEffects = 1
6913
6914
6915 multiclass pclmul_alias<string asm, int immop> {
6916   def : InstAlias<!strconcat("pclmul", asm,
6917                            "dq {$src, $dst|$dst, $src}"),
6918                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6919
6920   def : InstAlias<!strconcat("pclmul", asm,
6921                              "dq {$src, $dst|$dst, $src}"),
6922                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6923
6924   def : InstAlias<!strconcat("vpclmul", asm,
6925                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6926                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6927
6928   def : InstAlias<!strconcat("vpclmul", asm,
6929                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6930                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6931 }
6932 defm : pclmul_alias<"hqhq", 0x11>;
6933 defm : pclmul_alias<"hqlq", 0x01>;
6934 defm : pclmul_alias<"lqhq", 0x10>;
6935 defm : pclmul_alias<"lqlq", 0x00>;
6936
6937 //===----------------------------------------------------------------------===//
6938 // AVX Instructions
6939 //===----------------------------------------------------------------------===//
6940
6941 //===----------------------------------------------------------------------===//
6942 // VBROADCAST - Load from memory and broadcast to all elements of the
6943 //              destination operand
6944 //
6945 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6946                     X86MemOperand x86memop, Intrinsic Int> :
6947   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6948         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6949         [(set RC:$dst, (Int addr:$src))]>, VEX;
6950
6951 // AVX2 adds register forms
6952 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
6953                          Intrinsic Int> :
6954   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
6955          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6956          [(set RC:$dst, (Int VR128:$src))]>, VEX;
6957
6958 let ExeDomain = SSEPackedSingle in {
6959   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
6960                                       int_x86_avx_vbroadcast_ss>;
6961   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
6962                                       int_x86_avx_vbroadcast_ss_256>;
6963 }
6964 let ExeDomain = SSEPackedDouble in
6965 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
6966                                     int_x86_avx_vbroadcast_sd_256>;
6967 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
6968                                    int_x86_avx_vbroadcastf128_pd_256>;
6969
6970 let ExeDomain = SSEPackedSingle in {
6971   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
6972                                            int_x86_avx2_vbroadcast_ss_ps>;
6973   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
6974                                            int_x86_avx2_vbroadcast_ss_ps_256>;
6975 }
6976 let ExeDomain = SSEPackedDouble in
6977 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
6978                                          int_x86_avx2_vbroadcast_sd_pd_256>;
6979
6980 let Predicates = [HasAVX2] in
6981 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
6982                                    int_x86_avx2_vbroadcasti128>;
6983
6984 let Predicates = [HasAVX] in
6985 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
6986           (VBROADCASTF128 addr:$src)>;
6987
6988
6989 //===----------------------------------------------------------------------===//
6990 // VINSERTF128 - Insert packed floating-point values
6991 //
6992 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
6993 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
6994           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
6995           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6996           []>, VEX_4V;
6997 let mayLoad = 1 in
6998 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
6999           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7000           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7001           []>, VEX_4V;
7002 }
7003
7004 let Predicates = [HasAVX] in {
7005 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7006           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7007 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7008           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7009 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7010           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7011 }
7012
7013 //===----------------------------------------------------------------------===//
7014 // VEXTRACTF128 - Extract packed floating-point values
7015 //
7016 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7017 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7018           (ins VR256:$src1, i8imm:$src2),
7019           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7020           []>, VEX;
7021 let mayStore = 1 in
7022 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7023           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7024           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7025           []>, VEX;
7026 }
7027
7028 let Predicates = [HasAVX] in {
7029 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7030           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7031 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7032           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7033 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7034           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7035 }
7036
7037 //===----------------------------------------------------------------------===//
7038 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7039 //
7040 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7041                           Intrinsic IntLd, Intrinsic IntLd256,
7042                           Intrinsic IntSt, Intrinsic IntSt256> {
7043   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7044              (ins VR128:$src1, f128mem:$src2),
7045              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7046              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7047              VEX_4V;
7048   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7049              (ins VR256:$src1, f256mem:$src2),
7050              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7051              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7052              VEX_4V;
7053   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7054              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7055              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7056              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7057   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7058              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7059              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7060              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7061 }
7062
7063 let ExeDomain = SSEPackedSingle in
7064 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7065                                  int_x86_avx_maskload_ps,
7066                                  int_x86_avx_maskload_ps_256,
7067                                  int_x86_avx_maskstore_ps,
7068                                  int_x86_avx_maskstore_ps_256>;
7069 let ExeDomain = SSEPackedDouble in
7070 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7071                                  int_x86_avx_maskload_pd,
7072                                  int_x86_avx_maskload_pd_256,
7073                                  int_x86_avx_maskstore_pd,
7074                                  int_x86_avx_maskstore_pd_256>;
7075
7076 //===----------------------------------------------------------------------===//
7077 // VPERMIL - Permute Single and Double Floating-Point Values
7078 //
7079 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7080                       RegisterClass RC, X86MemOperand x86memop_f,
7081                       X86MemOperand x86memop_i, PatFrag i_frag,
7082                       Intrinsic IntVar, ValueType vt> {
7083   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7084              (ins RC:$src1, RC:$src2),
7085              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7086              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7087   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7088              (ins RC:$src1, x86memop_i:$src2),
7089              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7090              [(set RC:$dst, (IntVar RC:$src1,
7091                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7092
7093   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7094              (ins RC:$src1, i8imm:$src2),
7095              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7096              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7097   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7098              (ins x86memop_f:$src1, i8imm:$src2),
7099              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7100              [(set RC:$dst,
7101                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7102 }
7103
7104 let ExeDomain = SSEPackedSingle in {
7105   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7106                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7107   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7108                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7109 }
7110 let ExeDomain = SSEPackedDouble in {
7111   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7112                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7113   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7114                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7115 }
7116
7117 let Predicates = [HasAVX] in {
7118 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7119           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7120 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7121           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7122 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7123                                (i8 imm:$imm))),
7124           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7125 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7126           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7127
7128 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7129           (VPERMILPDri VR128:$src1, imm:$imm)>;
7130 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7131           (VPERMILPDmi addr:$src1, imm:$imm)>;
7132 }
7133
7134 //===----------------------------------------------------------------------===//
7135 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7136 //
7137 let ExeDomain = SSEPackedSingle in {
7138 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7139           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7140           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7141           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7142                               (i8 imm:$src3))))]>, VEX_4V;
7143 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7144           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7145           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7146           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7147                              (i8 imm:$src3)))]>, VEX_4V;
7148 }
7149
7150 let Predicates = [HasAVX] in {
7151 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7152           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7153 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7154           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7155 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7156           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7157 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7158           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7159 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7160           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7161
7162 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7163                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7164           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7165 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7166                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7167           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7168 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7169                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7170           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7171 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7172                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7173           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7174 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7175                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7176           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7177 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7178                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7179           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7180 }
7181
7182 //===----------------------------------------------------------------------===//
7183 // VZERO - Zero YMM registers
7184 //
7185 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7186             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7187   // Zero All YMM registers
7188   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7189                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7190
7191   // Zero Upper bits of YMM registers
7192   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7193                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7194 }
7195
7196 //===----------------------------------------------------------------------===//
7197 // Half precision conversion instructions
7198 //===----------------------------------------------------------------------===//
7199 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7200 let Predicates = [HasAVX, HasF16C] in {
7201   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7202              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7203              [(set RC:$dst, (Int VR128:$src))]>,
7204              T8, OpSize, VEX;
7205   let neverHasSideEffects = 1, mayLoad = 1 in
7206   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7207              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7208 }
7209 }
7210
7211 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7212 let Predicates = [HasAVX, HasF16C] in {
7213   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7214                (ins RC:$src1, i32i8imm:$src2),
7215                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7216                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7217                TA, OpSize, VEX;
7218   let neverHasSideEffects = 1, mayLoad = 1 in
7219   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7220                (ins RC:$src1, i32i8imm:$src2),
7221                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7222                TA, OpSize, VEX;
7223 }
7224 }
7225
7226 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7227 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7228 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7229 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7230
7231 //===----------------------------------------------------------------------===//
7232 // AVX2 Instructions
7233 //===----------------------------------------------------------------------===//
7234
7235 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7236 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7237                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7238                  X86MemOperand x86memop> {
7239   let isCommutable = 1 in
7240   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7241         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7242         !strconcat(OpcodeStr,
7243             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7244         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7245         VEX_4V;
7246   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7247         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7248         !strconcat(OpcodeStr,
7249             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7250         [(set RC:$dst,
7251           (IntId RC:$src1,
7252            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7253         VEX_4V;
7254 }
7255
7256 let isCommutable = 0 in {
7257 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7258                                    VR128, memopv2i64, i128mem>;
7259 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7260                                     VR256, memopv4i64, i256mem>;
7261 }
7262
7263 //===----------------------------------------------------------------------===//
7264 // VPBROADCAST - Load from memory and broadcast to all elements of the
7265 //               destination operand
7266 //
7267 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7268                           X86MemOperand x86memop, PatFrag ld_frag,
7269                           Intrinsic Int128, Intrinsic Int256> {
7270   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7271                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7272                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7273   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7274                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7275                   [(set VR128:$dst,
7276                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7277   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7278                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7279                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7280   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7281                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7282                    [(set VR256:$dst,
7283                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7284 }
7285
7286 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7287                                     int_x86_avx2_pbroadcastb_128,
7288                                     int_x86_avx2_pbroadcastb_256>;
7289 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7290                                     int_x86_avx2_pbroadcastw_128,
7291                                     int_x86_avx2_pbroadcastw_256>;
7292 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7293                                     int_x86_avx2_pbroadcastd_128,
7294                                     int_x86_avx2_pbroadcastd_256>;
7295 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7296                                     int_x86_avx2_pbroadcastq_128,
7297                                     int_x86_avx2_pbroadcastq_256>;
7298
7299 let Predicates = [HasAVX2] in {
7300   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7301           (VPBROADCASTBrm addr:$src)>;
7302   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7303           (VPBROADCASTBYrm addr:$src)>;
7304   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7305           (VPBROADCASTWrm addr:$src)>;
7306   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7307           (VPBROADCASTWYrm addr:$src)>;
7308   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7309           (VPBROADCASTDrm addr:$src)>;
7310   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7311           (VPBROADCASTDYrm addr:$src)>;
7312   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7313           (VPBROADCASTQrm addr:$src)>;
7314   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7315           (VPBROADCASTQYrm addr:$src)>;
7316 }
7317
7318 // AVX1 broadcast patterns
7319 let Predicates = [HasAVX] in {
7320 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7321           (VBROADCASTSSYrm addr:$src)>;
7322 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7323           (VBROADCASTSDrm addr:$src)>;
7324 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7325           (VBROADCASTSSYrm addr:$src)>;
7326 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7327           (VBROADCASTSDrm addr:$src)>;
7328
7329 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7330           (VBROADCASTSSrm addr:$src)>;
7331 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7332           (VBROADCASTSSrm addr:$src)>;
7333 }
7334
7335 //===----------------------------------------------------------------------===//
7336 // VPERM - Permute instructions
7337 //
7338
7339 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7340                      Intrinsic Int> {
7341   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7342                    (ins VR256:$src1, VR256:$src2),
7343                    !strconcat(OpcodeStr,
7344                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7345                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7346   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7347                    (ins VR256:$src1, i256mem:$src2),
7348                    !strconcat(OpcodeStr,
7349                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7350                    [(set VR256:$dst, (Int VR256:$src1,
7351                                       (bitconvert (mem_frag addr:$src2))))]>,
7352                    VEX_4V;
7353 }
7354
7355 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7356 let ExeDomain = SSEPackedSingle in
7357 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7358
7359 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7360                          Intrinsic Int> {
7361   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7362                      (ins VR256:$src1, i8imm:$src2),
7363                      !strconcat(OpcodeStr,
7364                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7365                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7366   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7367                      (ins i256mem:$src1, i8imm:$src2),
7368                      !strconcat(OpcodeStr,
7369                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7370                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7371                      VEX;
7372 }
7373
7374 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7375                             VEX_W;
7376 let ExeDomain = SSEPackedDouble in
7377 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7378                              VEX_W;
7379
7380 //===----------------------------------------------------------------------===//
7381 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7382 //
7383 let AddedComplexity = 1 in {
7384 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7385           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7386           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7387           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7388                             (i8 imm:$src3))))]>, VEX_4V;
7389 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7390           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7391           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7392           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7393                              (i8 imm:$src3)))]>, VEX_4V;
7394 }
7395
7396 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7397 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7398           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7399 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7400           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7401 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7402           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7403
7404 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7405                   (i8 imm:$imm))),
7406           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7407 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7408                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7409           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7410 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7411                   (i8 imm:$imm))),
7412           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7413 }
7414
7415
7416 //===----------------------------------------------------------------------===//
7417 // VINSERTI128 - Insert packed integer values
7418 //
7419 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7420           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7421           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7422           [(set VR256:$dst,
7423             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7424           VEX_4V;
7425 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7426           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7427           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7428           [(set VR256:$dst,
7429             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7430              imm:$src3))]>, VEX_4V;
7431
7432 let Predicates = [HasAVX2] in {
7433 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7434                                    (i32 imm)),
7435           (VINSERTI128rr VR256:$src1, VR128:$src2,
7436                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7437 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7438                                    (i32 imm)),
7439           (VINSERTI128rr VR256:$src1, VR128:$src2,
7440                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7441 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7442                                    (i32 imm)),
7443           (VINSERTI128rr VR256:$src1, VR128:$src2,
7444                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7445 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7446                                    (i32 imm)),
7447           (VINSERTI128rr VR256:$src1, VR128:$src2,
7448                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7449 }
7450
7451 // AVX1 patterns
7452 let Predicates = [HasAVX] in {
7453 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7454                                    (i32 imm)),
7455           (VINSERTF128rr VR256:$src1, VR128:$src2,
7456                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7457 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7458                                    (i32 imm)),
7459           (VINSERTF128rr VR256:$src1, VR128:$src2,
7460                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7461 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7462                                    (i32 imm)),
7463           (VINSERTF128rr VR256:$src1, VR128:$src2,
7464                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7465 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7466                                    (i32 imm)),
7467           (VINSERTF128rr VR256:$src1, VR128:$src2,
7468                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7469 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7470                                    (i32 imm)),
7471           (VINSERTF128rr VR256:$src1, VR128:$src2,
7472                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7473 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7474                                    (i32 imm)),
7475           (VINSERTF128rr VR256:$src1, VR128:$src2,
7476                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7477 }
7478
7479 //===----------------------------------------------------------------------===//
7480 // VEXTRACTI128 - Extract packed integer values
7481 //
7482 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7483           (ins VR256:$src1, i8imm:$src2),
7484           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7485           [(set VR128:$dst,
7486             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7487           VEX;
7488 let neverHasSideEffects = 1, mayStore = 1 in
7489 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7490           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7491           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7492
7493 let Predicates = [HasAVX2] in {
7494 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7495           (v2i64 (VEXTRACTI128rr
7496                     (v4i64 VR256:$src1),
7497                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7498 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7499           (v4i32 (VEXTRACTI128rr
7500                     (v8i32 VR256:$src1),
7501                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7502 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7503           (v8i16 (VEXTRACTI128rr
7504                     (v16i16 VR256:$src1),
7505                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7506 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7507           (v16i8 (VEXTRACTI128rr
7508                     (v32i8 VR256:$src1),
7509                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7510 }
7511
7512 // AVX1 patterns
7513 let Predicates = [HasAVX] in {
7514 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7515           (v4f32 (VEXTRACTF128rr
7516                     (v8f32 VR256:$src1),
7517                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7518 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7519           (v2f64 (VEXTRACTF128rr
7520                     (v4f64 VR256:$src1),
7521                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7522 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7523           (v2i64 (VEXTRACTF128rr
7524                     (v4i64 VR256:$src1),
7525                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7526 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7527           (v4i32 (VEXTRACTF128rr
7528                     (v8i32 VR256:$src1),
7529                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7530 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7531           (v8i16 (VEXTRACTF128rr
7532                     (v16i16 VR256:$src1),
7533                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7534 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7535           (v16i8 (VEXTRACTF128rr
7536                     (v32i8 VR256:$src1),
7537                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7538 }
7539
7540 //===----------------------------------------------------------------------===//
7541 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7542 //
7543 multiclass avx2_pmovmask<string OpcodeStr,
7544                          Intrinsic IntLd128, Intrinsic IntLd256,
7545                          Intrinsic IntSt128, Intrinsic IntSt256> {
7546   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7547              (ins VR128:$src1, i128mem:$src2),
7548              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7549              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7550   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7551              (ins VR256:$src1, i256mem:$src2),
7552              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7553              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7554   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7555              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7556              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7557              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7558   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7559              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7560              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7561              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7562 }
7563
7564 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7565                                 int_x86_avx2_maskload_d,
7566                                 int_x86_avx2_maskload_d_256,
7567                                 int_x86_avx2_maskstore_d,
7568                                 int_x86_avx2_maskstore_d_256>;
7569 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7570                                 int_x86_avx2_maskload_q,
7571                                 int_x86_avx2_maskload_q_256,
7572                                 int_x86_avx2_maskstore_q,
7573                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7574
7575
7576 //===----------------------------------------------------------------------===//
7577 // Variable Bit Shifts
7578 //
7579 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7580                           ValueType vt128, ValueType vt256> {
7581   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7582              (ins VR128:$src1, VR128:$src2),
7583              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7584              [(set VR128:$dst,
7585                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7586              VEX_4V;
7587   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7588              (ins VR128:$src1, i128mem:$src2),
7589              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7590              [(set VR128:$dst,
7591                (vt128 (OpNode VR128:$src1,
7592                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7593              VEX_4V;
7594   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7595              (ins VR256:$src1, VR256:$src2),
7596              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7597              [(set VR256:$dst,
7598                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7599              VEX_4V;
7600   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7601              (ins VR256:$src1, i256mem:$src2),
7602              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7603              [(set VR256:$dst,
7604                (vt256 (OpNode VR256:$src1,
7605                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7606              VEX_4V;
7607 }
7608
7609 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7610 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7611 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7612 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7613 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;