lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 272 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 273           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 274 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 275           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 276 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 277           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 278 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 279           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 280 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 281           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 282 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 283           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 284 }
 285
 286 // Implicitly promote a 32-bit scalar to a vector.
 287 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 290           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 291 // Implicitly promote a 64-bit scalar to a vector.
 292 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 295           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 296
 297 // Bitcasts between 128-bit vector types. Return the original type since
 298 // no instruction is needed for the conversion
 299 let Predicates = [HasSSE2] in {
 300   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 304   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 309   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 314   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 319   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 324   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 328   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 329   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 330 }
 331
 332 // Bitcasts between 256-bit vector types. Return the original type since
 333 // no instruction is needed for the conversion
 334 let Predicates = [HasAVX] in {
 335   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 339   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 343   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 344   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 348   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 349   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 353   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 354   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 359   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 363   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 364   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 365 }
 366
 367 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 368 // This is expanded by ExpandPostRAPseudos.
 369 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 370     isPseudo = 1 in {
 371   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 372                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 373   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 374                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 375 }
 376
 377 //===----------------------------------------------------------------------===//
 378 // AVX & SSE - Zero/One Vectors
 379 //===----------------------------------------------------------------------===//
 380
 381 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 382 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 383 // swizzled by ExecutionDepsFix to pxor.
 384 // We set canFoldAsLoad because this can be converted to a constant-pool
 385 // load of an all-zeros value if folding it would be beneficial.
 386 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 387     isPseudo = 1 in {
 388 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 389                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 390 }
 391
 392 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 395 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 396 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 397
 398
 399 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 400 // and doesn't need it because on sandy bridge the register is set to zero
 401 // at the rename stage without using any execution unit, so SET0PSY
 402 // and SET0PDY can be used for vector int instructions without penalty
 403 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 404     isPseudo = 1, Predicates = [HasAVX] in {
 405 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 406                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 407 }
 408
 409 let Predicates = [HasAVX] in
 410   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 411
 412 let Predicates = [HasAVX2] in {
 413   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 414   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 415   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 416   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 417 }
 418
 419 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 420 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 421 let Predicates = [HasAVX1Only] in {
 422 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 423 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 424           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 425
 426 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 437 }
 438
 439 // We set canFoldAsLoad because this can be converted to a constant-pool
 440 // load of an all-ones value if folding it would be beneficial.
 441 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 442     isPseudo = 1 in {
 443   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 444                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 445   let Predicates = [HasAVX2] in
 446   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 447                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 448 }
 449
 450
 451 //===----------------------------------------------------------------------===//
 452 // SSE 1 & 2 - Move FP Scalar Instructions
 453 //
 454 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 455 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 456 // is used instead. Register-to-register movss/movsd is not modeled as an
 457 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 458 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 459 //===----------------------------------------------------------------------===//
 460
 461 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 462       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 463       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 464                              (scalar_to_vector RC:$src2))))],
 465       IIC_SSE_MOV_S_RR>;
 466
 467 // Loading from memory automatically zeroing upper bits.
 468 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 469                     PatFrag mem_pat, string OpcodeStr> :
 470       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 471          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 472                         [(set RC:$dst, (mem_pat addr:$src))],
 473                         IIC_SSE_MOV_S_RM>;
 474
 475 // AVX
 476 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 477                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 478                 VEX_LIG;
 479 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 480                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 481                 VEX_LIG;
 482
 483 // For the disassembler
 484 let isCodeGenOnly = 1 in {
 485   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 486                         (ins VR128:$src1, FR32:$src2),
 487                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 488                         IIC_SSE_MOV_S_RR>,
 489                         XS, VEX_4V, VEX_LIG;
 490   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 491                         (ins VR128:$src1, FR64:$src2),
 492                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 493                         IIC_SSE_MOV_S_RR>,
 494                         XD, VEX_4V, VEX_LIG;
 495 }
 496
 497 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 498   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 499                  VEX_LIG;
 500   let AddedComplexity = 20 in
 501     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 502                    VEX_LIG;
 503 }
 504
 505 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 506                   "movss\t{$src, $dst|$dst, $src}",
 507                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 508                   XS, VEX, VEX_LIG;
 509 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 510                   "movsd\t{$src, $dst|$dst, $src}",
 511                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 512                   XD, VEX, VEX_LIG;
 513
 514 // SSE1 & 2
 515 let Constraints = "$src1 = $dst" in {
 516   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 517                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 518   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 519                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 520
 521   // For the disassembler
 522   let isCodeGenOnly = 1 in {
 523     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 524                          (ins VR128:$src1, FR32:$src2),
 525                          "movss\t{$src2, $dst|$dst, $src2}", [],
 526                          IIC_SSE_MOV_S_RR>, XS;
 527     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 528                          (ins VR128:$src1, FR64:$src2),
 529                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 530                          IIC_SSE_MOV_S_RR>, XD;
 531   }
 532 }
 533
 534 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 535   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 536
 537   let AddedComplexity = 20 in
 538     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 539 }
 540
 541 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 542                   "movss\t{$src, $dst|$dst, $src}",
 543                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 544 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 545                   "movsd\t{$src, $dst|$dst, $src}",
 546                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 547
 548 // Patterns
 549 let Predicates = [HasAVX] in {
 550   let AddedComplexity = 15 in {
 551   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 552   // MOVS{S,D} to the lower bits.
 553   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 554             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 555   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 556             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 557   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 558             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 559   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 560             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 561
 562   // Move low f32 and clear high bits.
 563   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 564             (SUBREG_TO_REG (i32 0),
 565              (VMOVSSrr (v4f32 (V_SET0)),
 566                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 567   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 568             (SUBREG_TO_REG (i32 0),
 569              (VMOVSSrr (v4i32 (V_SET0)),
 570                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 571   }
 572
 573   let AddedComplexity = 20 in {
 574   // MOVSSrm zeros the high parts of the register; represent this
 575   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 576   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 577             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 578   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 579             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 580   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 581             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 582
 583   // MOVSDrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 587   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 589   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 591   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 592             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 593   def : Pat<(v2f64 (X86vzload addr:$src)),
 594             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 595
 596   // Represent the same patterns above but in the form they appear for
 597   // 256-bit types
 598   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 599                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 600             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 601   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 602                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 603             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 604   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 605                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 606             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 607   }
 608   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 609                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 610             (SUBREG_TO_REG (i32 0),
 611                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 612                            sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 615             (SUBREG_TO_REG (i64 0),
 616                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 617                            sub_xmm)>;
 618   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 619                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 620             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 621
 622   // Move low f64 and clear high bits.
 623   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 624             (SUBREG_TO_REG (i32 0),
 625              (VMOVSDrr (v2f64 (V_SET0)),
 626                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 627
 628   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 629             (SUBREG_TO_REG (i32 0),
 630              (VMOVSDrr (v2i64 (V_SET0)),
 631                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 632
 633   // Extract and store.
 634   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 635                    addr:$dst),
 636             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 637   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 638                    addr:$dst),
 639             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 640
 641   // Shuffle with VMOVSS
 642   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 643             (VMOVSSrr (v4i32 VR128:$src1),
 644                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 645   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 646             (VMOVSSrr (v4f32 VR128:$src1),
 647                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 648
 649   // 256-bit variants
 650   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 651             (SUBREG_TO_REG (i32 0),
 652               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 653                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 654               sub_xmm)>;
 655   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 656             (SUBREG_TO_REG (i32 0),
 657               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 658                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 659               sub_xmm)>;
 660
 661   // Shuffle with VMOVSD
 662   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 663             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 664   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 665             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 666   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 667             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 668   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 669             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 670
 671   // 256-bit variants
 672   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 673             (SUBREG_TO_REG (i32 0),
 674               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 675                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 676               sub_xmm)>;
 677   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 678             (SUBREG_TO_REG (i32 0),
 679               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 680                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 681               sub_xmm)>;
 682
 683
 684   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 685   // is during lowering, where it's not possible to recognize the fold cause
 686   // it has two uses through a bitcast. One use disappears at isel time and the
 687   // fold opportunity reappears.
 688   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 689             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 690   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 691             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 692   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 693             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 694   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 695             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 696 }
 697
 698 let Predicates = [UseSSE1] in {
 699   let AddedComplexity = 15 in {
 700   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 701   // MOVSS to the lower bits.
 702   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 703             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 704   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 705             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 706   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 707             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 708   }
 709
 710   let AddedComplexity = 20 in {
 711   // MOVSSrm already zeros the high parts of the register.
 712   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 713             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 714   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 715             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 716   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 717             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 718   }
 719
 720   // Extract and store.
 721   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 722                    addr:$dst),
 723             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 724
 725   // Shuffle with MOVSS
 726   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 727             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 728   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 729             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 730 }
 731
 732 let Predicates = [UseSSE2] in {
 733   let AddedComplexity = 15 in {
 734   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 735   // MOVSD to the lower bits.
 736   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 737             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 738   }
 739
 740   let AddedComplexity = 20 in {
 741   // MOVSDrm already zeros the high parts of the register.
 742   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 743             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 744   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 745             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 746   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 747             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 748   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 749             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 750   def : Pat<(v2f64 (X86vzload addr:$src)),
 751             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 752   }
 753
 754   // Extract and store.
 755   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 756                    addr:$dst),
 757             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 758
 759   // Shuffle with MOVSD
 760   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 761             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 762   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 763             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 764   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 765             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 766   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 767             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 768
 769   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 770   // is during lowering, where it's not possible to recognize the fold cause
 771   // it has two uses through a bitcast. One use disappears at isel time and the
 772   // fold opportunity reappears.
 773   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 778             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 779   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 780             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 781 }
 782
 783 //===----------------------------------------------------------------------===//
 784 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 785 //===----------------------------------------------------------------------===//
 786
 787 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 788                             X86MemOperand x86memop, PatFrag ld_frag,
 789                             string asm, Domain d,
 790                             OpndItins itins,
 791                             bit IsReMaterializable = 1> {
 792 let neverHasSideEffects = 1 in
 793   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 794               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 795 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 796   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 797               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 798                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 799 }
 800
 801 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 802                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 803                               TB, VEX;
 804 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 805                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 806                               TB, OpSize, VEX;
 807 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 808                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 809                               TB, VEX;
 810 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 811                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 812                               TB, OpSize, VEX;
 813
 814 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 815                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 816                               TB, VEX, VEX_L;
 817 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 818                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 819                               TB, OpSize, VEX, VEX_L;
 820 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 821                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 822                               TB, VEX, VEX_L;
 823 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 824                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 825                               TB, OpSize, VEX, VEX_L;
 826 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 827                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 828                               TB;
 829 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 830                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 831                               TB, OpSize;
 832 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 833                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 834                               TB;
 835 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 836                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 837                               TB, OpSize;
 838
 839 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 840                    "movaps\t{$src, $dst|$dst, $src}",
 841                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 842                    IIC_SSE_MOVA_P_MR>, VEX;
 843 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 844                    "movapd\t{$src, $dst|$dst, $src}",
 845                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 846                    IIC_SSE_MOVA_P_MR>, VEX;
 847 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 848                    "movups\t{$src, $dst|$dst, $src}",
 849                    [(store (v4f32 VR128:$src), addr:$dst)],
 850                    IIC_SSE_MOVU_P_MR>, VEX;
 851 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movupd\t{$src, $dst|$dst, $src}",
 853                    [(store (v2f64 VR128:$src), addr:$dst)],
 854                    IIC_SSE_MOVU_P_MR>, VEX;
 855 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 856                    "movaps\t{$src, $dst|$dst, $src}",
 857                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 858                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 859 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 860                    "movapd\t{$src, $dst|$dst, $src}",
 861                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 862                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 863 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 864                    "movups\t{$src, $dst|$dst, $src}",
 865                    [(store (v8f32 VR256:$src), addr:$dst)],
 866                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 867 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 868                    "movupd\t{$src, $dst|$dst, $src}",
 869                    [(store (v4f64 VR256:$src), addr:$dst)],
 870                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 871
 872 // For disassembler
 873 let isCodeGenOnly = 1 in {
 874   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 875                           (ins VR128:$src),
 876                           "movaps\t{$src, $dst|$dst, $src}", [],
 877                           IIC_SSE_MOVA_P_RR>, VEX;
 878   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 879                            (ins VR128:$src),
 880                            "movapd\t{$src, $dst|$dst, $src}", [],
 881                            IIC_SSE_MOVA_P_RR>, VEX;
 882   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 883                            (ins VR128:$src),
 884                            "movups\t{$src, $dst|$dst, $src}", [],
 885                            IIC_SSE_MOVU_P_RR>, VEX;
 886   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 887                            (ins VR128:$src),
 888                            "movupd\t{$src, $dst|$dst, $src}", [],
 889                            IIC_SSE_MOVU_P_RR>, VEX;
 890   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 891                             (ins VR256:$src),
 892                             "movaps\t{$src, $dst|$dst, $src}", [],
 893                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 894   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 895                             (ins VR256:$src),
 896                             "movapd\t{$src, $dst|$dst, $src}", [],
 897                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 898   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 899                             (ins VR256:$src),
 900                             "movups\t{$src, $dst|$dst, $src}", [],
 901                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 902   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 903                             (ins VR256:$src),
 904                             "movupd\t{$src, $dst|$dst, $src}", [],
 905                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 906 }
 907
 908 let Predicates = [HasAVX] in {
 909 def : Pat<(v8i32 (X86vzmovl
 910                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 911           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 912 def : Pat<(v4i64 (X86vzmovl
 913                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 914           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 915 def : Pat<(v8f32 (X86vzmovl
 916                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 917           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 918 def : Pat<(v4f64 (X86vzmovl
 919                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 }
 922
 923
 924 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 925           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 926 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 927           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 928
 929 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 930                    "movaps\t{$src, $dst|$dst, $src}",
 931                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 932                    IIC_SSE_MOVA_P_MR>;
 933 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 934                    "movapd\t{$src, $dst|$dst, $src}",
 935                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 936                    IIC_SSE_MOVA_P_MR>;
 937 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 938                    "movups\t{$src, $dst|$dst, $src}",
 939                    [(store (v4f32 VR128:$src), addr:$dst)],
 940                    IIC_SSE_MOVU_P_MR>;
 941 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 942                    "movupd\t{$src, $dst|$dst, $src}",
 943                    [(store (v2f64 VR128:$src), addr:$dst)],
 944                    IIC_SSE_MOVU_P_MR>;
 945
 946 // For disassembler
 947 let isCodeGenOnly = 1 in {
 948   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 949                          "movaps\t{$src, $dst|$dst, $src}", [],
 950                          IIC_SSE_MOVA_P_RR>;
 951   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 952                          "movapd\t{$src, $dst|$dst, $src}", [],
 953                          IIC_SSE_MOVA_P_RR>;
 954   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 955                          "movups\t{$src, $dst|$dst, $src}", [],
 956                          IIC_SSE_MOVU_P_RR>;
 957   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movupd\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVU_P_RR>;
 960 }
 961
 962 let Predicates = [HasAVX] in {
 963   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 964             (VMOVUPSmr addr:$dst, VR128:$src)>;
 965   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 966             (VMOVUPDmr addr:$dst, VR128:$src)>;
 967 }
 968
 969 let Predicates = [UseSSE1] in
 970   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 971             (MOVUPSmr addr:$dst, VR128:$src)>;
 972 let Predicates = [UseSSE2] in
 973   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 974             (MOVUPDmr addr:$dst, VR128:$src)>;
 975
 976 // Use vmovaps/vmovups for AVX integer load/store.
 977 let Predicates = [HasAVX] in {
 978   // 128-bit load/store
 979   def : Pat<(alignedloadv2i64 addr:$src),
 980             (VMOVAPSrm addr:$src)>;
 981   def : Pat<(loadv2i64 addr:$src),
 982             (VMOVUPSrm addr:$src)>;
 983
 984   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 985             (VMOVAPSmr addr:$dst, VR128:$src)>;
 986   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 987             (VMOVAPSmr addr:$dst, VR128:$src)>;
 988   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 989             (VMOVAPSmr addr:$dst, VR128:$src)>;
 990   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 991             (VMOVAPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 993             (VMOVUPSmr addr:$dst, VR128:$src)>;
 994   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 995             (VMOVUPSmr addr:$dst, VR128:$src)>;
 996   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 997             (VMOVUPSmr addr:$dst, VR128:$src)>;
 998   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 999             (VMOVUPSmr addr:$dst, VR128:$src)>;
1000
1001   // 256-bit load/store
1002   def : Pat<(alignedloadv4i64 addr:$src),
1003             (VMOVAPSYrm addr:$src)>;
1004   def : Pat<(loadv4i64 addr:$src),
1005             (VMOVUPSYrm addr:$src)>;
1006   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1007             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1008   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1009             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1010   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1011             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1012   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1013             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1014   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1015             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1016   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1017             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1018   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1019             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1020   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1021             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1022
1023   // Special patterns for storing subvector extracts of lower 128-bits
1024   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1025   def : Pat<(alignedstore (v2f64 (extract_subvector
1026                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1027             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1028   def : Pat<(alignedstore (v4f32 (extract_subvector
1029                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1030             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1031   def : Pat<(alignedstore (v2i64 (extract_subvector
1032                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1033             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1034   def : Pat<(alignedstore (v4i32 (extract_subvector
1035                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1036             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1037   def : Pat<(alignedstore (v8i16 (extract_subvector
1038                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1039             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1040   def : Pat<(alignedstore (v16i8 (extract_subvector
1041                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1042             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1043
1044   def : Pat<(store (v2f64 (extract_subvector
1045                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1046             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1047   def : Pat<(store (v4f32 (extract_subvector
1048                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1049             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1050   def : Pat<(store (v2i64 (extract_subvector
1051                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1052             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1053   def : Pat<(store (v4i32 (extract_subvector
1054                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1055             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1056   def : Pat<(store (v8i16 (extract_subvector
1057                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1058             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1059   def : Pat<(store (v16i8 (extract_subvector
1060                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1061             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1062 }
1063
1064 // Use movaps / movups for SSE integer load / store (one byte shorter).
1065 // The instructions selected below are then converted to MOVDQA/MOVDQU
1066 // during the SSE domain pass.
1067 let Predicates = [UseSSE1] in {
1068   def : Pat<(alignedloadv2i64 addr:$src),
1069             (MOVAPSrm addr:$src)>;
1070   def : Pat<(loadv2i64 addr:$src),
1071             (MOVUPSrm addr:$src)>;
1072
1073   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1074             (MOVAPSmr addr:$dst, VR128:$src)>;
1075   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1076             (MOVAPSmr addr:$dst, VR128:$src)>;
1077   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1078             (MOVAPSmr addr:$dst, VR128:$src)>;
1079   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1080             (MOVAPSmr addr:$dst, VR128:$src)>;
1081   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1082             (MOVUPSmr addr:$dst, VR128:$src)>;
1083   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1084             (MOVUPSmr addr:$dst, VR128:$src)>;
1085   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1086             (MOVUPSmr addr:$dst, VR128:$src)>;
1087   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1088             (MOVUPSmr addr:$dst, VR128:$src)>;
1089 }
1090
1091 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1092 // bits are disregarded. FIXME: Set encoding to pseudo!
1093 let neverHasSideEffects = 1 in {
1094 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1095                        "movaps\t{$src, $dst|$dst, $src}", [],
1096                        IIC_SSE_MOVA_P_RR>, VEX;
1097 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1098                        "movapd\t{$src, $dst|$dst, $src}", [],
1099                        IIC_SSE_MOVA_P_RR>, VEX;
1100 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1101                      "movaps\t{$src, $dst|$dst, $src}", [],
1102                      IIC_SSE_MOVA_P_RR>;
1103 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1104                      "movapd\t{$src, $dst|$dst, $src}", [],
1105                      IIC_SSE_MOVA_P_RR>;
1106 }
1107
1108 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1109 // bits are disregarded. FIXME: Set encoding to pseudo!
1110 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1111 let isCodeGenOnly = 1 in {
1112   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1113                          "movaps\t{$src, $dst|$dst, $src}",
1114                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1115                          IIC_SSE_MOVA_P_RM>, VEX;
1116   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1117                          "movapd\t{$src, $dst|$dst, $src}",
1118                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1119                          IIC_SSE_MOVA_P_RM>, VEX;
1120 }
1121 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1122                      "movaps\t{$src, $dst|$dst, $src}",
1123                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1124                      IIC_SSE_MOVA_P_RM>;
1125 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1126                      "movapd\t{$src, $dst|$dst, $src}",
1127                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1128                      IIC_SSE_MOVA_P_RM>;
1129 }
1130
1131 //===----------------------------------------------------------------------===//
1132 // SSE 1 & 2 - Move Low packed FP Instructions
1133 //===----------------------------------------------------------------------===//
1134
1135 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1136                                  SDNode psnode, SDNode pdnode, string base_opc,
1137                                  string asm_opr, InstrItinClass itin> {
1138   def PSrm : PI<opc, MRMSrcMem,
1139          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1140          !strconcat(base_opc, "s", asm_opr),
1141      [(set RC:$dst,
1142        (psnode RC:$src1,
1143               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1144               itin, SSEPackedSingle>, TB;
1145
1146   def PDrm : PI<opc, MRMSrcMem,
1147          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1148          !strconcat(base_opc, "d", asm_opr),
1149      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1150                               (scalar_to_vector (loadf64 addr:$src2)))))],
1151               itin, SSEPackedDouble>, TB, OpSize;
1152 }
1153
1154 let AddedComplexity = 20 in {
1155   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1156                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1157                      IIC_SSE_MOV_LH>, VEX_4V;
1158 }
1159 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1160   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1161                                    "\t{$src2, $dst|$dst, $src2}",
1162                                    IIC_SSE_MOV_LH>;
1163 }
1164
1165 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1166                    "movlps\t{$src, $dst|$dst, $src}",
1167                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1168                                  (iPTR 0))), addr:$dst)],
1169                                  IIC_SSE_MOV_LH>, VEX;
1170 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1171                    "movlpd\t{$src, $dst|$dst, $src}",
1172                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1173                                  (iPTR 0))), addr:$dst)],
1174                                  IIC_SSE_MOV_LH>, VEX;
1175 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1176                    "movlps\t{$src, $dst|$dst, $src}",
1177                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1178                                  (iPTR 0))), addr:$dst)],
1179                                  IIC_SSE_MOV_LH>;
1180 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1181                    "movlpd\t{$src, $dst|$dst, $src}",
1182                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1183                                  (iPTR 0))), addr:$dst)],
1184                                  IIC_SSE_MOV_LH>;
1185
1186 let Predicates = [HasAVX] in {
1187   // Shuffle with VMOVLPS
1188   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1189             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1190   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1192
1193   // Shuffle with VMOVLPD
1194   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1195             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1196   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1197             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1198
1199   // Store patterns
1200   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1201                    addr:$src1),
1202             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1203   def : Pat<(store (v4i32 (X86Movlps
1204                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1205             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1206   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1207                    addr:$src1),
1208             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1209   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1210                    addr:$src1),
1211             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1212 }
1213
1214 let Predicates = [UseSSE1] in {
1215   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1216   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1217                                  (iPTR 0))), addr:$src1),
1218             (MOVLPSmr addr:$src1, VR128:$src2)>;
1219
1220   // Shuffle with MOVLPS
1221   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1222             (MOVLPSrm VR128:$src1, addr:$src2)>;
1223   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1224             (MOVLPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlps VR128:$src1,
1226                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1227             (MOVLPSrm VR128:$src1, addr:$src2)>;
1228
1229   // Store patterns
1230   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1231                                       addr:$src1),
1232             (MOVLPSmr addr:$src1, VR128:$src2)>;
1233   def : Pat<(store (v4i32 (X86Movlps
1234                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1235                               addr:$src1),
1236             (MOVLPSmr addr:$src1, VR128:$src2)>;
1237 }
1238
1239 let Predicates = [UseSSE2] in {
1240   // Shuffle with MOVLPD
1241   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1242             (MOVLPDrm VR128:$src1, addr:$src2)>;
1243   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1244             (MOVLPDrm VR128:$src1, addr:$src2)>;
1245
1246   // Store patterns
1247   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1248                            addr:$src1),
1249             (MOVLPDmr addr:$src1, VR128:$src2)>;
1250   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1251                            addr:$src1),
1252             (MOVLPDmr addr:$src1, VR128:$src2)>;
1253 }
1254
1255 //===----------------------------------------------------------------------===//
1256 // SSE 1 & 2 - Move Hi packed FP Instructions
1257 //===----------------------------------------------------------------------===//
1258
1259 let AddedComplexity = 20 in {
1260   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1261                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1262                      IIC_SSE_MOV_LH>, VEX_4V;
1263 }
1264 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1265   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1266                                    "\t{$src2, $dst|$dst, $src2}",
1267                                    IIC_SSE_MOV_LH>;
1268 }
1269
1270 // v2f64 extract element 1 is always custom lowered to unpack high to low
1271 // and extract element 0 so the non-store version isn't too horrible.
1272 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1273                    "movhps\t{$src, $dst|$dst, $src}",
1274                    [(store (f64 (vector_extract
1275                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1276                                             (bc_v2f64 (v4f32 VR128:$src))),
1277                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1278 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1279                    "movhpd\t{$src, $dst|$dst, $src}",
1280                    [(store (f64 (vector_extract
1281                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1282                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1283 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1284                    "movhps\t{$src, $dst|$dst, $src}",
1285                    [(store (f64 (vector_extract
1286                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1287                                             (bc_v2f64 (v4f32 VR128:$src))),
1288                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1289 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1290                    "movhpd\t{$src, $dst|$dst, $src}",
1291                    [(store (f64 (vector_extract
1292                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1293                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1294
1295 let Predicates = [HasAVX] in {
1296   // VMOVHPS patterns
1297   def : Pat<(X86Movlhps VR128:$src1,
1298                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1299             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1300   def : Pat<(X86Movlhps VR128:$src1,
1301                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1302             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1303
1304   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1305   // is during lowering, where it's not possible to recognize the load fold
1306   // cause it has two uses through a bitcast. One use disappears at isel time
1307   // and the fold opportunity reappears.
1308   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1309                       (scalar_to_vector (loadf64 addr:$src2)))),
1310             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1311 }
1312
1313 let Predicates = [UseSSE1] in {
1314   // MOVHPS patterns
1315   def : Pat<(X86Movlhps VR128:$src1,
1316                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1317             (MOVHPSrm VR128:$src1, addr:$src2)>;
1318   def : Pat<(X86Movlhps VR128:$src1,
1319                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1320             (MOVHPSrm VR128:$src1, addr:$src2)>;
1321 }
1322
1323 let Predicates = [UseSSE2] in {
1324   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1325   // is during lowering, where it's not possible to recognize the load fold
1326   // cause it has two uses through a bitcast. One use disappears at isel time
1327   // and the fold opportunity reappears.
1328   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1329                       (scalar_to_vector (loadf64 addr:$src2)))),
1330             (MOVHPDrm VR128:$src1, addr:$src2)>;
1331 }
1332
1333 //===----------------------------------------------------------------------===//
1334 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1335 //===----------------------------------------------------------------------===//
1336
1337 let AddedComplexity = 20 in {
1338   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1339                                        (ins VR128:$src1, VR128:$src2),
1340                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1341                       [(set VR128:$dst,
1342                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1343                         IIC_SSE_MOV_LH>,
1344                       VEX_4V;
1345   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1346                                        (ins VR128:$src1, VR128:$src2),
1347                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1348                       [(set VR128:$dst,
1349                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1350                         IIC_SSE_MOV_LH>,
1351                       VEX_4V;
1352 }
1353 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1354   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1355                                        (ins VR128:$src1, VR128:$src2),
1356                       "movlhps\t{$src2, $dst|$dst, $src2}",
1357                       [(set VR128:$dst,
1358                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1359                         IIC_SSE_MOV_LH>;
1360   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1361                                        (ins VR128:$src1, VR128:$src2),
1362                       "movhlps\t{$src2, $dst|$dst, $src2}",
1363                       [(set VR128:$dst,
1364                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1365                         IIC_SSE_MOV_LH>;
1366 }
1367
1368 let Predicates = [HasAVX] in {
1369   // MOVLHPS patterns
1370   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1371             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1372   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1373             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1374
1375   // MOVHLPS patterns
1376   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1377             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1378 }
1379
1380 let Predicates = [UseSSE1] in {
1381   // MOVLHPS patterns
1382   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1383             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1384   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1385             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1386
1387   // MOVHLPS patterns
1388   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1389             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1390 }
1391
1392 //===----------------------------------------------------------------------===//
1393 // SSE 1 & 2 - Conversion Instructions
1394 //===----------------------------------------------------------------------===//
1395
1396 def SSE_CVT_PD : OpndItins<
1397   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1398 >;
1399
1400 def SSE_CVT_PS : OpndItins<
1401   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1402 >;
1403
1404 def SSE_CVT_Scalar : OpndItins<
1405   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1406 >;
1407
1408 def SSE_CVT_SS2SI_32 : OpndItins<
1409   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1410 >;
1411
1412 def SSE_CVT_SS2SI_64 : OpndItins<
1413   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1414 >;
1415
1416 def SSE_CVT_SD2SI : OpndItins<
1417   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1418 >;
1419
1420 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1421                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1422                      string asm, OpndItins itins> {
1423   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1424                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1425                         itins.rr>;
1426   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1427                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1428                         itins.rm>;
1429 }
1430
1431 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1432                        X86MemOperand x86memop, string asm, Domain d,
1433                        OpndItins itins> {
1434 let neverHasSideEffects = 1 in {
1435   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1436              [], itins.rr, d>;
1437   let mayLoad = 1 in
1438   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1439              [], itins.rm, d>;
1440 }
1441 }
1442
1443 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1444                           X86MemOperand x86memop, string asm> {
1445 let neverHasSideEffects = 1 in {
1446   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1447               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1448   let mayLoad = 1 in
1449   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1450               (ins DstRC:$src1, x86memop:$src),
1451               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1452 } // neverHasSideEffects = 1
1453 }
1454
1455 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1456                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1457                                 SSE_CVT_SS2SI_32>,
1458                                 XS, VEX, VEX_LIG;
1459 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1460                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1461                                 SSE_CVT_SS2SI_64>,
1462                                 XS, VEX, VEX_W, VEX_LIG;
1463 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1464                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1465                                 SSE_CVT_SD2SI>,
1466                                 XD, VEX, VEX_LIG;
1467 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1468                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1469                                 SSE_CVT_SD2SI>,
1470                                 XD, VEX, VEX_W, VEX_LIG;
1471
1472 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1473 // register, but the same isn't true when only using memory operands,
1474 // provide other assembly "l" and "q" forms to address this explicitly
1475 // where appropriate to do so.
1476 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1477                                   XS, VEX_4V, VEX_LIG;
1478 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1479                                   XS, VEX_4V, VEX_W, VEX_LIG;
1480 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1481                                   XD, VEX_4V, VEX_LIG;
1482 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1483                                   XD, VEX_4V, VEX_W, VEX_LIG;
1484
1485 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1486                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1487 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1488                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1489
1490 let Predicates = [HasAVX] in {
1491   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1492             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1493   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1494             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1495   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1496             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1497   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1498             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1499
1500   def : Pat<(f32 (sint_to_fp GR32:$src)),
1501             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1502   def : Pat<(f32 (sint_to_fp GR64:$src)),
1503             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1504   def : Pat<(f64 (sint_to_fp GR32:$src)),
1505             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1506   def : Pat<(f64 (sint_to_fp GR64:$src)),
1507             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1508 }
1509
1510 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1511                       "cvttss2si\t{$src, $dst|$dst, $src}",
1512                       SSE_CVT_SS2SI_32>, XS;
1513 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1514                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1515                       SSE_CVT_SS2SI_64>, XS, REX_W;
1516 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1517                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1518                       SSE_CVT_SD2SI>, XD;
1519 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1520                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1521                       SSE_CVT_SD2SI>, XD, REX_W;
1522 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1523                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1524                       SSE_CVT_Scalar>, XS;
1525 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1526                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1527                       SSE_CVT_Scalar>, XS, REX_W;
1528 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1529                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1530                       SSE_CVT_Scalar>, XD;
1531 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1532                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1533                       SSE_CVT_Scalar>, XD, REX_W;
1534
1535 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1536 // and/or XMM operand(s).
1537
1538 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1539                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1540                          string asm, OpndItins itins> {
1541   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1542               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1543               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1544   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1545               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1546               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1547 }
1548
1549 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1550                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1551                     PatFrag ld_frag, string asm, OpndItins itins,
1552                     bit Is2Addr = 1> {
1553   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1554               !if(Is2Addr,
1555                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1556                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1557               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1558               itins.rr>;
1559   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1560               (ins DstRC:$src1, x86memop:$src2),
1561               !if(Is2Addr,
1562                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1563                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1564               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1565               itins.rm>;
1566 }
1567
1568 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1569                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1570                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1571 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1572                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1573                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1574
1575 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1576                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1577 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1578                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1579
1580
1581 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1583           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1584 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1586           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1587           VEX_W;
1588 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1589           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1590           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1591 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1592           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1593           SSE_CVT_Scalar, 0>, XD,
1594           VEX_4V, VEX_W;
1595
1596 let Constraints = "$src1 = $dst" in {
1597   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1598                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1599                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1600   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1601                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1602                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1603   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1604                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1605                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1606   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1607                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1608                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1609 }
1610
1611 /// SSE 1 Only
1612
1613 // Aliases for intrinsics
1614 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1615                                     ssmem, sse_load_f32, "cvttss2si",
1616                                     SSE_CVT_SS2SI_32>, XS, VEX;
1617 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1618                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1619                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1620                                    XS, VEX, VEX_W;
1621 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1622                                     sdmem, sse_load_f64, "cvttsd2si",
1623                                     SSE_CVT_SD2SI>, XD, VEX;
1624 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1625                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1626                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1627                                   XD, VEX, VEX_W;
1628 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1629                                     ssmem, sse_load_f32, "cvttss2si",
1630                                     SSE_CVT_SS2SI_32>, XS;
1631 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1632                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1633                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1634 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1635                                     sdmem, sse_load_f64, "cvttsd2si",
1636                                     SSE_CVT_SD2SI>, XD;
1637 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1638                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1639                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1640
1641 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1642                                   ssmem, sse_load_f32, "cvtss2si{l}",
1643                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1644 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1645                                   ssmem, sse_load_f32, "cvtss2si{q}",
1646                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1647
1648 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1649                                ssmem, sse_load_f32, "cvtss2si{l}",
1650                                SSE_CVT_SS2SI_32>, XS;
1651 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1652                                  ssmem, sse_load_f32, "cvtss2si{q}",
1653                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1654
1655 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1656                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1657                                SSEPackedSingle, SSE_CVT_PS>,
1658                                TB, VEX, Requires<[HasAVX]>;
1659 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1660                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1661                                SSEPackedSingle, SSE_CVT_PS>,
1662                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1663
1664 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1665                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1666                             SSEPackedSingle, SSE_CVT_PS>,
1667                             TB, Requires<[UseSSE2]>;
1668
1669 /// SSE 2 Only
1670
1671 // Convert scalar double to scalar single
1672 let neverHasSideEffects = 1 in {
1673 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1674                        (ins FR64:$src1, FR64:$src2),
1675                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1676                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1677 let mayLoad = 1 in
1678 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1679                        (ins FR64:$src1, f64mem:$src2),
1680                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1681                       [], IIC_SSE_CVT_Scalar_RM>,
1682                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1683 }
1684
1685 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1686           Requires<[HasAVX]>;
1687
1688 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1689                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1690                       [(set FR32:$dst, (fround FR64:$src))],
1691                       IIC_SSE_CVT_Scalar_RR>;
1692 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1693                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1694                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1695                       IIC_SSE_CVT_Scalar_RM>,
1696                       XD,
1697                   Requires<[UseSSE2, OptForSize]>;
1698
1699 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1700                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1701                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1702                        [(set VR128:$dst,
1703                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1704                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1705 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1706                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1707                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1708                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1709                                           VR128:$src1, sse_load_f64:$src2))],
1710                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1711
1712 let Constraints = "$src1 = $dst" in {
1713 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1714                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1715                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1716                        [(set VR128:$dst,
1717                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1718                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1719 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1720                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1721                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1722                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1723                                           VR128:$src1, sse_load_f64:$src2))],
1724                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1725 }
1726
1727 // Convert scalar single to scalar double
1728 // SSE2 instructions with XS prefix
1729 let neverHasSideEffects = 1 in {
1730 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1731                     (ins FR32:$src1, FR32:$src2),
1732                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1733                     [], IIC_SSE_CVT_Scalar_RR>,
1734                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1735 let mayLoad = 1 in
1736 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1737                     (ins FR32:$src1, f32mem:$src2),
1738                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1739                     [], IIC_SSE_CVT_Scalar_RM>,
1740                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1741 }
1742
1743 def : Pat<(f64 (fextend FR32:$src)),
1744     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1745 def : Pat<(fextend (loadf32 addr:$src)),
1746     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1747
1748 def : Pat<(extloadf32 addr:$src),
1749     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1750     Requires<[HasAVX, OptForSize]>;
1751 def : Pat<(extloadf32 addr:$src),
1752     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1753     Requires<[HasAVX, OptForSpeed]>;
1754
1755 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1756                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1757                    [(set FR64:$dst, (fextend FR32:$src))],
1758                    IIC_SSE_CVT_Scalar_RR>, XS,
1759                  Requires<[UseSSE2]>;
1760 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1761                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1762                    [(set FR64:$dst, (extloadf32 addr:$src))],
1763                    IIC_SSE_CVT_Scalar_RM>, XS,
1764                  Requires<[UseSSE2, OptForSize]>;
1765
1766 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1767 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1768 // combine.
1769 // Since these loads aren't folded into the fextend, we have to match it
1770 // explicitly here.
1771 def : Pat<(fextend (loadf32 addr:$src)),
1772           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1773 def : Pat<(extloadf32 addr:$src),
1774           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1775
1776 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1777                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1778                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1779                     [(set VR128:$dst,
1780                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1781                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1782 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1783                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1784                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1785                     [(set VR128:$dst,
1786                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1787                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1788 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1789 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1790                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1791                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1792                     [(set VR128:$dst,
1793                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1794                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1795 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1796                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1797                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1798                     [(set VR128:$dst,
1799                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1800                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1801 }
1802
1803 // Convert packed single/double fp to doubleword
1804 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1805                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1806                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1807                        IIC_SSE_CVT_PS_RR>, VEX;
1808 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1809                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1810                        [(set VR128:$dst,
1811                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1812                        IIC_SSE_CVT_PS_RM>, VEX;
1813 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1814                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1815                         [(set VR256:$dst,
1816                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1817                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1818 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1819                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1820                         [(set VR256:$dst,
1821                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1822                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1823 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1824                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1825                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1826                      IIC_SSE_CVT_PS_RR>;
1827 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1828                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1829                      [(set VR128:$dst,
1830                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1831                      IIC_SSE_CVT_PS_RM>;
1832
1833
1834 // Convert Packed Double FP to Packed DW Integers
1835 let Predicates = [HasAVX] in {
1836 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1837 // register, but the same isn't true when using memory operands instead.
1838 // Provide other assembly rr and rm forms to address this explicitly.
1839 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1841                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1842                        VEX;
1843
1844 // XMM only
1845 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1846                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1847 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1848                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1849                        [(set VR128:$dst,
1850                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1851
1852 // YMM only
1853 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1854                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1855                        [(set VR128:$dst,
1856                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1857 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1858                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1859                        [(set VR128:$dst,
1860                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1861                        VEX, VEX_L;
1862 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1863                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1864 }
1865
1866 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1867                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1868                       [(set VR128:$dst,
1869                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1870                       IIC_SSE_CVT_PD_RM>;
1871 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1872                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1873                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1874                       IIC_SSE_CVT_PD_RR>;
1875
1876 // Convert with truncation packed single/double fp to doubleword
1877 // SSE2 packed instructions with XS prefix
1878 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1879                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1880                          [(set VR128:$dst,
1881                            (int_x86_sse2_cvttps2dq VR128:$src))],
1882                          IIC_SSE_CVT_PS_RR>, VEX;
1883 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1884                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1885                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1886                                             (memopv4f32 addr:$src)))],
1887                          IIC_SSE_CVT_PS_RM>, VEX;
1888 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1889                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1890                           [(set VR256:$dst,
1891                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1892                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1893 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1894                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1895                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1896                                              (memopv8f32 addr:$src)))],
1897                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1898
1899 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1901                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1902                        IIC_SSE_CVT_PS_RR>;
1903 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1904                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1905                        [(set VR128:$dst,
1906                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1907                        IIC_SSE_CVT_PS_RM>;
1908
1909 let Predicates = [HasAVX] in {
1910   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1911             (VCVTDQ2PSrr VR128:$src)>;
1912   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1913             (VCVTDQ2PSrm addr:$src)>;
1914
1915   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1916             (VCVTDQ2PSrr VR128:$src)>;
1917   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1918             (VCVTDQ2PSrm addr:$src)>;
1919
1920   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1921             (VCVTTPS2DQrr VR128:$src)>;
1922   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1923             (VCVTTPS2DQrm addr:$src)>;
1924
1925   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1926             (VCVTDQ2PSYrr VR256:$src)>;
1927   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1928             (VCVTDQ2PSYrm addr:$src)>;
1929
1930   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1931             (VCVTTPS2DQYrr VR256:$src)>;
1932   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1933             (VCVTTPS2DQYrm addr:$src)>;
1934 }
1935
1936 let Predicates = [UseSSE2] in {
1937   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1938             (CVTDQ2PSrr VR128:$src)>;
1939   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1940             (CVTDQ2PSrm addr:$src)>;
1941
1942   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1943             (CVTDQ2PSrr VR128:$src)>;
1944   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1945             (CVTDQ2PSrm addr:$src)>;
1946
1947   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1948             (CVTTPS2DQrr VR128:$src)>;
1949   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1950             (CVTTPS2DQrm addr:$src)>;
1951 }
1952
1953 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1954                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1955                         [(set VR128:$dst,
1956                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1957                               IIC_SSE_CVT_PD_RR>, VEX;
1958
1959 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1960 // register, but the same isn't true when using memory operands instead.
1961 // Provide other assembly rr and rm forms to address this explicitly.
1962
1963 // XMM only
1964 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1965                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1966 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1967                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1968                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1969                                             (memopv2f64 addr:$src)))],
1970                          IIC_SSE_CVT_PD_RM>, VEX;
1971
1972 // YMM only
1973 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1974                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1975                          [(set VR128:$dst,
1976                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1977                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1978 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1979                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1980                          [(set VR128:$dst,
1981                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1982                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1983 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1984                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1985
1986 let Predicates = [HasAVX] in {
1987   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1988             (VCVTTPD2DQYrr VR256:$src)>;
1989   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1990             (VCVTTPD2DQYrm addr:$src)>;
1991 } // Predicates = [HasAVX]
1992
1993 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1994                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1995                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1996                       IIC_SSE_CVT_PD_RR>;
1997 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1998                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1999                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
2000                                         (memopv2f64 addr:$src)))],
2001                                         IIC_SSE_CVT_PD_RM>;
2002
2003 // Convert packed single to packed double
2004 let Predicates = [HasAVX] in {
2005                   // SSE2 instructions without OpSize prefix
2006 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2007                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2008                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2009                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2010 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2011                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2012                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2013                     IIC_SSE_CVT_PD_RM>, TB, VEX;
2014 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2015                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2016                      [(set VR256:$dst,
2017                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2018                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
2019 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2020                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2021                      [(set VR256:$dst,
2022                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2023                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2024 }
2025
2026 let Predicates = [UseSSE2] in {
2027 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2028                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2029                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2030                        IIC_SSE_CVT_PD_RR>, TB;
2031 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2032                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2033                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2034                    IIC_SSE_CVT_PD_RM>, TB;
2035 }
2036
2037 // Convert Packed DW Integers to Packed Double FP
2038 let Predicates = [HasAVX] in {
2039 let neverHasSideEffects = 1, mayLoad = 1 in
2040 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2041                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2042                      []>, VEX;
2043 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2044                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2045                      [(set VR128:$dst,
2046                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2047 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2048                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2049                      [(set VR256:$dst,
2050                        (int_x86_avx_cvtdq2_pd_256
2051                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2052 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2053                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2054                      [(set VR256:$dst,
2055                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2056 }
2057
2058 let neverHasSideEffects = 1, mayLoad = 1 in
2059 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2060                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2061                        IIC_SSE_CVT_PD_RR>;
2062 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2063                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2064                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2065                        IIC_SSE_CVT_PD_RM>;
2066
2067 // AVX 256-bit register conversion intrinsics
2068 let Predicates = [HasAVX] in {
2069   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2070             (VCVTDQ2PDYrr VR128:$src)>;
2071   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2072             (VCVTDQ2PDYrm addr:$src)>;
2073 } // Predicates = [HasAVX]
2074
2075 // Convert packed double to packed single
2076 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2077 // register, but the same isn't true when using memory operands instead.
2078 // Provide other assembly rr and rm forms to address this explicitly.
2079 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2080                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2081                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2082                        IIC_SSE_CVT_PD_RR>, VEX;
2083
2084 // XMM only
2085 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2086                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2087 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2088                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2089                         [(set VR128:$dst,
2090                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2091                         IIC_SSE_CVT_PD_RM>, VEX;
2092
2093 // YMM only
2094 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2095                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2096                         [(set VR128:$dst,
2097                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2098                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2099 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2100                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2101                         [(set VR128:$dst,
2102                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2103                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2104 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2105                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2106
2107 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2108                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2109                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2110                      IIC_SSE_CVT_PD_RR>;
2111 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2112                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2113                      [(set VR128:$dst,
2114                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2115                      IIC_SSE_CVT_PD_RM>;
2116
2117
2118 // AVX 256-bit register conversion intrinsics
2119 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2120 // whenever possible to avoid declaring two versions of each one.
2121 let Predicates = [HasAVX] in {
2122   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2123             (VCVTDQ2PSYrr VR256:$src)>;
2124   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2125             (VCVTDQ2PSYrm addr:$src)>;
2126
2127   // Match fround and fextend for 128/256-bit conversions
2128   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2129             (VCVTPD2PSrr VR128:$src)>;
2130   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2131             (VCVTPD2PSXrm addr:$src)>;
2132   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2133             (VCVTPD2PSYrr VR256:$src)>;
2134   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2135             (VCVTPD2PSYrm addr:$src)>;
2136
2137   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2138             (VCVTPS2PDrr VR128:$src)>;
2139   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2140             (VCVTPS2PDYrr VR128:$src)>;
2141   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2142             (VCVTPS2PDYrm addr:$src)>;
2143 }
2144
2145 let Predicates = [UseSSE2] in {
2146   // Match fround and fextend for 128 conversions
2147   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2148             (CVTPD2PSrr VR128:$src)>;
2149   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2150             (CVTPD2PSrm addr:$src)>;
2151
2152   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2153             (CVTPS2PDrr VR128:$src)>;
2154 }
2155
2156 //===----------------------------------------------------------------------===//
2157 // SSE 1 & 2 - Compare Instructions
2158 //===----------------------------------------------------------------------===//
2159
2160 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2161 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2162                             Operand CC, SDNode OpNode, ValueType VT,
2163                             PatFrag ld_frag, string asm, string asm_alt,
2164                             OpndItins itins> {
2165   def rr : SIi8<0xC2, MRMSrcReg,
2166                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2167                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2168                 itins.rr>;
2169   def rm : SIi8<0xC2, MRMSrcMem,
2170                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2171                 [(set RC:$dst, (OpNode (VT RC:$src1),
2172                                          (ld_frag addr:$src2), imm:$cc))],
2173                                          itins.rm>;
2174
2175   // Accept explicit immediate argument form instead of comparison code.
2176   let neverHasSideEffects = 1 in {
2177     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2178                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2179                       IIC_SSE_ALU_F32S_RR>;
2180     let mayLoad = 1 in
2181     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2182                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2183                       IIC_SSE_ALU_F32S_RM>;
2184   }
2185 }
2186
2187 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2188                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2189                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2190                  SSE_ALU_F32S>,
2191                  XS, VEX_4V, VEX_LIG;
2192 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2193                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2194                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2195                  SSE_ALU_F32S>, // same latency as 32 bit compare
2196                  XD, VEX_4V, VEX_LIG;
2197
2198 let Constraints = "$src1 = $dst" in {
2199   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2200                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2201                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2202                   XS;
2203   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2204                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2205                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2206                   SSE_ALU_F32S>, // same latency as 32 bit compare
2207                   XD;
2208 }
2209
2210 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2211                          Intrinsic Int, string asm, OpndItins itins> {
2212   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2213                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2214                         [(set VR128:$dst, (Int VR128:$src1,
2215                                                VR128:$src, imm:$cc))],
2216                                                itins.rr>;
2217   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2218                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2219                         [(set VR128:$dst, (Int VR128:$src1,
2220                                                (load addr:$src), imm:$cc))],
2221                                                itins.rm>;
2222 }
2223
2224 // Aliases to match intrinsics which expect XMM operand(s).
2225 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2226                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2227                      SSE_ALU_F32S>,
2228                      XS, VEX_4V;
2229 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2230                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2231                      SSE_ALU_F32S>, // same latency as f32
2232                      XD, VEX_4V;
2233 let Constraints = "$src1 = $dst" in {
2234   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2235                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2236                        SSE_ALU_F32S>, XS;
2237   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2238                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2239                        SSE_ALU_F32S>, // same latency as f32
2240                        XD;
2241 }
2242
2243
2244 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2245 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2246                             ValueType vt, X86MemOperand x86memop,
2247                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2248   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2249                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2250                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2251                      IIC_SSE_COMIS_RR, d>;
2252   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2253                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2254                      [(set EFLAGS, (OpNode (vt RC:$src1),
2255                                            (ld_frag addr:$src2)))],
2256                                            IIC_SSE_COMIS_RM, d>;
2257 }
2258
2259 let Defs = [EFLAGS] in {
2260   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2261                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2262   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2263                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2264                                   VEX_LIG;
2265   let Pattern = []<dag> in {
2266     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2267                                     "comiss", SSEPackedSingle>, TB, VEX,
2268                                     VEX_LIG;
2269     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2270                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2271                                     VEX_LIG;
2272   }
2273
2274   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2275                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2276   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2277                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2278
2279   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2280                             load, "comiss", SSEPackedSingle>, TB, VEX;
2281   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2282                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2283   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2284                                   "ucomiss", SSEPackedSingle>, TB;
2285   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2286                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2287
2288   let Pattern = []<dag> in {
2289     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2290                                     "comiss", SSEPackedSingle>, TB;
2291     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2292                                     "comisd", SSEPackedDouble>, TB, OpSize;
2293   }
2294
2295   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2296                               load, "ucomiss", SSEPackedSingle>, TB;
2297   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2298                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2299
2300   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2301                                   "comiss", SSEPackedSingle>, TB;
2302   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2303                                   "comisd", SSEPackedDouble>, TB, OpSize;
2304 } // Defs = [EFLAGS]
2305
2306 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2307 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2308                             Operand CC, Intrinsic Int, string asm,
2309                             string asm_alt, Domain d> {
2310   def rri : PIi8<0xC2, MRMSrcReg,
2311              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2312              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2313              IIC_SSE_CMPP_RR, d>;
2314   def rmi : PIi8<0xC2, MRMSrcMem,
2315              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2316              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2317              IIC_SSE_CMPP_RM, d>;
2318
2319   // Accept explicit immediate argument form instead of comparison code.
2320   let neverHasSideEffects = 1 in {
2321     def rri_alt : PIi8<0xC2, MRMSrcReg,
2322                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2323                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2324     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2325                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2326                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2327   }
2328 }
2329
2330 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2331                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2332                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2333                SSEPackedSingle>, TB, VEX_4V;
2334 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2335                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2336                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2337                SSEPackedDouble>, TB, OpSize, VEX_4V;
2338 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2339                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2340                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2341                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2342 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2343                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2344                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2345                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2346 let Constraints = "$src1 = $dst" in {
2347   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2348                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2349                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2350                  SSEPackedSingle>, TB;
2351   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2352                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2353                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2354                  SSEPackedDouble>, TB, OpSize;
2355 }
2356
2357 let Predicates = [HasAVX] in {
2358 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2359           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2360 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2361           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2362 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2363           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2364 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2365           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2366
2367 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2368           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2369 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2370           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2371 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2372           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2373 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2374           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2375 }
2376
2377 let Predicates = [UseSSE1] in {
2378 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2379           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2380 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2381           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2382 }
2383
2384 let Predicates = [UseSSE2] in {
2385 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2386           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2387 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2388           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2389 }
2390
2391 //===----------------------------------------------------------------------===//
2392 // SSE 1 & 2 - Shuffle Instructions
2393 //===----------------------------------------------------------------------===//
2394
2395 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2396 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2397                          ValueType vt, string asm, PatFrag mem_frag,
2398                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2399   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2400                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2401                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2402                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2403   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2404     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2405                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2406                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2407                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2408 }
2409
2410 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2411            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2412            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2413 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2414            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2415            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2416 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2417            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2418            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2419 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2420            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2421            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2422
2423 let Constraints = "$src1 = $dst" in {
2424   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2425                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2426                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2427                     TB;
2428   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2429                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2430                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2431                     TB, OpSize;
2432 }
2433
2434 let Predicates = [HasAVX] in {
2435   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2436                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2437             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2438   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2439             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2440
2441   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2442                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2443             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2444   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2445             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2446
2447   // 256-bit patterns
2448   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2449             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2450   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2451                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2452             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2453
2454   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2455             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2456   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2457                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2458             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2459 }
2460
2461 let Predicates = [UseSSE1] in {
2462   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2463                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2464             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2465   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2466             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2467 }
2468
2469 let Predicates = [UseSSE2] in {
2470   // Generic SHUFPD patterns
2471   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2472                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2473             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2474   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2475             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2476 }
2477
2478 //===----------------------------------------------------------------------===//
2479 // SSE 1 & 2 - Unpack Instructions
2480 //===----------------------------------------------------------------------===//
2481
2482 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2483 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2484                                    PatFrag mem_frag, RegisterClass RC,
2485                                    X86MemOperand x86memop, string asm,
2486                                    Domain d> {
2487     def rr : PI<opc, MRMSrcReg,
2488                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2489                 asm, [(set RC:$dst,
2490                            (vt (OpNode RC:$src1, RC:$src2)))],
2491                            IIC_SSE_UNPCK, d>;
2492     def rm : PI<opc, MRMSrcMem,
2493                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2494                 asm, [(set RC:$dst,
2495                            (vt (OpNode RC:$src1,
2496                                        (mem_frag addr:$src2))))],
2497                                        IIC_SSE_UNPCK, d>;
2498 }
2499
2500 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2501       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                      SSEPackedSingle>, TB, VEX_4V;
2503 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2504       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2505                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2506 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2507       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2508                      SSEPackedSingle>, TB, VEX_4V;
2509 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2510       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2511                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2512
2513 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2514       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2515                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2516 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2517       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2518                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2519 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2520       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2521                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2522 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2523       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2524                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2525
2526 let Constraints = "$src1 = $dst" in {
2527   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2528         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2529                        SSEPackedSingle>, TB;
2530   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2531         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2532                        SSEPackedDouble>, TB, OpSize;
2533   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2534         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2535                        SSEPackedSingle>, TB;
2536   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2537         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2538                        SSEPackedDouble>, TB, OpSize;
2539 } // Constraints = "$src1 = $dst"
2540
2541 let Predicates = [HasAVX1Only] in {
2542   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2543             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2544   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2545             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2546   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2547             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2548   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2549             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2550
2551   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2552             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2553   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2554             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2555   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2556             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2557   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2558             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2559 }
2560
2561 let Predicates = [HasAVX] in {
2562   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2563   // problem is during lowering, where it's not possible to recognize the load
2564   // fold cause it has two uses through a bitcast. One use disappears at isel
2565   // time and the fold opportunity reappears.
2566   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2567             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2568 }
2569
2570 let Predicates = [UseSSE2] in {
2571   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2572   // problem is during lowering, where it's not possible to recognize the load
2573   // fold cause it has two uses through a bitcast. One use disappears at isel
2574   // time and the fold opportunity reappears.
2575   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2576             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2577 }
2578
2579 //===----------------------------------------------------------------------===//
2580 // SSE 1 & 2 - Extract Floating-Point Sign mask
2581 //===----------------------------------------------------------------------===//
2582
2583 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2584 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2585                                 Domain d> {
2586   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2587                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2588                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2589   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2590                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2591                 IIC_SSE_MOVMSK, d>, REX_W;
2592 }
2593
2594 let Predicates = [HasAVX] in {
2595   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2596                                         "movmskps", SSEPackedSingle>, TB, VEX;
2597   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2598                                         "movmskpd", SSEPackedDouble>, TB,
2599                                         OpSize, VEX;
2600   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2601                                         "movmskps", SSEPackedSingle>, TB,
2602                                         VEX, VEX_L;
2603   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2604                                         "movmskpd", SSEPackedDouble>, TB,
2605                                         OpSize, VEX, VEX_L;
2606
2607   def : Pat<(i32 (X86fgetsign FR32:$src)),
2608             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2609   def : Pat<(i64 (X86fgetsign FR32:$src)),
2610             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2611   def : Pat<(i32 (X86fgetsign FR64:$src)),
2612             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2613   def : Pat<(i64 (X86fgetsign FR64:$src)),
2614             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2615
2616   // Assembler Only
2617   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2618              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2619              SSEPackedSingle>, TB, VEX;
2620   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2621              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2622              SSEPackedDouble>, TB,
2623              OpSize, VEX;
2624   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2625              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2626              SSEPackedSingle>, TB, VEX, VEX_L;
2627   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2628              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2629              SSEPackedDouble>, TB,
2630              OpSize, VEX, VEX_L;
2631 }
2632
2633 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2634                                      SSEPackedSingle>, TB;
2635 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2636                                      SSEPackedDouble>, TB, OpSize;
2637
2638 def : Pat<(i32 (X86fgetsign FR32:$src)),
2639           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2640       Requires<[UseSSE1]>;
2641 def : Pat<(i64 (X86fgetsign FR32:$src)),
2642           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2643       Requires<[UseSSE1]>;
2644 def : Pat<(i32 (X86fgetsign FR64:$src)),
2645           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2646       Requires<[UseSSE2]>;
2647 def : Pat<(i64 (X86fgetsign FR64:$src)),
2648           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2649       Requires<[UseSSE2]>;
2650
2651 //===---------------------------------------------------------------------===//
2652 // SSE2 - Packed Integer Logical Instructions
2653 //===---------------------------------------------------------------------===//
2654
2655 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2656
2657 /// PDI_binop_rm - Simple SSE2 binary operator.
2658 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2659                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2660                         X86MemOperand x86memop,
2661                         OpndItins itins,
2662                         bit IsCommutable = 0,
2663                         bit Is2Addr = 1> {
2664   let isCommutable = IsCommutable in
2665   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2666        (ins RC:$src1, RC:$src2),
2667        !if(Is2Addr,
2668            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2669            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2670        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2671   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2672        (ins RC:$src1, x86memop:$src2),
2673        !if(Is2Addr,
2674            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2675            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2676        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2677                                      (bitconvert (memop_frag addr:$src2)))))],
2678                                      itins.rm>;
2679 }
2680 } // ExeDomain = SSEPackedInt
2681
2682 // These are ordered here for pattern ordering requirements with the fp versions
2683
2684 let Predicates = [HasAVX] in {
2685 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2686                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2687 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2688                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2689 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2690                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2691 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2692                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2693 }
2694
2695 let Constraints = "$src1 = $dst" in {
2696 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2697                          i128mem, SSE_BIT_ITINS_P, 1>;
2698 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2699                          i128mem, SSE_BIT_ITINS_P, 1>;
2700 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2701                          i128mem, SSE_BIT_ITINS_P, 1>;
2702 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2703                           i128mem, SSE_BIT_ITINS_P, 0>;
2704 } // Constraints = "$src1 = $dst"
2705
2706 let Predicates = [HasAVX2] in {
2707 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2708                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V, VEX_L;
2709 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2710                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V, VEX_L;
2711 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2712                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V, VEX_L;
2713 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2714                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V, VEX_L;
2715 }
2716
2717 //===----------------------------------------------------------------------===//
2718 // SSE 1 & 2 - Logical Instructions
2719 //===----------------------------------------------------------------------===//
2720
2721 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2722 ///
2723 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2724                                        SDNode OpNode, OpndItins itins> {
2725   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2726               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2727               TB, VEX_4V;
2728
2729   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2730         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2731         TB, OpSize, VEX_4V;
2732
2733   let Constraints = "$src1 = $dst" in {
2734     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2735                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2736                 TB;
2737
2738     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2739                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2740                 TB, OpSize;
2741   }
2742 }
2743
2744 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2745 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2746               SSE_BIT_ITINS_P>;
2747 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2748               SSE_BIT_ITINS_P>;
2749 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2750               SSE_BIT_ITINS_P>;
2751
2752 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2753   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2754                 SSE_BIT_ITINS_P>;
2755
2756 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2757 ///
2758 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2759                                    SDNode OpNode> {
2760   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2761   // are all promoted to v2i64, and the patterns are covered by the int
2762   // version. This is needed in SSE only, because v2i64 isn't supported on
2763   // SSE1, but only on SSE2.
2764   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2765        !strconcat(OpcodeStr, "ps"), f128mem, [],
2766        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2767                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2768
2769   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2770        !strconcat(OpcodeStr, "pd"), f128mem,
2771        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2772                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2773        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2774                                  (memopv2i64 addr:$src2)))], 0>,
2775                                                  TB, OpSize, VEX_4V;
2776   let Constraints = "$src1 = $dst" in {
2777     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2778          !strconcat(OpcodeStr, "ps"), f128mem,
2779          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2780          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2781                                    (memopv2i64 addr:$src2)))]>, TB;
2782
2783     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2784          !strconcat(OpcodeStr, "pd"), f128mem,
2785          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2786                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2787          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2788                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2789   }
2790 }
2791
2792 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2793 ///
2794 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2795                                      SDNode OpNode> {
2796     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2797           !strconcat(OpcodeStr, "ps"), f256mem,
2798           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2799           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2800                              (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2801
2802     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2803           !strconcat(OpcodeStr, "pd"), f256mem,
2804           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2805                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2806           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2807                                     (memopv4i64 addr:$src2)))], 0>,
2808                                     TB, OpSize, VEX_4V, VEX_L;
2809 }
2810
2811 // AVX 256-bit packed logical ops forms
2812 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2813 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2814 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2815 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2816
2817 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2818 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2819 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2820 let isCommutable = 0 in
2821   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2822
2823 //===----------------------------------------------------------------------===//
2824 // SSE 1 & 2 - Arithmetic Instructions
2825 //===----------------------------------------------------------------------===//
2826
2827 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2828 /// vector forms.
2829 ///
2830 /// In addition, we also have a special variant of the scalar form here to
2831 /// represent the associated intrinsic operation.  This form is unlike the
2832 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2833 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2834 ///
2835 /// These three forms can each be reg+reg or reg+mem.
2836 ///
2837
2838 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2839 /// classes below
2840 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2841                                   SizeItins itins,
2842                                   bit Is2Addr = 1> {
2843   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2844                             OpNode, FR32, f32mem,
2845                             itins.s, Is2Addr>, XS;
2846   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2847                             OpNode, FR64, f64mem,
2848                             itins.d, Is2Addr>, XD;
2849 }
2850
2851 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2852                                    SizeItins itins,
2853                                    bit Is2Addr = 1> {
2854   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2855               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2856               TB;
2857   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2858               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2859               TB, OpSize;
2860 }
2861
2862 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2863                                     SDNode OpNode,
2864                                     SizeItins itins> {
2865   defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2866                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2867                 TB, VEX_L;
2868   defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2869                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2870                 TB, OpSize, VEX_L;
2871 }
2872
2873 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2874                                       SizeItins itins,
2875                                       bit Is2Addr = 1> {
2876   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2877      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2878      itins.s, Is2Addr>, XS;
2879   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2880      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2881      itins.d, Is2Addr>, XD;
2882 }
2883
2884 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2885                                       SizeItins itins,
2886                                       bit Is2Addr = 1> {
2887   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2888      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2889                               SSEPackedSingle, itins.s, Is2Addr>,
2890                               TB;
2891
2892   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2893      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2894                               SSEPackedDouble, itins.d, Is2Addr>,
2895                               TB, OpSize;
2896 }
2897
2898 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2899                                         SizeItins itins> {
2900   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2901      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2902       SSEPackedSingle, itins.s, 0>, TB, VEX_L;
2903
2904   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2905      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2906       SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_L;
2907 }
2908
2909 // Binary Arithmetic instructions
2910 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2911             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2912               VEX_4V, VEX_LIG;
2913 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2914             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2915               VEX_4V;
2916 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2917             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2918               VEX_4V, VEX_LIG;
2919 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2920             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2921               VEX_4V;
2922
2923 let isCommutable = 0 in {
2924   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2925               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2926                 VEX_4V, VEX_LIG;
2927   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2928               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2929                 VEX_4V;
2930   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2931               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2932                 VEX_4V, VEX_LIG;
2933   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2934               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2935                 VEX_4V;
2936   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2937               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2938                 VEX_4V, VEX_LIG;
2939   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2940               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2941               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2942               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2943                 VEX_4V;
2944   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2945               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2946                 VEX_4V, VEX_LIG;
2947   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2948               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2949               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2950               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2951                 VEX_4V;
2952 }
2953
2954 let Constraints = "$src1 = $dst" in {
2955   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2956              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2957              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2958   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2959              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2960              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2961
2962   let isCommutable = 0 in {
2963     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2964                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2965                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2966     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2967                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2968                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2969     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2970                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2971                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2972                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2973     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2974                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2975                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2976                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2977   }
2978 }
2979
2980 let isCodeGenOnly = 1 in {
2981   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2982        VEX_4V, VEX_LIG;
2983   defm VMAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P, 0>,
2984        basic_sse12_fp_binop_p_y<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>, VEX_4V;
2985   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2986        VEX_4V, VEX_LIG;
2987   defm VMINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P, 0>,
2988        basic_sse12_fp_binop_p_y<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>, VEX_4V;
2989   let Constraints = "$src1 = $dst" in {
2990     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>,
2991          basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2992     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>,
2993          basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2994   }
2995 }
2996
2997 /// Unop Arithmetic
2998 /// In addition, we also have a special variant of the scalar form here to
2999 /// represent the associated intrinsic operation.  This form is unlike the
3000 /// plain scalar form, in that it takes an entire vector (instead of a
3001 /// scalar) and leaves the top elements undefined.
3002 ///
3003 /// And, we have a special variant form for a full-vector intrinsic form.
3004
3005 def SSE_SQRTP : OpndItins<
3006   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
3007 >;
3008
3009 def SSE_SQRTS : OpndItins<
3010   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
3011 >;
3012
3013 def SSE_RCPP : OpndItins<
3014   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3015 >;
3016
3017 def SSE_RCPS : OpndItins<
3018   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3019 >;
3020
3021 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3022 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3023                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3024   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3025                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3026                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3027   // For scalar unary operations, fold a load into the operation
3028   // only in OptForSize mode. It eliminates an instruction, but it also
3029   // eliminates a whole-register clobber (the load), so it introduces a
3030   // partial register update condition.
3031   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3032                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3033                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3034             Requires<[UseSSE1, OptForSize]>;
3035   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3036                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3037                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3038   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3039                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3040                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3041 }
3042
3043 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3044 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3045   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3046                 !strconcat(OpcodeStr,
3047                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3048   let mayLoad = 1 in {
3049   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3050                 !strconcat(OpcodeStr,
3051                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3052   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3053                 (ins VR128:$src1, ssmem:$src2),
3054                 !strconcat(OpcodeStr,
3055                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3056   }
3057 }
3058
3059 /// sse1_fp_unop_p - SSE1 unops in packed form.
3060 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3061                           OpndItins itins> {
3062   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3063               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3064               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3065   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3066                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3067                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3068 }
3069
3070 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3071 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3072                             OpndItins itins> {
3073   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3074               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3075               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3076               itins.rr>, VEX_L;
3077   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3078                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3079                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3080                 itins.rm>, VEX_L;
3081 }
3082
3083 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3084 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3085                               Intrinsic V4F32Int, OpndItins itins> {
3086   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3087                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3088                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3089                     itins.rr>;
3090   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3091                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3092                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3093                     itins.rm>;
3094 }
3095
3096 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3097 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3098                                 Intrinsic V4F32Int, OpndItins itins> {
3099   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3100                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3101                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3102                     itins.rr>, VEX_L;
3103   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3104                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3105                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3106                     itins.rm>, VEX_L;
3107 }
3108
3109 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3110 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3111                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3112   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3113                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3114                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3115   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3116   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3117                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3118                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3119             Requires<[UseSSE2, OptForSize]>;
3120   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3121                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3122                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3123   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3124                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3125                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3126 }
3127
3128 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3129 let hasSideEffects = 0 in
3130 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3131   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3132                !strconcat(OpcodeStr,
3133                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3134   let mayLoad = 1 in {
3135   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3136                !strconcat(OpcodeStr,
3137                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3138   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3139                (ins VR128:$src1, sdmem:$src2),
3140                !strconcat(OpcodeStr,
3141                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3142   }
3143 }
3144
3145 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3146 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3147                           SDNode OpNode, OpndItins itins> {
3148   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3149               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3150               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3151   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3152                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3153                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3154 }
3155
3156 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3157 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3158                           OpndItins itins> {
3159   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3160               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3161               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3162               itins.rr>, VEX_L;
3163   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3164                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3165                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3166                 itins.rm>, VEX_L;
3167 }
3168
3169 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3170 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3171                               Intrinsic V2F64Int, OpndItins itins> {
3172   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3173                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3174                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3175                     itins.rr>;
3176   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3177                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3178                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3179                     itins.rm>;
3180 }
3181
3182 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3183 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3184                                 Intrinsic V2F64Int, OpndItins itins> {
3185   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3186                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3187                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3188                     itins.rr>, VEX_L;
3189   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3190                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3191                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3192                     itins.rm>, VEX_L;
3193 }
3194
3195 let Predicates = [HasAVX] in {
3196   // Square root.
3197   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3198                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3199
3200   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3201                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3202                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3203                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3204                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3205                                    SSE_SQRTP>,
3206                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3207                                     SSE_SQRTP>,
3208                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3209                                     SSE_SQRTP>,
3210                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3211                                     SSE_SQRTP>,
3212                 VEX;
3213
3214   // Reciprocal approximations. Note that these typically require refinement
3215   // in order to obtain suitable precision.
3216   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3217   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3218                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3219                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3220                                     SSE_SQRTP>,
3221                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3222                                     SSE_SQRTP>, VEX;
3223
3224   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3225   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3226                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3227                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3228                                     SSE_RCPP>,
3229                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3230                                     SSE_RCPP>, VEX;
3231 }
3232
3233 def : Pat<(f32 (fsqrt FR32:$src)),
3234           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3235 def : Pat<(f32 (fsqrt (load addr:$src))),
3236           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3237           Requires<[HasAVX, OptForSize]>;
3238 def : Pat<(f64 (fsqrt FR64:$src)),
3239           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3240 def : Pat<(f64 (fsqrt (load addr:$src))),
3241           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3242           Requires<[HasAVX, OptForSize]>;
3243
3244 def : Pat<(f32 (X86frsqrt FR32:$src)),
3245           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3246 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3247           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3248           Requires<[HasAVX, OptForSize]>;
3249
3250 def : Pat<(f32 (X86frcp FR32:$src)),
3251           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3252 def : Pat<(f32 (X86frcp (load addr:$src))),
3253           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3254           Requires<[HasAVX, OptForSize]>;
3255
3256 let Predicates = [HasAVX] in {
3257   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3258             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3259                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3260                               VR128)>;
3261   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3262             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3263
3264   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3265             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3266                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3267                               VR128)>;
3268   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3269             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3270
3271   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3272             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3273                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3274                               VR128)>;
3275   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3276             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3277
3278   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3279             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3280                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3281                               VR128)>;
3282   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3283             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3284 }
3285
3286 // Square root.
3287 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3288                             SSE_SQRTS>,
3289              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3290              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3291              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3292                             SSE_SQRTS>,
3293              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3294              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3295
3296 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3297 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3298                                Intrinsic F32Int, OpndItins itins> {
3299   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3300                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3301                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3302   // For scalar unary operations, fold a load into the operation
3303   // only in OptForSize mode. It eliminates an instruction, but it also
3304   // eliminates a whole-register clobber (the load), so it introduces a
3305   // partial register update condition.
3306   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3307                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3308                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3309             Requires<[UseSSE1, OptForSize]>;
3310   let Constraints = "$src1 = $dst" in {
3311     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3312                       (ins VR128:$src1, VR128:$src2),
3313                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3314                       [], itins.rr>;
3315     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3316                       (ins VR128:$src1, ssmem:$src2),
3317                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3318                       [], itins.rm>;
3319   }
3320 }
3321
3322 // Reciprocal approximations. Note that these typically require refinement
3323 // in order to obtain suitable precision.
3324 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3325                              SSE_SQRTS>,
3326              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3327              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3328                             SSE_SQRTS>;
3329 let Predicates = [UseSSE1] in {
3330   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3331             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3332 }
3333
3334 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3335                              SSE_RCPS>,
3336              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3337              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3338 let Predicates = [UseSSE1] in {
3339   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3340             (RCPSSr_Int VR128:$src, VR128:$src)>;
3341 }
3342
3343 // There is no f64 version of the reciprocal approximation instructions.
3344
3345 //===----------------------------------------------------------------------===//
3346 // SSE 1 & 2 - Non-temporal stores
3347 //===----------------------------------------------------------------------===//
3348
3349 let AddedComplexity = 400 in { // Prefer non-temporal versions
3350   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3351                        (ins f128mem:$dst, VR128:$src),
3352                        "movntps\t{$src, $dst|$dst, $src}",
3353                        [(alignednontemporalstore (v4f32 VR128:$src),
3354                                                  addr:$dst)],
3355                                                  IIC_SSE_MOVNT>, VEX;
3356   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3357                        (ins f128mem:$dst, VR128:$src),
3358                        "movntpd\t{$src, $dst|$dst, $src}",
3359                        [(alignednontemporalstore (v2f64 VR128:$src),
3360                                                  addr:$dst)],
3361                                                  IIC_SSE_MOVNT>, VEX;
3362
3363   let ExeDomain = SSEPackedInt in
3364   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3365                            (ins f128mem:$dst, VR128:$src),
3366                            "movntdq\t{$src, $dst|$dst, $src}",
3367                            [(alignednontemporalstore (v2i64 VR128:$src),
3368                                                      addr:$dst)],
3369                                                      IIC_SSE_MOVNT>, VEX;
3370
3371   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3372             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3373
3374   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3375                        (ins f256mem:$dst, VR256:$src),
3376                        "movntps\t{$src, $dst|$dst, $src}",
3377                        [(alignednontemporalstore (v8f32 VR256:$src),
3378                                                  addr:$dst)],
3379                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3380   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3381                        (ins f256mem:$dst, VR256:$src),
3382                        "movntpd\t{$src, $dst|$dst, $src}",
3383                        [(alignednontemporalstore (v4f64 VR256:$src),
3384                                                  addr:$dst)],
3385                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3386   let ExeDomain = SSEPackedInt in
3387   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3388                       (ins f256mem:$dst, VR256:$src),
3389                       "movntdq\t{$src, $dst|$dst, $src}",
3390                       [(alignednontemporalstore (v4i64 VR256:$src),
3391                                                 addr:$dst)],
3392                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3393 }
3394
3395 let AddedComplexity = 400 in { // Prefer non-temporal versions
3396 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3397                     "movntps\t{$src, $dst|$dst, $src}",
3398                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3399                     IIC_SSE_MOVNT>;
3400 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3401                     "movntpd\t{$src, $dst|$dst, $src}",
3402                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3403                     IIC_SSE_MOVNT>;
3404
3405 let ExeDomain = SSEPackedInt in
3406 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3407                     "movntdq\t{$src, $dst|$dst, $src}",
3408                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3409                     IIC_SSE_MOVNT>;
3410
3411 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3412           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3413
3414 // There is no AVX form for instructions below this point
3415 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3416                  "movnti{l}\t{$src, $dst|$dst, $src}",
3417                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3418                  IIC_SSE_MOVNT>,
3419                TB, Requires<[HasSSE2]>;
3420 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3421                      "movnti{q}\t{$src, $dst|$dst, $src}",
3422                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3423                      IIC_SSE_MOVNT>,
3424                   TB, Requires<[HasSSE2]>;
3425 }
3426
3427 //===----------------------------------------------------------------------===//
3428 // SSE 1 & 2 - Prefetch and memory fence
3429 //===----------------------------------------------------------------------===//
3430
3431 // Prefetch intrinsic.
3432 let Predicates = [HasSSE1] in {
3433 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3434     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3435     IIC_SSE_PREFETCH>, TB;
3436 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3437     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3438     IIC_SSE_PREFETCH>, TB;
3439 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3440     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3441     IIC_SSE_PREFETCH>, TB;
3442 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3443     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3444     IIC_SSE_PREFETCH>, TB;
3445 }
3446
3447 // Flush cache
3448 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3449                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3450                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3451
3452 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3453 // was introduced with SSE2, it's backward compatible.
3454 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3455
3456 // Load, store, and memory fence
3457 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3458                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3459                TB, Requires<[HasSSE1]>;
3460 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3461                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3462                TB, Requires<[HasSSE2]>;
3463 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3464                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3465                TB, Requires<[HasSSE2]>;
3466
3467 def : Pat<(X86SFence), (SFENCE)>;
3468 def : Pat<(X86LFence), (LFENCE)>;
3469 def : Pat<(X86MFence), (MFENCE)>;
3470
3471 //===----------------------------------------------------------------------===//
3472 // SSE 1 & 2 - Load/Store XCSR register
3473 //===----------------------------------------------------------------------===//
3474
3475 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3476                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3477                   IIC_SSE_LDMXCSR>, VEX;
3478 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3479                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3480                   IIC_SSE_STMXCSR>, VEX;
3481
3482 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3483                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3484                   IIC_SSE_LDMXCSR>;
3485 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3486                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3487                   IIC_SSE_STMXCSR>;
3488
3489 //===---------------------------------------------------------------------===//
3490 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3491 //===---------------------------------------------------------------------===//
3492
3493 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3494
3495 let neverHasSideEffects = 1 in {
3496 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3497                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3498                     VEX;
3499 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3500                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3501                     VEX, VEX_L;
3502 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3503                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3504                     VEX;
3505 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3506                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3507                     VEX, VEX_L;
3508 }
3509
3510 // For Disassembler
3511 let isCodeGenOnly = 1 in {
3512 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3513                         "movdqa\t{$src, $dst|$dst, $src}", [],
3514                         IIC_SSE_MOVA_P_RR>,
3515                         VEX;
3516 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3517                         "movdqa\t{$src, $dst|$dst, $src}", [],
3518                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3519 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3520                         "movdqu\t{$src, $dst|$dst, $src}", [],
3521                         IIC_SSE_MOVU_P_RR>,
3522                         VEX;
3523 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3524                         "movdqu\t{$src, $dst|$dst, $src}", [],
3525                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3526 }
3527
3528 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3529     neverHasSideEffects = 1 in {
3530 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3531                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3532                    VEX;
3533 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3534                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3535                    VEX, VEX_L;
3536 let Predicates = [HasAVX] in {
3537   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3538                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3539                     XS, VEX;
3540   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3541                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3542                     XS, VEX, VEX_L;
3543 }
3544 }
3545
3546 let mayStore = 1, neverHasSideEffects = 1 in {
3547 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3548                      (ins i128mem:$dst, VR128:$src),
3549                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3550                      VEX;
3551 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3552                      (ins i256mem:$dst, VR256:$src),
3553                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3554                      VEX, VEX_L;
3555 let Predicates = [HasAVX] in {
3556 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3557                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3558                   XS, VEX;
3559 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3560                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3561                   XS, VEX, VEX_L;
3562 }
3563 }
3564
3565 let neverHasSideEffects = 1 in
3566 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3567                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3568
3569 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3570                    "movdqu\t{$src, $dst|$dst, $src}",
3571                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3572
3573 // For Disassembler
3574 let isCodeGenOnly = 1 in {
3575 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3576                        "movdqa\t{$src, $dst|$dst, $src}", [],
3577                        IIC_SSE_MOVA_P_RR>;
3578
3579 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3580                        "movdqu\t{$src, $dst|$dst, $src}",
3581                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3582 }
3583
3584 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3585     neverHasSideEffects = 1 in {
3586 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3587                    "movdqa\t{$src, $dst|$dst, $src}",
3588                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3589                    IIC_SSE_MOVA_P_RM>;
3590 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3591                    "movdqu\t{$src, $dst|$dst, $src}",
3592                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3593                    IIC_SSE_MOVU_P_RM>,
3594                  XS, Requires<[UseSSE2]>;
3595 }
3596
3597 let mayStore = 1 in {
3598 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3599                    "movdqa\t{$src, $dst|$dst, $src}",
3600                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3601                    IIC_SSE_MOVA_P_MR>;
3602 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3603                    "movdqu\t{$src, $dst|$dst, $src}",
3604                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3605                    IIC_SSE_MOVU_P_MR>,
3606                  XS, Requires<[UseSSE2]>;
3607 }
3608
3609 // Intrinsic forms of MOVDQU load and store
3610 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3611                        "vmovdqu\t{$src, $dst|$dst, $src}",
3612                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3613                        IIC_SSE_MOVU_P_MR>,
3614                      XS, VEX, Requires<[HasAVX]>;
3615
3616 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3617                        "movdqu\t{$src, $dst|$dst, $src}",
3618                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3619                        IIC_SSE_MOVU_P_MR>,
3620                      XS, Requires<[UseSSE2]>;
3621
3622 } // ExeDomain = SSEPackedInt
3623
3624 let Predicates = [HasAVX] in {
3625   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3626             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3627 }
3628
3629 //===---------------------------------------------------------------------===//
3630 // SSE2 - Packed Integer Arithmetic Instructions
3631 //===---------------------------------------------------------------------===//
3632
3633 def SSE_PMADD : OpndItins<
3634   IIC_SSE_PMADD, IIC_SSE_PMADD
3635 >;
3636
3637 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3638
3639 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3640                             RegisterClass RC, PatFrag memop_frag,
3641                             X86MemOperand x86memop,
3642                             OpndItins itins,
3643                             bit IsCommutable = 0,
3644                             bit Is2Addr = 1> {
3645   let isCommutable = IsCommutable in
3646   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3647        (ins RC:$src1, RC:$src2),
3648        !if(Is2Addr,
3649            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3650            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3651        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3652   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3653        (ins RC:$src1, x86memop:$src2),
3654        !if(Is2Addr,
3655            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3656            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3657        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3658        itins.rm>;
3659 }
3660
3661 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3662                          string OpcodeStr, SDNode OpNode,
3663                          SDNode OpNode2, RegisterClass RC,
3664                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3665                          ShiftOpndItins itins,
3666                          bit Is2Addr = 1> {
3667   // src2 is always 128-bit
3668   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3669        (ins RC:$src1, VR128:$src2),
3670        !if(Is2Addr,
3671            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3672            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3673        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3674         itins.rr>;
3675   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3676        (ins RC:$src1, i128mem:$src2),
3677        !if(Is2Addr,
3678            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3679            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3680        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3681                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3682   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3683        (ins RC:$src1, i32i8imm:$src2),
3684        !if(Is2Addr,
3685            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3686            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3687        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3688 }
3689
3690 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3691 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3692                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3693                          PatFrag memop_frag, X86MemOperand x86memop,
3694                          OpndItins itins,
3695                          bit IsCommutable = 0, bit Is2Addr = 1> {
3696   let isCommutable = IsCommutable in
3697   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3698        (ins RC:$src1, RC:$src2),
3699        !if(Is2Addr,
3700            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3701            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3702        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3703   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3704        (ins RC:$src1, x86memop:$src2),
3705        !if(Is2Addr,
3706            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3707            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3708        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3709                                      (bitconvert (memop_frag addr:$src2)))))]>;
3710 }
3711 } // ExeDomain = SSEPackedInt
3712
3713 // 128-bit Integer Arithmetic
3714
3715 let Predicates = [HasAVX] in {
3716 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3717                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3718                             VEX_4V;
3719 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3720                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3721 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3722                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3723 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3724                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3725 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3726                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3727 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3728                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3729 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3730                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3731 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3732                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3733 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3734                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3735 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3736                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3737                               VEX_4V;
3738
3739 // Intrinsic forms
3740 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3741                                  VR128, memopv2i64, i128mem,
3742                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3743 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3744                                  VR128, memopv2i64, i128mem,
3745                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3746 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3747                                  VR128, memopv2i64, i128mem,
3748                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3749 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3750                                  VR128, memopv2i64, i128mem,
3751                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3752 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3753                                  VR128, memopv2i64, i128mem,
3754                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3755 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3756                                  VR128, memopv2i64, i128mem,
3757                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3758 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3759                                  VR128, memopv2i64, i128mem,
3760                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3761 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3762                                  VR128, memopv2i64, i128mem,
3763                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3764 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3765                                  VR128, memopv2i64, i128mem,
3766                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3767 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3768                                  VR128, memopv2i64, i128mem,
3769                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3770 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3771                                  VR128, memopv2i64, i128mem,
3772                                  SSE_PMADD, 1, 0>, VEX_4V;
3773 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3774                                  VR128, memopv2i64, i128mem,
3775                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3776 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3777                                  VR128, memopv2i64, i128mem,
3778                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3779 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3780                                  VR128, memopv2i64, i128mem,
3781                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3782 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3783                                  VR128, memopv2i64, i128mem,
3784                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3785 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3786                                  VR128, memopv2i64, i128mem,
3787                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3788 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3789                                  VR128, memopv2i64, i128mem,
3790                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3791 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3792                                  VR128, memopv2i64, i128mem,
3793                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3794 }
3795
3796 let Predicates = [HasAVX2] in {
3797 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3798                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3799 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3800                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3801 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3802                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3803 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3804                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3805 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3806                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3807 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3808                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3809 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3810                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3811 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3812                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3813 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3814                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3815 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3816                                VR256, memopv4i64, i256mem,
3817                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3818
3819 // Intrinsic forms
3820 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3821                                   VR256, memopv4i64, i256mem,
3822                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3823 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3824                                   VR256, memopv4i64, i256mem,
3825                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3826 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3827                                   VR256, memopv4i64, i256mem,
3828                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3829 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3830                                   VR256, memopv4i64, i256mem,
3831                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
3832 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3833                                   VR256, memopv4i64, i256mem,
3834                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3835 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3836                                   VR256, memopv4i64, i256mem,
3837                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3838 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3839                                   VR256, memopv4i64, i256mem,
3840                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3841 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3842                                   VR256, memopv4i64, i256mem,
3843                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3844 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3845                                   VR256, memopv4i64, i256mem,
3846                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3847 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3848                                   VR256, memopv4i64, i256mem,
3849                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3850 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3851                                   VR256, memopv4i64, i256mem,
3852                                   SSE_PMADD, 1, 0>, VEX_4V, VEX_L;
3853 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3854                                   VR256, memopv4i64, i256mem,
3855                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3856 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3857                                   VR256, memopv4i64, i256mem,
3858                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3859 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3860                                   VR256, memopv4i64, i256mem,
3861                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3862 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3863                                   VR256, memopv4i64, i256mem,
3864                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3865 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3866                                   VR256, memopv4i64, i256mem,
3867                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3868 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3869                                   VR256, memopv4i64, i256mem,
3870                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3871 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3872                                   VR256, memopv4i64, i256mem,
3873                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3874 }
3875
3876 let Constraints = "$src1 = $dst" in {
3877 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3878                            i128mem, SSE_INTALU_ITINS_P, 1>;
3879 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3880                            i128mem, SSE_INTALU_ITINS_P, 1>;
3881 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3882                            i128mem, SSE_INTALU_ITINS_P, 1>;
3883 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3884                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3885 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3886                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3887 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3888                           i128mem, SSE_INTALU_ITINS_P>;
3889 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3890                           i128mem, SSE_INTALU_ITINS_P>;
3891 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3892                           i128mem, SSE_INTALU_ITINS_P>;
3893 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3894                           i128mem, SSE_INTALUQ_ITINS_P>;
3895 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3896                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3897
3898 // Intrinsic forms
3899 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3900                                 VR128, memopv2i64, i128mem,
3901                                 SSE_INTALU_ITINS_P>;
3902 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3903                                 VR128, memopv2i64, i128mem,
3904                                 SSE_INTALU_ITINS_P>;
3905 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3906                                 VR128, memopv2i64, i128mem,
3907                                 SSE_INTALU_ITINS_P>;
3908 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3909                                 VR128, memopv2i64, i128mem,
3910                                 SSE_INTALU_ITINS_P>;
3911 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3912                                 VR128, memopv2i64, i128mem,
3913                                 SSE_INTALU_ITINS_P, 1>;
3914 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3915                                 VR128, memopv2i64, i128mem,
3916                                 SSE_INTALU_ITINS_P, 1>;
3917 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3918                                 VR128, memopv2i64, i128mem,
3919                                 SSE_INTALU_ITINS_P, 1>;
3920 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3921                                 VR128, memopv2i64, i128mem,
3922                                 SSE_INTALU_ITINS_P, 1>;
3923 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3924                                 VR128, memopv2i64, i128mem,
3925                                 SSE_INTMUL_ITINS_P, 1>;
3926 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3927                                 VR128, memopv2i64, i128mem,
3928                                 SSE_INTMUL_ITINS_P, 1>;
3929 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3930                                 VR128, memopv2i64, i128mem,
3931                                 SSE_PMADD, 1>;
3932 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3933                                 VR128, memopv2i64, i128mem,
3934                                 SSE_INTALU_ITINS_P, 1>;
3935 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3936                                 VR128, memopv2i64, i128mem,
3937                                 SSE_INTALU_ITINS_P, 1>;
3938 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3939                                 VR128, memopv2i64, i128mem,
3940                                 SSE_INTALU_ITINS_P, 1>;
3941 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3942                                 VR128, memopv2i64, i128mem,
3943                                 SSE_INTALU_ITINS_P, 1>;
3944 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3945                                 VR128, memopv2i64, i128mem,
3946                                 SSE_INTALU_ITINS_P, 1>;
3947 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3948                                 VR128, memopv2i64, i128mem,
3949                                 SSE_INTALU_ITINS_P, 1>;
3950 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3951                                 VR128, memopv2i64, i128mem,
3952                                 SSE_INTALU_ITINS_P, 1>;
3953
3954 } // Constraints = "$src1 = $dst"
3955
3956 //===---------------------------------------------------------------------===//
3957 // SSE2 - Packed Integer Logical Instructions
3958 //===---------------------------------------------------------------------===//
3959
3960 let Predicates = [HasAVX] in {
3961 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3962                             VR128, v8i16, v8i16, bc_v8i16,
3963                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3964 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3965                             VR128, v4i32, v4i32, bc_v4i32,
3966                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3967 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3968                             VR128, v2i64, v2i64, bc_v2i64,
3969                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3970
3971 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3972                             VR128, v8i16, v8i16, bc_v8i16,
3973                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3974 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3975                             VR128, v4i32, v4i32, bc_v4i32,
3976                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3977 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3978                             VR128, v2i64, v2i64, bc_v2i64,
3979                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3980
3981 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3982                             VR128, v8i16, v8i16, bc_v8i16,
3983                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3984 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3985                             VR128, v4i32, v4i32, bc_v4i32,
3986                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3987
3988 let ExeDomain = SSEPackedInt in {
3989   // 128-bit logical shifts.
3990   def VPSLLDQri : PDIi8<0x73, MRM7r,
3991                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3992                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3993                     [(set VR128:$dst,
3994                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3995                     VEX_4V;
3996   def VPSRLDQri : PDIi8<0x73, MRM3r,
3997                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3998                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3999                     [(set VR128:$dst,
4000                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
4001                     VEX_4V;
4002   // PSRADQri doesn't exist in SSE[1-3].
4003 }
4004 } // Predicates = [HasAVX]
4005
4006 let Predicates = [HasAVX2] in {
4007 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
4008                              VR256, v16i16, v8i16, bc_v8i16,
4009                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4010 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4011                              VR256, v8i32, v4i32, bc_v4i32,
4012                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4013 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4014                              VR256, v4i64, v2i64, bc_v2i64,
4015                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4016
4017 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4018                              VR256, v16i16, v8i16, bc_v8i16,
4019                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4020 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4021                              VR256, v8i32, v4i32, bc_v4i32,
4022                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4023 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4024                              VR256, v4i64, v2i64, bc_v2i64,
4025                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4026
4027 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4028                              VR256, v16i16, v8i16, bc_v8i16,
4029                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4030 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4031                              VR256, v8i32, v4i32, bc_v4i32,
4032                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
4033
4034 let ExeDomain = SSEPackedInt in {
4035   // 256-bit logical shifts.
4036   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4037                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4038                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4039                     [(set VR256:$dst,
4040                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4041                     VEX_4V, VEX_L;
4042   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4043                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4044                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4045                     [(set VR256:$dst,
4046                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4047                     VEX_4V, VEX_L;
4048   // PSRADQYri doesn't exist in SSE[1-3].
4049 }
4050 } // Predicates = [HasAVX2]
4051
4052 let Constraints = "$src1 = $dst" in {
4053 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4054                            VR128, v8i16, v8i16, bc_v8i16,
4055                            SSE_INTSHIFT_ITINS_P>;
4056 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4057                            VR128, v4i32, v4i32, bc_v4i32,
4058                            SSE_INTSHIFT_ITINS_P>;
4059 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4060                            VR128, v2i64, v2i64, bc_v2i64,
4061                            SSE_INTSHIFT_ITINS_P>;
4062
4063 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4064                            VR128, v8i16, v8i16, bc_v8i16,
4065                            SSE_INTSHIFT_ITINS_P>;
4066 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4067                            VR128, v4i32, v4i32, bc_v4i32,
4068                            SSE_INTSHIFT_ITINS_P>;
4069 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4070                            VR128, v2i64, v2i64, bc_v2i64,
4071                            SSE_INTSHIFT_ITINS_P>;
4072
4073 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4074                            VR128, v8i16, v8i16, bc_v8i16,
4075                            SSE_INTSHIFT_ITINS_P>;
4076 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4077                            VR128, v4i32, v4i32, bc_v4i32,
4078                            SSE_INTSHIFT_ITINS_P>;
4079
4080 let ExeDomain = SSEPackedInt in {
4081   // 128-bit logical shifts.
4082   def PSLLDQri : PDIi8<0x73, MRM7r,
4083                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4084                        "pslldq\t{$src2, $dst|$dst, $src2}",
4085                        [(set VR128:$dst,
4086                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4087   def PSRLDQri : PDIi8<0x73, MRM3r,
4088                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4089                        "psrldq\t{$src2, $dst|$dst, $src2}",
4090                        [(set VR128:$dst,
4091                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4092   // PSRADQri doesn't exist in SSE[1-3].
4093 }
4094 } // Constraints = "$src1 = $dst"
4095
4096 let Predicates = [HasAVX] in {
4097   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4098             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4099   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4100             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4101   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4102             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4103
4104   // Shift up / down and insert zero's.
4105   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4106             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4107   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4108             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4109 }
4110
4111 let Predicates = [HasAVX2] in {
4112   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4113             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4114   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4115             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4116 }
4117
4118 let Predicates = [UseSSE2] in {
4119   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4120             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4121   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4122             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4123   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4124             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4125
4126   // Shift up / down and insert zero's.
4127   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4128             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4129   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4130             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4131 }
4132
4133 //===---------------------------------------------------------------------===//
4134 // SSE2 - Packed Integer Comparison Instructions
4135 //===---------------------------------------------------------------------===//
4136
4137 let Predicates = [HasAVX] in {
4138   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4139                                 VR128, memopv2i64, i128mem,
4140                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4141   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4142                                 VR128, memopv2i64, i128mem,
4143                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4144   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4145                                 VR128, memopv2i64, i128mem,
4146                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4147   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4148                                 VR128, memopv2i64, i128mem,
4149                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4150   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4151                                 VR128, memopv2i64, i128mem,
4152                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4153   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4154                                 VR128, memopv2i64, i128mem,
4155                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4156 }
4157
4158 let Predicates = [HasAVX2] in {
4159   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4160                                 VR256, memopv4i64, i256mem,
4161                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4162   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4163                                 VR256, memopv4i64, i256mem,
4164                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4165   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4166                                 VR256, memopv4i64, i256mem,
4167                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V, VEX_L;
4168   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4169                                 VR256, memopv4i64, i256mem,
4170                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4171   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4172                                 VR256, memopv4i64, i256mem,
4173                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4174   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4175                                 VR256, memopv4i64, i256mem,
4176                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4177 }
4178
4179 let Constraints = "$src1 = $dst" in {
4180   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4181                                VR128, memopv2i64, i128mem,
4182                                SSE_INTALU_ITINS_P, 1>;
4183   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4184                                VR128, memopv2i64, i128mem,
4185                                SSE_INTALU_ITINS_P, 1>;
4186   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4187                                VR128, memopv2i64, i128mem,
4188                                SSE_INTALU_ITINS_P, 1>;
4189   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4190                                VR128, memopv2i64, i128mem,
4191                                SSE_INTALU_ITINS_P>;
4192   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4193                                VR128, memopv2i64, i128mem,
4194                                SSE_INTALU_ITINS_P>;
4195   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4196                                VR128, memopv2i64, i128mem,
4197                                SSE_INTALU_ITINS_P>;
4198 } // Constraints = "$src1 = $dst"
4199
4200 //===---------------------------------------------------------------------===//
4201 // SSE2 - Packed Integer Pack Instructions
4202 //===---------------------------------------------------------------------===//
4203
4204 let Predicates = [HasAVX] in {
4205 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4206                                   VR128, memopv2i64, i128mem,
4207                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4208 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4209                                   VR128, memopv2i64, i128mem,
4210                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4211 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4212                                   VR128, memopv2i64, i128mem,
4213                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4214 }
4215
4216 let Predicates = [HasAVX2] in {
4217 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4218                                    VR256, memopv4i64, i256mem,
4219                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4220 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4221                                    VR256, memopv4i64, i256mem,
4222                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4223 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4224                                    VR256, memopv4i64, i256mem,
4225                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V, VEX_L;
4226 }
4227
4228 let Constraints = "$src1 = $dst" in {
4229 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4230                                  VR128, memopv2i64, i128mem,
4231                                  SSE_INTALU_ITINS_P>;
4232 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4233                                  VR128, memopv2i64, i128mem,
4234                                  SSE_INTALU_ITINS_P>;
4235 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4236                                  VR128, memopv2i64, i128mem,
4237                                  SSE_INTALU_ITINS_P>;
4238 } // Constraints = "$src1 = $dst"
4239
4240 //===---------------------------------------------------------------------===//
4241 // SSE2 - Packed Integer Shuffle Instructions
4242 //===---------------------------------------------------------------------===//
4243
4244 let ExeDomain = SSEPackedInt in {
4245 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4246 def ri : Ii8<0x70, MRMSrcReg,
4247              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4248              !strconcat(OpcodeStr,
4249                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4250               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4251               IIC_SSE_PSHUF>;
4252 def mi : Ii8<0x70, MRMSrcMem,
4253              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4254              !strconcat(OpcodeStr,
4255                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4256               [(set VR128:$dst,
4257                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4258                              (i8 imm:$src2))))],
4259                              IIC_SSE_PSHUF>;
4260 }
4261
4262 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4263 def Yri : Ii8<0x70, MRMSrcReg,
4264               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4265               !strconcat(OpcodeStr,
4266                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4267               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4268 def Ymi : Ii8<0x70, MRMSrcMem,
4269               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4270               !strconcat(OpcodeStr,
4271                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4272               [(set VR256:$dst,
4273                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4274                              (i8 imm:$src2))))]>;
4275 }
4276 } // ExeDomain = SSEPackedInt
4277
4278 let Predicates = [HasAVX] in {
4279  let AddedComplexity = 5 in
4280   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4281
4282  // SSE2 with ImmT == Imm8 and XS prefix.
4283   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4284
4285  // SSE2 with ImmT == Imm8 and XD prefix.
4286   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4287
4288  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4289            (VPSHUFDmi addr:$src1, imm:$imm)>;
4290  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4291            (VPSHUFDri VR128:$src1, imm:$imm)>;
4292 }
4293
4294 let Predicates = [HasAVX2] in {
4295   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
4296                                 TB, OpSize, VEX,VEX_L;
4297   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
4298                                   XS, VEX, VEX_L;
4299   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
4300                                   XD, VEX, VEX_L;
4301 }
4302
4303 let Predicates = [UseSSE2] in {
4304  let AddedComplexity = 5 in
4305   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4306
4307  // SSE2 with ImmT == Imm8 and XS prefix.
4308   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4309
4310  // SSE2 with ImmT == Imm8 and XD prefix.
4311   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4312
4313  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4314            (PSHUFDmi addr:$src1, imm:$imm)>;
4315  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4316            (PSHUFDri VR128:$src1, imm:$imm)>;
4317 }
4318
4319 //===---------------------------------------------------------------------===//
4320 // SSE2 - Packed Integer Unpack Instructions
4321 //===---------------------------------------------------------------------===//
4322
4323 let ExeDomain = SSEPackedInt in {
4324 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4325                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4326   def rr : PDI<opc, MRMSrcReg,
4327       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4328       !if(Is2Addr,
4329           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4330           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4331       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4332       IIC_SSE_UNPCK>;
4333   def rm : PDI<opc, MRMSrcMem,
4334       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4335       !if(Is2Addr,
4336           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4337           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4338       [(set VR128:$dst, (OpNode VR128:$src1,
4339                                   (bc_frag (memopv2i64
4340                                                addr:$src2))))],
4341                                                IIC_SSE_UNPCK>;
4342 }
4343
4344 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4345                          SDNode OpNode, PatFrag bc_frag> {
4346   def Yrr : PDI<opc, MRMSrcReg,
4347       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4348       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4349       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4350   def Yrm : PDI<opc, MRMSrcMem,
4351       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4352       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4353       [(set VR256:$dst, (OpNode VR256:$src1,
4354                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4355 }
4356
4357 let Predicates = [HasAVX] in {
4358   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4359                                  bc_v16i8, 0>, VEX_4V;
4360   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4361                                  bc_v8i16, 0>, VEX_4V;
4362   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4363                                  bc_v4i32, 0>, VEX_4V;
4364   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4365                                  bc_v2i64, 0>, VEX_4V;
4366
4367   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4368                                  bc_v16i8, 0>, VEX_4V;
4369   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4370                                  bc_v8i16, 0>, VEX_4V;
4371   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4372                                  bc_v4i32, 0>, VEX_4V;
4373   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4374                                  bc_v2i64, 0>, VEX_4V;
4375 }
4376
4377 let Predicates = [HasAVX2] in {
4378   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4379                                    bc_v32i8>, VEX_4V, VEX_L;
4380   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4381                                    bc_v16i16>, VEX_4V, VEX_L;
4382   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4383                                    bc_v8i32>, VEX_4V, VEX_L;
4384   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4385                                    bc_v4i64>, VEX_4V, VEX_L;
4386
4387   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4388                                    bc_v32i8>, VEX_4V, VEX_L;
4389   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4390                                    bc_v16i16>, VEX_4V, VEX_L;
4391   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4392                                    bc_v8i32>, VEX_4V, VEX_L;
4393   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4394                                    bc_v4i64>, VEX_4V, VEX_L;
4395 }
4396
4397 let Constraints = "$src1 = $dst" in {
4398   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4399                                 bc_v16i8>;
4400   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4401                                 bc_v8i16>;
4402   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4403                                 bc_v4i32>;
4404   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4405                                 bc_v2i64>;
4406
4407   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4408                                 bc_v16i8>;
4409   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4410                                 bc_v8i16>;
4411   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4412                                 bc_v4i32>;
4413   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4414                                 bc_v2i64>;
4415 }
4416 } // ExeDomain = SSEPackedInt
4417
4418 //===---------------------------------------------------------------------===//
4419 // SSE2 - Packed Integer Extract and Insert
4420 //===---------------------------------------------------------------------===//
4421
4422 let ExeDomain = SSEPackedInt in {
4423 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4424   def rri : Ii8<0xC4, MRMSrcReg,
4425        (outs VR128:$dst), (ins VR128:$src1,
4426         GR32:$src2, i32i8imm:$src3),
4427        !if(Is2Addr,
4428            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4429            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4430        [(set VR128:$dst,
4431          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4432   def rmi : Ii8<0xC4, MRMSrcMem,
4433                        (outs VR128:$dst), (ins VR128:$src1,
4434                         i16mem:$src2, i32i8imm:$src3),
4435        !if(Is2Addr,
4436            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4437            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4438        [(set VR128:$dst,
4439          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4440                     imm:$src3))], IIC_SSE_PINSRW>;
4441 }
4442
4443 // Extract
4444 let Predicates = [HasAVX] in
4445 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4446                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4447                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4448                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4449                                                 imm:$src2))]>, TB, OpSize, VEX;
4450 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4451                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4452                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4453                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4454                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4455
4456 // Insert
4457 let Predicates = [HasAVX] in {
4458   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4459   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4460        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4461        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4462        []>, TB, OpSize, VEX_4V;
4463 }
4464
4465 let Constraints = "$src1 = $dst" in
4466   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4467
4468 } // ExeDomain = SSEPackedInt
4469
4470 //===---------------------------------------------------------------------===//
4471 // SSE2 - Packed Mask Creation
4472 //===---------------------------------------------------------------------===//
4473
4474 let ExeDomain = SSEPackedInt in {
4475
4476 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4477            "pmovmskb\t{$src, $dst|$dst, $src}",
4478            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4479            IIC_SSE_MOVMSK>, VEX;
4480 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4481            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4482
4483 let Predicates = [HasAVX2] in {
4484 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4485            "pmovmskb\t{$src, $dst|$dst, $src}",
4486            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4487 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4488            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4489 }
4490
4491 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4492            "pmovmskb\t{$src, $dst|$dst, $src}",
4493            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4494            IIC_SSE_MOVMSK>;
4495
4496 } // ExeDomain = SSEPackedInt
4497
4498 //===---------------------------------------------------------------------===//
4499 // SSE2 - Conditional Store
4500 //===---------------------------------------------------------------------===//
4501
4502 let ExeDomain = SSEPackedInt in {
4503
4504 let Uses = [EDI] in
4505 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4506            (ins VR128:$src, VR128:$mask),
4507            "maskmovdqu\t{$mask, $src|$src, $mask}",
4508            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4509            IIC_SSE_MASKMOV>, VEX;
4510 let Uses = [RDI] in
4511 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4512            (ins VR128:$src, VR128:$mask),
4513            "maskmovdqu\t{$mask, $src|$src, $mask}",
4514            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4515            IIC_SSE_MASKMOV>, VEX;
4516
4517 let Uses = [EDI] in
4518 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4519            "maskmovdqu\t{$mask, $src|$src, $mask}",
4520            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4521            IIC_SSE_MASKMOV>;
4522 let Uses = [RDI] in
4523 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4524            "maskmovdqu\t{$mask, $src|$src, $mask}",
4525            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4526            IIC_SSE_MASKMOV>;
4527
4528 } // ExeDomain = SSEPackedInt
4529
4530 //===---------------------------------------------------------------------===//
4531 // SSE2 - Move Doubleword
4532 //===---------------------------------------------------------------------===//
4533
4534 //===---------------------------------------------------------------------===//
4535 // Move Int Doubleword to Packed Double Int
4536 //
4537 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4538                       "movd\t{$src, $dst|$dst, $src}",
4539                       [(set VR128:$dst,
4540                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4541                         VEX;
4542 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4543                       "movd\t{$src, $dst|$dst, $src}",
4544                       [(set VR128:$dst,
4545                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4546                         IIC_SSE_MOVDQ>,
4547                       VEX;
4548 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4549                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4550                         [(set VR128:$dst,
4551                           (v2i64 (scalar_to_vector GR64:$src)))],
4552                           IIC_SSE_MOVDQ>, VEX;
4553 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4554                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4555                        [(set FR64:$dst, (bitconvert GR64:$src))],
4556                        IIC_SSE_MOVDQ>, VEX;
4557
4558 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4559                       "movd\t{$src, $dst|$dst, $src}",
4560                       [(set VR128:$dst,
4561                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4562 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4563                       "movd\t{$src, $dst|$dst, $src}",
4564                       [(set VR128:$dst,
4565                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4566                         IIC_SSE_MOVDQ>;
4567 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4568                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4569                         [(set VR128:$dst,
4570                           (v2i64 (scalar_to_vector GR64:$src)))],
4571                           IIC_SSE_MOVDQ>;
4572 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4573                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4574                        [(set FR64:$dst, (bitconvert GR64:$src))],
4575                        IIC_SSE_MOVDQ>;
4576
4577 //===---------------------------------------------------------------------===//
4578 // Move Int Doubleword to Single Scalar
4579 //
4580 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4581                       "movd\t{$src, $dst|$dst, $src}",
4582                       [(set FR32:$dst, (bitconvert GR32:$src))],
4583                       IIC_SSE_MOVDQ>, VEX;
4584
4585 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4586                       "movd\t{$src, $dst|$dst, $src}",
4587                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4588                       IIC_SSE_MOVDQ>,
4589                       VEX;
4590 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4591                       "movd\t{$src, $dst|$dst, $src}",
4592                       [(set FR32:$dst, (bitconvert GR32:$src))],
4593                       IIC_SSE_MOVDQ>;
4594
4595 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4596                       "movd\t{$src, $dst|$dst, $src}",
4597                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4598                       IIC_SSE_MOVDQ>;
4599
4600 //===---------------------------------------------------------------------===//
4601 // Move Packed Doubleword Int to Packed Double Int
4602 //
4603 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4604                        "movd\t{$src, $dst|$dst, $src}",
4605                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4606                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4607 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4608                        (ins i32mem:$dst, VR128:$src),
4609                        "movd\t{$src, $dst|$dst, $src}",
4610                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4611                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4612                                      VEX;
4613 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4614                        "movd\t{$src, $dst|$dst, $src}",
4615                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4616                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4617 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4618                        "movd\t{$src, $dst|$dst, $src}",
4619                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4620                                      (iPTR 0))), addr:$dst)],
4621                                      IIC_SSE_MOVDQ>;
4622
4623 //===---------------------------------------------------------------------===//
4624 // Move Packed Doubleword Int first element to Doubleword Int
4625 //
4626 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4627                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4628                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4629                                                            (iPTR 0)))],
4630                                                            IIC_SSE_MOVD_ToGP>,
4631                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4632
4633 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4634                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4635                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4636                                                          (iPTR 0)))],
4637                                                          IIC_SSE_MOVD_ToGP>;
4638
4639 //===---------------------------------------------------------------------===//
4640 // Bitcast FR64 <-> GR64
4641 //
4642 let Predicates = [HasAVX] in
4643 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4644                         "vmovq\t{$src, $dst|$dst, $src}",
4645                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4646                         VEX;
4647 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4648                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4649                          [(set GR64:$dst, (bitconvert FR64:$src))],
4650                          IIC_SSE_MOVDQ>, VEX;
4651 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4652                          "movq\t{$src, $dst|$dst, $src}",
4653                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4654                          IIC_SSE_MOVDQ>, VEX;
4655
4656 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4657                        "movq\t{$src, $dst|$dst, $src}",
4658                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4659                        IIC_SSE_MOVDQ>;
4660 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4661                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4662                        [(set GR64:$dst, (bitconvert FR64:$src))],
4663                        IIC_SSE_MOVD_ToGP>;
4664 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4665                        "movq\t{$src, $dst|$dst, $src}",
4666                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4667                        IIC_SSE_MOVDQ>;
4668
4669 //===---------------------------------------------------------------------===//
4670 // Move Scalar Single to Double Int
4671 //
4672 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4673                       "movd\t{$src, $dst|$dst, $src}",
4674                       [(set GR32:$dst, (bitconvert FR32:$src))],
4675                       IIC_SSE_MOVD_ToGP>, VEX;
4676 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4677                       "movd\t{$src, $dst|$dst, $src}",
4678                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4679                       IIC_SSE_MOVDQ>, VEX;
4680 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4681                       "movd\t{$src, $dst|$dst, $src}",
4682                       [(set GR32:$dst, (bitconvert FR32:$src))],
4683                       IIC_SSE_MOVD_ToGP>;
4684 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4685                       "movd\t{$src, $dst|$dst, $src}",
4686                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4687                       IIC_SSE_MOVDQ>;
4688
4689 //===---------------------------------------------------------------------===//
4690 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4691 //
4692 let AddedComplexity = 15 in {
4693 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4694                        "movd\t{$src, $dst|$dst, $src}",
4695                        [(set VR128:$dst, (v4i32 (X86vzmovl
4696                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4697                                       IIC_SSE_MOVDQ>, VEX;
4698 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4699                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4700                        [(set VR128:$dst, (v2i64 (X86vzmovl
4701                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4702                                       IIC_SSE_MOVDQ>,
4703                                       VEX, VEX_W;
4704 }
4705 let AddedComplexity = 15 in {
4706 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4707                        "movd\t{$src, $dst|$dst, $src}",
4708                        [(set VR128:$dst, (v4i32 (X86vzmovl
4709                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4710                                       IIC_SSE_MOVDQ>;
4711 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4712                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4713                        [(set VR128:$dst, (v2i64 (X86vzmovl
4714                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4715                                       IIC_SSE_MOVDQ>;
4716 }
4717
4718 let AddedComplexity = 20 in {
4719 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4720                        "movd\t{$src, $dst|$dst, $src}",
4721                        [(set VR128:$dst,
4722                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4723                                                    (loadi32 addr:$src))))))],
4724                                                    IIC_SSE_MOVDQ>, VEX;
4725 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4726                        "movd\t{$src, $dst|$dst, $src}",
4727                        [(set VR128:$dst,
4728                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4729                                                    (loadi32 addr:$src))))))],
4730                                                    IIC_SSE_MOVDQ>;
4731 }
4732
4733 let Predicates = [HasAVX] in {
4734   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4735   let AddedComplexity = 20 in {
4736     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4737               (VMOVZDI2PDIrm addr:$src)>;
4738     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4739               (VMOVZDI2PDIrm addr:$src)>;
4740   }
4741   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4742   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4743                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4744             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4745   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4746                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4747             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4748 }
4749
4750 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4751   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4752             (MOVZDI2PDIrm addr:$src)>;
4753   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4754             (MOVZDI2PDIrm addr:$src)>;
4755 }
4756
4757 // These are the correct encodings of the instructions so that we know how to
4758 // read correct assembly, even though we continue to emit the wrong ones for
4759 // compatibility with Darwin's buggy assembler.
4760 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4761                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4762 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4763                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4764 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4765                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4766 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4767                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4768 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4769                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4770 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4771                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4772
4773 //===---------------------------------------------------------------------===//
4774 // SSE2 - Move Quadword
4775 //===---------------------------------------------------------------------===//
4776
4777 //===---------------------------------------------------------------------===//
4778 // Move Quadword Int to Packed Quadword Int
4779 //
4780 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4781                     "vmovq\t{$src, $dst|$dst, $src}",
4782                     [(set VR128:$dst,
4783                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4784                     VEX, Requires<[HasAVX]>;
4785 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4786                     "movq\t{$src, $dst|$dst, $src}",
4787                     [(set VR128:$dst,
4788                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4789                       IIC_SSE_MOVDQ>, XS,
4790                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4791
4792 //===---------------------------------------------------------------------===//
4793 // Move Packed Quadword Int to Quadword Int
4794 //
4795 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4796                       "movq\t{$src, $dst|$dst, $src}",
4797                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4798                                     (iPTR 0))), addr:$dst)],
4799                                     IIC_SSE_MOVDQ>, VEX;
4800 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4801                       "movq\t{$src, $dst|$dst, $src}",
4802                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4803                                     (iPTR 0))), addr:$dst)],
4804                                     IIC_SSE_MOVDQ>;
4805
4806 //===---------------------------------------------------------------------===//
4807 // Store / copy lower 64-bits of a XMM register.
4808 //
4809 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4810                      "movq\t{$src, $dst|$dst, $src}",
4811                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4812 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4813                      "movq\t{$src, $dst|$dst, $src}",
4814                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4815                      IIC_SSE_MOVDQ>;
4816
4817 let AddedComplexity = 20 in
4818 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4819                      "vmovq\t{$src, $dst|$dst, $src}",
4820                      [(set VR128:$dst,
4821                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4822                                                  (loadi64 addr:$src))))))],
4823                                                  IIC_SSE_MOVDQ>,
4824                      XS, VEX, Requires<[HasAVX]>;
4825
4826 let AddedComplexity = 20 in
4827 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4828                      "movq\t{$src, $dst|$dst, $src}",
4829                      [(set VR128:$dst,
4830                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4831                                                  (loadi64 addr:$src))))))],
4832                                                  IIC_SSE_MOVDQ>,
4833                      XS, Requires<[UseSSE2]>;
4834
4835 let Predicates = [HasAVX], AddedComplexity = 20 in {
4836   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4837             (VMOVZQI2PQIrm addr:$src)>;
4838   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4839             (VMOVZQI2PQIrm addr:$src)>;
4840   def : Pat<(v2i64 (X86vzload addr:$src)),
4841             (VMOVZQI2PQIrm addr:$src)>;
4842 }
4843
4844 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4845   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4846             (MOVZQI2PQIrm addr:$src)>;
4847   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4848             (MOVZQI2PQIrm addr:$src)>;
4849   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4850 }
4851
4852 let Predicates = [HasAVX] in {
4853 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4854           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4855 def : Pat<(v4i64 (X86vzload addr:$src)),
4856           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4857 }
4858
4859 //===---------------------------------------------------------------------===//
4860 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4861 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4862 //
4863 let AddedComplexity = 15 in
4864 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4865                         "vmovq\t{$src, $dst|$dst, $src}",
4866                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4867                     IIC_SSE_MOVQ_RR>,
4868                       XS, VEX, Requires<[HasAVX]>;
4869 let AddedComplexity = 15 in
4870 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4871                         "movq\t{$src, $dst|$dst, $src}",
4872                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4873                     IIC_SSE_MOVQ_RR>,
4874                       XS, Requires<[UseSSE2]>;
4875
4876 let AddedComplexity = 20 in
4877 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4878                         "vmovq\t{$src, $dst|$dst, $src}",
4879                     [(set VR128:$dst, (v2i64 (X86vzmovl
4880                                              (loadv2i64 addr:$src))))],
4881                                              IIC_SSE_MOVDQ>,
4882                       XS, VEX, Requires<[HasAVX]>;
4883 let AddedComplexity = 20 in {
4884 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4885                         "movq\t{$src, $dst|$dst, $src}",
4886                     [(set VR128:$dst, (v2i64 (X86vzmovl
4887                                              (loadv2i64 addr:$src))))],
4888                                              IIC_SSE_MOVDQ>,
4889                       XS, Requires<[UseSSE2]>;
4890 }
4891
4892 let AddedComplexity = 20 in {
4893   let Predicates = [HasAVX] in {
4894     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4895               (VMOVZPQILo2PQIrm addr:$src)>;
4896     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4897               (VMOVZPQILo2PQIrr VR128:$src)>;
4898   }
4899   let Predicates = [UseSSE2] in {
4900     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4901               (MOVZPQILo2PQIrm addr:$src)>;
4902     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4903               (MOVZPQILo2PQIrr VR128:$src)>;
4904   }
4905 }
4906
4907 // Instructions to match in the assembler
4908 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4909                       "movq\t{$src, $dst|$dst, $src}", [],
4910                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4911 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4912                       "movq\t{$src, $dst|$dst, $src}", [],
4913                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4914 // Recognize "movd" with GR64 destination, but encode as a "movq"
4915 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4916                           "movd\t{$src, $dst|$dst, $src}", [],
4917                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4918
4919 // Instructions for the disassembler
4920 // xr = XMM register
4921 // xm = mem64
4922
4923 let Predicates = [HasAVX] in
4924 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4925                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4926 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4927                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4928
4929 //===---------------------------------------------------------------------===//
4930 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4931 //===---------------------------------------------------------------------===//
4932 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4933                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4934                               X86MemOperand x86memop> {
4935 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4936                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4937                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4938                       IIC_SSE_MOV_LH>;
4939 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4940                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4941                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4942                       IIC_SSE_MOV_LH>;
4943 }
4944
4945 let Predicates = [HasAVX] in {
4946   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4947                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4948   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4949                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4950   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4951                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4952   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4953                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4954 }
4955 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4956                                    memopv4f32, f128mem>;
4957 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4958                                    memopv4f32, f128mem>;
4959
4960 let Predicates = [HasAVX] in {
4961   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4962             (VMOVSHDUPrr VR128:$src)>;
4963   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4964             (VMOVSHDUPrm addr:$src)>;
4965   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4966             (VMOVSLDUPrr VR128:$src)>;
4967   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4968             (VMOVSLDUPrm addr:$src)>;
4969   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4970             (VMOVSHDUPYrr VR256:$src)>;
4971   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4972             (VMOVSHDUPYrm addr:$src)>;
4973   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4974             (VMOVSLDUPYrr VR256:$src)>;
4975   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4976             (VMOVSLDUPYrm addr:$src)>;
4977 }
4978
4979 let Predicates = [UseSSE3] in {
4980   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4981             (MOVSHDUPrr VR128:$src)>;
4982   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4983             (MOVSHDUPrm addr:$src)>;
4984   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4985             (MOVSLDUPrr VR128:$src)>;
4986   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4987             (MOVSLDUPrm addr:$src)>;
4988 }
4989
4990 //===---------------------------------------------------------------------===//
4991 // SSE3 - Replicate Double FP - MOVDDUP
4992 //===---------------------------------------------------------------------===//
4993
4994 multiclass sse3_replicate_dfp<string OpcodeStr> {
4995 let neverHasSideEffects = 1 in
4996 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4997                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4998                     [], IIC_SSE_MOV_LH>;
4999 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5000                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5001                     [(set VR128:$dst,
5002                       (v2f64 (X86Movddup
5003                               (scalar_to_vector (loadf64 addr:$src)))))],
5004                               IIC_SSE_MOV_LH>;
5005 }
5006
5007 // FIXME: Merge with above classe when there're patterns for the ymm version
5008 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5009 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5010                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5011                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
5012 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5013                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5014                     [(set VR256:$dst,
5015                       (v4f64 (X86Movddup
5016                               (scalar_to_vector (loadf64 addr:$src)))))]>;
5017 }
5018
5019 let Predicates = [HasAVX] in {
5020   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5021   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
5022 }
5023
5024 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5025
5026 let Predicates = [HasAVX] in {
5027   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5028             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5029   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5030             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5031   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5032             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5033   def : Pat<(X86Movddup (bc_v2f64
5034                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5035             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5036
5037   // 256-bit version
5038   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5039             (VMOVDDUPYrm addr:$src)>;
5040   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5041             (VMOVDDUPYrm addr:$src)>;
5042   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5043             (VMOVDDUPYrm addr:$src)>;
5044   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5045             (VMOVDDUPYrr VR256:$src)>;
5046 }
5047
5048 let Predicates = [UseSSE3] in {
5049   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5050             (MOVDDUPrm addr:$src)>;
5051   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5052             (MOVDDUPrm addr:$src)>;
5053   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5054             (MOVDDUPrm addr:$src)>;
5055   def : Pat<(X86Movddup (bc_v2f64
5056                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5057             (MOVDDUPrm addr:$src)>;
5058 }
5059
5060 //===---------------------------------------------------------------------===//
5061 // SSE3 - Move Unaligned Integer
5062 //===---------------------------------------------------------------------===//
5063
5064 let Predicates = [HasAVX] in {
5065   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5066                    "vlddqu\t{$src, $dst|$dst, $src}",
5067                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5068   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5069                    "vlddqu\t{$src, $dst|$dst, $src}",
5070                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
5071                    VEX, VEX_L;
5072 }
5073 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5074                    "lddqu\t{$src, $dst|$dst, $src}",
5075                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5076                    IIC_SSE_LDDQU>;
5077
5078 //===---------------------------------------------------------------------===//
5079 // SSE3 - Arithmetic
5080 //===---------------------------------------------------------------------===//
5081
5082 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5083                        X86MemOperand x86memop, OpndItins itins,
5084                        bit Is2Addr = 1> {
5085   def rr : I<0xD0, MRMSrcReg,
5086        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5087        !if(Is2Addr,
5088            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5089            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5090        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5091   def rm : I<0xD0, MRMSrcMem,
5092        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5093        !if(Is2Addr,
5094            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5095            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5096        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5097 }
5098
5099 let Predicates = [HasAVX] in {
5100   let ExeDomain = SSEPackedSingle in {
5101     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5102                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5103     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5104                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
5105   }
5106   let ExeDomain = SSEPackedDouble in {
5107     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5108                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5109     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5110                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
5111   }
5112 }
5113 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
5114   let ExeDomain = SSEPackedSingle in
5115   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5116                               f128mem, SSE_ALU_F32P>, TB, XD;
5117   let ExeDomain = SSEPackedDouble in
5118   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5119                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5120 }
5121
5122 //===---------------------------------------------------------------------===//
5123 // SSE3 Instructions
5124 //===---------------------------------------------------------------------===//
5125
5126 // Horizontal ops
5127 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5128                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5129   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5130        !if(Is2Addr,
5131          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5132          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5133       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5134
5135   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5136        !if(Is2Addr,
5137          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5138          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5139       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5140         IIC_SSE_HADDSUB_RM>;
5141 }
5142 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5143                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5144   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5145        !if(Is2Addr,
5146          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5147          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5148       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5149
5150   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5151        !if(Is2Addr,
5152          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5153          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5154       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5155         IIC_SSE_HADDSUB_RM>;
5156 }
5157
5158 let Predicates = [HasAVX] in {
5159   let ExeDomain = SSEPackedSingle in {
5160     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5161                             X86fhadd, 0>, VEX_4V;
5162     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5163                             X86fhsub, 0>, VEX_4V;
5164     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5165                             X86fhadd, 0>, VEX_4V, VEX_L;
5166     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5167                             X86fhsub, 0>, VEX_4V, VEX_L;
5168   }
5169   let ExeDomain = SSEPackedDouble in {
5170     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5171                             X86fhadd, 0>, VEX_4V;
5172     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5173                             X86fhsub, 0>, VEX_4V;
5174     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5175                             X86fhadd, 0>, VEX_4V, VEX_L;
5176     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5177                             X86fhsub, 0>, VEX_4V, VEX_L;
5178   }
5179 }
5180
5181 let Constraints = "$src1 = $dst" in {
5182   let ExeDomain = SSEPackedSingle in {
5183     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5184     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5185   }
5186   let ExeDomain = SSEPackedDouble in {
5187     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5188     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5189   }
5190 }
5191
5192 //===---------------------------------------------------------------------===//
5193 // SSSE3 - Packed Absolute Instructions
5194 //===---------------------------------------------------------------------===//
5195
5196
5197 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5198 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5199                             Intrinsic IntId128> {
5200   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5201                     (ins VR128:$src),
5202                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5203                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5204                     OpSize;
5205
5206   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5207                     (ins i128mem:$src),
5208                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5209                     [(set VR128:$dst,
5210                       (IntId128
5211                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5212                     OpSize;
5213 }
5214
5215 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5216 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5217                               Intrinsic IntId256> {
5218   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5219                     (ins VR256:$src),
5220                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5221                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5222                     OpSize;
5223
5224   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5225                     (ins i256mem:$src),
5226                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5227                     [(set VR256:$dst,
5228                       (IntId256
5229                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5230 }
5231
5232 let Predicates = [HasAVX] in {
5233   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5234                                   int_x86_ssse3_pabs_b_128>, VEX;
5235   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5236                                   int_x86_ssse3_pabs_w_128>, VEX;
5237   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5238                                   int_x86_ssse3_pabs_d_128>, VEX;
5239 }
5240
5241 let Predicates = [HasAVX2] in {
5242   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5243                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
5244   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5245                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
5246   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5247                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
5248 }
5249
5250 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5251                               int_x86_ssse3_pabs_b_128>;
5252 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5253                               int_x86_ssse3_pabs_w_128>;
5254 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5255                               int_x86_ssse3_pabs_d_128>;
5256
5257 //===---------------------------------------------------------------------===//
5258 // SSSE3 - Packed Binary Operator Instructions
5259 //===---------------------------------------------------------------------===//
5260
5261 def SSE_PHADDSUBD : OpndItins<
5262   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5263 >;
5264 def SSE_PHADDSUBSW : OpndItins<
5265   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5266 >;
5267 def SSE_PHADDSUBW : OpndItins<
5268   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5269 >;
5270 def SSE_PSHUFB : OpndItins<
5271   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5272 >;
5273 def SSE_PSIGN : OpndItins<
5274   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5275 >;
5276 def SSE_PMULHRSW : OpndItins<
5277   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5278 >;
5279
5280 /// SS3I_binop_rm - Simple SSSE3 bin op
5281 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5282                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5283                          X86MemOperand x86memop, OpndItins itins,
5284                          bit Is2Addr = 1> {
5285   let isCommutable = 1 in
5286   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5287        (ins RC:$src1, RC:$src2),
5288        !if(Is2Addr,
5289          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5290          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5291        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5292        OpSize;
5293   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5294        (ins RC:$src1, x86memop:$src2),
5295        !if(Is2Addr,
5296          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5297          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5298        [(set RC:$dst,
5299          (OpVT (OpNode RC:$src1,
5300           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5301 }
5302
5303 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5304 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5305                              Intrinsic IntId128, OpndItins itins,
5306                              bit Is2Addr = 1> {
5307   let isCommutable = 1 in
5308   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5309        (ins VR128:$src1, VR128:$src2),
5310        !if(Is2Addr,
5311          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5312          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5313        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5314        OpSize;
5315   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5316        (ins VR128:$src1, i128mem:$src2),
5317        !if(Is2Addr,
5318          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5319          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5320        [(set VR128:$dst,
5321          (IntId128 VR128:$src1,
5322           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5323 }
5324
5325 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5326                                Intrinsic IntId256> {
5327   let isCommutable = 1 in
5328   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5329        (ins VR256:$src1, VR256:$src2),
5330        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5331        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5332        OpSize;
5333   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5334        (ins VR256:$src1, i256mem:$src2),
5335        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5336        [(set VR256:$dst,
5337          (IntId256 VR256:$src1,
5338           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5339 }
5340
5341 let ImmT = NoImm, Predicates = [HasAVX] in {
5342 let isCommutable = 0 in {
5343   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5344                                   memopv2i64, i128mem,
5345                                   SSE_PHADDSUBW, 0>, VEX_4V;
5346   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5347                                   memopv2i64, i128mem,
5348                                   SSE_PHADDSUBD, 0>, VEX_4V;
5349   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5350                                   memopv2i64, i128mem,
5351                                   SSE_PHADDSUBW, 0>, VEX_4V;
5352   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5353                                   memopv2i64, i128mem,
5354                                   SSE_PHADDSUBD, 0>, VEX_4V;
5355   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5356                                   memopv2i64, i128mem,
5357                                   SSE_PSIGN, 0>, VEX_4V;
5358   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5359                                   memopv2i64, i128mem,
5360                                   SSE_PSIGN, 0>, VEX_4V;
5361   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5362                                   memopv2i64, i128mem,
5363                                   SSE_PSIGN, 0>, VEX_4V;
5364   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5365                                   memopv2i64, i128mem,
5366                                   SSE_PSHUFB, 0>, VEX_4V;
5367   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5368                                       int_x86_ssse3_phadd_sw_128,
5369                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5370   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5371                                       int_x86_ssse3_phsub_sw_128,
5372                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5373   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5374                                       int_x86_ssse3_pmadd_ub_sw_128,
5375                                       SSE_PMADD, 0>, VEX_4V;
5376 }
5377 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5378                                       int_x86_ssse3_pmul_hr_sw_128,
5379                                       SSE_PMULHRSW, 0>, VEX_4V;
5380 }
5381
5382 let ImmT = NoImm, Predicates = [HasAVX2] in {
5383 let isCommutable = 0 in {
5384   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5385                                   memopv4i64, i256mem,
5386                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5387   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5388                                   memopv4i64, i256mem,
5389                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5390   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5391                                   memopv4i64, i256mem,
5392                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5393   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5394                                   memopv4i64, i256mem,
5395                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5396   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5397                                   memopv4i64, i256mem,
5398                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5399   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5400                                   memopv4i64, i256mem,
5401                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5402   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5403                                   memopv4i64, i256mem,
5404                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5405   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5406                                   memopv4i64, i256mem,
5407                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5408   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5409                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5410   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5411                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5412   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5413                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5414 }
5415 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5416                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5417 }
5418
5419 // None of these have i8 immediate fields.
5420 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5421 let isCommutable = 0 in {
5422   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5423                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5424   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5425                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5426   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5427                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5428   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5429                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5430   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5431                                  memopv2i64, i128mem, SSE_PSIGN>;
5432   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5433                                  memopv2i64, i128mem, SSE_PSIGN>;
5434   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5435                                  memopv2i64, i128mem, SSE_PSIGN>;
5436   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5437                                  memopv2i64, i128mem, SSE_PSHUFB>;
5438   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5439                                      int_x86_ssse3_phadd_sw_128,
5440                                      SSE_PHADDSUBSW>;
5441   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5442                                      int_x86_ssse3_phsub_sw_128,
5443                                      SSE_PHADDSUBSW>;
5444   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5445                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5446 }
5447 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5448                                      int_x86_ssse3_pmul_hr_sw_128,
5449                                      SSE_PMULHRSW>;
5450 }
5451
5452 //===---------------------------------------------------------------------===//
5453 // SSSE3 - Packed Align Instruction Patterns
5454 //===---------------------------------------------------------------------===//
5455
5456 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5457   let neverHasSideEffects = 1 in {
5458   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5459       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5460       !if(Is2Addr,
5461         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5462         !strconcat(asm,
5463                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5464       [], IIC_SSE_PALIGNR>, OpSize;
5465   let mayLoad = 1 in
5466   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5467       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5468       !if(Is2Addr,
5469         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5470         !strconcat(asm,
5471                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5472       [], IIC_SSE_PALIGNR>, OpSize;
5473   }
5474 }
5475
5476 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5477   let neverHasSideEffects = 1 in {
5478   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5479       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5480       !strconcat(asm,
5481                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5482       []>, OpSize;
5483   let mayLoad = 1 in
5484   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5485       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5486       !strconcat(asm,
5487                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5488       []>, OpSize;
5489   }
5490 }
5491
5492 let Predicates = [HasAVX] in
5493   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5494 let Predicates = [HasAVX2] in
5495   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5496 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5497   defm PALIGN : ssse3_palign<"palignr">;
5498
5499 let Predicates = [HasAVX2] in {
5500 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5501           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5502 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5503           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5504 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5505           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5506 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5507           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5508 }
5509
5510 let Predicates = [HasAVX] in {
5511 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5512           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5513 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5514           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5515 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5516           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5517 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5518           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5519 }
5520
5521 let Predicates = [UseSSSE3] in {
5522 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5523           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5524 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5525           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5526 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5527           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5528 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5529           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5530 }
5531
5532 //===---------------------------------------------------------------------===//
5533 // SSSE3 - Thread synchronization
5534 //===---------------------------------------------------------------------===//
5535
5536 let usesCustomInserter = 1 in {
5537 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5538                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5539                 Requires<[HasSSE3]>;
5540 }
5541
5542 let Uses = [EAX, ECX, EDX] in
5543 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5544                  TB, Requires<[HasSSE3]>;
5545 let Uses = [ECX, EAX] in
5546 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5547                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5548                 TB, Requires<[HasSSE3]>;
5549
5550 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5551 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5552
5553 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5554       Requires<[In32BitMode]>;
5555 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5556       Requires<[In64BitMode]>;
5557
5558 //===----------------------------------------------------------------------===//
5559 // SSE4.1 - Packed Move with Sign/Zero Extend
5560 //===----------------------------------------------------------------------===//
5561
5562 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5563   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5564                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5565                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5566
5567   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5568                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5569        [(set VR128:$dst,
5570          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5571        OpSize;
5572 }
5573
5574 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5575                                  Intrinsic IntId> {
5576   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5577                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5578                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5579
5580   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5581                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5582                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5583 }
5584
5585 let Predicates = [HasAVX] in {
5586 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5587                                      VEX;
5588 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5589                                      VEX;
5590 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5591                                      VEX;
5592 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5593                                      VEX;
5594 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5595                                      VEX;
5596 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5597                                      VEX;
5598 }
5599
5600 let Predicates = [HasAVX2] in {
5601 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5602                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5603 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5604                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5605 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5606                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5607 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5608                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5609 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5610                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5611 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5612                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5613 }
5614
5615 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5616 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5617 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5618 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5619 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5620 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5621
5622 let Predicates = [HasAVX] in {
5623   // Common patterns involving scalar load.
5624   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5625             (VPMOVSXBWrm addr:$src)>;
5626   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5627             (VPMOVSXBWrm addr:$src)>;
5628   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5629             (VPMOVSXBWrm addr:$src)>;
5630
5631   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5632             (VPMOVSXWDrm addr:$src)>;
5633   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5634             (VPMOVSXWDrm addr:$src)>;
5635   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5636             (VPMOVSXWDrm addr:$src)>;
5637
5638   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5639             (VPMOVSXDQrm addr:$src)>;
5640   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5641             (VPMOVSXDQrm addr:$src)>;
5642   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5643             (VPMOVSXDQrm addr:$src)>;
5644
5645   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5646             (VPMOVZXBWrm addr:$src)>;
5647   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5648             (VPMOVZXBWrm addr:$src)>;
5649   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5650             (VPMOVZXBWrm addr:$src)>;
5651
5652   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5653             (VPMOVZXWDrm addr:$src)>;
5654   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5655             (VPMOVZXWDrm addr:$src)>;
5656   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5657             (VPMOVZXWDrm addr:$src)>;
5658
5659   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5660             (VPMOVZXDQrm addr:$src)>;
5661   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5662             (VPMOVZXDQrm addr:$src)>;
5663   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5664             (VPMOVZXDQrm addr:$src)>;
5665 }
5666
5667 let Predicates = [UseSSE41] in {
5668   // Common patterns involving scalar load.
5669   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5670             (PMOVSXBWrm addr:$src)>;
5671   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5672             (PMOVSXBWrm addr:$src)>;
5673   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5674             (PMOVSXBWrm addr:$src)>;
5675
5676   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5677             (PMOVSXWDrm addr:$src)>;
5678   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5679             (PMOVSXWDrm addr:$src)>;
5680   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5681             (PMOVSXWDrm addr:$src)>;
5682
5683   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5684             (PMOVSXDQrm addr:$src)>;
5685   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5686             (PMOVSXDQrm addr:$src)>;
5687   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5688             (PMOVSXDQrm addr:$src)>;
5689
5690   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5691             (PMOVZXBWrm addr:$src)>;
5692   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5693             (PMOVZXBWrm addr:$src)>;
5694   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5695             (PMOVZXBWrm addr:$src)>;
5696
5697   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5698             (PMOVZXWDrm addr:$src)>;
5699   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5700             (PMOVZXWDrm addr:$src)>;
5701   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5702             (PMOVZXWDrm addr:$src)>;
5703
5704   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5705             (PMOVZXDQrm addr:$src)>;
5706   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5707             (PMOVZXDQrm addr:$src)>;
5708   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5709             (PMOVZXDQrm addr:$src)>;
5710 }
5711
5712 let Predicates = [HasAVX2] in {
5713   let AddedComplexity = 15 in {
5714     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5715               (VPMOVZXDQYrr VR128:$src)>;
5716     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5717               (VPMOVZXWDYrr VR128:$src)>;
5718   }
5719
5720   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5721   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5722 }
5723
5724 let Predicates = [HasAVX] in {
5725   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5726   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5727 }
5728
5729 let Predicates = [UseSSE41] in {
5730   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5731   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5732 }
5733
5734
5735 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5736   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5737                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5738                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5739
5740   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5741                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5742        [(set VR128:$dst,
5743          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5744           OpSize;
5745 }
5746
5747 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5748                                  Intrinsic IntId> {
5749   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5750                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5751                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5752
5753   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5754                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5755        [(set VR256:$dst,
5756          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5757           OpSize;
5758 }
5759
5760 let Predicates = [HasAVX] in {
5761 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5762                                      VEX;
5763 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5764                                      VEX;
5765 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5766                                      VEX;
5767 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5768                                      VEX;
5769 }
5770
5771 let Predicates = [HasAVX2] in {
5772 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5773                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5774 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5775                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5776 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5777                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5778 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5779                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5780 }
5781
5782 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5783 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5784 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5785 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5786
5787 let Predicates = [HasAVX] in {
5788   // Common patterns involving scalar load
5789   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5790             (VPMOVSXBDrm addr:$src)>;
5791   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5792             (VPMOVSXWQrm addr:$src)>;
5793
5794   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5795             (VPMOVZXBDrm addr:$src)>;
5796   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5797             (VPMOVZXWQrm addr:$src)>;
5798 }
5799
5800 let Predicates = [UseSSE41] in {
5801   // Common patterns involving scalar load
5802   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5803             (PMOVSXBDrm addr:$src)>;
5804   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5805             (PMOVSXWQrm addr:$src)>;
5806
5807   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5808             (PMOVZXBDrm addr:$src)>;
5809   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5810             (PMOVZXWQrm addr:$src)>;
5811 }
5812
5813 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5814   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5815                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5816                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5817
5818   // Expecting a i16 load any extended to i32 value.
5819   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5820                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5821                  [(set VR128:$dst, (IntId (bitconvert
5822                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5823                  OpSize;
5824 }
5825
5826 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5827                                  Intrinsic IntId> {
5828   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5829                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5830                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5831
5832   // Expecting a i16 load any extended to i32 value.
5833   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5834                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5835                   [(set VR256:$dst, (IntId (bitconvert
5836                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5837                   OpSize;
5838 }
5839
5840 let Predicates = [HasAVX] in {
5841 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5842                                      VEX;
5843 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5844                                      VEX;
5845 }
5846 let Predicates = [HasAVX2] in {
5847 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5848                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5849 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5850                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5851 }
5852 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5853 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5854
5855 let Predicates = [HasAVX] in {
5856   // Common patterns involving scalar load
5857   def : Pat<(int_x86_sse41_pmovsxbq
5858               (bitconvert (v4i32 (X86vzmovl
5859                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5860             (VPMOVSXBQrm addr:$src)>;
5861
5862   def : Pat<(int_x86_sse41_pmovzxbq
5863               (bitconvert (v4i32 (X86vzmovl
5864                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5865             (VPMOVZXBQrm addr:$src)>;
5866 }
5867
5868 let Predicates = [UseSSE41] in {
5869   // Common patterns involving scalar load
5870   def : Pat<(int_x86_sse41_pmovsxbq
5871               (bitconvert (v4i32 (X86vzmovl
5872                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5873             (PMOVSXBQrm addr:$src)>;
5874
5875   def : Pat<(int_x86_sse41_pmovzxbq
5876               (bitconvert (v4i32 (X86vzmovl
5877                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5878             (PMOVZXBQrm addr:$src)>;
5879 }
5880
5881 let Predicates = [HasAVX2] in {
5882   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5883   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5884   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5885
5886   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5887   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5888
5889   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5890
5891   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5892             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5893   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5894             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5895   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5896             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5897
5898   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5899             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5900   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5901             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5902
5903   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5904             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5905 }
5906
5907 let Predicates = [HasAVX] in {
5908   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5909   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5910   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5911
5912   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5913   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5914
5915   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5916
5917   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5918             (VPMOVZXBWrm addr:$src)>;
5919   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5920             (VPMOVZXBWrm addr:$src)>;
5921   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5922             (VPMOVZXBDrm addr:$src)>;
5923   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5924             (VPMOVZXBQrm addr:$src)>;
5925
5926   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5927             (VPMOVZXWDrm addr:$src)>;
5928   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5929             (VPMOVZXWDrm addr:$src)>;
5930   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5931             (VPMOVZXWQrm addr:$src)>;
5932
5933   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5934             (VPMOVZXDQrm addr:$src)>;
5935   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5936             (VPMOVZXDQrm addr:$src)>;
5937   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5938             (VPMOVZXDQrm addr:$src)>;
5939 }
5940
5941 let Predicates = [UseSSE41] in {
5942   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5943   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5944   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5945
5946   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5947   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5948
5949   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5950
5951   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5952             (PMOVZXBWrm addr:$src)>;
5953   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5954             (PMOVZXBWrm addr:$src)>;
5955   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5956             (PMOVZXBDrm addr:$src)>;
5957   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5958             (PMOVZXBQrm addr:$src)>;
5959
5960   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5961             (PMOVZXWDrm addr:$src)>;
5962   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5963             (PMOVZXWDrm addr:$src)>;
5964   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5965             (PMOVZXWQrm addr:$src)>;
5966
5967   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5968             (PMOVZXDQrm addr:$src)>;
5969   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5970             (PMOVZXDQrm addr:$src)>;
5971   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5972             (PMOVZXDQrm addr:$src)>;
5973 }
5974
5975 //===----------------------------------------------------------------------===//
5976 // SSE4.1 - Extract Instructions
5977 //===----------------------------------------------------------------------===//
5978
5979 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5980 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5981   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5982                  (ins VR128:$src1, i32i8imm:$src2),
5983                  !strconcat(OpcodeStr,
5984                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5985                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5986                  OpSize;
5987   let neverHasSideEffects = 1, mayStore = 1 in
5988   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5989                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5990                  !strconcat(OpcodeStr,
5991                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5992                  []>, OpSize;
5993 // FIXME:
5994 // There's an AssertZext in the way of writing the store pattern
5995 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5996 }
5997
5998 let Predicates = [HasAVX] in {
5999   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
6000   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
6001          (ins VR128:$src1, i32i8imm:$src2),
6002          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
6003 }
6004
6005 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
6006
6007
6008 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
6009 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
6010   let neverHasSideEffects = 1, mayStore = 1 in
6011   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6012                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
6013                  !strconcat(OpcodeStr,
6014                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6015                  []>, OpSize;
6016 // FIXME:
6017 // There's an AssertZext in the way of writing the store pattern
6018 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
6019 }
6020
6021 let Predicates = [HasAVX] in
6022   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
6023
6024 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
6025
6026
6027 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6028 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
6029   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6030                  (ins VR128:$src1, i32i8imm:$src2),
6031                  !strconcat(OpcodeStr,
6032                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6033                  [(set GR32:$dst,
6034                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
6035   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6036                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
6037                  !strconcat(OpcodeStr,
6038                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6039                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
6040                           addr:$dst)]>, OpSize;
6041 }
6042
6043 let Predicates = [HasAVX] in
6044   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
6045
6046 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
6047
6048 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
6049 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
6050   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
6051                  (ins VR128:$src1, i32i8imm:$src2),
6052                  !strconcat(OpcodeStr,
6053                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6054                  [(set GR64:$dst,
6055                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
6056   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6057                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
6058                  !strconcat(OpcodeStr,
6059                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6060                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
6061                           addr:$dst)]>, OpSize, REX_W;
6062 }
6063
6064 let Predicates = [HasAVX] in
6065   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
6066
6067 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
6068
6069 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
6070 /// destination
6071 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
6072   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
6073                  (ins VR128:$src1, i32i8imm:$src2),
6074                  !strconcat(OpcodeStr,
6075                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6076                  [(set GR32:$dst,
6077                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
6078            OpSize;
6079   def mr : SS4AIi8<opc, MRMDestMem, (outs),
6080                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
6081                  !strconcat(OpcodeStr,
6082                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6083                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
6084                           addr:$dst)]>, OpSize;
6085 }
6086
6087 let ExeDomain = SSEPackedSingle in {
6088   let Predicates = [HasAVX] in {
6089     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
6090     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
6091                     (ins VR128:$src1, i32i8imm:$src2),
6092                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
6093                     []>, OpSize, VEX;
6094   }
6095   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
6096 }
6097
6098 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
6099 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6100                                               imm:$src2))),
6101                  addr:$dst),
6102           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6103           Requires<[HasAVX]>;
6104 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
6105                                               imm:$src2))),
6106                  addr:$dst),
6107           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6108           Requires<[UseSSE41]>;
6109
6110 //===----------------------------------------------------------------------===//
6111 // SSE4.1 - Insert Instructions
6112 //===----------------------------------------------------------------------===//
6113
6114 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6115   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6116       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6117       !if(Is2Addr,
6118         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6119         !strconcat(asm,
6120                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6121       [(set VR128:$dst,
6122         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6123   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6124       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6125       !if(Is2Addr,
6126         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6127         !strconcat(asm,
6128                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6129       [(set VR128:$dst,
6130         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6131                    imm:$src3))]>, OpSize;
6132 }
6133
6134 let Predicates = [HasAVX] in
6135   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6136 let Constraints = "$src1 = $dst" in
6137   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6138
6139 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6140   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6141       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6142       !if(Is2Addr,
6143         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6144         !strconcat(asm,
6145                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6146       [(set VR128:$dst,
6147         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6148       OpSize;
6149   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6150       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6151       !if(Is2Addr,
6152         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6153         !strconcat(asm,
6154                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6155       [(set VR128:$dst,
6156         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6157                           imm:$src3)))]>, OpSize;
6158 }
6159
6160 let Predicates = [HasAVX] in
6161   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6162 let Constraints = "$src1 = $dst" in
6163   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6164
6165 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6166   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6167       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6168       !if(Is2Addr,
6169         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6170         !strconcat(asm,
6171                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6172       [(set VR128:$dst,
6173         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6174       OpSize;
6175   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6176       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6177       !if(Is2Addr,
6178         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6179         !strconcat(asm,
6180                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6181       [(set VR128:$dst,
6182         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6183                           imm:$src3)))]>, OpSize;
6184 }
6185
6186 let Predicates = [HasAVX] in
6187   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6188 let Constraints = "$src1 = $dst" in
6189   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6190
6191 // insertps has a few different modes, there's the first two here below which
6192 // are optimized inserts that won't zero arbitrary elements in the destination
6193 // vector. The next one matches the intrinsic and could zero arbitrary elements
6194 // in the target vector.
6195 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6196   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6197       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6198       !if(Is2Addr,
6199         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6200         !strconcat(asm,
6201                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6202       [(set VR128:$dst,
6203         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6204       OpSize;
6205   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6206       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6207       !if(Is2Addr,
6208         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6209         !strconcat(asm,
6210                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6211       [(set VR128:$dst,
6212         (X86insrtps VR128:$src1,
6213                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6214                     imm:$src3))]>, OpSize;
6215 }
6216
6217 let ExeDomain = SSEPackedSingle in {
6218   let Predicates = [HasAVX] in
6219     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6220   let Constraints = "$src1 = $dst" in
6221     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6222 }
6223
6224 //===----------------------------------------------------------------------===//
6225 // SSE4.1 - Round Instructions
6226 //===----------------------------------------------------------------------===//
6227
6228 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6229                             X86MemOperand x86memop, RegisterClass RC,
6230                             PatFrag mem_frag32, PatFrag mem_frag64,
6231                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6232 let ExeDomain = SSEPackedSingle in {
6233   // Intrinsic operation, reg.
6234   // Vector intrinsic operation, reg
6235   def PSr : SS4AIi8<opcps, MRMSrcReg,
6236                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6237                     !strconcat(OpcodeStr,
6238                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6239                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6240                     OpSize;
6241
6242   // Vector intrinsic operation, mem
6243   def PSm : SS4AIi8<opcps, MRMSrcMem,
6244                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6245                     !strconcat(OpcodeStr,
6246                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6247                     [(set RC:$dst,
6248                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6249                     OpSize;
6250 } // ExeDomain = SSEPackedSingle
6251
6252 let ExeDomain = SSEPackedDouble in {
6253   // Vector intrinsic operation, reg
6254   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6255                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6256                     !strconcat(OpcodeStr,
6257                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6258                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6259                     OpSize;
6260
6261   // Vector intrinsic operation, mem
6262   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6263                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6264                     !strconcat(OpcodeStr,
6265                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6266                     [(set RC:$dst,
6267                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6268                     OpSize;
6269 } // ExeDomain = SSEPackedDouble
6270 }
6271
6272 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6273                             string OpcodeStr,
6274                             Intrinsic F32Int,
6275                             Intrinsic F64Int, bit Is2Addr = 1> {
6276 let ExeDomain = GenericDomain in {
6277   // Operation, reg.
6278   def SSr : SS4AIi8<opcss, MRMSrcReg,
6279       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6280       !if(Is2Addr,
6281           !strconcat(OpcodeStr,
6282               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6283           !strconcat(OpcodeStr,
6284               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6285       []>, OpSize;
6286
6287   // Intrinsic operation, reg.
6288   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6289         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6290         !if(Is2Addr,
6291             !strconcat(OpcodeStr,
6292                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6293             !strconcat(OpcodeStr,
6294                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6295         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6296         OpSize;
6297
6298   // Intrinsic operation, mem.
6299   def SSm : SS4AIi8<opcss, MRMSrcMem,
6300         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6301         !if(Is2Addr,
6302             !strconcat(OpcodeStr,
6303                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6304             !strconcat(OpcodeStr,
6305                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6306         [(set VR128:$dst,
6307              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6308         OpSize;
6309
6310   // Operation, reg.
6311   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6312         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6313         !if(Is2Addr,
6314             !strconcat(OpcodeStr,
6315                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6316             !strconcat(OpcodeStr,
6317                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6318         []>, OpSize;
6319
6320   // Intrinsic operation, reg.
6321   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6322         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6323         !if(Is2Addr,
6324             !strconcat(OpcodeStr,
6325                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6326             !strconcat(OpcodeStr,
6327                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6328         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6329         OpSize;
6330
6331   // Intrinsic operation, mem.
6332   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6333         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6334         !if(Is2Addr,
6335             !strconcat(OpcodeStr,
6336                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6337             !strconcat(OpcodeStr,
6338                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6339         [(set VR128:$dst,
6340               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6341         OpSize;
6342 } // ExeDomain = GenericDomain
6343 }
6344
6345 // FP round - roundss, roundps, roundsd, roundpd
6346 let Predicates = [HasAVX] in {
6347   // Intrinsic form
6348   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6349                                   memopv4f32, memopv2f64,
6350                                   int_x86_sse41_round_ps,
6351                                   int_x86_sse41_round_pd>, VEX;
6352   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6353                                   memopv8f32, memopv4f64,
6354                                   int_x86_avx_round_ps_256,
6355                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6356   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6357                                   int_x86_sse41_round_ss,
6358                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6359
6360   def : Pat<(ffloor FR32:$src),
6361             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6362   def : Pat<(f64 (ffloor FR64:$src)),
6363             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6364   def : Pat<(f32 (fnearbyint FR32:$src)),
6365             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6366   def : Pat<(f64 (fnearbyint FR64:$src)),
6367             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6368   def : Pat<(f32 (fceil FR32:$src)),
6369             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6370   def : Pat<(f64 (fceil FR64:$src)),
6371             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6372   def : Pat<(f32 (frint FR32:$src)),
6373             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6374   def : Pat<(f64 (frint FR64:$src)),
6375             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6376   def : Pat<(f32 (ftrunc FR32:$src)),
6377             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6378   def : Pat<(f64 (ftrunc FR64:$src)),
6379             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6380
6381   def : Pat<(v4f32 (ffloor VR128:$src)),
6382             (VROUNDPSr VR128:$src, (i32 0x1))>;
6383   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6384             (VROUNDPSr VR128:$src, (i32 0xC))>;
6385   def : Pat<(v4f32 (fceil VR128:$src)),
6386             (VROUNDPSr VR128:$src, (i32 0x2))>;
6387   def : Pat<(v4f32 (frint VR128:$src)),
6388             (VROUNDPSr VR128:$src, (i32 0x4))>;
6389   def : Pat<(v4f32 (ftrunc VR128:$src)),
6390             (VROUNDPSr VR128:$src, (i32 0x3))>;
6391
6392   def : Pat<(v2f64 (ffloor VR128:$src)),
6393             (VROUNDPDr VR128:$src, (i32 0x1))>;
6394   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6395             (VROUNDPDr VR128:$src, (i32 0xC))>;
6396   def : Pat<(v2f64 (fceil VR128:$src)),
6397             (VROUNDPDr VR128:$src, (i32 0x2))>;
6398   def : Pat<(v2f64 (frint VR128:$src)),
6399             (VROUNDPDr VR128:$src, (i32 0x4))>;
6400   def : Pat<(v2f64 (ftrunc VR128:$src)),
6401             (VROUNDPDr VR128:$src, (i32 0x3))>;
6402
6403   def : Pat<(v8f32 (ffloor VR256:$src)),
6404             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6405   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6406             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6407   def : Pat<(v8f32 (fceil VR256:$src)),
6408             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6409   def : Pat<(v8f32 (frint VR256:$src)),
6410             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6411   def : Pat<(v8f32 (ftrunc VR256:$src)),
6412             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6413
6414   def : Pat<(v4f64 (ffloor VR256:$src)),
6415             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6416   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6417             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6418   def : Pat<(v4f64 (fceil VR256:$src)),
6419             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6420   def : Pat<(v4f64 (frint VR256:$src)),
6421             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6422   def : Pat<(v4f64 (ftrunc VR256:$src)),
6423             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6424 }
6425
6426 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6427                                memopv4f32, memopv2f64,
6428                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6429 let Constraints = "$src1 = $dst" in
6430 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6431                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6432
6433 let Predicates = [UseSSE41] in {
6434   def : Pat<(ffloor FR32:$src),
6435             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6436   def : Pat<(f64 (ffloor FR64:$src)),
6437             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6438   def : Pat<(f32 (fnearbyint FR32:$src)),
6439             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6440   def : Pat<(f64 (fnearbyint FR64:$src)),
6441             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6442   def : Pat<(f32 (fceil FR32:$src)),
6443             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6444   def : Pat<(f64 (fceil FR64:$src)),
6445             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6446   def : Pat<(f32 (frint FR32:$src)),
6447             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6448   def : Pat<(f64 (frint FR64:$src)),
6449             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6450   def : Pat<(f32 (ftrunc FR32:$src)),
6451             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6452   def : Pat<(f64 (ftrunc FR64:$src)),
6453             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6454
6455   def : Pat<(v4f32 (ffloor VR128:$src)),
6456             (ROUNDPSr VR128:$src, (i32 0x1))>;
6457   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6458             (ROUNDPSr VR128:$src, (i32 0xC))>;
6459   def : Pat<(v4f32 (fceil VR128:$src)),
6460             (ROUNDPSr VR128:$src, (i32 0x2))>;
6461   def : Pat<(v4f32 (frint VR128:$src)),
6462             (ROUNDPSr VR128:$src, (i32 0x4))>;
6463   def : Pat<(v4f32 (ftrunc VR128:$src)),
6464             (ROUNDPSr VR128:$src, (i32 0x3))>;
6465
6466   def : Pat<(v2f64 (ffloor VR128:$src)),
6467             (ROUNDPDr VR128:$src, (i32 0x1))>;
6468   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6469             (ROUNDPDr VR128:$src, (i32 0xC))>;
6470   def : Pat<(v2f64 (fceil VR128:$src)),
6471             (ROUNDPDr VR128:$src, (i32 0x2))>;
6472   def : Pat<(v2f64 (frint VR128:$src)),
6473             (ROUNDPDr VR128:$src, (i32 0x4))>;
6474   def : Pat<(v2f64 (ftrunc VR128:$src)),
6475             (ROUNDPDr VR128:$src, (i32 0x3))>;
6476 }
6477
6478 //===----------------------------------------------------------------------===//
6479 // SSE4.1 - Packed Bit Test
6480 //===----------------------------------------------------------------------===//
6481
6482 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6483 // the intel intrinsic that corresponds to this.
6484 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6485 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6486                 "vptest\t{$src2, $src1|$src1, $src2}",
6487                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6488                 OpSize, VEX;
6489 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6490                 "vptest\t{$src2, $src1|$src1, $src2}",
6491                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6492                 OpSize, VEX;
6493
6494 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6495                 "vptest\t{$src2, $src1|$src1, $src2}",
6496                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6497                 OpSize, VEX, VEX_L;
6498 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6499                 "vptest\t{$src2, $src1|$src1, $src2}",
6500                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6501                 OpSize, VEX, VEX_L;
6502 }
6503
6504 let Defs = [EFLAGS] in {
6505 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6506               "ptest\t{$src2, $src1|$src1, $src2}",
6507               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6508               OpSize;
6509 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6510               "ptest\t{$src2, $src1|$src1, $src2}",
6511               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6512               OpSize;
6513 }
6514
6515 // The bit test instructions below are AVX only
6516 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6517                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6518   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6519             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6520             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6521   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6522             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6523             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6524             OpSize, VEX;
6525 }
6526
6527 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6528 let ExeDomain = SSEPackedSingle in {
6529 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6530 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6531                             VEX_L;
6532 }
6533 let ExeDomain = SSEPackedDouble in {
6534 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6535 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6536                             VEX_L;
6537 }
6538 }
6539
6540 //===----------------------------------------------------------------------===//
6541 // SSE4.1 - Misc Instructions
6542 //===----------------------------------------------------------------------===//
6543
6544 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6545   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6546                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6547                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6548                      OpSize, XS;
6549   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6550                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6551                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6552                       (implicit EFLAGS)]>, OpSize, XS;
6553
6554   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6555                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6556                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6557                      XS;
6558   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6559                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6560                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6561                       (implicit EFLAGS)]>, XS;
6562
6563   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6564                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6565                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6566                       XS;
6567   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6568                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6569                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6570                        (implicit EFLAGS)]>, XS;
6571 }
6572
6573
6574
6575 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6576 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6577                                  Intrinsic IntId128> {
6578   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6579                     (ins VR128:$src),
6580                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6581                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6582   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6583                      (ins i128mem:$src),
6584                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6585                      [(set VR128:$dst,
6586                        (IntId128
6587                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6588 }
6589
6590 let Predicates = [HasAVX] in
6591 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6592                                          int_x86_sse41_phminposuw>, VEX;
6593 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6594                                          int_x86_sse41_phminposuw>;
6595
6596 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6597 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6598                               Intrinsic IntId128, bit Is2Addr = 1> {
6599   let isCommutable = 1 in
6600   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6601        (ins VR128:$src1, VR128:$src2),
6602        !if(Is2Addr,
6603            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6604            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6605        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6606   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6607        (ins VR128:$src1, i128mem:$src2),
6608        !if(Is2Addr,
6609            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6610            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6611        [(set VR128:$dst,
6612          (IntId128 VR128:$src1,
6613           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6614 }
6615
6616 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6617 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6618                                 Intrinsic IntId256> {
6619   let isCommutable = 1 in
6620   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6621        (ins VR256:$src1, VR256:$src2),
6622        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6623        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6624   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6625        (ins VR256:$src1, i256mem:$src2),
6626        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6627        [(set VR256:$dst,
6628          (IntId256 VR256:$src1,
6629           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6630 }
6631
6632 let Predicates = [HasAVX] in {
6633   let isCommutable = 0 in
6634   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6635                                                          0>, VEX_4V;
6636   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6637                                                          0>, VEX_4V;
6638   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6639                                                          0>, VEX_4V;
6640   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6641                                                          0>, VEX_4V;
6642   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6643                                                          0>, VEX_4V;
6644   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6645                                                          0>, VEX_4V;
6646   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6647                                                          0>, VEX_4V;
6648   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6649                                                          0>, VEX_4V;
6650   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6651                                                          0>, VEX_4V;
6652   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6653                                                          0>, VEX_4V;
6654 }
6655
6656 let Predicates = [HasAVX2] in {
6657   let isCommutable = 0 in
6658   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6659                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6660   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6661                                         int_x86_avx2_pmins_b>, VEX_4V, VEX_L;
6662   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6663                                         int_x86_avx2_pmins_d>, VEX_4V, VEX_L;
6664   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6665                                         int_x86_avx2_pminu_d>, VEX_4V, VEX_L;
6666   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6667                                         int_x86_avx2_pminu_w>, VEX_4V, VEX_L;
6668   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6669                                         int_x86_avx2_pmaxs_b>, VEX_4V, VEX_L;
6670   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6671                                         int_x86_avx2_pmaxs_d>, VEX_4V, VEX_L;
6672   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6673                                         int_x86_avx2_pmaxu_d>, VEX_4V, VEX_L;
6674   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6675                                         int_x86_avx2_pmaxu_w>, VEX_4V, VEX_L;
6676   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6677                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6678 }
6679
6680 let Constraints = "$src1 = $dst" in {
6681   let isCommutable = 0 in
6682   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6683   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6684   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6685   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6686   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6687   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6688   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6689   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6690   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6691   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6692 }
6693
6694 /// SS48I_binop_rm - Simple SSE41 binary operator.
6695 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6696                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6697                           X86MemOperand x86memop, bit Is2Addr = 1> {
6698   let isCommutable = 1 in
6699   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6700        (ins RC:$src1, RC:$src2),
6701        !if(Is2Addr,
6702            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6703            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6704        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6705   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6706        (ins RC:$src1, x86memop:$src2),
6707        !if(Is2Addr,
6708            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6709            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6710        [(set RC:$dst,
6711          (OpVT (OpNode RC:$src1,
6712           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6713 }
6714
6715 let Predicates = [HasAVX] in {
6716   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6717                                 memopv2i64, i128mem, 0>, VEX_4V;
6718   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6719                                  memopv2i64, i128mem, 0>, VEX_4V;
6720 }
6721 let Predicates = [HasAVX2] in {
6722   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6723                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6724   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6725                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6726 }
6727
6728 let Constraints = "$src1 = $dst" in {
6729   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6730                                 memopv2i64, i128mem>;
6731   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6732                                 memopv2i64, i128mem>;
6733 }
6734
6735 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6736 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6737                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6738                  X86MemOperand x86memop, bit Is2Addr = 1> {
6739   let isCommutable = 1 in
6740   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6741         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6742         !if(Is2Addr,
6743             !strconcat(OpcodeStr,
6744                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6745             !strconcat(OpcodeStr,
6746                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6747         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6748         OpSize;
6749   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6750         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6751         !if(Is2Addr,
6752             !strconcat(OpcodeStr,
6753                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6754             !strconcat(OpcodeStr,
6755                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6756         [(set RC:$dst,
6757           (IntId RC:$src1,
6758            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6759         OpSize;
6760 }
6761
6762 let Predicates = [HasAVX] in {
6763   let isCommutable = 0 in {
6764     let ExeDomain = SSEPackedSingle in {
6765     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6766                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6767     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6768                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6769                                     f256mem, 0>, VEX_4V, VEX_L;
6770     }
6771     let ExeDomain = SSEPackedDouble in {
6772     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6773                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6774     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6775                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6776                                      f256mem, 0>, VEX_4V, VEX_L;
6777     }
6778   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6779                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6780   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6781                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6782   }
6783   let ExeDomain = SSEPackedSingle in
6784   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6785                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6786   let ExeDomain = SSEPackedDouble in
6787   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6788                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6789   let ExeDomain = SSEPackedSingle in
6790   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6791                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6792 }
6793
6794 let Predicates = [HasAVX2] in {
6795   let isCommutable = 0 in {
6796   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6797                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6798   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6799                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6800   }
6801 }
6802
6803 let Constraints = "$src1 = $dst" in {
6804   let isCommutable = 0 in {
6805   let ExeDomain = SSEPackedSingle in
6806   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6807                                      VR128, memopv4f32, f128mem>;
6808   let ExeDomain = SSEPackedDouble in
6809   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6810                                      VR128, memopv2f64, f128mem>;
6811   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6812                                      VR128, memopv2i64, i128mem>;
6813   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6814                                      VR128, memopv2i64, i128mem>;
6815   }
6816   let ExeDomain = SSEPackedSingle in
6817   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6818                                   VR128, memopv4f32, f128mem>;
6819   let ExeDomain = SSEPackedDouble in
6820   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6821                                   VR128, memopv2f64, f128mem>;
6822 }
6823
6824 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6825 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6826                                     RegisterClass RC, X86MemOperand x86memop,
6827                                     PatFrag mem_frag, Intrinsic IntId> {
6828   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6829                   (ins RC:$src1, RC:$src2, RC:$src3),
6830                   !strconcat(OpcodeStr,
6831                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6832                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6833                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6834
6835   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6836                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6837                   !strconcat(OpcodeStr,
6838                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6839                   [(set RC:$dst,
6840                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6841                                RC:$src3))],
6842                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6843 }
6844
6845 let Predicates = [HasAVX] in {
6846 let ExeDomain = SSEPackedDouble in {
6847 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6848                                            memopv2f64, int_x86_sse41_blendvpd>;
6849 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6850                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6851 } // ExeDomain = SSEPackedDouble
6852 let ExeDomain = SSEPackedSingle in {
6853 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6854                                            memopv4f32, int_x86_sse41_blendvps>;
6855 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6856                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6857 } // ExeDomain = SSEPackedSingle
6858 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6859                                            memopv2i64, int_x86_sse41_pblendvb>;
6860 }
6861
6862 let Predicates = [HasAVX2] in {
6863 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6864                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6865 }
6866
6867 let Predicates = [HasAVX] in {
6868   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6869                             (v16i8 VR128:$src2))),
6870             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6871   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6872                             (v4i32 VR128:$src2))),
6873             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6874   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6875                             (v4f32 VR128:$src2))),
6876             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6877   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6878                             (v2i64 VR128:$src2))),
6879             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6880   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6881                             (v2f64 VR128:$src2))),
6882             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6883   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6884                             (v8i32 VR256:$src2))),
6885             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6886   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6887                             (v8f32 VR256:$src2))),
6888             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6889   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6890                             (v4i64 VR256:$src2))),
6891             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6892   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6893                             (v4f64 VR256:$src2))),
6894             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6895
6896   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6897                                (imm:$mask))),
6898             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6899   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6900                                (imm:$mask))),
6901             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6902
6903   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6904                                (imm:$mask))),
6905             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6906   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6907                                (imm:$mask))),
6908             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6909   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6910                                (imm:$mask))),
6911             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6912 }
6913
6914 let Predicates = [HasAVX2] in {
6915   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6916                             (v32i8 VR256:$src2))),
6917             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6918   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6919                                (imm:$mask))),
6920             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6921 }
6922
6923 /// SS41I_ternary_int - SSE 4.1 ternary operator
6924 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6925   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6926                                X86MemOperand x86memop, Intrinsic IntId> {
6927     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6928                     (ins VR128:$src1, VR128:$src2),
6929                     !strconcat(OpcodeStr,
6930                      "\t{$src2, $dst|$dst, $src2}"),
6931                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6932                     OpSize;
6933
6934     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6935                     (ins VR128:$src1, x86memop:$src2),
6936                     !strconcat(OpcodeStr,
6937                      "\t{$src2, $dst|$dst, $src2}"),
6938                     [(set VR128:$dst,
6939                       (IntId VR128:$src1,
6940                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6941   }
6942 }
6943
6944 let ExeDomain = SSEPackedDouble in
6945 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6946                                   int_x86_sse41_blendvpd>;
6947 let ExeDomain = SSEPackedSingle in
6948 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6949                                   int_x86_sse41_blendvps>;
6950 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6951                                   int_x86_sse41_pblendvb>;
6952
6953 // Aliases with the implicit xmm0 argument
6954 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6955                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6956 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6957                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6958 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6959                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6960 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6961                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6962 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6963                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6964 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6965                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6966
6967 let Predicates = [UseSSE41] in {
6968   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6969                             (v16i8 VR128:$src2))),
6970             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6971   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6972                             (v4i32 VR128:$src2))),
6973             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6974   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6975                             (v4f32 VR128:$src2))),
6976             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6977   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6978                             (v2i64 VR128:$src2))),
6979             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6980   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6981                             (v2f64 VR128:$src2))),
6982             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6983
6984   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6985                                (imm:$mask))),
6986             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6987   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6988                                (imm:$mask))),
6989             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6990   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6991                                (imm:$mask))),
6992             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6993
6994 }
6995
6996 let Predicates = [HasAVX] in
6997 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6998                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6999                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7000                        OpSize, VEX;
7001 let Predicates = [HasAVX2] in
7002 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
7003                          "vmovntdqa\t{$src, $dst|$dst, $src}",
7004                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
7005                          OpSize, VEX, VEX_L;
7006 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
7007                        "movntdqa\t{$src, $dst|$dst, $src}",
7008                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
7009                        OpSize;
7010
7011 //===----------------------------------------------------------------------===//
7012 // SSE4.2 - Compare Instructions
7013 //===----------------------------------------------------------------------===//
7014
7015 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
7016 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
7017                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
7018                           X86MemOperand x86memop, bit Is2Addr = 1> {
7019   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
7020        (ins RC:$src1, RC:$src2),
7021        !if(Is2Addr,
7022            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7023            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7024        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
7025        OpSize;
7026   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
7027        (ins RC:$src1, x86memop:$src2),
7028        !if(Is2Addr,
7029            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7030            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7031        [(set RC:$dst,
7032          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
7033 }
7034
7035 let Predicates = [HasAVX] in
7036   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
7037                                  memopv2i64, i128mem, 0>, VEX_4V;
7038
7039 let Predicates = [HasAVX2] in
7040   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
7041                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
7042
7043 let Constraints = "$src1 = $dst" in
7044   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
7045                                 memopv2i64, i128mem>;
7046
7047 //===----------------------------------------------------------------------===//
7048 // SSE4.2 - String/text Processing Instructions
7049 //===----------------------------------------------------------------------===//
7050
7051 // Packed Compare Implicit Length Strings, Return Mask
7052 multiclass pseudo_pcmpistrm<string asm> {
7053   def REG : PseudoI<(outs VR128:$dst),
7054                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7055     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
7056                                                   imm:$src3))]>;
7057   def MEM : PseudoI<(outs VR128:$dst),
7058                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7059     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
7060                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7061 }
7062
7063 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7064   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
7065   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
7066 }
7067
7068 multiclass pcmpistrm_SS42AI<string asm> {
7069   def rr : SS42AI<0x62, MRMSrcReg, (outs),
7070     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7071     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7072     []>, OpSize;
7073   let mayLoad = 1 in
7074   def rm :SS42AI<0x62, MRMSrcMem, (outs),
7075     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7076     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7077     []>, OpSize;
7078 }
7079
7080 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
7081   let Predicates = [HasAVX] in
7082   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
7083   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
7084 }
7085
7086 // Packed Compare Explicit Length Strings, Return Mask
7087 multiclass pseudo_pcmpestrm<string asm> {
7088   def REG : PseudoI<(outs VR128:$dst),
7089                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7090     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
7091                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7092   def MEM : PseudoI<(outs VR128:$dst),
7093                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7094     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
7095                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
7096 }
7097
7098 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7099   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
7100   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
7101 }
7102
7103 multiclass SS42AI_pcmpestrm<string asm> {
7104   def rr : SS42AI<0x60, MRMSrcReg, (outs),
7105     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7106     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7107     []>, OpSize;
7108   let mayLoad = 1 in
7109   def rm : SS42AI<0x60, MRMSrcMem, (outs),
7110     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7111     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7112     []>, OpSize;
7113 }
7114
7115 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7116   let Predicates = [HasAVX] in
7117   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
7118   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
7119 }
7120
7121 // Packed Compare Implicit Length Strings, Return Index
7122 multiclass pseudo_pcmpistri<string asm> {
7123   def REG : PseudoI<(outs GR32:$dst),
7124                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7125     [(set GR32:$dst, EFLAGS,
7126       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
7127   def MEM : PseudoI<(outs GR32:$dst),
7128                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7129     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
7130                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
7131 }
7132
7133 let Defs = [EFLAGS], usesCustomInserter = 1 in {
7134   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
7135   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
7136 }
7137
7138 multiclass SS42AI_pcmpistri<string asm> {
7139   def rr : SS42AI<0x63, MRMSrcReg, (outs),
7140     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7141     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7142     []>, OpSize;
7143   let mayLoad = 1 in
7144   def rm : SS42AI<0x63, MRMSrcMem, (outs),
7145     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7146     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
7147     []>, OpSize;
7148 }
7149
7150 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
7151   let Predicates = [HasAVX] in
7152   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
7153   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
7154 }
7155
7156 // Packed Compare Explicit Length Strings, Return Index
7157 multiclass pseudo_pcmpestri<string asm> {
7158   def REG : PseudoI<(outs GR32:$dst),
7159                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7160     [(set GR32:$dst, EFLAGS,
7161       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
7162   def MEM : PseudoI<(outs GR32:$dst),
7163                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7164     [(set GR32:$dst, EFLAGS,
7165       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
7166        imm:$src5))]>;
7167 }
7168
7169 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
7170   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
7171   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
7172 }
7173
7174 multiclass SS42AI_pcmpestri<string asm> {
7175   def rr : SS42AI<0x61, MRMSrcReg, (outs),
7176     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
7177     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7178     []>, OpSize;
7179   let mayLoad = 1 in
7180   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7181     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7182     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7183     []>, OpSize;
7184 }
7185
7186 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7187   let Predicates = [HasAVX] in
7188   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7189   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7190 }
7191
7192 //===----------------------------------------------------------------------===//
7193 // SSE4.2 - CRC Instructions
7194 //===----------------------------------------------------------------------===//
7195
7196 // No CRC instructions have AVX equivalents
7197
7198 // crc intrinsic instruction
7199 // This set of instructions are only rm, the only difference is the size
7200 // of r and m.
7201 let Constraints = "$src1 = $dst" in {
7202   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7203                       (ins GR32:$src1, i8mem:$src2),
7204                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7205                        [(set GR32:$dst,
7206                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7207                          (load addr:$src2)))]>;
7208   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7209                       (ins GR32:$src1, GR8:$src2),
7210                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7211                        [(set GR32:$dst,
7212                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7213   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7214                       (ins GR32:$src1, i16mem:$src2),
7215                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7216                        [(set GR32:$dst,
7217                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7218                          (load addr:$src2)))]>,
7219                          OpSize;
7220   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7221                       (ins GR32:$src1, GR16:$src2),
7222                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7223                        [(set GR32:$dst,
7224                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7225                          OpSize;
7226   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7227                       (ins GR32:$src1, i32mem:$src2),
7228                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7229                        [(set GR32:$dst,
7230                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7231                          (load addr:$src2)))]>;
7232   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7233                       (ins GR32:$src1, GR32:$src2),
7234                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7235                        [(set GR32:$dst,
7236                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7237   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7238                       (ins GR64:$src1, i8mem:$src2),
7239                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7240                        [(set GR64:$dst,
7241                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7242                          (load addr:$src2)))]>,
7243                          REX_W;
7244   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7245                       (ins GR64:$src1, GR8:$src2),
7246                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7247                        [(set GR64:$dst,
7248                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7249                          REX_W;
7250   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7251                       (ins GR64:$src1, i64mem:$src2),
7252                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7253                        [(set GR64:$dst,
7254                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7255                          (load addr:$src2)))]>,
7256                          REX_W;
7257   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7258                       (ins GR64:$src1, GR64:$src2),
7259                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7260                        [(set GR64:$dst,
7261                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7262                          REX_W;
7263 }
7264
7265 //===----------------------------------------------------------------------===//
7266 // AES-NI Instructions
7267 //===----------------------------------------------------------------------===//
7268
7269 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7270                               Intrinsic IntId128, bit Is2Addr = 1> {
7271   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7272        (ins VR128:$src1, VR128:$src2),
7273        !if(Is2Addr,
7274            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7275            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7276        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7277        OpSize;
7278   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7279        (ins VR128:$src1, i128mem:$src2),
7280        !if(Is2Addr,
7281            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7282            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7283        [(set VR128:$dst,
7284          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7285 }
7286
7287 // Perform One Round of an AES Encryption/Decryption Flow
7288 let Predicates = [HasAVX, HasAES] in {
7289   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7290                          int_x86_aesni_aesenc, 0>, VEX_4V;
7291   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7292                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7293   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7294                          int_x86_aesni_aesdec, 0>, VEX_4V;
7295   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7296                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7297 }
7298
7299 let Constraints = "$src1 = $dst" in {
7300   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7301                          int_x86_aesni_aesenc>;
7302   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7303                          int_x86_aesni_aesenclast>;
7304   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7305                          int_x86_aesni_aesdec>;
7306   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7307                          int_x86_aesni_aesdeclast>;
7308 }
7309
7310 // Perform the AES InvMixColumn Transformation
7311 let Predicates = [HasAVX, HasAES] in {
7312   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7313       (ins VR128:$src1),
7314       "vaesimc\t{$src1, $dst|$dst, $src1}",
7315       [(set VR128:$dst,
7316         (int_x86_aesni_aesimc VR128:$src1))]>,
7317       OpSize, VEX;
7318   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7319       (ins i128mem:$src1),
7320       "vaesimc\t{$src1, $dst|$dst, $src1}",
7321       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7322       OpSize, VEX;
7323 }
7324 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7325   (ins VR128:$src1),
7326   "aesimc\t{$src1, $dst|$dst, $src1}",
7327   [(set VR128:$dst,
7328     (int_x86_aesni_aesimc VR128:$src1))]>,
7329   OpSize;
7330 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7331   (ins i128mem:$src1),
7332   "aesimc\t{$src1, $dst|$dst, $src1}",
7333   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7334   OpSize;
7335
7336 // AES Round Key Generation Assist
7337 let Predicates = [HasAVX, HasAES] in {
7338   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7339       (ins VR128:$src1, i8imm:$src2),
7340       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7341       [(set VR128:$dst,
7342         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7343       OpSize, VEX;
7344   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7345       (ins i128mem:$src1, i8imm:$src2),
7346       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7347       [(set VR128:$dst,
7348         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7349       OpSize, VEX;
7350 }
7351 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7352   (ins VR128:$src1, i8imm:$src2),
7353   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7354   [(set VR128:$dst,
7355     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7356   OpSize;
7357 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7358   (ins i128mem:$src1, i8imm:$src2),
7359   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7360   [(set VR128:$dst,
7361     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7362   OpSize;
7363
7364 //===----------------------------------------------------------------------===//
7365 // PCLMUL Instructions
7366 //===----------------------------------------------------------------------===//
7367
7368 // AVX carry-less Multiplication instructions
7369 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7370            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7371            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7372            [(set VR128:$dst,
7373              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7374
7375 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7376            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7377            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7378            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7379                               (memopv2i64 addr:$src2), imm:$src3))]>;
7380
7381 // Carry-less Multiplication instructions
7382 let Constraints = "$src1 = $dst" in {
7383 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7384            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7385            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7386            [(set VR128:$dst,
7387              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7388
7389 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7390            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7391            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7392            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7393                               (memopv2i64 addr:$src2), imm:$src3))]>;
7394 } // Constraints = "$src1 = $dst"
7395
7396
7397 multiclass pclmul_alias<string asm, int immop> {
7398   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7399                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7400
7401   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7402                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7403
7404   def : InstAlias<!strconcat("vpclmul", asm,
7405                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7406                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7407
7408   def : InstAlias<!strconcat("vpclmul", asm,
7409                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7410                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7411 }
7412 defm : pclmul_alias<"hqhq", 0x11>;
7413 defm : pclmul_alias<"hqlq", 0x01>;
7414 defm : pclmul_alias<"lqhq", 0x10>;
7415 defm : pclmul_alias<"lqlq", 0x00>;
7416
7417 //===----------------------------------------------------------------------===//
7418 // SSE4A Instructions
7419 //===----------------------------------------------------------------------===//
7420
7421 let Predicates = [HasSSE4A] in {
7422
7423 let Constraints = "$src = $dst" in {
7424 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7425                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7426                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7427                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7428                                     imm:$idx))]>, TB, OpSize;
7429 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7430               (ins VR128:$src, VR128:$mask),
7431               "extrq\t{$mask, $src|$src, $mask}",
7432               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7433                                  VR128:$mask))]>, TB, OpSize;
7434
7435 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7436                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7437                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7438                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7439                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7440 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7441                  (ins VR128:$src, VR128:$mask),
7442                  "insertq\t{$mask, $src|$src, $mask}",
7443                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7444                                     VR128:$mask))]>, XD;
7445 }
7446
7447 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7448                 "movntss\t{$src, $dst|$dst, $src}",
7449                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7450
7451 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7452                 "movntsd\t{$src, $dst|$dst, $src}",
7453                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7454 }
7455
7456 //===----------------------------------------------------------------------===//
7457 // AVX Instructions
7458 //===----------------------------------------------------------------------===//
7459
7460 //===----------------------------------------------------------------------===//
7461 // VBROADCAST - Load from memory and broadcast to all elements of the
7462 //              destination operand
7463 //
7464 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7465                     X86MemOperand x86memop, Intrinsic Int> :
7466   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7467         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7468         [(set RC:$dst, (Int addr:$src))]>, VEX;
7469
7470 // AVX2 adds register forms
7471 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7472                          Intrinsic Int> :
7473   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7474          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7475          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7476
7477 let ExeDomain = SSEPackedSingle in {
7478   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7479                                       int_x86_avx_vbroadcast_ss>;
7480   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7481                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7482 }
7483 let ExeDomain = SSEPackedDouble in
7484 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7485                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7486 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7487                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7488
7489 let ExeDomain = SSEPackedSingle in {
7490   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7491                                            int_x86_avx2_vbroadcast_ss_ps>;
7492   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7493                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7494 }
7495 let ExeDomain = SSEPackedDouble in
7496 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7497                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7498
7499 let Predicates = [HasAVX2] in
7500 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7501                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7502
7503 let Predicates = [HasAVX] in
7504 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7505           (VBROADCASTF128 addr:$src)>;
7506
7507
7508 //===----------------------------------------------------------------------===//
7509 // VINSERTF128 - Insert packed floating-point values
7510 //
7511 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7512 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7513           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7514           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7515           []>, VEX_4V, VEX_L;
7516 let mayLoad = 1 in
7517 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7518           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7519           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7520           []>, VEX_4V, VEX_L;
7521 }
7522
7523 let Predicates = [HasAVX] in {
7524 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7525                                    (iPTR imm)),
7526           (VINSERTF128rr VR256:$src1, VR128:$src2,
7527                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7528 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7529                                    (iPTR imm)),
7530           (VINSERTF128rr VR256:$src1, VR128:$src2,
7531                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7532
7533 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7534                                    (iPTR imm)),
7535           (VINSERTF128rm VR256:$src1, addr:$src2,
7536                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7537 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7538                                    (iPTR imm)),
7539           (VINSERTF128rm VR256:$src1, addr:$src2,
7540                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7541 }
7542
7543 let Predicates = [HasAVX1Only] in {
7544 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7545                                    (iPTR imm)),
7546           (VINSERTF128rr VR256:$src1, VR128:$src2,
7547                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7548 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7549                                    (iPTR imm)),
7550           (VINSERTF128rr VR256:$src1, VR128:$src2,
7551                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7552 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7553                                    (iPTR imm)),
7554           (VINSERTF128rr VR256:$src1, VR128:$src2,
7555                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7556 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7557                                    (iPTR imm)),
7558           (VINSERTF128rr VR256:$src1, VR128:$src2,
7559                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7560
7561 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7562                                    (iPTR imm)),
7563           (VINSERTF128rm VR256:$src1, addr:$src2,
7564                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7565 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7566                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7567                                    (iPTR imm)),
7568           (VINSERTF128rm VR256:$src1, addr:$src2,
7569                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7570 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7571                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7572                                    (iPTR imm)),
7573           (VINSERTF128rm VR256:$src1, addr:$src2,
7574                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7575 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7576                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7577                                    (iPTR imm)),
7578           (VINSERTF128rm VR256:$src1, addr:$src2,
7579                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7580 }
7581
7582 //===----------------------------------------------------------------------===//
7583 // VEXTRACTF128 - Extract packed floating-point values
7584 //
7585 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7586 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7587           (ins VR256:$src1, i8imm:$src2),
7588           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7589           []>, VEX, VEX_L;
7590 let mayStore = 1 in
7591 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7592           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7593           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7594           []>, VEX, VEX_L;
7595 }
7596
7597 // AVX1 patterns
7598 let Predicates = [HasAVX] in {
7599 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7600           (v4f32 (VEXTRACTF128rr
7601                     (v8f32 VR256:$src1),
7602                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7603 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7604           (v2f64 (VEXTRACTF128rr
7605                     (v4f64 VR256:$src1),
7606                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7607
7608 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7609                                 (iPTR imm))), addr:$dst),
7610           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7611            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7612 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7613                                 (iPTR imm))), addr:$dst),
7614           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7615            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7616 }
7617
7618 let Predicates = [HasAVX1Only] in {
7619 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7620           (v2i64 (VEXTRACTF128rr
7621                   (v4i64 VR256:$src1),
7622                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7623 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7624           (v4i32 (VEXTRACTF128rr
7625                   (v8i32 VR256:$src1),
7626                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7627 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7628           (v8i16 (VEXTRACTF128rr
7629                   (v16i16 VR256:$src1),
7630                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7631 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7632           (v16i8 (VEXTRACTF128rr
7633                   (v32i8 VR256:$src1),
7634                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7635
7636 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7637                                 (iPTR imm))), addr:$dst),
7638           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7639            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7640 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7641                                 (iPTR imm))), addr:$dst),
7642           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7643            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7644 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7645                                 (iPTR imm))), addr:$dst),
7646           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7647            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7648 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7649                                 (iPTR imm))), addr:$dst),
7650           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7651            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7652 }
7653
7654 //===----------------------------------------------------------------------===//
7655 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7656 //
7657 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7658                           Intrinsic IntLd, Intrinsic IntLd256,
7659                           Intrinsic IntSt, Intrinsic IntSt256> {
7660   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7661              (ins VR128:$src1, f128mem:$src2),
7662              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7663              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7664              VEX_4V;
7665   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7666              (ins VR256:$src1, f256mem:$src2),
7667              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7668              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7669              VEX_4V, VEX_L;
7670   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7671              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7672              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7673              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7674   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7675              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7676              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7677              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7678 }
7679
7680 let ExeDomain = SSEPackedSingle in
7681 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7682                                  int_x86_avx_maskload_ps,
7683                                  int_x86_avx_maskload_ps_256,
7684                                  int_x86_avx_maskstore_ps,
7685                                  int_x86_avx_maskstore_ps_256>;
7686 let ExeDomain = SSEPackedDouble in
7687 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7688                                  int_x86_avx_maskload_pd,
7689                                  int_x86_avx_maskload_pd_256,
7690                                  int_x86_avx_maskstore_pd,
7691                                  int_x86_avx_maskstore_pd_256>;
7692
7693 //===----------------------------------------------------------------------===//
7694 // VPERMIL - Permute Single and Double Floating-Point Values
7695 //
7696 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7697                       RegisterClass RC, X86MemOperand x86memop_f,
7698                       X86MemOperand x86memop_i, PatFrag i_frag,
7699                       Intrinsic IntVar, ValueType vt> {
7700   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7701              (ins RC:$src1, RC:$src2),
7702              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7703              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7704   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7705              (ins RC:$src1, x86memop_i:$src2),
7706              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7707              [(set RC:$dst, (IntVar RC:$src1,
7708                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7709
7710   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7711              (ins RC:$src1, i8imm:$src2),
7712              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7713              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7714   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7715              (ins x86memop_f:$src1, i8imm:$src2),
7716              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7717              [(set RC:$dst,
7718                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7719 }
7720
7721 let ExeDomain = SSEPackedSingle in {
7722   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7723                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7724   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7725                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7726 }
7727 let ExeDomain = SSEPackedDouble in {
7728   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7729                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7730   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7731                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7732 }
7733
7734 let Predicates = [HasAVX] in {
7735 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7736           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7737 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7738           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7739 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7740                                (i8 imm:$imm))),
7741           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7742 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7743           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7744
7745 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7746           (VPERMILPDri VR128:$src1, imm:$imm)>;
7747 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7748           (VPERMILPDmi addr:$src1, imm:$imm)>;
7749 }
7750
7751 //===----------------------------------------------------------------------===//
7752 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7753 //
7754 let ExeDomain = SSEPackedSingle in {
7755 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7756           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7757           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7758           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7759                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7760 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7761           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7762           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7763           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7764                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7765 }
7766
7767 let Predicates = [HasAVX] in {
7768 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7769           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7770 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7771                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7772           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7773 }
7774
7775 let Predicates = [HasAVX1Only] in {
7776 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7777           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7778 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7779           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7780 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7781           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7782 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7783           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7784
7785 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7786                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7787           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7788 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7789                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7790           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7791 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7792                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7793           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7794 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7795                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7796           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7797 }
7798
7799 //===----------------------------------------------------------------------===//
7800 // VZERO - Zero YMM registers
7801 //
7802 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7803             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7804   // Zero All YMM registers
7805   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7806                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7807
7808   // Zero Upper bits of YMM registers
7809   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7810                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7811 }
7812
7813 //===----------------------------------------------------------------------===//
7814 // Half precision conversion instructions
7815 //===----------------------------------------------------------------------===//
7816 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7817   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7818              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7819              [(set RC:$dst, (Int VR128:$src))]>,
7820              T8, OpSize, VEX;
7821   let neverHasSideEffects = 1, mayLoad = 1 in
7822   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7823              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7824 }
7825
7826 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7827   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7828                (ins RC:$src1, i32i8imm:$src2),
7829                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7830                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7831                TA, OpSize, VEX;
7832   let neverHasSideEffects = 1, mayStore = 1 in
7833   def mr : Ii8<0x1D, MRMDestMem, (outs),
7834                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7835                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7836                TA, OpSize, VEX;
7837 }
7838
7839 let Predicates = [HasAVX, HasF16C] in {
7840   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7841   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7842   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7843   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7844 }
7845
7846 //===----------------------------------------------------------------------===//
7847 // AVX2 Instructions
7848 //===----------------------------------------------------------------------===//
7849
7850 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7851 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7852                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7853                  X86MemOperand x86memop> {
7854   let isCommutable = 1 in
7855   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7856         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7857         !strconcat(OpcodeStr,
7858             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7859         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7860         VEX_4V;
7861   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7862         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7863         !strconcat(OpcodeStr,
7864             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7865         [(set RC:$dst,
7866           (IntId RC:$src1,
7867            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7868         VEX_4V;
7869 }
7870
7871 let isCommutable = 0 in {
7872 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7873                                    VR128, memopv2i64, i128mem>;
7874 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7875                                     VR256, memopv4i64, i256mem>, VEX_L;
7876 }
7877
7878 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7879                   imm:$mask)),
7880           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7881 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7882                   imm:$mask)),
7883           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7884
7885 //===----------------------------------------------------------------------===//
7886 // VPBROADCAST - Load from memory and broadcast to all elements of the
7887 //               destination operand
7888 //
7889 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7890                           X86MemOperand x86memop, PatFrag ld_frag,
7891                           Intrinsic Int128, Intrinsic Int256> {
7892   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7893                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7894                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7895   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7896                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7897                   [(set VR128:$dst,
7898                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7899   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7900                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7901                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7902   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7903                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7904                    [(set VR256:$dst,
7905                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7906                    VEX, VEX_L;
7907 }
7908
7909 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7910                                     int_x86_avx2_pbroadcastb_128,
7911                                     int_x86_avx2_pbroadcastb_256>;
7912 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7913                                     int_x86_avx2_pbroadcastw_128,
7914                                     int_x86_avx2_pbroadcastw_256>;
7915 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7916                                     int_x86_avx2_pbroadcastd_128,
7917                                     int_x86_avx2_pbroadcastd_256>;
7918 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7919                                     int_x86_avx2_pbroadcastq_128,
7920                                     int_x86_avx2_pbroadcastq_256>;
7921
7922 let Predicates = [HasAVX2] in {
7923   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7924           (VPBROADCASTBrm addr:$src)>;
7925   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7926           (VPBROADCASTBYrm addr:$src)>;
7927   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7928           (VPBROADCASTWrm addr:$src)>;
7929   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7930           (VPBROADCASTWYrm addr:$src)>;
7931   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7932           (VPBROADCASTDrm addr:$src)>;
7933   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7934           (VPBROADCASTDYrm addr:$src)>;
7935   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7936           (VPBROADCASTQrm addr:$src)>;
7937   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7938           (VPBROADCASTQYrm addr:$src)>;
7939
7940   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7941           (VPBROADCASTBrr VR128:$src)>;
7942   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7943           (VPBROADCASTBYrr VR128:$src)>;
7944   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7945           (VPBROADCASTWrr VR128:$src)>;
7946   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7947           (VPBROADCASTWYrr VR128:$src)>;
7948   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7949           (VPBROADCASTDrr VR128:$src)>;
7950   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7951           (VPBROADCASTDYrr VR128:$src)>;
7952   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7953           (VPBROADCASTQrr VR128:$src)>;
7954   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7955           (VPBROADCASTQYrr VR128:$src)>;
7956   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7957           (VBROADCASTSSrr VR128:$src)>;
7958   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7959           (VBROADCASTSSYrr VR128:$src)>;
7960   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7961           (VPBROADCASTQrr VR128:$src)>;
7962   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7963           (VBROADCASTSDYrr VR128:$src)>;
7964
7965   // Provide fallback in case the load node that is used in the patterns above
7966   // is used by additional users, which prevents the pattern selection.
7967   let AddedComplexity = 20 in {
7968     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7969               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7970     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7971               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7972     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7973               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7974
7975     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7976               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7977     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7978               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7979     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7980               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7981   }
7982 }
7983
7984 // AVX1 broadcast patterns
7985 let Predicates = [HasAVX1Only] in {
7986 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7987           (VBROADCASTSSYrm addr:$src)>;
7988 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7989           (VBROADCASTSDYrm addr:$src)>;
7990 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7991           (VBROADCASTSSrm addr:$src)>;
7992 }
7993
7994 let Predicates = [HasAVX] in {
7995 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7996           (VBROADCASTSSYrm addr:$src)>;
7997 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7998           (VBROADCASTSDYrm addr:$src)>;
7999 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
8000           (VBROADCASTSSrm addr:$src)>;
8001
8002   // Provide fallback in case the load node that is used in the patterns above
8003   // is used by additional users, which prevents the pattern selection.
8004   let AddedComplexity = 20 in {
8005   // 128bit broadcasts:
8006   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
8007             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
8008   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
8009             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
8010               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
8011               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
8012   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
8013             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
8014               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
8015               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
8016
8017   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
8018             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
8019   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
8020             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
8021               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
8022               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
8023   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
8024             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
8025               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
8026               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
8027   }
8028 }
8029
8030 //===----------------------------------------------------------------------===//
8031 // VPERM - Permute instructions
8032 //
8033
8034 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8035                      ValueType OpVT> {
8036   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8037                    (ins VR256:$src1, VR256:$src2),
8038                    !strconcat(OpcodeStr,
8039                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8040                    [(set VR256:$dst,
8041                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
8042                    VEX_4V, VEX_L;
8043   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8044                    (ins VR256:$src1, i256mem:$src2),
8045                    !strconcat(OpcodeStr,
8046                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8047                    [(set VR256:$dst,
8048                      (OpVT (X86VPermv VR256:$src1,
8049                             (bitconvert (mem_frag addr:$src2)))))]>,
8050                    VEX_4V, VEX_L;
8051 }
8052
8053 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
8054 let ExeDomain = SSEPackedSingle in
8055 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
8056
8057 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
8058                          ValueType OpVT> {
8059   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
8060                      (ins VR256:$src1, i8imm:$src2),
8061                      !strconcat(OpcodeStr,
8062                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8063                      [(set VR256:$dst,
8064                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
8065                      VEX, VEX_L;
8066   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
8067                      (ins i256mem:$src1, i8imm:$src2),
8068                      !strconcat(OpcodeStr,
8069                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8070                      [(set VR256:$dst,
8071                        (OpVT (X86VPermi (mem_frag addr:$src1),
8072                               (i8 imm:$src2))))]>, VEX, VEX_L;
8073 }
8074
8075 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
8076 let ExeDomain = SSEPackedDouble in
8077 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
8078
8079 //===----------------------------------------------------------------------===//
8080 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
8081 //
8082 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
8083           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
8084           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8085           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
8086                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
8087 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
8088           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
8089           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8090           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
8091                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
8092
8093 let Predicates = [HasAVX2] in {
8094 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8095           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8096 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8097           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8098 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
8099           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
8100
8101 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
8102                   (i8 imm:$imm))),
8103           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8104 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
8105                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
8106           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8107 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
8108                   (i8 imm:$imm))),
8109           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
8110 }
8111
8112
8113 //===----------------------------------------------------------------------===//
8114 // VINSERTI128 - Insert packed integer values
8115 //
8116 let neverHasSideEffects = 1 in {
8117 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
8118           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
8119           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8120           []>, VEX_4V, VEX_L;
8121 let mayLoad = 1 in
8122 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
8123           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
8124           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
8125           []>, VEX_4V, VEX_L;
8126 }
8127
8128 let Predicates = [HasAVX2] in {
8129 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
8130                                    (iPTR imm)),
8131           (VINSERTI128rr VR256:$src1, VR128:$src2,
8132                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8133 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
8134                                    (iPTR imm)),
8135           (VINSERTI128rr VR256:$src1, VR128:$src2,
8136                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8137 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
8138                                    (iPTR imm)),
8139           (VINSERTI128rr VR256:$src1, VR128:$src2,
8140                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8141 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
8142                                    (iPTR imm)),
8143           (VINSERTI128rr VR256:$src1, VR128:$src2,
8144                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8145
8146 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
8147                                    (iPTR imm)),
8148           (VINSERTI128rm VR256:$src1, addr:$src2,
8149                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8150 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
8151                                    (bc_v4i32 (memopv2i64 addr:$src2)),
8152                                    (iPTR imm)),
8153           (VINSERTI128rm VR256:$src1, addr:$src2,
8154                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8155 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
8156                                    (bc_v16i8 (memopv2i64 addr:$src2)),
8157                                    (iPTR imm)),
8158           (VINSERTI128rm VR256:$src1, addr:$src2,
8159                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8160 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
8161                                    (bc_v8i16 (memopv2i64 addr:$src2)),
8162                                    (iPTR imm)),
8163           (VINSERTI128rm VR256:$src1, addr:$src2,
8164                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
8165 }
8166
8167 //===----------------------------------------------------------------------===//
8168 // VEXTRACTI128 - Extract packed integer values
8169 //
8170 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
8171           (ins VR256:$src1, i8imm:$src2),
8172           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
8173           [(set VR128:$dst,
8174             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
8175           VEX, VEX_L;
8176 let neverHasSideEffects = 1, mayStore = 1 in
8177 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
8178           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
8179           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8180           VEX, VEX_L;
8181
8182 let Predicates = [HasAVX2] in {
8183 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8184           (v2i64 (VEXTRACTI128rr
8185                     (v4i64 VR256:$src1),
8186                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8187 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8188           (v4i32 (VEXTRACTI128rr
8189                     (v8i32 VR256:$src1),
8190                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8191 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8192           (v8i16 (VEXTRACTI128rr
8193                     (v16i16 VR256:$src1),
8194                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8195 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8196           (v16i8 (VEXTRACTI128rr
8197                     (v32i8 VR256:$src1),
8198                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8199
8200 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
8201                                 (iPTR imm))), addr:$dst),
8202           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8203            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8204 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
8205                                 (iPTR imm))), addr:$dst),
8206           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8207            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8208 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
8209                                 (iPTR imm))), addr:$dst),
8210           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8211            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8212 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
8213                                 (iPTR imm))), addr:$dst),
8214           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8215            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8216 }
8217
8218 //===----------------------------------------------------------------------===//
8219 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8220 //
8221 multiclass avx2_pmovmask<string OpcodeStr,
8222                          Intrinsic IntLd128, Intrinsic IntLd256,
8223                          Intrinsic IntSt128, Intrinsic IntSt256> {
8224   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8225              (ins VR128:$src1, i128mem:$src2),
8226              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8227              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8228   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8229              (ins VR256:$src1, i256mem:$src2),
8230              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8231              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8232              VEX_4V, VEX_L;
8233   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8234              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8235              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8236              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8237   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8238              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8239              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8240              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8241 }
8242
8243 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8244                                 int_x86_avx2_maskload_d,
8245                                 int_x86_avx2_maskload_d_256,
8246                                 int_x86_avx2_maskstore_d,
8247                                 int_x86_avx2_maskstore_d_256>;
8248 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8249                                 int_x86_avx2_maskload_q,
8250                                 int_x86_avx2_maskload_q_256,
8251                                 int_x86_avx2_maskstore_q,
8252                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8253
8254
8255 //===----------------------------------------------------------------------===//
8256 // Variable Bit Shifts
8257 //
8258 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8259                           ValueType vt128, ValueType vt256> {
8260   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8261              (ins VR128:$src1, VR128:$src2),
8262              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8263              [(set VR128:$dst,
8264                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8265              VEX_4V;
8266   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8267              (ins VR128:$src1, i128mem:$src2),
8268              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8269              [(set VR128:$dst,
8270                (vt128 (OpNode VR128:$src1,
8271                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8272              VEX_4V;
8273   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8274              (ins VR256:$src1, VR256:$src2),
8275              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8276              [(set VR256:$dst,
8277                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8278              VEX_4V, VEX_L;
8279   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8280              (ins VR256:$src1, i256mem:$src2),
8281              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8282              [(set VR256:$dst,
8283                (vt256 (OpNode VR256:$src1,
8284                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8285              VEX_4V, VEX_L;
8286 }
8287
8288 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8289 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8290 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8291 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8292 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8293
8294 //===----------------------------------------------------------------------===//
8295 // VGATHER - GATHER Operations
8296 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8297                        X86MemOperand memop128, X86MemOperand memop256> {
8298   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8299             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8300             !strconcat(OpcodeStr,
8301               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8302             []>, VEX_4VOp3;
8303   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8304             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8305             !strconcat(OpcodeStr,
8306               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8307             []>, VEX_4VOp3, VEX_L;
8308 }
8309
8310 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8311   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8312   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8313   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8314   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8315   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8316   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8317   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8318   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8319 }