lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_DEFAULT, d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
  77           IIC_DEFAULT, d>;
  78 }
  79
  80 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  81 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  82                                       string OpcodeStr, X86MemOperand x86memop,
  83                                       list<dag> pat_rr, list<dag> pat_rm,
  84                                       bit Is2Addr = 1,
  85                                       bit rr_hasSideEffects = 0> {
  86   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  87     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  88        !if(Is2Addr,
  89            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  90            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  91        pat_rr, IIC_DEFAULT, d>;
  92   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  93        !if(Is2Addr,
  94            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  95            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  96        pat_rm, IIC_DEFAULT, d>;
  97 }
  98
  99 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 100 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 101                            string asm, string SSEVer, string FPSizeStr,
 102                            X86MemOperand x86memop, PatFrag mem_frag,
 103                            Domain d, bit Is2Addr = 1> {
 104   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 105        !if(Is2Addr,
 106            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 107            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 108            [(set RC:$dst, (!cast<Intrinsic>(
 109                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 110                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 111   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 112        !if(Is2Addr,
 113            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 114            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 115        [(set RC:$dst, (!cast<Intrinsic>(
 116                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 117              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 118 }
 119
 120 //===----------------------------------------------------------------------===//
 121 //  Non-instruction patterns
 122 //===----------------------------------------------------------------------===//
 123
 124 // A vector extract of the first f32/f64 position is a subregister copy
 125 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 126           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 127 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 128           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 129
 130 // A 128-bit subvector extract from the first 256-bit vector position
 131 // is a subregister copy that needs no instruction.
 132 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 133           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 134 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 135           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 136
 137 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 138           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 139 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 140           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 141
 142 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 143           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 144 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 145           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 146
 147 // A 128-bit subvector insert to the first 256-bit vector position
 148 // is a subregister copy that needs no instruction.
 149 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 150           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 151 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 152           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 153 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 154           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 155 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 156           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 157 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 158           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 159 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 160           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 161
 162 // Implicitly promote a 32-bit scalar to a vector.
 163 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 164           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 165 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 166           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 167 // Implicitly promote a 64-bit scalar to a vector.
 168 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 169           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 170 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 171           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 172
 173 // Bitcasts between 128-bit vector types. Return the original type since
 174 // no instruction is needed for the conversion
 175 let Predicates = [HasSSE2] in {
 176   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 205   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 206 }
 207
 208 // Bitcasts between 256-bit vector types. Return the original type since
 209 // no instruction is needed for the conversion
 210 let Predicates = [HasAVX] in {
 211   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 215   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 220   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 225   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 230   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 240   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 241 }
 242
 243 // Alias instructions that map fld0 to pxor for sse.
 244 // This is expanded by ExpandPostRAPseudos.
 245 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 246     isPseudo = 1 in {
 247   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 248                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 249   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 250                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 251 }
 252
 253 //===----------------------------------------------------------------------===//
 254 // AVX & SSE - Zero/One Vectors
 255 //===----------------------------------------------------------------------===//
 256
 257 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 258 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 259 // swizzled by ExecutionDepsFix to pxor.
 260 // We set canFoldAsLoad because this can be converted to a constant-pool
 261 // load of an all-zeros value if folding it would be beneficial.
 262 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 263     isPseudo = 1, neverHasSideEffects = 1 in {
 264 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 265 }
 266
 267 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 272 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 273
 274
 275 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 276 // and doesn't need it because on sandy bridge the register is set to zero
 277 // at the rename stage without using any execution unit, so SET0PSY
 278 // and SET0PDY can be used for vector int instructions without penalty
 279 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 280 // JIT implementatioan, it does not expand the instructions below like
 281 // X86MCInstLower does.
 282 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 283     isCodeGenOnly = 1 in {
 284 let Predicates = [HasAVX] in {
 285 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 287 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 288                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 289 }
 290 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 291 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 292                    []>, VEX_4V;
 293 }
 294
 295 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 296   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 297   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 298   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 299   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 300 }
 301
 302 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 303 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 304 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 307
 308 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 309 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 310           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 311
 312 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 313 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 314           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 315
 316 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 317 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 318           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 319
 320 // We set canFoldAsLoad because this can be converted to a constant-pool
 321 // load of an all-ones value if folding it would be beneficial.
 322 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 323 // JIT implementation, it does not expand the instructions below like
 324 // X86MCInstLower does.
 325 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 326     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 327   let Predicates = [HasAVX] in
 328   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 329                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 330   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 331                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 332   let Predicates = [HasAVX2] in
 333   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 334                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 335 }
 336
 337
 338 //===----------------------------------------------------------------------===//
 339 // SSE 1 & 2 - Move FP Scalar Instructions
 340 //
 341 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 342 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 343 // is used instead. Register-to-register movss/movsd is not modeled as an
 344 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 345 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 346 //===----------------------------------------------------------------------===//
 347
 348 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 349       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 350       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 351
 352 // Loading from memory automatically zeroing upper bits.
 353 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 354                     PatFrag mem_pat, string OpcodeStr> :
 355       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 356          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 357                         [(set RC:$dst, (mem_pat addr:$src))]>;
 358
 359 // AVX
 360 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 361                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 362                 VEX_LIG;
 363 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 364                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 365                 VEX_LIG;
 366
 367 // For the disassembler
 368 let isCodeGenOnly = 1 in {
 369   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 370                         (ins VR128:$src1, FR32:$src2),
 371                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 372                         XS, VEX_4V, VEX_LIG;
 373   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 374                         (ins VR128:$src1, FR64:$src2),
 375                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 376                         XD, VEX_4V, VEX_LIG;
 377 }
 378
 379 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 380   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 381                  VEX_LIG;
 382   let AddedComplexity = 20 in
 383     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 384                    VEX_LIG;
 385 }
 386
 387 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 388                   "movss\t{$src, $dst|$dst, $src}",
 389                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 390 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 391                   "movsd\t{$src, $dst|$dst, $src}",
 392                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 393
 394 // SSE1 & 2
 395 let Constraints = "$src1 = $dst" in {
 396   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 397                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 398   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 399                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 400
 401   // For the disassembler
 402   let isCodeGenOnly = 1 in {
 403     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 404                          (ins VR128:$src1, FR32:$src2),
 405                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 406     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 407                          (ins VR128:$src1, FR64:$src2),
 408                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 409   }
 410 }
 411
 412 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 413   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 414
 415   let AddedComplexity = 20 in
 416     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 417 }
 418
 419 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 420                   "movss\t{$src, $dst|$dst, $src}",
 421                   [(store FR32:$src, addr:$dst)]>;
 422 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 423                   "movsd\t{$src, $dst|$dst, $src}",
 424                   [(store FR64:$src, addr:$dst)]>;
 425
 426 // Patterns
 427 let Predicates = [HasAVX] in {
 428   let AddedComplexity = 15 in {
 429   // Extract the low 32-bit value from one vector and insert it into another.
 430   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 431             (VMOVSSrr (v4f32 VR128:$src1),
 432                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 433   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 434             (VMOVSSrr (v4i32 VR128:$src1),
 435                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 436
 437   // Extract the low 64-bit value from one vector and insert it into another.
 438   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 439             (VMOVSDrr (v2f64 VR128:$src1),
 440                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 441   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 442             (VMOVSDrr (v2i64 VR128:$src1),
 443                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 444
 445   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 446   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 447             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 448   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 449             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 450
 451   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 452   // MOVS{S,D} to the lower bits.
 453   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 454             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 455   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 456             (VMOVSSrr (v4f32 (V_SET0)),
 457                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 458   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 459             (VMOVSSrr (v4i32 (V_SET0)),
 460                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 461   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 462             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 463
 464   // Move low f32 and clear high bits.
 465   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 466             (SUBREG_TO_REG (i32 0),
 467               (VMOVSSrr (v4f32 (V_SET0)),
 468                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 469   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 470             (SUBREG_TO_REG (i32 0),
 471               (VMOVSSrr (v4i32 (V_SET0)),
 472                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 473   }
 474
 475   let AddedComplexity = 20 in {
 476   // MOVSSrm zeros the high parts of the register; represent this
 477   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 478   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 479             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 480   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 481             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 482   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 483             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 484
 485   // MOVSDrm zeros the high parts of the register; represent this
 486   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 487   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 488             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 489   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 490             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 491   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 492             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 493   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 494             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 495   def : Pat<(v2f64 (X86vzload addr:$src)),
 496             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 497
 498   // Represent the same patterns above but in the form they appear for
 499   // 256-bit types
 500   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 501                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 502             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 503   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 504                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 505             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 506   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 507                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 508             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 509   }
 510   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 511                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 512             (SUBREG_TO_REG (i32 0),
 513                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 514                            sub_xmm)>;
 515   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 516                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 517             (SUBREG_TO_REG (i64 0),
 518                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 519                            sub_xmm)>;
 520   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 521                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 522             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 523
 524   // Move low f64 and clear high bits.
 525   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 526             (SUBREG_TO_REG (i32 0),
 527               (VMOVSDrr (v2f64 (V_SET0)),
 528                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 529
 530   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 531             (SUBREG_TO_REG (i32 0),
 532               (VMOVSDrr (v2i64 (V_SET0)),
 533                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 534
 535 // Extract and store.
 536   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 537                    addr:$dst),
 538             (VMOVSSmr addr:$dst,
 539                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 540   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 541                    addr:$dst),
 542             (VMOVSDmr addr:$dst,
 543                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 544
 545   // Shuffle with VMOVSS
 546   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 547             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 548   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 549             (VMOVSSrr (v4i32 VR128:$src1),
 550                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 551   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 552             (VMOVSSrr (v4f32 VR128:$src1),
 553                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 554
 555   // 256-bit variants
 556   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 557             (SUBREG_TO_REG (i32 0),
 558                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 559                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 560   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 561             (SUBREG_TO_REG (i32 0),
 562                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 563                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 564
 565   // Shuffle with VMOVSD
 566   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 567             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 568   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 569             (VMOVSDrr (v2i64 VR128:$src1),
 570                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 571   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 572             (VMOVSDrr (v2f64 VR128:$src1),
 573                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 574   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 575             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 576                                                    sub_sd))>;
 577   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 578             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 579                                                    sub_sd))>;
 580
 581   // 256-bit variants
 582   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 583             (SUBREG_TO_REG (i32 0),
 584                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 585                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 586   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 587             (SUBREG_TO_REG (i32 0),
 588                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 589                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 590
 591
 592   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 593   // is during lowering, where it's not possible to recognize the fold cause
 594   // it has two uses through a bitcast. One use disappears at isel time and the
 595   // fold opportunity reappears.
 596   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 597             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 598                                                    sub_sd))>;
 599   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 600             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 601                                                    sub_sd))>;
 602   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 603             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 604                                                    sub_sd))>;
 605   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 606             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 607                                                    sub_sd))>;
 608 }
 609
 610 let Predicates = [HasSSE1] in {
 611   let AddedComplexity = 15 in {
 612   // Extract the low 32-bit value from one vector and insert it into another.
 613   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 614             (MOVSSrr (v4f32 VR128:$src1),
 615                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 616   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 617             (MOVSSrr (v4i32 VR128:$src1),
 618                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 619
 620   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 621   // MOVSS to the lower bits.
 622   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 623             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 624   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 625             (MOVSSrr (v4f32 (V_SET0)),
 626                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 627   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 628             (MOVSSrr (v4i32 (V_SET0)),
 629                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 630   }
 631
 632   let AddedComplexity = 20 in {
 633   // MOVSSrm zeros the high parts of the register; represent this
 634   // with SUBREG_TO_REG.
 635   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 636             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 637   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 638             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 639   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 640             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 641   }
 642
 643   // Extract and store.
 644   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 645                    addr:$dst),
 646             (MOVSSmr addr:$dst,
 647                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 648
 649   // Shuffle with MOVSS
 650   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 651             (MOVSSrr VR128:$src1, FR32:$src2)>;
 652   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 653             (MOVSSrr (v4i32 VR128:$src1),
 654                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 655   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (MOVSSrr (v4f32 VR128:$src1),
 657                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 658 }
 659
 660 let Predicates = [HasSSE2] in {
 661   let AddedComplexity = 15 in {
 662   // Extract the low 64-bit value from one vector and insert it into another.
 663   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 664             (MOVSDrr (v2f64 VR128:$src1),
 665                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 666   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 667             (MOVSDrr (v2i64 VR128:$src1),
 668                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 669
 670   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 671   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 672             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 673   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 674             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 675
 676   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 677   // MOVSD to the lower bits.
 678   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 679             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 680   }
 681
 682   let AddedComplexity = 20 in {
 683   // MOVSDrm zeros the high parts of the register; represent this
 684   // with SUBREG_TO_REG.
 685   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 686             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 687   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 688             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 689   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 690             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 691   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 692             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 693   def : Pat<(v2f64 (X86vzload addr:$src)),
 694             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 695   }
 696
 697   // Extract and store.
 698   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 699                    addr:$dst),
 700             (MOVSDmr addr:$dst,
 701                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 702
 703   // Shuffle with MOVSD
 704   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 705             (MOVSDrr VR128:$src1, FR64:$src2)>;
 706   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 707             (MOVSDrr (v2i64 VR128:$src1),
 708                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 709   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr (v2f64 VR128:$src1),
 711                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 712   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 713             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 714   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 715             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 716
 717   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 718   // is during lowering, where it's not possible to recognize the fold cause
 719   // it has two uses through a bitcast. One use disappears at isel time and the
 720   // fold opportunity reappears.
 721   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 722             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 723   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 724             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 725   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 726             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 727   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 728             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 729 }
 730
 731 //===----------------------------------------------------------------------===//
 732 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 733 //===----------------------------------------------------------------------===//
 734
 735 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 736                             X86MemOperand x86memop, PatFrag ld_frag,
 737                             string asm, Domain d,
 738                             bit IsReMaterializable = 1> {
 739 let neverHasSideEffects = 1 in
 740   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 741               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], IIC_DEFAULT, d>;
 742 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 743   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 744               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 745                    [(set RC:$dst, (ld_frag addr:$src))], IIC_DEFAULT, d>;
 746 }
 747
 748 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 749                               "movaps", SSEPackedSingle>, TB, VEX;
 750 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 751                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 752 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 753                               "movups", SSEPackedSingle>, TB, VEX;
 754 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 755                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 756
 757 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 758                               "movaps", SSEPackedSingle>, TB, VEX;
 759 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 760                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 761 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 762                               "movups", SSEPackedSingle>, TB, VEX;
 763 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 764                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 765 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 766                               "movaps", SSEPackedSingle>, TB;
 767 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 768                               "movapd", SSEPackedDouble>, TB, OpSize;
 769 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 770                               "movups", SSEPackedSingle>, TB;
 771 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 772                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 773
 774 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 786 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 787                    "movaps\t{$src, $dst|$dst, $src}",
 788                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 789 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 790                    "movapd\t{$src, $dst|$dst, $src}",
 791                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 792 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 793                    "movups\t{$src, $dst|$dst, $src}",
 794                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 795 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 796                    "movupd\t{$src, $dst|$dst, $src}",
 797                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 798
 799 // For disassembler
 800 let isCodeGenOnly = 1 in {
 801   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 802                           (ins VR128:$src),
 803                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 805                            (ins VR128:$src),
 806                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 808                            (ins VR128:$src),
 809                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 811                            (ins VR128:$src),
 812                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 814                             (ins VR256:$src),
 815                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 816   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 817                             (ins VR256:$src),
 818                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 819   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 820                             (ins VR256:$src),
 821                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 822   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 823                             (ins VR256:$src),
 824                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 825 }
 826
 827 let Predicates = [HasAVX] in {
 828 def : Pat<(v8i32 (X86vzmovl
 829                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 830           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 831 def : Pat<(v4i64 (X86vzmovl
 832                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 833           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 834 def : Pat<(v8f32 (X86vzmovl
 835                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 836           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 837 def : Pat<(v4f64 (X86vzmovl
 838                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 839           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 840 }
 841
 842
 843 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 844           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 845 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 846           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 847
 848 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 851 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 852                    "movapd\t{$src, $dst|$dst, $src}",
 853                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 854 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 855                    "movups\t{$src, $dst|$dst, $src}",
 856                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 857 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 858                    "movupd\t{$src, $dst|$dst, $src}",
 859                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 860
 861 // For disassembler
 862 let isCodeGenOnly = 1 in {
 863   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 864                          "movaps\t{$src, $dst|$dst, $src}", []>;
 865   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 866                          "movapd\t{$src, $dst|$dst, $src}", []>;
 867   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 868                          "movups\t{$src, $dst|$dst, $src}", []>;
 869   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 870                          "movupd\t{$src, $dst|$dst, $src}", []>;
 871 }
 872
 873 let Predicates = [HasAVX] in {
 874   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 875             (VMOVUPSmr addr:$dst, VR128:$src)>;
 876   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 877             (VMOVUPDmr addr:$dst, VR128:$src)>;
 878 }
 879
 880 let Predicates = [HasSSE1] in
 881   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 882             (MOVUPSmr addr:$dst, VR128:$src)>;
 883 let Predicates = [HasSSE2] in
 884   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 885             (MOVUPDmr addr:$dst, VR128:$src)>;
 886
 887 // Use vmovaps/vmovups for AVX integer load/store.
 888 let Predicates = [HasAVX] in {
 889   // 128-bit load/store
 890   def : Pat<(alignedloadv2i64 addr:$src),
 891             (VMOVAPSrm addr:$src)>;
 892   def : Pat<(loadv2i64 addr:$src),
 893             (VMOVUPSrm addr:$src)>;
 894
 895   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 896             (VMOVAPSmr addr:$dst, VR128:$src)>;
 897   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 898             (VMOVAPSmr addr:$dst, VR128:$src)>;
 899   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 900             (VMOVAPSmr addr:$dst, VR128:$src)>;
 901   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 902             (VMOVAPSmr addr:$dst, VR128:$src)>;
 903   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 904             (VMOVUPSmr addr:$dst, VR128:$src)>;
 905   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 906             (VMOVUPSmr addr:$dst, VR128:$src)>;
 907   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 908             (VMOVUPSmr addr:$dst, VR128:$src)>;
 909   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 910             (VMOVUPSmr addr:$dst, VR128:$src)>;
 911
 912   // 256-bit load/store
 913   def : Pat<(alignedloadv4i64 addr:$src),
 914             (VMOVAPSYrm addr:$src)>;
 915   def : Pat<(loadv4i64 addr:$src),
 916             (VMOVUPSYrm addr:$src)>;
 917   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 918             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 919   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 920             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 921   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 922             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 923   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 924             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 925   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 926             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 927   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 928             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 929   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 930             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 931   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 932             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 933 }
 934
 935 // Use movaps / movups for SSE integer load / store (one byte shorter).
 936 // The instructions selected below are then converted to MOVDQA/MOVDQU
 937 // during the SSE domain pass.
 938 let Predicates = [HasSSE1] in {
 939   def : Pat<(alignedloadv2i64 addr:$src),
 940             (MOVAPSrm addr:$src)>;
 941   def : Pat<(loadv2i64 addr:$src),
 942             (MOVUPSrm addr:$src)>;
 943
 944   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 945             (MOVAPSmr addr:$dst, VR128:$src)>;
 946   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 947             (MOVAPSmr addr:$dst, VR128:$src)>;
 948   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 949             (MOVAPSmr addr:$dst, VR128:$src)>;
 950   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 951             (MOVAPSmr addr:$dst, VR128:$src)>;
 952   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 953             (MOVUPSmr addr:$dst, VR128:$src)>;
 954   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 955             (MOVUPSmr addr:$dst, VR128:$src)>;
 956   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 957             (MOVUPSmr addr:$dst, VR128:$src)>;
 958   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 959             (MOVUPSmr addr:$dst, VR128:$src)>;
 960 }
 961
 962 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 963 // bits are disregarded. FIXME: Set encoding to pseudo!
 964 let neverHasSideEffects = 1 in {
 965 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 966                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 967 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 968                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 969 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 970                      "movaps\t{$src, $dst|$dst, $src}", []>;
 971 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 972                      "movapd\t{$src, $dst|$dst, $src}", []>;
 973 }
 974
 975 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 976 // bits are disregarded. FIXME: Set encoding to pseudo!
 977 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 978 let isCodeGenOnly = 1 in {
 979   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 980                          "movaps\t{$src, $dst|$dst, $src}",
 981                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 982   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 983                          "movapd\t{$src, $dst|$dst, $src}",
 984                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 985 }
 986 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 987                      "movaps\t{$src, $dst|$dst, $src}",
 988                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 989 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 990                      "movapd\t{$src, $dst|$dst, $src}",
 991                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 992 }
 993
 994 //===----------------------------------------------------------------------===//
 995 // SSE 1 & 2 - Move Low packed FP Instructions
 996 //===----------------------------------------------------------------------===//
 997
 998 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
 999                                  PatFrag mov_frag, string base_opc,
1000                                  string asm_opr> {
1001   def PSrm : PI<opc, MRMSrcMem,
1002          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1003          !strconcat(base_opc, "s", asm_opr),
1004      [(set RC:$dst,
1005        (mov_frag RC:$src1,
1006               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1007               IIC_DEFAULT, SSEPackedSingle>, TB;
1008
1009   def PDrm : PI<opc, MRMSrcMem,
1010          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1011          !strconcat(base_opc, "d", asm_opr),
1012      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1013                               (scalar_to_vector (loadf64 addr:$src2)))))],
1014               IIC_DEFAULT, SSEPackedDouble>, TB, OpSize;
1015 }
1016
1017 let AddedComplexity = 20 in {
1018   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1019                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1020 }
1021 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1022   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1023                                    "\t{$src2, $dst|$dst, $src2}">;
1024 }
1025
1026 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1027                    "movlps\t{$src, $dst|$dst, $src}",
1028                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1029                                  (iPTR 0))), addr:$dst)]>, VEX;
1030 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1031                    "movlpd\t{$src, $dst|$dst, $src}",
1032                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1033                                  (iPTR 0))), addr:$dst)]>, VEX;
1034 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1035                    "movlps\t{$src, $dst|$dst, $src}",
1036                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1037                                  (iPTR 0))), addr:$dst)]>;
1038 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1039                    "movlpd\t{$src, $dst|$dst, $src}",
1040                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1041                                  (iPTR 0))), addr:$dst)]>;
1042
1043 let Predicates = [HasAVX] in {
1044   let AddedComplexity = 20 in {
1045     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1046     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1047               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1048     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1049               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1050     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1051     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1053     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1054               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1055   }
1056
1057   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1058   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1059             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1060   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1061                                  VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063
1064   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1065   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1066             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1067   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1068             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1069
1070   // Shuffle with VMOVLPS
1071   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1072             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1073   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1074             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1075   def : Pat<(X86Movlps VR128:$src1,
1076                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078
1079   // Shuffle with VMOVLPD
1080   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1081             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1082   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1083             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1084   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1085                               (scalar_to_vector (loadf64 addr:$src2)))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087
1088   // Store patterns
1089   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1090                    addr:$src1),
1091             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1092   def : Pat<(store (v4i32 (X86Movlps
1093                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1096                    addr:$src1),
1097             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101 }
1102
1103 let Predicates = [HasSSE1] in {
1104   let AddedComplexity = 20 in {
1105     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1106     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1107               (MOVLPSrm VR128:$src1, addr:$src2)>;
1108     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1109               (MOVLPSrm VR128:$src1, addr:$src2)>;
1110   }
1111
1112   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1113   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1114                                  (iPTR 0))), addr:$src1),
1115             (MOVLPSmr addr:$src1, VR128:$src2)>;
1116   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1117             (MOVLPSmr addr:$src1, VR128:$src2)>;
1118   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1119                                  VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121
1122   // Shuffle with MOVLPS
1123   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1124             (MOVLPSrm VR128:$src1, addr:$src2)>;
1125   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1126             (MOVLPSrm VR128:$src1, addr:$src2)>;
1127   def : Pat<(X86Movlps VR128:$src1,
1128                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133
1134   // Store patterns
1135   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1136                                       addr:$src1),
1137             (MOVLPSmr addr:$src1, VR128:$src2)>;
1138   def : Pat<(store (v4i32 (X86Movlps
1139                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1140                               addr:$src1),
1141             (MOVLPSmr addr:$src1, VR128:$src2)>;
1142 }
1143
1144 let Predicates = [HasSSE2] in {
1145   let AddedComplexity = 20 in {
1146     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1147     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1148               (MOVLPDrm VR128:$src1, addr:$src2)>;
1149     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1150               (MOVLPDrm VR128:$src1, addr:$src2)>;
1151   }
1152
1153   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1154   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1155             (MOVLPDmr addr:$src1, VR128:$src2)>;
1156   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1157             (MOVLPDmr addr:$src1, VR128:$src2)>;
1158
1159   // Shuffle with MOVLPD
1160   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1161             (MOVLPDrm VR128:$src1, addr:$src2)>;
1162   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1163             (MOVLPDrm VR128:$src1, addr:$src2)>;
1164   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1165                               (scalar_to_vector (loadf64 addr:$src2)))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1170                            addr:$src1),
1171             (MOVLPDmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175 }
1176
1177 //===----------------------------------------------------------------------===//
1178 // SSE 1 & 2 - Move Hi packed FP Instructions
1179 //===----------------------------------------------------------------------===//
1180
1181 let AddedComplexity = 20 in {
1182   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1183                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1184 }
1185 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1186   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1187                                    "\t{$src2, $dst|$dst, $src2}">;
1188 }
1189
1190 // v2f64 extract element 1 is always custom lowered to unpack high to low
1191 // and extract element 0 so the non-store version isn't too horrible.
1192 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1193                    "movhps\t{$src, $dst|$dst, $src}",
1194                    [(store (f64 (vector_extract
1195                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1196                                          (undef)), (iPTR 0))), addr:$dst)]>,
1197                    VEX;
1198 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1199                    "movhpd\t{$src, $dst|$dst, $src}",
1200                    [(store (f64 (vector_extract
1201                                  (v2f64 (unpckh VR128:$src, (undef))),
1202                                  (iPTR 0))), addr:$dst)]>,
1203                    VEX;
1204 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1205                    "movhps\t{$src, $dst|$dst, $src}",
1206                    [(store (f64 (vector_extract
1207                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1208                                          (undef)), (iPTR 0))), addr:$dst)]>;
1209 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1210                    "movhpd\t{$src, $dst|$dst, $src}",
1211                    [(store (f64 (vector_extract
1212                                  (v2f64 (unpckh VR128:$src, (undef))),
1213                                  (iPTR 0))), addr:$dst)]>;
1214
1215 let Predicates = [HasAVX] in {
1216   // VMOVHPS patterns
1217   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1218             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1219   def : Pat<(X86Movlhps VR128:$src1,
1220                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1221             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228
1229   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1230   // is during lowering, where it's not possible to recognize the load fold
1231   // cause it has two uses through a bitcast. One use disappears at isel time
1232   // and the fold opportunity reappears.
1233   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1234                       (scalar_to_vector (loadf64 addr:$src2)))),
1235             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1236
1237   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1238   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1239                       (scalar_to_vector (loadf64 addr:$src2)))),
1240             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1241
1242   // Store patterns
1243   def : Pat<(store (f64 (vector_extract
1244             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1246             (VMOVHPSmr addr:$dst, VR128:$src)>;
1247   def : Pat<(store (f64 (vector_extract
1248             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1249             (VMOVHPDmr addr:$dst, VR128:$src)>;
1250 }
1251
1252 let Predicates = [HasSSE1] in {
1253   // MOVHPS patterns
1254   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1255             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1256   def : Pat<(X86Movlhps VR128:$src1,
1257                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1258             (MOVHPSrm VR128:$src1, addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265
1266   // Store patterns
1267   def : Pat<(store (f64 (vector_extract
1268             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1269                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1270             (MOVHPSmr addr:$dst, VR128:$src)>;
1271 }
1272
1273 let Predicates = [HasSSE2] in {
1274   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1275   // is during lowering, where it's not possible to recognize the load fold
1276   // cause it has two uses through a bitcast. One use disappears at isel time
1277   // and the fold opportunity reappears.
1278   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1279                       (scalar_to_vector (loadf64 addr:$src2)))),
1280             (MOVHPDrm VR128:$src1, addr:$src2)>;
1281
1282   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1283   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1284                       (scalar_to_vector (loadf64 addr:$src2)))),
1285             (MOVHPDrm VR128:$src1, addr:$src2)>;
1286
1287   // Store patterns
1288   def : Pat<(store (f64 (vector_extract
1289             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1290             (MOVHPDmr addr:$dst, VR128:$src)>;
1291 }
1292
1293 //===----------------------------------------------------------------------===//
1294 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1295 //===----------------------------------------------------------------------===//
1296
1297 let AddedComplexity = 20 in {
1298   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1299                                        (ins VR128:$src1, VR128:$src2),
1300                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1301                       [(set VR128:$dst,
1302                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1303                       VEX_4V;
1304   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1305                                        (ins VR128:$src1, VR128:$src2),
1306                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1307                       [(set VR128:$dst,
1308                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1309                       VEX_4V;
1310 }
1311 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1312   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1313                                        (ins VR128:$src1, VR128:$src2),
1314                       "movlhps\t{$src2, $dst|$dst, $src2}",
1315                       [(set VR128:$dst,
1316                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1317   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1318                                        (ins VR128:$src1, VR128:$src2),
1319                       "movhlps\t{$src2, $dst|$dst, $src2}",
1320                       [(set VR128:$dst,
1321                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1322 }
1323
1324 let Predicates = [HasAVX] in {
1325   // MOVLHPS patterns
1326   let AddedComplexity = 20 in {
1327     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1328               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1329     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1330               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1331
1332     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1333     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1334               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1335   }
1336   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1337             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1338   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1339             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1340   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1341             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1342
1343   // MOVHLPS patterns
1344   let AddedComplexity = 20 in {
1345     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1346     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1347               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1348
1349     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1350     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1351               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1352     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1353               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1354   }
1355
1356   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1357             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1358   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1359             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1360 }
1361
1362 let Predicates = [HasSSE1] in {
1363   // MOVLHPS patterns
1364   let AddedComplexity = 20 in {
1365     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1366               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1367     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1368               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1369
1370     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1371     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1372               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1373   }
1374   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1375             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1377             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1378   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1379             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1380
1381   // MOVHLPS patterns
1382   let AddedComplexity = 20 in {
1383     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1384     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1385               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1386
1387     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1388     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1389               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1390     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1391               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1392   }
1393
1394   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1395             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1396   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1397             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1398 }
1399
1400 //===----------------------------------------------------------------------===//
1401 // SSE 1 & 2 - Conversion Instructions
1402 //===----------------------------------------------------------------------===//
1403
1404 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1405                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1406                      string asm> {
1407   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1408                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1409   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1410                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1411 }
1412
1413 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1414                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1415                          string asm, Domain d> {
1416   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1417                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1418                         IIC_DEFAULT, d>;
1419   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1420                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1421                         IIC_DEFAULT, d>;
1422 }
1423
1424 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1425                           X86MemOperand x86memop, string asm> {
1426 let neverHasSideEffects = 1 in {
1427   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1428               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1429   let mayLoad = 1 in
1430   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1431               (ins DstRC:$src1, x86memop:$src),
1432               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1433 } // neverHasSideEffects = 1
1434 }
1435
1436 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1437                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1438                                 VEX_LIG;
1439 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1440                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1441                                 VEX_W, VEX_LIG;
1442 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1443                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1444                                 VEX_LIG;
1445 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1446                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1447                                 VEX, VEX_W, VEX_LIG;
1448
1449 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1450 // register, but the same isn't true when only using memory operands,
1451 // provide other assembly "l" and "q" forms to address this explicitly
1452 // where appropriate to do so.
1453 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1454                                   VEX_4V, VEX_LIG;
1455 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1456                                   VEX_4V, VEX_W, VEX_LIG;
1457 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1458                                   VEX_4V, VEX_LIG;
1459 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1460                                   VEX_4V, VEX_LIG;
1461 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1462                                   VEX_4V, VEX_W, VEX_LIG;
1463
1464 let Predicates = [HasAVX], AddedComplexity = 1 in {
1465   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1466             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1467   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1468             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1469   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1470             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1471   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1472             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1473
1474   def : Pat<(f32 (sint_to_fp GR32:$src)),
1475             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1476   def : Pat<(f32 (sint_to_fp GR64:$src)),
1477             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1478   def : Pat<(f64 (sint_to_fp GR32:$src)),
1479             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1480   def : Pat<(f64 (sint_to_fp GR64:$src)),
1481             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1482 }
1483
1484 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1485                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1486 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1487                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1488 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1490 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1491                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1492 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1493                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1496 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1497                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1498 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1499                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1500
1501 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1502 // and/or XMM operand(s).
1503
1504 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1505                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1506                          string asm> {
1507   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1508               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1509               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1510   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1513 }
1514
1515 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1516                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1517                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1518   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1519               !if(Is2Addr,
1520                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1521                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1522               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1523   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1524               (ins DstRC:$src1, x86memop:$src2),
1525               !if(Is2Addr,
1526                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1527                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1528               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1529 }
1530
1531 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1532                   f128mem, load, "cvtsd2si">, XD, VEX, VEX_LIG;
1533 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1534                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1535                   XD, VEX, VEX_W, VEX_LIG;
1536
1537 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1538                 f128mem, load, "cvtsd2si{l}">, XD;
1539 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1540                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1541
1542
1543 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1544           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1545 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1546           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1547           VEX_W;
1548 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1549           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1550 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1551           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1552           VEX_4V, VEX_W;
1553
1554 let Constraints = "$src1 = $dst" in {
1555   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1556                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1557                         "cvtsi2ss">, XS;
1558   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1559                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1560                         "cvtsi2ss{q}">, XS, REX_W;
1561   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1562                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1563                         "cvtsi2sd">, XD;
1564   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1565                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1566                         "cvtsi2sd">, XD, REX_W;
1567 }
1568
1569 /// SSE 1 Only
1570
1571 // Aliases for intrinsics
1572 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1573                                     f32mem, load, "cvttss2si">, XS, VEX;
1574 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1575                                     int_x86_sse_cvttss2si64, f32mem, load,
1576                                     "cvttss2si">, XS, VEX, VEX_W;
1577 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1578                                     f128mem, load, "cvttsd2si">, XD, VEX;
1579 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1580                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1581                                     "cvttsd2si">, XD, VEX, VEX_W;
1582 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1583                                     f32mem, load, "cvttss2si">, XS;
1584 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1585                                     int_x86_sse_cvttss2si64, f32mem, load,
1586                                     "cvttss2si{q}">, XS, REX_W;
1587 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1588                                     f128mem, load, "cvttsd2si">, XD;
1589 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1590                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1591                                     "cvttsd2si{q}">, XD, REX_W;
1592
1593 let Pattern = []<dag> in {
1594 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1595                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1596                                VEX, VEX_LIG;
1597 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1598                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1599                                VEX_W, VEX_LIG;
1600 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1601                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1602                                SSEPackedSingle>, TB, VEX;
1603 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1604                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1605                                SSEPackedSingle>, TB, VEX;
1606 }
1607
1608 let Pattern = []<dag> in {
1609 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1610                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1611 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1612                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1613 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1614                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1615                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1616 }
1617
1618 let Predicates = [HasAVX] in {
1619   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1620             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1621   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1622             (VCVTSS2SIrm addr:$src)>;
1623   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1624             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1625   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1626             (VCVTSS2SI64rm addr:$src)>;
1627 }
1628
1629 let Predicates = [HasSSE1] in {
1630   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1631             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1632   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1633             (CVTSS2SIrm addr:$src)>;
1634   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1635             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1636   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1637             (CVTSS2SI64rm addr:$src)>;
1638 }
1639
1640 /// SSE 2 Only
1641
1642 // Convert scalar double to scalar single
1643 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1644                        (ins FR64:$src1, FR64:$src2),
1645                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1646                       VEX_4V, VEX_LIG;
1647 let mayLoad = 1 in
1648 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1649                        (ins FR64:$src1, f64mem:$src2),
1650                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1651                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652
1653 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1654           Requires<[HasAVX]>;
1655
1656 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1657                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1658                       [(set FR32:$dst, (fround FR64:$src))]>;
1659 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1660                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1661                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1662                   Requires<[HasSSE2, OptForSize]>;
1663
1664 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1665                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1666                       XS, VEX_4V;
1667 let Constraints = "$src1 = $dst" in
1668 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1669                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1670
1671 // Convert scalar single to scalar double
1672 // SSE2 instructions with XS prefix
1673 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1674                     (ins FR32:$src1, FR32:$src2),
1675                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1676                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1677 let mayLoad = 1 in
1678 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1679                     (ins FR32:$src1, f32mem:$src2),
1680                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1681                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1682
1683 let Predicates = [HasAVX] in {
1684   def : Pat<(f64 (fextend FR32:$src)),
1685             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1686   def : Pat<(fextend (loadf32 addr:$src)),
1687             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1688   def : Pat<(extloadf32 addr:$src),
1689             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1690 }
1691
1692 def : Pat<(extloadf32 addr:$src),
1693           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1694           Requires<[HasAVX, OptForSpeed]>;
1695
1696 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1697                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1698                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1699                  Requires<[HasSSE2]>;
1700 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1701                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1702                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1703                  Requires<[HasSSE2, OptForSize]>;
1704
1705 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1706 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1707 // combine.
1708 // Since these loads aren't folded into the fextend, we have to match it
1709 // explicitly here.
1710 def : Pat<(fextend (loadf32 addr:$src)),
1711           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1712 def : Pat<(extloadf32 addr:$src),
1713           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1714
1715 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1716                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1717                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1718                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1719                                        VR128:$src2))]>, XS, VEX_4V,
1720                     Requires<[HasAVX]>;
1721 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1722                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1723                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1724                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1725                                        (load addr:$src2)))]>, XS, VEX_4V,
1726                     Requires<[HasAVX]>;
1727 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1728 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1729                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1730                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1731                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1732                                        VR128:$src2))]>, XS,
1733                     Requires<[HasSSE2]>;
1734 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1735                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1736                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1737                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1738                                        (load addr:$src2)))]>, XS,
1739                     Requires<[HasSSE2]>;
1740 }
1741
1742 // Convert doubleword to packed single/double fp
1743 // SSE2 instructions without OpSize prefix
1744 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1745                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1746                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1747                      TB, VEX, Requires<[HasAVX]>;
1748 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1749                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1750                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1751                                         (bitconvert (memopv2i64 addr:$src))))]>,
1752                      TB, VEX, Requires<[HasAVX]>;
1753 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1754                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1755                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1756                      TB, Requires<[HasSSE2]>;
1757 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1758                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1759                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1760                                         (bitconvert (memopv2i64 addr:$src))))]>,
1761                      TB, Requires<[HasSSE2]>;
1762
1763 // FIXME: why the non-intrinsic version is described as SSE3?
1764 // SSE2 instructions with XS prefix
1765 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1766                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1767                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1768                      XS, VEX, Requires<[HasAVX]>;
1769 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1770                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1771                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1772                                         (bitconvert (memopv2i64 addr:$src))))]>,
1773                      XS, VEX, Requires<[HasAVX]>;
1774 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1775                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1776                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1777                      XS, Requires<[HasSSE2]>;
1778 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1779                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1780                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1781                                         (bitconvert (memopv2i64 addr:$src))))]>,
1782                      XS, Requires<[HasSSE2]>;
1783
1784
1785 // Convert packed single/double fp to doubleword
1786 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1787                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1788 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1789                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1790 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1791                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1792 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1793                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1794 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1796 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1797                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1798
1799 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1800                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1801                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1802                         VEX;
1803 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1804                          (ins f128mem:$src),
1805                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1806                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1807                                             (memop addr:$src)))]>, VEX;
1808 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1809                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1810                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1811 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1812                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1813                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1814                                             (memop addr:$src)))]>;
1815
1816 // SSE2 packed instructions with XD prefix
1817 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1818                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1819                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1820                      XD, VEX, Requires<[HasAVX]>;
1821 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1823                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1824                                           (memop addr:$src)))]>,
1825                      XD, VEX, Requires<[HasAVX]>;
1826 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1827                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1828                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1829                      XD, Requires<[HasSSE2]>;
1830 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1831                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1832                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1833                                           (memop addr:$src)))]>,
1834                      XD, Requires<[HasSSE2]>;
1835
1836
1837 // Convert with truncation packed single/double fp to doubleword
1838 // SSE2 packed instructions with XS prefix
1839 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1841                         [(set VR128:$dst,
1842                           (int_x86_sse2_cvttps2dq VR128:$src))]>, VEX;
1843 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1844                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1845                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1846                                            (memop addr:$src)))]>, VEX;
1847 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1848                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1849                          [(set VR256:$dst,
1850                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))]>, VEX;
1851 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1852                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1853                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1854                                             (memopv8f32 addr:$src)))]>, VEX;
1855
1856 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1857                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1858                       [(set VR128:$dst,
1859                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1860 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1861                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1862                       [(set VR128:$dst,
1863                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1864
1865 let Predicates = [HasAVX] in {
1866   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1867             (Int_VCVTDQ2PSrr VR128:$src)>;
1868   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1869             (Int_VCVTDQ2PSrm addr:$src)>;
1870
1871   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1872             (VCVTTPS2DQrr VR128:$src)>;
1873   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1874             (VCVTTPS2DQrm addr:$src)>;
1875
1876   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1877             (VCVTDQ2PSYrr VR256:$src)>;
1878   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1879             (VCVTDQ2PSYrm addr:$src)>;
1880
1881   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1882             (VCVTTPS2DQYrr VR256:$src)>;
1883   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1884             (VCVTTPS2DQYrm addr:$src)>;
1885 }
1886
1887 let Predicates = [HasSSE2] in {
1888   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1889             (Int_CVTDQ2PSrr VR128:$src)>;
1890   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1891             (Int_CVTDQ2PSrm addr:$src)>;
1892
1893   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1894             (CVTTPS2DQrr VR128:$src)>;
1895   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1896             (CVTTPS2DQrm addr:$src)>;
1897 }
1898
1899 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1900                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1901                         [(set VR128:$dst,
1902                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1903 let isCodeGenOnly = 1 in
1904 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1905                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1906                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1907                                                (memop addr:$src)))]>, VEX;
1908 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1909                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1910                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1911 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1912                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1913                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1914                                         (memop addr:$src)))]>;
1915
1916 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1917 // register, but the same isn't true when using memory operands instead.
1918 // Provide other assembly rr and rm forms to address this explicitly.
1919 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1920                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1921
1922 // XMM only
1923 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1924                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1925 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1926                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1927
1928 // YMM only
1929 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1930                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1931 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1932                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1933
1934 // Convert packed single to packed double
1935 let Predicates = [HasAVX] in {
1936                   // SSE2 instructions without OpSize prefix
1937 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1938                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1939 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1940                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1941 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1942                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1943 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1944                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1945 }
1946 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1947                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1948 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1949                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1950
1951 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1952                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1953                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1954                      TB, VEX, Requires<[HasAVX]>;
1955 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1956                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1957                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1958                                           (load addr:$src)))]>,
1959                      TB, VEX, Requires<[HasAVX]>;
1960 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1961                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1962                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1963                      TB, Requires<[HasSSE2]>;
1964 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1965                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1966                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1967                                           (load addr:$src)))]>,
1968                      TB, Requires<[HasSSE2]>;
1969
1970 // Convert packed double to packed single
1971 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1972 // register, but the same isn't true when using memory operands instead.
1973 // Provide other assembly rr and rm forms to address this explicitly.
1974 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1975                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1976 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1977                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1978
1979 // XMM only
1980 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1981                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1982 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1983                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1984
1985 // YMM only
1986 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1987                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1988 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1989                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1990 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1991                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1992 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1993                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1994
1995
1996 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1997                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1998                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1999 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2000                          (ins f128mem:$src),
2001                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2002                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2003                                             (memop addr:$src)))]>;
2004 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2005                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2006                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2007 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2008                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2009                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2010                                             (memop addr:$src)))]>;
2011
2012 // AVX 256-bit register conversion intrinsics
2013 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2014 // whenever possible to avoid declaring two versions of each one.
2015 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2016           (VCVTDQ2PSYrr VR256:$src)>;
2017 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2018           (VCVTDQ2PSYrm addr:$src)>;
2019
2020 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2021           (VCVTPD2PSYrr VR256:$src)>;
2022 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2023           (VCVTPD2PSYrm addr:$src)>;
2024
2025 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2026           (VCVTPS2DQYrr VR256:$src)>;
2027 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2028           (VCVTPS2DQYrm addr:$src)>;
2029
2030 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2031           (VCVTPS2PDYrr VR128:$src)>;
2032 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2033           (VCVTPS2PDYrm addr:$src)>;
2034
2035 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2036           (VCVTTPD2DQYrr VR256:$src)>;
2037 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2038           (VCVTTPD2DQYrm addr:$src)>;
2039
2040 // Match fround and fextend for 128/256-bit conversions
2041 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2042           (VCVTPD2PSYrr VR256:$src)>;
2043 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2044           (VCVTPD2PSYrm addr:$src)>;
2045
2046 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2047           (VCVTPS2PDYrr VR128:$src)>;
2048 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2049           (VCVTPS2PDYrm addr:$src)>;
2050
2051 //===----------------------------------------------------------------------===//
2052 // SSE 1 & 2 - Compare Instructions
2053 //===----------------------------------------------------------------------===//
2054
2055 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2056 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2057                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2058                             string asm, string asm_alt> {
2059   def rr : SIi8<0xC2, MRMSrcReg,
2060                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2061                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2062   def rm : SIi8<0xC2, MRMSrcMem,
2063                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2064                 [(set RC:$dst, (OpNode (VT RC:$src1),
2065                                          (ld_frag addr:$src2), imm:$cc))]>;
2066
2067   // Accept explicit immediate argument form instead of comparison code.
2068   let neverHasSideEffects = 1 in {
2069     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2070                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2071     let mayLoad = 1 in
2072     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2073                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2074   }
2075 }
2076
2077 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2078                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2079                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2080                  XS, VEX_4V, VEX_LIG;
2081 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2082                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2083                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2084                  XD, VEX_4V, VEX_LIG;
2085
2086 let Constraints = "$src1 = $dst" in {
2087   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2088                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2089                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2090                   XS;
2091   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2092                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2093                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2094                   XD;
2095 }
2096
2097 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2098                          Intrinsic Int, string asm> {
2099   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2100                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2101                         [(set VR128:$dst, (Int VR128:$src1,
2102                                                VR128:$src, imm:$cc))]>;
2103   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2104                       (ins VR128:$src1, x86memop:$src, SSECC:$cc), asm,
2105                         [(set VR128:$dst, (Int VR128:$src1,
2106                                                (load addr:$src), imm:$cc))]>;
2107 }
2108
2109 // Aliases to match intrinsics which expect XMM operand(s).
2110 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2111                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2112                      XS, VEX_4V;
2113 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2114                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2115                      XD, VEX_4V;
2116 let Constraints = "$src1 = $dst" in {
2117   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2118                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2119   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2120                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2121 }
2122
2123
2124 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2125 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2126                             ValueType vt, X86MemOperand x86memop,
2127                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2128   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2129                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2130                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2131                      IIC_DEFAULT, d>;
2132   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2133                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2134                      [(set EFLAGS, (OpNode (vt RC:$src1),
2135                                            (ld_frag addr:$src2)))],
2136                                            IIC_DEFAULT, d>;
2137 }
2138
2139 let Defs = [EFLAGS] in {
2140   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2141                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2142   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2143                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2144                                   VEX_LIG;
2145   let Pattern = []<dag> in {
2146     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2147                                     "comiss", SSEPackedSingle>, TB, VEX,
2148                                     VEX_LIG;
2149     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2150                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2151                                     VEX_LIG;
2152   }
2153
2154   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2155                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2156   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2157                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2158
2159   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2160                             load, "comiss", SSEPackedSingle>, TB, VEX;
2161   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2162                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2163   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2164                                   "ucomiss", SSEPackedSingle>, TB;
2165   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2166                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2167
2168   let Pattern = []<dag> in {
2169     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2170                                     "comiss", SSEPackedSingle>, TB;
2171     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2172                                     "comisd", SSEPackedDouble>, TB, OpSize;
2173   }
2174
2175   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2176                               load, "ucomiss", SSEPackedSingle>, TB;
2177   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2178                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2179
2180   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2181                                   "comiss", SSEPackedSingle>, TB;
2182   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2183                                   "comisd", SSEPackedDouble>, TB, OpSize;
2184 } // Defs = [EFLAGS]
2185
2186 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2187 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2188                             Intrinsic Int, string asm, string asm_alt,
2189                             Domain d> {
2190   let isAsmParserOnly = 1 in {
2191     def rri : PIi8<0xC2, MRMSrcReg,
2192                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2193                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2194                IIC_DEFAULT, d>;
2195     def rmi : PIi8<0xC2, MRMSrcMem,
2196                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2197                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2198                IIC_DEFAULT, d>;
2199   }
2200
2201   // Accept explicit immediate argument form instead of comparison code.
2202   def rri_alt : PIi8<0xC2, MRMSrcReg,
2203              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2204              asm_alt, [], IIC_DEFAULT, d>;
2205   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2206              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2207              asm_alt, [], IIC_DEFAULT, d>;
2208 }
2209
2210 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2211                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2212                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2213                SSEPackedSingle>, TB, VEX_4V;
2214 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2215                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2216                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2217                SSEPackedDouble>, TB, OpSize, VEX_4V;
2218 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2219                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2220                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2221                SSEPackedSingle>, TB, VEX_4V;
2222 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2223                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2224                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2225                SSEPackedDouble>, TB, OpSize, VEX_4V;
2226 let Constraints = "$src1 = $dst" in {
2227   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2228                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2229                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2230                  SSEPackedSingle>, TB;
2231   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2232                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2233                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2234                  SSEPackedDouble>, TB, OpSize;
2235 }
2236
2237 let Predicates = [HasAVX] in {
2238 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2239           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2240 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2241           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2242 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2243           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2244 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2245           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2246
2247 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2248           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2249 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2250           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2251 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2252           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2253 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2254           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2255 }
2256
2257 let Predicates = [HasSSE1] in {
2258 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2259           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2260 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2261           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2262 }
2263
2264 let Predicates = [HasSSE2] in {
2265 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2266           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2267 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2268           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2269 }
2270
2271 //===----------------------------------------------------------------------===//
2272 // SSE 1 & 2 - Shuffle Instructions
2273 //===----------------------------------------------------------------------===//
2274
2275 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2276 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2277                          ValueType vt, string asm, PatFrag mem_frag,
2278                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2279   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2280                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2281                    [(set RC:$dst, (vt (shufp:$src3
2282                             RC:$src1, (mem_frag addr:$src2))))],
2283                             IIC_DEFAULT, d>;
2284   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2285     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2286                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2287                    [(set RC:$dst,
2288                             (vt (shufp:$src3 RC:$src1, RC:$src2)))],
2289                             IIC_DEFAULT, d>;
2290 }
2291
2292 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2293            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2294            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2295 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2296            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2297            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2298 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2299            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2300            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2301 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2302            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2303            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2304
2305 let Constraints = "$src1 = $dst" in {
2306   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2307                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2308                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2309                     TB;
2310   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2311                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2312                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2313                     TB, OpSize;
2314 }
2315
2316 let Predicates = [HasAVX] in {
2317   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2318                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2319             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2320   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2321             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2322   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2323                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2324             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2325   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2326             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2327   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2328   // fall back to this for SSE1)
2329   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2330             (VSHUFPSrri VR128:$src2, VR128:$src1,
2331                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2332   // Special unary SHUFPSrri case.
2333   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2334             (VSHUFPSrri VR128:$src1, VR128:$src1,
2335                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2336   // Special binary v4i32 shuffle cases with SHUFPS.
2337   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2338             (VSHUFPSrri VR128:$src1, VR128:$src2,
2339                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2340   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2341                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2342             (VSHUFPSrmi VR128:$src1, addr:$src2,
2343                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2344   // Special unary SHUFPDrri cases.
2345   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2346             (VSHUFPDrri VR128:$src1, VR128:$src1,
2347                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2348   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2349             (VSHUFPDrri VR128:$src1, VR128:$src1,
2350                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2351   // Special binary v2i64 shuffle cases using SHUFPDrri.
2352   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2353             (VSHUFPDrri VR128:$src1, VR128:$src2,
2354                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2355
2356   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2357                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2358             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2359   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2360                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2361             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2362   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2363             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2364   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2365             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2366
2367   // 256-bit patterns
2368   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2369             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2370   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2371                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2372             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2373
2374   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2375             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2376   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2377                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2378             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2379
2380   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2381             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2382   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2383                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2384             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2385
2386   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2387             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2388   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2389                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2390             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2391 }
2392
2393 let Predicates = [HasSSE1] in {
2394   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2395                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2396             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2397   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2398             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2399   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2400                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2401             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2402   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2403             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2404   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2405   // fall back to this for SSE1)
2406   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2407             (SHUFPSrri VR128:$src2, VR128:$src1,
2408                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2409   // Special unary SHUFPSrri case.
2410   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2411             (SHUFPSrri VR128:$src1, VR128:$src1,
2412                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2413 }
2414
2415 let Predicates = [HasSSE2] in {
2416   // Special binary v4i32 shuffle cases with SHUFPS.
2417   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2418             (SHUFPSrri VR128:$src1, VR128:$src2,
2419                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2420   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2421                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2422             (SHUFPSrmi VR128:$src1, addr:$src2,
2423                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2424   // Special unary SHUFPDrri cases.
2425   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2426             (SHUFPDrri VR128:$src1, VR128:$src1,
2427                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2428   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2429             (SHUFPDrri VR128:$src1, VR128:$src1,
2430                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2431   // Special binary v2i64 shuffle cases using SHUFPDrri.
2432   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2433             (SHUFPDrri VR128:$src1, VR128:$src2,
2434                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2435   // Generic SHUFPD patterns
2436   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2437                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2438             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2439   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2440                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2441             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2442   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2443             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2444   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2445             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2446 }
2447
2448 //===----------------------------------------------------------------------===//
2449 // SSE 1 & 2 - Unpack Instructions
2450 //===----------------------------------------------------------------------===//
2451
2452 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2453 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2454                                    PatFrag mem_frag, RegisterClass RC,
2455                                    X86MemOperand x86memop, string asm,
2456                                    Domain d> {
2457     def rr : PI<opc, MRMSrcReg,
2458                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2459                 asm, [(set RC:$dst,
2460                            (vt (OpNode RC:$src1, RC:$src2)))],
2461                            IIC_DEFAULT, d>;
2462     def rm : PI<opc, MRMSrcMem,
2463                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2464                 asm, [(set RC:$dst,
2465                            (vt (OpNode RC:$src1,
2466                                        (mem_frag addr:$src2))))],
2467                                        IIC_DEFAULT, d>;
2468 }
2469
2470 let AddedComplexity = 10 in {
2471   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2472         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2473                        SSEPackedSingle>, TB, VEX_4V;
2474   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2475         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2476                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2477   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2478         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2479                        SSEPackedSingle>, TB, VEX_4V;
2480   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2481         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2482                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2483
2484   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2485         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                        SSEPackedSingle>, TB, VEX_4V;
2487   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2488         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2490   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2491         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2492                        SSEPackedSingle>, TB, VEX_4V;
2493   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2494         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2495                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2496
2497   let Constraints = "$src1 = $dst" in {
2498     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2499           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2500                          SSEPackedSingle>, TB;
2501     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2502           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2503                          SSEPackedDouble>, TB, OpSize;
2504     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2505           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2506                          SSEPackedSingle>, TB;
2507     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2508           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2509                          SSEPackedDouble>, TB, OpSize;
2510   } // Constraints = "$src1 = $dst"
2511 } // AddedComplexity
2512
2513 let Predicates = [HasAVX], AddedComplexity = 1 in {
2514   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2515             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2516   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2517             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2518   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2519             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2520   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2521             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2522
2523   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2524             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2525   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2526             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2527   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2528             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2529   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2530             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2531
2532   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2533             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2534   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2535             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2536   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2537             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2538   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2539             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2540
2541   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2542             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2543   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2544             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2545   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2546             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2547   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2548             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2549
2550   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2551   // problem is during lowering, where it's not possible to recognize the load
2552   // fold cause it has two uses through a bitcast. One use disappears at isel
2553   // time and the fold opportunity reappears.
2554   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2555             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2556   let AddedComplexity = 10 in
2557   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2558             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2559 }
2560
2561 let Predicates = [HasSSE1] in {
2562   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2563             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2564   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2565             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2566   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2567             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2568   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2569             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2570 }
2571
2572 let Predicates = [HasSSE2] in {
2573   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2574             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2575   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2576             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2577   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2578             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2579   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2580             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2581
2582   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2583   // problem is during lowering, where it's not possible to recognize the load
2584   // fold cause it has two uses through a bitcast. One use disappears at isel
2585   // time and the fold opportunity reappears.
2586   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2587             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2588
2589   let AddedComplexity = 10 in
2590   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2591             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2592 }
2593
2594 //===----------------------------------------------------------------------===//
2595 // SSE 1 & 2 - Extract Floating-Point Sign mask
2596 //===----------------------------------------------------------------------===//
2597
2598 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2599 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2600                                 Domain d> {
2601   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2602                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2603                      [(set GR32:$dst, (Int RC:$src))], IIC_DEFAULT, d>;
2604   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2605                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2606                 IIC_DEFAULT, d>, REX_W;
2607 }
2608
2609 let Predicates = [HasAVX] in {
2610   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2611                                         "movmskps", SSEPackedSingle>, TB, VEX;
2612   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2613                                         "movmskpd", SSEPackedDouble>, TB,
2614                                         OpSize, VEX;
2615   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2616                                         "movmskps", SSEPackedSingle>, TB, VEX;
2617   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2618                                         "movmskpd", SSEPackedDouble>, TB,
2619                                         OpSize, VEX;
2620
2621   def : Pat<(i32 (X86fgetsign FR32:$src)),
2622             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2623                                           sub_ss))>;
2624   def : Pat<(i64 (X86fgetsign FR32:$src)),
2625             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2626                                           sub_ss))>;
2627   def : Pat<(i32 (X86fgetsign FR64:$src)),
2628             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2629                                           sub_sd))>;
2630   def : Pat<(i64 (X86fgetsign FR64:$src)),
2631             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2632                                           sub_sd))>;
2633
2634   // Assembler Only
2635   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2636              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2637              SSEPackedSingle>, TB, VEX;
2638   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2639              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2640              SSEPackedDouble>, TB,
2641              OpSize, VEX;
2642   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2643              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2644              SSEPackedSingle>, TB, VEX;
2645   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2646              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_DEFAULT,
2647              SSEPackedDouble>, TB,
2648              OpSize, VEX;
2649 }
2650
2651 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2652                                      SSEPackedSingle>, TB;
2653 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2654                                      SSEPackedDouble>, TB, OpSize;
2655
2656 def : Pat<(i32 (X86fgetsign FR32:$src)),
2657           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2658                                        sub_ss))>, Requires<[HasSSE1]>;
2659 def : Pat<(i64 (X86fgetsign FR32:$src)),
2660           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2661                                        sub_ss))>, Requires<[HasSSE1]>;
2662 def : Pat<(i32 (X86fgetsign FR64:$src)),
2663           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2664                                        sub_sd))>, Requires<[HasSSE2]>;
2665 def : Pat<(i64 (X86fgetsign FR64:$src)),
2666           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2667                                        sub_sd))>, Requires<[HasSSE2]>;
2668
2669 //===---------------------------------------------------------------------===//
2670 // SSE2 - Packed Integer Logical Instructions
2671 //===---------------------------------------------------------------------===//
2672
2673 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2674
2675 /// PDI_binop_rm - Simple SSE2 binary operator.
2676 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2677                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2678                         X86MemOperand x86memop, bit IsCommutable = 0,
2679                         bit Is2Addr = 1> {
2680   let isCommutable = IsCommutable in
2681   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2682        (ins RC:$src1, RC:$src2),
2683        !if(Is2Addr,
2684            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2685            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2686        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2687   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2688        (ins RC:$src1, x86memop:$src2),
2689        !if(Is2Addr,
2690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2692        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2693                                      (bitconvert (memop_frag addr:$src2)))))]>;
2694 }
2695 } // ExeDomain = SSEPackedInt
2696
2697 // These are ordered here for pattern ordering requirements with the fp versions
2698
2699 let Predicates = [HasAVX] in {
2700 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2701                           i128mem, 1, 0>, VEX_4V;
2702 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2703                           i128mem, 1, 0>, VEX_4V;
2704 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2705                           i128mem, 1, 0>, VEX_4V;
2706 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2707                           i128mem, 0, 0>, VEX_4V;
2708 }
2709
2710 let Constraints = "$src1 = $dst" in {
2711 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2712                          i128mem, 1>;
2713 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2714                          i128mem, 1>;
2715 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2716                          i128mem, 1>;
2717 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2718                           i128mem, 0>;
2719 } // Constraints = "$src1 = $dst"
2720
2721 let Predicates = [HasAVX2] in {
2722 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2723                            i256mem, 1, 0>, VEX_4V;
2724 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2725                            i256mem, 1, 0>, VEX_4V;
2726 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2727                            i256mem, 1, 0>, VEX_4V;
2728 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2729                             i256mem, 0, 0>, VEX_4V;
2730 }
2731
2732 //===----------------------------------------------------------------------===//
2733 // SSE 1 & 2 - Logical Instructions
2734 //===----------------------------------------------------------------------===//
2735
2736 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2737 ///
2738 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2739                                        SDNode OpNode> {
2740   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2741               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2742
2743   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2744         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2745
2746   let Constraints = "$src1 = $dst" in {
2747     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2748                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2749
2750     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2751                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2752   }
2753 }
2754
2755 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2756 let mayLoad = 0 in {
2757   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2758   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2759   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2760 }
2761
2762 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2763   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2764
2765 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2766 ///
2767 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2768                                    SDNode OpNode> {
2769   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2770   // are all promoted to v2i64, and the patterns are covered by the int
2771   // version. This is needed in SSE only, because v2i64 isn't supported on
2772   // SSE1, but only on SSE2.
2773   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2774        !strconcat(OpcodeStr, "ps"), f128mem, [],
2775        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2776                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2777
2778   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2779        !strconcat(OpcodeStr, "pd"), f128mem,
2780        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2781                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2782        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2783                                  (memopv2i64 addr:$src2)))], 0>,
2784                                                  TB, OpSize, VEX_4V;
2785   let Constraints = "$src1 = $dst" in {
2786     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2787          !strconcat(OpcodeStr, "ps"), f128mem,
2788          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2789          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2790                                    (memopv2i64 addr:$src2)))]>, TB;
2791
2792     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2793          !strconcat(OpcodeStr, "pd"), f128mem,
2794          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2795                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2796          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2797                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2798   }
2799 }
2800
2801 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2802 ///
2803 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2804                                      SDNode OpNode> {
2805     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2806           !strconcat(OpcodeStr, "ps"), f256mem,
2807           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2808           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2809                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2810
2811     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2812           !strconcat(OpcodeStr, "pd"), f256mem,
2813           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2814                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2815           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2816                                     (memopv4i64 addr:$src2)))], 0>,
2817                                     TB, OpSize, VEX_4V;
2818 }
2819
2820 // AVX 256-bit packed logical ops forms
2821 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2822 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2823 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2824 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2825
2826 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2827 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2828 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2829 let isCommutable = 0 in
2830   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2831
2832 //===----------------------------------------------------------------------===//
2833 // SSE 1 & 2 - Arithmetic Instructions
2834 //===----------------------------------------------------------------------===//
2835
2836 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2837 /// vector forms.
2838 ///
2839 /// In addition, we also have a special variant of the scalar form here to
2840 /// represent the associated intrinsic operation.  This form is unlike the
2841 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2842 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2843 ///
2844 /// These three forms can each be reg+reg or reg+mem.
2845 ///
2846
2847 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2848 /// classes below
2849 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2850                                   bit Is2Addr = 1> {
2851   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2852                             OpNode, FR32, f32mem, Is2Addr>, XS;
2853   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2854                             OpNode, FR64, f64mem, Is2Addr>, XD;
2855 }
2856
2857 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2858                                    bit Is2Addr = 1> {
2859   let mayLoad = 0 in {
2860   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2861               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2862   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2863               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2864   }
2865 }
2866
2867 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2868                                     SDNode OpNode> {
2869   let mayLoad = 0 in {
2870     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2871                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2872     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2873                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2874   }
2875 }
2876
2877 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2878                                       bit Is2Addr = 1> {
2879   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2880      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2881   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2882      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2883 }
2884
2885 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2886                                       bit Is2Addr = 1> {
2887   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2888      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2889                                               SSEPackedSingle, Is2Addr>, TB;
2890
2891   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2892      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2893                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2894 }
2895
2896 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2897   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2898      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2899       SSEPackedSingle, 0>, TB;
2900
2901   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2902      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2903       SSEPackedDouble, 0>, TB, OpSize;
2904 }
2905
2906 // Binary Arithmetic instructions
2907 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2908             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2909 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2910             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2911 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2912             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2913 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2914             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2915
2916 let isCommutable = 0 in {
2917   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2918               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2919   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2920               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2921   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2922               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2923   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2924               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2925   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2926               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2927   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2928               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2929               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2930               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2931   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2932               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2933   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2934               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2935               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2936               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2937 }
2938
2939 let Constraints = "$src1 = $dst" in {
2940   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2941              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2942              basic_sse12_fp_binop_s_int<0x58, "add">;
2943   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2944              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2945              basic_sse12_fp_binop_s_int<0x59, "mul">;
2946
2947   let isCommutable = 0 in {
2948     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2949                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2950                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2951     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2952                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2953                basic_sse12_fp_binop_s_int<0x5E, "div">;
2954     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2955                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2956                basic_sse12_fp_binop_s_int<0x5F, "max">,
2957                basic_sse12_fp_binop_p_int<0x5F, "max">;
2958     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2959                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2960                basic_sse12_fp_binop_s_int<0x5D, "min">,
2961                basic_sse12_fp_binop_p_int<0x5D, "min">;
2962   }
2963 }
2964
2965 /// Unop Arithmetic
2966 /// In addition, we also have a special variant of the scalar form here to
2967 /// represent the associated intrinsic operation.  This form is unlike the
2968 /// plain scalar form, in that it takes an entire vector (instead of a
2969 /// scalar) and leaves the top elements undefined.
2970 ///
2971 /// And, we have a special variant form for a full-vector intrinsic form.
2972
2973 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2974 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2975                           SDNode OpNode, Intrinsic F32Int> {
2976   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2977                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2978                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2979   // For scalar unary operations, fold a load into the operation
2980   // only in OptForSize mode. It eliminates an instruction, but it also
2981   // eliminates a whole-register clobber (the load), so it introduces a
2982   // partial register update condition.
2983   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2984                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2985                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2986             Requires<[HasSSE1, OptForSize]>;
2987   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2988                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2989                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2990   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2991                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2992                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2993 }
2994
2995 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2996 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2997   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2998                 !strconcat(OpcodeStr,
2999                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3000   let mayLoad = 1 in
3001   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3002                 !strconcat(OpcodeStr,
3003                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3004   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3005                 (ins VR128:$src1, ssmem:$src2),
3006                 !strconcat(OpcodeStr,
3007                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3008 }
3009
3010 /// sse1_fp_unop_p - SSE1 unops in packed form.
3011 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3012   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3013               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3014               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3015   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3016                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3017                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3018 }
3019
3020 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3021 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3022   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3023               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3024               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3025   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3026                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3027                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3028 }
3029
3030 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3031 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3032                               Intrinsic V4F32Int> {
3033   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3034                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3035                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3036   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3037                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3038                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3039 }
3040
3041 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3042 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3043                                 Intrinsic V4F32Int> {
3044   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3045                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3046                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3047   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3048                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3049                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3050 }
3051
3052 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3053 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3054                           SDNode OpNode, Intrinsic F64Int> {
3055   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3056                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3057                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3058   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3059   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3060                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3061                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3062             Requires<[HasSSE2, OptForSize]>;
3063   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3064                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3065                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3066   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3067                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3068                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3069 }
3070
3071 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3072 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3073   let neverHasSideEffects = 1 in {
3074   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3075                !strconcat(OpcodeStr,
3076                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3077   let mayLoad = 1 in
3078   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3079                !strconcat(OpcodeStr,
3080                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3081   }
3082   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3083                (ins VR128:$src1, sdmem:$src2),
3084                !strconcat(OpcodeStr,
3085                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3086 }
3087
3088 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3089 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3090                           SDNode OpNode> {
3091   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3092               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3093               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3094   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3095                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3096                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3097 }
3098
3099 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3100 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3101   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3102               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3103               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3104   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3105                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3106                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3107 }
3108
3109 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3110 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3111                               Intrinsic V2F64Int> {
3112   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3113                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3114                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3115   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3116                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3117                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3118 }
3119
3120 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3121 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3122                                 Intrinsic V2F64Int> {
3123   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3124                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3125                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3126   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3127                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3128                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3129 }
3130
3131 let Predicates = [HasAVX] in {
3132   // Square root.
3133   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3134                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3135
3136   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3137                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3138                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3139                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3140                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3141                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3142                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3143                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3144                 VEX;
3145
3146   // Reciprocal approximations. Note that these typically require refinement
3147   // in order to obtain suitable precision.
3148   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3149   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3150                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3151                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3152                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3153
3154   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3155   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3156                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3157                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3158                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3159 }
3160
3161 let AddedComplexity = 1 in {
3162 def : Pat<(f32 (fsqrt FR32:$src)),
3163           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3164 def : Pat<(f32 (fsqrt (load addr:$src))),
3165           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3166           Requires<[HasAVX, OptForSize]>;
3167 def : Pat<(f64 (fsqrt FR64:$src)),
3168           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3169 def : Pat<(f64 (fsqrt (load addr:$src))),
3170           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3171           Requires<[HasAVX, OptForSize]>;
3172
3173 def : Pat<(f32 (X86frsqrt FR32:$src)),
3174           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3175 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3176           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3177           Requires<[HasAVX, OptForSize]>;
3178
3179 def : Pat<(f32 (X86frcp FR32:$src)),
3180           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3181 def : Pat<(f32 (X86frcp (load addr:$src))),
3182           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3183           Requires<[HasAVX, OptForSize]>;
3184 }
3185
3186 let Predicates = [HasAVX], AddedComplexity = 1 in {
3187   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3188             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3189                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3190                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3191                 sub_ss)>;
3192   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3193             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3194
3195   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3196             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3197                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3198                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3199                 sub_sd)>;
3200   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3201             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3202
3203   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3204             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3205                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3206                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3207                 sub_ss)>;
3208   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3209             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3210
3211   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3212             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3213                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3214                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3215                 sub_ss)>;
3216   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3217             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3218 }
3219
3220 // Square root.
3221 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3222              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3223              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3224              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3225              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3226              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3227
3228 // Reciprocal approximations. Note that these typically require refinement
3229 // in order to obtain suitable precision.
3230 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3231              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3232              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3233 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3234              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3235              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3236
3237 // There is no f64 version of the reciprocal approximation instructions.
3238
3239 //===----------------------------------------------------------------------===//
3240 // SSE 1 & 2 - Non-temporal stores
3241 //===----------------------------------------------------------------------===//
3242
3243 let AddedComplexity = 400 in { // Prefer non-temporal versions
3244   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3245                        (ins f128mem:$dst, VR128:$src),
3246                        "movntps\t{$src, $dst|$dst, $src}",
3247                        [(alignednontemporalstore (v4f32 VR128:$src),
3248                                                  addr:$dst)]>, VEX;
3249   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3250                        (ins f128mem:$dst, VR128:$src),
3251                        "movntpd\t{$src, $dst|$dst, $src}",
3252                        [(alignednontemporalstore (v2f64 VR128:$src),
3253                                                  addr:$dst)]>, VEX;
3254
3255   let ExeDomain = SSEPackedInt in
3256   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3257                            (ins f128mem:$dst, VR128:$src),
3258                            "movntdq\t{$src, $dst|$dst, $src}",
3259                            [(alignednontemporalstore (v2i64 VR128:$src),
3260                                                      addr:$dst)]>, VEX;
3261
3262   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3263             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3264
3265   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3266                        (ins f256mem:$dst, VR256:$src),
3267                        "movntps\t{$src, $dst|$dst, $src}",
3268                        [(alignednontemporalstore (v8f32 VR256:$src),
3269                                                  addr:$dst)]>, VEX;
3270   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3271                        (ins f256mem:$dst, VR256:$src),
3272                        "movntpd\t{$src, $dst|$dst, $src}",
3273                        [(alignednontemporalstore (v4f64 VR256:$src),
3274                                                  addr:$dst)]>, VEX;
3275   let ExeDomain = SSEPackedInt in
3276   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3277                       (ins f256mem:$dst, VR256:$src),
3278                       "movntdq\t{$src, $dst|$dst, $src}",
3279                       [(alignednontemporalstore (v4i64 VR256:$src),
3280                                                 addr:$dst)]>, VEX;
3281 }
3282
3283 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3284           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3285 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3286           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3287 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3288           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3289
3290 let AddedComplexity = 400 in { // Prefer non-temporal versions
3291 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3292                     "movntps\t{$src, $dst|$dst, $src}",
3293                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3294 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3295                     "movntpd\t{$src, $dst|$dst, $src}",
3296                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3297
3298 let ExeDomain = SSEPackedInt in
3299 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3300                     "movntdq\t{$src, $dst|$dst, $src}",
3301                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3302
3303 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3304           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3305
3306 // There is no AVX form for instructions below this point
3307 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3308                  "movnti{l}\t{$src, $dst|$dst, $src}",
3309                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3310                TB, Requires<[HasSSE2]>;
3311 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3312                      "movnti{q}\t{$src, $dst|$dst, $src}",
3313                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3314                   TB, Requires<[HasSSE2]>;
3315 }
3316
3317 //===----------------------------------------------------------------------===//
3318 // SSE 1 & 2 - Prefetch and memory fence
3319 //===----------------------------------------------------------------------===//
3320
3321 // Prefetch intrinsic.
3322 let Predicates = [HasSSE1] in {
3323 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3324     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3325 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3326     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3327 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3328     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3329 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3330     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3331 }
3332
3333 // Flush cache
3334 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3335                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3336               TB, Requires<[HasSSE2]>;
3337
3338 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3339 // was introduced with SSE2, it's backward compatible.
3340 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3341
3342 // Load, store, and memory fence
3343 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3344                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3345 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3346                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3347 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3348                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3349
3350 def : Pat<(X86SFence), (SFENCE)>;
3351 def : Pat<(X86LFence), (LFENCE)>;
3352 def : Pat<(X86MFence), (MFENCE)>;
3353
3354 //===----------------------------------------------------------------------===//
3355 // SSE 1 & 2 - Load/Store XCSR register
3356 //===----------------------------------------------------------------------===//
3357
3358 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3359                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3360 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3361                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3362
3363 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3364                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3365 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3366                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3367
3368 //===---------------------------------------------------------------------===//
3369 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3370 //===---------------------------------------------------------------------===//
3371
3372 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3373
3374 let neverHasSideEffects = 1 in {
3375 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3376                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3377 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3378                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3379 }
3380 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3381                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3382 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3383                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3384
3385 // For Disassembler
3386 let isCodeGenOnly = 1 in {
3387 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3388                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3389 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3390                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3391 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3392                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3393 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3394                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3395 }
3396
3397 let canFoldAsLoad = 1, mayLoad = 1 in {
3398 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3399                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3400 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3401                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3402 let Predicates = [HasAVX] in {
3403   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3404                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3405   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3406                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3407 }
3408 }
3409
3410 let mayStore = 1 in {
3411 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3412                      (ins i128mem:$dst, VR128:$src),
3413                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3414 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3415                      (ins i256mem:$dst, VR256:$src),
3416                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3417 let Predicates = [HasAVX] in {
3418 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3419                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3420 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3421                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3422 }
3423 }
3424
3425 let neverHasSideEffects = 1 in
3426 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3427                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3428
3429 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3430                    "movdqu\t{$src, $dst|$dst, $src}",
3431                    []>, XS, Requires<[HasSSE2]>;
3432
3433 // For Disassembler
3434 let isCodeGenOnly = 1 in {
3435 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3436                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3437
3438 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3439                        "movdqu\t{$src, $dst|$dst, $src}",
3440                        []>, XS, Requires<[HasSSE2]>;
3441 }
3442
3443 let canFoldAsLoad = 1, mayLoad = 1 in {
3444 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3445                    "movdqa\t{$src, $dst|$dst, $src}",
3446                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3447 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3448                    "movdqu\t{$src, $dst|$dst, $src}",
3449                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3450                  XS, Requires<[HasSSE2]>;
3451 }
3452
3453 let mayStore = 1 in {
3454 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3455                    "movdqa\t{$src, $dst|$dst, $src}",
3456                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3457 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3458                    "movdqu\t{$src, $dst|$dst, $src}",
3459                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3460                  XS, Requires<[HasSSE2]>;
3461 }
3462
3463 // Intrinsic forms of MOVDQU load and store
3464 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3465                        "vmovdqu\t{$src, $dst|$dst, $src}",
3466                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3467                      XS, VEX, Requires<[HasAVX]>;
3468
3469 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3470                        "movdqu\t{$src, $dst|$dst, $src}",
3471                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3472                      XS, Requires<[HasSSE2]>;
3473
3474 } // ExeDomain = SSEPackedInt
3475
3476 let Predicates = [HasAVX] in {
3477   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3478             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3479 }
3480
3481 //===---------------------------------------------------------------------===//
3482 // SSE2 - Packed Integer Arithmetic Instructions
3483 //===---------------------------------------------------------------------===//
3484
3485 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3486
3487 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3488                             RegisterClass RC, PatFrag memop_frag,
3489                             X86MemOperand x86memop, bit IsCommutable = 0,
3490                             bit Is2Addr = 1> {
3491   let isCommutable = IsCommutable in
3492   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3493        (ins RC:$src1, RC:$src2),
3494        !if(Is2Addr,
3495            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3496            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3497        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3498   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3499        (ins RC:$src1, x86memop:$src2),
3500        !if(Is2Addr,
3501            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3502            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3503        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3504 }
3505
3506 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3507                          string OpcodeStr, SDNode OpNode,
3508                          SDNode OpNode2, RegisterClass RC,
3509                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3510                          bit Is2Addr = 1> {
3511   // src2 is always 128-bit
3512   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3513        (ins RC:$src1, VR128:$src2),
3514        !if(Is2Addr,
3515            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3516            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3517        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))]>;
3518   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3519        (ins RC:$src1, i128mem:$src2),
3520        !if(Is2Addr,
3521            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3522            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3523        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3524                        (bc_frag (memopv2i64 addr:$src2)))))]>;
3525   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3526        (ins RC:$src1, i32i8imm:$src2),
3527        !if(Is2Addr,
3528            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3529            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3530        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))]>;
3531 }
3532
3533 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3534 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3535                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3536                          PatFrag memop_frag, X86MemOperand x86memop,
3537                          bit IsCommutable = 0, bit Is2Addr = 1> {
3538   let isCommutable = IsCommutable in
3539   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3540        (ins RC:$src1, RC:$src2),
3541        !if(Is2Addr,
3542            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3543            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3544        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3545   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3546        (ins RC:$src1, x86memop:$src2),
3547        !if(Is2Addr,
3548            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3549            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3550        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3551                                      (bitconvert (memop_frag addr:$src2)))))]>;
3552 }
3553 } // ExeDomain = SSEPackedInt
3554
3555 // 128-bit Integer Arithmetic
3556
3557 let Predicates = [HasAVX] in {
3558 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3559                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3560 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3561                             i128mem, 1, 0>, VEX_4V;
3562 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3563                             i128mem, 1, 0>, VEX_4V;
3564 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3565                             i128mem, 1, 0>, VEX_4V;
3566 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3567                             i128mem, 1, 0>, VEX_4V;
3568 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3569                             i128mem, 0, 0>, VEX_4V;
3570 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3571                             i128mem, 0, 0>, VEX_4V;
3572 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3573                             i128mem, 0, 0>, VEX_4V;
3574 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3575                             i128mem, 0, 0>, VEX_4V;
3576 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3577                               memopv2i64, i128mem, 1, 0>, VEX_4V;
3578
3579 // Intrinsic forms
3580 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3581                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3582 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3583                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3584 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3585                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3586 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3587                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3588 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3589                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3590 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3591                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3592 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3593                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3594 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3595                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3596 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3597                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3598 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3599                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3600 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3601                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3602 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3603                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3604 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3605                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3606 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3607                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3608 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3609                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3610 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3611                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3612 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3613                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3614 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3615                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3616 }
3617
3618 let Predicates = [HasAVX2] in {
3619 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3620                              i256mem, 1, 0>, VEX_4V;
3621 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3622                              i256mem, 1, 0>, VEX_4V;
3623 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3624                              i256mem, 1, 0>, VEX_4V;
3625 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3626                              i256mem, 1, 0>, VEX_4V;
3627 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3628                              i256mem, 1, 0>, VEX_4V;
3629 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3630                              i256mem, 0, 0>, VEX_4V;
3631 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3632                              i256mem, 0, 0>, VEX_4V;
3633 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3634                              i256mem, 0, 0>, VEX_4V;
3635 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3636                              i256mem, 0, 0>, VEX_4V;
3637 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3638                                VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3639
3640 // Intrinsic forms
3641 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3642                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3643 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3644                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3645 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3646                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3647 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3648                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3649 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3650                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3651 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3652                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3653 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3654                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3655 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3656                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3657 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3658                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3659 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3660                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3661 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3662                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3663 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3664                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3665 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3666                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3667 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3668                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3669 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3670                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3671 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3672                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3673 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3674                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3675 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3676                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3677 }
3678
3679 let Constraints = "$src1 = $dst" in {
3680 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3681                            i128mem, 1>;
3682 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3683                            i128mem, 1>;
3684 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3685                            i128mem, 1>;
3686 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3687                            i128mem, 1>;
3688 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3689                            i128mem, 1>;
3690 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3691                           i128mem>;
3692 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3693                           i128mem>;
3694 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3695                           i128mem>;
3696 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3697                           i128mem>;
3698 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3699                              memopv2i64, i128mem, 1>;
3700
3701 // Intrinsic forms
3702 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3703                                 VR128, memopv2i64, i128mem>;
3704 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3705                                 VR128, memopv2i64, i128mem>;
3706 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3707                                 VR128, memopv2i64, i128mem>;
3708 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3709                                 VR128, memopv2i64, i128mem>;
3710 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3711                                 VR128, memopv2i64, i128mem, 1>;
3712 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3713                                 VR128, memopv2i64, i128mem, 1>;
3714 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3715                                 VR128, memopv2i64, i128mem, 1>;
3716 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3717                                 VR128, memopv2i64, i128mem, 1>;
3718 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3719                                 VR128, memopv2i64, i128mem, 1>;
3720 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3721                                 VR128, memopv2i64, i128mem, 1>;
3722 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3723                                 VR128, memopv2i64, i128mem, 1>;
3724 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3725                                 VR128, memopv2i64, i128mem, 1>;
3726 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3727                                 VR128, memopv2i64, i128mem, 1>;
3728 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3729                                 VR128, memopv2i64, i128mem, 1>;
3730 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3731                                 VR128, memopv2i64, i128mem, 1>;
3732 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3733                                 VR128, memopv2i64, i128mem, 1>;
3734 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3735                                 VR128, memopv2i64, i128mem, 1>;
3736 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3737                                 VR128, memopv2i64, i128mem, 1>;
3738
3739 } // Constraints = "$src1 = $dst"
3740
3741 //===---------------------------------------------------------------------===//
3742 // SSE2 - Packed Integer Logical Instructions
3743 //===---------------------------------------------------------------------===//
3744
3745 let Predicates = [HasAVX] in {
3746 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3747                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3748 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3749                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3750 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3751                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3752
3753 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3754                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3755 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3756                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3757 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3758                             VR128, v2i64, v2i64, bc_v2i64, 0>, VEX_4V;
3759
3760 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3761                             VR128, v8i16, v8i16, bc_v8i16, 0>, VEX_4V;
3762 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3763                             VR128, v4i32, v4i32, bc_v4i32, 0>, VEX_4V;
3764
3765 let ExeDomain = SSEPackedInt in {
3766   // 128-bit logical shifts.
3767   def VPSLLDQri : PDIi8<0x73, MRM7r,
3768                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3769                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3770                     [(set VR128:$dst,
3771                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3772                     VEX_4V;
3773   def VPSRLDQri : PDIi8<0x73, MRM3r,
3774                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3775                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3776                     [(set VR128:$dst,
3777                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3778                     VEX_4V;
3779   // PSRADQri doesn't exist in SSE[1-3].
3780 }
3781 } // Predicates = [HasAVX]
3782
3783 let Predicates = [HasAVX2] in {
3784 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3785                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3786 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3787                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3788 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3789                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3790
3791 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3792                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3793 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3794                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3795 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3796                              VR256, v4i64, v2i64, bc_v2i64, 0>, VEX_4V;
3797
3798 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3799                              VR256, v16i16, v8i16, bc_v8i16, 0>, VEX_4V;
3800 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3801                              VR256, v8i32, v4i32, bc_v4i32, 0>, VEX_4V;
3802
3803 let ExeDomain = SSEPackedInt in {
3804   // 256-bit logical shifts.
3805   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3806                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3807                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3808                     [(set VR256:$dst,
3809                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3810                     VEX_4V;
3811   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3812                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3813                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3814                     [(set VR256:$dst,
3815                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3816                     VEX_4V;
3817   // PSRADQYri doesn't exist in SSE[1-3].
3818 }
3819 } // Predicates = [HasAVX2]
3820
3821 let Constraints = "$src1 = $dst" in {
3822 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3823                            VR128, v8i16, v8i16, bc_v8i16>;
3824 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3825                            VR128, v4i32, v4i32, bc_v4i32>;
3826 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3827                            VR128, v2i64, v2i64, bc_v2i64>;
3828
3829 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3830                            VR128, v8i16, v8i16, bc_v8i16>;
3831 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3832                            VR128, v4i32, v4i32, bc_v4i32>;
3833 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3834                            VR128, v2i64, v2i64, bc_v2i64>;
3835
3836 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3837                            VR128, v8i16, v8i16, bc_v8i16>;
3838 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3839                            VR128, v4i32, v4i32, bc_v4i32>;
3840
3841 let ExeDomain = SSEPackedInt in {
3842   // 128-bit logical shifts.
3843   def PSLLDQri : PDIi8<0x73, MRM7r,
3844                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3845                        "pslldq\t{$src2, $dst|$dst, $src2}",
3846                        [(set VR128:$dst,
3847                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3848   def PSRLDQri : PDIi8<0x73, MRM3r,
3849                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3850                        "psrldq\t{$src2, $dst|$dst, $src2}",
3851                        [(set VR128:$dst,
3852                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3853   // PSRADQri doesn't exist in SSE[1-3].
3854 }
3855 } // Constraints = "$src1 = $dst"
3856
3857 let Predicates = [HasAVX] in {
3858   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3859             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3860   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3861             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3862   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3863             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3864
3865   // Shift up / down and insert zero's.
3866   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3867             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3868   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3869             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3870 }
3871
3872 let Predicates = [HasAVX2] in {
3873   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3874             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3875   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3876             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3877 }
3878
3879 let Predicates = [HasSSE2] in {
3880   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3881             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3882   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3883             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3884   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3885             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3886
3887   // Shift up / down and insert zero's.
3888   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3889             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3890   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3891             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3892 }
3893
3894 //===---------------------------------------------------------------------===//
3895 // SSE2 - Packed Integer Comparison Instructions
3896 //===---------------------------------------------------------------------===//
3897
3898 let Predicates = [HasAVX] in {
3899   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
3900                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3901   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
3902                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3903   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
3904                                 VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3905   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
3906                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3907   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
3908                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3909   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
3910                                 VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3911 }
3912
3913 let Predicates = [HasAVX2] in {
3914   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
3915                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3916   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
3917                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3918   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
3919                                 VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3920   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
3921                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3922   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
3923                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3924   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
3925                                 VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3926 }
3927
3928 let Constraints = "$src1 = $dst" in {
3929   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
3930                                VR128, memopv2i64, i128mem, 1>;
3931   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
3932                                VR128, memopv2i64, i128mem, 1>;
3933   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
3934                                VR128, memopv2i64, i128mem, 1>;
3935   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
3936                                VR128, memopv2i64, i128mem>;
3937   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
3938                                VR128, memopv2i64, i128mem>;
3939   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
3940                                VR128, memopv2i64, i128mem>;
3941 } // Constraints = "$src1 = $dst"
3942
3943 //===---------------------------------------------------------------------===//
3944 // SSE2 - Packed Integer Pack Instructions
3945 //===---------------------------------------------------------------------===//
3946
3947 let Predicates = [HasAVX] in {
3948 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
3949                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3950 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
3951                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3952 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
3953                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3954 }
3955
3956 let Predicates = [HasAVX2] in {
3957 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
3958                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3959 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
3960                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3961 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
3962                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3963 }
3964
3965 let Constraints = "$src1 = $dst" in {
3966 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3967                                  VR128, memopv2i64, i128mem>;
3968 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3969                                  VR128, memopv2i64, i128mem>;
3970 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3971                                  VR128, memopv2i64, i128mem>;
3972 } // Constraints = "$src1 = $dst"
3973
3974 //===---------------------------------------------------------------------===//
3975 // SSE2 - Packed Integer Shuffle Instructions
3976 //===---------------------------------------------------------------------===//
3977
3978 let ExeDomain = SSEPackedInt in {
3979 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
3980                          PatFrag bc_frag> {
3981 def ri : Ii8<0x70, MRMSrcReg,
3982               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3983               !strconcat(OpcodeStr,
3984                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3985               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
3986                                                       (undef))))]>;
3987 def mi : Ii8<0x70, MRMSrcMem,
3988               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3989               !strconcat(OpcodeStr,
3990                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3991               [(set VR128:$dst, (vt (pshuf_frag:$src2
3992                                       (bc_frag (memopv2i64 addr:$src1)),
3993                                       (undef))))]>;
3994 }
3995
3996 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3997 def Yri : Ii8<0x70, MRMSrcReg,
3998               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3999               !strconcat(OpcodeStr,
4000                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4001               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4002 def Ymi : Ii8<0x70, MRMSrcMem,
4003               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4004               !strconcat(OpcodeStr,
4005                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4006               [(set VR256:$dst,
4007                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4008                              (i8 imm:$src2))))]>;
4009 }
4010 } // ExeDomain = SSEPackedInt
4011
4012 let Predicates = [HasAVX] in {
4013   let AddedComplexity = 5 in
4014   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4015                                VEX;
4016
4017   // SSE2 with ImmT == Imm8 and XS prefix.
4018   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4019                                VEX;
4020
4021   // SSE2 with ImmT == Imm8 and XD prefix.
4022   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4023                                VEX;
4024
4025   let AddedComplexity = 5 in
4026   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4027             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4028   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4029   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4030             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4031
4032   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4033                                    (i8 imm:$imm))),
4034             (VPSHUFDmi addr:$src1, imm:$imm)>;
4035   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4036             (VPSHUFDmi addr:$src1, imm:$imm)>;
4037   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4038             (VPSHUFDri VR128:$src1, imm:$imm)>;
4039   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4040             (VPSHUFDri VR128:$src1, imm:$imm)>;
4041   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4042             (VPSHUFHWri VR128:$src, imm:$imm)>;
4043   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4044                                (i8 imm:$imm))),
4045             (VPSHUFHWmi addr:$src, imm:$imm)>;
4046   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4047             (VPSHUFLWri VR128:$src, imm:$imm)>;
4048   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4049                                (i8 imm:$imm))),
4050             (VPSHUFLWmi addr:$src, imm:$imm)>;
4051 }
4052
4053 let Predicates = [HasAVX2] in {
4054   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4055   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4056   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4057 }
4058
4059 let Predicates = [HasSSE2] in {
4060   let AddedComplexity = 5 in
4061   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4062
4063   // SSE2 with ImmT == Imm8 and XS prefix.
4064   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4065
4066   // SSE2 with ImmT == Imm8 and XD prefix.
4067   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4068
4069   let AddedComplexity = 5 in
4070   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4071             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4072   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4073   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4074             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4075
4076   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4077                                    (i8 imm:$imm))),
4078             (PSHUFDmi addr:$src1, imm:$imm)>;
4079   def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4080             (PSHUFDmi addr:$src1, imm:$imm)>;
4081   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4082             (PSHUFDri VR128:$src1, imm:$imm)>;
4083   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4084             (PSHUFDri VR128:$src1, imm:$imm)>;
4085   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4086             (PSHUFHWri VR128:$src, imm:$imm)>;
4087   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4088                                (i8 imm:$imm))),
4089             (PSHUFHWmi addr:$src, imm:$imm)>;
4090   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4091             (PSHUFLWri VR128:$src, imm:$imm)>;
4092   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4093                                (i8 imm:$imm))),
4094             (PSHUFLWmi addr:$src, imm:$imm)>;
4095 }
4096
4097 //===---------------------------------------------------------------------===//
4098 // SSE2 - Packed Integer Unpack Instructions
4099 //===---------------------------------------------------------------------===//
4100
4101 let ExeDomain = SSEPackedInt in {
4102 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4103                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4104   def rr : PDI<opc, MRMSrcReg,
4105       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4106       !if(Is2Addr,
4107           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4108           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4109       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4110   def rm : PDI<opc, MRMSrcMem,
4111       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4112       !if(Is2Addr,
4113           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4114           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4115       [(set VR128:$dst, (OpNode VR128:$src1,
4116                                   (bc_frag (memopv2i64
4117                                                addr:$src2))))]>;
4118 }
4119
4120 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4121                          SDNode OpNode, PatFrag bc_frag> {
4122   def Yrr : PDI<opc, MRMSrcReg,
4123       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4124       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4125       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4126   def Yrm : PDI<opc, MRMSrcMem,
4127       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4128       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4129       [(set VR256:$dst, (OpNode VR256:$src1,
4130                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4131 }
4132
4133 let Predicates = [HasAVX] in {
4134   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4135                                  bc_v16i8, 0>, VEX_4V;
4136   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4137                                  bc_v8i16, 0>, VEX_4V;
4138   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4139                                  bc_v4i32, 0>, VEX_4V;
4140   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4141                                  bc_v2i64, 0>, VEX_4V;
4142
4143   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4144                                  bc_v16i8, 0>, VEX_4V;
4145   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4146                                  bc_v8i16, 0>, VEX_4V;
4147   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4148                                  bc_v4i32, 0>, VEX_4V;
4149   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4150                                  bc_v2i64, 0>, VEX_4V;
4151 }
4152
4153 let Predicates = [HasAVX2] in {
4154   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4155                                    bc_v32i8>, VEX_4V;
4156   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4157                                    bc_v16i16>, VEX_4V;
4158   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4159                                    bc_v8i32>, VEX_4V;
4160   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4161                                    bc_v4i64>, VEX_4V;
4162
4163   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4164                                    bc_v32i8>, VEX_4V;
4165   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4166                                    bc_v16i16>, VEX_4V;
4167   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4168                                    bc_v8i32>, VEX_4V;
4169   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4170                                    bc_v4i64>, VEX_4V;
4171 }
4172
4173 let Constraints = "$src1 = $dst" in {
4174   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4175                                 bc_v16i8>;
4176   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4177                                 bc_v8i16>;
4178   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4179                                 bc_v4i32>;
4180   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4181                                 bc_v2i64>;
4182
4183   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4184                                 bc_v16i8>;
4185   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4186                                 bc_v8i16>;
4187   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4188                                 bc_v4i32>;
4189   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4190                                 bc_v2i64>;
4191 }
4192 } // ExeDomain = SSEPackedInt
4193
4194 // Patterns for using AVX1 instructions with integer vectors
4195 // Here to give AVX2 priority
4196 let Predicates = [HasAVX] in {
4197   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4198             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4199   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4200             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4201   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4202             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4203   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4204             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4205
4206   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4207             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4208   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4209             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4210   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4211             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4212   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4213             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4214 }
4215
4216 // Splat v2f64 / v2i64
4217 let AddedComplexity = 10 in {
4218   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4219             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4220   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4221             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4222 }
4223
4224 //===---------------------------------------------------------------------===//
4225 // SSE2 - Packed Integer Extract and Insert
4226 //===---------------------------------------------------------------------===//
4227
4228 let ExeDomain = SSEPackedInt in {
4229 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4230   def rri : Ii8<0xC4, MRMSrcReg,
4231        (outs VR128:$dst), (ins VR128:$src1,
4232         GR32:$src2, i32i8imm:$src3),
4233        !if(Is2Addr,
4234            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4235            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4236        [(set VR128:$dst,
4237          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4238   def rmi : Ii8<0xC4, MRMSrcMem,
4239                        (outs VR128:$dst), (ins VR128:$src1,
4240                         i16mem:$src2, i32i8imm:$src3),
4241        !if(Is2Addr,
4242            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4243            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4244        [(set VR128:$dst,
4245          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4246                     imm:$src3))]>;
4247 }
4248
4249 // Extract
4250 let Predicates = [HasAVX] in
4251 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4252                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4253                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4254                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4255                                                 imm:$src2))]>, TB, OpSize, VEX;
4256 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4257                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4258                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4259                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4260                                                 imm:$src2))]>;
4261
4262 // Insert
4263 let Predicates = [HasAVX] in {
4264   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4265   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4266        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4267        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4268        []>, TB, OpSize, VEX_4V;
4269 }
4270
4271 let Constraints = "$src1 = $dst" in
4272   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4273
4274 } // ExeDomain = SSEPackedInt
4275
4276 //===---------------------------------------------------------------------===//
4277 // SSE2 - Packed Mask Creation
4278 //===---------------------------------------------------------------------===//
4279
4280 let ExeDomain = SSEPackedInt in {
4281
4282 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4283            "pmovmskb\t{$src, $dst|$dst, $src}",
4284            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4285 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4286            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4287
4288 let Predicates = [HasAVX2] in {
4289 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4290            "pmovmskb\t{$src, $dst|$dst, $src}",
4291            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4292 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4293            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4294 }
4295
4296 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4297            "pmovmskb\t{$src, $dst|$dst, $src}",
4298            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4299
4300 } // ExeDomain = SSEPackedInt
4301
4302 //===---------------------------------------------------------------------===//
4303 // SSE2 - Conditional Store
4304 //===---------------------------------------------------------------------===//
4305
4306 let ExeDomain = SSEPackedInt in {
4307
4308 let Uses = [EDI] in
4309 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4310            (ins VR128:$src, VR128:$mask),
4311            "maskmovdqu\t{$mask, $src|$src, $mask}",
4312            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4313 let Uses = [RDI] in
4314 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4315            (ins VR128:$src, VR128:$mask),
4316            "maskmovdqu\t{$mask, $src|$src, $mask}",
4317            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4318
4319 let Uses = [EDI] in
4320 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4321            "maskmovdqu\t{$mask, $src|$src, $mask}",
4322            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4323 let Uses = [RDI] in
4324 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4325            "maskmovdqu\t{$mask, $src|$src, $mask}",
4326            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4327
4328 } // ExeDomain = SSEPackedInt
4329
4330 //===---------------------------------------------------------------------===//
4331 // SSE2 - Move Doubleword
4332 //===---------------------------------------------------------------------===//
4333
4334 //===---------------------------------------------------------------------===//
4335 // Move Int Doubleword to Packed Double Int
4336 //
4337 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4338                       "movd\t{$src, $dst|$dst, $src}",
4339                       [(set VR128:$dst,
4340                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4341 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4342                       "movd\t{$src, $dst|$dst, $src}",
4343                       [(set VR128:$dst,
4344                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4345                       VEX;
4346 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4347                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4348                         [(set VR128:$dst,
4349                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4350 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4351                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4352                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4353
4354 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4355                       "movd\t{$src, $dst|$dst, $src}",
4356                       [(set VR128:$dst,
4357                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4358 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4359                       "movd\t{$src, $dst|$dst, $src}",
4360                       [(set VR128:$dst,
4361                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4362 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4363                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4364                         [(set VR128:$dst,
4365                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4366 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4367                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4368                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4369
4370 //===---------------------------------------------------------------------===//
4371 // Move Int Doubleword to Single Scalar
4372 //
4373 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4374                       "movd\t{$src, $dst|$dst, $src}",
4375                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4376
4377 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4378                       "movd\t{$src, $dst|$dst, $src}",
4379                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4380                       VEX;
4381 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4382                       "movd\t{$src, $dst|$dst, $src}",
4383                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4384
4385 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4386                       "movd\t{$src, $dst|$dst, $src}",
4387                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4388
4389 //===---------------------------------------------------------------------===//
4390 // Move Packed Doubleword Int to Packed Double Int
4391 //
4392 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4393                        "movd\t{$src, $dst|$dst, $src}",
4394                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4395                                         (iPTR 0)))]>, VEX;
4396 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4397                        (ins i32mem:$dst, VR128:$src),
4398                        "movd\t{$src, $dst|$dst, $src}",
4399                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4400                                      (iPTR 0))), addr:$dst)]>, VEX;
4401 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4402                        "movd\t{$src, $dst|$dst, $src}",
4403                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4404                                         (iPTR 0)))]>;
4405 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4406                        "movd\t{$src, $dst|$dst, $src}",
4407                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4408                                      (iPTR 0))), addr:$dst)]>;
4409
4410 //===---------------------------------------------------------------------===//
4411 // Move Packed Doubleword Int first element to Doubleword Int
4412 //
4413 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4414                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4415                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4416                                                            (iPTR 0)))]>,
4417                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4418
4419 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4420                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4421                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4422                                                          (iPTR 0)))]>;
4423
4424 //===---------------------------------------------------------------------===//
4425 // Bitcast FR64 <-> GR64
4426 //
4427 let Predicates = [HasAVX] in
4428 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4429                         "vmovq\t{$src, $dst|$dst, $src}",
4430                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4431                         VEX;
4432 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4433                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4434                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4435 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4436                          "movq\t{$src, $dst|$dst, $src}",
4437                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4438                          VEX;
4439
4440 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4441                        "movq\t{$src, $dst|$dst, $src}",
4442                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4443 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4444                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4445                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4446 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4447                        "movq\t{$src, $dst|$dst, $src}",
4448                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4449
4450 //===---------------------------------------------------------------------===//
4451 // Move Scalar Single to Double Int
4452 //
4453 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4454                       "movd\t{$src, $dst|$dst, $src}",
4455                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4456 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4457                       "movd\t{$src, $dst|$dst, $src}",
4458                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4459 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4460                       "movd\t{$src, $dst|$dst, $src}",
4461                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4462 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4463                       "movd\t{$src, $dst|$dst, $src}",
4464                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4465
4466 //===---------------------------------------------------------------------===//
4467 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4468 //
4469 let AddedComplexity = 15 in {
4470 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4471                        "movd\t{$src, $dst|$dst, $src}",
4472                        [(set VR128:$dst, (v4i32 (X86vzmovl
4473                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4474                                       VEX;
4475 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4476                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4477                        [(set VR128:$dst, (v2i64 (X86vzmovl
4478                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4479                                       VEX, VEX_W;
4480 }
4481 let AddedComplexity = 15 in {
4482 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4483                        "movd\t{$src, $dst|$dst, $src}",
4484                        [(set VR128:$dst, (v4i32 (X86vzmovl
4485                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4486 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4487                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4488                        [(set VR128:$dst, (v2i64 (X86vzmovl
4489                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4490 }
4491
4492 let AddedComplexity = 20 in {
4493 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4494                        "movd\t{$src, $dst|$dst, $src}",
4495                        [(set VR128:$dst,
4496                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4497                                                    (loadi32 addr:$src))))))]>,
4498                                                    VEX;
4499 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4500                        "movd\t{$src, $dst|$dst, $src}",
4501                        [(set VR128:$dst,
4502                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4503                                                    (loadi32 addr:$src))))))]>;
4504 }
4505
4506 let Predicates = [HasAVX] in {
4507   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4508   let AddedComplexity = 20 in {
4509     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4510               (VMOVZDI2PDIrm addr:$src)>;
4511     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4512               (VMOVZDI2PDIrm addr:$src)>;
4513   }
4514   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4515   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4516                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4517             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4518   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4519                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4520             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4521 }
4522
4523 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4524   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4525             (MOVZDI2PDIrm addr:$src)>;
4526   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4527             (MOVZDI2PDIrm addr:$src)>;
4528 }
4529
4530 // These are the correct encodings of the instructions so that we know how to
4531 // read correct assembly, even though we continue to emit the wrong ones for
4532 // compatibility with Darwin's buggy assembler.
4533 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4534                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4535 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4536                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4537 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4538                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4539 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4540                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4541 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4542                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4543 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4544                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4545
4546 //===---------------------------------------------------------------------===//
4547 // SSE2 - Move Quadword
4548 //===---------------------------------------------------------------------===//
4549
4550 //===---------------------------------------------------------------------===//
4551 // Move Quadword Int to Packed Quadword Int
4552 //
4553 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4554                     "vmovq\t{$src, $dst|$dst, $src}",
4555                     [(set VR128:$dst,
4556                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4557                     VEX, Requires<[HasAVX]>;
4558 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4559                     "movq\t{$src, $dst|$dst, $src}",
4560                     [(set VR128:$dst,
4561                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4562                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4563
4564 //===---------------------------------------------------------------------===//
4565 // Move Packed Quadword Int to Quadword Int
4566 //
4567 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4568                       "movq\t{$src, $dst|$dst, $src}",
4569                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4570                                     (iPTR 0))), addr:$dst)]>, VEX;
4571 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4572                       "movq\t{$src, $dst|$dst, $src}",
4573                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4574                                     (iPTR 0))), addr:$dst)]>;
4575
4576 //===---------------------------------------------------------------------===//
4577 // Store / copy lower 64-bits of a XMM register.
4578 //
4579 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4580                      "movq\t{$src, $dst|$dst, $src}",
4581                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4582 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4583                      "movq\t{$src, $dst|$dst, $src}",
4584                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4585
4586 let AddedComplexity = 20 in
4587 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4588                      "vmovq\t{$src, $dst|$dst, $src}",
4589                      [(set VR128:$dst,
4590                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4591                                                  (loadi64 addr:$src))))))]>,
4592                      XS, VEX, Requires<[HasAVX]>;
4593
4594 let AddedComplexity = 20 in
4595 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4596                      "movq\t{$src, $dst|$dst, $src}",
4597                      [(set VR128:$dst,
4598                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4599                                                  (loadi64 addr:$src))))))]>,
4600                      XS, Requires<[HasSSE2]>;
4601
4602 let Predicates = [HasAVX], AddedComplexity = 20 in {
4603   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4604             (VMOVZQI2PQIrm addr:$src)>;
4605   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4606             (VMOVZQI2PQIrm addr:$src)>;
4607   def : Pat<(v2i64 (X86vzload addr:$src)),
4608             (VMOVZQI2PQIrm addr:$src)>;
4609 }
4610
4611 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4612   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4613             (MOVZQI2PQIrm addr:$src)>;
4614   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4615             (MOVZQI2PQIrm addr:$src)>;
4616   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4617 }
4618
4619 let Predicates = [HasAVX] in {
4620 def : Pat<(v4i64 (X86vzload addr:$src)),
4621           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4622 }
4623
4624 //===---------------------------------------------------------------------===//
4625 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4626 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4627 //
4628 let AddedComplexity = 15 in
4629 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4630                         "vmovq\t{$src, $dst|$dst, $src}",
4631                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4632                       XS, VEX, Requires<[HasAVX]>;
4633 let AddedComplexity = 15 in
4634 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4635                         "movq\t{$src, $dst|$dst, $src}",
4636                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4637                       XS, Requires<[HasSSE2]>;
4638
4639 let AddedComplexity = 20 in
4640 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4641                         "vmovq\t{$src, $dst|$dst, $src}",
4642                     [(set VR128:$dst, (v2i64 (X86vzmovl
4643                                              (loadv2i64 addr:$src))))]>,
4644                       XS, VEX, Requires<[HasAVX]>;
4645 let AddedComplexity = 20 in {
4646 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4647                         "movq\t{$src, $dst|$dst, $src}",
4648                     [(set VR128:$dst, (v2i64 (X86vzmovl
4649                                              (loadv2i64 addr:$src))))]>,
4650                       XS, Requires<[HasSSE2]>;
4651 }
4652
4653 let AddedComplexity = 20 in {
4654   let Predicates = [HasAVX] in {
4655     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4656               (VMOVZPQILo2PQIrm addr:$src)>;
4657     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4658               (VMOVZPQILo2PQIrr VR128:$src)>;
4659   }
4660   let Predicates = [HasSSE2] in {
4661     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4662               (MOVZPQILo2PQIrm addr:$src)>;
4663     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4664               (MOVZPQILo2PQIrr VR128:$src)>;
4665   }
4666 }
4667
4668 // Instructions to match in the assembler
4669 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4670                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4671 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4672                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4673 // Recognize "movd" with GR64 destination, but encode as a "movq"
4674 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4675                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4676
4677 // Instructions for the disassembler
4678 // xr = XMM register
4679 // xm = mem64
4680
4681 let Predicates = [HasAVX] in
4682 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4683                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4684 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4685                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4686
4687 //===---------------------------------------------------------------------===//
4688 // SSE3 - Conversion Instructions
4689 //===---------------------------------------------------------------------===//
4690
4691 // Convert Packed Double FP to Packed DW Integers
4692 let Predicates = [HasAVX] in {
4693 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4694 // register, but the same isn't true when using memory operands instead.
4695 // Provide other assembly rr and rm forms to address this explicitly.
4696 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4697                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4698 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4699                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4700
4701 // XMM only
4702 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4703                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4704 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4705                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4706
4707 // YMM only
4708 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4709                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4710 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4711                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4712 }
4713
4714 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4715                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4716 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4717                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4718
4719 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4720           (VCVTTPD2DQYrr VR256:$src)>;
4721 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4722           (VCVTTPD2DQYrm addr:$src)>;
4723
4724 // Convert Packed DW Integers to Packed Double FP
4725 let Predicates = [HasAVX] in {
4726 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4727                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4728 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4729                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4730 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4731                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4732 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4733                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4734 }
4735
4736 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4737                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4738 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4739                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4740
4741 // AVX 256-bit register conversion intrinsics
4742 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4743            (VCVTDQ2PDYrr VR128:$src)>;
4744 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4745            (VCVTDQ2PDYrm addr:$src)>;
4746
4747 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4748           (VCVTPD2DQYrr VR256:$src)>;
4749 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4750           (VCVTPD2DQYrm addr:$src)>;
4751
4752 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4753           (VCVTDQ2PDYrr VR128:$src)>;
4754 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4755           (VCVTDQ2PDYrm addr:$src)>;
4756
4757 //===---------------------------------------------------------------------===//
4758 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4759 //===---------------------------------------------------------------------===//
4760 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4761                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4762                               X86MemOperand x86memop> {
4763 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4764                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4765                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4766 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4767                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4768                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4769 }
4770
4771 let Predicates = [HasAVX] in {
4772   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4773                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4774   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4775                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4776   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4777                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4778   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4779                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4780 }
4781 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4782                                    memopv4f32, f128mem>;
4783 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4784                                    memopv4f32, f128mem>;
4785
4786 let Predicates = [HasAVX] in {
4787   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4788             (VMOVSHDUPrr VR128:$src)>;
4789   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4790             (VMOVSHDUPrm addr:$src)>;
4791   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4792             (VMOVSLDUPrr VR128:$src)>;
4793   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4794             (VMOVSLDUPrm addr:$src)>;
4795   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4796             (VMOVSHDUPYrr VR256:$src)>;
4797   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4798             (VMOVSHDUPYrm addr:$src)>;
4799   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4800             (VMOVSLDUPYrr VR256:$src)>;
4801   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4802             (VMOVSLDUPYrm addr:$src)>;
4803 }
4804
4805 let Predicates = [HasSSE3] in {
4806   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4807             (MOVSHDUPrr VR128:$src)>;
4808   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4809             (MOVSHDUPrm addr:$src)>;
4810   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4811             (MOVSLDUPrr VR128:$src)>;
4812   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4813             (MOVSLDUPrm addr:$src)>;
4814 }
4815
4816 //===---------------------------------------------------------------------===//
4817 // SSE3 - Replicate Double FP - MOVDDUP
4818 //===---------------------------------------------------------------------===//
4819
4820 multiclass sse3_replicate_dfp<string OpcodeStr> {
4821 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4822                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4823                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4824 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4825                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4826                     [(set VR128:$dst,
4827                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4828                                       (undef))))]>;
4829 }
4830
4831 // FIXME: Merge with above classe when there're patterns for the ymm version
4832 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4833 let Predicates = [HasAVX] in {
4834   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4835                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4836                       []>;
4837   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4838                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4839                       []>;
4840   }
4841 }
4842
4843 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4844 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4845 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4846
4847 let Predicates = [HasAVX] in {
4848   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4849                    (undef)),
4850             (VMOVDDUPrm addr:$src)>;
4851   let AddedComplexity = 5 in {
4852   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4853   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4854             (VMOVDDUPrm addr:$src)>;
4855   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4856   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4857             (VMOVDDUPrm addr:$src)>;
4858   }
4859   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4860             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4861   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4862             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4863   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4864             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4865   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4866             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4867   def : Pat<(X86Movddup (bc_v2f64
4868                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4869             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4870
4871   // 256-bit version
4872   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4873             (VMOVDDUPYrm addr:$src)>;
4874   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4875             (VMOVDDUPYrm addr:$src)>;
4876   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
4877             (VMOVDDUPYrm addr:$src)>;
4878   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4879             (VMOVDDUPYrm addr:$src)>;
4880   def : Pat<(X86Movddup (v4f64 VR256:$src)),
4881             (VMOVDDUPYrr VR256:$src)>;
4882   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4883             (VMOVDDUPYrr VR256:$src)>;
4884 }
4885
4886 let Predicates = [HasSSE3] in {
4887   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4888                    (undef)),
4889             (MOVDDUPrm addr:$src)>;
4890   let AddedComplexity = 5 in {
4891   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4892   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4893             (MOVDDUPrm addr:$src)>;
4894   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
4895   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4896             (MOVDDUPrm addr:$src)>;
4897   }
4898   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4899             (MOVDDUPrm addr:$src)>;
4900   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4901             (MOVDDUPrm addr:$src)>;
4902   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4903             (MOVDDUPrm addr:$src)>;
4904   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4905             (MOVDDUPrm addr:$src)>;
4906   def : Pat<(X86Movddup (bc_v2f64
4907                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4908             (MOVDDUPrm addr:$src)>;
4909 }
4910
4911 //===---------------------------------------------------------------------===//
4912 // SSE3 - Move Unaligned Integer
4913 //===---------------------------------------------------------------------===//
4914
4915 let Predicates = [HasAVX] in {
4916   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4917                    "vlddqu\t{$src, $dst|$dst, $src}",
4918                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4919   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4920                    "vlddqu\t{$src, $dst|$dst, $src}",
4921                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4922 }
4923 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4924                    "lddqu\t{$src, $dst|$dst, $src}",
4925                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
4926
4927 //===---------------------------------------------------------------------===//
4928 // SSE3 - Arithmetic
4929 //===---------------------------------------------------------------------===//
4930
4931 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4932                        X86MemOperand x86memop, bit Is2Addr = 1> {
4933   def rr : I<0xD0, MRMSrcReg,
4934        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4935        !if(Is2Addr,
4936            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4937            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4938        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
4939   def rm : I<0xD0, MRMSrcMem,
4940        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4941        !if(Is2Addr,
4942            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4943            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4944        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
4945 }
4946
4947 let Predicates = [HasAVX] in {
4948   let ExeDomain = SSEPackedSingle in {
4949     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4950                                  f128mem, 0>, TB, XD, VEX_4V;
4951     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4952                                  f256mem, 0>, TB, XD, VEX_4V;
4953   }
4954   let ExeDomain = SSEPackedDouble in {
4955     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4956                                  f128mem, 0>, TB, OpSize, VEX_4V;
4957     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4958                                  f256mem, 0>, TB, OpSize, VEX_4V;
4959   }
4960 }
4961 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
4962   let ExeDomain = SSEPackedSingle in
4963   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4964                               f128mem>, TB, XD;
4965   let ExeDomain = SSEPackedDouble in
4966   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4967                               f128mem>, TB, OpSize;
4968 }
4969
4970 //===---------------------------------------------------------------------===//
4971 // SSE3 Instructions
4972 //===---------------------------------------------------------------------===//
4973
4974 // Horizontal ops
4975 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4976                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4977   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4978        !if(Is2Addr,
4979          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4980          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4981       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4982
4983   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4984        !if(Is2Addr,
4985          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4986          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4987       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
4988 }
4989 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4990                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4991   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4992        !if(Is2Addr,
4993          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4994          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4995       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
4996
4997   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4998        !if(Is2Addr,
4999          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5000          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5001       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5002 }
5003
5004 let Predicates = [HasAVX] in {
5005   let ExeDomain = SSEPackedSingle in {
5006     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5007                             X86fhadd, 0>, VEX_4V;
5008     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5009                             X86fhsub, 0>, VEX_4V;
5010     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5011                             X86fhadd, 0>, VEX_4V;
5012     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5013                             X86fhsub, 0>, VEX_4V;
5014   }
5015   let ExeDomain = SSEPackedDouble in {
5016     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5017                             X86fhadd, 0>, VEX_4V;
5018     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5019                             X86fhsub, 0>, VEX_4V;
5020     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5021                             X86fhadd, 0>, VEX_4V;
5022     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5023                             X86fhsub, 0>, VEX_4V;
5024   }
5025 }
5026
5027 let Constraints = "$src1 = $dst" in {
5028   let ExeDomain = SSEPackedSingle in {
5029     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5030     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5031   }
5032   let ExeDomain = SSEPackedDouble in {
5033     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5034     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5035   }
5036 }
5037
5038 //===---------------------------------------------------------------------===//
5039 // SSSE3 - Packed Absolute Instructions
5040 //===---------------------------------------------------------------------===//
5041
5042
5043 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5044 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5045                             Intrinsic IntId128> {
5046   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5047                     (ins VR128:$src),
5048                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5049                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5050                     OpSize;
5051
5052   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5053                     (ins i128mem:$src),
5054                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5055                     [(set VR128:$dst,
5056                       (IntId128
5057                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5058 }
5059
5060 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5061 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5062                               Intrinsic IntId256> {
5063   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5064                     (ins VR256:$src),
5065                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5066                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5067                     OpSize;
5068
5069   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5070                     (ins i256mem:$src),
5071                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5072                     [(set VR256:$dst,
5073                       (IntId256
5074                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5075 }
5076
5077 let Predicates = [HasAVX] in {
5078   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5079                                   int_x86_ssse3_pabs_b_128>, VEX;
5080   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5081                                   int_x86_ssse3_pabs_w_128>, VEX;
5082   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5083                                   int_x86_ssse3_pabs_d_128>, VEX;
5084 }
5085
5086 let Predicates = [HasAVX2] in {
5087   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5088                                     int_x86_avx2_pabs_b>, VEX;
5089   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5090                                     int_x86_avx2_pabs_w>, VEX;
5091   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5092                                     int_x86_avx2_pabs_d>, VEX;
5093 }
5094
5095 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5096                               int_x86_ssse3_pabs_b_128>;
5097 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5098                               int_x86_ssse3_pabs_w_128>;
5099 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5100                               int_x86_ssse3_pabs_d_128>;
5101
5102 //===---------------------------------------------------------------------===//
5103 // SSSE3 - Packed Binary Operator Instructions
5104 //===---------------------------------------------------------------------===//
5105
5106 /// SS3I_binop_rm - Simple SSSE3 bin op
5107 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5108                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5109                          X86MemOperand x86memop, bit Is2Addr = 1> {
5110   let isCommutable = 1 in
5111   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5112        (ins RC:$src1, RC:$src2),
5113        !if(Is2Addr,
5114          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5115          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5116        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
5117        OpSize;
5118   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5119        (ins RC:$src1, x86memop:$src2),
5120        !if(Is2Addr,
5121          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5122          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5123        [(set RC:$dst,
5124          (OpVT (OpNode RC:$src1,
5125           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
5126 }
5127
5128 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5129 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5130                              Intrinsic IntId128, bit Is2Addr = 1> {
5131   let isCommutable = 1 in
5132   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5133        (ins VR128:$src1, VR128:$src2),
5134        !if(Is2Addr,
5135          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5136          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5137        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5138        OpSize;
5139   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5140        (ins VR128:$src1, i128mem:$src2),
5141        !if(Is2Addr,
5142          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5143          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5144        [(set VR128:$dst,
5145          (IntId128 VR128:$src1,
5146           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5147 }
5148
5149 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5150                                Intrinsic IntId256> {
5151   let isCommutable = 1 in
5152   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5153        (ins VR256:$src1, VR256:$src2),
5154        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5155        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5156        OpSize;
5157   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5158        (ins VR256:$src1, i256mem:$src2),
5159        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5160        [(set VR256:$dst,
5161          (IntId256 VR256:$src1,
5162           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5163 }
5164
5165 let ImmT = NoImm, Predicates = [HasAVX] in {
5166 let isCommutable = 0 in {
5167   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5168                                   memopv2i64, i128mem, 0>, VEX_4V;
5169   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5170                                   memopv2i64, i128mem, 0>, VEX_4V;
5171   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5172                                   memopv2i64, i128mem, 0>, VEX_4V;
5173   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5174                                   memopv2i64, i128mem, 0>, VEX_4V;
5175   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5176                                   memopv2i64, i128mem, 0>, VEX_4V;
5177   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5178                                   memopv2i64, i128mem, 0>, VEX_4V;
5179   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5180                                   memopv2i64, i128mem, 0>, VEX_4V;
5181   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5182                                   memopv2i64, i128mem, 0>, VEX_4V;
5183   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5184                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5185   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5186                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5187   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5188                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5189 }
5190 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5191                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5192 }
5193
5194 let ImmT = NoImm, Predicates = [HasAVX2] in {
5195 let isCommutable = 0 in {
5196   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5197                                   memopv4i64, i256mem, 0>, VEX_4V;
5198   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5199                                   memopv4i64, i256mem, 0>, VEX_4V;
5200   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5201                                   memopv4i64, i256mem, 0>, VEX_4V;
5202   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5203                                   memopv4i64, i256mem, 0>, VEX_4V;
5204   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5205                                   memopv4i64, i256mem, 0>, VEX_4V;
5206   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5207                                   memopv4i64, i256mem, 0>, VEX_4V;
5208   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5209                                   memopv4i64, i256mem, 0>, VEX_4V;
5210   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5211                                   memopv4i64, i256mem, 0>, VEX_4V;
5212   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5213                                         int_x86_avx2_phadd_sw>, VEX_4V;
5214   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5215                                         int_x86_avx2_phsub_sw>, VEX_4V;
5216   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5217                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5218 }
5219 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5220                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5221 }
5222
5223 // None of these have i8 immediate fields.
5224 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5225 let isCommutable = 0 in {
5226   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5227                                  memopv2i64, i128mem>;
5228   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5229                                  memopv2i64, i128mem>;
5230   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5231                                  memopv2i64, i128mem>;
5232   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5233                                  memopv2i64, i128mem>;
5234   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5235                                  memopv2i64, i128mem>;
5236   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5237                                  memopv2i64, i128mem>;
5238   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5239                                  memopv2i64, i128mem>;
5240   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5241                                  memopv2i64, i128mem>;
5242   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5243                                      int_x86_ssse3_phadd_sw_128>;
5244   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5245                                      int_x86_ssse3_phsub_sw_128>;
5246   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5247                                      int_x86_ssse3_pmadd_ub_sw_128>;
5248 }
5249 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5250                                      int_x86_ssse3_pmul_hr_sw_128>;
5251 }
5252
5253 //===---------------------------------------------------------------------===//
5254 // SSSE3 - Packed Align Instruction Patterns
5255 //===---------------------------------------------------------------------===//
5256
5257 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5258   let neverHasSideEffects = 1 in {
5259   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5260       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5261       !if(Is2Addr,
5262         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5263         !strconcat(asm,
5264                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5265       []>, OpSize;
5266   let mayLoad = 1 in
5267   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5268       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5269       !if(Is2Addr,
5270         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5271         !strconcat(asm,
5272                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5273       []>, OpSize;
5274   }
5275 }
5276
5277 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5278   let neverHasSideEffects = 1 in {
5279   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5280       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5281       !strconcat(asm,
5282                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5283       []>, OpSize;
5284   let mayLoad = 1 in
5285   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5286       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5287       !strconcat(asm,
5288                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5289       []>, OpSize;
5290   }
5291 }
5292
5293 let Predicates = [HasAVX] in
5294   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5295 let Predicates = [HasAVX2] in
5296   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5297 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5298   defm PALIGN : ssse3_palign<"palignr">;
5299
5300 let Predicates = [HasAVX2] in {
5301 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5302           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5303 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5304           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5305 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5306           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5307 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5308           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5309 }
5310
5311 let Predicates = [HasAVX] in {
5312 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5313           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5314 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5315           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5316 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5317           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5318 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5319           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5320 }
5321
5322 let Predicates = [HasSSSE3] in {
5323 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5324           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5325 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5326           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5327 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5328           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5329 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5330           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5331 }
5332
5333 //===---------------------------------------------------------------------===//
5334 // SSSE3 - Thread synchronization
5335 //===---------------------------------------------------------------------===//
5336
5337 let usesCustomInserter = 1 in {
5338 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5339                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5340                 Requires<[HasSSE3]>;
5341 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5342                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5343                 Requires<[HasSSE3]>;
5344 }
5345
5346 let Uses = [EAX, ECX, EDX] in
5347 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5348                  Requires<[HasSSE3]>;
5349 let Uses = [ECX, EAX] in
5350 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5351                 Requires<[HasSSE3]>;
5352
5353 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5354 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5355
5356 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5357       Requires<[In32BitMode]>;
5358 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5359       Requires<[In64BitMode]>;
5360
5361 //===----------------------------------------------------------------------===//
5362 // SSE4.1 - Packed Move with Sign/Zero Extend
5363 //===----------------------------------------------------------------------===//
5364
5365 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5366   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5367                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5368                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5369
5370   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5371                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5372        [(set VR128:$dst,
5373          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5374        OpSize;
5375 }
5376
5377 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5378                                  Intrinsic IntId> {
5379   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5380                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5381                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5382
5383   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5384                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5385                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5386 }
5387
5388 let Predicates = [HasAVX] in {
5389 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5390                                      VEX;
5391 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5392                                      VEX;
5393 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5394                                      VEX;
5395 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5396                                      VEX;
5397 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5398                                      VEX;
5399 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5400                                      VEX;
5401 }
5402
5403 let Predicates = [HasAVX2] in {
5404 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5405                                         int_x86_avx2_pmovsxbw>, VEX;
5406 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5407                                         int_x86_avx2_pmovsxwd>, VEX;
5408 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5409                                         int_x86_avx2_pmovsxdq>, VEX;
5410 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5411                                         int_x86_avx2_pmovzxbw>, VEX;
5412 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5413                                         int_x86_avx2_pmovzxwd>, VEX;
5414 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5415                                         int_x86_avx2_pmovzxdq>, VEX;
5416 }
5417
5418 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5419 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5420 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5421 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5422 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5423 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5424
5425 let Predicates = [HasAVX] in {
5426   // Common patterns involving scalar load.
5427   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5428             (VPMOVSXBWrm addr:$src)>;
5429   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5430             (VPMOVSXBWrm addr:$src)>;
5431
5432   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5433             (VPMOVSXWDrm addr:$src)>;
5434   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5435             (VPMOVSXWDrm addr:$src)>;
5436
5437   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5438             (VPMOVSXDQrm addr:$src)>;
5439   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5440             (VPMOVSXDQrm addr:$src)>;
5441
5442   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5443             (VPMOVZXBWrm addr:$src)>;
5444   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5445             (VPMOVZXBWrm addr:$src)>;
5446
5447   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5448             (VPMOVZXWDrm addr:$src)>;
5449   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5450             (VPMOVZXWDrm addr:$src)>;
5451
5452   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5453             (VPMOVZXDQrm addr:$src)>;
5454   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5455             (VPMOVZXDQrm addr:$src)>;
5456 }
5457
5458 let Predicates = [HasSSE41] in {
5459   // Common patterns involving scalar load.
5460   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5461             (PMOVSXBWrm addr:$src)>;
5462   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5463             (PMOVSXBWrm addr:$src)>;
5464
5465   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5466             (PMOVSXWDrm addr:$src)>;
5467   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5468             (PMOVSXWDrm addr:$src)>;
5469
5470   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5471             (PMOVSXDQrm addr:$src)>;
5472   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5473             (PMOVSXDQrm addr:$src)>;
5474
5475   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5476             (PMOVZXBWrm addr:$src)>;
5477   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5478             (PMOVZXBWrm addr:$src)>;
5479
5480   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5481             (PMOVZXWDrm addr:$src)>;
5482   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5483             (PMOVZXWDrm addr:$src)>;
5484
5485   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5486             (PMOVZXDQrm addr:$src)>;
5487   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5488             (PMOVZXDQrm addr:$src)>;
5489 }
5490
5491 let Predicates = [HasAVX] in {
5492 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5493 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5494 }
5495
5496 let Predicates = [HasSSE41] in {
5497 def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5498 def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5499 }
5500
5501
5502 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5503   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5504                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5505                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5506
5507   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5508                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5509        [(set VR128:$dst,
5510          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5511           OpSize;
5512 }
5513
5514 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5515                                  Intrinsic IntId> {
5516   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5517                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5518                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5519
5520   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5521                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5522        [(set VR256:$dst,
5523          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5524           OpSize;
5525 }
5526
5527 let Predicates = [HasAVX] in {
5528 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5529                                      VEX;
5530 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5531                                      VEX;
5532 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5533                                      VEX;
5534 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5535                                      VEX;
5536 }
5537
5538 let Predicates = [HasAVX2] in {
5539 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5540                                        int_x86_avx2_pmovsxbd>, VEX;
5541 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5542                                        int_x86_avx2_pmovsxwq>, VEX;
5543 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5544                                        int_x86_avx2_pmovzxbd>, VEX;
5545 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5546                                        int_x86_avx2_pmovzxwq>, VEX;
5547 }
5548
5549 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5550 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5551 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5552 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5553
5554 let Predicates = [HasAVX] in {
5555   // Common patterns involving scalar load
5556   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5557             (VPMOVSXBDrm addr:$src)>;
5558   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5559             (VPMOVSXWQrm addr:$src)>;
5560
5561   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5562             (VPMOVZXBDrm addr:$src)>;
5563   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5564             (VPMOVZXWQrm addr:$src)>;
5565 }
5566
5567 let Predicates = [HasSSE41] in {
5568   // Common patterns involving scalar load
5569   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5570             (PMOVSXBDrm addr:$src)>;
5571   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5572             (PMOVSXWQrm addr:$src)>;
5573
5574   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5575             (PMOVZXBDrm addr:$src)>;
5576   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5577             (PMOVZXWQrm addr:$src)>;
5578 }
5579
5580 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5581   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5582                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5583                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5584
5585   // Expecting a i16 load any extended to i32 value.
5586   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5587                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5588                  [(set VR128:$dst, (IntId (bitconvert
5589                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5590                  OpSize;
5591 }
5592
5593 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5594                                  Intrinsic IntId> {
5595   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5596                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5597                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5598
5599   // Expecting a i16 load any extended to i32 value.
5600   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5601                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5602                   [(set VR256:$dst, (IntId (bitconvert
5603                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5604                   OpSize;
5605 }
5606
5607 let Predicates = [HasAVX] in {
5608 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5609                                      VEX;
5610 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5611                                      VEX;
5612 }
5613 let Predicates = [HasAVX2] in {
5614 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5615                                        int_x86_avx2_pmovsxbq>, VEX;
5616 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5617                                        int_x86_avx2_pmovzxbq>, VEX;
5618 }
5619 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5620 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5621
5622 let Predicates = [HasAVX] in {
5623   // Common patterns involving scalar load
5624   def : Pat<(int_x86_sse41_pmovsxbq
5625               (bitconvert (v4i32 (X86vzmovl
5626                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5627             (VPMOVSXBQrm addr:$src)>;
5628
5629   def : Pat<(int_x86_sse41_pmovzxbq
5630               (bitconvert (v4i32 (X86vzmovl
5631                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5632             (VPMOVZXBQrm addr:$src)>;
5633 }
5634
5635 let Predicates = [HasSSE41] in {
5636   // Common patterns involving scalar load
5637   def : Pat<(int_x86_sse41_pmovsxbq
5638               (bitconvert (v4i32 (X86vzmovl
5639                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5640             (PMOVSXBQrm addr:$src)>;
5641
5642   def : Pat<(int_x86_sse41_pmovzxbq
5643               (bitconvert (v4i32 (X86vzmovl
5644                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5645             (PMOVZXBQrm addr:$src)>;
5646 }
5647
5648 //===----------------------------------------------------------------------===//
5649 // SSE4.1 - Extract Instructions
5650 //===----------------------------------------------------------------------===//
5651
5652 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5653 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5654   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5655                  (ins VR128:$src1, i32i8imm:$src2),
5656                  !strconcat(OpcodeStr,
5657                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5658                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5659                  OpSize;
5660   let neverHasSideEffects = 1, mayStore = 1 in
5661   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5662                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5663                  !strconcat(OpcodeStr,
5664                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5665                  []>, OpSize;
5666 // FIXME:
5667 // There's an AssertZext in the way of writing the store pattern
5668 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5669 }
5670
5671 let Predicates = [HasAVX] in {
5672   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5673   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5674          (ins VR128:$src1, i32i8imm:$src2),
5675          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5676 }
5677
5678 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5679
5680
5681 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5682 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5683   let neverHasSideEffects = 1, mayStore = 1 in
5684   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5685                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5686                  !strconcat(OpcodeStr,
5687                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5688                  []>, OpSize;
5689 // FIXME:
5690 // There's an AssertZext in the way of writing the store pattern
5691 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5692 }
5693
5694 let Predicates = [HasAVX] in
5695   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5696
5697 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5698
5699
5700 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5701 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5702   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5703                  (ins VR128:$src1, i32i8imm:$src2),
5704                  !strconcat(OpcodeStr,
5705                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5706                  [(set GR32:$dst,
5707                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5708   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5709                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5710                  !strconcat(OpcodeStr,
5711                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5712                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5713                           addr:$dst)]>, OpSize;
5714 }
5715
5716 let Predicates = [HasAVX] in
5717   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5718
5719 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5720
5721 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5722 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5723   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5724                  (ins VR128:$src1, i32i8imm:$src2),
5725                  !strconcat(OpcodeStr,
5726                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5727                  [(set GR64:$dst,
5728                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5729   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5730                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5731                  !strconcat(OpcodeStr,
5732                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5733                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5734                           addr:$dst)]>, OpSize, REX_W;
5735 }
5736
5737 let Predicates = [HasAVX] in
5738   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5739
5740 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5741
5742 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5743 /// destination
5744 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5745   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5746                  (ins VR128:$src1, i32i8imm:$src2),
5747                  !strconcat(OpcodeStr,
5748                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5749                  [(set GR32:$dst,
5750                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5751            OpSize;
5752   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5753                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5754                  !strconcat(OpcodeStr,
5755                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5756                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5757                           addr:$dst)]>, OpSize;
5758 }
5759
5760 let ExeDomain = SSEPackedSingle in {
5761   let Predicates = [HasAVX] in {
5762     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5763     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5764                     (ins VR128:$src1, i32i8imm:$src2),
5765                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5766                     []>, OpSize, VEX;
5767   }
5768   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5769 }
5770
5771 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5772 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5773                                               imm:$src2))),
5774                  addr:$dst),
5775           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5776           Requires<[HasAVX]>;
5777 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5778                                               imm:$src2))),
5779                  addr:$dst),
5780           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5781           Requires<[HasSSE41]>;
5782
5783 //===----------------------------------------------------------------------===//
5784 // SSE4.1 - Insert Instructions
5785 //===----------------------------------------------------------------------===//
5786
5787 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5788   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5789       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5790       !if(Is2Addr,
5791         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5792         !strconcat(asm,
5793                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5794       [(set VR128:$dst,
5795         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5796   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5797       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5798       !if(Is2Addr,
5799         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5800         !strconcat(asm,
5801                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5802       [(set VR128:$dst,
5803         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5804                    imm:$src3))]>, OpSize;
5805 }
5806
5807 let Predicates = [HasAVX] in
5808   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5809 let Constraints = "$src1 = $dst" in
5810   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5811
5812 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5813   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5814       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5815       !if(Is2Addr,
5816         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5817         !strconcat(asm,
5818                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5819       [(set VR128:$dst,
5820         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5821       OpSize;
5822   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5823       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5824       !if(Is2Addr,
5825         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5826         !strconcat(asm,
5827                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5828       [(set VR128:$dst,
5829         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5830                           imm:$src3)))]>, OpSize;
5831 }
5832
5833 let Predicates = [HasAVX] in
5834   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5835 let Constraints = "$src1 = $dst" in
5836   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5837
5838 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5839   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5840       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5841       !if(Is2Addr,
5842         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5843         !strconcat(asm,
5844                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5845       [(set VR128:$dst,
5846         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5847       OpSize;
5848   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5849       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5850       !if(Is2Addr,
5851         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5852         !strconcat(asm,
5853                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5854       [(set VR128:$dst,
5855         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5856                           imm:$src3)))]>, OpSize;
5857 }
5858
5859 let Predicates = [HasAVX] in
5860   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5861 let Constraints = "$src1 = $dst" in
5862   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5863
5864 // insertps has a few different modes, there's the first two here below which
5865 // are optimized inserts that won't zero arbitrary elements in the destination
5866 // vector. The next one matches the intrinsic and could zero arbitrary elements
5867 // in the target vector.
5868 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
5869   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5870       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
5871       !if(Is2Addr,
5872         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5873         !strconcat(asm,
5874                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5875       [(set VR128:$dst,
5876         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
5877       OpSize;
5878   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5879       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
5880       !if(Is2Addr,
5881         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5882         !strconcat(asm,
5883                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5884       [(set VR128:$dst,
5885         (X86insrtps VR128:$src1,
5886                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
5887                     imm:$src3))]>, OpSize;
5888 }
5889
5890 let ExeDomain = SSEPackedSingle in {
5891   let Predicates = [HasAVX] in
5892     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
5893   let Constraints = "$src1 = $dst" in
5894     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
5895 }
5896
5897 //===----------------------------------------------------------------------===//
5898 // SSE4.1 - Round Instructions
5899 //===----------------------------------------------------------------------===//
5900
5901 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
5902                             X86MemOperand x86memop, RegisterClass RC,
5903                             PatFrag mem_frag32, PatFrag mem_frag64,
5904                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
5905 let ExeDomain = SSEPackedSingle in {
5906   // Intrinsic operation, reg.
5907   // Vector intrinsic operation, reg
5908   def PSr : SS4AIi8<opcps, MRMSrcReg,
5909                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5910                     !strconcat(OpcodeStr,
5911                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5912                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
5913                     OpSize;
5914
5915   // Vector intrinsic operation, mem
5916   def PSm : SS4AIi8<opcps, MRMSrcMem,
5917                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5918                     !strconcat(OpcodeStr,
5919                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5920                     [(set RC:$dst,
5921                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
5922                     OpSize;
5923 } // ExeDomain = SSEPackedSingle
5924
5925 let ExeDomain = SSEPackedDouble in {
5926   // Vector intrinsic operation, reg
5927   def PDr : SS4AIi8<opcpd, MRMSrcReg,
5928                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
5929                     !strconcat(OpcodeStr,
5930                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5931                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
5932                     OpSize;
5933
5934   // Vector intrinsic operation, mem
5935   def PDm : SS4AIi8<opcpd, MRMSrcMem,
5936                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
5937                     !strconcat(OpcodeStr,
5938                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5939                     [(set RC:$dst,
5940                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
5941                     OpSize;
5942 } // ExeDomain = SSEPackedDouble
5943 }
5944
5945 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
5946                             string OpcodeStr,
5947                             Intrinsic F32Int,
5948                             Intrinsic F64Int, bit Is2Addr = 1> {
5949 let ExeDomain = GenericDomain in {
5950   // Operation, reg.
5951   def SSr : SS4AIi8<opcss, MRMSrcReg,
5952       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
5953       !if(Is2Addr,
5954           !strconcat(OpcodeStr,
5955               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5956           !strconcat(OpcodeStr,
5957               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5958       []>, OpSize;
5959
5960   // Intrinsic operation, reg.
5961   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
5962         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5963         !if(Is2Addr,
5964             !strconcat(OpcodeStr,
5965                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5966             !strconcat(OpcodeStr,
5967                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5968         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
5969         OpSize;
5970
5971   // Intrinsic operation, mem.
5972   def SSm : SS4AIi8<opcss, MRMSrcMem,
5973         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
5974         !if(Is2Addr,
5975             !strconcat(OpcodeStr,
5976                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5977             !strconcat(OpcodeStr,
5978                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5979         [(set VR128:$dst,
5980              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
5981         OpSize;
5982
5983   // Operation, reg.
5984   def SDr : SS4AIi8<opcsd, MRMSrcReg,
5985         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
5986         !if(Is2Addr,
5987             !strconcat(OpcodeStr,
5988                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5989             !strconcat(OpcodeStr,
5990                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5991         []>, OpSize;
5992
5993   // Intrinsic operation, reg.
5994   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
5995         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
5996         !if(Is2Addr,
5997             !strconcat(OpcodeStr,
5998                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5999             !strconcat(OpcodeStr,
6000                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6001         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6002         OpSize;
6003
6004   // Intrinsic operation, mem.
6005   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6006         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6007         !if(Is2Addr,
6008             !strconcat(OpcodeStr,
6009                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6010             !strconcat(OpcodeStr,
6011                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6012         [(set VR128:$dst,
6013               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6014         OpSize;
6015 } // ExeDomain = GenericDomain
6016 }
6017
6018 // FP round - roundss, roundps, roundsd, roundpd
6019 let Predicates = [HasAVX] in {
6020   // Intrinsic form
6021   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6022                                   memopv4f32, memopv2f64,
6023                                   int_x86_sse41_round_ps,
6024                                   int_x86_sse41_round_pd>, VEX;
6025   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6026                                   memopv8f32, memopv4f64,
6027                                   int_x86_avx_round_ps_256,
6028                                   int_x86_avx_round_pd_256>, VEX;
6029   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6030                                   int_x86_sse41_round_ss,
6031                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6032
6033   def : Pat<(ffloor FR32:$src),
6034             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6035   def : Pat<(f64 (ffloor FR64:$src)),
6036             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6037   def : Pat<(f32 (fnearbyint FR32:$src)),
6038             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6039   def : Pat<(f64 (fnearbyint FR64:$src)),
6040             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6041   def : Pat<(f32 (fceil FR32:$src)),
6042             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6043   def : Pat<(f64 (fceil FR64:$src)),
6044             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6045   def : Pat<(f32 (frint FR32:$src)),
6046             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6047   def : Pat<(f64 (frint FR64:$src)),
6048             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6049   def : Pat<(f32 (ftrunc FR32:$src)),
6050             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6051   def : Pat<(f64 (ftrunc FR64:$src)),
6052             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6053 }
6054
6055 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6056                                memopv4f32, memopv2f64,
6057                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6058 let Constraints = "$src1 = $dst" in
6059 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6060                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6061
6062 def : Pat<(ffloor FR32:$src),
6063           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6064 def : Pat<(f64 (ffloor FR64:$src)),
6065           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6066 def : Pat<(f32 (fnearbyint FR32:$src)),
6067           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6068 def : Pat<(f64 (fnearbyint FR64:$src)),
6069           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6070 def : Pat<(f32 (fceil FR32:$src)),
6071           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6072 def : Pat<(f64 (fceil FR64:$src)),
6073           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6074 def : Pat<(f32 (frint FR32:$src)),
6075           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6076 def : Pat<(f64 (frint FR64:$src)),
6077           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6078 def : Pat<(f32 (ftrunc FR32:$src)),
6079           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6080 def : Pat<(f64 (ftrunc FR64:$src)),
6081           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6082
6083 //===----------------------------------------------------------------------===//
6084 // SSE4.1 - Packed Bit Test
6085 //===----------------------------------------------------------------------===//
6086
6087 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6088 // the intel intrinsic that corresponds to this.
6089 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6090 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6091                 "vptest\t{$src2, $src1|$src1, $src2}",
6092                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6093                 OpSize, VEX;
6094 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6095                 "vptest\t{$src2, $src1|$src1, $src2}",
6096                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6097                 OpSize, VEX;
6098
6099 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6100                 "vptest\t{$src2, $src1|$src1, $src2}",
6101                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6102                 OpSize, VEX;
6103 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6104                 "vptest\t{$src2, $src1|$src1, $src2}",
6105                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6106                 OpSize, VEX;
6107 }
6108
6109 let Defs = [EFLAGS] in {
6110 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6111               "ptest\t{$src2, $src1|$src1, $src2}",
6112               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6113               OpSize;
6114 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6115               "ptest\t{$src2, $src1|$src1, $src2}",
6116               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6117               OpSize;
6118 }
6119
6120 // The bit test instructions below are AVX only
6121 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6122                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6123   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6124             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6125             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6126   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6127             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6128             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6129             OpSize, VEX;
6130 }
6131
6132 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6133 let ExeDomain = SSEPackedSingle in {
6134 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6135 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6136 }
6137 let ExeDomain = SSEPackedDouble in {
6138 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6139 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6140 }
6141 }
6142
6143 //===----------------------------------------------------------------------===//
6144 // SSE4.1 - Misc Instructions
6145 //===----------------------------------------------------------------------===//
6146
6147 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6148   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6149                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6150                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6151                      OpSize, XS;
6152   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6153                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6154                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6155                       (implicit EFLAGS)]>, OpSize, XS;
6156
6157   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6158                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6159                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6160                      XS;
6161   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6162                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6163                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6164                       (implicit EFLAGS)]>, XS;
6165
6166   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6167                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6168                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6169                       XS;
6170   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6171                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6172                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6173                        (implicit EFLAGS)]>, XS;
6174 }
6175
6176
6177
6178 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6179 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6180                                  Intrinsic IntId128> {
6181   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6182                     (ins VR128:$src),
6183                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6184                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6185   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6186                      (ins i128mem:$src),
6187                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6188                      [(set VR128:$dst,
6189                        (IntId128
6190                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6191 }
6192
6193 let Predicates = [HasAVX] in
6194 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6195                                          int_x86_sse41_phminposuw>, VEX;
6196 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6197                                          int_x86_sse41_phminposuw>;
6198
6199 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6200 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6201                               Intrinsic IntId128, bit Is2Addr = 1> {
6202   let isCommutable = 1 in
6203   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6204        (ins VR128:$src1, VR128:$src2),
6205        !if(Is2Addr,
6206            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6207            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6208        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6209   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6210        (ins VR128:$src1, i128mem:$src2),
6211        !if(Is2Addr,
6212            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6213            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6214        [(set VR128:$dst,
6215          (IntId128 VR128:$src1,
6216           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6217 }
6218
6219 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6220 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6221                                 Intrinsic IntId256> {
6222   let isCommutable = 1 in
6223   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6224        (ins VR256:$src1, VR256:$src2),
6225        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6226        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6227   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6228        (ins VR256:$src1, i256mem:$src2),
6229        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6230        [(set VR256:$dst,
6231          (IntId256 VR256:$src1,
6232           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6233 }
6234
6235 let Predicates = [HasAVX] in {
6236   let isCommutable = 0 in
6237   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6238                                                          0>, VEX_4V;
6239   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6240                                                          0>, VEX_4V;
6241   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6242                                                          0>, VEX_4V;
6243   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6244                                                          0>, VEX_4V;
6245   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6246                                                          0>, VEX_4V;
6247   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6248                                                          0>, VEX_4V;
6249   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6250                                                          0>, VEX_4V;
6251   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6252                                                          0>, VEX_4V;
6253   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6254                                                          0>, VEX_4V;
6255   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6256                                                          0>, VEX_4V;
6257 }
6258
6259 let Predicates = [HasAVX2] in {
6260   let isCommutable = 0 in
6261   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6262                                         int_x86_avx2_packusdw>, VEX_4V;
6263   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6264                                         int_x86_avx2_pmins_b>, VEX_4V;
6265   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6266                                         int_x86_avx2_pmins_d>, VEX_4V;
6267   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6268                                         int_x86_avx2_pminu_d>, VEX_4V;
6269   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6270                                         int_x86_avx2_pminu_w>, VEX_4V;
6271   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6272                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6273   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6274                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6275   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6276                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6277   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6278                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6279   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6280                                         int_x86_avx2_pmul_dq>, VEX_4V;
6281 }
6282
6283 let Constraints = "$src1 = $dst" in {
6284   let isCommutable = 0 in
6285   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6286   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6287   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6288   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6289   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6290   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6291   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6292   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6293   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6294   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6295 }
6296
6297 /// SS48I_binop_rm - Simple SSE41 binary operator.
6298 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6299                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6300                           X86MemOperand x86memop, bit Is2Addr = 1> {
6301   let isCommutable = 1 in
6302   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6303        (ins RC:$src1, RC:$src2),
6304        !if(Is2Addr,
6305            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6306            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6307        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6308   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6309        (ins RC:$src1, x86memop:$src2),
6310        !if(Is2Addr,
6311            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6312            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6313        [(set RC:$dst,
6314          (OpVT (OpNode RC:$src1,
6315           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6316 }
6317
6318 let Predicates = [HasAVX] in {
6319   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6320                                 memopv2i64, i128mem, 0>, VEX_4V;
6321   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6322                                  memopv2i64, i128mem, 0>, VEX_4V;
6323 }
6324 let Predicates = [HasAVX2] in {
6325   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6326                                   memopv4i64, i256mem, 0>, VEX_4V;
6327   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6328                                   memopv4i64, i256mem, 0>, VEX_4V;
6329 }
6330
6331 let Constraints = "$src1 = $dst" in {
6332   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6333                                 memopv2i64, i128mem>;
6334   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6335                                 memopv2i64, i128mem>;
6336 }
6337
6338 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6339 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6340                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6341                  X86MemOperand x86memop, bit Is2Addr = 1> {
6342   let isCommutable = 1 in
6343   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6344         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6345         !if(Is2Addr,
6346             !strconcat(OpcodeStr,
6347                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6348             !strconcat(OpcodeStr,
6349                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6350         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6351         OpSize;
6352   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6353         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6354         !if(Is2Addr,
6355             !strconcat(OpcodeStr,
6356                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6357             !strconcat(OpcodeStr,
6358                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6359         [(set RC:$dst,
6360           (IntId RC:$src1,
6361            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6362         OpSize;
6363 }
6364
6365 let Predicates = [HasAVX] in {
6366   let isCommutable = 0 in {
6367     let ExeDomain = SSEPackedSingle in {
6368     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6369                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6370     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6371               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6372     }
6373     let ExeDomain = SSEPackedDouble in {
6374     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6375                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6376     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6377               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6378     }
6379   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6380                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6381   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6382                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6383   }
6384   let ExeDomain = SSEPackedSingle in
6385   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6386                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6387   let ExeDomain = SSEPackedDouble in
6388   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6389                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6390   let ExeDomain = SSEPackedSingle in
6391   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6392                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6393 }
6394
6395 let Predicates = [HasAVX2] in {
6396   let isCommutable = 0 in {
6397   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6398                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6399   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6400                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6401   }
6402 }
6403
6404 let Constraints = "$src1 = $dst" in {
6405   let isCommutable = 0 in {
6406   let ExeDomain = SSEPackedSingle in
6407   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6408                                      VR128, memopv4f32, i128mem>;
6409   let ExeDomain = SSEPackedDouble in
6410   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6411                                      VR128, memopv2f64, i128mem>;
6412   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6413                                      VR128, memopv2i64, i128mem>;
6414   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6415                                      VR128, memopv2i64, i128mem>;
6416   }
6417   let ExeDomain = SSEPackedSingle in
6418   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6419                                   VR128, memopv4f32, i128mem>;
6420   let ExeDomain = SSEPackedDouble in
6421   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6422                                   VR128, memopv2f64, i128mem>;
6423 }
6424
6425 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6426 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6427                                     RegisterClass RC, X86MemOperand x86memop,
6428                                     PatFrag mem_frag, Intrinsic IntId> {
6429   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6430                   (ins RC:$src1, RC:$src2, RC:$src3),
6431                   !strconcat(OpcodeStr,
6432                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6433                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6434                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6435
6436   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6437                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6438                   !strconcat(OpcodeStr,
6439                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6440                   [(set RC:$dst,
6441                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6442                                RC:$src3))],
6443                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6444 }
6445
6446 let Predicates = [HasAVX] in {
6447 let ExeDomain = SSEPackedDouble in {
6448 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6449                                            memopv2f64, int_x86_sse41_blendvpd>;
6450 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6451                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6452 } // ExeDomain = SSEPackedDouble
6453 let ExeDomain = SSEPackedSingle in {
6454 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6455                                            memopv4f32, int_x86_sse41_blendvps>;
6456 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6457                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6458 } // ExeDomain = SSEPackedSingle
6459 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6460                                            memopv2i64, int_x86_sse41_pblendvb>;
6461 }
6462
6463 let Predicates = [HasAVX2] in {
6464 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6465                                            memopv4i64, int_x86_avx2_pblendvb>;
6466 }
6467
6468 let Predicates = [HasAVX] in {
6469   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6470                             (v16i8 VR128:$src2))),
6471             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6472   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6473                             (v4i32 VR128:$src2))),
6474             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6475   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6476                             (v4f32 VR128:$src2))),
6477             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6478   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6479                             (v2i64 VR128:$src2))),
6480             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6481   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6482                             (v2f64 VR128:$src2))),
6483             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6484   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6485                             (v8i32 VR256:$src2))),
6486             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6487   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6488                             (v8f32 VR256:$src2))),
6489             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6490   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6491                             (v4i64 VR256:$src2))),
6492             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6493   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6494                             (v4f64 VR256:$src2))),
6495             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6496 }
6497
6498 let Predicates = [HasAVX2] in {
6499   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6500                             (v32i8 VR256:$src2))),
6501             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6502 }
6503
6504 /// SS41I_ternary_int - SSE 4.1 ternary operator
6505 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6506   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6507                                Intrinsic IntId> {
6508     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6509                     (ins VR128:$src1, VR128:$src2),
6510                     !strconcat(OpcodeStr,
6511                      "\t{$src2, $dst|$dst, $src2}"),
6512                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6513                     OpSize;
6514
6515     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6516                     (ins VR128:$src1, i128mem:$src2),
6517                     !strconcat(OpcodeStr,
6518                      "\t{$src2, $dst|$dst, $src2}"),
6519                     [(set VR128:$dst,
6520                       (IntId VR128:$src1,
6521                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6522   }
6523 }
6524
6525 let ExeDomain = SSEPackedDouble in
6526 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6527                                   int_x86_sse41_blendvpd>;
6528 let ExeDomain = SSEPackedSingle in
6529 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6530                                   int_x86_sse41_blendvps>;
6531 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6532                                   int_x86_sse41_pblendvb>;
6533
6534 let Predicates = [HasSSE41] in {
6535   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6536                             (v16i8 VR128:$src2))),
6537             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6538   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6539                             (v4i32 VR128:$src2))),
6540             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6541   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6542                             (v4f32 VR128:$src2))),
6543             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6544   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6545                             (v2i64 VR128:$src2))),
6546             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6547   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6548                             (v2f64 VR128:$src2))),
6549             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6550 }
6551
6552 let Predicates = [HasAVX] in
6553 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6554                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6555                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6556                        OpSize, VEX;
6557 let Predicates = [HasAVX2] in
6558 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6559                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6560                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6561                          OpSize, VEX;
6562 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6563                        "movntdqa\t{$src, $dst|$dst, $src}",
6564                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6565                        OpSize;
6566
6567 //===----------------------------------------------------------------------===//
6568 // SSE4.2 - Compare Instructions
6569 //===----------------------------------------------------------------------===//
6570
6571 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6572 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6573                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6574                           X86MemOperand x86memop, bit Is2Addr = 1> {
6575   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6576        (ins RC:$src1, RC:$src2),
6577        !if(Is2Addr,
6578            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6579            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6580        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6581        OpSize;
6582   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6583        (ins RC:$src1, x86memop:$src2),
6584        !if(Is2Addr,
6585            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6586            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6587        [(set RC:$dst,
6588          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6589 }
6590
6591 let Predicates = [HasAVX] in
6592   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6593                                  memopv2i64, i128mem, 0>, VEX_4V;
6594
6595 let Predicates = [HasAVX2] in
6596   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6597                                   memopv4i64, i256mem, 0>, VEX_4V;
6598
6599 let Constraints = "$src1 = $dst" in
6600   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6601                                 memopv2i64, i128mem>;
6602
6603 //===----------------------------------------------------------------------===//
6604 // SSE4.2 - String/text Processing Instructions
6605 //===----------------------------------------------------------------------===//
6606
6607 // Packed Compare Implicit Length Strings, Return Mask
6608 multiclass pseudo_pcmpistrm<string asm> {
6609   def REG : PseudoI<(outs VR128:$dst),
6610                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6611     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6612                                                   imm:$src3))]>;
6613   def MEM : PseudoI<(outs VR128:$dst),
6614                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6615     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6616                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6617 }
6618
6619 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6620   let AddedComplexity = 1 in
6621     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6622   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6623 }
6624
6625 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6626   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6627       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6628       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6629   let mayLoad = 1 in
6630   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6631       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6632       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6633 }
6634
6635 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6636   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6637       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6638       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6639   let mayLoad = 1 in
6640   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6641       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6642       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6643 }
6644
6645 // Packed Compare Explicit Length Strings, Return Mask
6646 multiclass pseudo_pcmpestrm<string asm> {
6647   def REG : PseudoI<(outs VR128:$dst),
6648                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6649     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6650                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6651   def MEM : PseudoI<(outs VR128:$dst),
6652                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6653     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6654                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6655 }
6656
6657 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6658   let AddedComplexity = 1 in
6659     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6660   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6661 }
6662
6663 let Predicates = [HasAVX],
6664     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6665   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6666       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6667       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6668   let mayLoad = 1 in
6669   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6670       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6671       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6672 }
6673
6674 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6675   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6676       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6677       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6678   let mayLoad = 1 in
6679   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6680       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6681       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6682 }
6683
6684 // Packed Compare Implicit Length Strings, Return Index
6685 let Defs = [ECX, EFLAGS] in {
6686   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6687     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6688       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6689       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6690       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6691        (implicit EFLAGS)]>, OpSize;
6692     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6693       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6694       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6695       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6696        (implicit EFLAGS)]>, OpSize;
6697   }
6698 }
6699
6700 let Predicates = [HasAVX] in {
6701 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6702                                     VEX;
6703 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6704                                     VEX;
6705 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6706                                     VEX;
6707 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6708                                     VEX;
6709 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6710                                     VEX;
6711 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6712                                     VEX;
6713 }
6714
6715 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6716 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6717 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6718 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6719 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6720 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6721
6722 // Packed Compare Explicit Length Strings, Return Index
6723 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6724   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6725     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6726       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6727       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6728       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6729        (implicit EFLAGS)]>, OpSize;
6730     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6731       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6732       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6733        [(set ECX,
6734              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6735         (implicit EFLAGS)]>, OpSize;
6736   }
6737 }
6738
6739 let Predicates = [HasAVX] in {
6740 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6741                                     VEX;
6742 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6743                                     VEX;
6744 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6745                                     VEX;
6746 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6747                                     VEX;
6748 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6749                                     VEX;
6750 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6751                                     VEX;
6752 }
6753
6754 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6755 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6756 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6757 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6758 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6759 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6760
6761 //===----------------------------------------------------------------------===//
6762 // SSE4.2 - CRC Instructions
6763 //===----------------------------------------------------------------------===//
6764
6765 // No CRC instructions have AVX equivalents
6766
6767 // crc intrinsic instruction
6768 // This set of instructions are only rm, the only difference is the size
6769 // of r and m.
6770 let Constraints = "$src1 = $dst" in {
6771   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6772                       (ins GR32:$src1, i8mem:$src2),
6773                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6774                        [(set GR32:$dst,
6775                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6776                          (load addr:$src2)))]>;
6777   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6778                       (ins GR32:$src1, GR8:$src2),
6779                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6780                        [(set GR32:$dst,
6781                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6782   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6783                       (ins GR32:$src1, i16mem:$src2),
6784                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6785                        [(set GR32:$dst,
6786                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6787                          (load addr:$src2)))]>,
6788                          OpSize;
6789   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6790                       (ins GR32:$src1, GR16:$src2),
6791                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6792                        [(set GR32:$dst,
6793                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6794                          OpSize;
6795   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6796                       (ins GR32:$src1, i32mem:$src2),
6797                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6798                        [(set GR32:$dst,
6799                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6800                          (load addr:$src2)))]>;
6801   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6802                       (ins GR32:$src1, GR32:$src2),
6803                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6804                        [(set GR32:$dst,
6805                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6806   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6807                       (ins GR64:$src1, i8mem:$src2),
6808                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6809                        [(set GR64:$dst,
6810                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6811                          (load addr:$src2)))]>,
6812                          REX_W;
6813   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6814                       (ins GR64:$src1, GR8:$src2),
6815                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6816                        [(set GR64:$dst,
6817                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6818                          REX_W;
6819   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6820                       (ins GR64:$src1, i64mem:$src2),
6821                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6822                        [(set GR64:$dst,
6823                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6824                          (load addr:$src2)))]>,
6825                          REX_W;
6826   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6827                       (ins GR64:$src1, GR64:$src2),
6828                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6829                        [(set GR64:$dst,
6830                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6831                          REX_W;
6832 }
6833
6834 //===----------------------------------------------------------------------===//
6835 // AES-NI Instructions
6836 //===----------------------------------------------------------------------===//
6837
6838 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6839                               Intrinsic IntId128, bit Is2Addr = 1> {
6840   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6841        (ins VR128:$src1, VR128:$src2),
6842        !if(Is2Addr,
6843            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6844            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6845        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6846        OpSize;
6847   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6848        (ins VR128:$src1, i128mem:$src2),
6849        !if(Is2Addr,
6850            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6851            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6852        [(set VR128:$dst,
6853          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6854 }
6855
6856 // Perform One Round of an AES Encryption/Decryption Flow
6857 let Predicates = [HasAVX, HasAES] in {
6858   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
6859                          int_x86_aesni_aesenc, 0>, VEX_4V;
6860   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
6861                          int_x86_aesni_aesenclast, 0>, VEX_4V;
6862   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
6863                          int_x86_aesni_aesdec, 0>, VEX_4V;
6864   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
6865                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
6866 }
6867
6868 let Constraints = "$src1 = $dst" in {
6869   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
6870                          int_x86_aesni_aesenc>;
6871   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
6872                          int_x86_aesni_aesenclast>;
6873   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
6874                          int_x86_aesni_aesdec>;
6875   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
6876                          int_x86_aesni_aesdeclast>;
6877 }
6878
6879 // Perform the AES InvMixColumn Transformation
6880 let Predicates = [HasAVX, HasAES] in {
6881   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6882       (ins VR128:$src1),
6883       "vaesimc\t{$src1, $dst|$dst, $src1}",
6884       [(set VR128:$dst,
6885         (int_x86_aesni_aesimc VR128:$src1))]>,
6886       OpSize, VEX;
6887   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6888       (ins i128mem:$src1),
6889       "vaesimc\t{$src1, $dst|$dst, $src1}",
6890       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6891       OpSize, VEX;
6892 }
6893 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
6894   (ins VR128:$src1),
6895   "aesimc\t{$src1, $dst|$dst, $src1}",
6896   [(set VR128:$dst,
6897     (int_x86_aesni_aesimc VR128:$src1))]>,
6898   OpSize;
6899 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
6900   (ins i128mem:$src1),
6901   "aesimc\t{$src1, $dst|$dst, $src1}",
6902   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
6903   OpSize;
6904
6905 // AES Round Key Generation Assist
6906 let Predicates = [HasAVX, HasAES] in {
6907   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6908       (ins VR128:$src1, i8imm:$src2),
6909       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6910       [(set VR128:$dst,
6911         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6912       OpSize, VEX;
6913   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6914       (ins i128mem:$src1, i8imm:$src2),
6915       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6916       [(set VR128:$dst,
6917         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6918       OpSize, VEX;
6919 }
6920 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
6921   (ins VR128:$src1, i8imm:$src2),
6922   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6923   [(set VR128:$dst,
6924     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
6925   OpSize;
6926 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
6927   (ins i128mem:$src1, i8imm:$src2),
6928   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
6929   [(set VR128:$dst,
6930     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
6931   OpSize;
6932
6933 //===----------------------------------------------------------------------===//
6934 // CLMUL Instructions
6935 //===----------------------------------------------------------------------===//
6936
6937 // Carry-less Multiplication instructions
6938 let neverHasSideEffects = 1 in {
6939 // AVX carry-less Multiplication instructions
6940 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6941            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6942            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6943            []>;
6944
6945 let mayLoad = 1 in
6946 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6947            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6948            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
6949            []>;
6950
6951 let Constraints = "$src1 = $dst" in {
6952 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
6953            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6954            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6955            []>;
6956
6957 let mayLoad = 1 in
6958 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
6959            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6960            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
6961            []>;
6962 } // Constraints = "$src1 = $dst"
6963 } // neverHasSideEffects = 1
6964
6965
6966 multiclass pclmul_alias<string asm, int immop> {
6967   def : InstAlias<!strconcat("pclmul", asm,
6968                            "dq {$src, $dst|$dst, $src}"),
6969                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
6970
6971   def : InstAlias<!strconcat("pclmul", asm,
6972                              "dq {$src, $dst|$dst, $src}"),
6973                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
6974
6975   def : InstAlias<!strconcat("vpclmul", asm,
6976                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6977                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
6978
6979   def : InstAlias<!strconcat("vpclmul", asm,
6980                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
6981                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
6982 }
6983 defm : pclmul_alias<"hqhq", 0x11>;
6984 defm : pclmul_alias<"hqlq", 0x01>;
6985 defm : pclmul_alias<"lqhq", 0x10>;
6986 defm : pclmul_alias<"lqlq", 0x00>;
6987
6988 //===----------------------------------------------------------------------===//
6989 // AVX Instructions
6990 //===----------------------------------------------------------------------===//
6991
6992 //===----------------------------------------------------------------------===//
6993 // VBROADCAST - Load from memory and broadcast to all elements of the
6994 //              destination operand
6995 //
6996 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
6997                     X86MemOperand x86memop, Intrinsic Int> :
6998   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
6999         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7000         [(set RC:$dst, (Int addr:$src))]>, VEX;
7001
7002 // AVX2 adds register forms
7003 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7004                          Intrinsic Int> :
7005   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7006          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7007          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7008
7009 let ExeDomain = SSEPackedSingle in {
7010   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7011                                       int_x86_avx_vbroadcast_ss>;
7012   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7013                                       int_x86_avx_vbroadcast_ss_256>;
7014 }
7015 let ExeDomain = SSEPackedDouble in
7016 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7017                                     int_x86_avx_vbroadcast_sd_256>;
7018 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7019                                    int_x86_avx_vbroadcastf128_pd_256>;
7020
7021 let ExeDomain = SSEPackedSingle in {
7022   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7023                                            int_x86_avx2_vbroadcast_ss_ps>;
7024   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7025                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7026 }
7027 let ExeDomain = SSEPackedDouble in
7028 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7029                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7030
7031 let Predicates = [HasAVX2] in
7032 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7033                                    int_x86_avx2_vbroadcasti128>;
7034
7035 let Predicates = [HasAVX] in
7036 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7037           (VBROADCASTF128 addr:$src)>;
7038
7039
7040 //===----------------------------------------------------------------------===//
7041 // VINSERTF128 - Insert packed floating-point values
7042 //
7043 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7044 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7045           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7046           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7047           []>, VEX_4V;
7048 let mayLoad = 1 in
7049 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7050           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7051           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7052           []>, VEX_4V;
7053 }
7054
7055 let Predicates = [HasAVX] in {
7056 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7057           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7058 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7059           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7060 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7061           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7062 }
7063
7064 //===----------------------------------------------------------------------===//
7065 // VEXTRACTF128 - Extract packed floating-point values
7066 //
7067 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7068 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7069           (ins VR256:$src1, i8imm:$src2),
7070           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7071           []>, VEX;
7072 let mayStore = 1 in
7073 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7074           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7075           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7076           []>, VEX;
7077 }
7078
7079 let Predicates = [HasAVX] in {
7080 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7081           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7082 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7083           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7084 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7085           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7086 }
7087
7088 //===----------------------------------------------------------------------===//
7089 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7090 //
7091 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7092                           Intrinsic IntLd, Intrinsic IntLd256,
7093                           Intrinsic IntSt, Intrinsic IntSt256> {
7094   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7095              (ins VR128:$src1, f128mem:$src2),
7096              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7097              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7098              VEX_4V;
7099   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7100              (ins VR256:$src1, f256mem:$src2),
7101              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7102              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7103              VEX_4V;
7104   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7105              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7106              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7107              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7108   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7109              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7110              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7111              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7112 }
7113
7114 let ExeDomain = SSEPackedSingle in
7115 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7116                                  int_x86_avx_maskload_ps,
7117                                  int_x86_avx_maskload_ps_256,
7118                                  int_x86_avx_maskstore_ps,
7119                                  int_x86_avx_maskstore_ps_256>;
7120 let ExeDomain = SSEPackedDouble in
7121 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7122                                  int_x86_avx_maskload_pd,
7123                                  int_x86_avx_maskload_pd_256,
7124                                  int_x86_avx_maskstore_pd,
7125                                  int_x86_avx_maskstore_pd_256>;
7126
7127 //===----------------------------------------------------------------------===//
7128 // VPERMIL - Permute Single and Double Floating-Point Values
7129 //
7130 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7131                       RegisterClass RC, X86MemOperand x86memop_f,
7132                       X86MemOperand x86memop_i, PatFrag i_frag,
7133                       Intrinsic IntVar, ValueType vt> {
7134   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7135              (ins RC:$src1, RC:$src2),
7136              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7137              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7138   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7139              (ins RC:$src1, x86memop_i:$src2),
7140              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7141              [(set RC:$dst, (IntVar RC:$src1,
7142                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7143
7144   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7145              (ins RC:$src1, i8imm:$src2),
7146              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7147              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7148   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7149              (ins x86memop_f:$src1, i8imm:$src2),
7150              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7151              [(set RC:$dst,
7152                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7153 }
7154
7155 let ExeDomain = SSEPackedSingle in {
7156   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7157                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7158   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7159                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7160 }
7161 let ExeDomain = SSEPackedDouble in {
7162   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7163                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7164   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7165                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7166 }
7167
7168 let Predicates = [HasAVX] in {
7169 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7170           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7171 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7172           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7173 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7174                                (i8 imm:$imm))),
7175           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7176 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7177           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7178
7179 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7180           (VPERMILPDri VR128:$src1, imm:$imm)>;
7181 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7182           (VPERMILPDmi addr:$src1, imm:$imm)>;
7183 }
7184
7185 //===----------------------------------------------------------------------===//
7186 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7187 //
7188 let ExeDomain = SSEPackedSingle in {
7189 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7190           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7191           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7192           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7193                               (i8 imm:$src3))))]>, VEX_4V;
7194 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7195           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7196           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7197           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7198                              (i8 imm:$src3)))]>, VEX_4V;
7199 }
7200
7201 let Predicates = [HasAVX] in {
7202 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7203           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7204 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7205           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7206 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7207           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7208 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7209           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7210 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7211           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7212
7213 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7214                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7215           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7216 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7217                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7218           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7219 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7220                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7221           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7222 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7223                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7224           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7225 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7226                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7227           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7228 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7229                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7230           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7231 }
7232
7233 //===----------------------------------------------------------------------===//
7234 // VZERO - Zero YMM registers
7235 //
7236 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7237             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7238   // Zero All YMM registers
7239   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7240                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7241
7242   // Zero Upper bits of YMM registers
7243   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7244                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7245 }
7246
7247 //===----------------------------------------------------------------------===//
7248 // Half precision conversion instructions
7249 //===----------------------------------------------------------------------===//
7250 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7251 let Predicates = [HasAVX, HasF16C] in {
7252   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7253              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7254              [(set RC:$dst, (Int VR128:$src))]>,
7255              T8, OpSize, VEX;
7256   let neverHasSideEffects = 1, mayLoad = 1 in
7257   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7258              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7259 }
7260 }
7261
7262 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7263 let Predicates = [HasAVX, HasF16C] in {
7264   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7265                (ins RC:$src1, i32i8imm:$src2),
7266                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7267                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7268                TA, OpSize, VEX;
7269   let neverHasSideEffects = 1, mayLoad = 1 in
7270   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7271                (ins RC:$src1, i32i8imm:$src2),
7272                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7273                TA, OpSize, VEX;
7274 }
7275 }
7276
7277 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7278 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7279 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7280 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7281
7282 //===----------------------------------------------------------------------===//
7283 // AVX2 Instructions
7284 //===----------------------------------------------------------------------===//
7285
7286 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7287 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7288                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7289                  X86MemOperand x86memop> {
7290   let isCommutable = 1 in
7291   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7292         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7293         !strconcat(OpcodeStr,
7294             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7295         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7296         VEX_4V;
7297   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7298         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7299         !strconcat(OpcodeStr,
7300             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7301         [(set RC:$dst,
7302           (IntId RC:$src1,
7303            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7304         VEX_4V;
7305 }
7306
7307 let isCommutable = 0 in {
7308 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7309                                    VR128, memopv2i64, i128mem>;
7310 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7311                                     VR256, memopv4i64, i256mem>;
7312 }
7313
7314 //===----------------------------------------------------------------------===//
7315 // VPBROADCAST - Load from memory and broadcast to all elements of the
7316 //               destination operand
7317 //
7318 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7319                           X86MemOperand x86memop, PatFrag ld_frag,
7320                           Intrinsic Int128, Intrinsic Int256> {
7321   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7322                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7323                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7324   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7325                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7326                   [(set VR128:$dst,
7327                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7328   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7329                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7330                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7331   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7332                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7333                    [(set VR256:$dst,
7334                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7335 }
7336
7337 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7338                                     int_x86_avx2_pbroadcastb_128,
7339                                     int_x86_avx2_pbroadcastb_256>;
7340 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7341                                     int_x86_avx2_pbroadcastw_128,
7342                                     int_x86_avx2_pbroadcastw_256>;
7343 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7344                                     int_x86_avx2_pbroadcastd_128,
7345                                     int_x86_avx2_pbroadcastd_256>;
7346 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7347                                     int_x86_avx2_pbroadcastq_128,
7348                                     int_x86_avx2_pbroadcastq_256>;
7349
7350 let Predicates = [HasAVX2] in {
7351   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7352           (VPBROADCASTBrm addr:$src)>;
7353   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7354           (VPBROADCASTBYrm addr:$src)>;
7355   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7356           (VPBROADCASTWrm addr:$src)>;
7357   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7358           (VPBROADCASTWYrm addr:$src)>;
7359   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7360           (VPBROADCASTDrm addr:$src)>;
7361   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7362           (VPBROADCASTDYrm addr:$src)>;
7363   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7364           (VPBROADCASTQrm addr:$src)>;
7365   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7366           (VPBROADCASTQYrm addr:$src)>;
7367 }
7368
7369 // AVX1 broadcast patterns
7370 let Predicates = [HasAVX] in {
7371 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7372           (VBROADCASTSSYrm addr:$src)>;
7373 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7374           (VBROADCASTSDrm addr:$src)>;
7375 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7376           (VBROADCASTSSYrm addr:$src)>;
7377 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7378           (VBROADCASTSDrm addr:$src)>;
7379
7380 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7381           (VBROADCASTSSrm addr:$src)>;
7382 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7383           (VBROADCASTSSrm addr:$src)>;
7384 }
7385
7386 //===----------------------------------------------------------------------===//
7387 // VPERM - Permute instructions
7388 //
7389
7390 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7391                      Intrinsic Int> {
7392   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7393                    (ins VR256:$src1, VR256:$src2),
7394                    !strconcat(OpcodeStr,
7395                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7396                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7397   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7398                    (ins VR256:$src1, i256mem:$src2),
7399                    !strconcat(OpcodeStr,
7400                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7401                    [(set VR256:$dst, (Int VR256:$src1,
7402                                       (bitconvert (mem_frag addr:$src2))))]>,
7403                    VEX_4V;
7404 }
7405
7406 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7407 let ExeDomain = SSEPackedSingle in
7408 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7409
7410 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7411                          Intrinsic Int> {
7412   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7413                      (ins VR256:$src1, i8imm:$src2),
7414                      !strconcat(OpcodeStr,
7415                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7416                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7417   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7418                      (ins i256mem:$src1, i8imm:$src2),
7419                      !strconcat(OpcodeStr,
7420                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7421                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7422                      VEX;
7423 }
7424
7425 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7426                             VEX_W;
7427 let ExeDomain = SSEPackedDouble in
7428 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7429                              VEX_W;
7430
7431 //===----------------------------------------------------------------------===//
7432 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7433 //
7434 let AddedComplexity = 1 in {
7435 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7436           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7437           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7438           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7439                             (i8 imm:$src3))))]>, VEX_4V;
7440 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7441           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7442           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7443           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7444                              (i8 imm:$src3)))]>, VEX_4V;
7445 }
7446
7447 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7448 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7449           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7450 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7451           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7452 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7453           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7454
7455 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7456                   (i8 imm:$imm))),
7457           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7458 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7459                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7460           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7461 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7462                   (i8 imm:$imm))),
7463           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7464 }
7465
7466
7467 //===----------------------------------------------------------------------===//
7468 // VINSERTI128 - Insert packed integer values
7469 //
7470 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7471           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7472           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7473           [(set VR256:$dst,
7474             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7475           VEX_4V;
7476 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7477           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7478           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7479           [(set VR256:$dst,
7480             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7481              imm:$src3))]>, VEX_4V;
7482
7483 let Predicates = [HasAVX2] in {
7484 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7485                                    (i32 imm)),
7486           (VINSERTI128rr VR256:$src1, VR128:$src2,
7487                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7488 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7489                                    (i32 imm)),
7490           (VINSERTI128rr VR256:$src1, VR128:$src2,
7491                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7492 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7493                                    (i32 imm)),
7494           (VINSERTI128rr VR256:$src1, VR128:$src2,
7495                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7496 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7497                                    (i32 imm)),
7498           (VINSERTI128rr VR256:$src1, VR128:$src2,
7499                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7500 }
7501
7502 // AVX1 patterns
7503 let Predicates = [HasAVX] in {
7504 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7505                                    (i32 imm)),
7506           (VINSERTF128rr VR256:$src1, VR128:$src2,
7507                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7508 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7509                                    (i32 imm)),
7510           (VINSERTF128rr VR256:$src1, VR128:$src2,
7511                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7512 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7513                                    (i32 imm)),
7514           (VINSERTF128rr VR256:$src1, VR128:$src2,
7515                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7516 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7517                                    (i32 imm)),
7518           (VINSERTF128rr VR256:$src1, VR128:$src2,
7519                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7520 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7521                                    (i32 imm)),
7522           (VINSERTF128rr VR256:$src1, VR128:$src2,
7523                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7524 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7525                                    (i32 imm)),
7526           (VINSERTF128rr VR256:$src1, VR128:$src2,
7527                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7528 }
7529
7530 //===----------------------------------------------------------------------===//
7531 // VEXTRACTI128 - Extract packed integer values
7532 //
7533 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7534           (ins VR256:$src1, i8imm:$src2),
7535           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7536           [(set VR128:$dst,
7537             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7538           VEX;
7539 let neverHasSideEffects = 1, mayStore = 1 in
7540 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7541           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7542           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7543
7544 let Predicates = [HasAVX2] in {
7545 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7546           (v2i64 (VEXTRACTI128rr
7547                     (v4i64 VR256:$src1),
7548                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7549 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7550           (v4i32 (VEXTRACTI128rr
7551                     (v8i32 VR256:$src1),
7552                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7553 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7554           (v8i16 (VEXTRACTI128rr
7555                     (v16i16 VR256:$src1),
7556                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7557 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7558           (v16i8 (VEXTRACTI128rr
7559                     (v32i8 VR256:$src1),
7560                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7561 }
7562
7563 // AVX1 patterns
7564 let Predicates = [HasAVX] in {
7565 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7566           (v4f32 (VEXTRACTF128rr
7567                     (v8f32 VR256:$src1),
7568                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7569 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7570           (v2f64 (VEXTRACTF128rr
7571                     (v4f64 VR256:$src1),
7572                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7573 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7574           (v2i64 (VEXTRACTF128rr
7575                     (v4i64 VR256:$src1),
7576                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7577 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7578           (v4i32 (VEXTRACTF128rr
7579                     (v8i32 VR256:$src1),
7580                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7581 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7582           (v8i16 (VEXTRACTF128rr
7583                     (v16i16 VR256:$src1),
7584                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7585 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7586           (v16i8 (VEXTRACTF128rr
7587                     (v32i8 VR256:$src1),
7588                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7589 }
7590
7591 //===----------------------------------------------------------------------===//
7592 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7593 //
7594 multiclass avx2_pmovmask<string OpcodeStr,
7595                          Intrinsic IntLd128, Intrinsic IntLd256,
7596                          Intrinsic IntSt128, Intrinsic IntSt256> {
7597   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7598              (ins VR128:$src1, i128mem:$src2),
7599              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7600              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7601   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7602              (ins VR256:$src1, i256mem:$src2),
7603              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7604              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7605   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7606              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7607              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7608              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7609   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7610              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7611              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7612              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7613 }
7614
7615 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7616                                 int_x86_avx2_maskload_d,
7617                                 int_x86_avx2_maskload_d_256,
7618                                 int_x86_avx2_maskstore_d,
7619                                 int_x86_avx2_maskstore_d_256>;
7620 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7621                                 int_x86_avx2_maskload_q,
7622                                 int_x86_avx2_maskload_q_256,
7623                                 int_x86_avx2_maskstore_q,
7624                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7625
7626
7627 //===----------------------------------------------------------------------===//
7628 // Variable Bit Shifts
7629 //
7630 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7631                           ValueType vt128, ValueType vt256> {
7632   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7633              (ins VR128:$src1, VR128:$src2),
7634              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7635              [(set VR128:$dst,
7636                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7637              VEX_4V;
7638   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7639              (ins VR128:$src1, i128mem:$src2),
7640              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7641              [(set VR128:$dst,
7642                (vt128 (OpNode VR128:$src1,
7643                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7644              VEX_4V;
7645   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7646              (ins VR256:$src1, VR256:$src2),
7647              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7648              [(set VR256:$dst,
7649                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7650              VEX_4V;
7651   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7652              (ins VR256:$src1, i256mem:$src2),
7653              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7654              [(set VR256:$dst,
7655                (vt256 (OpNode VR256:$src1,
7656                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7657              VEX_4V;
7658 }
7659
7660 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7661 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7662 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7663 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7664 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;