lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE specific DAG Nodes.
  19 //===----------------------------------------------------------------------===//
  20
  21 def SDTX86FPShiftOp : SDTypeProfile<1, 2, [ SDTCisSameAs<0, 1>,
  22                                             SDTCisFP<0>, SDTCisInt<2> ]>;
  23 def SDTX86VFCMP : SDTypeProfile<1, 3, [SDTCisInt<0>, SDTCisSameAs<1, 2>,
  24                                        SDTCisFP<1>, SDTCisVT<3, i8>]>;
  25
  26 def X86fmin    : SDNode<"X86ISD::FMIN",      SDTFPBinOp>;
  27 def X86fmax    : SDNode<"X86ISD::FMAX",      SDTFPBinOp>;
  28 def X86fand    : SDNode<"X86ISD::FAND",      SDTFPBinOp,
  29                         [SDNPCommutative, SDNPAssociative]>;
  30 def X86for     : SDNode<"X86ISD::FOR",       SDTFPBinOp,
  31                         [SDNPCommutative, SDNPAssociative]>;
  32 def X86fxor    : SDNode<"X86ISD::FXOR",      SDTFPBinOp,
  33                         [SDNPCommutative, SDNPAssociative]>;
  34 def X86frsqrt  : SDNode<"X86ISD::FRSQRT",    SDTFPUnaryOp>;
  35 def X86frcp    : SDNode<"X86ISD::FRCP",      SDTFPUnaryOp>;
  36 def X86fsrl    : SDNode<"X86ISD::FSRL",      SDTX86FPShiftOp>;
  37 def X86comi    : SDNode<"X86ISD::COMI",      SDTX86CmpTest>;
  38 def X86ucomi   : SDNode<"X86ISD::UCOMI",     SDTX86CmpTest>;
  39 def X86pshufb  : SDNode<"X86ISD::PSHUFB",
  40                  SDTypeProfile<1, 2, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  41                                       SDTCisSameAs<0,2>]>>;
  42 def X86pextrb  : SDNode<"X86ISD::PEXTRB",
  43                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  44 def X86pextrw  : SDNode<"X86ISD::PEXTRW",
  45                  SDTypeProfile<1, 2, [SDTCisVT<0, i32>, SDTCisPtrTy<2>]>>;
  46 def X86pinsrb  : SDNode<"X86ISD::PINSRB",
  47                  SDTypeProfile<1, 3, [SDTCisVT<0, v16i8>, SDTCisSameAs<0,1>,
  48                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  49 def X86pinsrw  : SDNode<"X86ISD::PINSRW",
  50                  SDTypeProfile<1, 3, [SDTCisVT<0, v8i16>, SDTCisSameAs<0,1>,
  51                                       SDTCisVT<2, i32>, SDTCisPtrTy<3>]>>;
  52 def X86insrtps : SDNode<"X86ISD::INSERTPS",
  53                  SDTypeProfile<1, 3, [SDTCisVT<0, v4f32>, SDTCisSameAs<0,1>,
  54                                       SDTCisVT<2, v4f32>, SDTCisPtrTy<3>]>>;
  55 def X86vzmovl  : SDNode<"X86ISD::VZEXT_MOVL",
  56                  SDTypeProfile<1, 1, [SDTCisSameAs<0,1>]>>;
  57 def X86vzload  : SDNode<"X86ISD::VZEXT_LOAD", SDTLoad,
  58                         [SDNPHasChain, SDNPMayLoad]>;
  59 def X86vshl    : SDNode<"X86ISD::VSHL",      SDTIntShiftOp>;
  60 def X86vshr    : SDNode<"X86ISD::VSRL",      SDTIntShiftOp>;
  61 def X86cmpps   : SDNode<"X86ISD::CMPPS",     SDTX86VFCMP>;
  62 def X86cmppd   : SDNode<"X86ISD::CMPPD",     SDTX86VFCMP>;
  63 def X86pcmpeqb : SDNode<"X86ISD::PCMPEQB", SDTIntBinOp, [SDNPCommutative]>;
  64 def X86pcmpeqw : SDNode<"X86ISD::PCMPEQW", SDTIntBinOp, [SDNPCommutative]>;
  65 def X86pcmpeqd : SDNode<"X86ISD::PCMPEQD", SDTIntBinOp, [SDNPCommutative]>;
  66 def X86pcmpeqq : SDNode<"X86ISD::PCMPEQQ", SDTIntBinOp, [SDNPCommutative]>;
  67 def X86pcmpgtb : SDNode<"X86ISD::PCMPGTB", SDTIntBinOp>;
  68 def X86pcmpgtw : SDNode<"X86ISD::PCMPGTW", SDTIntBinOp>;
  69 def X86pcmpgtd : SDNode<"X86ISD::PCMPGTD", SDTIntBinOp>;
  70 def X86pcmpgtq : SDNode<"X86ISD::PCMPGTQ", SDTIntBinOp>;
  71
  72 def SDTX86CmpPTest : SDTypeProfile<1, 2, [SDTCisVT<0, i32>,
  73                                           SDTCisVT<1, v4f32>,
  74                                           SDTCisVT<2, v4f32>]>;
  75 def X86ptest   : SDNode<"X86ISD::PTEST", SDTX86CmpPTest>;
  76
  77 //===----------------------------------------------------------------------===//
  78 // SSE Complex Patterns
  79 //===----------------------------------------------------------------------===//
  80
  81 // These are 'extloads' from a scalar to the low element of a vector, zeroing
  82 // the top elements.  These are used for the SSE 'ss' and 'sd' instruction
  83 // forms.
  84 def sse_load_f32 : ComplexPattern<v4f32, 5, "SelectScalarSSELoad", [],
  85                                   [SDNPHasChain, SDNPMayLoad]>;
  86 def sse_load_f64 : ComplexPattern<v2f64, 5, "SelectScalarSSELoad", [],
  87                                   [SDNPHasChain, SDNPMayLoad]>;
  88
  89 def ssmem : Operand<v4f32> {
  90   let PrintMethod = "printf32mem";
  91   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  92   let ParserMatchClass = X86MemAsmOperand;
  93 }
  94 def sdmem : Operand<v2f64> {
  95   let PrintMethod = "printf64mem";
  96   let MIOperandInfo = (ops ptr_rc, i8imm, ptr_rc_nosp, i32imm, i8imm);
  97   let ParserMatchClass = X86MemAsmOperand;
  98 }
  99
 100 //===----------------------------------------------------------------------===//
 101 // SSE pattern fragments
 102 //===----------------------------------------------------------------------===//
 103
 104 def loadv4f32    : PatFrag<(ops node:$ptr), (v4f32 (load node:$ptr))>;
 105 def loadv2f64    : PatFrag<(ops node:$ptr), (v2f64 (load node:$ptr))>;
 106 def loadv4i32    : PatFrag<(ops node:$ptr), (v4i32 (load node:$ptr))>;
 107 def loadv2i64    : PatFrag<(ops node:$ptr), (v2i64 (load node:$ptr))>;
 108
 109 // Like 'store', but always requires vector alignment.
 110 def alignedstore : PatFrag<(ops node:$val, node:$ptr),
 111                            (store node:$val, node:$ptr), [{
 112   return cast<StoreSDNode>(N)->getAlignment() >= 16;
 113 }]>;
 114
 115 // Like 'load', but always requires vector alignment.
 116 def alignedload : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 117   return cast<LoadSDNode>(N)->getAlignment() >= 16;
 118 }]>;
 119
 120 def alignedloadfsf32 : PatFrag<(ops node:$ptr),
 121                                (f32 (alignedload node:$ptr))>;
 122 def alignedloadfsf64 : PatFrag<(ops node:$ptr),
 123                                (f64 (alignedload node:$ptr))>;
 124 def alignedloadv4f32 : PatFrag<(ops node:$ptr),
 125                                (v4f32 (alignedload node:$ptr))>;
 126 def alignedloadv2f64 : PatFrag<(ops node:$ptr),
 127                                (v2f64 (alignedload node:$ptr))>;
 128 def alignedloadv4i32 : PatFrag<(ops node:$ptr),
 129                                (v4i32 (alignedload node:$ptr))>;
 130 def alignedloadv2i64 : PatFrag<(ops node:$ptr),
 131                                (v2i64 (alignedload node:$ptr))>;
 132
 133 // Like 'load', but uses special alignment checks suitable for use in
 134 // memory operands in most SSE instructions, which are required to
 135 // be naturally aligned on some targets but not on others.  If the subtarget
 136 // allows unaligned accesses, match any load, though this may require
 137 // setting a feature bit in the processor (on startup, for example).
 138 // Opteron 10h and later implement such a feature.
 139 def memop : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 140   return    Subtarget->hasVectorUAMem()
 141          || cast<LoadSDNode>(N)->getAlignment() >= 16;
 142 }]>;
 143
 144 def memopfsf32 : PatFrag<(ops node:$ptr), (f32   (memop node:$ptr))>;
 145 def memopfsf64 : PatFrag<(ops node:$ptr), (f64   (memop node:$ptr))>;
 146 def memopv4f32 : PatFrag<(ops node:$ptr), (v4f32 (memop node:$ptr))>;
 147 def memopv2f64 : PatFrag<(ops node:$ptr), (v2f64 (memop node:$ptr))>;
 148 def memopv4i32 : PatFrag<(ops node:$ptr), (v4i32 (memop node:$ptr))>;
 149 def memopv2i64 : PatFrag<(ops node:$ptr), (v2i64 (memop node:$ptr))>;
 150 def memopv16i8 : PatFrag<(ops node:$ptr), (v16i8 (memop node:$ptr))>;
 151
 152 // SSSE3 uses MMX registers for some instructions. They aren't aligned on a
 153 // 16-byte boundary.
 154 // FIXME: 8 byte alignment for mmx reads is not required
 155 def memop64 : PatFrag<(ops node:$ptr), (load node:$ptr), [{
 156   return cast<LoadSDNode>(N)->getAlignment() >= 8;
 157 }]>;
 158
 159 def memopv8i8  : PatFrag<(ops node:$ptr), (v8i8  (memop64 node:$ptr))>;
 160 def memopv4i16 : PatFrag<(ops node:$ptr), (v4i16 (memop64 node:$ptr))>;
 161 def memopv8i16 : PatFrag<(ops node:$ptr), (v8i16 (memop64 node:$ptr))>;
 162 def memopv2i32 : PatFrag<(ops node:$ptr), (v2i32 (memop64 node:$ptr))>;
 163
 164 // MOVNT Support
 165 // Like 'store', but requires the non-temporal bit to be set
 166 def nontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 167                            (st node:$val, node:$ptr), [{
 168   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 169     return ST->isNonTemporal();
 170   return false;
 171 }]>;
 172
 173 def alignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 174                                    (st node:$val, node:$ptr), [{
 175   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 176     return ST->isNonTemporal() && !ST->isTruncatingStore() &&
 177            ST->getAddressingMode() == ISD::UNINDEXED &&
 178            ST->getAlignment() >= 16;
 179   return false;
 180 }]>;
 181
 182 def unalignednontemporalstore : PatFrag<(ops node:$val, node:$ptr),
 183                                    (st node:$val, node:$ptr), [{
 184   if (StoreSDNode *ST = dyn_cast<StoreSDNode>(N))
 185     return ST->isNonTemporal() &&
 186            ST->getAlignment() < 16;
 187   return false;
 188 }]>;
 189
 190 def bc_v4f32 : PatFrag<(ops node:$in), (v4f32 (bitconvert node:$in))>;
 191 def bc_v2f64 : PatFrag<(ops node:$in), (v2f64 (bitconvert node:$in))>;
 192 def bc_v16i8 : PatFrag<(ops node:$in), (v16i8 (bitconvert node:$in))>;
 193 def bc_v8i16 : PatFrag<(ops node:$in), (v8i16 (bitconvert node:$in))>;
 194 def bc_v4i32 : PatFrag<(ops node:$in), (v4i32 (bitconvert node:$in))>;
 195 def bc_v2i64 : PatFrag<(ops node:$in), (v2i64 (bitconvert node:$in))>;
 196
 197 def vzmovl_v2i64 : PatFrag<(ops node:$src),
 198                            (bitconvert (v2i64 (X86vzmovl
 199                              (v2i64 (scalar_to_vector (loadi64 node:$src))))))>;
 200 def vzmovl_v4i32 : PatFrag<(ops node:$src),
 201                            (bitconvert (v4i32 (X86vzmovl
 202                              (v4i32 (scalar_to_vector (loadi32 node:$src))))))>;
 203
 204 def vzload_v2i64 : PatFrag<(ops node:$src),
 205                            (bitconvert (v2i64 (X86vzload node:$src)))>;
 206
 207
 208 def fp32imm0 : PatLeaf<(f32 fpimm), [{
 209   return N->isExactlyValue(+0.0);
 210 }]>;
 211
 212 // BYTE_imm - Transform bit immediates into byte immediates.
 213 def BYTE_imm  : SDNodeXForm<imm, [{
 214   // Transformation function: imm >> 3
 215   return getI32Imm(N->getZExtValue() >> 3);
 216 }]>;
 217
 218 // SHUFFLE_get_shuf_imm xform function: convert vector_shuffle mask to PSHUF*,
 219 // SHUFP* etc. imm.
 220 def SHUFFLE_get_shuf_imm : SDNodeXForm<vector_shuffle, [{
 221   return getI8Imm(X86::getShuffleSHUFImmediate(N));
 222 }]>;
 223
 224 // SHUFFLE_get_pshufhw_imm xform function: convert vector_shuffle mask to
 225 // PSHUFHW imm.
 226 def SHUFFLE_get_pshufhw_imm : SDNodeXForm<vector_shuffle, [{
 227   return getI8Imm(X86::getShufflePSHUFHWImmediate(N));
 228 }]>;
 229
 230 // SHUFFLE_get_pshuflw_imm xform function: convert vector_shuffle mask to
 231 // PSHUFLW imm.
 232 def SHUFFLE_get_pshuflw_imm : SDNodeXForm<vector_shuffle, [{
 233   return getI8Imm(X86::getShufflePSHUFLWImmediate(N));
 234 }]>;
 235
 236 // SHUFFLE_get_palign_imm xform function: convert vector_shuffle mask to
 237 // a PALIGNR imm.
 238 def SHUFFLE_get_palign_imm : SDNodeXForm<vector_shuffle, [{
 239   return getI8Imm(X86::getShufflePALIGNRImmediate(N));
 240 }]>;
 241
 242 def splat_lo : PatFrag<(ops node:$lhs, node:$rhs),
 243                        (vector_shuffle node:$lhs, node:$rhs), [{
 244   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
 245   return SVOp->isSplat() && SVOp->getSplatIndex() == 0;
 246 }]>;
 247
 248 def movddup : PatFrag<(ops node:$lhs, node:$rhs),
 249                       (vector_shuffle node:$lhs, node:$rhs), [{
 250   return X86::isMOVDDUPMask(cast<ShuffleVectorSDNode>(N));
 251 }]>;
 252
 253 def movhlps : PatFrag<(ops node:$lhs, node:$rhs),
 254                       (vector_shuffle node:$lhs, node:$rhs), [{
 255   return X86::isMOVHLPSMask(cast<ShuffleVectorSDNode>(N));
 256 }]>;
 257
 258 def movhlps_undef : PatFrag<(ops node:$lhs, node:$rhs),
 259                             (vector_shuffle node:$lhs, node:$rhs), [{
 260   return X86::isMOVHLPS_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 261 }]>;
 262
 263 def movlhps : PatFrag<(ops node:$lhs, node:$rhs),
 264                       (vector_shuffle node:$lhs, node:$rhs), [{
 265   return X86::isMOVLHPSMask(cast<ShuffleVectorSDNode>(N));
 266 }]>;
 267
 268 def movlp : PatFrag<(ops node:$lhs, node:$rhs),
 269                     (vector_shuffle node:$lhs, node:$rhs), [{
 270   return X86::isMOVLPMask(cast<ShuffleVectorSDNode>(N));
 271 }]>;
 272
 273 def movl : PatFrag<(ops node:$lhs, node:$rhs),
 274                    (vector_shuffle node:$lhs, node:$rhs), [{
 275   return X86::isMOVLMask(cast<ShuffleVectorSDNode>(N));
 276 }]>;
 277
 278 def movshdup : PatFrag<(ops node:$lhs, node:$rhs),
 279                        (vector_shuffle node:$lhs, node:$rhs), [{
 280   return X86::isMOVSHDUPMask(cast<ShuffleVectorSDNode>(N));
 281 }]>;
 282
 283 def movsldup : PatFrag<(ops node:$lhs, node:$rhs),
 284                        (vector_shuffle node:$lhs, node:$rhs), [{
 285   return X86::isMOVSLDUPMask(cast<ShuffleVectorSDNode>(N));
 286 }]>;
 287
 288 def unpckl : PatFrag<(ops node:$lhs, node:$rhs),
 289                      (vector_shuffle node:$lhs, node:$rhs), [{
 290   return X86::isUNPCKLMask(cast<ShuffleVectorSDNode>(N));
 291 }]>;
 292
 293 def unpckh : PatFrag<(ops node:$lhs, node:$rhs),
 294                      (vector_shuffle node:$lhs, node:$rhs), [{
 295   return X86::isUNPCKHMask(cast<ShuffleVectorSDNode>(N));
 296 }]>;
 297
 298 def unpckl_undef : PatFrag<(ops node:$lhs, node:$rhs),
 299                            (vector_shuffle node:$lhs, node:$rhs), [{
 300   return X86::isUNPCKL_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 301 }]>;
 302
 303 def unpckh_undef : PatFrag<(ops node:$lhs, node:$rhs),
 304                            (vector_shuffle node:$lhs, node:$rhs), [{
 305   return X86::isUNPCKH_v_undef_Mask(cast<ShuffleVectorSDNode>(N));
 306 }]>;
 307
 308 def pshufd : PatFrag<(ops node:$lhs, node:$rhs),
 309                      (vector_shuffle node:$lhs, node:$rhs), [{
 310   return X86::isPSHUFDMask(cast<ShuffleVectorSDNode>(N));
 311 }], SHUFFLE_get_shuf_imm>;
 312
 313 def shufp : PatFrag<(ops node:$lhs, node:$rhs),
 314                     (vector_shuffle node:$lhs, node:$rhs), [{
 315   return X86::isSHUFPMask(cast<ShuffleVectorSDNode>(N));
 316 }], SHUFFLE_get_shuf_imm>;
 317
 318 def pshufhw : PatFrag<(ops node:$lhs, node:$rhs),
 319                       (vector_shuffle node:$lhs, node:$rhs), [{
 320   return X86::isPSHUFHWMask(cast<ShuffleVectorSDNode>(N));
 321 }], SHUFFLE_get_pshufhw_imm>;
 322
 323 def pshuflw : PatFrag<(ops node:$lhs, node:$rhs),
 324                       (vector_shuffle node:$lhs, node:$rhs), [{
 325   return X86::isPSHUFLWMask(cast<ShuffleVectorSDNode>(N));
 326 }], SHUFFLE_get_pshuflw_imm>;
 327
 328 def palign : PatFrag<(ops node:$lhs, node:$rhs),
 329                      (vector_shuffle node:$lhs, node:$rhs), [{
 330   return X86::isPALIGNRMask(cast<ShuffleVectorSDNode>(N));
 331 }], SHUFFLE_get_palign_imm>;
 332
 333 //===----------------------------------------------------------------------===//
 334 // SSE scalar FP Instructions
 335 //===----------------------------------------------------------------------===//
 336
 337 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 338 // instruction selection into a branch sequence.
 339 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 340   def CMOV_FR32 : I<0, Pseudo,
 341                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 342                     "#CMOV_FR32 PSEUDO!",
 343                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 344                                                   EFLAGS))]>;
 345   def CMOV_FR64 : I<0, Pseudo,
 346                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 347                     "#CMOV_FR64 PSEUDO!",
 348                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 349                                                   EFLAGS))]>;
 350   def CMOV_V4F32 : I<0, Pseudo,
 351                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 352                     "#CMOV_V4F32 PSEUDO!",
 353                     [(set VR128:$dst,
 354                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 355                                           EFLAGS)))]>;
 356   def CMOV_V2F64 : I<0, Pseudo,
 357                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 358                     "#CMOV_V2F64 PSEUDO!",
 359                     [(set VR128:$dst,
 360                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 361                                           EFLAGS)))]>;
 362   def CMOV_V2I64 : I<0, Pseudo,
 363                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 364                     "#CMOV_V2I64 PSEUDO!",
 365                     [(set VR128:$dst,
 366                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 367                                           EFLAGS)))]>;
 368 }
 369
 370 //===----------------------------------------------------------------------===//
 371 // SSE1 Instructions
 372 //===----------------------------------------------------------------------===//
 373
 374 // Move Instructions. Register-to-register movss is not used for FR32
 375 // register copies because it's a partial register update; FsMOVAPSrr is
 376 // used instead. Register-to-register movss is not modeled as an INSERT_SUBREG
 377 // because INSERT_SUBREG requires that the insert be implementable in terms of
 378 // a copy, and just mentioned, we don't use movss for copies.
 379 let Constraints = "$src1 = $dst" in
 380 def MOVSSrr : SSI<0x10, MRMSrcReg,
 381                   (outs VR128:$dst), (ins VR128:$src1, FR32:$src2),
 382                   "movss\t{$src2, $dst|$dst, $src2}",
 383                   [(set (v4f32 VR128:$dst),
 384                         (movl VR128:$src1, (scalar_to_vector FR32:$src2)))]>;
 385
 386 // Extract the low 32-bit value from one vector and insert it into another.
 387 let AddedComplexity = 15 in
 388 def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 389           (MOVSSrr (v4f32 VR128:$src1),
 390                    (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 391
 392 // Implicitly promote a 32-bit scalar to a vector.
 393 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 394           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 395
 396 // Loading from memory automatically zeroing upper bits.
 397 let canFoldAsLoad = 1, isReMaterializable = 1 in
 398 def MOVSSrm : SSI<0x10, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
 399                   "movss\t{$src, $dst|$dst, $src}",
 400                   [(set FR32:$dst, (loadf32 addr:$src))]>;
 401
 402 // MOVSSrm zeros the high parts of the register; represent this
 403 // with SUBREG_TO_REG.
 404 let AddedComplexity = 20 in {
 405 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 406           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 407 def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 408           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 409 def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 410           (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 411 }
 412
 413 // Store scalar value to memory.
 414 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 415                   "movss\t{$src, $dst|$dst, $src}",
 416                   [(store FR32:$src, addr:$dst)]>;
 417
 418 // Extract and store.
 419 def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 420                  addr:$dst),
 421           (MOVSSmr addr:$dst,
 422                    (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 423
 424 // Conversion instructions
 425 def CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 426                       "cvttss2si\t{$src, $dst|$dst, $src}",
 427                       [(set GR32:$dst, (fp_to_sint FR32:$src))]>;
 428 def CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 429                       "cvttss2si\t{$src, $dst|$dst, $src}",
 430                       [(set GR32:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
 431 def CVTSI2SSrr  : SSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
 432                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 433                       [(set FR32:$dst, (sint_to_fp GR32:$src))]>;
 434 def CVTSI2SSrm  : SSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
 435                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
 436                       [(set FR32:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
 437
 438 // Match intrinsics which expect XMM operand(s).
 439 def CVTSS2SIrr: SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins FR32:$src),
 440                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 441 def CVTSS2SIrm: SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 442                     "cvtss2si{l}\t{$src, $dst|$dst, $src}", []>;
 443
 444 def Int_CVTSS2SIrr : SSI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 445                          "cvtss2si\t{$src, $dst|$dst, $src}",
 446                          [(set GR32:$dst, (int_x86_sse_cvtss2si VR128:$src))]>;
 447 def Int_CVTSS2SIrm : SSI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 448                          "cvtss2si\t{$src, $dst|$dst, $src}",
 449                          [(set GR32:$dst, (int_x86_sse_cvtss2si
 450                                            (load addr:$src)))]>;
 451
 452 // Match intrinsics which expect MM and XMM operand(s).
 453 def Int_CVTPS2PIrr : PSI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 454                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 455                          [(set VR64:$dst, (int_x86_sse_cvtps2pi VR128:$src))]>;
 456 def Int_CVTPS2PIrm : PSI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 457                          "cvtps2pi\t{$src, $dst|$dst, $src}",
 458                          [(set VR64:$dst, (int_x86_sse_cvtps2pi
 459                                            (load addr:$src)))]>;
 460 def Int_CVTTPS2PIrr: PSI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
 461                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 462                          [(set VR64:$dst, (int_x86_sse_cvttps2pi VR128:$src))]>;
 463 def Int_CVTTPS2PIrm: PSI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f64mem:$src),
 464                          "cvttps2pi\t{$src, $dst|$dst, $src}",
 465                          [(set VR64:$dst, (int_x86_sse_cvttps2pi
 466                                            (load addr:$src)))]>;
 467 let Constraints = "$src1 = $dst" in {
 468   def Int_CVTPI2PSrr : PSI<0x2A, MRMSrcReg,
 469                            (outs VR128:$dst), (ins VR128:$src1, VR64:$src2),
 470                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 471                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 472                                            VR64:$src2))]>;
 473   def Int_CVTPI2PSrm : PSI<0x2A, MRMSrcMem,
 474                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
 475                         "cvtpi2ps\t{$src2, $dst|$dst, $src2}",
 476                         [(set VR128:$dst, (int_x86_sse_cvtpi2ps VR128:$src1,
 477                                             (load addr:$src2)))]>;
 478 }
 479
 480 // Aliases for intrinsics
 481 def Int_CVTTSS2SIrr : SSI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
 482                           "cvttss2si\t{$src, $dst|$dst, $src}",
 483                           [(set GR32:$dst,
 484                             (int_x86_sse_cvttss2si VR128:$src))]>;
 485 def Int_CVTTSS2SIrm : SSI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f32mem:$src),
 486                           "cvttss2si\t{$src, $dst|$dst, $src}",
 487                           [(set GR32:$dst,
 488                             (int_x86_sse_cvttss2si(load addr:$src)))]>;
 489
 490 let Constraints = "$src1 = $dst" in {
 491   def Int_CVTSI2SSrr : SSI<0x2A, MRMSrcReg,
 492                            (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
 493                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 494                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 495                                               GR32:$src2))]>;
 496   def Int_CVTSI2SSrm : SSI<0x2A, MRMSrcMem,
 497                            (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
 498                            "cvtsi2ss\t{$src2, $dst|$dst, $src2}",
 499                            [(set VR128:$dst, (int_x86_sse_cvtsi2ss VR128:$src1,
 500                                               (loadi32 addr:$src2)))]>;
 501 }
 502
 503 // Comparison instructions
 504 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
 505   def CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 506                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, SSECC:$cc),
 507                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 508 let mayLoad = 1 in
 509   def CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 510                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, SSECC:$cc),
 511                     "cmp${cc}ss\t{$src, $dst|$dst, $src}", []>;
 512
 513   // Accept explicit immediate argument form instead of comparison code.
 514 let isAsmParserOnly = 1 in {
 515   def CMPSSrr_alt : SSIi8<0xC2, MRMSrcReg,
 516                     (outs FR32:$dst), (ins FR32:$src1, FR32:$src, i8imm:$src2),
 517                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 518 let mayLoad = 1 in
 519   def CMPSSrm_alt : SSIi8<0xC2, MRMSrcMem,
 520                     (outs FR32:$dst), (ins FR32:$src1, f32mem:$src, i8imm:$src2),
 521                     "cmpss\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
 522 }
 523 }
 524
 525 let Defs = [EFLAGS] in {
 526 def UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins FR32:$src1, FR32:$src2),
 527                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 528                    [(set EFLAGS, (X86cmp FR32:$src1, FR32:$src2))]>;
 529 def UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs), (ins FR32:$src1, f32mem:$src2),
 530                    "ucomiss\t{$src2, $src1|$src1, $src2}",
 531                    [(set EFLAGS, (X86cmp FR32:$src1, (loadf32 addr:$src2)))]>;
 532
 533 def COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 534                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 535 def COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 536                   "comiss\t{$src2, $src1|$src1, $src2}", []>;
 537
 538 } // Defs = [EFLAGS]
 539
 540 // Aliases to match intrinsics which expect XMM operand(s).
 541 let Constraints = "$src1 = $dst" in {
 542   def Int_CMPSSrr : SSIi8<0xC2, MRMSrcReg,
 543                         (outs VR128:$dst),
 544                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
 545                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 546                         [(set VR128:$dst, (int_x86_sse_cmp_ss
 547                                              VR128:$src1,
 548                                              VR128:$src, imm:$cc))]>;
 549   def Int_CMPSSrm : SSIi8<0xC2, MRMSrcMem,
 550                         (outs VR128:$dst),
 551                         (ins VR128:$src1, f32mem:$src, SSECC:$cc),
 552                         "cmp${cc}ss\t{$src, $dst|$dst, $src}",
 553                         [(set VR128:$dst, (int_x86_sse_cmp_ss VR128:$src1,
 554                                            (load addr:$src), imm:$cc))]>;
 555 }
 556
 557 let Defs = [EFLAGS] in {
 558 def Int_UCOMISSrr: PSI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 559                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 560                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 561                                                VR128:$src2))]>;
 562 def Int_UCOMISSrm: PSI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
 563                        "ucomiss\t{$src2, $src1|$src1, $src2}",
 564                        [(set EFLAGS, (X86ucomi (v4f32 VR128:$src1),
 565                                                (load addr:$src2)))]>;
 566
 567 def Int_COMISSrr: PSI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
 568                       "comiss\t{$src2, $src1|$src1, $src2}",
 569                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 570                                              VR128:$src2))]>;
 571 def Int_COMISSrm: PSI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
 572                       "comiss\t{$src2, $src1|$src1, $src2}",
 573                       [(set EFLAGS, (X86comi (v4f32 VR128:$src1),
 574                                              (load addr:$src2)))]>;
 575 } // Defs = [EFLAGS]
 576
 577 // Aliases of packed SSE1 instructions for scalar use. These all have names
 578 // that start with 'Fs'.
 579
 580 // Alias instructions that map fld0 to pxor for sse.
 581 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
 582     canFoldAsLoad = 1 in
 583   // FIXME: Set encoding to pseudo!
 584 def FsFLD0SS : I<0xEF, MRMInitReg, (outs FR32:$dst), (ins), "",
 585                  [(set FR32:$dst, fp32imm0)]>,
 586                  Requires<[HasSSE1]>, TB, OpSize;
 587
 588 // Alias instruction to do FR32 reg-to-reg copy using movaps. Upper bits are
 589 // disregarded.
 590 let neverHasSideEffects = 1 in
 591 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 592                      "movaps\t{$src, $dst|$dst, $src}", []>;
 593
 594 // Alias instruction to load FR32 from f128mem using movaps. Upper bits are
 595 // disregarded.
 596 let canFoldAsLoad = 1, isReMaterializable = 1 in
 597 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 598                      "movaps\t{$src, $dst|$dst, $src}",
 599                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 600
 601 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
 602 ///
 603 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
 604                                        SDNode OpNode, int NoPat = 0,
 605                                        bit MayLoad = 0, bit Commutable = 1> {
 606   def PSrr : PSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
 607                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 608                       !if(NoPat, []<dag>,
 609                           [(set FR32:$dst, (OpNode FR32:$src1, FR32:$src2))])> {
 610     let isCommutable = Commutable;
 611   }
 612
 613   def PDrr : PDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
 614                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 615                       !if(NoPat, []<dag>,
 616                           [(set FR64:$dst, (OpNode FR64:$src1, FR64:$src2))])> {
 617     let isCommutable = Commutable;
 618   }
 619
 620   def PSrm : PSI<opc, MRMSrcMem, (outs FR32:$dst),
 621                       (ins FR32:$src1, f128mem:$src2),
 622                       !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 623                       !if(NoPat, []<dag>,
 624                           [(set FR32:$dst, (OpNode FR32:$src1,
 625                                                (memopfsf32 addr:$src2)))])> {
 626     let mayLoad = MayLoad;
 627   }
 628
 629   def PDrm : PDI<opc, MRMSrcMem, (outs FR64:$dst),
 630                       (ins FR64:$src1, f128mem:$src2),
 631                       !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 632                       !if(NoPat, []<dag>,
 633                           [(set FR64:$dst, (OpNode FR64:$src1,
 634                                                (memopfsf64 addr:$src2)))])> {
 635     let mayLoad = MayLoad;
 636   }
 637 }
 638
 639 // Alias bitwise logical operations using SSE logical ops on packed FP values.
 640 let Constraints = "$src1 = $dst" in {
 641   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
 642   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
 643   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
 644
 645   let neverHasSideEffects = 1 in
 646     defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef, 1, 1, 0>;
 647 }
 648
 649 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 650 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 651                            RegisterClass RC, X86MemOperand memop> {
 652   let isCommutable = 1 in {
 653     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 654                 OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
 655   }
 656   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 657               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
 658 }
 659
 660 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 661 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 662                                string asm, string SSEVer, string FPSizeStr,
 663                                Operand memop, ComplexPattern mem_cpat> {
 664   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 665                   asm, [(set RC:$dst, (
 666                                 !nameconcat<Intrinsic>("int_x86_sse",
 667                                 !strconcat(SSEVer, !strconcat("_",
 668                                 !strconcat(OpcodeStr, FPSizeStr))))
 669                          RC:$src1, RC:$src2))]>;
 670   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memop:$src2),
 671                   asm, [(set RC:$dst, (
 672                                 !nameconcat<Intrinsic>("int_x86_sse",
 673                                 !strconcat(SSEVer, !strconcat("_",
 674                                 !strconcat(OpcodeStr, FPSizeStr))))
 675                          RC:$src1, mem_cpat:$src2))]>;
 676 }
 677
 678 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 679 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 680                            RegisterClass RC, ValueType vt,
 681                            X86MemOperand x86memop, PatFrag mem_frag,
 682                            Domain d> {
 683   let isCommutable = 1 in
 684     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 685                 OpcodeStr, [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))],d>;
 686   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 687               OpcodeStr, [(set RC:$dst, (OpNode RC:$src1,
 688                                                 (mem_frag addr:$src2)))],d>;
 689 }
 690
 691 /// basic_sse12_fp_binop_rm - SSE 1 & 2 binops come in both scalar and
 692 /// vector forms.
 693 ///
 694 /// In addition, we also have a special variant of the scalar form here to
 695 /// represent the associated intrinsic operation.  This form is unlike the
 696 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
 697 /// and leaves the top elements unmodified (therefore these cannot be commuted).
 698 ///
 699 /// These three forms can each be reg+reg or reg+mem, so there are a total of
 700 /// six "instructions".
 701 ///
 702 multiclass basic_sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 703                                  SDNode OpNode, bit Commutable = 0> {
 704
 705   let isAsmParserOnly = 1 in {
 706     defm V#NAME#SS : sse12_fp_scalar<opc,
 707         !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 708                    OpNode, FR32, f32mem>, XS, VEX_4V;
 709
 710     defm V#NAME#SD : sse12_fp_scalar<opc,
 711         !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 712                    OpNode, FR64, f64mem>, XD, VEX_4V;
 713
 714     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 715                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 716                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 717                       VEX_4V;
 718
 719     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 720                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 721                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 722                       OpSize, VEX_4V;
 723
 724     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 725        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 726                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 727
 728     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 729        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 730                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 731   }
 732
 733   let Constraints = "$src1 = $dst" in {
 734     defm SS : sse12_fp_scalar<opc,
 735                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 736                     OpNode, FR32, f32mem>, XS;
 737
 738     defm SD : sse12_fp_scalar<opc,
 739                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 740                     OpNode, FR64, f64mem>, XD;
 741
 742     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 743                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 744                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 745
 746     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 747                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 748                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 749
 750     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 751        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 752                   "", "_ss", ssmem, sse_load_f32>, XS;
 753
 754     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 755        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 756                   "2", "_sd", sdmem, sse_load_f64>, XD;
 757   }
 758 }
 759
 760 // Arithmetic instructions
 761 defm ADD : basic_sse12_fp_binop_rm<0x58, "add", fadd, 1>;
 762 defm MUL : basic_sse12_fp_binop_rm<0x59, "mul", fmul, 1>;
 763
 764 let isCommutable = 0 in {
 765   defm SUB : basic_sse12_fp_binop_rm<0x5C, "sub", fsub>;
 766   defm DIV : basic_sse12_fp_binop_rm<0x5E, "div", fdiv>;
 767 }
 768
 769 /// sse12_fp_binop_rm - Other SSE 1 & 2 binops
 770 ///
 771 /// This multiclass is like basic_sse12_fp_binop_rm, with the addition of
 772 /// instructions for a full-vector intrinsic form.  Operations that map
 773 /// onto C operators don't use this form since they just use the plain
 774 /// vector form instead of having a separate vector intrinsic form.
 775 ///
 776 /// This provides a total of eight "instructions".
 777 ///
 778 let Constraints = "$src1 = $dst" in {
 779 multiclass sse12_fp_binop_rm<bits<8> opc, string OpcodeStr,
 780                             SDNode OpNode, bit Commutable = 0> {
 781
 782   let Constraints = "", isAsmParserOnly = 1 in {
 783     // Scalar operation, reg+reg.
 784     defm V#NAME#SS : sse12_fp_scalar<opc,
 785       !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 786                  OpNode, FR32, f32mem>, XS, VEX_4V;
 787
 788     defm V#NAME#SD : sse12_fp_scalar<opc,
 789       !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 790                  OpNode, FR64, f64mem>, XD, VEX_4V;
 791
 792     defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 793                       "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 794                       VR128, v4f32, f128mem, memopv4f32, SSEPackedSingle>,
 795                       VEX_4V;
 796
 797     defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 798                       "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), OpNode,
 799                       VR128, v2f64, f128mem, memopv2f64, SSEPackedDouble>,
 800                       OpSize, VEX_4V;
 801
 802     defm V#NAME#SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 803        !strconcat(OpcodeStr, "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 804                   "", "_ss", ssmem, sse_load_f32>, XS, VEX_4V;
 805
 806     defm V#NAME#SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 807        !strconcat(OpcodeStr, "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 808                   "2", "_sd", sdmem, sse_load_f64>, XD, VEX_4V;
 809   }
 810
 811   let Constraints = "$src1 = $dst" in {
 812     // Scalar operation, reg+reg.
 813     defm SS : sse12_fp_scalar<opc,
 814                     !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 815                     OpNode, FR32, f32mem>, XS;
 816     defm SD : sse12_fp_scalar<opc,
 817                     !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 818                     OpNode, FR64, f64mem>, XD;
 819     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 820                 "ps\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v4f32,
 821                 f128mem, memopv4f32, SSEPackedSingle>, TB;
 822
 823     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr,
 824                 "pd\t{$src2, $dst|$dst, $src2}"), OpNode, VR128, v2f64,
 825                 f128mem, memopv2f64, SSEPackedDouble>, TB, OpSize;
 826
 827     defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 828        !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
 829                   "", "_ss", ssmem, sse_load_f32>, XS;
 830
 831     defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
 832        !strconcat(OpcodeStr, "sd\t{$src2, $dst|$dst, $src2}"),
 833                   "2", "_sd", sdmem, sse_load_f64>, XD;
 834   }
 835
 836   // Vector intrinsic operation, reg+reg.
 837   def PSrr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst),
 838                                      (ins VR128:$src1, VR128:$src2),
 839        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 840        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 841                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 842                                                       VR128:$src2))]> {
 843                           // int_x86_sse_xxx_ps
 844     let isCommutable = Commutable;
 845   }
 846
 847   def PDrr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst),
 848                                      (ins VR128:$src1, VR128:$src2),
 849        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 850        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 851                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 852                                                       VR128:$src2))]> {
 853                           // int_x86_sse2_xxx_pd
 854     let isCommutable = Commutable;
 855   }
 856
 857   // Vector intrinsic operation, reg+mem.
 858   def PSrm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst),
 859                                      (ins VR128:$src1, f128mem:$src2),
 860        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
 861        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse_",
 862                           !strconcat(OpcodeStr, "_ps")) VR128:$src1,
 863                                                  (memopv4f32 addr:$src2)))]>;
 864                           // int_x86_sse_xxx_ps
 865
 866   def PDrm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst),
 867                                      (ins VR128:$src1, f128mem:$src2),
 868        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
 869        [(set VR128:$dst, (!nameconcat<Intrinsic>("int_x86_sse2_",
 870                           !strconcat(OpcodeStr, "_pd")) VR128:$src1,
 871                                                  (memopv2f64 addr:$src2)))]>;
 872                           // int_x86_sse2_xxx_pd
 873 }
 874 }
 875
 876 let isCommutable = 0 in {
 877   defm MAX : sse12_fp_binop_rm<0x5F, "max", X86fmax>;
 878   defm MIN : sse12_fp_binop_rm<0x5D, "min", X86fmin>;
 879 }
 880
 881 //===----------------------------------------------------------------------===//
 882 // SSE packed FP Instructions
 883
 884 // Move Instructions
 885 let neverHasSideEffects = 1 in
 886 def MOVAPSrr : PSI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 887                    "movaps\t{$src, $dst|$dst, $src}", []>;
 888 let canFoldAsLoad = 1, isReMaterializable = 1 in
 889 def MOVAPSrm : PSI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 890                    "movaps\t{$src, $dst|$dst, $src}",
 891                    [(set VR128:$dst, (alignedloadv4f32 addr:$src))]>;
 892
 893 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 894                    "movaps\t{$src, $dst|$dst, $src}",
 895                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 896
 897 let neverHasSideEffects = 1 in
 898 def MOVUPSrr : PSI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
 899                    "movups\t{$src, $dst|$dst, $src}", []>;
 900 let canFoldAsLoad = 1, isReMaterializable = 1 in
 901 def MOVUPSrm : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 902                    "movups\t{$src, $dst|$dst, $src}",
 903                    [(set VR128:$dst, (loadv4f32 addr:$src))]>;
 904 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 905                    "movups\t{$src, $dst|$dst, $src}",
 906                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 907
 908 // Intrinsic forms of MOVUPS load and store
 909 let canFoldAsLoad = 1, isReMaterializable = 1 in
 910 def MOVUPSrm_Int : PSI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
 911                        "movups\t{$src, $dst|$dst, $src}",
 912                        [(set VR128:$dst, (int_x86_sse_loadu_ps addr:$src))]>;
 913 def MOVUPSmr_Int : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 914                        "movups\t{$src, $dst|$dst, $src}",
 915                        [(int_x86_sse_storeu_ps addr:$dst, VR128:$src)]>;
 916
 917 let Constraints = "$src1 = $dst" in {
 918   let AddedComplexity = 20 in {
 919     def MOVLPSrm : PSI<0x12, MRMSrcMem,
 920                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 921                        "movlps\t{$src2, $dst|$dst, $src2}",
 922        [(set VR128:$dst,
 923          (movlp VR128:$src1,
 924                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 925     def MOVHPSrm : PSI<0x16, MRMSrcMem,
 926                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
 927                        "movhps\t{$src2, $dst|$dst, $src2}",
 928        [(set VR128:$dst,
 929          (movlhps VR128:$src1,
 930                 (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))]>;
 931   } // AddedComplexity
 932 } // Constraints = "$src1 = $dst"
 933
 934
 935 def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
 936           (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
 937
 938 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 939                    "movlps\t{$src, $dst|$dst, $src}",
 940                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
 941                                  (iPTR 0))), addr:$dst)]>;
 942
 943 // v2f64 extract element 1 is always custom lowered to unpack high to low
 944 // and extract element 0 so the non-store version isn't too horrible.
 945 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
 946                    "movhps\t{$src, $dst|$dst, $src}",
 947                    [(store (f64 (vector_extract
 948                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
 949                                          (undef)), (iPTR 0))), addr:$dst)]>;
 950
 951 let Constraints = "$src1 = $dst" in {
 952 let AddedComplexity = 20 in {
 953 def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
 954                                      (ins VR128:$src1, VR128:$src2),
 955                     "movlhps\t{$src2, $dst|$dst, $src2}",
 956                     [(set VR128:$dst,
 957                       (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
 958
 959 def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
 960                                      (ins VR128:$src1, VR128:$src2),
 961                     "movhlps\t{$src2, $dst|$dst, $src2}",
 962                     [(set VR128:$dst,
 963                       (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
 964 } // AddedComplexity
 965 } // Constraints = "$src1 = $dst"
 966
 967 let AddedComplexity = 20 in {
 968 def : Pat<(v4f32 (movddup VR128:$src, (undef))),
 969           (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
 970 def : Pat<(v2i64 (movddup VR128:$src, (undef))),
 971           (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
 972 }
 973
 974
 975
 976 // Arithmetic
 977
 978 /// sse1_fp_unop_rm - SSE1 unops come in both scalar and vector forms.
 979 ///
 980 /// In addition, we also have a special variant of the scalar form here to
 981 /// represent the associated intrinsic operation.  This form is unlike the
 982 /// plain scalar form, in that it takes an entire vector (instead of a
 983 /// scalar) and leaves the top elements undefined.
 984 ///
 985 /// And, we have a special variant form for a full-vector intrinsic form.
 986 ///
 987 /// These four forms can each have a reg or a mem operand, so there are a
 988 /// total of eight "instructions".
 989 ///
 990 multiclass sse1_fp_unop_rm<bits<8> opc, string OpcodeStr,
 991                            SDNode OpNode,
 992                            Intrinsic F32Int,
 993                            Intrinsic V4F32Int,
 994                            bit Commutable = 0> {
 995   // Scalar operation, reg.
 996   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 997                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
 998                 [(set FR32:$dst, (OpNode FR32:$src))]> {
 999     let isCommutable = Commutable;
1000   }
1001
1002   // Scalar operation, mem.
1003   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
1004                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1005                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
1006             Requires<[HasSSE1, OptForSize]>;
1007
1008   // Vector operation, reg.
1009   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1010               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1011               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]> {
1012     let isCommutable = Commutable;
1013   }
1014
1015   // Vector operation, mem.
1016   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1017                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1018                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
1019
1020   // Intrinsic operation, reg.
1021   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1022                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1023                     [(set VR128:$dst, (F32Int VR128:$src))]> {
1024     let isCommutable = Commutable;
1025   }
1026
1027   // Intrinsic operation, mem.
1028   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
1029                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
1030                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
1031
1032   // Vector intrinsic operation, reg
1033   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1034                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1035                     [(set VR128:$dst, (V4F32Int VR128:$src))]> {
1036     let isCommutable = Commutable;
1037   }
1038
1039   // Vector intrinsic operation, mem
1040   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1041                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
1042                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
1043 }
1044
1045 // Square root.
1046 defm SQRT  : sse1_fp_unop_rm<0x51, "sqrt",  fsqrt,
1047                              int_x86_sse_sqrt_ss, int_x86_sse_sqrt_ps>;
1048
1049 // Reciprocal approximations. Note that these typically require refinement
1050 // in order to obtain suitable precision.
1051 defm RSQRT : sse1_fp_unop_rm<0x52, "rsqrt", X86frsqrt,
1052                              int_x86_sse_rsqrt_ss, int_x86_sse_rsqrt_ps>;
1053 defm RCP   : sse1_fp_unop_rm<0x53, "rcp",   X86frcp,
1054                              int_x86_sse_rcp_ss, int_x86_sse_rcp_ps>;
1055
1056 /// sse12_fp_pack_logical - SSE 1 & 2 packed FP logical ops
1057 ///
1058 multiclass sse12_fp_pack_logical<bits<8> opc, string OpcodeStr,
1059                                  SDNode OpNode, int HasPat = 0,
1060                                  bit Commutable = 1,
1061                                  list<list<dag>> Pattern = []> {
1062   def PSrr : PSI<opc, MRMSrcReg, (outs VR128:$dst),
1063        (ins VR128:$src1, VR128:$src2),
1064        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1065        !if(HasPat, Pattern[0],
1066                    [(set VR128:$dst, (v2i64 (OpNode VR128:$src1,
1067                                                     VR128:$src2)))])>
1068        { let isCommutable = Commutable; }
1069
1070   def PDrr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1071        (ins VR128:$src1, VR128:$src2),
1072        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1073        !if(HasPat, Pattern[1],
1074                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1075                                              (bc_v2i64 (v2f64 VR128:$src2))))])>
1076        { let isCommutable = Commutable; }
1077
1078   def PSrm : PSI<opc, MRMSrcMem, (outs VR128:$dst),
1079        (ins VR128:$src1, f128mem:$src2),
1080        !strconcat(OpcodeStr, "ps\t{$src2, $dst|$dst, $src2}"),
1081        !if(HasPat, Pattern[2],
1082                    [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
1083                                              (memopv2i64 addr:$src2)))])>;
1084
1085   def PDrm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1086        (ins VR128:$src1, f128mem:$src2),
1087        !strconcat(OpcodeStr, "pd\t{$src2, $dst|$dst, $src2}"),
1088        !if(HasPat, Pattern[3],
1089                    [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
1090                                              (memopv2i64 addr:$src2)))])>;
1091 }
1092
1093 // Logical
1094 let Constraints = "$src1 = $dst" in {
1095   defm AND  : sse12_fp_pack_logical<0x54, "and", and>;
1096   defm OR   : sse12_fp_pack_logical<0x56, "or", or>;
1097   defm XOR  : sse12_fp_pack_logical<0x57, "xor", xor>;
1098   defm ANDN : sse12_fp_pack_logical<0x55, "andn", undef /* dummy */, 1, 0, [
1099     // single r+r
1100     [(set VR128:$dst, (v2i64 (and (xor VR128:$src1,
1101                                        (bc_v2i64 (v4i32 immAllOnesV))),
1102                                    VR128:$src2)))],
1103     // double r+r
1104     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1105                                  (bc_v2i64 (v2f64 VR128:$src2))))],
1106     // single r+m
1107     [(set VR128:$dst, (v2i64 (and (xor (bc_v2i64 (v4f32 VR128:$src1)),
1108                                        (bc_v2i64 (v4i32 immAllOnesV))),
1109                                   (memopv2i64 addr:$src2))))],
1110     // double r+m
1111     [(set VR128:$dst, (and (vnot (bc_v2i64 (v2f64 VR128:$src1))),
1112                            (memopv2i64 addr:$src2)))]]>;
1113 }
1114
1115 let Constraints = "$src1 = $dst" in {
1116   def CMPPSrri : PSIi8<0xC2, MRMSrcReg,
1117                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1118                     "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1119                     [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1120                                                         VR128:$src, imm:$cc))]>;
1121   def CMPPSrmi : PSIi8<0xC2, MRMSrcMem,
1122                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1123                   "cmp${cc}ps\t{$src, $dst|$dst, $src}",
1124                   [(set VR128:$dst, (int_x86_sse_cmp_ps VR128:$src1,
1125                                             (memop addr:$src), imm:$cc))]>;
1126
1127   // Accept explicit immediate argument form instead of comparison code.
1128 let isAsmParserOnly = 1 in {
1129   def CMPPSrri_alt : PSIi8<0xC2, MRMSrcReg,
1130                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1131                     "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1132   def CMPPSrmi_alt : PSIi8<0xC2, MRMSrcMem,
1133                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1134                   "cmpps\t{$src2, $src, $dst|$dst, $src, $src}", []>;
1135 }
1136 }
1137 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
1138           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
1139 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
1140           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
1141
1142 // Shuffle and unpack instructions
1143 let Constraints = "$src1 = $dst" in {
1144   let isConvertibleToThreeAddress = 1 in // Convert to pshufd
1145     def SHUFPSrri : PSIi8<0xC6, MRMSrcReg,
1146                           (outs VR128:$dst), (ins VR128:$src1,
1147                            VR128:$src2, i8imm:$src3),
1148                           "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1149                           [(set VR128:$dst,
1150                             (v4f32 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1151   def SHUFPSrmi : PSIi8<0xC6, MRMSrcMem,
1152                         (outs VR128:$dst), (ins VR128:$src1,
1153                          f128mem:$src2, i8imm:$src3),
1154                         "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1155                         [(set VR128:$dst,
1156                           (v4f32 (shufp:$src3
1157                                   VR128:$src1, (memopv4f32 addr:$src2))))]>;
1158
1159   let AddedComplexity = 10 in {
1160     def UNPCKHPSrr : PSI<0x15, MRMSrcReg,
1161                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1162                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1163                          [(set VR128:$dst,
1164                            (v4f32 (unpckh VR128:$src1, VR128:$src2)))]>;
1165     def UNPCKHPSrm : PSI<0x15, MRMSrcMem,
1166                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1167                          "unpckhps\t{$src2, $dst|$dst, $src2}",
1168                          [(set VR128:$dst,
1169                            (v4f32 (unpckh VR128:$src1,
1170                                           (memopv4f32 addr:$src2))))]>;
1171
1172     def UNPCKLPSrr : PSI<0x14, MRMSrcReg,
1173                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1174                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1175                          [(set VR128:$dst,
1176                            (v4f32 (unpckl VR128:$src1, VR128:$src2)))]>;
1177     def UNPCKLPSrm : PSI<0x14, MRMSrcMem,
1178                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1179                          "unpcklps\t{$src2, $dst|$dst, $src2}",
1180                          [(set VR128:$dst,
1181                            (unpckl VR128:$src1, (memopv4f32 addr:$src2)))]>;
1182   } // AddedComplexity
1183 } // Constraints = "$src1 = $dst"
1184
1185 // Mask creation
1186 def MOVMSKPSrr : PSI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1187                      "movmskps\t{$src, $dst|$dst, $src}",
1188                      [(set GR32:$dst, (int_x86_sse_movmsk_ps VR128:$src))]>;
1189 def MOVMSKPDrr : PDI<0x50, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1190                      "movmskpd\t{$src, $dst|$dst, $src}",
1191                      [(set GR32:$dst, (int_x86_sse2_movmsk_pd VR128:$src))]>;
1192
1193 // Prefetch intrinsic.
1194 def PREFETCHT0   : PSI<0x18, MRM1m, (outs), (ins i8mem:$src),
1195     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3))]>;
1196 def PREFETCHT1   : PSI<0x18, MRM2m, (outs), (ins i8mem:$src),
1197     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2))]>;
1198 def PREFETCHT2   : PSI<0x18, MRM3m, (outs), (ins i8mem:$src),
1199     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1))]>;
1200 def PREFETCHNTA  : PSI<0x18, MRM0m, (outs), (ins i8mem:$src),
1201     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0))]>;
1202
1203 // Non-temporal stores
1204 def MOVNTPSmr_Int : PSI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1205                     "movntps\t{$src, $dst|$dst, $src}",
1206                     [(int_x86_sse_movnt_ps addr:$dst, VR128:$src)]>;
1207
1208 let AddedComplexity = 400 in { // Prefer non-temporal versions
1209 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1210                     "movntps\t{$src, $dst|$dst, $src}",
1211                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
1212
1213 def MOVNTDQ_64mr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1214                     "movntdq\t{$src, $dst|$dst, $src}",
1215                     [(alignednontemporalstore (v2f64 VR128:$src), addr:$dst)]>;
1216
1217 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
1218                  "movnti\t{$src, $dst|$dst, $src}",
1219                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
1220                TB, Requires<[HasSSE2]>;
1221
1222 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
1223                      "movnti\t{$src, $dst|$dst, $src}",
1224                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
1225                   TB, Requires<[HasSSE2]>;
1226 }
1227
1228 // Load, store, and memory fence
1229 def SFENCE : I<0xAE, MRM_F8, (outs), (ins), "sfence", [(int_x86_sse_sfence)]>,
1230              TB, Requires<[HasSSE1]>;
1231
1232 // MXCSR register
1233 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
1234                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
1235 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
1236                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
1237
1238 // Alias instructions that map zero vector to pxor / xorp* for sse.
1239 // We set canFoldAsLoad because this can be converted to a constant-pool
1240 // load of an all-zeros value if folding it would be beneficial.
1241 // FIXME: Change encoding to pseudo!
1242 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
1243     isCodeGenOnly = 1 in {
1244 def V_SET0PS : PSI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1245                  [(set VR128:$dst, (v4f32 immAllZerosV))]>;
1246 def V_SET0PD : PDI<0x57, MRMInitReg, (outs VR128:$dst), (ins), "",
1247                  [(set VR128:$dst, (v2f64 immAllZerosV))]>;
1248 let ExeDomain = SSEPackedInt in
1249 def V_SET0PI : PDI<0xEF, MRMInitReg, (outs VR128:$dst), (ins), "",
1250                  [(set VR128:$dst, (v4i32 immAllZerosV))]>;
1251 }
1252
1253 def : Pat<(v2i64 immAllZerosV), (V_SET0PI)>;
1254 def : Pat<(v8i16 immAllZerosV), (V_SET0PI)>;
1255 def : Pat<(v16i8 immAllZerosV), (V_SET0PI)>;
1256
1257 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
1258           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1259
1260 //===---------------------------------------------------------------------===//
1261 // SSE2 Instructions
1262 //===---------------------------------------------------------------------===//
1263
1264 // Move Instructions. Register-to-register movsd is not used for FR64
1265 // register copies because it's a partial register update; FsMOVAPDrr is
1266 // used instead. Register-to-register movsd is not modeled as an INSERT_SUBREG
1267 // because INSERT_SUBREG requires that the insert be implementable in terms of
1268 // a copy, and just mentioned, we don't use movsd for copies.
1269 let Constraints = "$src1 = $dst" in
1270 def MOVSDrr : SDI<0x10, MRMSrcReg,
1271                   (outs VR128:$dst), (ins VR128:$src1, FR64:$src2),
1272                   "movsd\t{$src2, $dst|$dst, $src2}",
1273                   [(set (v2f64 VR128:$dst),
1274                         (movl VR128:$src1, (scalar_to_vector FR64:$src2)))]>;
1275
1276 // Extract the low 64-bit value from one vector and insert it into another.
1277 let AddedComplexity = 15 in
1278 def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
1279           (MOVSDrr (v2f64 VR128:$src1),
1280                    (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
1281
1282 // Implicitly promote a 64-bit scalar to a vector.
1283 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
1284           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
1285
1286 // Loading from memory automatically zeroing upper bits.
1287 let canFoldAsLoad = 1, isReMaterializable = 1, AddedComplexity = 20 in
1288 def MOVSDrm : SDI<0x10, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1289                   "movsd\t{$src, $dst|$dst, $src}",
1290                   [(set FR64:$dst, (loadf64 addr:$src))]>;
1291
1292 // MOVSDrm zeros the high parts of the register; represent this
1293 // with SUBREG_TO_REG.
1294 let AddedComplexity = 20 in {
1295 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
1296           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1297 def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
1298           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1299 def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
1300           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1301 def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
1302           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1303 def : Pat<(v2f64 (X86vzload addr:$src)),
1304           (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
1305 }
1306
1307 // Store scalar value to memory.
1308 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
1309                   "movsd\t{$src, $dst|$dst, $src}",
1310                   [(store FR64:$src, addr:$dst)]>;
1311
1312 // Extract and store.
1313 def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
1314                  addr:$dst),
1315           (MOVSDmr addr:$dst,
1316                    (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
1317
1318 // Conversion instructions
1319 def CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins FR64:$src),
1320                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1321                       [(set GR32:$dst, (fp_to_sint FR64:$src))]>;
1322 def CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f64mem:$src),
1323                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1324                       [(set GR32:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1325 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1326                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1327                       [(set FR32:$dst, (fround FR64:$src))]>;
1328 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1329                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1330                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1331                   Requires<[HasSSE2, OptForSize]>;
1332 def CVTSI2SDrr  : SDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR32:$src),
1333                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1334                       [(set FR64:$dst, (sint_to_fp GR32:$src))]>;
1335 def CVTSI2SDrm  : SDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i32mem:$src),
1336                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1337                       [(set FR64:$dst, (sint_to_fp (loadi32 addr:$src)))]>;
1338
1339 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1340                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1341 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1342                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
1343 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1344                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1345 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1346                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
1347 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1348                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1349 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1350                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1351 def CVTDQ2PSrr : PSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1352                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1353 def CVTDQ2PSrm : PSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1354                      "cvtdq2ps\t{$src, $dst|$dst, $src}", []>;
1355 def COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1356                   "comisd\t{$src2, $src1|$src1, $src2}", []>;
1357 def COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1358                       "comisd\t{$src2, $src1|$src1, $src2}", []>;
1359
1360 // SSE2 instructions with XS prefix
1361 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1362                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1363                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1364                  Requires<[HasSSE2]>;
1365 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1366                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1367                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1368                  Requires<[HasSSE2, OptForSize]>;
1369
1370 def : Pat<(extloadf32 addr:$src),
1371           (CVTSS2SDrr (MOVSSrm addr:$src))>,
1372       Requires<[HasSSE2, OptForSpeed]>;
1373
1374 // Match intrinsics which expect XMM operand(s).
1375 def Int_CVTSD2SIrr : SDI<0x2D, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1376                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1377                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si VR128:$src))]>;
1378 def Int_CVTSD2SIrm : SDI<0x2D, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1379                          "cvtsd2si\t{$src, $dst|$dst, $src}",
1380                          [(set GR32:$dst, (int_x86_sse2_cvtsd2si
1381                                            (load addr:$src)))]>;
1382
1383 // Match intrinsics which expect MM and XMM operand(s).
1384 def Int_CVTPD2PIrr : PDI<0x2D, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1385                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1386                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi VR128:$src))]>;
1387 def Int_CVTPD2PIrm : PDI<0x2D, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1388                          "cvtpd2pi\t{$src, $dst|$dst, $src}",
1389                          [(set VR64:$dst, (int_x86_sse_cvtpd2pi
1390                                            (memop addr:$src)))]>;
1391 def Int_CVTTPD2PIrr: PDI<0x2C, MRMSrcReg, (outs VR64:$dst), (ins VR128:$src),
1392                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1393                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi VR128:$src))]>;
1394 def Int_CVTTPD2PIrm: PDI<0x2C, MRMSrcMem, (outs VR64:$dst), (ins f128mem:$src),
1395                          "cvttpd2pi\t{$src, $dst|$dst, $src}",
1396                          [(set VR64:$dst, (int_x86_sse_cvttpd2pi
1397                                            (memop addr:$src)))]>;
1398 def Int_CVTPI2PDrr : PDI<0x2A, MRMSrcReg, (outs VR128:$dst), (ins VR64:$src),
1399                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1400                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd VR64:$src))]>;
1401 def Int_CVTPI2PDrm : PDI<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1402                          "cvtpi2pd\t{$src, $dst|$dst, $src}",
1403                          [(set VR128:$dst, (int_x86_sse_cvtpi2pd
1404                                             (load addr:$src)))]>;
1405
1406 // Aliases for intrinsics
1407 def Int_CVTTSD2SIrr : SDI<0x2C, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
1408                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1409                           [(set GR32:$dst,
1410                             (int_x86_sse2_cvttsd2si VR128:$src))]>;
1411 def Int_CVTTSD2SIrm : SDI<0x2C, MRMSrcMem, (outs GR32:$dst), (ins f128mem:$src),
1412                           "cvttsd2si\t{$src, $dst|$dst, $src}",
1413                           [(set GR32:$dst, (int_x86_sse2_cvttsd2si
1414                                             (load addr:$src)))]>;
1415
1416 // Comparison instructions
1417 let Constraints = "$src1 = $dst", neverHasSideEffects = 1 in {
1418   def CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1419                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, SSECC:$cc),
1420                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1421 let mayLoad = 1 in
1422   def CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1423                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, SSECC:$cc),
1424                     "cmp${cc}sd\t{$src, $dst|$dst, $src}", []>;
1425
1426   // Accept explicit immediate argument form instead of comparison code.
1427 let isAsmParserOnly = 1 in {
1428   def CMPSDrr_alt : SDIi8<0xC2, MRMSrcReg,
1429                     (outs FR64:$dst), (ins FR64:$src1, FR64:$src, i8imm:$src2),
1430                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1431 let mayLoad = 1 in
1432   def CMPSDrm_alt : SDIi8<0xC2, MRMSrcMem,
1433                     (outs FR64:$dst), (ins FR64:$src1, f64mem:$src, i8imm:$src2),
1434                     "cmpsd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1435 }
1436 }
1437
1438 let Defs = [EFLAGS] in {
1439 def UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins FR64:$src1, FR64:$src2),
1440                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1441                    [(set EFLAGS, (X86cmp FR64:$src1, FR64:$src2))]>;
1442 def UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs), (ins FR64:$src1, f64mem:$src2),
1443                    "ucomisd\t{$src2, $src1|$src1, $src2}",
1444                    [(set EFLAGS, (X86cmp FR64:$src1, (loadf64 addr:$src2)))]>;
1445 } // Defs = [EFLAGS]
1446
1447 // Aliases to match intrinsics which expect XMM operand(s).
1448 let Constraints = "$src1 = $dst" in {
1449   def Int_CMPSDrr : SDIi8<0xC2, MRMSrcReg,
1450                         (outs VR128:$dst),
1451                         (ins VR128:$src1, VR128:$src, SSECC:$cc),
1452                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1453                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1454                                            VR128:$src, imm:$cc))]>;
1455   def Int_CMPSDrm : SDIi8<0xC2, MRMSrcMem,
1456                         (outs VR128:$dst),
1457                         (ins VR128:$src1, f64mem:$src, SSECC:$cc),
1458                         "cmp${cc}sd\t{$src, $dst|$dst, $src}",
1459                         [(set VR128:$dst, (int_x86_sse2_cmp_sd VR128:$src1,
1460                                            (load addr:$src), imm:$cc))]>;
1461 }
1462
1463 let Defs = [EFLAGS] in {
1464 def Int_UCOMISDrr: PDI<0x2E, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1465                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1466                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1467                                                VR128:$src2))]>;
1468 def Int_UCOMISDrm: PDI<0x2E, MRMSrcMem, (outs),(ins VR128:$src1, f128mem:$src2),
1469                        "ucomisd\t{$src2, $src1|$src1, $src2}",
1470                        [(set EFLAGS, (X86ucomi (v2f64 VR128:$src1),
1471                                                (load addr:$src2)))]>;
1472
1473 def Int_COMISDrr: PDI<0x2F, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
1474                       "comisd\t{$src2, $src1|$src1, $src2}",
1475                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1476                                              VR128:$src2))]>;
1477 def Int_COMISDrm: PDI<0x2F, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
1478                       "comisd\t{$src2, $src1|$src1, $src2}",
1479                       [(set EFLAGS, (X86comi (v2f64 VR128:$src1),
1480                                              (load addr:$src2)))]>;
1481 } // Defs = [EFLAGS]
1482
1483 // Aliases of packed SSE2 instructions for scalar use. These all have names
1484 // that start with 'Fs'.
1485
1486 // Alias instructions that map fld0 to pxor for sse.
1487 let isReMaterializable = 1, isAsCheapAsAMove = 1, isCodeGenOnly = 1,
1488     canFoldAsLoad = 1 in
1489 def FsFLD0SD : I<0xEF, MRMInitReg, (outs FR64:$dst), (ins), "",
1490                  [(set FR64:$dst, fpimm0)]>,
1491                Requires<[HasSSE2]>, TB, OpSize;
1492
1493 // Alias instruction to do FR64 reg-to-reg copy using movapd. Upper bits are
1494 // disregarded.
1495 let neverHasSideEffects = 1 in
1496 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1497                      "movapd\t{$src, $dst|$dst, $src}", []>;
1498
1499 // Alias instruction to load FR64 from f128mem using movapd. Upper bits are
1500 // disregarded.
1501 let canFoldAsLoad = 1, isReMaterializable = 1 in
1502 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1503                      "movapd\t{$src, $dst|$dst, $src}",
1504                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
1505
1506 //===---------------------------------------------------------------------===//
1507 // SSE packed FP Instructions
1508
1509 // Move Instructions
1510 let neverHasSideEffects = 1 in
1511 def MOVAPDrr : PDI<0x28, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1512                    "movapd\t{$src, $dst|$dst, $src}", []>;
1513 let canFoldAsLoad = 1, isReMaterializable = 1 in
1514 def MOVAPDrm : PDI<0x28, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1515                    "movapd\t{$src, $dst|$dst, $src}",
1516                    [(set VR128:$dst, (alignedloadv2f64 addr:$src))]>;
1517
1518 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1519                    "movapd\t{$src, $dst|$dst, $src}",
1520                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
1521
1522 let neverHasSideEffects = 1 in
1523 def MOVUPDrr : PDI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1524                    "movupd\t{$src, $dst|$dst, $src}", []>;
1525 let canFoldAsLoad = 1 in
1526 def MOVUPDrm : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1527                    "movupd\t{$src, $dst|$dst, $src}",
1528                    [(set VR128:$dst, (loadv2f64 addr:$src))]>;
1529 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1530                    "movupd\t{$src, $dst|$dst, $src}",
1531                    [(store (v2f64 VR128:$src), addr:$dst)]>;
1532
1533 // Intrinsic forms of MOVUPD load and store
1534 def MOVUPDrm_Int : PDI<0x10, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1535                        "movupd\t{$src, $dst|$dst, $src}",
1536                        [(set VR128:$dst, (int_x86_sse2_loadu_pd addr:$src))]>;
1537 def MOVUPDmr_Int : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
1538                        "movupd\t{$src, $dst|$dst, $src}",
1539                        [(int_x86_sse2_storeu_pd addr:$dst, VR128:$src)]>;
1540
1541 let Constraints = "$src1 = $dst" in {
1542   let AddedComplexity = 20 in {
1543     def MOVLPDrm : PDI<0x12, MRMSrcMem,
1544                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1545                        "movlpd\t{$src2, $dst|$dst, $src2}",
1546                        [(set VR128:$dst,
1547                          (v2f64 (movlp VR128:$src1,
1548                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1549     def MOVHPDrm : PDI<0x16, MRMSrcMem,
1550                        (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1551                        "movhpd\t{$src2, $dst|$dst, $src2}",
1552                        [(set VR128:$dst,
1553                          (v2f64 (movlhps VR128:$src1,
1554                                  (scalar_to_vector (loadf64 addr:$src2)))))]>;
1555   } // AddedComplexity
1556 } // Constraints = "$src1 = $dst"
1557
1558 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1559                    "movlpd\t{$src, $dst|$dst, $src}",
1560                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1561                                  (iPTR 0))), addr:$dst)]>;
1562
1563 // v2f64 extract element 1 is always custom lowered to unpack high to low
1564 // and extract element 0 so the non-store version isn't too horrible.
1565 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1566                    "movhpd\t{$src, $dst|$dst, $src}",
1567                    [(store (f64 (vector_extract
1568                                  (v2f64 (unpckh VR128:$src, (undef))),
1569                                  (iPTR 0))), addr:$dst)]>;
1570
1571 // SSE2 instructions without OpSize prefix
1572 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1573                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1574                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1575                      TB, Requires<[HasSSE2]>;
1576 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1577                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1578                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1579                                         (bitconvert (memopv2i64 addr:$src))))]>,
1580                      TB, Requires<[HasSSE2]>;
1581
1582 // SSE2 instructions with XS prefix
1583 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1584                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1585                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1586                      XS, Requires<[HasSSE2]>;
1587 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1588                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1589                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1590                                         (bitconvert (memopv2i64 addr:$src))))]>,
1591                      XS, Requires<[HasSSE2]>;
1592
1593 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1594                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1595                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1596 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1597                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1598                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1599                                             (memop addr:$src)))]>;
1600 // SSE2 packed instructions with XS prefix
1601 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1602                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1603 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1604                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>;
1605
1606 def Int_CVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1607                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1608                         [(set VR128:$dst,
1609                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1610                       XS, Requires<[HasSSE2]>;
1611 def Int_CVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1612                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1613                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1614                                            (memop addr:$src)))]>,
1615                       XS, Requires<[HasSSE2]>;
1616
1617 // SSE2 packed instructions with XD prefix
1618 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1619                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1620                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1621                      XD, Requires<[HasSSE2]>;
1622 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1623                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1624                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1625                                           (memop addr:$src)))]>,
1626                      XD, Requires<[HasSSE2]>;
1627
1628 def Int_CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1629                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1630                        [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1631 def Int_CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1632                           "cvttpd2dq\t{$src, $dst|$dst, $src}",
1633                           [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1634                                              (memop addr:$src)))]>;
1635
1636 // SSE2 instructions without OpSize prefix
1637 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1638                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1639 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1640                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1641
1642 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1643                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1644                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1645                      TB, Requires<[HasSSE2]>;
1646 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1647                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1648                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1649                                           (load addr:$src)))]>,
1650                      TB, Requires<[HasSSE2]>;
1651
1652 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1653                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1654 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1655                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
1656
1657
1658 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1659                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1660                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
1661 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1662                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
1663                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
1664                                             (memop addr:$src)))]>;
1665
1666 // Match intrinsics which expect XMM operand(s).
1667 // Aliases for intrinsics
1668 let Constraints = "$src1 = $dst" in {
1669 def Int_CVTSI2SDrr: SDI<0x2A, MRMSrcReg,
1670                         (outs VR128:$dst), (ins VR128:$src1, GR32:$src2),
1671                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1672                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1673                                            GR32:$src2))]>;
1674 def Int_CVTSI2SDrm: SDI<0x2A, MRMSrcMem,
1675                         (outs VR128:$dst), (ins VR128:$src1, i32mem:$src2),
1676                         "cvtsi2sd\t{$src2, $dst|$dst, $src2}",
1677                         [(set VR128:$dst, (int_x86_sse2_cvtsi2sd VR128:$src1,
1678                                            (loadi32 addr:$src2)))]>;
1679 def Int_CVTSD2SSrr: SDI<0x5A, MRMSrcReg,
1680                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1681                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1682                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1683                                       VR128:$src2))]>;
1684 def Int_CVTSD2SSrm: SDI<0x5A, MRMSrcMem,
1685                         (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1686                    "cvtsd2ss\t{$src2, $dst|$dst, $src2}",
1687                    [(set VR128:$dst, (int_x86_sse2_cvtsd2ss VR128:$src1,
1688                                       (load addr:$src2)))]>;
1689 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1690                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1691                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1692                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1693                                        VR128:$src2))]>, XS,
1694                     Requires<[HasSSE2]>;
1695 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1696                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1697                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1698                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1699                                        (load addr:$src2)))]>, XS,
1700                     Requires<[HasSSE2]>;
1701 }
1702
1703 // Arithmetic
1704
1705 /// sse2_fp_unop_rm - SSE2 unops come in both scalar and vector forms.
1706 ///
1707 /// In addition, we also have a special variant of the scalar form here to
1708 /// represent the associated intrinsic operation.  This form is unlike the
1709 /// plain scalar form, in that it takes an entire vector (instead of a
1710 /// scalar) and leaves the top elements undefined.
1711 ///
1712 /// And, we have a special variant form for a full-vector intrinsic form.
1713 ///
1714 /// These four forms can each have a reg or a mem operand, so there are a
1715 /// total of eight "instructions".
1716 ///
1717 multiclass sse2_fp_unop_rm<bits<8> opc, string OpcodeStr,
1718                            SDNode OpNode,
1719                            Intrinsic F64Int,
1720                            Intrinsic V2F64Int,
1721                            bit Commutable = 0> {
1722   // Scalar operation, reg.
1723   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1724                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1725                 [(set FR64:$dst, (OpNode FR64:$src))]> {
1726     let isCommutable = Commutable;
1727   }
1728
1729   // Scalar operation, mem.
1730   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
1731                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1732                 [(set FR64:$dst, (OpNode (load addr:$src)))]>;
1733
1734   // Vector operation, reg.
1735   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1736               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1737               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]> {
1738     let isCommutable = Commutable;
1739   }
1740
1741   // Vector operation, mem.
1742   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1743                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1744                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
1745
1746   // Intrinsic operation, reg.
1747   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1748                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1749                     [(set VR128:$dst, (F64Int VR128:$src))]> {
1750     let isCommutable = Commutable;
1751   }
1752
1753   // Intrinsic operation, mem.
1754   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
1755                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
1756                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
1757
1758   // Vector intrinsic operation, reg
1759   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1760                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1761                     [(set VR128:$dst, (V2F64Int VR128:$src))]> {
1762     let isCommutable = Commutable;
1763   }
1764
1765   // Vector intrinsic operation, mem
1766   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1767                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
1768                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
1769 }
1770
1771 // Square root.
1772 defm SQRT  : sse2_fp_unop_rm<0x51, "sqrt",  fsqrt,
1773                              int_x86_sse2_sqrt_sd, int_x86_sse2_sqrt_pd>;
1774
1775 // There is no f64 version of the reciprocal approximation instructions.
1776
1777 let Constraints = "$src1 = $dst" in {
1778   def CMPPDrri : PDIi8<0xC2, MRMSrcReg,
1779                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, SSECC:$cc),
1780                     "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1781                     [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1782                                                         VR128:$src, imm:$cc))]>;
1783   def CMPPDrmi : PDIi8<0xC2, MRMSrcMem,
1784                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, SSECC:$cc),
1785                   "cmp${cc}pd\t{$src, $dst|$dst, $src}",
1786                   [(set VR128:$dst, (int_x86_sse2_cmp_pd VR128:$src1,
1787                                                  (memop addr:$src), imm:$cc))]>;
1788
1789   // Accept explicit immediate argument form instead of comparison code.
1790 let isAsmParserOnly = 1 in {
1791   def CMPPDrri_alt : PDIi8<0xC2, MRMSrcReg,
1792                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src, i8imm:$src2),
1793                     "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1794   def CMPPDrmi_alt : PDIi8<0xC2, MRMSrcMem,
1795                   (outs VR128:$dst), (ins VR128:$src1, f128mem:$src, i8imm:$src2),
1796                   "cmppd\t{$src2, $src, $dst|$dst, $src, $src2}", []>;
1797 }
1798 }
1799 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
1800           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
1801 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
1802           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
1803
1804 // Shuffle and unpack instructions
1805 let Constraints = "$src1 = $dst" in {
1806   def SHUFPDrri : PDIi8<0xC6, MRMSrcReg,
1807                  (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i8imm:$src3),
1808                  "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1809                  [(set VR128:$dst,
1810                    (v2f64 (shufp:$src3 VR128:$src1, VR128:$src2)))]>;
1811   def SHUFPDrmi : PDIi8<0xC6, MRMSrcMem,
1812                         (outs VR128:$dst), (ins VR128:$src1,
1813                          f128mem:$src2, i8imm:$src3),
1814                         "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
1815                         [(set VR128:$dst,
1816                           (v2f64 (shufp:$src3
1817                                   VR128:$src1, (memopv2f64 addr:$src2))))]>;
1818
1819   let AddedComplexity = 10 in {
1820     def UNPCKHPDrr : PDI<0x15, MRMSrcReg,
1821                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1822                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1823                          [(set VR128:$dst,
1824                            (v2f64 (unpckh VR128:$src1, VR128:$src2)))]>;
1825     def UNPCKHPDrm : PDI<0x15, MRMSrcMem,
1826                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1827                          "unpckhpd\t{$src2, $dst|$dst, $src2}",
1828                          [(set VR128:$dst,
1829                            (v2f64 (unpckh VR128:$src1,
1830                                           (memopv2f64 addr:$src2))))]>;
1831
1832     def UNPCKLPDrr : PDI<0x14, MRMSrcReg,
1833                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1834                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1835                          [(set VR128:$dst,
1836                            (v2f64 (unpckl VR128:$src1, VR128:$src2)))]>;
1837     def UNPCKLPDrm : PDI<0x14, MRMSrcMem,
1838                          (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
1839                          "unpcklpd\t{$src2, $dst|$dst, $src2}",
1840                          [(set VR128:$dst,
1841                            (unpckl VR128:$src1, (memopv2f64 addr:$src2)))]>;
1842   } // AddedComplexity
1843 } // Constraints = "$src1 = $dst"
1844
1845
1846 //===---------------------------------------------------------------------===//
1847 // SSE integer instructions
1848 let ExeDomain = SSEPackedInt in {
1849
1850 // Move Instructions
1851 let neverHasSideEffects = 1 in
1852 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1853                    "movdqa\t{$src, $dst|$dst, $src}", []>;
1854 let canFoldAsLoad = 1, mayLoad = 1 in
1855 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1856                    "movdqa\t{$src, $dst|$dst, $src}",
1857                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
1858 let mayStore = 1 in
1859 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1860                    "movdqa\t{$src, $dst|$dst, $src}",
1861                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
1862 let canFoldAsLoad = 1, mayLoad = 1 in
1863 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1864                    "movdqu\t{$src, $dst|$dst, $src}",
1865                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
1866                  XS, Requires<[HasSSE2]>;
1867 let mayStore = 1 in
1868 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1869                    "movdqu\t{$src, $dst|$dst, $src}",
1870                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
1871                  XS, Requires<[HasSSE2]>;
1872
1873 // Intrinsic forms of MOVDQU load and store
1874 let canFoldAsLoad = 1 in
1875 def MOVDQUrm_Int :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1876                        "movdqu\t{$src, $dst|$dst, $src}",
1877                        [(set VR128:$dst, (int_x86_sse2_loadu_dq addr:$src))]>,
1878                  XS, Requires<[HasSSE2]>;
1879 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
1880                        "movdqu\t{$src, $dst|$dst, $src}",
1881                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
1882                      XS, Requires<[HasSSE2]>;
1883
1884 let Constraints = "$src1 = $dst" in {
1885
1886 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
1887                             bit Commutable = 0> {
1888   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1889                                (ins VR128:$src1, VR128:$src2),
1890                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1891                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]> {
1892     let isCommutable = Commutable;
1893   }
1894   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1895                                (ins VR128:$src1, i128mem:$src2),
1896                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1897                [(set VR128:$dst, (IntId VR128:$src1,
1898                                         (bitconvert (memopv2i64
1899                                                      addr:$src2))))]>;
1900 }
1901
1902 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
1903                              string OpcodeStr,
1904                              Intrinsic IntId, Intrinsic IntId2> {
1905   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1906                                (ins VR128:$src1, VR128:$src2),
1907                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1908                [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2))]>;
1909   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1910                                (ins VR128:$src1, i128mem:$src2),
1911                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1912                [(set VR128:$dst, (IntId VR128:$src1,
1913                                       (bitconvert (memopv2i64 addr:$src2))))]>;
1914   def ri : PDIi8<opc2, ImmForm, (outs VR128:$dst),
1915                                 (ins VR128:$src1, i32i8imm:$src2),
1916                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1917                [(set VR128:$dst, (IntId2 VR128:$src1, (i32 imm:$src2)))]>;
1918 }
1919
1920 /// PDI_binop_rm - Simple SSE2 binary operator.
1921 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1922                         ValueType OpVT, bit Commutable = 0> {
1923   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1924                                (ins VR128:$src1, VR128:$src2),
1925                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1926                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]> {
1927     let isCommutable = Commutable;
1928   }
1929   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1930                                (ins VR128:$src1, i128mem:$src2),
1931                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1932                [(set VR128:$dst, (OpVT (OpNode VR128:$src1,
1933                                      (bitconvert (memopv2i64 addr:$src2)))))]>;
1934 }
1935
1936 /// PDI_binop_rm_v2i64 - Simple SSE2 binary operator whose type is v2i64.
1937 ///
1938 /// FIXME: we could eliminate this and use PDI_binop_rm instead if tblgen knew
1939 /// to collapse (bitconvert VT to VT) into its operand.
1940 ///
1941 multiclass PDI_binop_rm_v2i64<bits<8> opc, string OpcodeStr, SDNode OpNode,
1942                               bit Commutable = 0> {
1943   def rr : PDI<opc, MRMSrcReg, (outs VR128:$dst),
1944                (ins VR128:$src1, VR128:$src2),
1945                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1946                [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))]> {
1947     let isCommutable = Commutable;
1948   }
1949   def rm : PDI<opc, MRMSrcMem, (outs VR128:$dst),
1950                (ins VR128:$src1, i128mem:$src2),
1951                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
1952                [(set VR128:$dst, (OpNode VR128:$src1,
1953                (memopv2i64 addr:$src2)))]>;
1954 }
1955
1956 } // Constraints = "$src1 = $dst"
1957 } // ExeDomain = SSEPackedInt
1958
1959 // 128-bit Integer Arithmetic
1960
1961 defm PADDB : PDI_binop_rm<0xFC, "paddb", add, v16i8, 1>;
1962 defm PADDW : PDI_binop_rm<0xFD, "paddw", add, v8i16, 1>;
1963 defm PADDD : PDI_binop_rm<0xFE, "paddd", add, v4i32, 1>;
1964 defm PADDQ : PDI_binop_rm_v2i64<0xD4, "paddq", add, 1>;
1965
1966 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b, 1>;
1967 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w, 1>;
1968 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b, 1>;
1969 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w, 1>;
1970
1971 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8>;
1972 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16>;
1973 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32>;
1974 defm PSUBQ : PDI_binop_rm_v2i64<0xFB, "psubq", sub>;
1975
1976 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b>;
1977 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w>;
1978 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b>;
1979 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w>;
1980
1981 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, 1>;
1982
1983 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w, 1>;
1984 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w , 1>;
1985 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq, 1>;
1986
1987 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd, 1>;
1988
1989 defm PAVGB  : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b, 1>;
1990 defm PAVGW  : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w, 1>;
1991
1992
1993 defm PMINUB : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b, 1>;
1994 defm PMINSW : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w, 1>;
1995 defm PMAXUB : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b, 1>;
1996 defm PMAXSW : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w, 1>;
1997 defm PSADBW : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw, 1>;
1998
1999
2000 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
2001                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w>;
2002 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
2003                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d>;
2004 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
2005                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q>;
2006
2007 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
2008                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w>;
2009 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
2010                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d>;
2011 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
2012                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q>;
2013
2014 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
2015                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w>;
2016 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
2017                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d>;
2018
2019 // 128-bit logical shifts.
2020 let Constraints = "$src1 = $dst", neverHasSideEffects = 1,
2021     ExeDomain = SSEPackedInt in {
2022   def PSLLDQri : PDIi8<0x73, MRM7r,
2023                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2024                        "pslldq\t{$src2, $dst|$dst, $src2}", []>;
2025   def PSRLDQri : PDIi8<0x73, MRM3r,
2026                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
2027                        "psrldq\t{$src2, $dst|$dst, $src2}", []>;
2028   // PSRADQri doesn't exist in SSE[1-3].
2029 }
2030
2031 let Predicates = [HasSSE2] in {
2032   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
2033             (v2i64 (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2034   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
2035             (v2i64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2036   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
2037             (v2i64 (PSLLDQri VR128:$src1, imm:$src2))>;
2038   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
2039             (v2i64 (PSRLDQri VR128:$src1, imm:$src2))>;
2040   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
2041             (v2f64 (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2)))>;
2042
2043   // Shift up / down and insert zero's.
2044   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
2045             (v2i64 (PSLLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2046   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
2047             (v2i64 (PSRLDQri VR128:$src, (BYTE_imm imm:$amt)))>;
2048 }
2049
2050 // Logical
2051 defm PAND : PDI_binop_rm_v2i64<0xDB, "pand", and, 1>;
2052 defm POR  : PDI_binop_rm_v2i64<0xEB, "por" , or , 1>;
2053 defm PXOR : PDI_binop_rm_v2i64<0xEF, "pxor", xor, 1>;
2054
2055 let Constraints = "$src1 = $dst", ExeDomain = SSEPackedInt in {
2056   def PANDNrr : PDI<0xDF, MRMSrcReg,
2057                     (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2058                     "pandn\t{$src2, $dst|$dst, $src2}",
2059                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2060                                               VR128:$src2)))]>;
2061
2062   def PANDNrm : PDI<0xDF, MRMSrcMem,
2063                     (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2064                     "pandn\t{$src2, $dst|$dst, $src2}",
2065                     [(set VR128:$dst, (v2i64 (and (vnot VR128:$src1),
2066                                               (memopv2i64 addr:$src2))))]>;
2067 }
2068
2069 // SSE2 Integer comparison
2070 defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b>;
2071 defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w>;
2072 defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d>;
2073 defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b>;
2074 defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w>;
2075 defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d>;
2076
2077 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
2078           (PCMPEQBrr VR128:$src1, VR128:$src2)>;
2079 def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, (memop addr:$src2))),
2080           (PCMPEQBrm VR128:$src1, addr:$src2)>;
2081 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
2082           (PCMPEQWrr VR128:$src1, VR128:$src2)>;
2083 def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, (memop addr:$src2))),
2084           (PCMPEQWrm VR128:$src1, addr:$src2)>;
2085 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
2086           (PCMPEQDrr VR128:$src1, VR128:$src2)>;
2087 def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, (memop addr:$src2))),
2088           (PCMPEQDrm VR128:$src1, addr:$src2)>;
2089
2090 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
2091           (PCMPGTBrr VR128:$src1, VR128:$src2)>;
2092 def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, (memop addr:$src2))),
2093           (PCMPGTBrm VR128:$src1, addr:$src2)>;
2094 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
2095           (PCMPGTWrr VR128:$src1, VR128:$src2)>;
2096 def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, (memop addr:$src2))),
2097           (PCMPGTWrm VR128:$src1, addr:$src2)>;
2098 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
2099           (PCMPGTDrr VR128:$src1, VR128:$src2)>;
2100 def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, (memop addr:$src2))),
2101           (PCMPGTDrm VR128:$src1, addr:$src2)>;
2102
2103
2104 // Pack instructions
2105 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128>;
2106 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128>;
2107 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128>;
2108
2109 let ExeDomain = SSEPackedInt in {
2110
2111 // Shuffle and unpack instructions
2112 let AddedComplexity = 5 in {
2113 def PSHUFDri : PDIi8<0x70, MRMSrcReg,
2114                      (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2115                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2116                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2117                                                VR128:$src1, (undef))))]>;
2118 def PSHUFDmi : PDIi8<0x70, MRMSrcMem,
2119                      (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2120                      "pshufd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2121                      [(set VR128:$dst, (v4i32 (pshufd:$src2
2122                                              (bc_v4i32 (memopv2i64 addr:$src1)),
2123                                              (undef))))]>;
2124 }
2125
2126 // SSE2 with ImmT == Imm8 and XS prefix.
2127 def PSHUFHWri : Ii8<0x70, MRMSrcReg,
2128                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2129                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2130                     [(set VR128:$dst, (v8i16 (pshufhw:$src2 VR128:$src1,
2131                                                             (undef))))]>,
2132                 XS, Requires<[HasSSE2]>;
2133 def PSHUFHWmi : Ii8<0x70, MRMSrcMem,
2134                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2135                     "pshufhw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2136                     [(set VR128:$dst, (v8i16 (pshufhw:$src2
2137                                             (bc_v8i16 (memopv2i64 addr:$src1)),
2138                                             (undef))))]>,
2139                 XS, Requires<[HasSSE2]>;
2140
2141 // SSE2 with ImmT == Imm8 and XD prefix.
2142 def PSHUFLWri : Ii8<0x70, MRMSrcReg,
2143                     (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
2144                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2145                     [(set VR128:$dst, (v8i16 (pshuflw:$src2 VR128:$src1,
2146                                                             (undef))))]>,
2147                 XD, Requires<[HasSSE2]>;
2148 def PSHUFLWmi : Ii8<0x70, MRMSrcMem,
2149                     (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
2150                     "pshuflw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2151                     [(set VR128:$dst, (v8i16 (pshuflw:$src2
2152                                              (bc_v8i16 (memopv2i64 addr:$src1)),
2153                                              (undef))))]>,
2154                 XD, Requires<[HasSSE2]>;
2155
2156 // Unpack instructions
2157 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
2158                        PatFrag unp_frag, PatFrag bc_frag> {
2159   def rr : PDI<opc, MRMSrcReg,
2160                (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2161                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2162                [(set VR128:$dst, (vt (unp_frag VR128:$src1, VR128:$src2)))]>;
2163   def rm : PDI<opc, MRMSrcMem,
2164                (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2165                !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
2166                [(set VR128:$dst, (unp_frag VR128:$src1,
2167                                            (bc_frag (memopv2i64
2168                                                         addr:$src2))))]>;
2169 }
2170
2171 let Constraints = "$src1 = $dst" in {
2172   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, unpckl, bc_v16i8>;
2173   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, unpckl, bc_v8i16>;
2174   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, unpckl, bc_v4i32>;
2175
2176   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2177   /// knew to collapse (bitconvert VT to VT) into its operand.
2178   def PUNPCKLQDQrr : PDI<0x6C, MRMSrcReg,
2179                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2180                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2181                         [(set VR128:$dst,
2182                           (v2i64 (unpckl VR128:$src1, VR128:$src2)))]>;
2183   def PUNPCKLQDQrm : PDI<0x6C, MRMSrcMem,
2184                          (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2185                          "punpcklqdq\t{$src2, $dst|$dst, $src2}",
2186                         [(set VR128:$dst,
2187                           (v2i64 (unpckl VR128:$src1,
2188                                          (memopv2i64 addr:$src2))))]>;
2189
2190   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, unpckh, bc_v16i8>;
2191   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, unpckh, bc_v8i16>;
2192   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, unpckh, bc_v4i32>;
2193
2194   /// FIXME: we could eliminate this and use sse2_unpack instead if tblgen
2195   /// knew to collapse (bitconvert VT to VT) into its operand.
2196   def PUNPCKHQDQrr : PDI<0x6D, MRMSrcReg,
2197                          (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2198                          "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2199                         [(set VR128:$dst,
2200                           (v2i64 (unpckh VR128:$src1, VR128:$src2)))]>;
2201   def PUNPCKHQDQrm : PDI<0x6D, MRMSrcMem,
2202                         (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
2203                         "punpckhqdq\t{$src2, $dst|$dst, $src2}",
2204                         [(set VR128:$dst,
2205                           (v2i64 (unpckh VR128:$src1,
2206                                          (memopv2i64 addr:$src2))))]>;
2207 }
2208
2209 // Extract / Insert
2210 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
2211                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
2212                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2213                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
2214                                                 imm:$src2))]>;
2215 let Constraints = "$src1 = $dst" in {
2216   def PINSRWrri : PDIi8<0xC4, MRMSrcReg,
2217                        (outs VR128:$dst), (ins VR128:$src1,
2218                         GR32:$src2, i32i8imm:$src3),
2219                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2220                        [(set VR128:$dst,
2221                          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
2222   def PINSRWrmi : PDIi8<0xC4, MRMSrcMem,
2223                        (outs VR128:$dst), (ins VR128:$src1,
2224                         i16mem:$src2, i32i8imm:$src3),
2225                        "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2226                        [(set VR128:$dst,
2227                          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
2228                                     imm:$src3))]>;
2229 }
2230
2231 // Mask creation
2232 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
2233                      "pmovmskb\t{$src, $dst|$dst, $src}",
2234                      [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
2235
2236 // Conditional store
2237 let Uses = [EDI] in
2238 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2239                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2240                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
2241
2242 let Uses = [RDI] in
2243 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
2244                      "maskmovdqu\t{$mask, $src|$src, $mask}",
2245                      [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
2246
2247 } // ExeDomain = SSEPackedInt
2248
2249 // Non-temporal stores
2250 def MOVNTPDmr_Int : PDI<0x2B, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
2251                         "movntpd\t{$src, $dst|$dst, $src}",
2252                         [(int_x86_sse2_movnt_pd addr:$dst, VR128:$src)]>;
2253 let ExeDomain = SSEPackedInt in
2254 def MOVNTDQmr_Int : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2255                         "movntdq\t{$src, $dst|$dst, $src}",
2256                         [(int_x86_sse2_movnt_dq addr:$dst, VR128:$src)]>;
2257 def MOVNTImr_Int  :   I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
2258                     "movnti\t{$src, $dst|$dst, $src}",
2259                     [(int_x86_sse2_movnt_i addr:$dst, GR32:$src)]>,
2260                   TB, Requires<[HasSSE2]>;
2261
2262 let AddedComplexity = 400 in { // Prefer non-temporal versions
2263 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2264                     "movntpd\t{$src, $dst|$dst, $src}",
2265                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
2266
2267 let ExeDomain = SSEPackedInt in
2268 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
2269                     "movntdq\t{$src, $dst|$dst, $src}",
2270                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
2271 }
2272
2273 // Flush cache
2274 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
2275                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
2276               TB, Requires<[HasSSE2]>;
2277
2278 // Load, store, and memory fence
2279 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
2280                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
2281 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
2282                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
2283
2284 // Pause. This "instruction" is encoded as "rep; nop", so even though it
2285 // was introduced with SSE2, it's backward compatible.
2286 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
2287
2288 //TODO: custom lower this so as to never even generate the noop
2289 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2290            (i8 0)), (NOOP)>;
2291 def : Pat<(membarrier (i8 0), (i8 0), (i8 0), (i8 1), (i8 1)), (SFENCE)>;
2292 def : Pat<(membarrier (i8 1), (i8 0), (i8 0), (i8 0), (i8 1)), (LFENCE)>;
2293 def : Pat<(membarrier (i8 imm), (i8 imm), (i8 imm), (i8 imm),
2294            (i8 1)), (MFENCE)>;
2295
2296 // Alias instructions that map zero vector to pxor / xorp* for sse.
2297 // We set canFoldAsLoad because this can be converted to a constant-pool
2298 // load of an all-ones value if folding it would be beneficial.
2299 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
2300     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in
2301   // FIXME: Change encoding to pseudo.
2302   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
2303                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
2304
2305 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2306                       "movd\t{$src, $dst|$dst, $src}",
2307                       [(set VR128:$dst,
2308                         (v4i32 (scalar_to_vector GR32:$src)))]>;
2309 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2310                       "movd\t{$src, $dst|$dst, $src}",
2311                       [(set VR128:$dst,
2312                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
2313
2314 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
2315                       "movd\t{$src, $dst|$dst, $src}",
2316                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
2317
2318 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
2319                       "movd\t{$src, $dst|$dst, $src}",
2320                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
2321
2322 // SSE2 instructions with XS prefix
2323 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2324                     "movq\t{$src, $dst|$dst, $src}",
2325                     [(set VR128:$dst,
2326                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
2327                   Requires<[HasSSE2]>;
2328 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2329                       "movq\t{$src, $dst|$dst, $src}",
2330                       [(store (i64 (vector_extract (v2i64 VR128:$src),
2331                                     (iPTR 0))), addr:$dst)]>;
2332
2333 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
2334           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
2335
2336 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
2337                        "movd\t{$src, $dst|$dst, $src}",
2338                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
2339                                         (iPTR 0)))]>;
2340 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
2341                        "movd\t{$src, $dst|$dst, $src}",
2342                        [(store (i32 (vector_extract (v4i32 VR128:$src),
2343                                      (iPTR 0))), addr:$dst)]>;
2344
2345 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
2346                       "movd\t{$src, $dst|$dst, $src}",
2347                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
2348 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
2349                       "movd\t{$src, $dst|$dst, $src}",
2350                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
2351
2352 // Store / copy lower 64-bits of a XMM register.
2353 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
2354                      "movq\t{$src, $dst|$dst, $src}",
2355                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
2356
2357 // movd / movq to XMM register zero-extends
2358 let AddedComplexity = 15 in {
2359 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
2360                        "movd\t{$src, $dst|$dst, $src}",
2361                        [(set VR128:$dst, (v4i32 (X86vzmovl
2362                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
2363 // This is X86-64 only.
2364 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
2365                        "mov{d|q}\t{$src, $dst|$dst, $src}",
2366                        [(set VR128:$dst, (v2i64 (X86vzmovl
2367                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
2368 }
2369
2370 let AddedComplexity = 20 in {
2371 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
2372                        "movd\t{$src, $dst|$dst, $src}",
2373                        [(set VR128:$dst,
2374                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
2375                                                    (loadi32 addr:$src))))))]>;
2376
2377 def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
2378             (MOVZDI2PDIrm addr:$src)>;
2379 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2380             (MOVZDI2PDIrm addr:$src)>;
2381 def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2382             (MOVZDI2PDIrm addr:$src)>;
2383
2384 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2385                      "movq\t{$src, $dst|$dst, $src}",
2386                      [(set VR128:$dst,
2387                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
2388                                                  (loadi64 addr:$src))))))]>, XS,
2389                    Requires<[HasSSE2]>;
2390
2391 def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2392             (MOVZQI2PQIrm addr:$src)>;
2393 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
2394             (MOVZQI2PQIrm addr:$src)>;
2395 def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
2396 }
2397
2398 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
2399 // IA32 document. movq xmm1, xmm2 does clear the high bits.
2400 let AddedComplexity = 15 in
2401 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2402                         "movq\t{$src, $dst|$dst, $src}",
2403                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
2404                       XS, Requires<[HasSSE2]>;
2405
2406 let AddedComplexity = 20 in {
2407 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2408                         "movq\t{$src, $dst|$dst, $src}",
2409                     [(set VR128:$dst, (v2i64 (X86vzmovl
2410                                              (loadv2i64 addr:$src))))]>,
2411                       XS, Requires<[HasSSE2]>;
2412
2413 def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
2414             (MOVZPQILo2PQIrm addr:$src)>;
2415 }
2416
2417 // Instructions for the disassembler
2418 // xr = XMM register
2419 // xm = mem64
2420
2421 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2422                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
2423
2424 //===---------------------------------------------------------------------===//
2425 // SSE3 Instructions
2426 //===---------------------------------------------------------------------===//
2427
2428 // Move Instructions
2429 def MOVSHDUPrr : S3SI<0x16, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2430                       "movshdup\t{$src, $dst|$dst, $src}",
2431                       [(set VR128:$dst, (v4f32 (movshdup
2432                                                 VR128:$src, (undef))))]>;
2433 def MOVSHDUPrm : S3SI<0x16, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2434                       "movshdup\t{$src, $dst|$dst, $src}",
2435                       [(set VR128:$dst, (movshdup
2436                                          (memopv4f32 addr:$src), (undef)))]>;
2437
2438 def MOVSLDUPrr : S3SI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2439                       "movsldup\t{$src, $dst|$dst, $src}",
2440                       [(set VR128:$dst, (v4f32 (movsldup
2441                                                 VR128:$src, (undef))))]>;
2442 def MOVSLDUPrm : S3SI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2443                       "movsldup\t{$src, $dst|$dst, $src}",
2444                       [(set VR128:$dst, (movsldup
2445                                          (memopv4f32 addr:$src), (undef)))]>;
2446
2447 def MOVDDUPrr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2448                       "movddup\t{$src, $dst|$dst, $src}",
2449                       [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
2450 def MOVDDUPrm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2451                       "movddup\t{$src, $dst|$dst, $src}",
2452                     [(set VR128:$dst,
2453                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
2454                                       (undef))))]>;
2455
2456 def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
2457                    (undef)),
2458           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2459
2460 let AddedComplexity = 5 in {
2461 def : Pat<(movddup (memopv2f64 addr:$src), (undef)),
2462           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2463 def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
2464           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2465 def : Pat<(movddup (memopv2i64 addr:$src), (undef)),
2466           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2467 def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
2468           (MOVDDUPrm addr:$src)>, Requires<[HasSSE3]>;
2469 }
2470
2471 // Arithmetic
2472 let Constraints = "$src1 = $dst" in {
2473   def ADDSUBPSrr : S3DI<0xD0, MRMSrcReg,
2474                         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2475                         "addsubps\t{$src2, $dst|$dst, $src2}",
2476                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2477                                            VR128:$src2))]>;
2478   def ADDSUBPSrm : S3DI<0xD0, MRMSrcMem,
2479                         (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2480                         "addsubps\t{$src2, $dst|$dst, $src2}",
2481                         [(set VR128:$dst, (int_x86_sse3_addsub_ps VR128:$src1,
2482                                            (memop addr:$src2)))]>;
2483   def ADDSUBPDrr : S3I<0xD0, MRMSrcReg,
2484                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2485                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2486                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2487                                           VR128:$src2))]>;
2488   def ADDSUBPDrm : S3I<0xD0, MRMSrcMem,
2489                        (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2490                        "addsubpd\t{$src2, $dst|$dst, $src2}",
2491                        [(set VR128:$dst, (int_x86_sse3_addsub_pd VR128:$src1,
2492                                           (memop addr:$src2)))]>;
2493 }
2494
2495 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
2496                    "lddqu\t{$src, $dst|$dst, $src}",
2497                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
2498
2499 // Horizontal ops
2500 class S3D_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2501   : S3DI<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2502          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2503          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, VR128:$src2)))]>;
2504 class S3D_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2505   : S3DI<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2506          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2507          [(set VR128:$dst, (v4f32 (IntId VR128:$src1, (memop addr:$src2))))]>;
2508 class S3_Intrr<bits<8> o, string OpcodeStr, Intrinsic IntId>
2509   : S3I<o, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
2510         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2511         [(set VR128:$dst, (v2f64 (IntId VR128:$src1, VR128:$src2)))]>;
2512 class S3_Intrm<bits<8> o, string OpcodeStr, Intrinsic IntId>
2513   : S3I<o, MRMSrcMem, (outs VR128:$dst), (ins VR128:$src1, f128mem:$src2),
2514         !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2515       [(set VR128:$dst, (v2f64 (IntId VR128:$src1, (memopv2f64 addr:$src2))))]>;
2516
2517 let Constraints = "$src1 = $dst" in {
2518   def HADDPSrr : S3D_Intrr<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2519   def HADDPSrm : S3D_Intrm<0x7C, "haddps", int_x86_sse3_hadd_ps>;
2520   def HADDPDrr : S3_Intrr <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2521   def HADDPDrm : S3_Intrm <0x7C, "haddpd", int_x86_sse3_hadd_pd>;
2522   def HSUBPSrr : S3D_Intrr<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2523   def HSUBPSrm : S3D_Intrm<0x7D, "hsubps", int_x86_sse3_hsub_ps>;
2524   def HSUBPDrr : S3_Intrr <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2525   def HSUBPDrm : S3_Intrm <0x7D, "hsubpd", int_x86_sse3_hsub_pd>;
2526 }
2527
2528 // Thread synchronization
2529 def MONITOR : I<0x01, MRM_C8, (outs), (ins), "monitor",
2530                 [(int_x86_sse3_monitor EAX, ECX, EDX)]>,TB, Requires<[HasSSE3]>;
2531 def MWAIT   : I<0x01, MRM_C9, (outs), (ins), "mwait",
2532                 [(int_x86_sse3_mwait ECX, EAX)]>, TB, Requires<[HasSSE3]>;
2533
2534 // vector_shuffle v1, <undef> <1, 1, 3, 3>
2535 let AddedComplexity = 15 in
2536 def : Pat<(v4i32 (movshdup VR128:$src, (undef))),
2537           (MOVSHDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2538 let AddedComplexity = 20 in
2539 def : Pat<(v4i32 (movshdup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2540           (MOVSHDUPrm addr:$src)>, Requires<[HasSSE3]>;
2541
2542 // vector_shuffle v1, <undef> <0, 0, 2, 2>
2543 let AddedComplexity = 15 in
2544   def : Pat<(v4i32 (movsldup VR128:$src, (undef))),
2545             (MOVSLDUPrr VR128:$src)>, Requires<[HasSSE3]>;
2546 let AddedComplexity = 20 in
2547   def : Pat<(v4i32 (movsldup (bc_v4i32 (memopv2i64 addr:$src)), (undef))),
2548             (MOVSLDUPrm addr:$src)>, Requires<[HasSSE3]>;
2549
2550 //===---------------------------------------------------------------------===//
2551 // SSSE3 Instructions
2552 //===---------------------------------------------------------------------===//
2553
2554 /// SS3I_unop_rm_int_8 - Simple SSSE3 unary operator whose type is v*i8.
2555 multiclass SS3I_unop_rm_int_8<bits<8> opc, string OpcodeStr,
2556                               Intrinsic IntId64, Intrinsic IntId128> {
2557   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst), (ins VR64:$src),
2558                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2559                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2560
2561   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst), (ins i64mem:$src),
2562                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2563                    [(set VR64:$dst,
2564                      (IntId64 (bitconvert (memopv8i8 addr:$src))))]>;
2565
2566   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2567                     (ins VR128:$src),
2568                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2569                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2570                     OpSize;
2571
2572   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2573                     (ins i128mem:$src),
2574                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2575                     [(set VR128:$dst,
2576                       (IntId128
2577                        (bitconvert (memopv16i8 addr:$src))))]>, OpSize;
2578 }
2579
2580 /// SS3I_unop_rm_int_16 - Simple SSSE3 unary operator whose type is v*i16.
2581 multiclass SS3I_unop_rm_int_16<bits<8> opc, string OpcodeStr,
2582                                Intrinsic IntId64, Intrinsic IntId128> {
2583   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2584                    (ins VR64:$src),
2585                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2586                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2587
2588   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2589                    (ins i64mem:$src),
2590                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2591                    [(set VR64:$dst,
2592                      (IntId64
2593                       (bitconvert (memopv4i16 addr:$src))))]>;
2594
2595   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2596                     (ins VR128:$src),
2597                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2598                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2599                     OpSize;
2600
2601   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2602                     (ins i128mem:$src),
2603                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2604                     [(set VR128:$dst,
2605                       (IntId128
2606                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
2607 }
2608
2609 /// SS3I_unop_rm_int_32 - Simple SSSE3 unary operator whose type is v*i32.
2610 multiclass SS3I_unop_rm_int_32<bits<8> opc, string OpcodeStr,
2611                                Intrinsic IntId64, Intrinsic IntId128> {
2612   def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2613                    (ins VR64:$src),
2614                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2615                    [(set VR64:$dst, (IntId64 VR64:$src))]>;
2616
2617   def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2618                    (ins i64mem:$src),
2619                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2620                    [(set VR64:$dst,
2621                      (IntId64
2622                       (bitconvert (memopv2i32 addr:$src))))]>;
2623
2624   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2625                     (ins VR128:$src),
2626                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2627                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
2628                     OpSize;
2629
2630   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2631                     (ins i128mem:$src),
2632                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2633                     [(set VR128:$dst,
2634                       (IntId128
2635                        (bitconvert (memopv4i32 addr:$src))))]>, OpSize;
2636 }
2637
2638 defm PABSB       : SS3I_unop_rm_int_8 <0x1C, "pabsb",
2639                                        int_x86_ssse3_pabs_b,
2640                                        int_x86_ssse3_pabs_b_128>;
2641 defm PABSW       : SS3I_unop_rm_int_16<0x1D, "pabsw",
2642                                        int_x86_ssse3_pabs_w,
2643                                        int_x86_ssse3_pabs_w_128>;
2644 defm PABSD       : SS3I_unop_rm_int_32<0x1E, "pabsd",
2645                                        int_x86_ssse3_pabs_d,
2646                                        int_x86_ssse3_pabs_d_128>;
2647
2648 /// SS3I_binop_rm_int_8 - Simple SSSE3 binary operator whose type is v*i8.
2649 let Constraints = "$src1 = $dst" in {
2650   multiclass SS3I_binop_rm_int_8<bits<8> opc, string OpcodeStr,
2651                                  Intrinsic IntId64, Intrinsic IntId128,
2652                                  bit Commutable = 0> {
2653     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2654                      (ins VR64:$src1, VR64:$src2),
2655                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2656                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2657       let isCommutable = Commutable;
2658     }
2659     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2660                      (ins VR64:$src1, i64mem:$src2),
2661                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2662                      [(set VR64:$dst,
2663                        (IntId64 VR64:$src1,
2664                         (bitconvert (memopv8i8 addr:$src2))))]>;
2665
2666     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2667                       (ins VR128:$src1, VR128:$src2),
2668                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2669                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2670                       OpSize {
2671       let isCommutable = Commutable;
2672     }
2673     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2674                       (ins VR128:$src1, i128mem:$src2),
2675                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2676                       [(set VR128:$dst,
2677                         (IntId128 VR128:$src1,
2678                          (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
2679   }
2680 }
2681
2682 /// SS3I_binop_rm_int_16 - Simple SSSE3 binary operator whose type is v*i16.
2683 let Constraints = "$src1 = $dst" in {
2684   multiclass SS3I_binop_rm_int_16<bits<8> opc, string OpcodeStr,
2685                                   Intrinsic IntId64, Intrinsic IntId128,
2686                                   bit Commutable = 0> {
2687     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2688                      (ins VR64:$src1, VR64:$src2),
2689                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2690                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2691       let isCommutable = Commutable;
2692     }
2693     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2694                      (ins VR64:$src1, i64mem:$src2),
2695                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2696                      [(set VR64:$dst,
2697                        (IntId64 VR64:$src1,
2698                         (bitconvert (memopv4i16 addr:$src2))))]>;
2699
2700     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2701                       (ins VR128:$src1, VR128:$src2),
2702                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2703                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2704                       OpSize {
2705       let isCommutable = Commutable;
2706     }
2707     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2708                       (ins VR128:$src1, i128mem:$src2),
2709                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2710                       [(set VR128:$dst,
2711                         (IntId128 VR128:$src1,
2712                          (bitconvert (memopv8i16 addr:$src2))))]>, OpSize;
2713   }
2714 }
2715
2716 /// SS3I_binop_rm_int_32 - Simple SSSE3 binary operator whose type is v*i32.
2717 let Constraints = "$src1 = $dst" in {
2718   multiclass SS3I_binop_rm_int_32<bits<8> opc, string OpcodeStr,
2719                                   Intrinsic IntId64, Intrinsic IntId128,
2720                                   bit Commutable = 0> {
2721     def rr64 : SS38I<opc, MRMSrcReg, (outs VR64:$dst),
2722                      (ins VR64:$src1, VR64:$src2),
2723                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2724                      [(set VR64:$dst, (IntId64 VR64:$src1, VR64:$src2))]> {
2725       let isCommutable = Commutable;
2726     }
2727     def rm64 : SS38I<opc, MRMSrcMem, (outs VR64:$dst),
2728                      (ins VR64:$src1, i64mem:$src2),
2729                      !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2730                      [(set VR64:$dst,
2731                        (IntId64 VR64:$src1,
2732                         (bitconvert (memopv2i32 addr:$src2))))]>;
2733
2734     def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
2735                       (ins VR128:$src1, VR128:$src2),
2736                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2737                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
2738                       OpSize {
2739       let isCommutable = Commutable;
2740     }
2741     def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
2742                       (ins VR128:$src1, i128mem:$src2),
2743                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2744                       [(set VR128:$dst,
2745                         (IntId128 VR128:$src1,
2746                          (bitconvert (memopv4i32 addr:$src2))))]>, OpSize;
2747   }
2748 }
2749
2750 let ImmT = NoImm in {  // None of these have i8 immediate fields.
2751 defm PHADDW      : SS3I_binop_rm_int_16<0x01, "phaddw",
2752                                         int_x86_ssse3_phadd_w,
2753                                         int_x86_ssse3_phadd_w_128>;
2754 defm PHADDD      : SS3I_binop_rm_int_32<0x02, "phaddd",
2755                                         int_x86_ssse3_phadd_d,
2756                                         int_x86_ssse3_phadd_d_128>;
2757 defm PHADDSW     : SS3I_binop_rm_int_16<0x03, "phaddsw",
2758                                         int_x86_ssse3_phadd_sw,
2759                                         int_x86_ssse3_phadd_sw_128>;
2760 defm PHSUBW      : SS3I_binop_rm_int_16<0x05, "phsubw",
2761                                         int_x86_ssse3_phsub_w,
2762                                         int_x86_ssse3_phsub_w_128>;
2763 defm PHSUBD      : SS3I_binop_rm_int_32<0x06, "phsubd",
2764                                         int_x86_ssse3_phsub_d,
2765                                         int_x86_ssse3_phsub_d_128>;
2766 defm PHSUBSW     : SS3I_binop_rm_int_16<0x07, "phsubsw",
2767                                         int_x86_ssse3_phsub_sw,
2768                                         int_x86_ssse3_phsub_sw_128>;
2769 defm PMADDUBSW   : SS3I_binop_rm_int_8 <0x04, "pmaddubsw",
2770                                         int_x86_ssse3_pmadd_ub_sw,
2771                                         int_x86_ssse3_pmadd_ub_sw_128>;
2772 defm PMULHRSW    : SS3I_binop_rm_int_16<0x0B, "pmulhrsw",
2773                                         int_x86_ssse3_pmul_hr_sw,
2774                                         int_x86_ssse3_pmul_hr_sw_128, 1>;
2775
2776 defm PSHUFB      : SS3I_binop_rm_int_8 <0x00, "pshufb",
2777                                         int_x86_ssse3_pshuf_b,
2778                                         int_x86_ssse3_pshuf_b_128>;
2779 defm PSIGNB      : SS3I_binop_rm_int_8 <0x08, "psignb",
2780                                         int_x86_ssse3_psign_b,
2781                                         int_x86_ssse3_psign_b_128>;
2782 defm PSIGNW      : SS3I_binop_rm_int_16<0x09, "psignw",
2783                                         int_x86_ssse3_psign_w,
2784                                         int_x86_ssse3_psign_w_128>;
2785 defm PSIGND      : SS3I_binop_rm_int_32<0x0A, "psignd",
2786                                         int_x86_ssse3_psign_d,
2787                                         int_x86_ssse3_psign_d_128>;
2788 }
2789
2790 // palignr patterns.
2791 let Constraints = "$src1 = $dst" in {
2792   def PALIGNR64rr  : SS3AI<0x0F, MRMSrcReg, (outs VR64:$dst),
2793                            (ins VR64:$src1, VR64:$src2, i8imm:$src3),
2794                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2795                            []>;
2796   def PALIGNR64rm  : SS3AI<0x0F, MRMSrcMem, (outs VR64:$dst),
2797                            (ins VR64:$src1, i64mem:$src2, i8imm:$src3),
2798                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2799                            []>;
2800
2801   def PALIGNR128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
2802                            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
2803                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2804                            []>, OpSize;
2805   def PALIGNR128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
2806                            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
2807                            "palignr\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2808                            []>, OpSize;
2809 }
2810
2811 let AddedComplexity = 5 in {
2812
2813 def : Pat<(v1i64 (palign:$src3 VR64:$src1, VR64:$src2)),
2814           (PALIGNR64rr VR64:$src2, VR64:$src1,
2815                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2816           Requires<[HasSSSE3]>;
2817 def : Pat<(v2i32 (palign:$src3 VR64:$src1, VR64:$src2)),
2818           (PALIGNR64rr VR64:$src2, VR64:$src1,
2819                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2820           Requires<[HasSSSE3]>;
2821 def : Pat<(v2f32 (palign:$src3 VR64:$src1, VR64:$src2)),
2822           (PALIGNR64rr VR64:$src2, VR64:$src1,
2823                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2824           Requires<[HasSSSE3]>;
2825 def : Pat<(v4i16 (palign:$src3 VR64:$src1, VR64:$src2)),
2826           (PALIGNR64rr VR64:$src2, VR64:$src1,
2827                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2828           Requires<[HasSSSE3]>;
2829 def : Pat<(v8i8 (palign:$src3 VR64:$src1, VR64:$src2)),
2830           (PALIGNR64rr VR64:$src2, VR64:$src1,
2831                        (SHUFFLE_get_palign_imm VR64:$src3))>,
2832           Requires<[HasSSSE3]>;
2833
2834 def : Pat<(v4i32 (palign:$src3 VR128:$src1, VR128:$src2)),
2835           (PALIGNR128rr VR128:$src2, VR128:$src1,
2836                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2837       Requires<[HasSSSE3]>;
2838 def : Pat<(v4f32 (palign:$src3 VR128:$src1, VR128:$src2)),
2839           (PALIGNR128rr VR128:$src2, VR128:$src1,
2840                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2841       Requires<[HasSSSE3]>;
2842 def : Pat<(v8i16 (palign:$src3 VR128:$src1, VR128:$src2)),
2843           (PALIGNR128rr VR128:$src2, VR128:$src1,
2844                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2845       Requires<[HasSSSE3]>;
2846 def : Pat<(v16i8 (palign:$src3 VR128:$src1, VR128:$src2)),
2847           (PALIGNR128rr VR128:$src2, VR128:$src1,
2848                         (SHUFFLE_get_palign_imm VR128:$src3))>,
2849       Requires<[HasSSSE3]>;
2850 }
2851
2852 def : Pat<(X86pshufb VR128:$src, VR128:$mask),
2853           (PSHUFBrr128 VR128:$src, VR128:$mask)>, Requires<[HasSSSE3]>;
2854 def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
2855           (PSHUFBrm128 VR128:$src, addr:$mask)>, Requires<[HasSSSE3]>;
2856
2857 //===---------------------------------------------------------------------===//
2858 // Non-Instruction Patterns
2859 //===---------------------------------------------------------------------===//
2860
2861 // extload f32 -> f64.  This matches load+fextend because we have a hack in
2862 // the isel (PreprocessForFPConvert) that can introduce loads after dag
2863 // combine.
2864 // Since these loads aren't folded into the fextend, we have to match it
2865 // explicitly here.
2866 let Predicates = [HasSSE2] in
2867  def : Pat<(fextend (loadf32 addr:$src)),
2868            (CVTSS2SDrm addr:$src)>;
2869
2870 // bit_convert
2871 let Predicates = [HasSSE2] in {
2872   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
2873   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
2874   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
2875   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
2876   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
2877   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
2878   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
2879   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
2880   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
2881   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
2882   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
2883   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
2884   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
2885   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
2886   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
2887   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
2888   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
2889   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
2890   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
2891   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
2892   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
2893   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
2894   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
2895   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
2896   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
2897   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
2898   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
2899   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
2900   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
2901   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
2902 }
2903
2904 // Move scalar to XMM zero-extended
2905 // movd to XMM register zero-extends
2906 let AddedComplexity = 15 in {
2907 // Zeroing a VR128 then do a MOVS{S|D} to the lower bits.
2908 def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
2909           (MOVSDrr (v2f64 (V_SET0PS)), FR64:$src)>;
2910 def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
2911           (MOVSSrr (v4f32 (V_SET0PS)), FR32:$src)>;
2912 def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
2913           (MOVSSrr (v4f32 (V_SET0PS)),
2914                    (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
2915 def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
2916           (MOVSSrr (v4i32 (V_SET0PI)),
2917                    (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
2918 }
2919
2920 // Splat v2f64 / v2i64
2921 let AddedComplexity = 10 in {
2922 def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2923           (UNPCKLPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2924 def : Pat<(unpckh (v2f64 VR128:$src), (undef)),
2925           (UNPCKHPDrr VR128:$src, VR128:$src)>,   Requires<[HasSSE2]>;
2926 def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
2927           (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2928 def : Pat<(unpckh (v2i64 VR128:$src), (undef)),
2929           (PUNPCKHQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
2930 }
2931
2932 // Special unary SHUFPSrri case.
2933 def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2934           (SHUFPSrri VR128:$src1, VR128:$src1,
2935                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
2936 let AddedComplexity = 5 in
2937 def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
2938           (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2939       Requires<[HasSSE2]>;
2940 // Special unary SHUFPDrri case.
2941 def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2942           (SHUFPDrri VR128:$src1, VR128:$src1,
2943                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2944       Requires<[HasSSE2]>;
2945 // Special unary SHUFPDrri case.
2946 def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2947           (SHUFPDrri VR128:$src1, VR128:$src1,
2948                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2949       Requires<[HasSSE2]>;
2950 // Unary v4f32 shuffle with PSHUF* in order to fold a load.
2951 def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
2952           (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2953       Requires<[HasSSE2]>;
2954
2955 // Special binary v4i32 shuffle cases with SHUFPS.
2956 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2957           (SHUFPSrri VR128:$src1, VR128:$src2,
2958                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2959            Requires<[HasSSE2]>;
2960 def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (bc_v4i32 (memopv2i64 addr:$src2)))),
2961           (SHUFPSrmi VR128:$src1, addr:$src2,
2962                     (SHUFFLE_get_shuf_imm VR128:$src3))>,
2963            Requires<[HasSSE2]>;
2964 // Special binary v2i64 shuffle cases using SHUFPDrri.
2965 def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2966           (SHUFPDrri VR128:$src1, VR128:$src2,
2967                      (SHUFFLE_get_shuf_imm VR128:$src3))>,
2968           Requires<[HasSSE2]>;
2969
2970 // vector_shuffle v1, <undef>, <0, 0, 1, 1, ...>
2971 let AddedComplexity = 15 in {
2972 def : Pat<(v4i32 (unpckl_undef:$src2 VR128:$src, (undef))),
2973           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2974           Requires<[OptForSpeed, HasSSE2]>;
2975 def : Pat<(v4f32 (unpckl_undef:$src2 VR128:$src, (undef))),
2976           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2977           Requires<[OptForSpeed, HasSSE2]>;
2978 }
2979 let AddedComplexity = 10 in {
2980 def : Pat<(v4f32 (unpckl_undef VR128:$src, (undef))),
2981           (UNPCKLPSrr VR128:$src, VR128:$src)>;
2982 def : Pat<(v16i8 (unpckl_undef VR128:$src, (undef))),
2983           (PUNPCKLBWrr VR128:$src, VR128:$src)>;
2984 def : Pat<(v8i16 (unpckl_undef VR128:$src, (undef))),
2985           (PUNPCKLWDrr VR128:$src, VR128:$src)>;
2986 def : Pat<(v4i32 (unpckl_undef VR128:$src, (undef))),
2987           (PUNPCKLDQrr VR128:$src, VR128:$src)>;
2988 }
2989
2990 // vector_shuffle v1, <undef>, <2, 2, 3, 3, ...>
2991 let AddedComplexity = 15 in {
2992 def : Pat<(v4i32 (unpckh_undef:$src2 VR128:$src, (undef))),
2993           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2994           Requires<[OptForSpeed, HasSSE2]>;
2995 def : Pat<(v4f32 (unpckh_undef:$src2 VR128:$src, (undef))),
2996           (PSHUFDri VR128:$src, (SHUFFLE_get_shuf_imm VR128:$src2))>,
2997           Requires<[OptForSpeed, HasSSE2]>;
2998 }
2999 let AddedComplexity = 10 in {
3000 def : Pat<(v4f32 (unpckh_undef VR128:$src, (undef))),
3001           (UNPCKHPSrr VR128:$src, VR128:$src)>;
3002 def : Pat<(v16i8 (unpckh_undef VR128:$src, (undef))),
3003           (PUNPCKHBWrr VR128:$src, VR128:$src)>;
3004 def : Pat<(v8i16 (unpckh_undef VR128:$src, (undef))),
3005           (PUNPCKHWDrr VR128:$src, VR128:$src)>;
3006 def : Pat<(v4i32 (unpckh_undef VR128:$src, (undef))),
3007           (PUNPCKHDQrr VR128:$src, VR128:$src)>;
3008 }
3009
3010 let AddedComplexity = 20 in {
3011 // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
3012 def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
3013           (MOVLHPSrr VR128:$src1, VR128:$src2)>;
3014
3015 // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
3016 def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
3017           (MOVHLPSrr VR128:$src1, VR128:$src2)>;
3018
3019 // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
3020 def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
3021           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3022 def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
3023           (MOVHLPSrr VR128:$src1, VR128:$src1)>;
3024 }
3025
3026 let AddedComplexity = 20 in {
3027 // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
3028 def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
3029           (MOVLPSrm VR128:$src1, addr:$src2)>;
3030 def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
3031           (MOVLPDrm VR128:$src1, addr:$src2)>;
3032 def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
3033           (MOVLPSrm VR128:$src1, addr:$src2)>;
3034 def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
3035           (MOVLPDrm VR128:$src1, addr:$src2)>;
3036 }
3037
3038 // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
3039 def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3040           (MOVLPSmr addr:$src1, VR128:$src2)>;
3041 def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3042           (MOVLPDmr addr:$src1, VR128:$src2)>;
3043 def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
3044                  addr:$src1),
3045           (MOVLPSmr addr:$src1, VR128:$src2)>;
3046 def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
3047           (MOVLPDmr addr:$src1, VR128:$src2)>;
3048
3049 let AddedComplexity = 15 in {
3050 // Setting the lowest element in the vector.
3051 def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
3052           (MOVSSrr (v4i32 VR128:$src1),
3053                    (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
3054 def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
3055           (MOVSDrr (v2i64 VR128:$src1),
3056                    (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
3057
3058 // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
3059 def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
3060           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3061       Requires<[HasSSE2]>;
3062 def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
3063           (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>,
3064       Requires<[HasSSE2]>;
3065 }
3066
3067 // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
3068 // fall back to this for SSE1)
3069 def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
3070           (SHUFPSrri VR128:$src2, VR128:$src1,
3071                      (SHUFFLE_get_shuf_imm VR128:$src3))>;
3072
3073 // Set lowest element and zero upper elements.
3074 def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
3075           (MOVZPQILo2PQIrr VR128:$src)>, Requires<[HasSSE2]>;
3076
3077 // Some special case pandn patterns.
3078 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3079                   VR128:$src2)),
3080           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3081 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3082                   VR128:$src2)),
3083           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3084 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3085                   VR128:$src2)),
3086           (PANDNrr VR128:$src1, VR128:$src2)>, Requires<[HasSSE2]>;
3087
3088 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v4i32 immAllOnesV))),
3089                   (memop addr:$src2))),
3090           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3091 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v8i16 immAllOnesV))),
3092                   (memop addr:$src2))),
3093           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3094 def : Pat<(v2i64 (and (xor VR128:$src1, (bc_v2i64 (v16i8 immAllOnesV))),
3095                   (memop addr:$src2))),
3096           (PANDNrm VR128:$src1, addr:$src2)>, Requires<[HasSSE2]>;
3097
3098 // vector -> vector casts
3099 def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
3100           (Int_CVTDQ2PSrr VR128:$src)>, Requires<[HasSSE2]>;
3101 def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
3102           (Int_CVTTPS2DQrr VR128:$src)>, Requires<[HasSSE2]>;
3103 def : Pat<(v2f64 (sint_to_fp (v2i32 VR64:$src))),
3104           (Int_CVTPI2PDrr VR64:$src)>, Requires<[HasSSE2]>;
3105 def : Pat<(v2i32 (fp_to_sint (v2f64 VR128:$src))),
3106           (Int_CVTTPD2PIrr VR128:$src)>, Requires<[HasSSE2]>;
3107
3108 // Use movaps / movups for SSE integer load / store (one byte shorter).
3109 def : Pat<(alignedloadv4i32 addr:$src),
3110           (MOVAPSrm addr:$src)>;
3111 def : Pat<(loadv4i32 addr:$src),
3112           (MOVUPSrm addr:$src)>;
3113 def : Pat<(alignedloadv2i64 addr:$src),
3114           (MOVAPSrm addr:$src)>;
3115 def : Pat<(loadv2i64 addr:$src),
3116           (MOVUPSrm addr:$src)>;
3117
3118 def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
3119           (MOVAPSmr addr:$dst, VR128:$src)>;
3120 def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
3121           (MOVAPSmr addr:$dst, VR128:$src)>;
3122 def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
3123           (MOVAPSmr addr:$dst, VR128:$src)>;
3124 def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
3125           (MOVAPSmr addr:$dst, VR128:$src)>;
3126 def : Pat<(store (v2i64 VR128:$src), addr:$dst),
3127           (MOVUPSmr addr:$dst, VR128:$src)>;
3128 def : Pat<(store (v4i32 VR128:$src), addr:$dst),
3129           (MOVUPSmr addr:$dst, VR128:$src)>;
3130 def : Pat<(store (v8i16 VR128:$src), addr:$dst),
3131           (MOVUPSmr addr:$dst, VR128:$src)>;
3132 def : Pat<(store (v16i8 VR128:$src), addr:$dst),
3133           (MOVUPSmr addr:$dst, VR128:$src)>;
3134
3135 //===----------------------------------------------------------------------===//
3136 // SSE4.1 Instructions
3137 //===----------------------------------------------------------------------===//
3138
3139 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd,
3140                             string OpcodeStr,
3141                             Intrinsic V4F32Int,
3142                             Intrinsic V2F64Int> {
3143   // Intrinsic operation, reg.
3144   // Vector intrinsic operation, reg
3145   def PSr_Int : SS4AIi8<opcps, MRMSrcReg,
3146                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3147                     !strconcat(OpcodeStr,
3148                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3149                     [(set VR128:$dst, (V4F32Int VR128:$src1, imm:$src2))]>,
3150                     OpSize;
3151
3152   // Vector intrinsic operation, mem
3153   def PSm_Int : Ii8<opcps, MRMSrcMem,
3154                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3155                     !strconcat(OpcodeStr,
3156                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3157                     [(set VR128:$dst,
3158                           (V4F32Int (memopv4f32 addr:$src1),imm:$src2))]>,
3159                     TA, OpSize,
3160                 Requires<[HasSSE41]>;
3161
3162   // Vector intrinsic operation, reg
3163   def PDr_Int : SS4AIi8<opcpd, MRMSrcReg,
3164                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3165                     !strconcat(OpcodeStr,
3166                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3167                     [(set VR128:$dst, (V2F64Int VR128:$src1, imm:$src2))]>,
3168                     OpSize;
3169
3170   // Vector intrinsic operation, mem
3171   def PDm_Int : SS4AIi8<opcpd, MRMSrcMem,
3172                     (outs VR128:$dst), (ins f128mem:$src1, i32i8imm:$src2),
3173                     !strconcat(OpcodeStr,
3174                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3175                     [(set VR128:$dst,
3176                           (V2F64Int (memopv2f64 addr:$src1),imm:$src2))]>,
3177                     OpSize;
3178 }
3179
3180 let Constraints = "$src1 = $dst" in {
3181 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
3182                             string OpcodeStr,
3183                             Intrinsic F32Int,
3184                             Intrinsic F64Int> {
3185   // Intrinsic operation, reg.
3186   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
3187                     (outs VR128:$dst),
3188                                  (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3189                     !strconcat(OpcodeStr,
3190                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3191                     [(set VR128:$dst,
3192                             (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3193                     OpSize;
3194
3195   // Intrinsic operation, mem.
3196   def SSm_Int : SS4AIi8<opcss, MRMSrcMem,
3197                     (outs VR128:$dst),
3198                                 (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
3199                     !strconcat(OpcodeStr,
3200                     "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3201                     [(set VR128:$dst,
3202                          (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
3203                     OpSize;
3204
3205   // Intrinsic operation, reg.
3206   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
3207                     (outs VR128:$dst),
3208                             (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3209                     !strconcat(OpcodeStr,
3210                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3211                     [(set VR128:$dst,
3212                             (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
3213                     OpSize;
3214
3215   // Intrinsic operation, mem.
3216   def SDm_Int : SS4AIi8<opcsd, MRMSrcMem,
3217                     (outs VR128:$dst),
3218                             (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
3219                     !strconcat(OpcodeStr,
3220                     "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3221                     [(set VR128:$dst,
3222                         (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
3223                     OpSize;
3224 }
3225 }
3226
3227 // FP round - roundss, roundps, roundsd, roundpd
3228 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round",
3229                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
3230 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
3231                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
3232
3233 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
3234 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
3235                                  Intrinsic IntId128> {
3236   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3237                     (ins VR128:$src),
3238                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3239                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
3240   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3241                      (ins i128mem:$src),
3242                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3243                      [(set VR128:$dst,
3244                        (IntId128
3245                        (bitconvert (memopv8i16 addr:$src))))]>, OpSize;
3246 }
3247
3248 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
3249                                          int_x86_sse41_phminposuw>;
3250
3251 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3252 let Constraints = "$src1 = $dst" in {
3253   multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
3254                                 Intrinsic IntId128, bit Commutable = 0> {
3255     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3256                    (ins VR128:$src1, VR128:$src2),
3257                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3258                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3259                    OpSize {
3260       let isCommutable = Commutable;
3261     }
3262     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3263                    (ins VR128:$src1, i128mem:$src2),
3264                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3265                    [(set VR128:$dst,
3266                      (IntId128 VR128:$src1,
3267                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3268   }
3269 }
3270
3271 defm PCMPEQQ      : SS41I_binop_rm_int<0x29, "pcmpeqq",
3272                                        int_x86_sse41_pcmpeqq, 1>;
3273 defm PACKUSDW     : SS41I_binop_rm_int<0x2B, "packusdw",
3274                                        int_x86_sse41_packusdw, 0>;
3275 defm PMINSB       : SS41I_binop_rm_int<0x38, "pminsb",
3276                                        int_x86_sse41_pminsb, 1>;
3277 defm PMINSD       : SS41I_binop_rm_int<0x39, "pminsd",
3278                                        int_x86_sse41_pminsd, 1>;
3279 defm PMINUD       : SS41I_binop_rm_int<0x3B, "pminud",
3280                                        int_x86_sse41_pminud, 1>;
3281 defm PMINUW       : SS41I_binop_rm_int<0x3A, "pminuw",
3282                                        int_x86_sse41_pminuw, 1>;
3283 defm PMAXSB       : SS41I_binop_rm_int<0x3C, "pmaxsb",
3284                                        int_x86_sse41_pmaxsb, 1>;
3285 defm PMAXSD       : SS41I_binop_rm_int<0x3D, "pmaxsd",
3286                                        int_x86_sse41_pmaxsd, 1>;
3287 defm PMAXUD       : SS41I_binop_rm_int<0x3F, "pmaxud",
3288                                        int_x86_sse41_pmaxud, 1>;
3289 defm PMAXUW       : SS41I_binop_rm_int<0x3E, "pmaxuw",
3290                                        int_x86_sse41_pmaxuw, 1>;
3291
3292 defm PMULDQ       : SS41I_binop_rm_int<0x28, "pmuldq", int_x86_sse41_pmuldq, 1>;
3293
3294 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
3295           (PCMPEQQrr VR128:$src1, VR128:$src2)>;
3296 def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
3297           (PCMPEQQrm VR128:$src1, addr:$src2)>;
3298
3299 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
3300 let Constraints = "$src1 = $dst" in {
3301   multiclass SS41I_binop_patint<bits<8> opc, string OpcodeStr, ValueType OpVT,
3302                                 SDNode OpNode, Intrinsic IntId128,
3303                                 bit Commutable = 0> {
3304     def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3305                    (ins VR128:$src1, VR128:$src2),
3306                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3307                    [(set VR128:$dst, (OpNode (OpVT VR128:$src1),
3308                                                    VR128:$src2))]>, OpSize {
3309       let isCommutable = Commutable;
3310     }
3311     def rr_int : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3312                       (ins VR128:$src1, VR128:$src2),
3313                       !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3314                       [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3315                       OpSize {
3316       let isCommutable = Commutable;
3317     }
3318     def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3319                    (ins VR128:$src1, i128mem:$src2),
3320                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3321                    [(set VR128:$dst,
3322                      (OpVT (OpNode VR128:$src1, (memop addr:$src2))))]>, OpSize;
3323     def rm_int : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3324                        (ins VR128:$src1, i128mem:$src2),
3325                        !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3326                        [(set VR128:$dst,
3327                         (IntId128 VR128:$src1, (memop addr:$src2)))]>,
3328                        OpSize;
3329   }
3330 }
3331
3332 /// SS48I_binop_rm - Simple SSE41 binary operator.
3333 let Constraints = "$src1 = $dst" in {
3334 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3335                         ValueType OpVT, bit Commutable = 0> {
3336   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3337                                  (ins VR128:$src1, VR128:$src2),
3338                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3339                [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
3340                OpSize {
3341     let isCommutable = Commutable;
3342   }
3343   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3344                                  (ins VR128:$src1, i128mem:$src2),
3345                !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3346                [(set VR128:$dst, (OpNode VR128:$src1,
3347                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
3348                OpSize;
3349 }
3350 }
3351
3352 defm PMULLD         : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, 1>;
3353
3354 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
3355 let Constraints = "$src1 = $dst" in {
3356   multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
3357                                  Intrinsic IntId128, bit Commutable = 0> {
3358     def rri : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3359                     (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3360                     !strconcat(OpcodeStr,
3361                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3362                     [(set VR128:$dst,
3363                       (IntId128 VR128:$src1, VR128:$src2, imm:$src3))]>,
3364                     OpSize {
3365       let isCommutable = Commutable;
3366     }
3367     def rmi : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3368                     (ins VR128:$src1, i128mem:$src2, i32i8imm:$src3),
3369                     !strconcat(OpcodeStr,
3370                      "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3371                     [(set VR128:$dst,
3372                       (IntId128 VR128:$src1,
3373                        (bitconvert (memopv16i8 addr:$src2)), imm:$src3))]>,
3374                     OpSize;
3375   }
3376 }
3377
3378 defm BLENDPS      : SS41I_binop_rmi_int<0x0C, "blendps",
3379                                         int_x86_sse41_blendps, 0>;
3380 defm BLENDPD      : SS41I_binop_rmi_int<0x0D, "blendpd",
3381                                         int_x86_sse41_blendpd, 0>;
3382 defm PBLENDW      : SS41I_binop_rmi_int<0x0E, "pblendw",
3383                                         int_x86_sse41_pblendw, 0>;
3384 defm DPPS         : SS41I_binop_rmi_int<0x40, "dpps",
3385                                         int_x86_sse41_dpps, 1>;
3386 defm DPPD         : SS41I_binop_rmi_int<0x41, "dppd",
3387                                         int_x86_sse41_dppd, 1>;
3388 defm MPSADBW      : SS41I_binop_rmi_int<0x42, "mpsadbw",
3389                                         int_x86_sse41_mpsadbw, 0>;
3390
3391
3392 /// SS41I_ternary_int - SSE 4.1 ternary operator
3393 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
3394   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3395     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
3396                     (ins VR128:$src1, VR128:$src2),
3397                     !strconcat(OpcodeStr,
3398                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3399                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
3400                     OpSize;
3401
3402     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
3403                     (ins VR128:$src1, i128mem:$src2),
3404                     !strconcat(OpcodeStr,
3405                      "\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}"),
3406                     [(set VR128:$dst,
3407                       (IntId VR128:$src1,
3408                        (bitconvert (memopv16i8 addr:$src2)), XMM0))]>, OpSize;
3409   }
3410 }
3411
3412 defm BLENDVPD     : SS41I_ternary_int<0x15, "blendvpd", int_x86_sse41_blendvpd>;
3413 defm BLENDVPS     : SS41I_ternary_int<0x14, "blendvps", int_x86_sse41_blendvps>;
3414 defm PBLENDVB     : SS41I_ternary_int<0x10, "pblendvb", int_x86_sse41_pblendvb>;
3415
3416
3417 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3418   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3419                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3420                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3421
3422   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
3423                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3424        [(set VR128:$dst,
3425          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
3426        OpSize;
3427 }
3428
3429 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
3430 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
3431 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
3432 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
3433 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
3434 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
3435
3436 // Common patterns involving scalar load.
3437 def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
3438           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3439 def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
3440           (PMOVSXBWrm addr:$src)>, Requires<[HasSSE41]>;
3441
3442 def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
3443           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3444 def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
3445           (PMOVSXWDrm addr:$src)>, Requires<[HasSSE41]>;
3446
3447 def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
3448           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3449 def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
3450           (PMOVSXDQrm addr:$src)>, Requires<[HasSSE41]>;
3451
3452 def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
3453           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3454 def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
3455           (PMOVZXBWrm addr:$src)>, Requires<[HasSSE41]>;
3456
3457 def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
3458           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3459 def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
3460           (PMOVZXWDrm addr:$src)>, Requires<[HasSSE41]>;
3461
3462 def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
3463           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3464 def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
3465           (PMOVZXDQrm addr:$src)>, Requires<[HasSSE41]>;
3466
3467
3468 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3469   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3470                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3471                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3472
3473   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
3474                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3475        [(set VR128:$dst,
3476          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
3477           OpSize;
3478 }
3479
3480 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
3481 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
3482 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
3483 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
3484
3485 // Common patterns involving scalar load
3486 def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
3487           (PMOVSXBDrm addr:$src)>, Requires<[HasSSE41]>;
3488 def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
3489           (PMOVSXWQrm addr:$src)>, Requires<[HasSSE41]>;
3490
3491 def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
3492           (PMOVZXBDrm addr:$src)>, Requires<[HasSSE41]>;
3493 def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
3494           (PMOVZXWQrm addr:$src)>, Requires<[HasSSE41]>;
3495
3496
3497 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
3498   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3499                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3500                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
3501
3502   // Expecting a i16 load any extended to i32 value.
3503   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
3504                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3505                  [(set VR128:$dst, (IntId (bitconvert
3506                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
3507                  OpSize;
3508 }
3509
3510 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
3511 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
3512
3513 // Common patterns involving scalar load
3514 def : Pat<(int_x86_sse41_pmovsxbq
3515             (bitconvert (v4i32 (X86vzmovl
3516                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3517           (PMOVSXBQrm addr:$src)>, Requires<[HasSSE41]>;
3518
3519 def : Pat<(int_x86_sse41_pmovzxbq
3520             (bitconvert (v4i32 (X86vzmovl
3521                              (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
3522           (PMOVZXBQrm addr:$src)>, Requires<[HasSSE41]>;
3523
3524
3525 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
3526 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
3527   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3528                  (ins VR128:$src1, i32i8imm:$src2),
3529                  !strconcat(OpcodeStr,
3530                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3531                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
3532                  OpSize;
3533   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3534                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
3535                  !strconcat(OpcodeStr,
3536                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3537                  []>, OpSize;
3538 // FIXME:
3539 // There's an AssertZext in the way of writing the store pattern
3540 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3541 }
3542
3543 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
3544
3545
3546 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
3547 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
3548   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3549                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
3550                  !strconcat(OpcodeStr,
3551                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3552                  []>, OpSize;
3553 // FIXME:
3554 // There's an AssertZext in the way of writing the store pattern
3555 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
3556 }
3557
3558 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
3559
3560
3561 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
3562 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
3563   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3564                  (ins VR128:$src1, i32i8imm:$src2),
3565                  !strconcat(OpcodeStr,
3566                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3567                  [(set GR32:$dst,
3568                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
3569   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3570                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
3571                  !strconcat(OpcodeStr,
3572                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3573                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
3574                           addr:$dst)]>, OpSize;
3575 }
3576
3577 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
3578
3579
3580 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
3581 /// destination
3582 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
3583   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
3584                  (ins VR128:$src1, i32i8imm:$src2),
3585                  !strconcat(OpcodeStr,
3586                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3587                  [(set GR32:$dst,
3588                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
3589            OpSize;
3590   def mr : SS4AIi8<opc, MRMDestMem, (outs),
3591                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
3592                  !strconcat(OpcodeStr,
3593                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3594                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
3595                           addr:$dst)]>, OpSize;
3596 }
3597
3598 defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
3599
3600 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
3601 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
3602                                               imm:$src2))),
3603                  addr:$dst),
3604           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
3605          Requires<[HasSSE41]>;
3606
3607 let Constraints = "$src1 = $dst" in {
3608   multiclass SS41I_insert8<bits<8> opc, string OpcodeStr> {
3609     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3610                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3611                    !strconcat(OpcodeStr,
3612                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3613                    [(set VR128:$dst,
3614                      (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
3615     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3616                    (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
3617                    !strconcat(OpcodeStr,
3618                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3619                    [(set VR128:$dst,
3620                      (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
3621                                 imm:$src3))]>, OpSize;
3622   }
3623 }
3624
3625 defm PINSRB      : SS41I_insert8<0x20, "pinsrb">;
3626
3627 let Constraints = "$src1 = $dst" in {
3628   multiclass SS41I_insert32<bits<8> opc, string OpcodeStr> {
3629     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3630                    (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
3631                    !strconcat(OpcodeStr,
3632                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3633                    [(set VR128:$dst,
3634                      (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
3635                    OpSize;
3636     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3637                    (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
3638                    !strconcat(OpcodeStr,
3639                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3640                    [(set VR128:$dst,
3641                      (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
3642                                        imm:$src3)))]>, OpSize;
3643   }
3644 }
3645
3646 defm PINSRD      : SS41I_insert32<0x22, "pinsrd">;
3647
3648 // insertps has a few different modes, there's the first two here below which
3649 // are optimized inserts that won't zero arbitrary elements in the destination
3650 // vector. The next one matches the intrinsic and could zero arbitrary elements
3651 // in the target vector.
3652 let Constraints = "$src1 = $dst" in {
3653   multiclass SS41I_insertf32<bits<8> opc, string OpcodeStr> {
3654     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
3655                    (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
3656                    !strconcat(OpcodeStr,
3657                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3658                    [(set VR128:$dst,
3659                      (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
3660       OpSize;
3661     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
3662                    (ins VR128:$src1, f32mem:$src2, i32i8imm:$src3),
3663                    !strconcat(OpcodeStr,
3664                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3665                    [(set VR128:$dst,
3666                      (X86insrtps VR128:$src1,
3667                                 (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
3668                                  imm:$src3))]>, OpSize;
3669   }
3670 }
3671
3672 defm INSERTPS    : SS41I_insertf32<0x21, "insertps">;
3673
3674 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
3675           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>;
3676
3677 // ptest instruction we'll lower to this in X86ISelLowering primarily from
3678 // the intel intrinsic that corresponds to this.
3679 let Defs = [EFLAGS] in {
3680 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
3681                     "ptest \t{$src2, $src1|$src1, $src2}",
3682                     [(set EFLAGS, (X86ptest VR128:$src1, VR128:$src2))]>,
3683               OpSize;
3684 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, i128mem:$src2),
3685                     "ptest \t{$src2, $src1|$src1, $src2}",
3686                     [(set EFLAGS, (X86ptest VR128:$src1, (load addr:$src2)))]>,
3687               OpSize;
3688 }
3689
3690 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3691                        "movntdqa\t{$src, $dst|$dst, $src}",
3692                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
3693                        OpSize;
3694
3695
3696 //===----------------------------------------------------------------------===//
3697 // SSE4.2 Instructions
3698 //===----------------------------------------------------------------------===//
3699
3700 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
3701 let Constraints = "$src1 = $dst" in {
3702   multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
3703                                 Intrinsic IntId128, bit Commutable = 0> {
3704     def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
3705                    (ins VR128:$src1, VR128:$src2),
3706                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3707                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3708                    OpSize {
3709       let isCommutable = Commutable;
3710     }
3711     def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
3712                    (ins VR128:$src1, i128mem:$src2),
3713                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3714                    [(set VR128:$dst,
3715                      (IntId128 VR128:$src1,
3716                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3717   }
3718 }
3719
3720 defm PCMPGTQ      : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
3721
3722 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
3723           (PCMPGTQrr VR128:$src1, VR128:$src2)>;
3724 def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
3725           (PCMPGTQrm VR128:$src1, addr:$src2)>;
3726
3727 // crc intrinsic instruction
3728 // This set of instructions are only rm, the only difference is the size
3729 // of r and m.
3730 let Constraints = "$src1 = $dst" in {
3731   def CRC32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
3732                       (ins GR32:$src1, i8mem:$src2),
3733                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3734                        [(set GR32:$dst,
3735                          (int_x86_sse42_crc32_8 GR32:$src1,
3736                          (load addr:$src2)))]>;
3737   def CRC32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
3738                       (ins GR32:$src1, GR8:$src2),
3739                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3740                        [(set GR32:$dst,
3741                          (int_x86_sse42_crc32_8 GR32:$src1, GR8:$src2))]>;
3742   def CRC32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3743                       (ins GR32:$src1, i16mem:$src2),
3744                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3745                        [(set GR32:$dst,
3746                          (int_x86_sse42_crc32_16 GR32:$src1,
3747                          (load addr:$src2)))]>,
3748                          OpSize;
3749   def CRC32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3750                       (ins GR32:$src1, GR16:$src2),
3751                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
3752                        [(set GR32:$dst,
3753                          (int_x86_sse42_crc32_16 GR32:$src1, GR16:$src2))]>,
3754                          OpSize;
3755   def CRC32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
3756                       (ins GR32:$src1, i32mem:$src2),
3757                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3758                        [(set GR32:$dst,
3759                          (int_x86_sse42_crc32_32 GR32:$src1,
3760                          (load addr:$src2)))]>;
3761   def CRC32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
3762                       (ins GR32:$src1, GR32:$src2),
3763                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
3764                        [(set GR32:$dst,
3765                          (int_x86_sse42_crc32_32 GR32:$src1, GR32:$src2))]>;
3766   def CRC64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
3767                       (ins GR64:$src1, i8mem:$src2),
3768                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3769                        [(set GR64:$dst,
3770                          (int_x86_sse42_crc64_8 GR64:$src1,
3771                          (load addr:$src2)))]>,
3772                          REX_W;
3773   def CRC64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
3774                       (ins GR64:$src1, GR8:$src2),
3775                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
3776                        [(set GR64:$dst,
3777                          (int_x86_sse42_crc64_8 GR64:$src1, GR8:$src2))]>,
3778                          REX_W;
3779   def CRC64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
3780                       (ins GR64:$src1, i64mem:$src2),
3781                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3782                        [(set GR64:$dst,
3783                          (int_x86_sse42_crc64_64 GR64:$src1,
3784                          (load addr:$src2)))]>,
3785                          REX_W;
3786   def CRC64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
3787                       (ins GR64:$src1, GR64:$src2),
3788                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
3789                        [(set GR64:$dst,
3790                          (int_x86_sse42_crc64_64 GR64:$src1, GR64:$src2))]>,
3791                          REX_W;
3792 }
3793
3794 // String/text processing instructions.
3795 let Defs = [EFLAGS], usesCustomInserter = 1 in {
3796 def PCMPISTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3797   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3798   "#PCMPISTRM128rr PSEUDO!",
3799   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
3800                                                 imm:$src3))]>, OpSize;
3801 def PCMPISTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3802   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3803   "#PCMPISTRM128rm PSEUDO!",
3804   [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, (load addr:$src2),
3805                                                 imm:$src3))]>, OpSize;
3806 }
3807
3808 let Defs = [XMM0, EFLAGS] in {
3809 def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
3810   (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3811    "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3812 def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
3813   (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3814   "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
3815 }
3816
3817 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
3818 def PCMPESTRM128REG : SS42AI<0, Pseudo, (outs VR128:$dst),
3819   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3820   "#PCMPESTRM128rr PSEUDO!",
3821   [(set VR128:$dst,
3822         (int_x86_sse42_pcmpestrm128
3823          VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>, OpSize;
3824
3825 def PCMPESTRM128MEM : SS42AI<0, Pseudo, (outs VR128:$dst),
3826   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3827   "#PCMPESTRM128rm PSEUDO!",
3828   [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
3829                      VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>,
3830   OpSize;
3831 }
3832
3833 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX] in {
3834 def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
3835   (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3836   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3837 def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
3838   (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3839   "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
3840 }
3841
3842 let Defs = [ECX, EFLAGS] in {
3843   multiclass SS42AI_pcmpistri<Intrinsic IntId128> {
3844     def rr : SS42AI<0x63, MRMSrcReg, (outs),
3845       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
3846       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3847       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
3848        (implicit EFLAGS)]>, OpSize;
3849     def rm : SS42AI<0x63, MRMSrcMem, (outs),
3850       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
3851       "pcmpistri\t{$src3, $src2, $src1|$src1, $src2, $src3}",
3852       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
3853        (implicit EFLAGS)]>, OpSize;
3854   }
3855 }
3856
3857 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
3858 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
3859 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
3860 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
3861 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
3862 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
3863
3864 let Defs = [ECX, EFLAGS] in {
3865 let Uses = [EAX, EDX] in {
3866   multiclass SS42AI_pcmpestri<Intrinsic IntId128> {
3867     def rr : SS42AI<0x61, MRMSrcReg, (outs),
3868       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
3869       "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3870       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
3871        (implicit EFLAGS)]>, OpSize;
3872     def rm : SS42AI<0x61, MRMSrcMem, (outs),
3873       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
3874        "pcmpestri\t{$src5, $src3, $src1|$src1, $src3, $src5}",
3875        [(set ECX,
3876              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
3877         (implicit EFLAGS)]>, OpSize;
3878   }
3879 }
3880 }
3881
3882 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
3883 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
3884 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
3885 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
3886 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
3887 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
3888
3889 //===----------------------------------------------------------------------===//
3890 // AES-NI Instructions
3891 //===----------------------------------------------------------------------===//
3892
3893 let Constraints = "$src1 = $dst" in {
3894   multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
3895                                 Intrinsic IntId128, bit Commutable = 0> {
3896     def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
3897                    (ins VR128:$src1, VR128:$src2),
3898                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3899                    [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
3900                    OpSize {
3901       let isCommutable = Commutable;
3902     }
3903     def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
3904                    (ins VR128:$src1, i128mem:$src2),
3905                    !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3906                    [(set VR128:$dst,
3907                      (IntId128 VR128:$src1,
3908                       (bitconvert (memopv16i8 addr:$src2))))]>, OpSize;
3909   }
3910 }
3911
3912 defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
3913                        int_x86_aesni_aesenc>;
3914 defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
3915                        int_x86_aesni_aesenclast>;
3916 defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
3917                        int_x86_aesni_aesdec>;
3918 defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
3919                        int_x86_aesni_aesdeclast>;
3920
3921 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, VR128:$src2)),
3922           (AESENCrr VR128:$src1, VR128:$src2)>;
3923 def : Pat<(v2i64 (int_x86_aesni_aesenc VR128:$src1, (memop addr:$src2))),
3924           (AESENCrm VR128:$src1, addr:$src2)>;
3925 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, VR128:$src2)),
3926           (AESENCLASTrr VR128:$src1, VR128:$src2)>;
3927 def : Pat<(v2i64 (int_x86_aesni_aesenclast VR128:$src1, (memop addr:$src2))),
3928           (AESENCLASTrm VR128:$src1, addr:$src2)>;
3929 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, VR128:$src2)),
3930           (AESDECrr VR128:$src1, VR128:$src2)>;
3931 def : Pat<(v2i64 (int_x86_aesni_aesdec VR128:$src1, (memop addr:$src2))),
3932           (AESDECrm VR128:$src1, addr:$src2)>;
3933 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, VR128:$src2)),
3934           (AESDECLASTrr VR128:$src1, VR128:$src2)>;
3935 def : Pat<(v2i64 (int_x86_aesni_aesdeclast VR128:$src1, (memop addr:$src2))),
3936           (AESDECLASTrm VR128:$src1, addr:$src2)>;
3937
3938 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
3939   (ins VR128:$src1),
3940   "aesimc\t{$src1, $dst|$dst, $src1}",
3941   [(set VR128:$dst,
3942     (int_x86_aesni_aesimc VR128:$src1))]>,
3943   OpSize;
3944
3945 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
3946   (ins i128mem:$src1),
3947   "aesimc\t{$src1, $dst|$dst, $src1}",
3948   [(set VR128:$dst,
3949     (int_x86_aesni_aesimc (bitconvert (memopv2i64 addr:$src1))))]>,
3950   OpSize;
3951
3952 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
3953   (ins VR128:$src1, i8imm:$src2),
3954   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3955   [(set VR128:$dst,
3956     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
3957   OpSize;
3958 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
3959   (ins i128mem:$src1, i8imm:$src2),
3960   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3961   [(set VR128:$dst,
3962     (int_x86_aesni_aeskeygenassist (bitconvert (memopv2i64 addr:$src1)),
3963                                     imm:$src2))]>,
3964   OpSize;