lib/Target/X86/X86InstrSSE.td

   1 //====- X86InstrSSE.td - Describe the X86 Instruction Set --*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16
  17 //===----------------------------------------------------------------------===//
  18 // SSE 1 & 2 Instructions Classes
  19 //===----------------------------------------------------------------------===//
  20
  21 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
  22 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
  23                            RegisterClass RC, X86MemOperand x86memop,
  24                            bit Is2Addr = 1> {
  25   let isCommutable = 1 in {
  26     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  27        !if(Is2Addr,
  28            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  29            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  30        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))]>;
  31   }
  32   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  33        !if(Is2Addr,
  34            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  35            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  36        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))]>;
  37 }
  38
  39 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
  40 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
  41                              string asm, string SSEVer, string FPSizeStr,
  42                              Operand memopr, ComplexPattern mem_cpat,
  43                              bit Is2Addr = 1> {
  44   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  45        !if(Is2Addr,
  46            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  47            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  48        [(set RC:$dst, (!cast<Intrinsic>(
  49                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
  50              RC:$src1, RC:$src2))]>;
  51   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
  52        !if(Is2Addr,
  53            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
  54            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  55        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
  56                                           SSEVer, "_", OpcodeStr, FPSizeStr))
  57              RC:$src1, mem_cpat:$src2))]>;
  58 }
  59
  60 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
  61 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
  62                            RegisterClass RC, ValueType vt,
  63                            X86MemOperand x86memop, PatFrag mem_frag,
  64                            Domain d, bit Is2Addr = 1> {
  65   let isCommutable = 1 in
  66     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  67        !if(Is2Addr,
  68            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  69            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  70        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], d>;
  71   let mayLoad = 1 in
  72     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  73        !if(Is2Addr,
  74            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  75            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  76        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))], d>;
  77 }
  78
  79 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
  80 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
  81                                       string OpcodeStr, X86MemOperand x86memop,
  82                                       list<dag> pat_rr, list<dag> pat_rm,
  83                                       bit Is2Addr = 1,
  84                                       bit rr_hasSideEffects = 0> {
  85   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
  86     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
  87        !if(Is2Addr,
  88            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  89            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  90        pat_rr, d>;
  91   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
  92        !if(Is2Addr,
  93            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
  94            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
  95        pat_rm, d>;
  96 }
  97
  98 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
  99 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 100                            string asm, string SSEVer, string FPSizeStr,
 101                            X86MemOperand x86memop, PatFrag mem_frag,
 102                            Domain d, bit Is2Addr = 1> {
 103   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 104        !if(Is2Addr,
 105            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 106            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 107            [(set RC:$dst, (!cast<Intrinsic>(
 108                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 109                  RC:$src1, RC:$src2))], d>;
 110   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 111        !if(Is2Addr,
 112            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 113            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 114        [(set RC:$dst, (!cast<Intrinsic>(
 115                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 116              RC:$src1, (mem_frag addr:$src2)))], d>;
 117 }
 118
 119 //===----------------------------------------------------------------------===//
 120 //  Non-instruction patterns
 121 //===----------------------------------------------------------------------===//
 122
 123 // A vector extract of the first f32/f64 position is a subregister copy
 124 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 125           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 126 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 127           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 128
 129 // A 128-bit subvector extract from the first 256-bit vector position
 130 // is a subregister copy that needs no instruction.
 131 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 132           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 133 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 134           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 135
 136 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 137           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 138 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 139           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 140
 141 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 142           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 143 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 144           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 145
 146 // A 128-bit subvector insert to the first 256-bit vector position
 147 // is a subregister copy that needs no instruction.
 148 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 149           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 150 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 151           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 152 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 153           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 154 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 155           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 156 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 157           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 158 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 159           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 160
 161 // Implicitly promote a 32-bit scalar to a vector.
 162 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 163           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 164 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 165           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 166 // Implicitly promote a 64-bit scalar to a vector.
 167 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 168           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 169 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 170           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 171
 172 // Bitcasts between 128-bit vector types. Return the original type since
 173 // no instruction is needed for the conversion
 174 let Predicates = [HasSSE2] in {
 175   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 176   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 177   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 178   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 179   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 180   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 181   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 182   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 183   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 184   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 185   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 186   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 187   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 188   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 189   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 190   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 191   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 192   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 193   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 194   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 195   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 196   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 197   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 198   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 199   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 200   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 201   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 202   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 203   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 204   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 205 }
 206
 207 // Bitcasts between 256-bit vector types. Return the original type since
 208 // no instruction is needed for the conversion
 209 let Predicates = [HasAVX] in {
 210   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 211   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 212   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 213   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 214   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 215   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 216   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 217   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 218   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 219   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 220   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 221   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 222   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 223   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 224   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 225   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 226   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 227   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 228   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 229   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 230   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 231   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 232   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 233   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 234   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 235   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 236   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 237   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 238   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 239   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 240 }
 241
 242 // Alias instructions that map fld0 to pxor for sse.
 243 // This is expanded by ExpandPostRAPseudos.
 244 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 245     isPseudo = 1 in {
 246   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 247                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 248   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 249                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 250 }
 251
 252 //===----------------------------------------------------------------------===//
 253 // AVX & SSE - Zero/One Vectors
 254 //===----------------------------------------------------------------------===//
 255
 256 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 257 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 258 // swizzled by ExecutionDepsFix to pxor.
 259 // We set canFoldAsLoad because this can be converted to a constant-pool
 260 // load of an all-zeros value if folding it would be beneficial.
 261 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 262     isPseudo = 1, neverHasSideEffects = 1 in {
 263 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 264 }
 265
 266 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 267 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 268 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 269 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 270 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 271 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 272
 273
 274 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 275 // and doesn't need it because on sandy bridge the register is set to zero
 276 // at the rename stage without using any execution unit, so SET0PSY
 277 // and SET0PDY can be used for vector int instructions without penalty
 278 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 279 // JIT implementatioan, it does not expand the instructions below like
 280 // X86MCInstLower does.
 281 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 282     isCodeGenOnly = 1, Predicates = [HasAVX] in {
 283 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 284                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 285 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 286                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 287 }
 288
 289
 290 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 291 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 292 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 293 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 294           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 295
 296 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 297 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 298           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 299
 300 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 301 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 302           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 303
 304 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 305 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 306           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 307
 308 // We set canFoldAsLoad because this can be converted to a constant-pool
 309 // load of an all-ones value if folding it would be beneficial.
 310 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 311 // JIT implementation, it does not expand the instructions below like
 312 // X86MCInstLower does.
 313 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 314     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 315   let Predicates = [HasAVX] in
 316   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 317                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 318   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 319                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 320   let Predicates = [HasAVX2] in
 321   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 322                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 323 }
 324
 325
 326 //===----------------------------------------------------------------------===//
 327 // SSE 1 & 2 - Move FP Scalar Instructions
 328 //
 329 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 330 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 331 // is used instead. Register-to-register movss/movsd is not modeled as an
 332 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 333 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 334 //===----------------------------------------------------------------------===//
 335
 336 class sse12_move_rr<RegisterClass RC, ValueType vt, string asm> :
 337       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 338       [(set (vt VR128:$dst), (movl VR128:$src1, (scalar_to_vector RC:$src2)))]>;
 339
 340 // Loading from memory automatically zeroing upper bits.
 341 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 342                     PatFrag mem_pat, string OpcodeStr> :
 343       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 344          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 345                         [(set RC:$dst, (mem_pat addr:$src))]>;
 346
 347 // AVX
 348 def VMOVSSrr : sse12_move_rr<FR32, v4f32,
 349                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 350                 VEX_LIG;
 351 def VMOVSDrr : sse12_move_rr<FR64, v2f64,
 352                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 353                 VEX_LIG;
 354
 355 // For the disassembler
 356 let isCodeGenOnly = 1 in {
 357   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 358                         (ins VR128:$src1, FR32:$src2),
 359                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 360                         XS, VEX_4V, VEX_LIG;
 361   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 362                         (ins VR128:$src1, FR64:$src2),
 363                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
 364                         XD, VEX_4V, VEX_LIG;
 365 }
 366
 367 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 368   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 369                  VEX_LIG;
 370   let AddedComplexity = 20 in
 371     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 372                    VEX_LIG;
 373 }
 374
 375 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 376                   "movss\t{$src, $dst|$dst, $src}",
 377                   [(store FR32:$src, addr:$dst)]>, XS, VEX, VEX_LIG;
 378 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 379                   "movsd\t{$src, $dst|$dst, $src}",
 380                   [(store FR64:$src, addr:$dst)]>, XD, VEX, VEX_LIG;
 381
 382 // SSE1 & 2
 383 let Constraints = "$src1 = $dst" in {
 384   def MOVSSrr : sse12_move_rr<FR32, v4f32,
 385                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 386   def MOVSDrr : sse12_move_rr<FR64, v2f64,
 387                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 388
 389   // For the disassembler
 390   let isCodeGenOnly = 1 in {
 391     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 392                          (ins VR128:$src1, FR32:$src2),
 393                          "movss\t{$src2, $dst|$dst, $src2}", []>, XS;
 394     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 395                          (ins VR128:$src1, FR64:$src2),
 396                          "movsd\t{$src2, $dst|$dst, $src2}", []>, XD;
 397   }
 398 }
 399
 400 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 401   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 402
 403   let AddedComplexity = 20 in
 404     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 405 }
 406
 407 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 408                   "movss\t{$src, $dst|$dst, $src}",
 409                   [(store FR32:$src, addr:$dst)]>;
 410 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 411                   "movsd\t{$src, $dst|$dst, $src}",
 412                   [(store FR64:$src, addr:$dst)]>;
 413
 414 // Patterns
 415 let Predicates = [HasAVX] in {
 416   let AddedComplexity = 15 in {
 417   // Extract the low 32-bit value from one vector and insert it into another.
 418   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 419             (VMOVSSrr (v4f32 VR128:$src1),
 420                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 421   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 422             (VMOVSSrr (v4i32 VR128:$src1),
 423                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 424
 425   // Extract the low 64-bit value from one vector and insert it into another.
 426   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 427             (VMOVSDrr (v2f64 VR128:$src1),
 428                       (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 429   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 430             (VMOVSDrr (v2i64 VR128:$src1),
 431                       (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 432
 433   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 434   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 435             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 436   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 437             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 438
 439   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 440   // MOVS{S,D} to the lower bits.
 441   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 442             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 443   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 444             (VMOVSSrr (v4f32 (V_SET0)),
 445                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 446   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 447             (VMOVSSrr (v4i32 (V_SET0)),
 448                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 449   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 450             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 451
 452   // Move low f32 and clear high bits.
 453   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 454             (SUBREG_TO_REG (i32 0),
 455               (VMOVSSrr (v4f32 (V_SET0)),
 456                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 457   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 458             (SUBREG_TO_REG (i32 0),
 459               (VMOVSSrr (v4i32 (V_SET0)),
 460                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 461   }
 462
 463   let AddedComplexity = 20 in {
 464   // MOVSSrm zeros the high parts of the register; represent this
 465   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 466   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 467             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 468   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 469             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 470   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 471             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 472
 473   // MOVSDrm zeros the high parts of the register; represent this
 474   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 475   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 476             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 477   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 478             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 479   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 480             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 481   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 482             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 483   def : Pat<(v2f64 (X86vzload addr:$src)),
 484             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 485
 486   // Represent the same patterns above but in the form they appear for
 487   // 256-bit types
 488   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 489                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 490             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 491   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 492                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 493             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 494   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 495                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 496             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 497   }
 498   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 499                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 500             (SUBREG_TO_REG (i32 0),
 501                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 502                            sub_xmm)>;
 503   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 504                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 505             (SUBREG_TO_REG (i64 0),
 506                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 507                            sub_xmm)>;
 508   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 509                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 510             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 511
 512   // Move low f64 and clear high bits.
 513   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 514             (SUBREG_TO_REG (i32 0),
 515               (VMOVSDrr (v2f64 (V_SET0)),
 516                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 517
 518   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 519             (SUBREG_TO_REG (i32 0),
 520               (VMOVSDrr (v2i64 (V_SET0)),
 521                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 522
 523 // Extract and store.
 524   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 525                    addr:$dst),
 526             (VMOVSSmr addr:$dst,
 527                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 528   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 529                    addr:$dst),
 530             (VMOVSDmr addr:$dst,
 531                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 532
 533   // Shuffle with VMOVSS
 534   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 535             (VMOVSSrr VR128:$src1, FR32:$src2)>;
 536   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 537             (VMOVSSrr (v4i32 VR128:$src1),
 538                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 539   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 540             (VMOVSSrr (v4f32 VR128:$src1),
 541                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 542
 543   // 256-bit variants
 544   def : Pat<(v8i32 (X86Movsd VR256:$src1, VR256:$src2)),
 545             (SUBREG_TO_REG (i32 0),
 546                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 547                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 548   def : Pat<(v8f32 (X86Movsd VR256:$src1, VR256:$src2)),
 549             (SUBREG_TO_REG (i32 0),
 550                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 551                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 552
 553   // Shuffle with VMOVSD
 554   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 555             (VMOVSDrr VR128:$src1, FR64:$src2)>;
 556   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 557             (VMOVSDrr (v2i64 VR128:$src1),
 558                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 559   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 560             (VMOVSDrr (v2f64 VR128:$src1),
 561                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 562   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 563             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 564                                                    sub_sd))>;
 565   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 566             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 567                                                    sub_sd))>;
 568
 569   // 256-bit variants
 570   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 571             (SUBREG_TO_REG (i32 0),
 572                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 573                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 574   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 575             (SUBREG_TO_REG (i32 0),
 576                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 577                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 578
 579
 580   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 581   // is during lowering, where it's not possible to recognize the fold cause
 582   // it has two uses through a bitcast. One use disappears at isel time and the
 583   // fold opportunity reappears.
 584   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 585             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 586                                                    sub_sd))>;
 587   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 588             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 589                                                    sub_sd))>;
 590   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 591             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 592                                                    sub_sd))>;
 593   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 594             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 595                                                    sub_sd))>;
 596 }
 597
 598 let Predicates = [HasSSE1] in {
 599   let AddedComplexity = 15 in {
 600   // Extract the low 32-bit value from one vector and insert it into another.
 601   def : Pat<(v4f32 (movl VR128:$src1, VR128:$src2)),
 602             (MOVSSrr (v4f32 VR128:$src1),
 603                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 604   def : Pat<(v4i32 (movl VR128:$src1, VR128:$src2)),
 605             (MOVSSrr (v4i32 VR128:$src1),
 606                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 607
 608   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 609   // MOVSS to the lower bits.
 610   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 611             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 612   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 613             (MOVSSrr (v4f32 (V_SET0)),
 614                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 615   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 616             (MOVSSrr (v4i32 (V_SET0)),
 617                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 618   }
 619
 620   let AddedComplexity = 20 in {
 621   // MOVSSrm zeros the high parts of the register; represent this
 622   // with SUBREG_TO_REG.
 623   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 624             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 625   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 626             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 627   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 628             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 629   }
 630
 631   // Extract and store.
 632   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 633                    addr:$dst),
 634             (MOVSSmr addr:$dst,
 635                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 636
 637   // Shuffle with MOVSS
 638   def : Pat<(v4f32 (X86Movss VR128:$src1, (scalar_to_vector FR32:$src2))),
 639             (MOVSSrr VR128:$src1, FR32:$src2)>;
 640   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 641             (MOVSSrr (v4i32 VR128:$src1),
 642                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 643   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 644             (MOVSSrr (v4f32 VR128:$src1),
 645                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 646 }
 647
 648 let Predicates = [HasSSE2] in {
 649   let AddedComplexity = 15 in {
 650   // Extract the low 64-bit value from one vector and insert it into another.
 651   def : Pat<(v2f64 (movl VR128:$src1, VR128:$src2)),
 652             (MOVSDrr (v2f64 VR128:$src1),
 653                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 654   def : Pat<(v2i64 (movl VR128:$src1, VR128:$src2)),
 655             (MOVSDrr (v2i64 VR128:$src1),
 656                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 657
 658   // vector_shuffle v1, v2 <4, 5, 2, 3> using movsd
 659   def : Pat<(v4f32 (movlp VR128:$src1, VR128:$src2)),
 660             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 661   def : Pat<(v4i32 (movlp VR128:$src1, VR128:$src2)),
 662             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG VR128:$src2, sub_sd))>;
 663
 664   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 665   // MOVSD to the lower bits.
 666   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 667             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 668   }
 669
 670   let AddedComplexity = 20 in {
 671   // MOVSDrm zeros the high parts of the register; represent this
 672   // with SUBREG_TO_REG.
 673   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 674             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 675   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 676             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 677   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 678             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 679   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 680             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 681   def : Pat<(v2f64 (X86vzload addr:$src)),
 682             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 683   }
 684
 685   // Extract and store.
 686   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 687                    addr:$dst),
 688             (MOVSDmr addr:$dst,
 689                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 690
 691   // Shuffle with MOVSD
 692   def : Pat<(v2f64 (X86Movsd VR128:$src1, (scalar_to_vector FR64:$src2))),
 693             (MOVSDrr VR128:$src1, FR64:$src2)>;
 694   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 695             (MOVSDrr (v2i64 VR128:$src1),
 696                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 697   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 698             (MOVSDrr (v2f64 VR128:$src1),
 699                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 700   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 701             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 702   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 703             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 704
 705   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 706   // is during lowering, where it's not possible to recognize the fold cause
 707   // it has two uses through a bitcast. One use disappears at isel time and the
 708   // fold opportunity reappears.
 709   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 710             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 711   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 712             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 713   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 714             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 715   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 716             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 717 }
 718
 719 //===----------------------------------------------------------------------===//
 720 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 721 //===----------------------------------------------------------------------===//
 722
 723 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 724                             X86MemOperand x86memop, PatFrag ld_frag,
 725                             string asm, Domain d,
 726                             bit IsReMaterializable = 1> {
 727 let neverHasSideEffects = 1 in
 728   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 729               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>;
 730 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 731   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 732               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 733                    [(set RC:$dst, (ld_frag addr:$src))], d>;
 734 }
 735
 736 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 737                               "movaps", SSEPackedSingle>, TB, VEX;
 738 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 739                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 740 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 741                               "movups", SSEPackedSingle>, TB, VEX;
 742 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 743                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 744
 745 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 746                               "movaps", SSEPackedSingle>, TB, VEX;
 747 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 748                               "movapd", SSEPackedDouble>, TB, OpSize, VEX;
 749 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 750                               "movups", SSEPackedSingle>, TB, VEX;
 751 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 752                               "movupd", SSEPackedDouble, 0>, TB, OpSize, VEX;
 753 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 754                               "movaps", SSEPackedSingle>, TB;
 755 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 756                               "movapd", SSEPackedDouble>, TB, OpSize;
 757 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 758                               "movups", SSEPackedSingle>, TB;
 759 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 760                               "movupd", SSEPackedDouble, 0>, TB, OpSize;
 761
 762 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 763                    "movaps\t{$src, $dst|$dst, $src}",
 764                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>, VEX;
 765 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 766                    "movapd\t{$src, $dst|$dst, $src}",
 767                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>, VEX;
 768 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 769                    "movups\t{$src, $dst|$dst, $src}",
 770                    [(store (v4f32 VR128:$src), addr:$dst)]>, VEX;
 771 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 772                    "movupd\t{$src, $dst|$dst, $src}",
 773                    [(store (v2f64 VR128:$src), addr:$dst)]>, VEX;
 774 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 775                    "movaps\t{$src, $dst|$dst, $src}",
 776                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)]>, VEX;
 777 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 778                    "movapd\t{$src, $dst|$dst, $src}",
 779                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)]>, VEX;
 780 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 781                    "movups\t{$src, $dst|$dst, $src}",
 782                    [(store (v8f32 VR256:$src), addr:$dst)]>, VEX;
 783 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 784                    "movupd\t{$src, $dst|$dst, $src}",
 785                    [(store (v4f64 VR256:$src), addr:$dst)]>, VEX;
 786
 787 // For disassembler
 788 let isCodeGenOnly = 1 in {
 789   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 790                           (ins VR128:$src),
 791                           "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 792   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 793                            (ins VR128:$src),
 794                            "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 795   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 796                            (ins VR128:$src),
 797                            "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 798   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 799                            (ins VR128:$src),
 800                            "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 801   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 802                             (ins VR256:$src),
 803                             "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 804   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 805                             (ins VR256:$src),
 806                             "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 807   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 808                             (ins VR256:$src),
 809                             "movups\t{$src, $dst|$dst, $src}", []>, VEX;
 810   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 811                             (ins VR256:$src),
 812                             "movupd\t{$src, $dst|$dst, $src}", []>, VEX;
 813 }
 814
 815 let Predicates = [HasAVX] in {
 816 def : Pat<(v8i32 (X86vzmovl
 817                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 818           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 819 def : Pat<(v4i64 (X86vzmovl
 820                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 821           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 822 def : Pat<(v8f32 (X86vzmovl
 823                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 824           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 825 def : Pat<(v4f64 (X86vzmovl
 826                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 827           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 828 }
 829
 830
 831 def : Pat<(int_x86_avx_loadu_ps_256 addr:$src), (VMOVUPSYrm addr:$src)>;
 832 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 833           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 834
 835 def : Pat<(int_x86_avx_loadu_pd_256 addr:$src), (VMOVUPDYrm addr:$src)>;
 836 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 837           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 838
 839 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 840                    "movaps\t{$src, $dst|$dst, $src}",
 841                    [(alignedstore (v4f32 VR128:$src), addr:$dst)]>;
 842 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 843                    "movapd\t{$src, $dst|$dst, $src}",
 844                    [(alignedstore (v2f64 VR128:$src), addr:$dst)]>;
 845 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 846                    "movups\t{$src, $dst|$dst, $src}",
 847                    [(store (v4f32 VR128:$src), addr:$dst)]>;
 848 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movupd\t{$src, $dst|$dst, $src}",
 850                    [(store (v2f64 VR128:$src), addr:$dst)]>;
 851
 852 // For disassembler
 853 let isCodeGenOnly = 1 in {
 854   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 855                          "movaps\t{$src, $dst|$dst, $src}", []>;
 856   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 857                          "movapd\t{$src, $dst|$dst, $src}", []>;
 858   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 859                          "movups\t{$src, $dst|$dst, $src}", []>;
 860   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 861                          "movupd\t{$src, $dst|$dst, $src}", []>;
 862 }
 863
 864 let Predicates = [HasAVX] in {
 865   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 866             (VMOVUPSmr addr:$dst, VR128:$src)>;
 867   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 868             (VMOVUPDmr addr:$dst, VR128:$src)>;
 869 }
 870
 871 let Predicates = [HasSSE1] in
 872   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 873             (MOVUPSmr addr:$dst, VR128:$src)>;
 874 let Predicates = [HasSSE2] in
 875   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 876             (MOVUPDmr addr:$dst, VR128:$src)>;
 877
 878 // Use vmovaps/vmovups for AVX integer load/store.
 879 let Predicates = [HasAVX] in {
 880   // 128-bit load/store
 881   def : Pat<(alignedloadv4i32 addr:$src),
 882             (VMOVAPSrm addr:$src)>;
 883   def : Pat<(loadv4i32 addr:$src),
 884             (VMOVUPSrm addr:$src)>;
 885   def : Pat<(alignedloadv2i64 addr:$src),
 886             (VMOVAPSrm addr:$src)>;
 887   def : Pat<(loadv2i64 addr:$src),
 888             (VMOVUPSrm addr:$src)>;
 889
 890   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 891             (VMOVAPSmr addr:$dst, VR128:$src)>;
 892   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 893             (VMOVAPSmr addr:$dst, VR128:$src)>;
 894   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 895             (VMOVAPSmr addr:$dst, VR128:$src)>;
 896   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 897             (VMOVAPSmr addr:$dst, VR128:$src)>;
 898   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 899             (VMOVUPSmr addr:$dst, VR128:$src)>;
 900   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 901             (VMOVUPSmr addr:$dst, VR128:$src)>;
 902   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 903             (VMOVUPSmr addr:$dst, VR128:$src)>;
 904   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 905             (VMOVUPSmr addr:$dst, VR128:$src)>;
 906
 907   // 256-bit load/store
 908   def : Pat<(alignedloadv4i64 addr:$src),
 909             (VMOVAPSYrm addr:$src)>;
 910   def : Pat<(loadv4i64 addr:$src),
 911             (VMOVUPSYrm addr:$src)>;
 912   def : Pat<(alignedloadv8i32 addr:$src),
 913             (VMOVAPSYrm addr:$src)>;
 914   def : Pat<(loadv8i32 addr:$src),
 915             (VMOVUPSYrm addr:$src)>;
 916   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
 917             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 918   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
 919             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 920   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
 921             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 922   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
 923             (VMOVAPSYmr addr:$dst, VR256:$src)>;
 924   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
 925             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 926   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
 927             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 928   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
 929             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 930   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
 931             (VMOVUPSYmr addr:$dst, VR256:$src)>;
 932 }
 933
 934 // Use movaps / movups for SSE integer load / store (one byte shorter).
 935 // The instructions selected below are then converted to MOVDQA/MOVDQU
 936 // during the SSE domain pass.
 937 let Predicates = [HasSSE1] in {
 938   def : Pat<(alignedloadv4i32 addr:$src),
 939             (MOVAPSrm addr:$src)>;
 940   def : Pat<(loadv4i32 addr:$src),
 941             (MOVUPSrm addr:$src)>;
 942   def : Pat<(alignedloadv2i64 addr:$src),
 943             (MOVAPSrm addr:$src)>;
 944   def : Pat<(loadv2i64 addr:$src),
 945             (MOVUPSrm addr:$src)>;
 946
 947   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 948             (MOVAPSmr addr:$dst, VR128:$src)>;
 949   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 950             (MOVAPSmr addr:$dst, VR128:$src)>;
 951   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 952             (MOVAPSmr addr:$dst, VR128:$src)>;
 953   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 954             (MOVAPSmr addr:$dst, VR128:$src)>;
 955   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 956             (MOVUPSmr addr:$dst, VR128:$src)>;
 957   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 958             (MOVUPSmr addr:$dst, VR128:$src)>;
 959   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 960             (MOVUPSmr addr:$dst, VR128:$src)>;
 961   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 962             (MOVUPSmr addr:$dst, VR128:$src)>;
 963 }
 964
 965 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
 966 // bits are disregarded. FIXME: Set encoding to pseudo!
 967 let neverHasSideEffects = 1 in {
 968 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 969                        "movaps\t{$src, $dst|$dst, $src}", []>, VEX;
 970 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 971                        "movapd\t{$src, $dst|$dst, $src}", []>, VEX;
 972 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
 973                      "movaps\t{$src, $dst|$dst, $src}", []>;
 974 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
 975                      "movapd\t{$src, $dst|$dst, $src}", []>;
 976 }
 977
 978 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
 979 // bits are disregarded. FIXME: Set encoding to pseudo!
 980 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 981 let isCodeGenOnly = 1 in {
 982   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 983                          "movaps\t{$src, $dst|$dst, $src}",
 984                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>, VEX;
 985   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 986                          "movapd\t{$src, $dst|$dst, $src}",
 987                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>, VEX;
 988 }
 989 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
 990                      "movaps\t{$src, $dst|$dst, $src}",
 991                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))]>;
 992 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
 993                      "movapd\t{$src, $dst|$dst, $src}",
 994                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))]>;
 995 }
 996
 997 //===----------------------------------------------------------------------===//
 998 // SSE 1 & 2 - Move Low packed FP Instructions
 999 //===----------------------------------------------------------------------===//
1000
1001 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1002                                  PatFrag mov_frag, string base_opc,
1003                                  string asm_opr> {
1004   def PSrm : PI<opc, MRMSrcMem,
1005          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1006          !strconcat(base_opc, "s", asm_opr),
1007      [(set RC:$dst,
1008        (mov_frag RC:$src1,
1009               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1010               SSEPackedSingle>, TB;
1011
1012   def PDrm : PI<opc, MRMSrcMem,
1013          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1014          !strconcat(base_opc, "d", asm_opr),
1015      [(set RC:$dst, (v2f64 (mov_frag RC:$src1,
1016                               (scalar_to_vector (loadf64 addr:$src2)))))],
1017               SSEPackedDouble>, TB, OpSize;
1018 }
1019
1020 let AddedComplexity = 20 in {
1021   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1022                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1023 }
1024 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1025   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, movlp, "movlp",
1026                                    "\t{$src2, $dst|$dst, $src2}">;
1027 }
1028
1029 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1030                    "movlps\t{$src, $dst|$dst, $src}",
1031                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1032                                  (iPTR 0))), addr:$dst)]>, VEX;
1033 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1034                    "movlpd\t{$src, $dst|$dst, $src}",
1035                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1036                                  (iPTR 0))), addr:$dst)]>, VEX;
1037 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1038                    "movlps\t{$src, $dst|$dst, $src}",
1039                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1040                                  (iPTR 0))), addr:$dst)]>;
1041 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1042                    "movlpd\t{$src, $dst|$dst, $src}",
1043                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1044                                  (iPTR 0))), addr:$dst)]>;
1045
1046 let Predicates = [HasAVX] in {
1047   let AddedComplexity = 20 in {
1048     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1049     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1050               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1051     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1052               (VMOVLPSrm VR128:$src1, addr:$src2)>;
1053     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1054     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1055               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1056     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1057               (VMOVLPDrm VR128:$src1, addr:$src2)>;
1058   }
1059
1060   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1061   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1062             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1063   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1064                                  VR128:$src2)), addr:$src1),
1065             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1066
1067   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1068   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1069             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1070   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1071             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1072
1073   // Shuffle with VMOVLPS
1074   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1075             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1076   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1077             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1078   def : Pat<(X86Movlps VR128:$src1,
1079                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1080             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1081
1082   // Shuffle with VMOVLPD
1083   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1084             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1085   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1086             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1087   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1088                               (scalar_to_vector (loadf64 addr:$src2)))),
1089             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1090
1091   // Store patterns
1092   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1093                    addr:$src1),
1094             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1095   def : Pat<(store (v4i32 (X86Movlps
1096                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1097             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1098   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1099                    addr:$src1),
1100             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1101   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1102                    addr:$src1),
1103             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1104 }
1105
1106 let Predicates = [HasSSE1] in {
1107   let AddedComplexity = 20 in {
1108     // vector_shuffle v1, (load v2) <4, 5, 2, 3> using MOVLPS
1109     def : Pat<(v4f32 (movlp VR128:$src1, (load addr:$src2))),
1110               (MOVLPSrm VR128:$src1, addr:$src2)>;
1111     def : Pat<(v4i32 (movlp VR128:$src1, (load addr:$src2))),
1112               (MOVLPSrm VR128:$src1, addr:$src2)>;
1113   }
1114
1115   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1116   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1117                                  (iPTR 0))), addr:$src1),
1118             (MOVLPSmr addr:$src1, VR128:$src2)>;
1119   def : Pat<(store (v4f32 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1120             (MOVLPSmr addr:$src1, VR128:$src2)>;
1121   def : Pat<(store (v4i32 (movlp (bc_v4i32 (loadv2i64 addr:$src1)),
1122                                  VR128:$src2)), addr:$src1),
1123             (MOVLPSmr addr:$src1, VR128:$src2)>;
1124
1125   // Shuffle with MOVLPS
1126   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1127             (MOVLPSrm VR128:$src1, addr:$src2)>;
1128   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1129             (MOVLPSrm VR128:$src1, addr:$src2)>;
1130   def : Pat<(X86Movlps VR128:$src1,
1131                       (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1132             (MOVLPSrm VR128:$src1, addr:$src2)>;
1133   def : Pat<(X86Movlps VR128:$src1,
1134                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1135             (MOVLPSrm VR128:$src1, addr:$src2)>;
1136
1137   // Store patterns
1138   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1139                                       addr:$src1),
1140             (MOVLPSmr addr:$src1, VR128:$src2)>;
1141   def : Pat<(store (v4i32 (X86Movlps
1142                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1143                               addr:$src1),
1144             (MOVLPSmr addr:$src1, VR128:$src2)>;
1145 }
1146
1147 let Predicates = [HasSSE2] in {
1148   let AddedComplexity = 20 in {
1149     // vector_shuffle v1, (load v2) <2, 1> using MOVLPS
1150     def : Pat<(v2f64 (movlp VR128:$src1, (load addr:$src2))),
1151               (MOVLPDrm VR128:$src1, addr:$src2)>;
1152     def : Pat<(v2i64 (movlp VR128:$src1, (load addr:$src2))),
1153               (MOVLPDrm VR128:$src1, addr:$src2)>;
1154   }
1155
1156   // (store (vector_shuffle (load addr), v2, <2, 1>), addr) using MOVLPS
1157   def : Pat<(store (v2f64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1158             (MOVLPDmr addr:$src1, VR128:$src2)>;
1159   def : Pat<(store (v2i64 (movlp (load addr:$src1), VR128:$src2)), addr:$src1),
1160             (MOVLPDmr addr:$src1, VR128:$src2)>;
1161
1162   // Shuffle with MOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (MOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (MOVLPDrm VR128:$src1, addr:$src2)>;
1167   def : Pat<(v2f64 (X86Movlpd VR128:$src1,
1168                               (scalar_to_vector (loadf64 addr:$src2)))),
1169             (MOVLPDrm VR128:$src1, addr:$src2)>;
1170
1171   // Store patterns
1172   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1173                            addr:$src1),
1174             (MOVLPDmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                            addr:$src1),
1177             (MOVLPDmr addr:$src1, VR128:$src2)>;
1178 }
1179
1180 //===----------------------------------------------------------------------===//
1181 // SSE 1 & 2 - Move Hi packed FP Instructions
1182 //===----------------------------------------------------------------------===//
1183
1184 let AddedComplexity = 20 in {
1185   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1186                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}">, VEX_4V;
1187 }
1188 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1189   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, movlhps, "movhp",
1190                                    "\t{$src2, $dst|$dst, $src2}">;
1191 }
1192
1193 // v2f64 extract element 1 is always custom lowered to unpack high to low
1194 // and extract element 0 so the non-store version isn't too horrible.
1195 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1196                    "movhps\t{$src, $dst|$dst, $src}",
1197                    [(store (f64 (vector_extract
1198                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1199                                          (undef)), (iPTR 0))), addr:$dst)]>,
1200                    VEX;
1201 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1202                    "movhpd\t{$src, $dst|$dst, $src}",
1203                    [(store (f64 (vector_extract
1204                                  (v2f64 (unpckh VR128:$src, (undef))),
1205                                  (iPTR 0))), addr:$dst)]>,
1206                    VEX;
1207 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1208                    "movhps\t{$src, $dst|$dst, $src}",
1209                    [(store (f64 (vector_extract
1210                                  (unpckh (bc_v2f64 (v4f32 VR128:$src)),
1211                                          (undef)), (iPTR 0))), addr:$dst)]>;
1212 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1213                    "movhpd\t{$src, $dst|$dst, $src}",
1214                    [(store (f64 (vector_extract
1215                                  (v2f64 (unpckh VR128:$src, (undef))),
1216                                  (iPTR 0))), addr:$dst)]>;
1217
1218 let Predicates = [HasAVX] in {
1219   // VMOVHPS patterns
1220   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1221             (VMOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1222   def : Pat<(X86Movlhps VR128:$src1,
1223                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1224             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1225   def : Pat<(X86Movlhps VR128:$src1,
1226                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1227             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1228   def : Pat<(X86Movlhps VR128:$src1,
1229                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1230             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1231
1232   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1233   // is during lowering, where it's not possible to recognize the load fold
1234   // cause it has two uses through a bitcast. One use disappears at isel time
1235   // and the fold opportunity reappears.
1236   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1237                       (scalar_to_vector (loadf64 addr:$src2)))),
1238             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1239
1240   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1241   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1242                       (scalar_to_vector (loadf64 addr:$src2)))),
1243             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1244
1245   // Store patterns
1246   def : Pat<(store (f64 (vector_extract
1247             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1248                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1249             (VMOVHPSmr addr:$dst, VR128:$src)>;
1250   def : Pat<(store (f64 (vector_extract
1251             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))), addr:$dst),
1252             (VMOVHPDmr addr:$dst, VR128:$src)>;
1253 }
1254
1255 let Predicates = [HasSSE1] in {
1256   // MOVHPS patterns
1257   def : Pat<(movlhps VR128:$src1, (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1258             (MOVHPSrm (v4i32 VR128:$src1), addr:$src2)>;
1259   def : Pat<(X86Movlhps VR128:$src1,
1260                  (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))),
1261             (MOVHPSrm VR128:$src1, addr:$src2)>;
1262   def : Pat<(X86Movlhps VR128:$src1,
1263                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1264             (MOVHPSrm VR128:$src1, addr:$src2)>;
1265   def : Pat<(X86Movlhps VR128:$src1,
1266                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1267             (MOVHPSrm VR128:$src1, addr:$src2)>;
1268
1269   // Store patterns
1270   def : Pat<(store (f64 (vector_extract
1271             (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1272                        (bc_v2f64 (v4f32 VR128:$src))), (iPTR 0))), addr:$dst),
1273             (MOVHPSmr addr:$dst, VR128:$src)>;
1274 }
1275
1276 let Predicates = [HasSSE2] in {
1277   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1278   // is during lowering, where it's not possible to recognize the load fold
1279   // cause it has two uses through a bitcast. One use disappears at isel time
1280   // and the fold opportunity reappears.
1281   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1282                       (scalar_to_vector (loadf64 addr:$src2)))),
1283             (MOVHPDrm VR128:$src1, addr:$src2)>;
1284
1285   // FIXME: This should be matched by a X86Movhpd instead. Same as above
1286   def : Pat<(v2f64 (X86Movlhpd VR128:$src1,
1287                       (scalar_to_vector (loadf64 addr:$src2)))),
1288             (MOVHPDrm VR128:$src1, addr:$src2)>;
1289
1290   // Store patterns
1291   def : Pat<(store (f64 (vector_extract
1292             (v2f64 (X86Unpckh VR128:$src, VR128:$src)), (iPTR 0))),addr:$dst),
1293             (MOVHPDmr addr:$dst, VR128:$src)>;
1294 }
1295
1296 //===----------------------------------------------------------------------===//
1297 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1298 //===----------------------------------------------------------------------===//
1299
1300 let AddedComplexity = 20 in {
1301   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1302                                        (ins VR128:$src1, VR128:$src2),
1303                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1304                       [(set VR128:$dst,
1305                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>,
1306                       VEX_4V;
1307   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>,
1312                       VEX_4V;
1313 }
1314 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1315   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1316                                        (ins VR128:$src1, VR128:$src2),
1317                       "movlhps\t{$src2, $dst|$dst, $src2}",
1318                       [(set VR128:$dst,
1319                         (v4f32 (movlhps VR128:$src1, VR128:$src2)))]>;
1320   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1321                                        (ins VR128:$src1, VR128:$src2),
1322                       "movhlps\t{$src2, $dst|$dst, $src2}",
1323                       [(set VR128:$dst,
1324                         (v4f32 (movhlps VR128:$src1, VR128:$src2)))]>;
1325 }
1326
1327 let Predicates = [HasAVX] in {
1328   // MOVLHPS patterns
1329   let AddedComplexity = 20 in {
1330     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1331               (VMOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1332     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1333               (VMOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1334
1335     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1336     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1337               (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1338   }
1339   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1343   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1344             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1345
1346   // MOVHLPS patterns
1347   let AddedComplexity = 20 in {
1348     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1349     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1350               (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1351
1352     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1353     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1354               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1355     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1356               (VMOVHLPSrr VR128:$src1, VR128:$src1)>;
1357   }
1358
1359   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1360             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1361   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1362             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1363 }
1364
1365 let Predicates = [HasSSE1] in {
1366   // MOVLHPS patterns
1367   let AddedComplexity = 20 in {
1368     def : Pat<(v4f32 (movddup VR128:$src, (undef))),
1369               (MOVLHPSrr (v4f32 VR128:$src), (v4f32 VR128:$src))>;
1370     def : Pat<(v2i64 (movddup VR128:$src, (undef))),
1371               (MOVLHPSrr (v2i64 VR128:$src), (v2i64 VR128:$src))>;
1372
1373     // vector_shuffle v1, v2 <0, 1, 4, 5> using MOVLHPS
1374     def : Pat<(v4i32 (movlhps VR128:$src1, VR128:$src2)),
1375               (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1376   }
1377   def : Pat<(v4f32 (X86Movlhps VR128:$src1, VR128:$src2)),
1378             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1379   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1380             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1381   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1382             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1383
1384   // MOVHLPS patterns
1385   let AddedComplexity = 20 in {
1386     // vector_shuffle v1, v2 <6, 7, 2, 3> using MOVHLPS
1387     def : Pat<(v4i32 (movhlps VR128:$src1, VR128:$src2)),
1388               (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1389
1390     // vector_shuffle v1, undef <2, ?, ?, ?> using MOVHLPS
1391     def : Pat<(v4f32 (movhlps_undef VR128:$src1, (undef))),
1392               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1393     def : Pat<(v4i32 (movhlps_undef VR128:$src1, (undef))),
1394               (MOVHLPSrr VR128:$src1, VR128:$src1)>;
1395   }
1396
1397   def : Pat<(v4f32 (X86Movhlps VR128:$src1, VR128:$src2)),
1398             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1399   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1400             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1401 }
1402
1403 //===----------------------------------------------------------------------===//
1404 // SSE 1 & 2 - Conversion Instructions
1405 //===----------------------------------------------------------------------===//
1406
1407 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1408                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1409                      string asm> {
1410   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1411                         [(set DstRC:$dst, (OpNode SrcRC:$src))]>;
1412   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1413                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>;
1414 }
1415
1416 multiclass sse12_cvt_s_np<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1417                           X86MemOperand x86memop, string asm> {
1418 let neverHasSideEffects = 1 in {
1419   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm, []>;
1420   let mayLoad = 1 in
1421   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm, []>;
1422 } // neverHasSideEffects = 1
1423 }
1424
1425 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1426                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1427                          string asm, Domain d> {
1428   def rr : PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1429                         [(set DstRC:$dst, (OpNode SrcRC:$src))], d>;
1430   def rm : PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1431                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))], d>;
1432 }
1433
1434 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1435                           X86MemOperand x86memop, string asm> {
1436 let neverHasSideEffects = 1 in {
1437   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1438               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1439   let mayLoad = 1 in
1440   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1441               (ins DstRC:$src1, x86memop:$src),
1442               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1443 } // neverHasSideEffects = 1
1444 }
1445
1446 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1447                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1448                                 VEX_LIG;
1449 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1450                                 "cvttss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1451                                 VEX_W, VEX_LIG;
1452 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1453                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD, VEX,
1454                                 VEX_LIG;
1455 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1456                                 "cvttsd2si\t{$src, $dst|$dst, $src}">, XD,
1457                                 VEX, VEX_W, VEX_LIG;
1458
1459 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1460 // register, but the same isn't true when only using memory operands,
1461 // provide other assembly "l" and "q" forms to address this explicitly
1462 // where appropriate to do so.
1463 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">, XS,
1464                                   VEX_4V, VEX_LIG;
1465 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">, XS,
1466                                   VEX_4V, VEX_W, VEX_LIG;
1467 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">, XD,
1468                                   VEX_4V, VEX_LIG;
1469 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">, XD,
1470                                   VEX_4V, VEX_LIG;
1471 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">, XD,
1472                                   VEX_4V, VEX_W, VEX_LIG;
1473
1474 let Predicates = [HasAVX], AddedComplexity = 1 in {
1475   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1476             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1477   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1478             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1479   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1480             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1481   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1482             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1483
1484   def : Pat<(f32 (sint_to_fp GR32:$src)),
1485             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1486   def : Pat<(f32 (sint_to_fp GR64:$src)),
1487             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1488   def : Pat<(f64 (sint_to_fp GR32:$src)),
1489             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1490   def : Pat<(f64 (sint_to_fp GR64:$src)),
1491             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1492 }
1493
1494 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1495                       "cvttss2si\t{$src, $dst|$dst, $src}">, XS;
1496 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1497                       "cvttss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1498 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1499                       "cvttsd2si\t{$src, $dst|$dst, $src}">, XD;
1500 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1501                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1502 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1503                       "cvtsi2ss\t{$src, $dst|$dst, $src}">, XS;
1504 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1505                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1506 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1507                       "cvtsi2sd\t{$src, $dst|$dst, $src}">, XD;
1508 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1509                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}">, XD, REX_W;
1510
1511 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1512 // and/or XMM operand(s).
1513
1514 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1515                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1516                          string asm> {
1517   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1518               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1519               [(set DstRC:$dst, (Int SrcRC:$src))]>;
1520   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1521               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1522               [(set DstRC:$dst, (Int (ld_frag addr:$src)))]>;
1523 }
1524
1525 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1526                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1527                     PatFrag ld_frag, string asm, bit Is2Addr = 1> {
1528   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1529               !if(Is2Addr,
1530                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1531                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1532               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))]>;
1533   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1534               (ins DstRC:$src1, x86memop:$src2),
1535               !if(Is2Addr,
1536                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1537                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1538               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))]>;
1539 }
1540
1541 defm Int_VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1542                       f128mem, load, "cvtsd2si">, XD, VEX;
1543 defm Int_VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1544                       int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si">,
1545                       XD, VEX, VEX_W;
1546
1547 // FIXME: The asm matcher has a hack to ignore instructions with _Int and Int_
1548 // Get rid of this hack or rename the intrinsics, there are several
1549 // intructions that only match with the intrinsic form, why create duplicates
1550 // to let them be recognized by the assembler?
1551 defm VCVTSD2SI     : sse12_cvt_s_np<0x2D, FR64, GR32, f64mem,
1552                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_LIG;
1553 defm VCVTSD2SI64   : sse12_cvt_s_np<0x2D, FR64, GR64, f64mem,
1554                       "cvtsd2si\t{$src, $dst|$dst, $src}">, XD, VEX, VEX_W,
1555                       VEX_LIG;
1556
1557 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1558                 f128mem, load, "cvtsd2si{l}">, XD;
1559 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1560                   f128mem, load, "cvtsd2si{q}">, XD, REX_W;
1561
1562
1563 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1564           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss", 0>, XS, VEX_4V;
1565 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1566           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss", 0>, XS, VEX_4V,
1567           VEX_W;
1568 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1569           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd", 0>, XD, VEX_4V;
1570 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1571           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd", 0>, XD,
1572           VEX_4V, VEX_W;
1573
1574 let Constraints = "$src1 = $dst" in {
1575   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1576                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1577                         "cvtsi2ss">, XS;
1578   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1579                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1580                         "cvtsi2ss{q}">, XS, REX_W;
1581   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1582                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1583                         "cvtsi2sd">, XD;
1584   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1585                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1586                         "cvtsi2sd">, XD, REX_W;
1587 }
1588
1589 /// SSE 1 Only
1590
1591 // Aliases for intrinsics
1592 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1593                                     f32mem, load, "cvttss2si">, XS, VEX;
1594 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1595                                     int_x86_sse_cvttss2si64, f32mem, load,
1596                                     "cvttss2si">, XS, VEX, VEX_W;
1597 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1598                                     f128mem, load, "cvttsd2si">, XD, VEX;
1599 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1600                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1601                                     "cvttsd2si">, XD, VEX, VEX_W;
1602 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1603                                     f32mem, load, "cvttss2si">, XS;
1604 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1605                                     int_x86_sse_cvttss2si64, f32mem, load,
1606                                     "cvttss2si{q}">, XS, REX_W;
1607 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1608                                     f128mem, load, "cvttsd2si">, XD;
1609 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1610                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1611                                     "cvttsd2si{q}">, XD, REX_W;
1612
1613 let Pattern = []<dag> in {
1614 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1615                                "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS,
1616                                VEX, VEX_LIG;
1617 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1618                                "cvtss2si\t{$src, $dst|$dst, $src}">, XS, VEX,
1619                                VEX_W, VEX_LIG;
1620 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1621                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1622                                SSEPackedSingle>, TB, VEX;
1623 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1624                                "cvtdq2ps\t{$src, $dst|$dst, $src}",
1625                                SSEPackedSingle>, TB, VEX;
1626 }
1627
1628 let Pattern = []<dag> in {
1629 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1630                           "cvtss2si{l}\t{$src, $dst|$dst, $src}">, XS;
1631 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1632                           "cvtss2si{q}\t{$src, $dst|$dst, $src}">, XS, REX_W;
1633 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1634                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1635                             SSEPackedSingle>, TB; /* PD SSE3 form is avaiable */
1636 }
1637
1638 let Predicates = [HasAVX] in {
1639   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1640             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1641   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1642             (VCVTSS2SIrm addr:$src)>;
1643   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1644             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1645   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1646             (VCVTSS2SI64rm addr:$src)>;
1647 }
1648
1649 let Predicates = [HasSSE1] in {
1650   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1651             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1652   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1653             (CVTSS2SIrm addr:$src)>;
1654   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1655             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1656   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1657             (CVTSS2SI64rm addr:$src)>;
1658 }
1659
1660 /// SSE 2 Only
1661
1662 // Convert scalar double to scalar single
1663 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1664                        (ins FR64:$src1, FR64:$src2),
1665                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
1666                       VEX_4V, VEX_LIG;
1667 let mayLoad = 1 in
1668 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1669                        (ins FR64:$src1, f64mem:$src2),
1670                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1671                       []>, XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1672
1673 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1674           Requires<[HasAVX]>;
1675
1676 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1677                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1678                       [(set FR32:$dst, (fround FR64:$src))]>;
1679 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1680                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1681                       [(set FR32:$dst, (fround (loadf64 addr:$src)))]>, XD,
1682                   Requires<[HasSSE2, OptForSize]>;
1683
1684 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1685                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss", 0>,
1686                       XS, VEX_4V;
1687 let Constraints = "$src1 = $dst" in
1688 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1689                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss">, XS;
1690
1691 // Convert scalar single to scalar double
1692 // SSE2 instructions with XS prefix
1693 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1694                     (ins FR32:$src1, FR32:$src2),
1695                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1696                     []>, XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1697 let mayLoad = 1 in
1698 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1699                     (ins FR32:$src1, f32mem:$src2),
1700                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1701                     []>, XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1702
1703 let Predicates = [HasAVX] in {
1704   def : Pat<(f64 (fextend FR32:$src)),
1705             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1706   def : Pat<(fextend (loadf32 addr:$src)),
1707             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1708   def : Pat<(extloadf32 addr:$src),
1709             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1710 }
1711
1712 def : Pat<(extloadf32 addr:$src),
1713           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1714           Requires<[HasAVX, OptForSpeed]>;
1715
1716 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1717                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1718                    [(set FR64:$dst, (fextend FR32:$src))]>, XS,
1719                  Requires<[HasSSE2]>;
1720 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1721                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1722                    [(set FR64:$dst, (extloadf32 addr:$src))]>, XS,
1723                  Requires<[HasSSE2, OptForSize]>;
1724
1725 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1726 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1727 // combine.
1728 // Since these loads aren't folded into the fextend, we have to match it
1729 // explicitly here.
1730 def : Pat<(fextend (loadf32 addr:$src)),
1731           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1732 def : Pat<(extloadf32 addr:$src),
1733           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1734
1735 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1736                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1737                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1738                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1739                                        VR128:$src2))]>, XS, VEX_4V,
1740                     Requires<[HasAVX]>;
1741 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1742                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1743                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1744                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1745                                        (load addr:$src2)))]>, XS, VEX_4V,
1746                     Requires<[HasAVX]>;
1747 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1748 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1749                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1750                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1751                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1752                                        VR128:$src2))]>, XS,
1753                     Requires<[HasSSE2]>;
1754 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1755                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1756                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1757                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1758                                        (load addr:$src2)))]>, XS,
1759                     Requires<[HasSSE2]>;
1760 }
1761
1762 // Convert doubleword to packed single/double fp
1763 // SSE2 instructions without OpSize prefix
1764 def Int_VCVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1765                        "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1766                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1767                      TB, VEX, Requires<[HasAVX]>;
1768 def Int_VCVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1769                       "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1770                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1771                                         (bitconvert (memopv2i64 addr:$src))))]>,
1772                      TB, VEX, Requires<[HasAVX]>;
1773 def Int_CVTDQ2PSrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1774                        "cvtdq2ps\t{$src, $dst|$dst, $src}",
1775                        [(set VR128:$dst, (int_x86_sse2_cvtdq2ps VR128:$src))]>,
1776                      TB, Requires<[HasSSE2]>;
1777 def Int_CVTDQ2PSrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
1778                       "cvtdq2ps\t{$src, $dst|$dst, $src}",
1779                       [(set VR128:$dst, (int_x86_sse2_cvtdq2ps
1780                                         (bitconvert (memopv2i64 addr:$src))))]>,
1781                      TB, Requires<[HasSSE2]>;
1782
1783 // FIXME: why the non-intrinsic version is described as SSE3?
1784 // SSE2 instructions with XS prefix
1785 def Int_VCVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1786                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1787                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1788                      XS, VEX, Requires<[HasAVX]>;
1789 def Int_VCVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1790                        "vcvtdq2pd\t{$src, $dst|$dst, $src}",
1791                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1792                                         (bitconvert (memopv2i64 addr:$src))))]>,
1793                      XS, VEX, Requires<[HasAVX]>;
1794 def Int_CVTDQ2PDrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
1796                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))]>,
1797                      XS, Requires<[HasSSE2]>;
1798 def Int_CVTDQ2PDrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
1799                      "cvtdq2pd\t{$src, $dst|$dst, $src}",
1800                      [(set VR128:$dst, (int_x86_sse2_cvtdq2pd
1801                                         (bitconvert (memopv2i64 addr:$src))))]>,
1802                      XS, Requires<[HasSSE2]>;
1803
1804
1805 // Convert packed single/double fp to doubleword
1806 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1807                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1808 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1809                        "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1810 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1811                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1812 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1813                         "cvtps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1814 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1815                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1816 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1817                      "cvtps2dq\t{$src, $dst|$dst, $src}", []>;
1818
1819 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1820                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1821                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>,
1822                         VEX;
1823 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1824                          (ins f128mem:$src),
1825                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1826                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1827                                             (memop addr:$src)))]>, VEX;
1828 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1829                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1830                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))]>;
1831 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1832                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1833                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1834                                             (memop addr:$src)))]>;
1835
1836 // SSE2 packed instructions with XD prefix
1837 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1838                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1839                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1840                      XD, VEX, Requires<[HasAVX]>;
1841 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1842                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1843                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1844                                           (memop addr:$src)))]>,
1845                      XD, VEX, Requires<[HasAVX]>;
1846 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1847                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1848                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1849                      XD, Requires<[HasSSE2]>;
1850 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1851                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1852                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1853                                           (memop addr:$src)))]>,
1854                      XD, Requires<[HasSSE2]>;
1855
1856
1857 // Convert with truncation packed single/double fp to doubleword
1858 // SSE2 packed instructions with XS prefix
1859 let neverHasSideEffects = 1 in {
1860 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1861                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1862 let mayLoad = 1 in
1863 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1864                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1865 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1866                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1867 let mayLoad = 1 in
1868 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1869                       "cvttps2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1870 } // neverHasSideEffects = 1
1871
1872 def Int_VCVTTPS2DQrr : I<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1873                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1874                         [(set VR128:$dst,
1875                               (int_x86_sse2_cvttps2dq VR128:$src))]>,
1876                       XS, VEX, Requires<[HasAVX]>;
1877 def Int_VCVTTPS2DQrm : I<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1878                         "vcvttps2dq\t{$src, $dst|$dst, $src}",
1879                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1880                                            (memop addr:$src)))]>,
1881                       XS, VEX, Requires<[HasAVX]>;
1882
1883 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1884                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1885                       [(set VR128:$dst,
1886                             (int_x86_sse2_cvttps2dq VR128:$src))]>;
1887 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1888                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1889                       [(set VR128:$dst,
1890                             (int_x86_sse2_cvttps2dq (memop addr:$src)))]>;
1891
1892 let Predicates = [HasAVX] in {
1893   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1894             (Int_VCVTDQ2PSrr VR128:$src)>;
1895   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1896             (VCVTTPS2DQrr VR128:$src)>;
1897   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1898             (VCVTDQ2PSYrr VR256:$src)>;
1899   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1900             (VCVTTPS2DQYrr VR256:$src)>;
1901 }
1902
1903 let Predicates = [HasSSE2] in {
1904   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1905             (Int_CVTDQ2PSrr VR128:$src)>;
1906   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1907             (CVTTPS2DQrr VR128:$src)>;
1908 }
1909
1910 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1911                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1912                         [(set VR128:$dst,
1913                               (int_x86_sse2_cvttpd2dq VR128:$src))]>, VEX;
1914 let isCodeGenOnly = 1 in
1915 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1916                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1917                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1918                                                (memop addr:$src)))]>, VEX;
1919 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1920                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1921                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))]>;
1922 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1923                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1924                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1925                                         (memop addr:$src)))]>;
1926
1927 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1928 // register, but the same isn't true when using memory operands instead.
1929 // Provide other assembly rr and rm forms to address this explicitly.
1930 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1931                           "cvttpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1932
1933 // XMM only
1934 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1935                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1936 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1937                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1938
1939 // YMM only
1940 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1941                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
1942 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1943                          "cvttpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1944
1945 // Convert packed single to packed double
1946 let Predicates = [HasAVX] in {
1947                   // SSE2 instructions without OpSize prefix
1948 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1949                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1950 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1951                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1952 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1953                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1954 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1955                      "vcvtps2pd\t{$src, $dst|$dst, $src}", []>, TB, VEX;
1956 }
1957 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1958                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1959 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1960                        "cvtps2pd\t{$src, $dst|$dst, $src}", []>, TB;
1961
1962 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1963                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1964                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1965                      TB, VEX, Requires<[HasAVX]>;
1966 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1967                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
1968                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1969                                           (load addr:$src)))]>,
1970                      TB, VEX, Requires<[HasAVX]>;
1971 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1972                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1973                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))]>,
1974                      TB, Requires<[HasSSE2]>;
1975 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1976                        "cvtps2pd\t{$src, $dst|$dst, $src}",
1977                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
1978                                           (load addr:$src)))]>,
1979                      TB, Requires<[HasSSE2]>;
1980
1981 // Convert packed double to packed single
1982 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1983 // register, but the same isn't true when using memory operands instead.
1984 // Provide other assembly rr and rm forms to address this explicitly.
1985 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1986                        "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1987 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1988                          "cvtpd2ps\t{$src, $dst|$dst, $src}", []>, VEX;
1989
1990 // XMM only
1991 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1992                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1993 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1994                         "cvtpd2psx\t{$src, $dst|$dst, $src}", []>, VEX;
1995
1996 // YMM only
1997 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1998                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX;
1999 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2000                         "cvtpd2psy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
2001 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2002                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
2003 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2004                      "cvtpd2ps\t{$src, $dst|$dst, $src}", []>;
2005
2006
2007 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2008                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2009                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2010 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2011                          (ins f128mem:$src),
2012                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2013                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2014                                             (memop addr:$src)))]>;
2015 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2016                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2017                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))]>;
2018 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2019                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2020                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2021                                             (memop addr:$src)))]>;
2022
2023 // AVX 256-bit register conversion intrinsics
2024 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2025 // whenever possible to avoid declaring two versions of each one.
2026 def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2027           (VCVTDQ2PSYrr VR256:$src)>;
2028 def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2029           (VCVTDQ2PSYrm addr:$src)>;
2030
2031 def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2032           (VCVTPD2PSYrr VR256:$src)>;
2033 def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2034           (VCVTPD2PSYrm addr:$src)>;
2035
2036 def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2037           (VCVTPS2DQYrr VR256:$src)>;
2038 def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2039           (VCVTPS2DQYrm addr:$src)>;
2040
2041 def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2042           (VCVTPS2PDYrr VR128:$src)>;
2043 def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2044           (VCVTPS2PDYrm addr:$src)>;
2045
2046 def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2047           (VCVTTPD2DQYrr VR256:$src)>;
2048 def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2049           (VCVTTPD2DQYrm addr:$src)>;
2050
2051 def : Pat<(int_x86_avx_cvtt_ps2dq_256 VR256:$src),
2052           (VCVTTPS2DQYrr VR256:$src)>;
2053 def : Pat<(int_x86_avx_cvtt_ps2dq_256 (memopv8f32 addr:$src)),
2054           (VCVTTPS2DQYrm addr:$src)>;
2055
2056 // Match fround and fextend for 128/256-bit conversions
2057 def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2058           (VCVTPD2PSYrr VR256:$src)>;
2059 def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2060           (VCVTPD2PSYrm addr:$src)>;
2061
2062 def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2063           (VCVTPS2PDYrr VR128:$src)>;
2064 def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2065           (VCVTPS2PDYrm addr:$src)>;
2066
2067 //===----------------------------------------------------------------------===//
2068 // SSE 1 & 2 - Compare Instructions
2069 //===----------------------------------------------------------------------===//
2070
2071 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2072 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2073                             SDNode OpNode, ValueType VT, PatFrag ld_frag,
2074                             string asm, string asm_alt> {
2075   def rr : SIi8<0xC2, MRMSrcReg,
2076                 (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2077                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))]>;
2078   def rm : SIi8<0xC2, MRMSrcMem,
2079                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, SSECC:$cc), asm,
2080                 [(set RC:$dst, (OpNode (VT RC:$src1),
2081                                          (ld_frag addr:$src2), imm:$cc))]>;
2082
2083   // Accept explicit immediate argument form instead of comparison code.
2084   let neverHasSideEffects = 1 in {
2085     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2086                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, []>;
2087     let mayLoad = 1 in
2088     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2089                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, []>;
2090   }
2091 }
2092
2093 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2094                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2095                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2096                  XS, VEX_4V, VEX_LIG;
2097 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2098                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2099                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}">,
2100                  XD, VEX_4V, VEX_LIG;
2101
2102 let Constraints = "$src1 = $dst" in {
2103   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, X86cmpss, f32, loadf32,
2104                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2105                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2106                   XS;
2107   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, X86cmpsd, f64, loadf64,
2108                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2109                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}">,
2110                   XD;
2111 }
2112
2113 multiclass sse12_cmp_scalar_int<RegisterClass RC, X86MemOperand x86memop,
2114                          Intrinsic Int, string asm> {
2115   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2116                       (ins VR128:$src1, VR128:$src, SSECC:$cc), asm,
2117                         [(set VR128:$dst, (Int VR128:$src1,
2118                                                VR128:$src, imm:$cc))]>;
2119   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2120                       (ins VR128:$src1, f32mem:$src, SSECC:$cc), asm,
2121                         [(set VR128:$dst, (Int VR128:$src1,
2122                                                (load addr:$src), imm:$cc))]>;
2123 }
2124
2125 // Aliases to match intrinsics which expect XMM operand(s).
2126 defm Int_VCMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2127                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}">,
2128                      XS, VEX_4V;
2129 defm Int_VCMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2130                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}">,
2131                      XD, VEX_4V;
2132 let Constraints = "$src1 = $dst" in {
2133   defm Int_CMPSS  : sse12_cmp_scalar_int<VR128, f32mem, int_x86_sse_cmp_ss,
2134                        "cmp${cc}ss\t{$src, $dst|$dst, $src}">, XS;
2135   defm Int_CMPSD  : sse12_cmp_scalar_int<VR128, f64mem, int_x86_sse2_cmp_sd,
2136                        "cmp${cc}sd\t{$src, $dst|$dst, $src}">, XD;
2137 }
2138
2139
2140 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2141 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2142                             ValueType vt, X86MemOperand x86memop,
2143                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2144   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2145                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2146                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))], d>;
2147   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2148                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2149                      [(set EFLAGS, (OpNode (vt RC:$src1),
2150                                            (ld_frag addr:$src2)))], d>;
2151 }
2152
2153 let Defs = [EFLAGS] in {
2154   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2155                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2156   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2157                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2158                                   VEX_LIG;
2159   let Pattern = []<dag> in {
2160     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2161                                     "comiss", SSEPackedSingle>, TB, VEX,
2162                                     VEX_LIG;
2163     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2164                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2165                                     VEX_LIG;
2166   }
2167
2168   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2169                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2170   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2171                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2172
2173   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2174                             load, "comiss", SSEPackedSingle>, TB, VEX;
2175   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2176                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2177   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2178                                   "ucomiss", SSEPackedSingle>, TB;
2179   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2180                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2181
2182   let Pattern = []<dag> in {
2183     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2184                                     "comiss", SSEPackedSingle>, TB;
2185     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2186                                     "comisd", SSEPackedDouble>, TB, OpSize;
2187   }
2188
2189   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2190                               load, "ucomiss", SSEPackedSingle>, TB;
2191   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2192                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2193
2194   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2195                                   "comiss", SSEPackedSingle>, TB;
2196   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2197                                   "comisd", SSEPackedDouble>, TB, OpSize;
2198 } // Defs = [EFLAGS]
2199
2200 // sse12_cmp_packed - sse 1 & 2 compared packed instructions
2201 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2202                             Intrinsic Int, string asm, string asm_alt,
2203                             Domain d> {
2204   let isAsmParserOnly = 1 in {
2205     def rri : PIi8<0xC2, MRMSrcReg,
2206                (outs RC:$dst), (ins RC:$src1, RC:$src2, SSECC:$cc), asm,
2207                [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))], d>;
2208     def rmi : PIi8<0xC2, MRMSrcMem,
2209                (outs RC:$dst), (ins RC:$src1, f128mem:$src2, SSECC:$cc), asm,
2210                [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))], d>;
2211   }
2212
2213   // Accept explicit immediate argument form instead of comparison code.
2214   def rri_alt : PIi8<0xC2, MRMSrcReg,
2215              (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2216              asm_alt, [], d>;
2217   def rmi_alt : PIi8<0xC2, MRMSrcMem,
2218              (outs RC:$dst), (ins RC:$src1, f128mem:$src2, i8imm:$cc),
2219              asm_alt, [], d>;
2220 }
2221
2222 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2223                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2224                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2225                SSEPackedSingle>, TB, VEX_4V;
2226 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2227                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2228                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2229                SSEPackedDouble>, TB, OpSize, VEX_4V;
2230 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_ps_256,
2231                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2232                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2233                SSEPackedSingle>, TB, VEX_4V;
2234 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, int_x86_avx_cmp_pd_256,
2235                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2236                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2237                SSEPackedDouble>, TB, OpSize, VEX_4V;
2238 let Constraints = "$src1 = $dst" in {
2239   defm CMPPS : sse12_cmp_packed<VR128, f128mem, int_x86_sse_cmp_ps,
2240                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2241                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2242                  SSEPackedSingle>, TB;
2243   defm CMPPD : sse12_cmp_packed<VR128, f128mem, int_x86_sse2_cmp_pd,
2244                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2245                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2246                  SSEPackedDouble>, TB, OpSize;
2247 }
2248
2249 let Predicates = [HasAVX] in {
2250 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2251           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2252 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2253           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2254 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2255           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2256 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2257           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2258
2259 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2260           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2261 def : Pat<(v8i32 (X86cmpps (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2262           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2263 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2264           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2265 def : Pat<(v4i64 (X86cmppd (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2266           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2267 }
2268
2269 let Predicates = [HasSSE1] in {
2270 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2271           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2272 def : Pat<(v4i32 (X86cmpps (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2273           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2274 }
2275
2276 let Predicates = [HasSSE2] in {
2277 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2278           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2279 def : Pat<(v2i64 (X86cmppd (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2280           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2281 }
2282
2283 //===----------------------------------------------------------------------===//
2284 // SSE 1 & 2 - Shuffle Instructions
2285 //===----------------------------------------------------------------------===//
2286
2287 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2288 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2289                          ValueType vt, string asm, PatFrag mem_frag,
2290                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2291   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2292                    (ins RC:$src1, f128mem:$src2, i8imm:$src3), asm,
2293                    [(set RC:$dst, (vt (shufp:$src3
2294                             RC:$src1, (mem_frag addr:$src2))))], d>;
2295   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2296     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2297                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2298                    [(set RC:$dst,
2299                             (vt (shufp:$src3 RC:$src1, RC:$src2)))], d>;
2300 }
2301
2302 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2303            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2304            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2305 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2306            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2307            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2308 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2309            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2310            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2311 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2312            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2313            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2314
2315 let Constraints = "$src1 = $dst" in {
2316   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2317                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2318                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2319                     TB;
2320   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2321                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2322                     memopv2f64, SSEPackedDouble>, TB, OpSize;
2323 }
2324
2325 let Predicates = [HasAVX] in {
2326   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2327                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2328             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2329   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2330             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2331   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2332                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2333             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2334   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2335             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2336   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2337   // fall back to this for SSE1)
2338   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2339             (VSHUFPSrri VR128:$src2, VR128:$src1,
2340                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2341   // Special unary SHUFPSrri case.
2342   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2343             (VSHUFPSrri VR128:$src1, VR128:$src1,
2344                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2345   // Special binary v4i32 shuffle cases with SHUFPS.
2346   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2347             (VSHUFPSrri VR128:$src1, VR128:$src2,
2348                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2349   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2350                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2351             (VSHUFPSrmi VR128:$src1, addr:$src2,
2352                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2353   // Special unary SHUFPDrri cases.
2354   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2355             (VSHUFPDrri VR128:$src1, VR128:$src1,
2356                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2357   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2358             (VSHUFPDrri VR128:$src1, VR128:$src1,
2359                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2360   // Special binary v2i64 shuffle cases using SHUFPDrri.
2361   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2362             (VSHUFPDrri VR128:$src1, VR128:$src2,
2363                         (SHUFFLE_get_shuf_imm VR128:$src3))>;
2364
2365   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2366                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2367             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2368   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2369                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2370             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2371   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2372             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2373   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2374             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2375
2376   // 256-bit patterns
2377   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2378             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2379   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2380                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2381             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2382
2383   def : Pat<(v8f32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2384             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2385   def : Pat<(v8f32 (X86Shufp VR256:$src1,
2386                               (memopv8f32 addr:$src2), (i8 imm:$imm))),
2387             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2388
2389   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2390             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2391   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2392                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2393             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2394
2395   def : Pat<(v4f64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2396             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2397   def : Pat<(v4f64 (X86Shufp VR256:$src1,
2398                               (memopv4f64 addr:$src2), (i8 imm:$imm))),
2399             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2400 }
2401
2402 let Predicates = [HasSSE1] in {
2403   def : Pat<(v4f32 (X86Shufp VR128:$src1,
2404                        (memopv4f32 addr:$src2), (i8 imm:$imm))),
2405             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2406   def : Pat<(v4f32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2407             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2408   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2409                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2410             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2411   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2412             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2413   // vector_shuffle v1, v2 <4, 5, 2, 3> using SHUFPSrri (we prefer movsd, but
2414   // fall back to this for SSE1)
2415   def : Pat<(v4f32 (movlp:$src3 VR128:$src1, (v4f32 VR128:$src2))),
2416             (SHUFPSrri VR128:$src2, VR128:$src1,
2417                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2418   // Special unary SHUFPSrri case.
2419   def : Pat<(v4f32 (pshufd:$src3 VR128:$src1, (undef))),
2420             (SHUFPSrri VR128:$src1, VR128:$src1,
2421                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2422 }
2423
2424 let Predicates = [HasSSE2] in {
2425   // Special binary v4i32 shuffle cases with SHUFPS.
2426   def : Pat<(v4i32 (shufp:$src3 VR128:$src1, (v4i32 VR128:$src2))),
2427             (SHUFPSrri VR128:$src1, VR128:$src2,
2428                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2429   def : Pat<(v4i32 (shufp:$src3 VR128:$src1,
2430                                 (bc_v4i32 (memopv2i64 addr:$src2)))),
2431             (SHUFPSrmi VR128:$src1, addr:$src2,
2432                       (SHUFFLE_get_shuf_imm VR128:$src3))>;
2433   // Special unary SHUFPDrri cases.
2434   def : Pat<(v2i64 (pshufd:$src3 VR128:$src1, (undef))),
2435             (SHUFPDrri VR128:$src1, VR128:$src1,
2436                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2437   def : Pat<(v2f64 (pshufd:$src3 VR128:$src1, (undef))),
2438             (SHUFPDrri VR128:$src1, VR128:$src1,
2439                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2440   // Special binary v2i64 shuffle cases using SHUFPDrri.
2441   def : Pat<(v2i64 (shufp:$src3 VR128:$src1, VR128:$src2)),
2442             (SHUFPDrri VR128:$src1, VR128:$src2,
2443                        (SHUFFLE_get_shuf_imm VR128:$src3))>;
2444   // Generic SHUFPD patterns
2445   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2446                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2447             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2448   def : Pat<(v2f64 (X86Shufp VR128:$src1,
2449                        (memopv2f64 addr:$src2), (i8 imm:$imm))),
2450             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2451   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2452             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2453   def : Pat<(v2f64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2454             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2455 }
2456
2457 //===----------------------------------------------------------------------===//
2458 // SSE 1 & 2 - Unpack Instructions
2459 //===----------------------------------------------------------------------===//
2460
2461 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2462 multiclass sse12_unpack_interleave<bits<8> opc, PatFrag OpNode, ValueType vt,
2463                                    PatFrag mem_frag, RegisterClass RC,
2464                                    X86MemOperand x86memop, string asm,
2465                                    Domain d> {
2466     def rr : PI<opc, MRMSrcReg,
2467                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2468                 asm, [(set RC:$dst,
2469                            (vt (OpNode RC:$src1, RC:$src2)))], d>;
2470     def rm : PI<opc, MRMSrcMem,
2471                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2472                 asm, [(set RC:$dst,
2473                            (vt (OpNode RC:$src1,
2474                                        (mem_frag addr:$src2))))], d>;
2475 }
2476
2477 let AddedComplexity = 10 in {
2478   defm VUNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2479         VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2480                        SSEPackedSingle>, TB, VEX_4V;
2481   defm VUNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2482         VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2483                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2484   defm VUNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2485         VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                        SSEPackedSingle>, TB, VEX_4V;
2487   defm VUNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2488         VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2489                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2490
2491   defm VUNPCKHPSY: sse12_unpack_interleave<0x15, unpckh, v8f32, memopv8f32,
2492         VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2493                        SSEPackedSingle>, TB, VEX_4V;
2494   defm VUNPCKHPDY: sse12_unpack_interleave<0x15, unpckh, v4f64, memopv4f64,
2495         VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2496                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2497   defm VUNPCKLPSY: sse12_unpack_interleave<0x14, unpckl, v8f32, memopv8f32,
2498         VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2499                        SSEPackedSingle>, TB, VEX_4V;
2500   defm VUNPCKLPDY: sse12_unpack_interleave<0x14, unpckl, v4f64, memopv4f64,
2501         VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2502                        SSEPackedDouble>, TB, OpSize, VEX_4V;
2503
2504   let Constraints = "$src1 = $dst" in {
2505     defm UNPCKHPS: sse12_unpack_interleave<0x15, unpckh, v4f32, memopv4f32,
2506           VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2507                          SSEPackedSingle>, TB;
2508     defm UNPCKHPD: sse12_unpack_interleave<0x15, unpckh, v2f64, memopv2f64,
2509           VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2510                          SSEPackedDouble>, TB, OpSize;
2511     defm UNPCKLPS: sse12_unpack_interleave<0x14, unpckl, v4f32, memopv4f32,
2512           VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2513                          SSEPackedSingle>, TB;
2514     defm UNPCKLPD: sse12_unpack_interleave<0x14, unpckl, v2f64, memopv2f64,
2515           VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2516                          SSEPackedDouble>, TB, OpSize;
2517   } // Constraints = "$src1 = $dst"
2518 } // AddedComplexity
2519
2520 let Predicates = [HasSSE1] in {
2521   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2522             (UNPCKLPSrm VR128:$src1, addr:$src2)>;
2523   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2524             (UNPCKLPSrr VR128:$src1, VR128:$src2)>;
2525   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2526             (UNPCKHPSrm VR128:$src1, addr:$src2)>;
2527   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2528             (UNPCKHPSrr VR128:$src1, VR128:$src2)>;
2529 }
2530
2531 let Predicates = [HasSSE2] in {
2532   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2533             (UNPCKLPDrm VR128:$src1, addr:$src2)>;
2534   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2535             (UNPCKLPDrr VR128:$src1, VR128:$src2)>;
2536   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2537             (UNPCKHPDrm VR128:$src1, addr:$src2)>;
2538   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2539             (UNPCKHPDrr VR128:$src1, VR128:$src2)>;
2540
2541   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2542   // problem is during lowering, where it's not possible to recognize the load
2543   // fold cause it has two uses through a bitcast. One use disappears at isel
2544   // time and the fold opportunity reappears.
2545   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2546             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2547
2548   let AddedComplexity = 10 in
2549   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2550             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2551 }
2552
2553 let Predicates = [HasAVX] in {
2554   def : Pat<(v4f32 (X86Unpckl VR128:$src1, (memopv4f32 addr:$src2))),
2555             (VUNPCKLPSrm VR128:$src1, addr:$src2)>;
2556   def : Pat<(v4f32 (X86Unpckl VR128:$src1, VR128:$src2)),
2557             (VUNPCKLPSrr VR128:$src1, VR128:$src2)>;
2558   def : Pat<(v4f32 (X86Unpckh VR128:$src1, (memopv4f32 addr:$src2))),
2559             (VUNPCKHPSrm VR128:$src1, addr:$src2)>;
2560   def : Pat<(v4f32 (X86Unpckh VR128:$src1, VR128:$src2)),
2561             (VUNPCKHPSrr VR128:$src1, VR128:$src2)>;
2562
2563   def : Pat<(v8f32 (X86Unpckl VR256:$src1, (memopv8f32 addr:$src2))),
2564             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2565   def : Pat<(v8f32 (X86Unpckl VR256:$src1, VR256:$src2)),
2566             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2567   def : Pat<(v8f32 (X86Unpckh VR256:$src1, (memopv8f32 addr:$src2))),
2568             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2569   def : Pat<(v8f32 (X86Unpckh VR256:$src1, VR256:$src2)),
2570             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2571
2572   def : Pat<(v2f64 (X86Unpckl VR128:$src1, (memopv2f64 addr:$src2))),
2573             (VUNPCKLPDrm VR128:$src1, addr:$src2)>;
2574   def : Pat<(v2f64 (X86Unpckl VR128:$src1, VR128:$src2)),
2575             (VUNPCKLPDrr VR128:$src1, VR128:$src2)>;
2576   def : Pat<(v2f64 (X86Unpckh VR128:$src1, (memopv2f64 addr:$src2))),
2577             (VUNPCKHPDrm VR128:$src1, addr:$src2)>;
2578   def : Pat<(v2f64 (X86Unpckh VR128:$src1, VR128:$src2)),
2579             (VUNPCKHPDrr VR128:$src1, VR128:$src2)>;
2580
2581   def : Pat<(v4f64 (X86Unpckl VR256:$src1, (memopv4f64 addr:$src2))),
2582             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2583   def : Pat<(v4f64 (X86Unpckl VR256:$src1, VR256:$src2)),
2584             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2585   def : Pat<(v4f64 (X86Unpckh VR256:$src1, (memopv4f64 addr:$src2))),
2586             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2587   def : Pat<(v4f64 (X86Unpckh VR256:$src1, VR256:$src2)),
2588             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2589
2590   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2591   // problem is during lowering, where it's not possible to recognize the load
2592   // fold cause it has two uses through a bitcast. One use disappears at isel
2593   // time and the fold opportunity reappears.
2594   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2595             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2596   let AddedComplexity = 10 in
2597   def : Pat<(splat_lo (v2f64 VR128:$src), (undef)),
2598             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2599 }
2600
2601 //===----------------------------------------------------------------------===//
2602 // SSE 1 & 2 - Extract Floating-Point Sign mask
2603 //===----------------------------------------------------------------------===//
2604
2605 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2606 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2607                                 Domain d> {
2608   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2609                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2610                      [(set GR32:$dst, (Int RC:$src))], d>;
2611   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2612                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], d>, REX_W;
2613 }
2614
2615 let Predicates = [HasAVX] in {
2616   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2617                                         "movmskps", SSEPackedSingle>, TB, VEX;
2618   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2619                                         "movmskpd", SSEPackedDouble>, TB,
2620                                         OpSize, VEX;
2621   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2622                                         "movmskps", SSEPackedSingle>, TB, VEX;
2623   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2624                                         "movmskpd", SSEPackedDouble>, TB,
2625                                         OpSize, VEX;
2626
2627   def : Pat<(i32 (X86fgetsign FR32:$src)),
2628             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2629                                           sub_ss))>;
2630   def : Pat<(i64 (X86fgetsign FR32:$src)),
2631             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2632                                           sub_ss))>;
2633   def : Pat<(i32 (X86fgetsign FR64:$src)),
2634             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2635                                           sub_sd))>;
2636   def : Pat<(i64 (X86fgetsign FR64:$src)),
2637             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2638                                           sub_sd))>;
2639
2640   // Assembler Only
2641   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2642              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2643   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2644              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2645              OpSize, VEX;
2646   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2647              "movmskps\t{$src, $dst|$dst, $src}", [], SSEPackedSingle>, TB, VEX;
2648   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2649              "movmskpd\t{$src, $dst|$dst, $src}", [], SSEPackedDouble>, TB,
2650              OpSize, VEX;
2651 }
2652
2653 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2654                                      SSEPackedSingle>, TB;
2655 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2656                                      SSEPackedDouble>, TB, OpSize;
2657
2658 def : Pat<(i32 (X86fgetsign FR32:$src)),
2659           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2660                                        sub_ss))>, Requires<[HasSSE1]>;
2661 def : Pat<(i64 (X86fgetsign FR32:$src)),
2662           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2663                                        sub_ss))>, Requires<[HasSSE1]>;
2664 def : Pat<(i32 (X86fgetsign FR64:$src)),
2665           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2666                                        sub_sd))>, Requires<[HasSSE2]>;
2667 def : Pat<(i64 (X86fgetsign FR64:$src)),
2668           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2669                                        sub_sd))>, Requires<[HasSSE2]>;
2670
2671 //===---------------------------------------------------------------------===//
2672 // SSE2 - Packed Integer Logical Instructions
2673 //===---------------------------------------------------------------------===//
2674
2675 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2676
2677 /// PDI_binop_rm - Simple SSE2 binary operator.
2678 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2679                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2680                         X86MemOperand x86memop, bit IsCommutable = 0,
2681                         bit Is2Addr = 1> {
2682   let isCommutable = IsCommutable in
2683   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2684        (ins RC:$src1, RC:$src2),
2685        !if(Is2Addr,
2686            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2687            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2688        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>;
2689   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2690        (ins RC:$src1, x86memop:$src2),
2691        !if(Is2Addr,
2692            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2693            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2694        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2695                                      (bitconvert (memop_frag addr:$src2)))))]>;
2696 }
2697 } // ExeDomain = SSEPackedInt
2698
2699 // These are ordered here for pattern ordering requirements with the fp versions
2700
2701 let Predicates = [HasAVX] in {
2702 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2703                           i128mem, 1, 0>, VEX_4V;
2704 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2705                           i128mem, 1, 0>, VEX_4V;
2706 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2707                           i128mem, 1, 0>, VEX_4V;
2708 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2709                           i128mem, 0, 0>, VEX_4V;
2710 }
2711
2712 let Constraints = "$src1 = $dst" in {
2713 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2714                          i128mem, 1>;
2715 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2716                          i128mem, 1>;
2717 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2718                          i128mem, 1>;
2719 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2720                           i128mem, 0>;
2721 } // Constraints = "$src1 = $dst"
2722
2723 let Predicates = [HasAVX2] in {
2724 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2725                            i256mem, 1, 0>, VEX_4V;
2726 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2727                            i256mem, 1, 0>, VEX_4V;
2728 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2729                            i256mem, 1, 0>, VEX_4V;
2730 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2731                             i256mem, 0, 0>, VEX_4V;
2732 }
2733
2734 //===----------------------------------------------------------------------===//
2735 // SSE 1 & 2 - Logical Instructions
2736 //===----------------------------------------------------------------------===//
2737
2738 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2739 ///
2740 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2741                                        SDNode OpNode> {
2742   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2743               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, 0>, TB, VEX_4V;
2744
2745   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2746         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, 0>, TB, OpSize, VEX_4V;
2747
2748   let Constraints = "$src1 = $dst" in {
2749     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2750                 f32, f128mem, memopfsf32, SSEPackedSingle>, TB;
2751
2752     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2753                 f64, f128mem, memopfsf64, SSEPackedDouble>, TB, OpSize;
2754   }
2755 }
2756
2757 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2758 let mayLoad = 0 in {
2759   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand>;
2760   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for>;
2761   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor>;
2762 }
2763
2764 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2765   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef>;
2766
2767 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2768 ///
2769 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2770                                    SDNode OpNode> {
2771   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2772   // are all promoted to v2i64, and the patterns are covered by the int
2773   // version. This is needed in SSE only, because v2i64 isn't supported on
2774   // SSE1, but only on SSE2.
2775   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2776        !strconcat(OpcodeStr, "ps"), f128mem, [],
2777        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2778                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2779
2780   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2781        !strconcat(OpcodeStr, "pd"), f128mem,
2782        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2783                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2784        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2785                                  (memopv2i64 addr:$src2)))], 0>,
2786                                                  TB, OpSize, VEX_4V;
2787   let Constraints = "$src1 = $dst" in {
2788     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2789          !strconcat(OpcodeStr, "ps"), f128mem,
2790          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2791          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2792                                    (memopv2i64 addr:$src2)))]>, TB;
2793
2794     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2795          !strconcat(OpcodeStr, "pd"), f128mem,
2796          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2797                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2798          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2799                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2800   }
2801 }
2802
2803 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2804 ///
2805 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2806                                      SDNode OpNode> {
2807     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2808           !strconcat(OpcodeStr, "ps"), f256mem,
2809           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2810           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2811                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2812
2813     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2814           !strconcat(OpcodeStr, "pd"), f256mem,
2815           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2816                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2817           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2818                                     (memopv4i64 addr:$src2)))], 0>,
2819                                     TB, OpSize, VEX_4V;
2820 }
2821
2822 // AVX 256-bit packed logical ops forms
2823 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2824 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2825 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2826 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2827
2828 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2829 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2830 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2831 let isCommutable = 0 in
2832   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2833
2834 //===----------------------------------------------------------------------===//
2835 // SSE 1 & 2 - Arithmetic Instructions
2836 //===----------------------------------------------------------------------===//
2837
2838 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2839 /// vector forms.
2840 ///
2841 /// In addition, we also have a special variant of the scalar form here to
2842 /// represent the associated intrinsic operation.  This form is unlike the
2843 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2844 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2845 ///
2846 /// These three forms can each be reg+reg or reg+mem.
2847 ///
2848
2849 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2850 /// classes below
2851 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2852                                   bit Is2Addr = 1> {
2853   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2854                             OpNode, FR32, f32mem, Is2Addr>, XS;
2855   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2856                             OpNode, FR64, f64mem, Is2Addr>, XD;
2857 }
2858
2859 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2860                                    bit Is2Addr = 1> {
2861   let mayLoad = 0 in {
2862   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2863               v4f32, f128mem, memopv4f32, SSEPackedSingle, Is2Addr>, TB;
2864   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2865               v2f64, f128mem, memopv2f64, SSEPackedDouble, Is2Addr>, TB, OpSize;
2866   }
2867 }
2868
2869 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2870                                     SDNode OpNode> {
2871   let mayLoad = 0 in {
2872     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2873                 v8f32, f256mem, memopv8f32, SSEPackedSingle, 0>, TB;
2874     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2875                 v4f64, f256mem, memopv4f64, SSEPackedDouble, 0>, TB, OpSize;
2876   }
2877 }
2878
2879 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2880                                       bit Is2Addr = 1> {
2881   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2882      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32, Is2Addr>, XS;
2883   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2884      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64, Is2Addr>, XD;
2885 }
2886
2887 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2888                                       bit Is2Addr = 1> {
2889   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2890      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2891                                               SSEPackedSingle, Is2Addr>, TB;
2892
2893   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2894      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2895                                       SSEPackedDouble, Is2Addr>, TB, OpSize;
2896 }
2897
2898 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr> {
2899   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2900      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2901       SSEPackedSingle, 0>, TB;
2902
2903   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2904      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2905       SSEPackedDouble, 0>, TB, OpSize;
2906 }
2907
2908 // Binary Arithmetic instructions
2909 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, 0>,
2910             basic_sse12_fp_binop_s_int<0x58, "add", 0>, VEX_4V, VEX_LIG;
2911 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, 0>,
2912             basic_sse12_fp_binop_p_y<0x58, "add", fadd>, VEX_4V;
2913 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, 0>,
2914             basic_sse12_fp_binop_s_int<0x59, "mul", 0>, VEX_4V, VEX_LIG;
2915 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, 0>,
2916             basic_sse12_fp_binop_p_y<0x59, "mul", fmul>, VEX_4V;
2917
2918 let isCommutable = 0 in {
2919   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, 0>,
2920               basic_sse12_fp_binop_s_int<0x5C, "sub", 0>, VEX_4V, VEX_LIG;
2921   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, 0>,
2922               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub>, VEX_4V;
2923   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, 0>,
2924               basic_sse12_fp_binop_s_int<0x5E, "div", 0>, VEX_4V, VEX_LIG;
2925   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, 0>,
2926               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv>, VEX_4V;
2927   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, 0>,
2928               basic_sse12_fp_binop_s_int<0x5F, "max", 0>, VEX_4V, VEX_LIG;
2929   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, 0>,
2930               basic_sse12_fp_binop_p_int<0x5F, "max", 0>,
2931               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax>,
2932               basic_sse12_fp_binop_p_y_int<0x5F, "max">, VEX_4V;
2933   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, 0>,
2934               basic_sse12_fp_binop_s_int<0x5D, "min", 0>, VEX_4V, VEX_LIG;
2935   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, 0>,
2936               basic_sse12_fp_binop_p_int<0x5D, "min", 0>,
2937               basic_sse12_fp_binop_p_y_int<0x5D, "min">,
2938               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin>, VEX_4V;
2939 }
2940
2941 let Constraints = "$src1 = $dst" in {
2942   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd>,
2943              basic_sse12_fp_binop_p<0x58, "add", fadd>,
2944              basic_sse12_fp_binop_s_int<0x58, "add">;
2945   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul>,
2946              basic_sse12_fp_binop_p<0x59, "mul", fmul>,
2947              basic_sse12_fp_binop_s_int<0x59, "mul">;
2948
2949   let isCommutable = 0 in {
2950     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub>,
2951                basic_sse12_fp_binop_p<0x5C, "sub", fsub>,
2952                basic_sse12_fp_binop_s_int<0x5C, "sub">;
2953     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv>,
2954                basic_sse12_fp_binop_p<0x5E, "div", fdiv>,
2955                basic_sse12_fp_binop_s_int<0x5E, "div">;
2956     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax>,
2957                basic_sse12_fp_binop_p<0x5F, "max", X86fmax>,
2958                basic_sse12_fp_binop_s_int<0x5F, "max">,
2959                basic_sse12_fp_binop_p_int<0x5F, "max">;
2960     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin>,
2961                basic_sse12_fp_binop_p<0x5D, "min", X86fmin>,
2962                basic_sse12_fp_binop_s_int<0x5D, "min">,
2963                basic_sse12_fp_binop_p_int<0x5D, "min">;
2964   }
2965 }
2966
2967 /// Unop Arithmetic
2968 /// In addition, we also have a special variant of the scalar form here to
2969 /// represent the associated intrinsic operation.  This form is unlike the
2970 /// plain scalar form, in that it takes an entire vector (instead of a
2971 /// scalar) and leaves the top elements undefined.
2972 ///
2973 /// And, we have a special variant form for a full-vector intrinsic form.
2974
2975 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2976 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2977                           SDNode OpNode, Intrinsic F32Int> {
2978   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2979                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2980                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2981   // For scalar unary operations, fold a load into the operation
2982   // only in OptForSize mode. It eliminates an instruction, but it also
2983   // eliminates a whole-register clobber (the load), so it introduces a
2984   // partial register update condition.
2985   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2986                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2987                 [(set FR32:$dst, (OpNode (load addr:$src)))]>, XS,
2988             Requires<[HasSSE1, OptForSize]>;
2989   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2990                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2991                     [(set VR128:$dst, (F32Int VR128:$src))]>;
2992   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2993                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2994                     [(set VR128:$dst, (F32Int sse_load_f32:$src))]>;
2995 }
2996
2997 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2998 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2999   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3000                 !strconcat(OpcodeStr,
3001                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3002   let mayLoad = 1 in
3003   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3004                 !strconcat(OpcodeStr,
3005                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3006   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3007                 (ins VR128:$src1, ssmem:$src2),
3008                 !strconcat(OpcodeStr,
3009                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3010 }
3011
3012 /// sse1_fp_unop_p - SSE1 unops in packed form.
3013 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3014   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3015               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3016               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))]>;
3017   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3018                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3019                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))]>;
3020 }
3021
3022 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3023 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3024   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3025               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3026               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))]>;
3027   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3028                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3029                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))]>;
3030 }
3031
3032 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3033 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3034                               Intrinsic V4F32Int> {
3035   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3036                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3037                     [(set VR128:$dst, (V4F32Int VR128:$src))]>;
3038   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3039                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3040                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))]>;
3041 }
3042
3043 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3044 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3045                                 Intrinsic V4F32Int> {
3046   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3047                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3048                     [(set VR256:$dst, (V4F32Int VR256:$src))]>;
3049   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3050                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3051                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))]>;
3052 }
3053
3054 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3055 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3056                           SDNode OpNode, Intrinsic F64Int> {
3057   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3058                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3059                 [(set FR64:$dst, (OpNode FR64:$src))]>;
3060   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3061   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3062                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3063                 [(set FR64:$dst, (OpNode (load addr:$src)))]>, XD,
3064             Requires<[HasSSE2, OptForSize]>;
3065   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3066                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3067                     [(set VR128:$dst, (F64Int VR128:$src))]>;
3068   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3069                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3070                     [(set VR128:$dst, (F64Int sse_load_f64:$src))]>;
3071 }
3072
3073 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3074 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3075   let neverHasSideEffects = 1 in {
3076   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3077                !strconcat(OpcodeStr,
3078                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3079   let mayLoad = 1 in
3080   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3081                !strconcat(OpcodeStr,
3082                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3083   }
3084   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3085                (ins VR128:$src1, sdmem:$src2),
3086                !strconcat(OpcodeStr,
3087                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3088 }
3089
3090 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3091 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3092                           SDNode OpNode> {
3093   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3094               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3095               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))]>;
3096   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3097                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3098                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))]>;
3099 }
3100
3101 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3102 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3103   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3104               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3105               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))]>;
3106   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3107                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3108                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))]>;
3109 }
3110
3111 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3112 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3113                               Intrinsic V2F64Int> {
3114   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3115                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3116                     [(set VR128:$dst, (V2F64Int VR128:$src))]>;
3117   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3118                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3119                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))]>;
3120 }
3121
3122 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3123 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3124                                 Intrinsic V2F64Int> {
3125   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3126                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3127                     [(set VR256:$dst, (V2F64Int VR256:$src))]>;
3128   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3129                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3130                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))]>;
3131 }
3132
3133 let Predicates = [HasAVX] in {
3134   // Square root.
3135   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3136                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3137
3138   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt>,
3139                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt>,
3140                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3141                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt>,
3142                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps>,
3143                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd>,
3144                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256>,
3145                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256>,
3146                 VEX;
3147
3148   // Reciprocal approximations. Note that these typically require refinement
3149   // in order to obtain suitable precision.
3150   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3151   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt>,
3152                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt>,
3153                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256>,
3154                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps>, VEX;
3155
3156   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3157   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp>,
3158                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp>,
3159                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256>,
3160                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps>, VEX;
3161 }
3162
3163 let AddedComplexity = 1 in {
3164 def : Pat<(f32 (fsqrt FR32:$src)),
3165           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3166 def : Pat<(f32 (fsqrt (load addr:$src))),
3167           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3168           Requires<[HasAVX, OptForSize]>;
3169 def : Pat<(f64 (fsqrt FR64:$src)),
3170           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3171 def : Pat<(f64 (fsqrt (load addr:$src))),
3172           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3173           Requires<[HasAVX, OptForSize]>;
3174
3175 def : Pat<(f32 (X86frsqrt FR32:$src)),
3176           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3177 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3178           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3179           Requires<[HasAVX, OptForSize]>;
3180
3181 def : Pat<(f32 (X86frcp FR32:$src)),
3182           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3183 def : Pat<(f32 (X86frcp (load addr:$src))),
3184           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3185           Requires<[HasAVX, OptForSize]>;
3186 }
3187
3188 let Predicates = [HasAVX], AddedComplexity = 1 in {
3189   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3190             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3191                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3192                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3193                 sub_ss)>;
3194   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3195             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3196
3197   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3198             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3199                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3200                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3201                 sub_sd)>;
3202   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3203             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3204
3205   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3206             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3207                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3208                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3209                 sub_ss)>;
3210   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3211             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3212
3213   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3214             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3215                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3216                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3217                 sub_ss)>;
3218   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3219             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3220 }
3221
3222 // Square root.
3223 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss>,
3224              sse1_fp_unop_p<0x51, "sqrt",  fsqrt>,
3225              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps>,
3226              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd>,
3227              sse2_fp_unop_p<0x51, "sqrt",  fsqrt>,
3228              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd>;
3229
3230 // Reciprocal approximations. Note that these typically require refinement
3231 // in order to obtain suitable precision.
3232 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss>,
3233              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt>,
3234              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps>;
3235 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss>,
3236              sse1_fp_unop_p<0x53, "rcp", X86frcp>,
3237              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps>;
3238
3239 // There is no f64 version of the reciprocal approximation instructions.
3240
3241 //===----------------------------------------------------------------------===//
3242 // SSE 1 & 2 - Non-temporal stores
3243 //===----------------------------------------------------------------------===//
3244
3245 let AddedComplexity = 400 in { // Prefer non-temporal versions
3246   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3247                        (ins f128mem:$dst, VR128:$src),
3248                        "movntps\t{$src, $dst|$dst, $src}",
3249                        [(alignednontemporalstore (v4f32 VR128:$src),
3250                                                  addr:$dst)]>, VEX;
3251   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3252                        (ins f128mem:$dst, VR128:$src),
3253                        "movntpd\t{$src, $dst|$dst, $src}",
3254                        [(alignednontemporalstore (v2f64 VR128:$src),
3255                                                  addr:$dst)]>, VEX;
3256
3257   let ExeDomain = SSEPackedInt in
3258   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3259                            (ins f128mem:$dst, VR128:$src),
3260                            "movntdq\t{$src, $dst|$dst, $src}",
3261                            [(alignednontemporalstore (v2i64 VR128:$src),
3262                                                      addr:$dst)]>, VEX;
3263
3264   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3265             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3266
3267   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3268                        (ins f256mem:$dst, VR256:$src),
3269                        "movntps\t{$src, $dst|$dst, $src}",
3270                        [(alignednontemporalstore (v8f32 VR256:$src),
3271                                                  addr:$dst)]>, VEX;
3272   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3273                        (ins f256mem:$dst, VR256:$src),
3274                        "movntpd\t{$src, $dst|$dst, $src}",
3275                        [(alignednontemporalstore (v4f64 VR256:$src),
3276                                                  addr:$dst)]>, VEX;
3277   let ExeDomain = SSEPackedInt in
3278   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3279                       (ins f256mem:$dst, VR256:$src),
3280                       "movntdq\t{$src, $dst|$dst, $src}",
3281                       [(alignednontemporalstore (v4i64 VR256:$src),
3282                                                 addr:$dst)]>, VEX;
3283 }
3284
3285 def : Pat<(int_x86_avx_movnt_dq_256 addr:$dst, VR256:$src),
3286           (VMOVNTDQYmr addr:$dst, VR256:$src)>;
3287 def : Pat<(int_x86_avx_movnt_pd_256 addr:$dst, VR256:$src),
3288           (VMOVNTPDYmr addr:$dst, VR256:$src)>;
3289 def : Pat<(int_x86_avx_movnt_ps_256 addr:$dst, VR256:$src),
3290           (VMOVNTPSYmr addr:$dst, VR256:$src)>;
3291
3292 let AddedComplexity = 400 in { // Prefer non-temporal versions
3293 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3294                     "movntps\t{$src, $dst|$dst, $src}",
3295                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)]>;
3296 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3297                     "movntpd\t{$src, $dst|$dst, $src}",
3298                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)]>;
3299
3300 let ExeDomain = SSEPackedInt in
3301 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3302                     "movntdq\t{$src, $dst|$dst, $src}",
3303                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)]>;
3304
3305 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3306           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3307
3308 // There is no AVX form for instructions below this point
3309 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3310                  "movnti{l}\t{$src, $dst|$dst, $src}",
3311                  [(nontemporalstore (i32 GR32:$src), addr:$dst)]>,
3312                TB, Requires<[HasSSE2]>;
3313 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3314                      "movnti{q}\t{$src, $dst|$dst, $src}",
3315                      [(nontemporalstore (i64 GR64:$src), addr:$dst)]>,
3316                   TB, Requires<[HasSSE2]>;
3317 }
3318
3319 //===----------------------------------------------------------------------===//
3320 // SSE 1 & 2 - Prefetch and memory fence
3321 //===----------------------------------------------------------------------===//
3322
3323 // Prefetch intrinsic.
3324 let Predicates = [HasSSE1] in {
3325 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3326     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))]>, TB;
3327 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3328     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))]>, TB;
3329 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3330     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))]>, TB;
3331 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3332     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))]>, TB;
3333 }
3334
3335 // Flush cache
3336 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3337                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)]>,
3338               TB, Requires<[HasSSE2]>;
3339
3340 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3341 // was introduced with SSE2, it's backward compatible.
3342 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", []>, REP;
3343
3344 // Load, store, and memory fence
3345 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3346                "sfence", [(int_x86_sse_sfence)]>, TB, Requires<[HasSSE1]>;
3347 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3348                "lfence", [(int_x86_sse2_lfence)]>, TB, Requires<[HasSSE2]>;
3349 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3350                "mfence", [(int_x86_sse2_mfence)]>, TB, Requires<[HasSSE2]>;
3351
3352 def : Pat<(X86SFence), (SFENCE)>;
3353 def : Pat<(X86LFence), (LFENCE)>;
3354 def : Pat<(X86MFence), (MFENCE)>;
3355
3356 //===----------------------------------------------------------------------===//
3357 // SSE 1 & 2 - Load/Store XCSR register
3358 //===----------------------------------------------------------------------===//
3359
3360 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3361                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>, VEX;
3362 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3363                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>, VEX;
3364
3365 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3366                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)]>;
3367 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3368                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)]>;
3369
3370 //===---------------------------------------------------------------------===//
3371 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3372 //===---------------------------------------------------------------------===//
3373
3374 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3375
3376 let neverHasSideEffects = 1 in {
3377 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3378                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3379 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3380                     "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3381 }
3382 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3383                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3384 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3385                     "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3386
3387 // For Disassembler
3388 let isCodeGenOnly = 1 in {
3389 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3390                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3391 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3392                         "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3393 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3394                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3395 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3396                         "movdqu\t{$src, $dst|$dst, $src}", []>, VEX;
3397 }
3398
3399 let canFoldAsLoad = 1, mayLoad = 1 in {
3400 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3401                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3402 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3403                    "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3404 let Predicates = [HasAVX] in {
3405   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3406                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3407   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3408                     "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3409 }
3410 }
3411
3412 let mayStore = 1 in {
3413 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3414                      (ins i128mem:$dst, VR128:$src),
3415                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3416 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3417                      (ins i256mem:$dst, VR256:$src),
3418                      "movdqa\t{$src, $dst|$dst, $src}", []>, VEX;
3419 let Predicates = [HasAVX] in {
3420 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3421                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3422 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3423                   "vmovdqu\t{$src, $dst|$dst, $src}",[]>, XS, VEX;
3424 }
3425 }
3426
3427 let neverHasSideEffects = 1 in
3428 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3429                    "movdqa\t{$src, $dst|$dst, $src}", []>;
3430
3431 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3432                    "movdqu\t{$src, $dst|$dst, $src}",
3433                    []>, XS, Requires<[HasSSE2]>;
3434
3435 // For Disassembler
3436 let isCodeGenOnly = 1 in {
3437 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3438                        "movdqa\t{$src, $dst|$dst, $src}", []>;
3439
3440 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3441                        "movdqu\t{$src, $dst|$dst, $src}",
3442                        []>, XS, Requires<[HasSSE2]>;
3443 }
3444
3445 let canFoldAsLoad = 1, mayLoad = 1 in {
3446 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3447                    "movdqa\t{$src, $dst|$dst, $src}",
3448                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/]>;
3449 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3450                    "movdqu\t{$src, $dst|$dst, $src}",
3451                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/]>,
3452                  XS, Requires<[HasSSE2]>;
3453 }
3454
3455 let mayStore = 1 in {
3456 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3457                    "movdqa\t{$src, $dst|$dst, $src}",
3458                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/]>;
3459 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3460                    "movdqu\t{$src, $dst|$dst, $src}",
3461                    [/*(store (v2i64 VR128:$src), addr:$dst)*/]>,
3462                  XS, Requires<[HasSSE2]>;
3463 }
3464
3465 // Intrinsic forms of MOVDQU load and store
3466 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3467                        "vmovdqu\t{$src, $dst|$dst, $src}",
3468                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3469                      XS, VEX, Requires<[HasAVX]>;
3470
3471 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3472                        "movdqu\t{$src, $dst|$dst, $src}",
3473                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)]>,
3474                      XS, Requires<[HasSSE2]>;
3475
3476 } // ExeDomain = SSEPackedInt
3477
3478 let Predicates = [HasAVX] in {
3479   def : Pat<(int_x86_avx_loadu_dq_256 addr:$src), (VMOVDQUYrm addr:$src)>;
3480   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3481             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3482 }
3483
3484 //===---------------------------------------------------------------------===//
3485 // SSE2 - Packed Integer Arithmetic Instructions
3486 //===---------------------------------------------------------------------===//
3487
3488 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3489
3490 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3491                             RegisterClass RC, PatFrag memop_frag,
3492                             X86MemOperand x86memop, bit IsCommutable = 0,
3493                             bit Is2Addr = 1> {
3494   let isCommutable = IsCommutable in
3495   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3496        (ins RC:$src1, RC:$src2),
3497        !if(Is2Addr,
3498            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3499            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3500        [(set RC:$dst, (IntId RC:$src1, RC:$src2))]>;
3501   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3502        (ins RC:$src1, x86memop:$src2),
3503        !if(Is2Addr,
3504            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3505            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3506        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))]>;
3507 }
3508
3509 multiclass PDI_binop_rmi_int<bits<8> opc, bits<8> opc2, Format ImmForm,
3510                              string OpcodeStr, Intrinsic IntId,
3511                              Intrinsic IntId2, RegisterClass RC,
3512                              bit Is2Addr = 1> {
3513   // src2 is always 128-bit
3514   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3515        (ins RC:$src1, VR128:$src2),
3516        !if(Is2Addr,
3517            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3518            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3519        [(set RC:$dst, (IntId RC:$src1, VR128:$src2))]>;
3520   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3521        (ins RC:$src1, i128mem:$src2),
3522        !if(Is2Addr,
3523            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3524            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3525        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memopv2i64 addr:$src2))))]>;
3526   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3527        (ins RC:$src1, i32i8imm:$src2),
3528        !if(Is2Addr,
3529            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3530            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3531        [(set RC:$dst, (IntId2 RC:$src1, (i32 imm:$src2)))]>;
3532 }
3533
3534 } // ExeDomain = SSEPackedInt
3535
3536 // 128-bit Integer Arithmetic
3537
3538 let Predicates = [HasAVX] in {
3539 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3540                             i128mem, 1, 0 /*3addr*/>, VEX_4V;
3541 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3542                             i128mem, 1, 0>, VEX_4V;
3543 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3544                             i128mem, 1, 0>, VEX_4V;
3545 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3546                             i128mem, 1, 0>, VEX_4V;
3547 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3548                             i128mem, 1, 0>, VEX_4V;
3549 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3550                             i128mem, 0, 0>, VEX_4V;
3551 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3552                             i128mem, 0, 0>, VEX_4V;
3553 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3554                             i128mem, 0, 0>, VEX_4V;
3555 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3556                             i128mem, 0, 0>, VEX_4V;
3557
3558 // Intrinsic forms
3559 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3560                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3561 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3562                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3563 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3564                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3565 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3566                                  VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3567 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3568                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3569 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3570                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3571 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3572                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3573 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3574                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3575 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3576                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3577 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3578                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3579 defm VPMULUDQ : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_sse2_pmulu_dq,
3580                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3581 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3582                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3583 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3584                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3585 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3586                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3587 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3588                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3589 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3590                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3591 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3592                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3593 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3594                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3595 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3596                                  VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3597 }
3598
3599 let Predicates = [HasAVX2] in {
3600 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3601                              i256mem, 1, 0>, VEX_4V;
3602 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3603                              i256mem, 1, 0>, VEX_4V;
3604 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3605                              i256mem, 1, 0>, VEX_4V;
3606 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3607                              i256mem, 1, 0>, VEX_4V;
3608 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3609                              i256mem, 1, 0>, VEX_4V;
3610 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3611                              i256mem, 0, 0>, VEX_4V;
3612 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3613                              i256mem, 0, 0>, VEX_4V;
3614 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3615                              i256mem, 0, 0>, VEX_4V;
3616 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3617                              i256mem, 0, 0>, VEX_4V;
3618
3619 // Intrinsic forms
3620 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3621                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3622 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3623                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3624 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3625                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3626 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3627                                   VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3628 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3629                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3630 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3631                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3632 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3633                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3634 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3635                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3636 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3637                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3638 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3639                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3640 defm VPMULUDQY : PDI_binop_rm_int<0xF4, "vpmuludq", int_x86_avx2_pmulu_dq,
3641                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3642 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3643                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3644 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3645                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3646 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3647                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3648 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3649                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3650 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3651                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3652 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3653                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3654 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3655                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3656 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3657                                   VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3658 }
3659
3660 let Constraints = "$src1 = $dst" in {
3661 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3662                            i128mem, 1>;
3663 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3664                            i128mem, 1>;
3665 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3666                            i128mem, 1>;
3667 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3668                            i128mem, 1>;
3669 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3670                            i128mem, 1>;
3671 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3672                           i128mem>;
3673 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3674                           i128mem>;
3675 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3676                           i128mem>;
3677 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3678                           i128mem>;
3679
3680 // Intrinsic forms
3681 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3682                                 VR128, memopv2i64, i128mem>;
3683 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3684                                 VR128, memopv2i64, i128mem>;
3685 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3686                                 VR128, memopv2i64, i128mem>;
3687 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3688                                 VR128, memopv2i64, i128mem>;
3689 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3690                                 VR128, memopv2i64, i128mem, 1>;
3691 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3692                                 VR128, memopv2i64, i128mem, 1>;
3693 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3694                                 VR128, memopv2i64, i128mem, 1>;
3695 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3696                                 VR128, memopv2i64, i128mem, 1>;
3697 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3698                                 VR128, memopv2i64, i128mem, 1>;
3699 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3700                                 VR128, memopv2i64, i128mem, 1>;
3701 defm PMULUDQ : PDI_binop_rm_int<0xF4, "pmuludq", int_x86_sse2_pmulu_dq,
3702                                 VR128, memopv2i64, i128mem, 1>;
3703 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3704                                 VR128, memopv2i64, i128mem, 1>;
3705 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3706                                 VR128, memopv2i64, i128mem, 1>;
3707 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3708                                 VR128, memopv2i64, i128mem, 1>;
3709 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3710                                 VR128, memopv2i64, i128mem, 1>;
3711 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3712                                 VR128, memopv2i64, i128mem, 1>;
3713 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3714                                 VR128, memopv2i64, i128mem, 1>;
3715 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3716                                 VR128, memopv2i64, i128mem, 1>;
3717 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3718                                 VR128, memopv2i64, i128mem, 1>;
3719
3720 } // Constraints = "$src1 = $dst"
3721
3722 //===---------------------------------------------------------------------===//
3723 // SSE2 - Packed Integer Logical Instructions
3724 //===---------------------------------------------------------------------===//
3725
3726 let Predicates = [HasAVX] in {
3727 defm VPSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3728                                 int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3729                                 VR128, 0>, VEX_4V;
3730 defm VPSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3731                                 int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3732                                 VR128, 0>, VEX_4V;
3733 defm VPSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3734                                 int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3735                                 VR128, 0>, VEX_4V;
3736
3737 defm VPSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3738                                 int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3739                                 VR128, 0>, VEX_4V;
3740 defm VPSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3741                                 int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3742                                 VR128, 0>, VEX_4V;
3743 defm VPSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3744                                 int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3745                                 VR128, 0>, VEX_4V;
3746
3747 defm VPSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3748                                 int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3749                                 VR128, 0>, VEX_4V;
3750 defm VPSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3751                                 int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3752                                 VR128, 0>, VEX_4V;
3753
3754 let ExeDomain = SSEPackedInt in {
3755   let neverHasSideEffects = 1 in {
3756     // 128-bit logical shifts.
3757     def VPSLLDQri : PDIi8<0x73, MRM7r,
3758                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3759                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3760                       VEX_4V;
3761     def VPSRLDQri : PDIi8<0x73, MRM3r,
3762                       (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3763                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3764                       VEX_4V;
3765     // PSRADQri doesn't exist in SSE[1-3].
3766   }
3767 }
3768 }
3769
3770 let Predicates = [HasAVX2] in {
3771 defm VPSLLWY : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "vpsllw",
3772                                  int_x86_avx2_psll_w, int_x86_avx2_pslli_w,
3773                                  VR256, 0>, VEX_4V;
3774 defm VPSLLDY : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "vpslld",
3775                                  int_x86_avx2_psll_d, int_x86_avx2_pslli_d,
3776                                  VR256, 0>, VEX_4V;
3777 defm VPSLLQY : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "vpsllq",
3778                                  int_x86_avx2_psll_q, int_x86_avx2_pslli_q,
3779                                  VR256, 0>, VEX_4V;
3780
3781 defm VPSRLWY : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "vpsrlw",
3782                                  int_x86_avx2_psrl_w, int_x86_avx2_psrli_w,
3783                                  VR256, 0>, VEX_4V;
3784 defm VPSRLDY : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "vpsrld",
3785                                  int_x86_avx2_psrl_d, int_x86_avx2_psrli_d,
3786                                  VR256, 0>, VEX_4V;
3787 defm VPSRLQY : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "vpsrlq",
3788                                  int_x86_avx2_psrl_q, int_x86_avx2_psrli_q,
3789                                  VR256, 0>, VEX_4V;
3790
3791 defm VPSRAWY : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "vpsraw",
3792                                  int_x86_avx2_psra_w, int_x86_avx2_psrai_w,
3793                                  VR256, 0>, VEX_4V;
3794 defm VPSRADY : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "vpsrad",
3795                                  int_x86_avx2_psra_d, int_x86_avx2_psrai_d,
3796                                  VR256, 0>, VEX_4V;
3797
3798 let ExeDomain = SSEPackedInt in {
3799   let neverHasSideEffects = 1 in {
3800     // 128-bit logical shifts.
3801     def VPSLLDQYri : PDIi8<0x73, MRM7r,
3802                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3803                       "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3804                       VEX_4V;
3805     def VPSRLDQYri : PDIi8<0x73, MRM3r,
3806                       (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3807                       "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
3808                       VEX_4V;
3809     // PSRADQYri doesn't exist in SSE[1-3].
3810   }
3811 }
3812 }
3813
3814 let Constraints = "$src1 = $dst" in {
3815 defm PSLLW : PDI_binop_rmi_int<0xF1, 0x71, MRM6r, "psllw",
3816                                int_x86_sse2_psll_w, int_x86_sse2_pslli_w,
3817                                VR128>;
3818 defm PSLLD : PDI_binop_rmi_int<0xF2, 0x72, MRM6r, "pslld",
3819                                int_x86_sse2_psll_d, int_x86_sse2_pslli_d,
3820                                VR128>;
3821 defm PSLLQ : PDI_binop_rmi_int<0xF3, 0x73, MRM6r, "psllq",
3822                                int_x86_sse2_psll_q, int_x86_sse2_pslli_q,
3823                                VR128>;
3824
3825 defm PSRLW : PDI_binop_rmi_int<0xD1, 0x71, MRM2r, "psrlw",
3826                                int_x86_sse2_psrl_w, int_x86_sse2_psrli_w,
3827                                VR128>;
3828 defm PSRLD : PDI_binop_rmi_int<0xD2, 0x72, MRM2r, "psrld",
3829                                int_x86_sse2_psrl_d, int_x86_sse2_psrli_d,
3830                                VR128>;
3831 defm PSRLQ : PDI_binop_rmi_int<0xD3, 0x73, MRM2r, "psrlq",
3832                                int_x86_sse2_psrl_q, int_x86_sse2_psrli_q,
3833                                VR128>;
3834
3835 defm PSRAW : PDI_binop_rmi_int<0xE1, 0x71, MRM4r, "psraw",
3836                                int_x86_sse2_psra_w, int_x86_sse2_psrai_w,
3837                                VR128>;
3838 defm PSRAD : PDI_binop_rmi_int<0xE2, 0x72, MRM4r, "psrad",
3839                                int_x86_sse2_psra_d, int_x86_sse2_psrai_d,
3840                                VR128>;
3841
3842 let ExeDomain = SSEPackedInt in {
3843   let neverHasSideEffects = 1 in {
3844     // 128-bit logical shifts.
3845     def PSLLDQri : PDIi8<0x73, MRM7r,
3846                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3847                          "pslldq\t{$src2, $dst|$dst, $src2}", []>;
3848     def PSRLDQri : PDIi8<0x73, MRM3r,
3849                          (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3850                          "psrldq\t{$src2, $dst|$dst, $src2}", []>;
3851     // PSRADQri doesn't exist in SSE[1-3].
3852   }
3853 }
3854 } // Constraints = "$src1 = $dst"
3855
3856 let Predicates = [HasAVX] in {
3857   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3858             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3859   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3860             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3861   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3862             (VPSLLDQri VR128:$src1, imm:$src2)>;
3863   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3864             (VPSRLDQri VR128:$src1, imm:$src2)>;
3865   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3866             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3867
3868   // Shift up / down and insert zero's.
3869   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3870             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3871   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3872             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3873 }
3874
3875 let Predicates = [HasAVX2] in {
3876   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3877             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3878   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3879             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3880   def : Pat<(int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2),
3881             (VPSLLDQYri VR256:$src1, imm:$src2)>;
3882   def : Pat<(int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2),
3883             (VPSRLDQYri VR256:$src1, imm:$src2)>;
3884 }
3885
3886 let Predicates = [HasSSE2] in {
3887   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3888             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3889   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3890             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3891   def : Pat<(int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2),
3892             (PSLLDQri VR128:$src1, imm:$src2)>;
3893   def : Pat<(int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2),
3894             (PSRLDQri VR128:$src1, imm:$src2)>;
3895   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3896             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3897
3898   // Shift up / down and insert zero's.
3899   def : Pat<(v2i64 (X86vshl  VR128:$src, (i8 imm:$amt))),
3900             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3901   def : Pat<(v2i64 (X86vshr  VR128:$src, (i8 imm:$amt))),
3902             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3903 }
3904
3905 //===---------------------------------------------------------------------===//
3906 // SSE2 - Packed Integer Comparison Instructions
3907 //===---------------------------------------------------------------------===//
3908
3909 let Predicates = [HasAVX] in {
3910   defm VPCMPEQB  : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_sse2_pcmpeq_b,
3911                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3912   defm VPCMPEQW  : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_sse2_pcmpeq_w,
3913                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3914   defm VPCMPEQD  : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_sse2_pcmpeq_d,
3915                                     VR128, memopv2i64, i128mem, 1, 0>, VEX_4V;
3916   defm VPCMPGTB  : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_sse2_pcmpgt_b,
3917                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3918   defm VPCMPGTW  : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_sse2_pcmpgt_w,
3919                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3920   defm VPCMPGTD  : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_sse2_pcmpgt_d,
3921                                     VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
3922
3923   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
3924             (VPCMPEQBrr VR128:$src1, VR128:$src2)>;
3925   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
3926                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3927             (VPCMPEQBrm VR128:$src1, addr:$src2)>;
3928   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
3929             (VPCMPEQWrr VR128:$src1, VR128:$src2)>;
3930   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
3931                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3932             (VPCMPEQWrm VR128:$src1, addr:$src2)>;
3933   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
3934             (VPCMPEQDrr VR128:$src1, VR128:$src2)>;
3935   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
3936                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3937             (VPCMPEQDrm VR128:$src1, addr:$src2)>;
3938
3939   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
3940             (VPCMPGTBrr VR128:$src1, VR128:$src2)>;
3941   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
3942                     (bc_v16i8 (memopv2i64 addr:$src2)))),
3943             (VPCMPGTBrm VR128:$src1, addr:$src2)>;
3944   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
3945             (VPCMPGTWrr VR128:$src1, VR128:$src2)>;
3946   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
3947                     (bc_v8i16 (memopv2i64 addr:$src2)))),
3948             (VPCMPGTWrm VR128:$src1, addr:$src2)>;
3949   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
3950             (VPCMPGTDrr VR128:$src1, VR128:$src2)>;
3951   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
3952                     (bc_v4i32 (memopv2i64 addr:$src2)))),
3953             (VPCMPGTDrm VR128:$src1, addr:$src2)>;
3954 }
3955
3956 let Predicates = [HasAVX2] in {
3957   defm VPCMPEQBY : PDI_binop_rm_int<0x74, "vpcmpeqb", int_x86_avx2_pcmpeq_b,
3958                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3959   defm VPCMPEQWY : PDI_binop_rm_int<0x75, "vpcmpeqw", int_x86_avx2_pcmpeq_w,
3960                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3961   defm VPCMPEQDY : PDI_binop_rm_int<0x76, "vpcmpeqd", int_x86_avx2_pcmpeq_d,
3962                                     VR256, memopv4i64, i256mem, 1, 0>, VEX_4V;
3963   defm VPCMPGTBY : PDI_binop_rm_int<0x64, "vpcmpgtb", int_x86_avx2_pcmpgt_b,
3964                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3965   defm VPCMPGTWY : PDI_binop_rm_int<0x65, "vpcmpgtw", int_x86_avx2_pcmpgt_w,
3966                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3967   defm VPCMPGTDY : PDI_binop_rm_int<0x66, "vpcmpgtd", int_x86_avx2_pcmpgt_d,
3968                                     VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
3969
3970   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1, VR256:$src2)),
3971             (VPCMPEQBYrr VR256:$src1, VR256:$src2)>;
3972   def : Pat<(v32i8 (X86pcmpeqb VR256:$src1,
3973                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3974             (VPCMPEQBYrm VR256:$src1, addr:$src2)>;
3975   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1, VR256:$src2)),
3976             (VPCMPEQWYrr VR256:$src1, VR256:$src2)>;
3977   def : Pat<(v16i16 (X86pcmpeqw VR256:$src1,
3978                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3979             (VPCMPEQWYrm VR256:$src1, addr:$src2)>;
3980   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1, VR256:$src2)),
3981             (VPCMPEQDYrr VR256:$src1, VR256:$src2)>;
3982   def : Pat<(v8i32 (X86pcmpeqd VR256:$src1,
3983                     (bc_v8i32 (memopv4i64 addr:$src2)))),
3984             (VPCMPEQDYrm VR256:$src1, addr:$src2)>;
3985
3986   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1, VR256:$src2)),
3987             (VPCMPGTBYrr VR256:$src1, VR256:$src2)>;
3988   def : Pat<(v32i8 (X86pcmpgtb VR256:$src1,
3989                     (bc_v32i8 (memopv4i64 addr:$src2)))),
3990             (VPCMPGTBYrm VR256:$src1, addr:$src2)>;
3991   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1, VR256:$src2)),
3992             (VPCMPGTWYrr VR256:$src1, VR256:$src2)>;
3993   def : Pat<(v16i16 (X86pcmpgtw VR256:$src1,
3994                      (bc_v16i16 (memopv4i64 addr:$src2)))),
3995             (VPCMPGTWYrm VR256:$src1, addr:$src2)>;
3996   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1, VR256:$src2)),
3997             (VPCMPGTDYrr VR256:$src1, VR256:$src2)>;
3998   def : Pat<(v8i32 (X86pcmpgtd VR256:$src1,
3999                     (bc_v8i32 (memopv4i64 addr:$src2)))),
4000             (VPCMPGTDYrm VR256:$src1, addr:$src2)>;
4001 }
4002
4003 let Constraints = "$src1 = $dst" in {
4004   defm PCMPEQB  : PDI_binop_rm_int<0x74, "pcmpeqb", int_x86_sse2_pcmpeq_b,
4005                                    VR128, memopv2i64, i128mem, 1>;
4006   defm PCMPEQW  : PDI_binop_rm_int<0x75, "pcmpeqw", int_x86_sse2_pcmpeq_w,
4007                                    VR128, memopv2i64, i128mem, 1>;
4008   defm PCMPEQD  : PDI_binop_rm_int<0x76, "pcmpeqd", int_x86_sse2_pcmpeq_d,
4009                                    VR128, memopv2i64, i128mem, 1>;
4010   defm PCMPGTB  : PDI_binop_rm_int<0x64, "pcmpgtb", int_x86_sse2_pcmpgt_b,
4011                                    VR128, memopv2i64, i128mem>;
4012   defm PCMPGTW  : PDI_binop_rm_int<0x65, "pcmpgtw", int_x86_sse2_pcmpgt_w,
4013                                    VR128, memopv2i64, i128mem>;
4014   defm PCMPGTD  : PDI_binop_rm_int<0x66, "pcmpgtd", int_x86_sse2_pcmpgt_d,
4015                                    VR128, memopv2i64, i128mem>;
4016 } // Constraints = "$src1 = $dst"
4017
4018 let Predicates = [HasSSE2] in {
4019   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1, VR128:$src2)),
4020             (PCMPEQBrr VR128:$src1, VR128:$src2)>;
4021   def : Pat<(v16i8 (X86pcmpeqb VR128:$src1,
4022                     (bc_v16i8 (memopv2i64 addr:$src2)))),
4023             (PCMPEQBrm VR128:$src1, addr:$src2)>;
4024   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1, VR128:$src2)),
4025             (PCMPEQWrr VR128:$src1, VR128:$src2)>;
4026   def : Pat<(v8i16 (X86pcmpeqw VR128:$src1,
4027                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4028             (PCMPEQWrm VR128:$src1, addr:$src2)>;
4029   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1, VR128:$src2)),
4030             (PCMPEQDrr VR128:$src1, VR128:$src2)>;
4031   def : Pat<(v4i32 (X86pcmpeqd VR128:$src1,
4032                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4033             (PCMPEQDrm VR128:$src1, addr:$src2)>;
4034
4035   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1, VR128:$src2)),
4036             (PCMPGTBrr VR128:$src1, VR128:$src2)>;
4037   def : Pat<(v16i8 (X86pcmpgtb VR128:$src1,
4038              (bc_v16i8 (memopv2i64 addr:$src2)))),
4039             (PCMPGTBrm VR128:$src1, addr:$src2)>;
4040   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1, VR128:$src2)),
4041             (PCMPGTWrr VR128:$src1, VR128:$src2)>;
4042   def : Pat<(v8i16 (X86pcmpgtw VR128:$src1,
4043                     (bc_v8i16 (memopv2i64 addr:$src2)))),
4044             (PCMPGTWrm VR128:$src1, addr:$src2)>;
4045   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1, VR128:$src2)),
4046             (PCMPGTDrr VR128:$src1, VR128:$src2)>;
4047   def : Pat<(v4i32 (X86pcmpgtd VR128:$src1,
4048                     (bc_v4i32 (memopv2i64 addr:$src2)))),
4049             (PCMPGTDrm VR128:$src1, addr:$src2)>;
4050 }
4051
4052 //===---------------------------------------------------------------------===//
4053 // SSE2 - Packed Integer Pack Instructions
4054 //===---------------------------------------------------------------------===//
4055
4056 let Predicates = [HasAVX] in {
4057 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4058                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4059 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4060                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4061 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4062                                   VR128, memopv2i64, i128mem, 0, 0>, VEX_4V;
4063 }
4064
4065 let Predicates = [HasAVX2] in {
4066 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4067                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4068 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4069                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4070 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4071                                    VR256, memopv4i64, i256mem, 0, 0>, VEX_4V;
4072 }
4073
4074 let Constraints = "$src1 = $dst" in {
4075 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4076                                  VR128, memopv2i64, i128mem>;
4077 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4078                                  VR128, memopv2i64, i128mem>;
4079 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4080                                  VR128, memopv2i64, i128mem>;
4081 } // Constraints = "$src1 = $dst"
4082
4083 //===---------------------------------------------------------------------===//
4084 // SSE2 - Packed Integer Shuffle Instructions
4085 //===---------------------------------------------------------------------===//
4086
4087 let ExeDomain = SSEPackedInt in {
4088 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4089                          PatFrag bc_frag> {
4090 def ri : Ii8<0x70, MRMSrcReg,
4091               (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4092               !strconcat(OpcodeStr,
4093                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4094               [(set VR128:$dst, (vt (pshuf_frag:$src2 VR128:$src1,
4095                                                       (undef))))]>;
4096 def mi : Ii8<0x70, MRMSrcMem,
4097               (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4098               !strconcat(OpcodeStr,
4099                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4100               [(set VR128:$dst, (vt (pshuf_frag:$src2
4101                                       (bc_frag (memopv2i64 addr:$src1)),
4102                                       (undef))))]>;
4103 }
4104
4105 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, PatFrag pshuf_frag,
4106                            PatFrag bc_frag> {
4107 def Yri : Ii8<0x70, MRMSrcReg,
4108               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4109               !strconcat(OpcodeStr,
4110                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4111               [(set VR256:$dst, (vt (pshuf_frag:$src2 VR256:$src1,
4112                                                       (undef))))]>;
4113 def Ymi : Ii8<0x70, MRMSrcMem,
4114               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4115               !strconcat(OpcodeStr,
4116                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4117               [(set VR256:$dst, (vt (pshuf_frag:$src2
4118                                       (bc_frag (memopv4i64 addr:$src1)),
4119                                       (undef))))]>;
4120 }
4121 } // ExeDomain = SSEPackedInt
4122
4123 let Predicates = [HasAVX] in {
4124   let AddedComplexity = 5 in
4125   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize,
4126                                VEX;
4127
4128   // SSE2 with ImmT == Imm8 and XS prefix.
4129   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, pshufhw, bc_v8i16>, XS,
4130                                VEX;
4131
4132   // SSE2 with ImmT == Imm8 and XD prefix.
4133   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, pshuflw, bc_v8i16>, XD,
4134                                VEX;
4135
4136   let AddedComplexity = 5 in
4137   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4138             (VPSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4139   // Unary v4f32 shuffle with VPSHUF* in order to fold a load.
4140   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4141             (VPSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4142
4143   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4144                                    (i8 imm:$imm))),
4145             (VPSHUFDmi addr:$src1, imm:$imm)>;
4146   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4147                                    (i8 imm:$imm))),
4148             (VPSHUFDmi addr:$src1, imm:$imm)>;
4149   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4150             (VPSHUFDri VR128:$src1, imm:$imm)>;
4151   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4152             (VPSHUFDri VR128:$src1, imm:$imm)>;
4153   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4154             (VPSHUFHWri VR128:$src, imm:$imm)>;
4155   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4156                                (i8 imm:$imm))),
4157             (VPSHUFHWmi addr:$src, imm:$imm)>;
4158   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4159             (VPSHUFLWri VR128:$src, imm:$imm)>;
4160   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4161                                (i8 imm:$imm))),
4162             (VPSHUFLWmi addr:$src, imm:$imm)>;
4163 }
4164
4165 let Predicates = [HasAVX2] in {
4166   let AddedComplexity = 5 in
4167   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, pshufd, bc_v8i32>, TB,
4168                                  OpSize, VEX;
4169
4170   // SSE2 with ImmT == Imm8 and XS prefix.
4171   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, pshufhw, bc_v16i16>, XS,
4172                                   VEX;
4173
4174   // SSE2 with ImmT == Imm8 and XD prefix.
4175   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, pshuflw, bc_v16i16>, XD,
4176                                   VEX;
4177 }
4178
4179 let Predicates = [HasSSE2] in {
4180   let AddedComplexity = 5 in
4181   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, pshufd, bc_v4i32>, TB, OpSize;
4182
4183   // SSE2 with ImmT == Imm8 and XS prefix.
4184   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, pshufhw, bc_v8i16>, XS;
4185
4186   // SSE2 with ImmT == Imm8 and XD prefix.
4187   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, pshuflw, bc_v8i16>, XD;
4188
4189   let AddedComplexity = 5 in
4190   def : Pat<(v4f32 (pshufd:$src2 VR128:$src1, (undef))),
4191             (PSHUFDri VR128:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4192   // Unary v4f32 shuffle with PSHUF* in order to fold a load.
4193   def : Pat<(pshufd:$src2 (bc_v4i32 (memopv4f32 addr:$src1)), (undef)),
4194             (PSHUFDmi addr:$src1, (SHUFFLE_get_shuf_imm VR128:$src2))>;
4195
4196   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv2i64 addr:$src1)),
4197                                    (i8 imm:$imm))),
4198             (PSHUFDmi addr:$src1, imm:$imm)>;
4199   def : Pat<(v4i32 (X86PShufd (bc_v4i32 (memopv4f32 addr:$src1)),
4200                                    (i8 imm:$imm))),
4201             (PSHUFDmi addr:$src1, imm:$imm)>;
4202   def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4203             (PSHUFDri VR128:$src1, imm:$imm)>;
4204   def : Pat<(v4i32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4205             (PSHUFDri VR128:$src1, imm:$imm)>;
4206   def : Pat<(v8i16 (X86PShufhw VR128:$src, (i8 imm:$imm))),
4207             (PSHUFHWri VR128:$src, imm:$imm)>;
4208   def : Pat<(v8i16 (X86PShufhw (bc_v8i16 (memopv2i64 addr:$src)),
4209                                (i8 imm:$imm))),
4210             (PSHUFHWmi addr:$src, imm:$imm)>;
4211   def : Pat<(v8i16 (X86PShuflw VR128:$src, (i8 imm:$imm))),
4212             (PSHUFLWri VR128:$src, imm:$imm)>;
4213   def : Pat<(v8i16 (X86PShuflw (bc_v8i16 (memopv2i64 addr:$src)),
4214                                (i8 imm:$imm))),
4215             (PSHUFLWmi addr:$src, imm:$imm)>;
4216 }
4217
4218 //===---------------------------------------------------------------------===//
4219 // SSE2 - Packed Integer Unpack Instructions
4220 //===---------------------------------------------------------------------===//
4221
4222 let ExeDomain = SSEPackedInt in {
4223 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4224                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4225   def rr : PDI<opc, MRMSrcReg,
4226       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4227       !if(Is2Addr,
4228           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4229           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4230       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))]>;
4231   def rm : PDI<opc, MRMSrcMem,
4232       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4233       !if(Is2Addr,
4234           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4235           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4236       [(set VR128:$dst, (OpNode VR128:$src1,
4237                                   (bc_frag (memopv2i64
4238                                                addr:$src2))))]>;
4239 }
4240
4241 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4242                          SDNode OpNode, PatFrag bc_frag> {
4243   def Yrr : PDI<opc, MRMSrcReg,
4244       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4245       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4246       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4247   def Yrm : PDI<opc, MRMSrcMem,
4248       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4249       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4250       [(set VR256:$dst, (OpNode VR256:$src1,
4251                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4252 }
4253
4254 let Predicates = [HasAVX] in {
4255   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4256                                  bc_v16i8, 0>, VEX_4V;
4257   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4258                                  bc_v8i16, 0>, VEX_4V;
4259   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4260                                  bc_v4i32, 0>, VEX_4V;
4261   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4262                                  bc_v2i64, 0>, VEX_4V;
4263
4264   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4265                                  bc_v16i8, 0>, VEX_4V;
4266   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4267                                  bc_v8i16, 0>, VEX_4V;
4268   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4269                                  bc_v4i32, 0>, VEX_4V;
4270   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4271                                  bc_v2i64, 0>, VEX_4V;
4272 }
4273
4274 let Predicates = [HasAVX2] in {
4275   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4276                                    bc_v32i8>, VEX_4V;
4277   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4278                                    bc_v16i16>, VEX_4V;
4279   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4280                                    bc_v8i32>, VEX_4V;
4281   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4282                                    bc_v4i64>, VEX_4V;
4283
4284   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4285                                    bc_v32i8>, VEX_4V;
4286   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4287                                    bc_v16i16>, VEX_4V;
4288   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4289                                    bc_v8i32>, VEX_4V;
4290   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4291                                    bc_v4i64>, VEX_4V;
4292 }
4293
4294 let Constraints = "$src1 = $dst" in {
4295   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4296                                 bc_v16i8>;
4297   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4298                                 bc_v8i16>;
4299   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4300                                 bc_v4i32>;
4301   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4302                                 bc_v2i64>;
4303
4304   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4305                                 bc_v16i8>;
4306   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4307                                 bc_v8i16>;
4308   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4309                                 bc_v4i32>;
4310   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4311                                 bc_v2i64>;
4312 }
4313 } // ExeDomain = SSEPackedInt
4314
4315 // Patterns for using AVX1 instructions with integer vectors
4316 // Here to give AVX2 priority
4317 let Predicates = [HasAVX] in {
4318   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4319             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4320   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4321             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4322   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4323             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4324   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4325             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4326
4327   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4328             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4329   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4330             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4331   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4332             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4333   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4334             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4335 }
4336
4337 // Splat v2f64 / v2i64
4338 let AddedComplexity = 10 in {
4339   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4340             (PUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasSSE2]>;
4341   def : Pat<(splat_lo (v2i64 VR128:$src), (undef)),
4342             (VPUNPCKLQDQrr VR128:$src, VR128:$src)>, Requires<[HasAVX]>;
4343 }
4344
4345 //===---------------------------------------------------------------------===//
4346 // SSE2 - Packed Integer Extract and Insert
4347 //===---------------------------------------------------------------------===//
4348
4349 let ExeDomain = SSEPackedInt in {
4350 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4351   def rri : Ii8<0xC4, MRMSrcReg,
4352        (outs VR128:$dst), (ins VR128:$src1,
4353         GR32:$src2, i32i8imm:$src3),
4354        !if(Is2Addr,
4355            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4356            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4357        [(set VR128:$dst,
4358          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))]>;
4359   def rmi : Ii8<0xC4, MRMSrcMem,
4360                        (outs VR128:$dst), (ins VR128:$src1,
4361                         i16mem:$src2, i32i8imm:$src3),
4362        !if(Is2Addr,
4363            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4364            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4365        [(set VR128:$dst,
4366          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4367                     imm:$src3))]>;
4368 }
4369
4370 // Extract
4371 let Predicates = [HasAVX] in
4372 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4373                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4374                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4375                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4376                                                 imm:$src2))]>, TB, OpSize, VEX;
4377 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4378                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4379                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4380                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4381                                                 imm:$src2))]>;
4382
4383 // Insert
4384 let Predicates = [HasAVX] in {
4385   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4386   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4387        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4388        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4389        []>, TB, OpSize, VEX_4V;
4390 }
4391
4392 let Constraints = "$src1 = $dst" in
4393   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4394
4395 } // ExeDomain = SSEPackedInt
4396
4397 //===---------------------------------------------------------------------===//
4398 // SSE2 - Packed Mask Creation
4399 //===---------------------------------------------------------------------===//
4400
4401 let ExeDomain = SSEPackedInt in {
4402
4403 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4404            "pmovmskb\t{$src, $dst|$dst, $src}",
4405            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>, VEX;
4406 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4407            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4408
4409 let Predicates = [HasAVX2] in {
4410 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4411            "pmovmskb\t{$src, $dst|$dst, $src}",
4412            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4413 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4414            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4415 }
4416
4417 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4418            "pmovmskb\t{$src, $dst|$dst, $src}",
4419            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))]>;
4420
4421 } // ExeDomain = SSEPackedInt
4422
4423 //===---------------------------------------------------------------------===//
4424 // SSE2 - Conditional Store
4425 //===---------------------------------------------------------------------===//
4426
4427 let ExeDomain = SSEPackedInt in {
4428
4429 let Uses = [EDI] in
4430 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4431            (ins VR128:$src, VR128:$mask),
4432            "maskmovdqu\t{$mask, $src|$src, $mask}",
4433            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>, VEX;
4434 let Uses = [RDI] in
4435 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4436            (ins VR128:$src, VR128:$mask),
4437            "maskmovdqu\t{$mask, $src|$src, $mask}",
4438            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>, VEX;
4439
4440 let Uses = [EDI] in
4441 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4442            "maskmovdqu\t{$mask, $src|$src, $mask}",
4443            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)]>;
4444 let Uses = [RDI] in
4445 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4446            "maskmovdqu\t{$mask, $src|$src, $mask}",
4447            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)]>;
4448
4449 } // ExeDomain = SSEPackedInt
4450
4451 //===---------------------------------------------------------------------===//
4452 // SSE2 - Move Doubleword
4453 //===---------------------------------------------------------------------===//
4454
4455 //===---------------------------------------------------------------------===//
4456 // Move Int Doubleword to Packed Double Int
4457 //
4458 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4459                       "movd\t{$src, $dst|$dst, $src}",
4460                       [(set VR128:$dst,
4461                         (v4i32 (scalar_to_vector GR32:$src)))]>, VEX;
4462 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4463                       "movd\t{$src, $dst|$dst, $src}",
4464                       [(set VR128:$dst,
4465                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>,
4466                       VEX;
4467 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4468                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4469                         [(set VR128:$dst,
4470                           (v2i64 (scalar_to_vector GR64:$src)))]>, VEX;
4471 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4472                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4473                        [(set FR64:$dst, (bitconvert GR64:$src))]>, VEX;
4474
4475 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4476                       "movd\t{$src, $dst|$dst, $src}",
4477                       [(set VR128:$dst,
4478                         (v4i32 (scalar_to_vector GR32:$src)))]>;
4479 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4480                       "movd\t{$src, $dst|$dst, $src}",
4481                       [(set VR128:$dst,
4482                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))]>;
4483 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4484                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4485                         [(set VR128:$dst,
4486                           (v2i64 (scalar_to_vector GR64:$src)))]>;
4487 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4488                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4489                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
4490
4491 //===---------------------------------------------------------------------===//
4492 // Move Int Doubleword to Single Scalar
4493 //
4494 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4495                       "movd\t{$src, $dst|$dst, $src}",
4496                       [(set FR32:$dst, (bitconvert GR32:$src))]>, VEX;
4497
4498 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4499                       "movd\t{$src, $dst|$dst, $src}",
4500                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>,
4501                       VEX;
4502 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4503                       "movd\t{$src, $dst|$dst, $src}",
4504                       [(set FR32:$dst, (bitconvert GR32:$src))]>;
4505
4506 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4507                       "movd\t{$src, $dst|$dst, $src}",
4508                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))]>;
4509
4510 //===---------------------------------------------------------------------===//
4511 // Move Packed Doubleword Int to Packed Double Int
4512 //
4513 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4514                        "movd\t{$src, $dst|$dst, $src}",
4515                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4516                                         (iPTR 0)))]>, VEX;
4517 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4518                        (ins i32mem:$dst, VR128:$src),
4519                        "movd\t{$src, $dst|$dst, $src}",
4520                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4521                                      (iPTR 0))), addr:$dst)]>, VEX;
4522 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4523                        "movd\t{$src, $dst|$dst, $src}",
4524                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4525                                         (iPTR 0)))]>;
4526 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4527                        "movd\t{$src, $dst|$dst, $src}",
4528                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4529                                      (iPTR 0))), addr:$dst)]>;
4530
4531 //===---------------------------------------------------------------------===//
4532 // Move Packed Doubleword Int first element to Doubleword Int
4533 //
4534 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4535                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4536                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4537                                                            (iPTR 0)))]>,
4538                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4539
4540 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4541                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4542                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4543                                                          (iPTR 0)))]>;
4544
4545 //===---------------------------------------------------------------------===//
4546 // Bitcast FR64 <-> GR64
4547 //
4548 let Predicates = [HasAVX] in
4549 def VMOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4550                         "vmovq\t{$src, $dst|$dst, $src}",
4551                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4552                         VEX;
4553 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4554                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4555                          [(set GR64:$dst, (bitconvert FR64:$src))]>, VEX;
4556 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4557                          "movq\t{$src, $dst|$dst, $src}",
4558                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>,
4559                          VEX;
4560
4561 def MOV64toSDrm : S3SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4562                        "movq\t{$src, $dst|$dst, $src}",
4563                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
4564 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4565                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4566                        [(set GR64:$dst, (bitconvert FR64:$src))]>;
4567 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4568                        "movq\t{$src, $dst|$dst, $src}",
4569                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
4570
4571 //===---------------------------------------------------------------------===//
4572 // Move Scalar Single to Double Int
4573 //
4574 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4575                       "movd\t{$src, $dst|$dst, $src}",
4576                       [(set GR32:$dst, (bitconvert FR32:$src))]>, VEX;
4577 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4578                       "movd\t{$src, $dst|$dst, $src}",
4579                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>, VEX;
4580 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4581                       "movd\t{$src, $dst|$dst, $src}",
4582                       [(set GR32:$dst, (bitconvert FR32:$src))]>;
4583 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4584                       "movd\t{$src, $dst|$dst, $src}",
4585                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)]>;
4586
4587 //===---------------------------------------------------------------------===//
4588 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4589 //
4590 let AddedComplexity = 15 in {
4591 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4592                        "movd\t{$src, $dst|$dst, $src}",
4593                        [(set VR128:$dst, (v4i32 (X86vzmovl
4594                                       (v4i32 (scalar_to_vector GR32:$src)))))]>,
4595                                       VEX;
4596 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4597                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4598                        [(set VR128:$dst, (v2i64 (X86vzmovl
4599                                       (v2i64 (scalar_to_vector GR64:$src)))))]>,
4600                                       VEX, VEX_W;
4601 }
4602 let AddedComplexity = 15 in {
4603 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4604                        "movd\t{$src, $dst|$dst, $src}",
4605                        [(set VR128:$dst, (v4i32 (X86vzmovl
4606                                       (v4i32 (scalar_to_vector GR32:$src)))))]>;
4607 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4608                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4609                        [(set VR128:$dst, (v2i64 (X86vzmovl
4610                                       (v2i64 (scalar_to_vector GR64:$src)))))]>;
4611 }
4612
4613 let AddedComplexity = 20 in {
4614 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4615                        "movd\t{$src, $dst|$dst, $src}",
4616                        [(set VR128:$dst,
4617                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4618                                                    (loadi32 addr:$src))))))]>,
4619                                                    VEX;
4620 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4621                        "movd\t{$src, $dst|$dst, $src}",
4622                        [(set VR128:$dst,
4623                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4624                                                    (loadi32 addr:$src))))))]>;
4625 }
4626
4627 let Predicates = [HasAVX] in {
4628   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4629   let AddedComplexity = 20 in {
4630     def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4631               (VMOVZDI2PDIrm addr:$src)>;
4632     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4633               (VMOVZDI2PDIrm addr:$src)>;
4634     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4635               (VMOVZDI2PDIrm addr:$src)>;
4636   }
4637   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4638   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4639                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4640             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4641   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4642                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4643             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4644 }
4645
4646 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4647   def : Pat<(v4i32 (X86vzmovl (loadv4i32 addr:$src))),
4648             (MOVZDI2PDIrm addr:$src)>;
4649   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4650             (MOVZDI2PDIrm addr:$src)>;
4651   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4652             (MOVZDI2PDIrm addr:$src)>;
4653 }
4654
4655 // These are the correct encodings of the instructions so that we know how to
4656 // read correct assembly, even though we continue to emit the wrong ones for
4657 // compatibility with Darwin's buggy assembler.
4658 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4659                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4660 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4661                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4662 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4663                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4664 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4665                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4666 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4667                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4668 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4669                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4670
4671 //===---------------------------------------------------------------------===//
4672 // SSE2 - Move Quadword
4673 //===---------------------------------------------------------------------===//
4674
4675 //===---------------------------------------------------------------------===//
4676 // Move Quadword Int to Packed Quadword Int
4677 //
4678 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4679                     "vmovq\t{$src, $dst|$dst, $src}",
4680                     [(set VR128:$dst,
4681                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4682                     VEX, Requires<[HasAVX]>;
4683 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4684                     "movq\t{$src, $dst|$dst, $src}",
4685                     [(set VR128:$dst,
4686                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4687                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4688
4689 //===---------------------------------------------------------------------===//
4690 // Move Packed Quadword Int to Quadword Int
4691 //
4692 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4693                       "movq\t{$src, $dst|$dst, $src}",
4694                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4695                                     (iPTR 0))), addr:$dst)]>, VEX;
4696 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4697                       "movq\t{$src, $dst|$dst, $src}",
4698                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4699                                     (iPTR 0))), addr:$dst)]>;
4700
4701 //===---------------------------------------------------------------------===//
4702 // Store / copy lower 64-bits of a XMM register.
4703 //
4704 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4705                      "movq\t{$src, $dst|$dst, $src}",
4706                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4707 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4708                      "movq\t{$src, $dst|$dst, $src}",
4709                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>;
4710
4711 let AddedComplexity = 20 in
4712 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4713                      "vmovq\t{$src, $dst|$dst, $src}",
4714                      [(set VR128:$dst,
4715                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4716                                                  (loadi64 addr:$src))))))]>,
4717                      XS, VEX, Requires<[HasAVX]>;
4718
4719 let AddedComplexity = 20 in
4720 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4721                      "movq\t{$src, $dst|$dst, $src}",
4722                      [(set VR128:$dst,
4723                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4724                                                  (loadi64 addr:$src))))))]>,
4725                      XS, Requires<[HasSSE2]>;
4726
4727 let Predicates = [HasAVX], AddedComplexity = 20 in {
4728   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4729             (VMOVZQI2PQIrm addr:$src)>;
4730   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4731             (VMOVZQI2PQIrm addr:$src)>;
4732   def : Pat<(v2i64 (X86vzload addr:$src)),
4733             (VMOVZQI2PQIrm addr:$src)>;
4734 }
4735
4736 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4737   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4738             (MOVZQI2PQIrm addr:$src)>;
4739   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4740             (MOVZQI2PQIrm addr:$src)>;
4741   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4742 }
4743
4744 let Predicates = [HasAVX] in {
4745 def : Pat<(v4i64 (X86vzload addr:$src)),
4746           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4747 }
4748
4749 //===---------------------------------------------------------------------===//
4750 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4751 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4752 //
4753 let AddedComplexity = 15 in
4754 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4755                         "vmovq\t{$src, $dst|$dst, $src}",
4756                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4757                       XS, VEX, Requires<[HasAVX]>;
4758 let AddedComplexity = 15 in
4759 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4760                         "movq\t{$src, $dst|$dst, $src}",
4761                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))]>,
4762                       XS, Requires<[HasSSE2]>;
4763
4764 let AddedComplexity = 20 in
4765 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4766                         "vmovq\t{$src, $dst|$dst, $src}",
4767                     [(set VR128:$dst, (v2i64 (X86vzmovl
4768                                              (loadv2i64 addr:$src))))]>,
4769                       XS, VEX, Requires<[HasAVX]>;
4770 let AddedComplexity = 20 in {
4771 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4772                         "movq\t{$src, $dst|$dst, $src}",
4773                     [(set VR128:$dst, (v2i64 (X86vzmovl
4774                                              (loadv2i64 addr:$src))))]>,
4775                       XS, Requires<[HasSSE2]>;
4776 }
4777
4778 let AddedComplexity = 20 in {
4779   let Predicates = [HasAVX] in {
4780     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4781               (VMOVZPQILo2PQIrm addr:$src)>;
4782     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4783               (VMOVZPQILo2PQIrr VR128:$src)>;
4784   }
4785   let Predicates = [HasSSE2] in {
4786     def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4i32 addr:$src)))),
4787               (MOVZPQILo2PQIrm addr:$src)>;
4788     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4789               (MOVZPQILo2PQIrr VR128:$src)>;
4790   }
4791 }
4792
4793 // Instructions to match in the assembler
4794 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4795                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4796 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4797                       "movq\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4798 // Recognize "movd" with GR64 destination, but encode as a "movq"
4799 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4800                           "movd\t{$src, $dst|$dst, $src}", []>, VEX, VEX_W;
4801
4802 // Instructions for the disassembler
4803 // xr = XMM register
4804 // xm = mem64
4805
4806 let Predicates = [HasAVX] in
4807 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4808                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4809 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4810                  "movq\t{$src, $dst|$dst, $src}", []>, XS;
4811
4812 //===---------------------------------------------------------------------===//
4813 // SSE3 - Conversion Instructions
4814 //===---------------------------------------------------------------------===//
4815
4816 // Convert Packed Double FP to Packed DW Integers
4817 let Predicates = [HasAVX] in {
4818 // The assembler can recognize rr 256-bit instructions by seeing a ymm
4819 // register, but the same isn't true when using memory operands instead.
4820 // Provide other assembly rr and rm forms to address this explicitly.
4821 def VCVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4822                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4823 def VCVTPD2DQXrYr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4824                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
4825
4826 // XMM only
4827 def VCVTPD2DQXrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4828                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4829 def VCVTPD2DQXrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4830                       "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
4831
4832 // YMM only
4833 def VCVTPD2DQYrr : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
4834                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX;
4835 def VCVTPD2DQYrm : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
4836                       "vcvtpd2dqy\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4837 }
4838
4839 def CVTPD2DQrm  : S3DI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4840                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4841 def CVTPD2DQrr  : S3DI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4842                        "cvtpd2dq\t{$src, $dst|$dst, $src}", []>;
4843
4844 def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
4845           (VCVTPD2DQYrr VR256:$src)>;
4846 def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
4847           (VCVTPD2DQYrm addr:$src)>;
4848
4849 // Convert Packed DW Integers to Packed Double FP
4850 let Predicates = [HasAVX] in {
4851 def VCVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4852                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4853 def VCVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4854                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4855 def VCVTDQ2PDYrm  : S3SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
4856                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4857 def VCVTDQ2PDYrr  : S3SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
4858                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
4859 }
4860
4861 def CVTDQ2PDrm  : S3SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
4862                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4863 def CVTDQ2PDrr  : S3SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4864                        "cvtdq2pd\t{$src, $dst|$dst, $src}", []>;
4865
4866 // AVX 256-bit register conversion intrinsics
4867 def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
4868            (VCVTDQ2PDYrr VR128:$src)>;
4869 def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
4870            (VCVTDQ2PDYrm addr:$src)>;
4871
4872 def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
4873           (VCVTPD2DQYrr VR256:$src)>;
4874 def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
4875           (VCVTPD2DQYrm addr:$src)>;
4876
4877 def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
4878           (VCVTDQ2PDYrr VR128:$src)>;
4879 def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
4880           (VCVTDQ2PDYrm addr:$src)>;
4881
4882 //===---------------------------------------------------------------------===//
4883 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4884 //===---------------------------------------------------------------------===//
4885 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4886                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4887                               X86MemOperand x86memop> {
4888 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4889                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4890                       [(set RC:$dst, (vt (OpNode RC:$src)))]>;
4891 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4892                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4893                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>;
4894 }
4895
4896 let Predicates = [HasAVX] in {
4897   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4898                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4899   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4900                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4901   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4902                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4903   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4904                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4905 }
4906 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4907                                    memopv4f32, f128mem>;
4908 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4909                                    memopv4f32, f128mem>;
4910
4911 let Predicates = [HasAVX] in {
4912   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4913             (VMOVSHDUPrr VR128:$src)>;
4914   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4915             (VMOVSHDUPrm addr:$src)>;
4916   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4917             (VMOVSLDUPrr VR128:$src)>;
4918   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4919             (VMOVSLDUPrm addr:$src)>;
4920   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4921             (VMOVSHDUPYrr VR256:$src)>;
4922   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4923             (VMOVSHDUPYrm addr:$src)>;
4924   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4925             (VMOVSLDUPYrr VR256:$src)>;
4926   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4927             (VMOVSLDUPYrm addr:$src)>;
4928 }
4929
4930 let Predicates = [HasSSE3] in {
4931   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4932             (MOVSHDUPrr VR128:$src)>;
4933   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4934             (MOVSHDUPrm addr:$src)>;
4935   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4936             (MOVSLDUPrr VR128:$src)>;
4937   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4938             (MOVSLDUPrm addr:$src)>;
4939 }
4940
4941 //===---------------------------------------------------------------------===//
4942 // SSE3 - Replicate Double FP - MOVDDUP
4943 //===---------------------------------------------------------------------===//
4944
4945 multiclass sse3_replicate_dfp<string OpcodeStr> {
4946 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4947                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4948                     [(set VR128:$dst,(v2f64 (movddup VR128:$src, (undef))))]>;
4949 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4950                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4951                     [(set VR128:$dst,
4952                       (v2f64 (movddup (scalar_to_vector (loadf64 addr:$src)),
4953                                       (undef))))]>;
4954 }
4955
4956 // FIXME: Merge with above classe when there're patterns for the ymm version
4957 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4958 let Predicates = [HasAVX] in {
4959   def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4960                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4961                       []>;
4962   def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4963                       !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4964                       []>;
4965   }
4966 }
4967
4968 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4969 defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4970 defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4971
4972 let Predicates = [HasAVX] in {
4973   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
4974                    (undef)),
4975             (VMOVDDUPrm addr:$src)>;
4976   let AddedComplexity = 5 in {
4977   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4978   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
4979             (VMOVDDUPrm addr:$src)>;
4980   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (VMOVDDUPrm addr:$src)>;
4981   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
4982             (VMOVDDUPrm addr:$src)>;
4983   }
4984   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4985             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4986   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4987             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4988   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4989             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4990   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
4991             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4992   def : Pat<(X86Movddup (bc_v2f64
4993                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4994             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4995
4996   // 256-bit version
4997   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4998             (VMOVDDUPYrm addr:$src)>;
4999   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5000             (VMOVDDUPYrm addr:$src)>;
5001   def : Pat<(X86Movddup (v4f64 (scalar_to_vector (loadf64 addr:$src)))),
5002             (VMOVDDUPYrm addr:$src)>;
5003   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5004             (VMOVDDUPYrm addr:$src)>;
5005   def : Pat<(X86Movddup (v4f64 VR256:$src)),
5006             (VMOVDDUPYrr VR256:$src)>;
5007   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5008             (VMOVDDUPYrr VR256:$src)>;
5009 }
5010
5011 let Predicates = [HasSSE3] in {
5012   def : Pat<(movddup (bc_v2f64 (v2i64 (scalar_to_vector (loadi64 addr:$src)))),
5013                    (undef)),
5014             (MOVDDUPrm addr:$src)>;
5015   let AddedComplexity = 5 in {
5016   def : Pat<(movddup (memopv2f64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
5017   def : Pat<(movddup (bc_v4f32 (memopv2f64 addr:$src)), (undef)),
5018             (MOVDDUPrm addr:$src)>;
5019   def : Pat<(movddup (memopv2i64 addr:$src), (undef)), (MOVDDUPrm addr:$src)>;
5020   def : Pat<(movddup (bc_v4i32 (memopv2i64 addr:$src)), (undef)),
5021             (MOVDDUPrm addr:$src)>;
5022   }
5023   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5024             (MOVDDUPrm addr:$src)>;
5025   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5026             (MOVDDUPrm addr:$src)>;
5027   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5028             (MOVDDUPrm addr:$src)>;
5029   def : Pat<(X86Movddup (v2f64 (scalar_to_vector (loadf64 addr:$src)))),
5030             (MOVDDUPrm addr:$src)>;
5031   def : Pat<(X86Movddup (bc_v2f64
5032                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5033             (MOVDDUPrm addr:$src)>;
5034 }
5035
5036 //===---------------------------------------------------------------------===//
5037 // SSE3 - Move Unaligned Integer
5038 //===---------------------------------------------------------------------===//
5039
5040 let Predicates = [HasAVX] in {
5041   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5042                    "vlddqu\t{$src, $dst|$dst, $src}",
5043                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5044   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5045                    "vlddqu\t{$src, $dst|$dst, $src}",
5046                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5047 }
5048 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5049                    "lddqu\t{$src, $dst|$dst, $src}",
5050                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>;
5051
5052 //===---------------------------------------------------------------------===//
5053 // SSE3 - Arithmetic
5054 //===---------------------------------------------------------------------===//
5055
5056 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5057                        X86MemOperand x86memop, bit Is2Addr = 1> {
5058   def rr : I<0xD0, MRMSrcReg,
5059        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5060        !if(Is2Addr,
5061            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5062            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5063        [(set RC:$dst, (Int RC:$src1, RC:$src2))]>;
5064   def rm : I<0xD0, MRMSrcMem,
5065        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5066        !if(Is2Addr,
5067            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5068            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5069        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))]>;
5070 }
5071
5072 let Predicates = [HasAVX] in {
5073   let ExeDomain = SSEPackedSingle in {
5074     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5075                                  f128mem, 0>, TB, XD, VEX_4V;
5076     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5077                                  f256mem, 0>, TB, XD, VEX_4V;
5078   }
5079   let ExeDomain = SSEPackedDouble in {
5080     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5081                                  f128mem, 0>, TB, OpSize, VEX_4V;
5082     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5083                                  f256mem, 0>, TB, OpSize, VEX_4V;
5084   }
5085 }
5086 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5087   let ExeDomain = SSEPackedSingle in
5088   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5089                               f128mem>, TB, XD;
5090   let ExeDomain = SSEPackedDouble in
5091   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5092                               f128mem>, TB, OpSize;
5093 }
5094
5095 //===---------------------------------------------------------------------===//
5096 // SSE3 Instructions
5097 //===---------------------------------------------------------------------===//
5098
5099 // Horizontal ops
5100 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5101                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5102   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5103        !if(Is2Addr,
5104          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5105          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5106       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5107
5108   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5109        !if(Is2Addr,
5110          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5111          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5112       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5113 }
5114 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5115                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5116   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5117        !if(Is2Addr,
5118          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5119          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5120       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))]>;
5121
5122   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5123        !if(Is2Addr,
5124          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5125          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5126       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))]>;
5127 }
5128
5129 let Predicates = [HasAVX] in {
5130   let ExeDomain = SSEPackedSingle in {
5131     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5132                             X86fhadd, 0>, VEX_4V;
5133     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5134                             X86fhsub, 0>, VEX_4V;
5135     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5136                             X86fhadd, 0>, VEX_4V;
5137     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5138                             X86fhsub, 0>, VEX_4V;
5139   }
5140   let ExeDomain = SSEPackedDouble in {
5141     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5142                             X86fhadd, 0>, VEX_4V;
5143     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5144                             X86fhsub, 0>, VEX_4V;
5145     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5146                             X86fhadd, 0>, VEX_4V;
5147     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5148                             X86fhsub, 0>, VEX_4V;
5149   }
5150 }
5151
5152 let Constraints = "$src1 = $dst" in {
5153   let ExeDomain = SSEPackedSingle in {
5154     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5155     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5156   }
5157   let ExeDomain = SSEPackedDouble in {
5158     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5159     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5160   }
5161 }
5162
5163 //===---------------------------------------------------------------------===//
5164 // SSSE3 - Packed Absolute Instructions
5165 //===---------------------------------------------------------------------===//
5166
5167
5168 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5169 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5170                             Intrinsic IntId128> {
5171   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5172                     (ins VR128:$src),
5173                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5174                     [(set VR128:$dst, (IntId128 VR128:$src))]>,
5175                     OpSize;
5176
5177   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5178                     (ins i128mem:$src),
5179                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5180                     [(set VR128:$dst,
5181                       (IntId128
5182                        (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
5183 }
5184
5185 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5186 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5187                               Intrinsic IntId256> {
5188   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5189                     (ins VR256:$src),
5190                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5191                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5192                     OpSize;
5193
5194   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5195                     (ins i256mem:$src),
5196                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5197                     [(set VR256:$dst,
5198                       (IntId256
5199                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5200 }
5201
5202 let Predicates = [HasAVX] in {
5203   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5204                                   int_x86_ssse3_pabs_b_128>, VEX;
5205   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5206                                   int_x86_ssse3_pabs_w_128>, VEX;
5207   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5208                                   int_x86_ssse3_pabs_d_128>, VEX;
5209 }
5210
5211 let Predicates = [HasAVX2] in {
5212   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5213                                     int_x86_avx2_pabs_b>, VEX;
5214   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5215                                     int_x86_avx2_pabs_w>, VEX;
5216   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5217                                     int_x86_avx2_pabs_d>, VEX;
5218 }
5219
5220 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5221                               int_x86_ssse3_pabs_b_128>;
5222 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5223                               int_x86_ssse3_pabs_w_128>;
5224 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5225                               int_x86_ssse3_pabs_d_128>;
5226
5227 //===---------------------------------------------------------------------===//
5228 // SSSE3 - Packed Binary Operator Instructions
5229 //===---------------------------------------------------------------------===//
5230
5231 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5232 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5233                              Intrinsic IntId128, bit Is2Addr = 1> {
5234   let isCommutable = 1 in
5235   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5236        (ins VR128:$src1, VR128:$src2),
5237        !if(Is2Addr,
5238          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5239          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5240        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5241        OpSize;
5242   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5243        (ins VR128:$src1, i128mem:$src2),
5244        !if(Is2Addr,
5245          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5246          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5247        [(set VR128:$dst,
5248          (IntId128 VR128:$src1,
5249           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5250 }
5251
5252 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5253                                Intrinsic IntId256> {
5254   let isCommutable = 1 in
5255   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5256        (ins VR256:$src1, VR256:$src2),
5257        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5258        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5259        OpSize;
5260   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5261        (ins VR256:$src1, i256mem:$src2),
5262        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5263        [(set VR256:$dst,
5264          (IntId256 VR256:$src1,
5265           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5266 }
5267
5268 let ImmT = NoImm, Predicates = [HasAVX] in {
5269 let isCommutable = 0 in {
5270   defm VPHADDW    : SS3I_binop_rm_int<0x01, "vphaddw",
5271                                       int_x86_ssse3_phadd_w_128, 0>, VEX_4V;
5272   defm VPHADDD    : SS3I_binop_rm_int<0x02, "vphaddd",
5273                                       int_x86_ssse3_phadd_d_128, 0>, VEX_4V;
5274   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5275                                       int_x86_ssse3_phadd_sw_128, 0>, VEX_4V;
5276   defm VPHSUBW    : SS3I_binop_rm_int<0x05, "vphsubw",
5277                                       int_x86_ssse3_phsub_w_128, 0>, VEX_4V;
5278   defm VPHSUBD    : SS3I_binop_rm_int<0x06, "vphsubd",
5279                                       int_x86_ssse3_phsub_d_128, 0>, VEX_4V;
5280   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5281                                       int_x86_ssse3_phsub_sw_128, 0>, VEX_4V;
5282   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5283                                       int_x86_ssse3_pmadd_ub_sw_128, 0>, VEX_4V;
5284   defm VPSHUFB    : SS3I_binop_rm_int<0x00, "vpshufb",
5285                                       int_x86_ssse3_pshuf_b_128, 0>, VEX_4V;
5286   defm VPSIGNB    : SS3I_binop_rm_int<0x08, "vpsignb",
5287                                       int_x86_ssse3_psign_b_128, 0>, VEX_4V;
5288   defm VPSIGNW    : SS3I_binop_rm_int<0x09, "vpsignw",
5289                                       int_x86_ssse3_psign_w_128, 0>, VEX_4V;
5290   defm VPSIGND    : SS3I_binop_rm_int<0x0A, "vpsignd",
5291                                       int_x86_ssse3_psign_d_128, 0>, VEX_4V;
5292 }
5293 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5294                                       int_x86_ssse3_pmul_hr_sw_128, 0>, VEX_4V;
5295 }
5296
5297 let ImmT = NoImm, Predicates = [HasAVX2] in {
5298 let isCommutable = 0 in {
5299   defm VPHADDW    : SS3I_binop_rm_int_y<0x01, "vphaddw",
5300                                         int_x86_avx2_phadd_w>, VEX_4V;
5301   defm VPHADDD    : SS3I_binop_rm_int_y<0x02, "vphaddd",
5302                                         int_x86_avx2_phadd_d>, VEX_4V;
5303   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5304                                         int_x86_avx2_phadd_sw>, VEX_4V;
5305   defm VPHSUBW    : SS3I_binop_rm_int_y<0x05, "vphsubw",
5306                                         int_x86_avx2_phsub_w>, VEX_4V;
5307   defm VPHSUBD    : SS3I_binop_rm_int_y<0x06, "vphsubd",
5308                                         int_x86_avx2_phsub_d>, VEX_4V;
5309   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5310                                         int_x86_avx2_phsub_sw>, VEX_4V;
5311   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5312                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5313   defm VPSHUFB    : SS3I_binop_rm_int_y<0x00, "vpshufb",
5314                                         int_x86_avx2_pshuf_b>, VEX_4V;
5315   defm VPSIGNB    : SS3I_binop_rm_int_y<0x08, "vpsignb",
5316                                         int_x86_avx2_psign_b>, VEX_4V;
5317   defm VPSIGNW    : SS3I_binop_rm_int_y<0x09, "vpsignw",
5318                                         int_x86_avx2_psign_w>, VEX_4V;
5319   defm VPSIGND    : SS3I_binop_rm_int_y<0x0A, "vpsignd",
5320                                         int_x86_avx2_psign_d>, VEX_4V;
5321 }
5322 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5323                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5324 }
5325
5326 // None of these have i8 immediate fields.
5327 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5328 let isCommutable = 0 in {
5329   defm PHADDW    : SS3I_binop_rm_int<0x01, "phaddw",
5330                                      int_x86_ssse3_phadd_w_128>;
5331   defm PHADDD    : SS3I_binop_rm_int<0x02, "phaddd",
5332                                      int_x86_ssse3_phadd_d_128>;
5333   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5334                                      int_x86_ssse3_phadd_sw_128>;
5335   defm PHSUBW    : SS3I_binop_rm_int<0x05, "phsubw",
5336                                      int_x86_ssse3_phsub_w_128>;
5337   defm PHSUBD    : SS3I_binop_rm_int<0x06, "phsubd",
5338                                      int_x86_ssse3_phsub_d_128>;
5339   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5340                                      int_x86_ssse3_phsub_sw_128>;
5341   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5342                                      int_x86_ssse3_pmadd_ub_sw_128>;
5343   defm PSHUFB    : SS3I_binop_rm_int<0x00, "pshufb",
5344                                      int_x86_ssse3_pshuf_b_128>;
5345   defm PSIGNB    : SS3I_binop_rm_int<0x08, "psignb",
5346                                      int_x86_ssse3_psign_b_128>;
5347   defm PSIGNW    : SS3I_binop_rm_int<0x09, "psignw",
5348                                      int_x86_ssse3_psign_w_128>;
5349   defm PSIGND    : SS3I_binop_rm_int<0x0A, "psignd",
5350                                        int_x86_ssse3_psign_d_128>;
5351 }
5352 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5353                                      int_x86_ssse3_pmul_hr_sw_128>;
5354 }
5355
5356 let Predicates = [HasAVX] in {
5357   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5358             (VPSHUFBrr128 VR128:$src, VR128:$mask)>;
5359   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5360             (VPSHUFBrm128 VR128:$src, addr:$mask)>;
5361
5362   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5363             (VPSIGNBrr128 VR128:$src1, VR128:$src2)>;
5364   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5365             (VPSIGNWrr128 VR128:$src1, VR128:$src2)>;
5366   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5367             (VPSIGNDrr128 VR128:$src1, VR128:$src2)>;
5368
5369   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5370             (VPHADDWrr128 VR128:$src1, VR128:$src2)>;
5371   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5372             (VPHADDDrr128 VR128:$src1, VR128:$src2)>;
5373   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5374             (VPHSUBWrr128 VR128:$src1, VR128:$src2)>;
5375   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5376             (VPHSUBDrr128 VR128:$src1, VR128:$src2)>;
5377 }
5378
5379 let Predicates = [HasAVX2] in {
5380   def : Pat<(v32i8 (X86psign VR256:$src1, VR256:$src2)),
5381             (VPSIGNBrr256 VR256:$src1, VR256:$src2)>;
5382   def : Pat<(v16i16 (X86psign VR256:$src1, VR256:$src2)),
5383             (VPSIGNWrr256 VR256:$src1, VR256:$src2)>;
5384   def : Pat<(v8i32 (X86psign VR256:$src1, VR256:$src2)),
5385             (VPSIGNDrr256 VR256:$src1, VR256:$src2)>;
5386
5387   def : Pat<(v16i16 (X86hadd VR256:$src1, VR256:$src2)),
5388             (VPHADDWrr256 VR256:$src1, VR256:$src2)>;
5389   def : Pat<(v8i32 (X86hadd VR256:$src1, VR256:$src2)),
5390             (VPHADDDrr256 VR256:$src1, VR256:$src2)>;
5391   def : Pat<(v16i16 (X86hsub VR256:$src1, VR256:$src2)),
5392             (VPHSUBWrr256 VR256:$src1, VR256:$src2)>;
5393   def : Pat<(v8i32 (X86hsub VR256:$src1, VR256:$src2)),
5394             (VPHSUBDrr256 VR256:$src1, VR256:$src2)>;
5395 }
5396
5397 let Predicates = [HasSSSE3] in {
5398   def : Pat<(X86pshufb VR128:$src, VR128:$mask),
5399             (PSHUFBrr128 VR128:$src, VR128:$mask)>;
5400   def : Pat<(X86pshufb VR128:$src, (bc_v16i8 (memopv2i64 addr:$mask))),
5401             (PSHUFBrm128 VR128:$src, addr:$mask)>;
5402
5403   def : Pat<(v16i8 (X86psign VR128:$src1, VR128:$src2)),
5404             (PSIGNBrr128 VR128:$src1, VR128:$src2)>;
5405   def : Pat<(v8i16 (X86psign VR128:$src1, VR128:$src2)),
5406             (PSIGNWrr128 VR128:$src1, VR128:$src2)>;
5407   def : Pat<(v4i32 (X86psign VR128:$src1, VR128:$src2)),
5408             (PSIGNDrr128 VR128:$src1, VR128:$src2)>;
5409
5410   def : Pat<(v8i16 (X86hadd VR128:$src1, VR128:$src2)),
5411             (PHADDWrr128 VR128:$src1, VR128:$src2)>;
5412   def : Pat<(v4i32 (X86hadd VR128:$src1, VR128:$src2)),
5413             (PHADDDrr128 VR128:$src1, VR128:$src2)>;
5414   def : Pat<(v8i16 (X86hsub VR128:$src1, VR128:$src2)),
5415             (PHSUBWrr128 VR128:$src1, VR128:$src2)>;
5416   def : Pat<(v4i32 (X86hsub VR128:$src1, VR128:$src2)),
5417             (PHSUBDrr128 VR128:$src1, VR128:$src2)>;
5418 }
5419
5420 //===---------------------------------------------------------------------===//
5421 // SSSE3 - Packed Align Instruction Patterns
5422 //===---------------------------------------------------------------------===//
5423
5424 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5425   let neverHasSideEffects = 1 in {
5426   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5427       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5428       !if(Is2Addr,
5429         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5430         !strconcat(asm,
5431                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5432       []>, OpSize;
5433   let mayLoad = 1 in
5434   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5435       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5436       !if(Is2Addr,
5437         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5438         !strconcat(asm,
5439                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5440       []>, OpSize;
5441   }
5442 }
5443
5444 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5445   let neverHasSideEffects = 1 in {
5446   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5447       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5448       !strconcat(asm,
5449                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5450       []>, OpSize;
5451   let mayLoad = 1 in
5452   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5453       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5454       !strconcat(asm,
5455                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5456       []>, OpSize;
5457   }
5458 }
5459
5460 let Predicates = [HasAVX] in
5461   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5462 let Predicates = [HasAVX2] in
5463   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5464 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5465   defm PALIGN : ssse3_palign<"palignr">;
5466
5467 let Predicates = [HasAVX] in {
5468 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5469           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5470 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5471           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5472 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5473           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5474 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5475           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5476 }
5477
5478 let Predicates = [HasSSSE3] in {
5479 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5480           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5481 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5482           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5483 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5484           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5485 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5486           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5487 }
5488
5489 //===---------------------------------------------------------------------===//
5490 // SSSE3 - Thread synchronization
5491 //===---------------------------------------------------------------------===//
5492
5493 let usesCustomInserter = 1 in {
5494 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5495                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5496                 Requires<[HasSSE3]>;
5497 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5498                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5499                 Requires<[HasSSE3]>;
5500 }
5501
5502 let Uses = [EAX, ECX, EDX] in
5503 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", []>, TB,
5504                  Requires<[HasSSE3]>;
5505 let Uses = [ECX, EAX] in
5506 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", []>, TB,
5507                 Requires<[HasSSE3]>;
5508
5509 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5510 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5511
5512 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5513       Requires<[In32BitMode]>;
5514 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5515       Requires<[In64BitMode]>;
5516
5517 //===----------------------------------------------------------------------===//
5518 // SSE4.1 - Packed Move with Sign/Zero Extend
5519 //===----------------------------------------------------------------------===//
5520
5521 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5522   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5523                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5524                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5525
5526   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5527                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5528        [(set VR128:$dst,
5529          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5530        OpSize;
5531 }
5532
5533 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5534                                  Intrinsic IntId> {
5535   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5536                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5537                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5538
5539   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5540                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5541                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5542 }
5543
5544 let Predicates = [HasAVX] in {
5545 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5546                                      VEX;
5547 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5548                                      VEX;
5549 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5550                                      VEX;
5551 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5552                                      VEX;
5553 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5554                                      VEX;
5555 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5556                                      VEX;
5557 }
5558
5559 let Predicates = [HasAVX2] in {
5560 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5561                                         int_x86_avx2_pmovsxbw>, VEX;
5562 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5563                                         int_x86_avx2_pmovsxwd>, VEX;
5564 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5565                                         int_x86_avx2_pmovsxdq>, VEX;
5566 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5567                                         int_x86_avx2_pmovzxbw>, VEX;
5568 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5569                                         int_x86_avx2_pmovzxwd>, VEX;
5570 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5571                                         int_x86_avx2_pmovzxdq>, VEX;
5572 }
5573
5574 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5575 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5576 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5577 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5578 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5579 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5580
5581 let Predicates = [HasAVX] in {
5582   // Common patterns involving scalar load.
5583   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5584             (VPMOVSXBWrm addr:$src)>;
5585   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5586             (VPMOVSXBWrm addr:$src)>;
5587
5588   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5589             (VPMOVSXWDrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5591             (VPMOVSXWDrm addr:$src)>;
5592
5593   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5594             (VPMOVSXDQrm addr:$src)>;
5595   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5596             (VPMOVSXDQrm addr:$src)>;
5597
5598   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5599             (VPMOVZXBWrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5601             (VPMOVZXBWrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5604             (VPMOVZXWDrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5606             (VPMOVZXWDrm addr:$src)>;
5607
5608   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5609             (VPMOVZXDQrm addr:$src)>;
5610   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5611             (VPMOVZXDQrm addr:$src)>;
5612 }
5613
5614 let Predicates = [HasSSE41] in {
5615   // Common patterns involving scalar load.
5616   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5617             (PMOVSXBWrm addr:$src)>;
5618   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5619             (PMOVSXBWrm addr:$src)>;
5620
5621   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5622             (PMOVSXWDrm addr:$src)>;
5623   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5624             (PMOVSXWDrm addr:$src)>;
5625
5626   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5627             (PMOVSXDQrm addr:$src)>;
5628   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5629             (PMOVSXDQrm addr:$src)>;
5630
5631   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5632             (PMOVZXBWrm addr:$src)>;
5633   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5634             (PMOVZXBWrm addr:$src)>;
5635
5636   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5637             (PMOVZXWDrm addr:$src)>;
5638   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5639             (PMOVZXWDrm addr:$src)>;
5640
5641   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5642             (PMOVZXDQrm addr:$src)>;
5643   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5644             (PMOVZXDQrm addr:$src)>;
5645 }
5646
5647
5648 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5649   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5650                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5651                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5652
5653   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5654                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5655        [(set VR128:$dst,
5656          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5657           OpSize;
5658 }
5659
5660 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5661                                  Intrinsic IntId> {
5662   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5663                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5664                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5665
5666   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5667                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5668        [(set VR256:$dst,
5669          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5670           OpSize;
5671 }
5672
5673 let Predicates = [HasAVX] in {
5674 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5675                                      VEX;
5676 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5677                                      VEX;
5678 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5679                                      VEX;
5680 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5681                                      VEX;
5682 }
5683
5684 let Predicates = [HasAVX2] in {
5685 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5686                                        int_x86_avx2_pmovsxbd>, VEX;
5687 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5688                                        int_x86_avx2_pmovsxwq>, VEX;
5689 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5690                                        int_x86_avx2_pmovzxbd>, VEX;
5691 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5692                                        int_x86_avx2_pmovzxwq>, VEX;
5693 }
5694
5695 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5696 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5697 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5698 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5699
5700 let Predicates = [HasAVX] in {
5701   // Common patterns involving scalar load
5702   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5703             (VPMOVSXBDrm addr:$src)>;
5704   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5705             (VPMOVSXWQrm addr:$src)>;
5706
5707   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5708             (VPMOVZXBDrm addr:$src)>;
5709   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5710             (VPMOVZXWQrm addr:$src)>;
5711 }
5712
5713 let Predicates = [HasSSE41] in {
5714   // Common patterns involving scalar load
5715   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5716             (PMOVSXBDrm addr:$src)>;
5717   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5718             (PMOVSXWQrm addr:$src)>;
5719
5720   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5721             (PMOVZXBDrm addr:$src)>;
5722   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5723             (PMOVZXWQrm addr:$src)>;
5724 }
5725
5726 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5727   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5728                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5729                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5730
5731   // Expecting a i16 load any extended to i32 value.
5732   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5733                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5734                  [(set VR128:$dst, (IntId (bitconvert
5735                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5736                  OpSize;
5737 }
5738
5739 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5740                                  Intrinsic IntId> {
5741   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5742                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5743                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5744
5745   // Expecting a i16 load any extended to i32 value.
5746   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5747                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5748                   [(set VR256:$dst, (IntId (bitconvert
5749                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5750                   OpSize;
5751 }
5752
5753 let Predicates = [HasAVX] in {
5754 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5755                                      VEX;
5756 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5757                                      VEX;
5758 }
5759 let Predicates = [HasAVX2] in {
5760 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5761                                        int_x86_avx2_pmovsxbq>, VEX;
5762 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5763                                        int_x86_avx2_pmovzxbq>, VEX;
5764 }
5765 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5766 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5767
5768 let Predicates = [HasAVX] in {
5769   // Common patterns involving scalar load
5770   def : Pat<(int_x86_sse41_pmovsxbq
5771               (bitconvert (v4i32 (X86vzmovl
5772                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5773             (VPMOVSXBQrm addr:$src)>;
5774
5775   def : Pat<(int_x86_sse41_pmovzxbq
5776               (bitconvert (v4i32 (X86vzmovl
5777                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5778             (VPMOVZXBQrm addr:$src)>;
5779 }
5780
5781 let Predicates = [HasSSE41] in {
5782   // Common patterns involving scalar load
5783   def : Pat<(int_x86_sse41_pmovsxbq
5784               (bitconvert (v4i32 (X86vzmovl
5785                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5786             (PMOVSXBQrm addr:$src)>;
5787
5788   def : Pat<(int_x86_sse41_pmovzxbq
5789               (bitconvert (v4i32 (X86vzmovl
5790                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5791             (PMOVZXBQrm addr:$src)>;
5792 }
5793
5794 //===----------------------------------------------------------------------===//
5795 // SSE4.1 - Extract Instructions
5796 //===----------------------------------------------------------------------===//
5797
5798 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5799 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5800   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5801                  (ins VR128:$src1, i32i8imm:$src2),
5802                  !strconcat(OpcodeStr,
5803                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5804                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5805                  OpSize;
5806   let neverHasSideEffects = 1, mayStore = 1 in
5807   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5808                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5809                  !strconcat(OpcodeStr,
5810                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5811                  []>, OpSize;
5812 // FIXME:
5813 // There's an AssertZext in the way of writing the store pattern
5814 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5815 }
5816
5817 let Predicates = [HasAVX] in {
5818   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5819   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5820          (ins VR128:$src1, i32i8imm:$src2),
5821          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5822 }
5823
5824 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5825
5826
5827 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5828 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5829   let neverHasSideEffects = 1, mayStore = 1 in
5830   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5831                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5832                  !strconcat(OpcodeStr,
5833                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5834                  []>, OpSize;
5835 // FIXME:
5836 // There's an AssertZext in the way of writing the store pattern
5837 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5838 }
5839
5840 let Predicates = [HasAVX] in
5841   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5842
5843 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5844
5845
5846 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5847 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5848   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5849                  (ins VR128:$src1, i32i8imm:$src2),
5850                  !strconcat(OpcodeStr,
5851                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5852                  [(set GR32:$dst,
5853                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5854   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5855                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5856                  !strconcat(OpcodeStr,
5857                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5858                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5859                           addr:$dst)]>, OpSize;
5860 }
5861
5862 let Predicates = [HasAVX] in
5863   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5864
5865 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5866
5867 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5868 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5869   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5870                  (ins VR128:$src1, i32i8imm:$src2),
5871                  !strconcat(OpcodeStr,
5872                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5873                  [(set GR64:$dst,
5874                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5875   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5876                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5877                  !strconcat(OpcodeStr,
5878                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5879                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5880                           addr:$dst)]>, OpSize, REX_W;
5881 }
5882
5883 let Predicates = [HasAVX] in
5884   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5885
5886 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5887
5888 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5889 /// destination
5890 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5891   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5892                  (ins VR128:$src1, i32i8imm:$src2),
5893                  !strconcat(OpcodeStr,
5894                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5895                  [(set GR32:$dst,
5896                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5897            OpSize;
5898   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5899                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5900                  !strconcat(OpcodeStr,
5901                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5902                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5903                           addr:$dst)]>, OpSize;
5904 }
5905
5906 let ExeDomain = SSEPackedSingle in {
5907   let Predicates = [HasAVX] in {
5908     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5909     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5910                     (ins VR128:$src1, i32i8imm:$src2),
5911                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5912                     []>, OpSize, VEX;
5913   }
5914   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5915 }
5916
5917 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5918 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5919                                               imm:$src2))),
5920                  addr:$dst),
5921           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5922           Requires<[HasAVX]>;
5923 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5924                                               imm:$src2))),
5925                  addr:$dst),
5926           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5927           Requires<[HasSSE41]>;
5928
5929 //===----------------------------------------------------------------------===//
5930 // SSE4.1 - Insert Instructions
5931 //===----------------------------------------------------------------------===//
5932
5933 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5934   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5935       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5936       !if(Is2Addr,
5937         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5938         !strconcat(asm,
5939                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5940       [(set VR128:$dst,
5941         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5942   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5943       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5944       !if(Is2Addr,
5945         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5946         !strconcat(asm,
5947                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5948       [(set VR128:$dst,
5949         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5950                    imm:$src3))]>, OpSize;
5951 }
5952
5953 let Predicates = [HasAVX] in
5954   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5955 let Constraints = "$src1 = $dst" in
5956   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5957
5958 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5959   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5960       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5961       !if(Is2Addr,
5962         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5963         !strconcat(asm,
5964                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5965       [(set VR128:$dst,
5966         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5967       OpSize;
5968   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5969       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5970       !if(Is2Addr,
5971         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5972         !strconcat(asm,
5973                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5974       [(set VR128:$dst,
5975         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5976                           imm:$src3)))]>, OpSize;
5977 }
5978
5979 let Predicates = [HasAVX] in
5980   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5981 let Constraints = "$src1 = $dst" in
5982   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5983
5984 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5985   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5986       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5987       !if(Is2Addr,
5988         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5989         !strconcat(asm,
5990                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5991       [(set VR128:$dst,
5992         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5993       OpSize;
5994   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5995       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5996       !if(Is2Addr,
5997         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5998         !strconcat(asm,
5999                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6000       [(set VR128:$dst,
6001         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6002                           imm:$src3)))]>, OpSize;
6003 }
6004
6005 let Predicates = [HasAVX] in
6006   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6007 let Constraints = "$src1 = $dst" in
6008   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6009
6010 // insertps has a few different modes, there's the first two here below which
6011 // are optimized inserts that won't zero arbitrary elements in the destination
6012 // vector. The next one matches the intrinsic and could zero arbitrary elements
6013 // in the target vector.
6014 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6015   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6016       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6017       !if(Is2Addr,
6018         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6019         !strconcat(asm,
6020                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6021       [(set VR128:$dst,
6022         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6023       OpSize;
6024   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6025       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6026       !if(Is2Addr,
6027         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6028         !strconcat(asm,
6029                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6030       [(set VR128:$dst,
6031         (X86insrtps VR128:$src1,
6032                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6033                     imm:$src3))]>, OpSize;
6034 }
6035
6036 let ExeDomain = SSEPackedSingle in {
6037   let Predicates = [HasAVX] in
6038     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6039   let Constraints = "$src1 = $dst" in
6040     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6041 }
6042
6043 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6044           (VINSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6045           Requires<[HasAVX]>;
6046 def : Pat<(int_x86_sse41_insertps VR128:$src1, VR128:$src2, imm:$src3),
6047           (INSERTPSrr VR128:$src1, VR128:$src2, imm:$src3)>,
6048           Requires<[HasSSE41]>;
6049
6050 //===----------------------------------------------------------------------===//
6051 // SSE4.1 - Round Instructions
6052 //===----------------------------------------------------------------------===//
6053
6054 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6055                             X86MemOperand x86memop, RegisterClass RC,
6056                             PatFrag mem_frag32, PatFrag mem_frag64,
6057                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6058 let ExeDomain = SSEPackedSingle in {
6059   // Intrinsic operation, reg.
6060   // Vector intrinsic operation, reg
6061   def PSr : SS4AIi8<opcps, MRMSrcReg,
6062                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6063                     !strconcat(OpcodeStr,
6064                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6065                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6066                     OpSize;
6067
6068   // Vector intrinsic operation, mem
6069   def PSm : SS4AIi8<opcps, MRMSrcMem,
6070                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6071                     !strconcat(OpcodeStr,
6072                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6073                     [(set RC:$dst,
6074                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6075                     OpSize;
6076 } // ExeDomain = SSEPackedSingle
6077
6078 let ExeDomain = SSEPackedDouble in {
6079   // Vector intrinsic operation, reg
6080   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6081                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6082                     !strconcat(OpcodeStr,
6083                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6084                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6085                     OpSize;
6086
6087   // Vector intrinsic operation, mem
6088   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6089                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6090                     !strconcat(OpcodeStr,
6091                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6092                     [(set RC:$dst,
6093                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6094                     OpSize;
6095 } // ExeDomain = SSEPackedDouble
6096 }
6097
6098 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6099                             string OpcodeStr,
6100                             Intrinsic F32Int,
6101                             Intrinsic F64Int, bit Is2Addr = 1> {
6102 let ExeDomain = GenericDomain in {
6103   // Operation, reg.
6104   def SSr : SS4AIi8<opcss, MRMSrcReg,
6105       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6106       !if(Is2Addr,
6107           !strconcat(OpcodeStr,
6108               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6109           !strconcat(OpcodeStr,
6110               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6111       []>, OpSize;
6112
6113   // Intrinsic operation, reg.
6114   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6115         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6116         !if(Is2Addr,
6117             !strconcat(OpcodeStr,
6118                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6119             !strconcat(OpcodeStr,
6120                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6121         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6122         OpSize;
6123
6124   // Intrinsic operation, mem.
6125   def SSm : SS4AIi8<opcss, MRMSrcMem,
6126         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6127         !if(Is2Addr,
6128             !strconcat(OpcodeStr,
6129                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6130             !strconcat(OpcodeStr,
6131                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6132         [(set VR128:$dst,
6133              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6134         OpSize;
6135
6136   // Operation, reg.
6137   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6138         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6139         !if(Is2Addr,
6140             !strconcat(OpcodeStr,
6141                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6142             !strconcat(OpcodeStr,
6143                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6144         []>, OpSize;
6145
6146   // Intrinsic operation, reg.
6147   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6148         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6149         !if(Is2Addr,
6150             !strconcat(OpcodeStr,
6151                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6152             !strconcat(OpcodeStr,
6153                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6154         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6155         OpSize;
6156
6157   // Intrinsic operation, mem.
6158   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6159         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6160         !if(Is2Addr,
6161             !strconcat(OpcodeStr,
6162                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6163             !strconcat(OpcodeStr,
6164                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6165         [(set VR128:$dst,
6166               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6167         OpSize;
6168 } // ExeDomain = GenericDomain
6169 }
6170
6171 // FP round - roundss, roundps, roundsd, roundpd
6172 let Predicates = [HasAVX] in {
6173   // Intrinsic form
6174   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6175                                   memopv4f32, memopv2f64,
6176                                   int_x86_sse41_round_ps,
6177                                   int_x86_sse41_round_pd>, VEX;
6178   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6179                                   memopv8f32, memopv4f64,
6180                                   int_x86_avx_round_ps_256,
6181                                   int_x86_avx_round_pd_256>, VEX;
6182   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6183                                   int_x86_sse41_round_ss,
6184                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6185
6186   def : Pat<(ffloor FR32:$src),
6187             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6188   def : Pat<(f64 (ffloor FR64:$src)),
6189             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6190   def : Pat<(f32 (fnearbyint FR32:$src)),
6191             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6192   def : Pat<(f64 (fnearbyint FR64:$src)),
6193             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6194   def : Pat<(f32 (fceil FR32:$src)),
6195             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6196   def : Pat<(f64 (fceil FR64:$src)),
6197             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6198   def : Pat<(f32 (frint FR32:$src)),
6199             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6200   def : Pat<(f64 (frint FR64:$src)),
6201             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6202   def : Pat<(f32 (ftrunc FR32:$src)),
6203             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6204   def : Pat<(f64 (ftrunc FR64:$src)),
6205             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6206 }
6207
6208 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6209                                memopv4f32, memopv2f64,
6210                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6211 let Constraints = "$src1 = $dst" in
6212 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6213                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6214
6215 def : Pat<(ffloor FR32:$src),
6216           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6217 def : Pat<(f64 (ffloor FR64:$src)),
6218           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6219 def : Pat<(f32 (fnearbyint FR32:$src)),
6220           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6221 def : Pat<(f64 (fnearbyint FR64:$src)),
6222           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6223 def : Pat<(f32 (fceil FR32:$src)),
6224           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6225 def : Pat<(f64 (fceil FR64:$src)),
6226           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6227 def : Pat<(f32 (frint FR32:$src)),
6228           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6229 def : Pat<(f64 (frint FR64:$src)),
6230           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6231 def : Pat<(f32 (ftrunc FR32:$src)),
6232           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6233 def : Pat<(f64 (ftrunc FR64:$src)),
6234           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6235
6236 //===----------------------------------------------------------------------===//
6237 // SSE4.1 - Packed Bit Test
6238 //===----------------------------------------------------------------------===//
6239
6240 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6241 // the intel intrinsic that corresponds to this.
6242 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6243 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6244                 "vptest\t{$src2, $src1|$src1, $src2}",
6245                 [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6246                 OpSize, VEX;
6247 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6248                 "vptest\t{$src2, $src1|$src1, $src2}",
6249                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6250                 OpSize, VEX;
6251
6252 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6253                 "vptest\t{$src2, $src1|$src1, $src2}",
6254                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6255                 OpSize, VEX;
6256 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6257                 "vptest\t{$src2, $src1|$src1, $src2}",
6258                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6259                 OpSize, VEX;
6260 }
6261
6262 let Defs = [EFLAGS] in {
6263 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6264               "ptest\t{$src2, $src1|$src1, $src2}",
6265               [(set EFLAGS, (X86ptest VR128:$src1, (v4f32 VR128:$src2)))]>,
6266               OpSize;
6267 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6268               "ptest\t{$src2, $src1|$src1, $src2}",
6269               [(set EFLAGS, (X86ptest VR128:$src1, (memopv4f32 addr:$src2)))]>,
6270               OpSize;
6271 }
6272
6273 // The bit test instructions below are AVX only
6274 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6275                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6276   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6277             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6278             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6279   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6280             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6281             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6282             OpSize, VEX;
6283 }
6284
6285 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6286 let ExeDomain = SSEPackedSingle in {
6287 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6288 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6289 }
6290 let ExeDomain = SSEPackedDouble in {
6291 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6292 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6293 }
6294 }
6295
6296 //===----------------------------------------------------------------------===//
6297 // SSE4.1 - Misc Instructions
6298 //===----------------------------------------------------------------------===//
6299
6300 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6301   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6302                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6303                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6304                      OpSize, XS;
6305   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6306                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6307                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6308                       (implicit EFLAGS)]>, OpSize, XS;
6309
6310   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6311                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6312                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6313                      XS;
6314   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6315                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6316                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6317                       (implicit EFLAGS)]>, XS;
6318
6319   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6320                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6321                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6322                       XS;
6323   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6324                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6325                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6326                        (implicit EFLAGS)]>, XS;
6327 }
6328
6329
6330
6331 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6332 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6333                                  Intrinsic IntId128> {
6334   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6335                     (ins VR128:$src),
6336                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6337                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6338   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6339                      (ins i128mem:$src),
6340                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6341                      [(set VR128:$dst,
6342                        (IntId128
6343                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6344 }
6345
6346 let Predicates = [HasAVX] in
6347 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6348                                          int_x86_sse41_phminposuw>, VEX;
6349 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6350                                          int_x86_sse41_phminposuw>;
6351
6352 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6353 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6354                               Intrinsic IntId128, bit Is2Addr = 1> {
6355   let isCommutable = 1 in
6356   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6357        (ins VR128:$src1, VR128:$src2),
6358        !if(Is2Addr,
6359            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6360            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6361        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6362   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6363        (ins VR128:$src1, i128mem:$src2),
6364        !if(Is2Addr,
6365            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6366            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6367        [(set VR128:$dst,
6368          (IntId128 VR128:$src1,
6369           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6370 }
6371
6372 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6373 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6374                                 Intrinsic IntId256> {
6375   let isCommutable = 1 in
6376   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6377        (ins VR256:$src1, VR256:$src2),
6378        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6379        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6380   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6381        (ins VR256:$src1, i256mem:$src2),
6382        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6383        [(set VR256:$dst,
6384          (IntId256 VR256:$src1,
6385           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6386 }
6387
6388 let Predicates = [HasAVX] in {
6389   let isCommutable = 0 in
6390   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6391                                                          0>, VEX_4V;
6392   defm VPCMPEQQ  : SS41I_binop_rm_int<0x29, "vpcmpeqq",  int_x86_sse41_pcmpeqq,
6393                                                          0>, VEX_4V;
6394   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6395                                                          0>, VEX_4V;
6396   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6397                                                          0>, VEX_4V;
6398   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6399                                                          0>, VEX_4V;
6400   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6401                                                          0>, VEX_4V;
6402   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6403                                                          0>, VEX_4V;
6404   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6405                                                          0>, VEX_4V;
6406   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6407                                                          0>, VEX_4V;
6408   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6409                                                          0>, VEX_4V;
6410   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6411                                                          0>, VEX_4V;
6412
6413   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6414             (VPCMPEQQrr VR128:$src1, VR128:$src2)>;
6415   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6416             (VPCMPEQQrm VR128:$src1, addr:$src2)>;
6417 }
6418
6419 let Predicates = [HasAVX2] in {
6420   let isCommutable = 0 in
6421   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6422                                         int_x86_avx2_packusdw>, VEX_4V;
6423   defm VPCMPEQQ  : SS41I_binop_rm_int_y<0x29, "vpcmpeqq",
6424                                         int_x86_avx2_pcmpeq_q>, VEX_4V;
6425   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6426                                         int_x86_avx2_pmins_b>, VEX_4V;
6427   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6428                                         int_x86_avx2_pmins_d>, VEX_4V;
6429   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6430                                         int_x86_avx2_pminu_d>, VEX_4V;
6431   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6432                                         int_x86_avx2_pminu_w>, VEX_4V;
6433   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6434                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6435   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6436                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6437   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6438                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6439   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6440                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6441   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6442                                         int_x86_avx2_pmul_dq>, VEX_4V;
6443
6444   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, VR256:$src2)),
6445             (VPCMPEQQYrr VR256:$src1, VR256:$src2)>;
6446   def : Pat<(v4i64 (X86pcmpeqq VR256:$src1, (memop addr:$src2))),
6447             (VPCMPEQQYrm VR256:$src1, addr:$src2)>;
6448 }
6449
6450 let Constraints = "$src1 = $dst" in {
6451   let isCommutable = 0 in
6452   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6453   defm PCMPEQQ  : SS41I_binop_rm_int<0x29, "pcmpeqq",  int_x86_sse41_pcmpeqq>;
6454   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6455   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6456   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6457   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6458   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6459   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6460   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6461   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6462   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6463 }
6464
6465 let Predicates = [HasSSE41] in {
6466   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, VR128:$src2)),
6467             (PCMPEQQrr VR128:$src1, VR128:$src2)>;
6468   def : Pat<(v2i64 (X86pcmpeqq VR128:$src1, (memop addr:$src2))),
6469             (PCMPEQQrm VR128:$src1, addr:$src2)>;
6470 }
6471
6472 /// SS48I_binop_rm - Simple SSE41 binary operator.
6473 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6474                           ValueType OpVT, bit Is2Addr = 1> {
6475   let isCommutable = 1 in
6476   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6477        (ins VR128:$src1, VR128:$src2),
6478        !if(Is2Addr,
6479            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6480            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6481        [(set VR128:$dst, (OpVT (OpNode VR128:$src1, VR128:$src2)))]>,
6482        OpSize;
6483   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6484        (ins VR128:$src1, i128mem:$src2),
6485        !if(Is2Addr,
6486            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6487            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6488        [(set VR128:$dst, (OpNode VR128:$src1,
6489                                   (bc_v4i32 (memopv2i64 addr:$src2))))]>,
6490        OpSize;
6491 }
6492
6493 /// SS48I_binop_rm - Simple SSE41 binary operator.
6494 multiclass SS48I_binop_rm_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
6495                             ValueType OpVT> {
6496   let isCommutable = 1 in
6497   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6498        (ins VR256:$src1, VR256:$src2),
6499        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6500        [(set VR256:$dst, (OpVT (OpNode VR256:$src1, VR256:$src2)))]>,
6501        OpSize;
6502   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6503        (ins VR256:$src1, i256mem:$src2),
6504        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6505        [(set VR256:$dst, (OpNode VR256:$src1,
6506                                   (bc_v8i32 (memopv4i64 addr:$src2))))]>,
6507        OpSize;
6508 }
6509
6510 let Predicates = [HasAVX] in
6511   defm VPMULLD : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, 0>, VEX_4V;
6512 let Predicates = [HasAVX2] in
6513   defm VPMULLD : SS48I_binop_rm_y<0x40, "vpmulld", mul, v8i32>, VEX_4V;
6514 let Constraints = "$src1 = $dst" in
6515   defm PMULLD : SS48I_binop_rm<0x40, "pmulld", mul, v4i32>;
6516
6517 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6518 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6519                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6520                  X86MemOperand x86memop, bit Is2Addr = 1> {
6521   let isCommutable = 1 in
6522   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6523         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6524         !if(Is2Addr,
6525             !strconcat(OpcodeStr,
6526                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6527             !strconcat(OpcodeStr,
6528                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6529         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6530         OpSize;
6531   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6532         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6533         !if(Is2Addr,
6534             !strconcat(OpcodeStr,
6535                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6536             !strconcat(OpcodeStr,
6537                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6538         [(set RC:$dst,
6539           (IntId RC:$src1,
6540            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6541         OpSize;
6542 }
6543
6544 let Predicates = [HasAVX] in {
6545   let isCommutable = 0 in {
6546     let ExeDomain = SSEPackedSingle in {
6547     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6548                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6549     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6550               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6551     }
6552     let ExeDomain = SSEPackedDouble in {
6553     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6554                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6555     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6556               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6557     }
6558   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6559                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6560   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6561                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6562   }
6563   let ExeDomain = SSEPackedSingle in
6564   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6565                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6566   let ExeDomain = SSEPackedDouble in
6567   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6568                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6569   let ExeDomain = SSEPackedSingle in
6570   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6571                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6572 }
6573
6574 let Predicates = [HasAVX2] in {
6575   let isCommutable = 0 in {
6576   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6577                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6578   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6579                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6580   }
6581 }
6582
6583 let Constraints = "$src1 = $dst" in {
6584   let isCommutable = 0 in {
6585   let ExeDomain = SSEPackedSingle in
6586   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6587                                      VR128, memopv4f32, i128mem>;
6588   let ExeDomain = SSEPackedDouble in
6589   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6590                                      VR128, memopv2f64, i128mem>;
6591   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6592                                      VR128, memopv2i64, i128mem>;
6593   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6594                                      VR128, memopv2i64, i128mem>;
6595   }
6596   let ExeDomain = SSEPackedSingle in
6597   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6598                                   VR128, memopv4f32, i128mem>;
6599   let ExeDomain = SSEPackedDouble in
6600   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6601                                   VR128, memopv2f64, i128mem>;
6602 }
6603
6604 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6605 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6606                                     RegisterClass RC, X86MemOperand x86memop,
6607                                     PatFrag mem_frag, Intrinsic IntId> {
6608   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6609                   (ins RC:$src1, RC:$src2, RC:$src3),
6610                   !strconcat(OpcodeStr,
6611                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6612                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6613                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6614
6615   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6616                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6617                   !strconcat(OpcodeStr,
6618                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6619                   [(set RC:$dst,
6620                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6621                                RC:$src3))],
6622                   SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6623 }
6624
6625 let Predicates = [HasAVX] in {
6626 let ExeDomain = SSEPackedDouble in {
6627 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6628                                            memopv2f64, int_x86_sse41_blendvpd>;
6629 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6630                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6631 } // ExeDomain = SSEPackedDouble
6632 let ExeDomain = SSEPackedSingle in {
6633 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6634                                            memopv4f32, int_x86_sse41_blendvps>;
6635 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6636                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6637 } // ExeDomain = SSEPackedSingle
6638 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6639                                            memopv2i64, int_x86_sse41_pblendvb>;
6640 }
6641
6642 let Predicates = [HasAVX2] in {
6643 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6644                                            memopv4i64, int_x86_avx2_pblendvb>;
6645 }
6646
6647 let Predicates = [HasAVX] in {
6648   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6649                             (v16i8 VR128:$src2))),
6650             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6651   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6652                             (v4i32 VR128:$src2))),
6653             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6654   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6655                             (v4f32 VR128:$src2))),
6656             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6657   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6658                             (v2i64 VR128:$src2))),
6659             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6660   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6661                             (v2f64 VR128:$src2))),
6662             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6663   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6664                             (v8i32 VR256:$src2))),
6665             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6666   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6667                             (v8f32 VR256:$src2))),
6668             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6669   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6670                             (v4i64 VR256:$src2))),
6671             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6672   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6673                             (v4f64 VR256:$src2))),
6674             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6675 }
6676
6677 let Predicates = [HasAVX2] in {
6678   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6679                             (v32i8 VR256:$src2))),
6680             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6681 }
6682
6683 /// SS41I_ternary_int - SSE 4.1 ternary operator
6684 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6685   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6686                                Intrinsic IntId> {
6687     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6688                     (ins VR128:$src1, VR128:$src2),
6689                     !strconcat(OpcodeStr,
6690                      "\t{$src2, $dst|$dst, $src2}"),
6691                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6692                     OpSize;
6693
6694     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6695                     (ins VR128:$src1, i128mem:$src2),
6696                     !strconcat(OpcodeStr,
6697                      "\t{$src2, $dst|$dst, $src2}"),
6698                     [(set VR128:$dst,
6699                       (IntId VR128:$src1,
6700                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6701   }
6702 }
6703
6704 let ExeDomain = SSEPackedDouble in
6705 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6706                                   int_x86_sse41_blendvpd>;
6707 let ExeDomain = SSEPackedSingle in
6708 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6709                                   int_x86_sse41_blendvps>;
6710 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6711                                   int_x86_sse41_pblendvb>;
6712
6713 let Predicates = [HasSSE41] in {
6714   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6715                             (v16i8 VR128:$src2))),
6716             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6717   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6718                             (v4i32 VR128:$src2))),
6719             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6720   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6721                             (v4f32 VR128:$src2))),
6722             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6723   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6724                             (v2i64 VR128:$src2))),
6725             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6726   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6727                             (v2f64 VR128:$src2))),
6728             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6729 }
6730
6731 let Predicates = [HasAVX] in
6732 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6733                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6734                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6735                        OpSize, VEX;
6736 let Predicates = [HasAVX2] in
6737 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6738                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6739                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6740                          OpSize, VEX;
6741 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6742                        "movntdqa\t{$src, $dst|$dst, $src}",
6743                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6744                        OpSize;
6745
6746 //===----------------------------------------------------------------------===//
6747 // SSE4.2 - Compare Instructions
6748 //===----------------------------------------------------------------------===//
6749
6750 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6751 multiclass SS42I_binop_rm_int<bits<8> opc, string OpcodeStr,
6752                               Intrinsic IntId128, bit Is2Addr = 1> {
6753   def rr : SS428I<opc, MRMSrcReg, (outs VR128:$dst),
6754        (ins VR128:$src1, VR128:$src2),
6755        !if(Is2Addr,
6756            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6757            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6758        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6759        OpSize;
6760   def rm : SS428I<opc, MRMSrcMem, (outs VR128:$dst),
6761        (ins VR128:$src1, i128mem:$src2),
6762        !if(Is2Addr,
6763            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6764            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6765        [(set VR128:$dst,
6766          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6767 }
6768
6769 /// SS42I_binop_rm_int - Simple SSE 4.2 binary operator
6770 multiclass SS42I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6771                                 Intrinsic IntId256> {
6772   def Yrr : SS428I<opc, MRMSrcReg, (outs VR256:$dst),
6773        (ins VR256:$src1, VR256:$src2),
6774        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6775        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
6776        OpSize;
6777   def Yrm : SS428I<opc, MRMSrcMem, (outs VR256:$dst),
6778        (ins VR256:$src1, i256mem:$src2),
6779        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6780        [(set VR256:$dst,
6781          (IntId256 VR256:$src1, (memopv4i64 addr:$src2)))]>, OpSize;
6782 }
6783
6784 let Predicates = [HasAVX] in {
6785   defm VPCMPGTQ : SS42I_binop_rm_int<0x37, "vpcmpgtq", int_x86_sse42_pcmpgtq,
6786                                      0>, VEX_4V;
6787
6788   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6789             (VPCMPGTQrr VR128:$src1, VR128:$src2)>;
6790   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6791             (VPCMPGTQrm VR128:$src1, addr:$src2)>;
6792 }
6793
6794 let Predicates = [HasAVX2] in {
6795   defm VPCMPGTQ : SS42I_binop_rm_int_y<0x37, "vpcmpgtq", int_x86_avx2_pcmpgt_q>,
6796                                        VEX_4V;
6797
6798   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, VR256:$src2)),
6799             (VPCMPGTQYrr VR256:$src1, VR256:$src2)>;
6800   def : Pat<(v4i64 (X86pcmpgtq VR256:$src1, (memop addr:$src2))),
6801             (VPCMPGTQYrm VR256:$src1, addr:$src2)>;
6802 }
6803
6804 let Constraints = "$src1 = $dst" in
6805   defm PCMPGTQ : SS42I_binop_rm_int<0x37, "pcmpgtq", int_x86_sse42_pcmpgtq>;
6806
6807 let Predicates = [HasSSE42] in {
6808   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, VR128:$src2)),
6809             (PCMPGTQrr VR128:$src1, VR128:$src2)>;
6810   def : Pat<(v2i64 (X86pcmpgtq VR128:$src1, (memop addr:$src2))),
6811             (PCMPGTQrm VR128:$src1, addr:$src2)>;
6812 }
6813
6814 //===----------------------------------------------------------------------===//
6815 // SSE4.2 - String/text Processing Instructions
6816 //===----------------------------------------------------------------------===//
6817
6818 // Packed Compare Implicit Length Strings, Return Mask
6819 multiclass pseudo_pcmpistrm<string asm> {
6820   def REG : PseudoI<(outs VR128:$dst),
6821                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6822     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6823                                                   imm:$src3))]>;
6824   def MEM : PseudoI<(outs VR128:$dst),
6825                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6826     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6827                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6828 }
6829
6830 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6831   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6832   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6833 }
6834
6835 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6836   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6837       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6838       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6839   let mayLoad = 1 in
6840   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6841       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6842       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6843 }
6844
6845 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6846   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6847       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6848       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6849   let mayLoad = 1 in
6850   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6851       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6852       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6853 }
6854
6855 // Packed Compare Explicit Length Strings, Return Mask
6856 multiclass pseudo_pcmpestrm<string asm> {
6857   def REG : PseudoI<(outs VR128:$dst),
6858                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6859     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6860                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6861   def MEM : PseudoI<(outs VR128:$dst),
6862                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6863     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6864                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6865 }
6866
6867 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6868   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6869   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6870 }
6871
6872 let Predicates = [HasAVX],
6873     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6874   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6875       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6876       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6877   let mayLoad = 1 in
6878   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6879       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6880       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6881 }
6882
6883 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6884   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6885       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6886       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6887   let mayLoad = 1 in
6888   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6889       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6890       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6891 }
6892
6893 // Packed Compare Implicit Length Strings, Return Index
6894 let Defs = [ECX, EFLAGS] in {
6895   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6896     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6897       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6898       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6899       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6900        (implicit EFLAGS)]>, OpSize;
6901     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6902       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6903       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6904       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6905        (implicit EFLAGS)]>, OpSize;
6906   }
6907 }
6908
6909 let Predicates = [HasAVX] in {
6910 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6911                                     VEX;
6912 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6913                                     VEX;
6914 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6915                                     VEX;
6916 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6917                                     VEX;
6918 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6919                                     VEX;
6920 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6921                                     VEX;
6922 }
6923
6924 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6925 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6926 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6927 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6928 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6929 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6930
6931 // Packed Compare Explicit Length Strings, Return Index
6932 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6933   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6934     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6935       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6936       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6937       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6938        (implicit EFLAGS)]>, OpSize;
6939     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6940       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6941       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6942        [(set ECX,
6943              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6944         (implicit EFLAGS)]>, OpSize;
6945   }
6946 }
6947
6948 let Predicates = [HasAVX] in {
6949 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6950                                     VEX;
6951 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6952                                     VEX;
6953 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6954                                     VEX;
6955 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6956                                     VEX;
6957 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6958                                     VEX;
6959 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
6960                                     VEX;
6961 }
6962
6963 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
6964 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
6965 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
6966 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
6967 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
6968 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
6969
6970 //===----------------------------------------------------------------------===//
6971 // SSE4.2 - CRC Instructions
6972 //===----------------------------------------------------------------------===//
6973
6974 // No CRC instructions have AVX equivalents
6975
6976 // crc intrinsic instruction
6977 // This set of instructions are only rm, the only difference is the size
6978 // of r and m.
6979 let Constraints = "$src1 = $dst" in {
6980   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6981                       (ins GR32:$src1, i8mem:$src2),
6982                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6983                        [(set GR32:$dst,
6984                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6985                          (load addr:$src2)))]>;
6986   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6987                       (ins GR32:$src1, GR8:$src2),
6988                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6989                        [(set GR32:$dst,
6990                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6991   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6992                       (ins GR32:$src1, i16mem:$src2),
6993                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6994                        [(set GR32:$dst,
6995                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6996                          (load addr:$src2)))]>,
6997                          OpSize;
6998   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6999                       (ins GR32:$src1, GR16:$src2),
7000                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7001                        [(set GR32:$dst,
7002                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7003                          OpSize;
7004   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7005                       (ins GR32:$src1, i32mem:$src2),
7006                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7007                        [(set GR32:$dst,
7008                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7009                          (load addr:$src2)))]>;
7010   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7011                       (ins GR32:$src1, GR32:$src2),
7012                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7013                        [(set GR32:$dst,
7014                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7015   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7016                       (ins GR64:$src1, i8mem:$src2),
7017                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7018                        [(set GR64:$dst,
7019                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7020                          (load addr:$src2)))]>,
7021                          REX_W;
7022   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7023                       (ins GR64:$src1, GR8:$src2),
7024                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7025                        [(set GR64:$dst,
7026                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7027                          REX_W;
7028   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7029                       (ins GR64:$src1, i64mem:$src2),
7030                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7031                        [(set GR64:$dst,
7032                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7033                          (load addr:$src2)))]>,
7034                          REX_W;
7035   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7036                       (ins GR64:$src1, GR64:$src2),
7037                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7038                        [(set GR64:$dst,
7039                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7040                          REX_W;
7041 }
7042
7043 //===----------------------------------------------------------------------===//
7044 // AES-NI Instructions
7045 //===----------------------------------------------------------------------===//
7046
7047 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7048                               Intrinsic IntId128, bit Is2Addr = 1> {
7049   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7050        (ins VR128:$src1, VR128:$src2),
7051        !if(Is2Addr,
7052            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7053            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7054        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7055        OpSize;
7056   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7057        (ins VR128:$src1, i128mem:$src2),
7058        !if(Is2Addr,
7059            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7060            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7061        [(set VR128:$dst,
7062          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7063 }
7064
7065 // Perform One Round of an AES Encryption/Decryption Flow
7066 let Predicates = [HasAVX, HasAES] in {
7067   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7068                          int_x86_aesni_aesenc, 0>, VEX_4V;
7069   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7070                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7071   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7072                          int_x86_aesni_aesdec, 0>, VEX_4V;
7073   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7074                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7075 }
7076
7077 let Constraints = "$src1 = $dst" in {
7078   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7079                          int_x86_aesni_aesenc>;
7080   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7081                          int_x86_aesni_aesenclast>;
7082   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7083                          int_x86_aesni_aesdec>;
7084   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7085                          int_x86_aesni_aesdeclast>;
7086 }
7087
7088 // Perform the AES InvMixColumn Transformation
7089 let Predicates = [HasAVX, HasAES] in {
7090   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7091       (ins VR128:$src1),
7092       "vaesimc\t{$src1, $dst|$dst, $src1}",
7093       [(set VR128:$dst,
7094         (int_x86_aesni_aesimc VR128:$src1))]>,
7095       OpSize, VEX;
7096   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7097       (ins i128mem:$src1),
7098       "vaesimc\t{$src1, $dst|$dst, $src1}",
7099       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7100       OpSize, VEX;
7101 }
7102 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7103   (ins VR128:$src1),
7104   "aesimc\t{$src1, $dst|$dst, $src1}",
7105   [(set VR128:$dst,
7106     (int_x86_aesni_aesimc VR128:$src1))]>,
7107   OpSize;
7108 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7109   (ins i128mem:$src1),
7110   "aesimc\t{$src1, $dst|$dst, $src1}",
7111   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7112   OpSize;
7113
7114 // AES Round Key Generation Assist
7115 let Predicates = [HasAVX, HasAES] in {
7116   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7117       (ins VR128:$src1, i8imm:$src2),
7118       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7119       [(set VR128:$dst,
7120         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7121       OpSize, VEX;
7122   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7123       (ins i128mem:$src1, i8imm:$src2),
7124       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7125       [(set VR128:$dst,
7126         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7127       OpSize, VEX;
7128 }
7129 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7130   (ins VR128:$src1, i8imm:$src2),
7131   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7132   [(set VR128:$dst,
7133     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7134   OpSize;
7135 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7136   (ins i128mem:$src1, i8imm:$src2),
7137   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7138   [(set VR128:$dst,
7139     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7140   OpSize;
7141
7142 //===----------------------------------------------------------------------===//
7143 // CLMUL Instructions
7144 //===----------------------------------------------------------------------===//
7145
7146 // Carry-less Multiplication instructions
7147 let neverHasSideEffects = 1 in {
7148 // AVX carry-less Multiplication instructions
7149 def VPCLMULQDQrr : AVXCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7150            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7151            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7152            []>;
7153
7154 let mayLoad = 1 in
7155 def VPCLMULQDQrm : AVXCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7156            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7157            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7158            []>;
7159
7160 let Constraints = "$src1 = $dst" in {
7161 def PCLMULQDQrr : CLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7162            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7163            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7164            []>;
7165
7166 let mayLoad = 1 in
7167 def PCLMULQDQrm : CLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7168            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7169            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7170            []>;
7171 } // Constraints = "$src1 = $dst"
7172 } // neverHasSideEffects = 1
7173
7174
7175 multiclass pclmul_alias<string asm, int immop> {
7176   def : InstAlias<!strconcat("pclmul", asm,
7177                            "dq {$src, $dst|$dst, $src}"),
7178                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7179
7180   def : InstAlias<!strconcat("pclmul", asm,
7181                              "dq {$src, $dst|$dst, $src}"),
7182                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7183
7184   def : InstAlias<!strconcat("vpclmul", asm,
7185                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7186                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7187
7188   def : InstAlias<!strconcat("vpclmul", asm,
7189                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7190                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7191 }
7192 defm : pclmul_alias<"hqhq", 0x11>;
7193 defm : pclmul_alias<"hqlq", 0x01>;
7194 defm : pclmul_alias<"lqhq", 0x10>;
7195 defm : pclmul_alias<"lqlq", 0x00>;
7196
7197 //===----------------------------------------------------------------------===//
7198 // AVX Instructions
7199 //===----------------------------------------------------------------------===//
7200
7201 //===----------------------------------------------------------------------===//
7202 // VBROADCAST - Load from memory and broadcast to all elements of the
7203 //              destination operand
7204 //
7205 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7206                     X86MemOperand x86memop, Intrinsic Int> :
7207   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7208         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7209         [(set RC:$dst, (Int addr:$src))]>, VEX;
7210
7211 // AVX2 adds register forms
7212 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7213                          Intrinsic Int> :
7214   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7215          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7216          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7217
7218 let ExeDomain = SSEPackedSingle in {
7219   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7220                                       int_x86_avx_vbroadcast_ss>;
7221   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7222                                       int_x86_avx_vbroadcast_ss_256>;
7223 }
7224 let ExeDomain = SSEPackedDouble in
7225 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7226                                     int_x86_avx_vbroadcast_sd_256>;
7227 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7228                                    int_x86_avx_vbroadcastf128_pd_256>;
7229
7230 let ExeDomain = SSEPackedSingle in {
7231   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7232                                            int_x86_avx2_vbroadcast_ss_ps>;
7233   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7234                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7235 }
7236 let ExeDomain = SSEPackedDouble in
7237 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7238                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7239
7240 let Predicates = [HasAVX2] in
7241 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7242                                    int_x86_avx2_vbroadcasti128>;
7243
7244 let Predicates = [HasAVX] in
7245 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7246           (VBROADCASTF128 addr:$src)>;
7247
7248
7249 //===----------------------------------------------------------------------===//
7250 // VINSERTF128 - Insert packed floating-point values
7251 //
7252 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7253 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7254           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7255           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7256           []>, VEX_4V;
7257 let mayLoad = 1 in
7258 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7259           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7260           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7261           []>, VEX_4V;
7262 }
7263
7264 let Predicates = [HasAVX] in {
7265 def : Pat<(int_x86_avx_vinsertf128_pd_256 VR256:$src1, VR128:$src2, imm:$src3),
7266           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7267 def : Pat<(int_x86_avx_vinsertf128_ps_256 VR256:$src1, VR128:$src2, imm:$src3),
7268           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7269 def : Pat<(int_x86_avx_vinsertf128_si_256 VR256:$src1, VR128:$src2, imm:$src3),
7270           (VINSERTF128rr VR256:$src1, VR128:$src2, imm:$src3)>;
7271 }
7272
7273 //===----------------------------------------------------------------------===//
7274 // VEXTRACTF128 - Extract packed floating-point values
7275 //
7276 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7277 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7278           (ins VR256:$src1, i8imm:$src2),
7279           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7280           []>, VEX;
7281 let mayStore = 1 in
7282 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7283           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7284           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7285           []>, VEX;
7286 }
7287
7288 let Predicates = [HasAVX] in {
7289 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7290           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7291 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7292           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7293 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7294           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7295 }
7296
7297 //===----------------------------------------------------------------------===//
7298 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7299 //
7300 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7301                           Intrinsic IntLd, Intrinsic IntLd256,
7302                           Intrinsic IntSt, Intrinsic IntSt256> {
7303   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7304              (ins VR128:$src1, f128mem:$src2),
7305              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7306              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7307              VEX_4V;
7308   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7309              (ins VR256:$src1, f256mem:$src2),
7310              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7311              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7312              VEX_4V;
7313   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7314              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7316              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7317   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7318              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7319              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7320              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7321 }
7322
7323 let ExeDomain = SSEPackedSingle in
7324 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7325                                  int_x86_avx_maskload_ps,
7326                                  int_x86_avx_maskload_ps_256,
7327                                  int_x86_avx_maskstore_ps,
7328                                  int_x86_avx_maskstore_ps_256>;
7329 let ExeDomain = SSEPackedDouble in
7330 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7331                                  int_x86_avx_maskload_pd,
7332                                  int_x86_avx_maskload_pd_256,
7333                                  int_x86_avx_maskstore_pd,
7334                                  int_x86_avx_maskstore_pd_256>;
7335
7336 //===----------------------------------------------------------------------===//
7337 // VPERMIL - Permute Single and Double Floating-Point Values
7338 //
7339 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7340                       RegisterClass RC, X86MemOperand x86memop_f,
7341                       X86MemOperand x86memop_i, PatFrag f_frag, PatFrag i_frag,
7342                       Intrinsic IntVar, Intrinsic IntImm> {
7343   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7344              (ins RC:$src1, RC:$src2),
7345              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7346              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7347   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7348              (ins RC:$src1, x86memop_i:$src2),
7349              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7350              [(set RC:$dst, (IntVar RC:$src1,
7351                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7352
7353   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7354              (ins RC:$src1, i8imm:$src2),
7355              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7356              [(set RC:$dst, (IntImm RC:$src1, imm:$src2))]>, VEX;
7357   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7358              (ins x86memop_f:$src1, i8imm:$src2),
7359              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7360              [(set RC:$dst, (IntImm (f_frag addr:$src1), imm:$src2))]>, VEX;
7361 }
7362
7363 let ExeDomain = SSEPackedSingle in {
7364   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7365                                memopv4f32, memopv2i64,
7366                                int_x86_avx_vpermilvar_ps,
7367                                int_x86_avx_vpermil_ps>;
7368   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7369                                memopv8f32, memopv4i64,
7370                                int_x86_avx_vpermilvar_ps_256,
7371                                int_x86_avx_vpermil_ps_256>;
7372 }
7373 let ExeDomain = SSEPackedDouble in {
7374   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7375                                memopv2f64, memopv2i64,
7376                                int_x86_avx_vpermilvar_pd,
7377                                int_x86_avx_vpermil_pd>;
7378   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7379                                memopv4f64, memopv4i64,
7380                                int_x86_avx_vpermilvar_pd_256,
7381                                int_x86_avx_vpermil_pd_256>;
7382 }
7383
7384 let Predicates = [HasAVX] in {
7385 def : Pat<(v8f32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7386           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7387 def : Pat<(v4f64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7388           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7389 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7390           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7391 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7392           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7393 def : Pat<(v8f32 (X86VPermilp (memopv8f32 addr:$src1), (i8 imm:$imm))),
7394           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7395 def : Pat<(v4f64 (X86VPermilp (memopv4f64 addr:$src1), (i8 imm:$imm))),
7396           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7397 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7398                                (i8 imm:$imm))),
7399           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7400 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7401           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7402 }
7403
7404 //===----------------------------------------------------------------------===//
7405 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7406 //
7407 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7408 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7409           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7410           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7411           []>, VEX_4V;
7412 let mayLoad = 1 in
7413 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7414           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7415           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7416           []>, VEX_4V;
7417 }
7418
7419 let Predicates = [HasAVX] in {
7420 def : Pat<(int_x86_avx_vperm2f128_ps_256 VR256:$src1, VR256:$src2, imm:$src3),
7421           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7422 def : Pat<(int_x86_avx_vperm2f128_pd_256 VR256:$src1, VR256:$src2, imm:$src3),
7423           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7424 def : Pat<(int_x86_avx_vperm2f128_si_256 VR256:$src1, VR256:$src2, imm:$src3),
7425           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$src3)>;
7426
7427 def : Pat<(int_x86_avx_vperm2f128_ps_256
7428                   VR256:$src1, (memopv8f32 addr:$src2), imm:$src3),
7429           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7430 def : Pat<(int_x86_avx_vperm2f128_pd_256
7431                   VR256:$src1, (memopv4f64 addr:$src2), imm:$src3),
7432           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7433 def : Pat<(int_x86_avx_vperm2f128_si_256
7434                   VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)), imm:$src3),
7435           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$src3)>;
7436 }
7437
7438 //===----------------------------------------------------------------------===//
7439 // VZERO - Zero YMM registers
7440 //
7441 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7442             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7443   // Zero All YMM registers
7444   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7445                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7446
7447   // Zero Upper bits of YMM registers
7448   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7449                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7450 }
7451
7452 //===----------------------------------------------------------------------===//
7453 // Half precision conversion instructions
7454 //===----------------------------------------------------------------------===//
7455 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7456 let Predicates = [HasAVX, HasF16C] in {
7457   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7458              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7459              [(set RC:$dst, (Int VR128:$src))]>,
7460              T8, OpSize, VEX;
7461   let neverHasSideEffects = 1, mayLoad = 1 in
7462   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7463              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7464 }
7465 }
7466
7467 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7468 let Predicates = [HasAVX, HasF16C] in {
7469   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7470                (ins RC:$src1, i32i8imm:$src2),
7471                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7472                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7473                TA, OpSize, VEX;
7474   let neverHasSideEffects = 1, mayLoad = 1 in
7475   def mr : Ii8<0x1D, MRMDestMem, (outs x86memop:$dst),
7476                (ins RC:$src1, i32i8imm:$src2),
7477                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7478                TA, OpSize, VEX;
7479 }
7480 }
7481
7482 defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7483 defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7484 defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7485 defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7486
7487 //===----------------------------------------------------------------------===//
7488 // AVX2 Instructions
7489 //===----------------------------------------------------------------------===//
7490
7491 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7492 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7493                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7494                  X86MemOperand x86memop> {
7495   let isCommutable = 1 in
7496   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7497         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7498         !strconcat(OpcodeStr,
7499             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7500         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7501         VEX_4V;
7502   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7503         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7504         !strconcat(OpcodeStr,
7505             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7506         [(set RC:$dst,
7507           (IntId RC:$src1,
7508            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7509         VEX_4V;
7510 }
7511
7512 let isCommutable = 0 in {
7513 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7514                                    VR128, memopv2i64, i128mem>;
7515 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7516                                     VR256, memopv4i64, i256mem>;
7517 }
7518
7519 //===----------------------------------------------------------------------===//
7520 // VPBROADCAST - Load from memory and broadcast to all elements of the
7521 //               destination operand
7522 //
7523 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7524                           X86MemOperand x86memop, PatFrag ld_frag,
7525                           Intrinsic Int128, Intrinsic Int256> {
7526   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7527                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7528                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7529   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7530                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7531                   [(set VR128:$dst,
7532                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7533   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7534                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7535                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7536   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7537                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7538                    [(set VR256:$dst,
7539                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7540 }
7541
7542 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7543                                     int_x86_avx2_pbroadcastb_128,
7544                                     int_x86_avx2_pbroadcastb_256>;
7545 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7546                                     int_x86_avx2_pbroadcastw_128,
7547                                     int_x86_avx2_pbroadcastw_256>;
7548 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7549                                     int_x86_avx2_pbroadcastd_128,
7550                                     int_x86_avx2_pbroadcastd_256>;
7551 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7552                                     int_x86_avx2_pbroadcastq_128,
7553                                     int_x86_avx2_pbroadcastq_256>;
7554
7555 let Predicates = [HasAVX2] in {
7556   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7557           (VPBROADCASTBrm addr:$src)>;
7558   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7559           (VPBROADCASTBYrm addr:$src)>;
7560   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7561           (VPBROADCASTWrm addr:$src)>;
7562   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7563           (VPBROADCASTWYrm addr:$src)>;
7564   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7565           (VPBROADCASTDrm addr:$src)>;
7566   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7567           (VPBROADCASTDYrm addr:$src)>;
7568   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7569           (VPBROADCASTQrm addr:$src)>;
7570   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7571           (VPBROADCASTQYrm addr:$src)>;
7572 }
7573
7574 // AVX1 broadcast patterns
7575 let Predicates = [HasAVX] in {
7576 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7577           (VBROADCASTSSYrm addr:$src)>;
7578 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7579           (VBROADCASTSDrm addr:$src)>;
7580 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7581           (VBROADCASTSSYrm addr:$src)>;
7582 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7583           (VBROADCASTSDrm addr:$src)>;
7584
7585 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7586           (VBROADCASTSSrm addr:$src)>;
7587 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7588           (VBROADCASTSSrm addr:$src)>;
7589 }
7590
7591 //===----------------------------------------------------------------------===//
7592 // VPERM - Permute instructions
7593 //
7594
7595 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7596                      Intrinsic Int> {
7597   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7598                    (ins VR256:$src1, VR256:$src2),
7599                    !strconcat(OpcodeStr,
7600                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7601                    [(set VR256:$dst, (Int VR256:$src1, VR256:$src2))]>, VEX_4V;
7602   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7603                    (ins VR256:$src1, i256mem:$src2),
7604                    !strconcat(OpcodeStr,
7605                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7606                    [(set VR256:$dst, (Int VR256:$src1,
7607                                       (bitconvert (mem_frag addr:$src2))))]>,
7608                    VEX_4V;
7609 }
7610
7611 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, int_x86_avx2_permd>;
7612 let ExeDomain = SSEPackedSingle in
7613 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, int_x86_avx2_permps>;
7614
7615 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7616                          Intrinsic Int> {
7617   def Yrr : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7618                      (ins VR256:$src1, i8imm:$src2),
7619                      !strconcat(OpcodeStr,
7620                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7621                      [(set VR256:$dst, (Int VR256:$src1, imm:$src2))]>, VEX;
7622   def Yrm : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7623                      (ins i256mem:$src1, i8imm:$src2),
7624                      !strconcat(OpcodeStr,
7625                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7626                      [(set VR256:$dst, (Int (mem_frag addr:$src1), imm:$src2))]>,
7627                      VEX;
7628 }
7629
7630 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, int_x86_avx2_permq>,
7631                             VEX_W;
7632 let ExeDomain = SSEPackedDouble in
7633 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, int_x86_avx2_permpd>,
7634                              VEX_W;
7635
7636 //===----------------------------------------------------------------------===//
7637 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7638 //
7639 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7640           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7641           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7642           [(set VR256:$dst,
7643            (int_x86_avx2_vperm2i128 VR256:$src1, VR256:$src2, imm:$src3))]>,
7644           VEX_4V;
7645 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7646           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7647           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7648           [(set VR256:$dst,
7649            (int_x86_avx2_vperm2i128 VR256:$src1, (memopv4i64 addr:$src2),
7650             imm:$src3))]>,
7651           VEX_4V;
7652
7653 let Predicates = [HasAVX2] in {
7654 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7655           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7656 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7657           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7658 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7659           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7660 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7661           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7662
7663 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7664                   (i8 imm:$imm))),
7665           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7666 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7667                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7668           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7669 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7670                   (i8 imm:$imm))),
7671           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7672 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7673                   (i8 imm:$imm))),
7674           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7675 }
7676
7677 // AVX1 patterns
7678 let Predicates = [HasAVX] in {
7679 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7680           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7681 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7682           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7683 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7684           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7685 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7686           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7687 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7688           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7689 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7690           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7691
7692 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7693                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7694           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7695 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7696                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7697           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7698 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7699                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7700           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7701 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7702                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7703           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7704 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7705                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7706           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7707 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7708                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7709           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7710 }
7711
7712
7713 //===----------------------------------------------------------------------===//
7714 // VINSERTI128 - Insert packed integer values
7715 //
7716 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7717           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7718           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7719           [(set VR256:$dst,
7720             (int_x86_avx2_vinserti128 VR256:$src1, VR128:$src2, imm:$src3))]>,
7721           VEX_4V;
7722 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7723           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7724           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7725           [(set VR256:$dst,
7726             (int_x86_avx2_vinserti128 VR256:$src1, (memopv2i64 addr:$src2),
7727              imm:$src3))]>, VEX_4V;
7728
7729 let Predicates = [HasAVX2] in {
7730 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7731                                    (i32 imm)),
7732           (VINSERTI128rr VR256:$src1, VR128:$src2,
7733                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7734 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7735                                    (i32 imm)),
7736           (VINSERTI128rr VR256:$src1, VR128:$src2,
7737                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7738 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7739                                    (i32 imm)),
7740           (VINSERTI128rr VR256:$src1, VR128:$src2,
7741                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7742 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7743                                    (i32 imm)),
7744           (VINSERTI128rr VR256:$src1, VR128:$src2,
7745                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7746 }
7747
7748 // AVX1 patterns
7749 let Predicates = [HasAVX] in {
7750 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7751                                    (i32 imm)),
7752           (VINSERTF128rr VR256:$src1, VR128:$src2,
7753                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7754 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7755                                    (i32 imm)),
7756           (VINSERTF128rr VR256:$src1, VR128:$src2,
7757                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7758 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7759                                    (i32 imm)),
7760           (VINSERTF128rr VR256:$src1, VR128:$src2,
7761                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7762 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7763                                    (i32 imm)),
7764           (VINSERTF128rr VR256:$src1, VR128:$src2,
7765                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7766 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7767                                    (i32 imm)),
7768           (VINSERTF128rr VR256:$src1, VR128:$src2,
7769                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7770 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7771                                    (i32 imm)),
7772           (VINSERTF128rr VR256:$src1, VR128:$src2,
7773                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7774 }
7775
7776 //===----------------------------------------------------------------------===//
7777 // VEXTRACTI128 - Extract packed integer values
7778 //
7779 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7780           (ins VR256:$src1, i8imm:$src2),
7781           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7782           [(set VR128:$dst,
7783             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7784           VEX;
7785 let neverHasSideEffects = 1, mayStore = 1 in
7786 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7787           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7788           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7789
7790 let Predicates = [HasAVX2] in {
7791 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7792           (v2i64 (VEXTRACTI128rr
7793                     (v4i64 VR256:$src1),
7794                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7795 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7796           (v4i32 (VEXTRACTI128rr
7797                     (v8i32 VR256:$src1),
7798                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7799 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7800           (v8i16 (VEXTRACTI128rr
7801                     (v16i16 VR256:$src1),
7802                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7803 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7804           (v16i8 (VEXTRACTI128rr
7805                     (v32i8 VR256:$src1),
7806                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7807 }
7808
7809 // AVX1 patterns
7810 let Predicates = [HasAVX] in {
7811 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7812           (v4f32 (VEXTRACTF128rr
7813                     (v8f32 VR256:$src1),
7814                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7815 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7816           (v2f64 (VEXTRACTF128rr
7817                     (v4f64 VR256:$src1),
7818                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7819 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7820           (v2i64 (VEXTRACTF128rr
7821                     (v4i64 VR256:$src1),
7822                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7823 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7824           (v4i32 (VEXTRACTF128rr
7825                     (v8i32 VR256:$src1),
7826                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7827 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7828           (v8i16 (VEXTRACTF128rr
7829                     (v16i16 VR256:$src1),
7830                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7831 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7832           (v16i8 (VEXTRACTF128rr
7833                     (v32i8 VR256:$src1),
7834                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7835 }
7836
7837 //===----------------------------------------------------------------------===//
7838 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7839 //
7840 multiclass avx2_pmovmask<string OpcodeStr,
7841                          Intrinsic IntLd128, Intrinsic IntLd256,
7842                          Intrinsic IntSt128, Intrinsic IntSt256> {
7843   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7844              (ins VR128:$src1, i128mem:$src2),
7845              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7846              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7847   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7848              (ins VR256:$src1, i256mem:$src2),
7849              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7850              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7851   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7852              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7853              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7854              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7855   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7856              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7857              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7858              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7859 }
7860
7861 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7862                                 int_x86_avx2_maskload_d,
7863                                 int_x86_avx2_maskload_d_256,
7864                                 int_x86_avx2_maskstore_d,
7865                                 int_x86_avx2_maskstore_d_256>;
7866 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7867                                 int_x86_avx2_maskload_q,
7868                                 int_x86_avx2_maskload_q_256,
7869                                 int_x86_avx2_maskstore_q,
7870                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7871
7872
7873 //===----------------------------------------------------------------------===//
7874 // Variable Bit Shifts
7875 //
7876 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7877                           ValueType vt128, ValueType vt256> {
7878   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7879              (ins VR128:$src1, VR128:$src2),
7880              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7881              [(set VR128:$dst,
7882                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7883              VEX_4V;
7884   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7885              (ins VR128:$src1, i128mem:$src2),
7886              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7887              [(set VR128:$dst,
7888                (vt128 (OpNode VR128:$src1,
7889                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7890              VEX_4V;
7891   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7892              (ins VR256:$src1, VR256:$src2),
7893              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7894              [(set VR256:$dst,
7895                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7896              VEX_4V;
7897   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7898              (ins VR256:$src1, i256mem:$src2),
7899              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7900              [(set VR256:$dst,
7901                (vt256 (OpNode VR256:$src1,
7902                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7903              VEX_4V;
7904 }
7905
7906 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7907 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7908 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7909 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7910 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;