lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (f64 (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), FR32:$src, sub_ss)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), FR64:$src, sub_sd)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)),
 566                       (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 567   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 568             (VMOVSSrr (v4i32 (V_SET0)),
 569                       (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 570   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 571             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 572
 573   // Move low f32 and clear high bits.
 574   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 575             (SUBREG_TO_REG (i32 0),
 576               (VMOVSSrr (v4f32 (V_SET0)),
 577                         (EXTRACT_SUBREG (v8f32 VR256:$src), sub_ss)), sub_xmm)>;
 578   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 579             (SUBREG_TO_REG (i32 0),
 580               (VMOVSSrr (v4i32 (V_SET0)),
 581                         (EXTRACT_SUBREG (v8i32 VR256:$src), sub_ss)), sub_xmm)>;
 582   }
 583
 584   let AddedComplexity = 20 in {
 585   // MOVSSrm zeros the high parts of the register; represent this
 586   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 587   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 588             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 589   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 590             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 591   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 592             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 593
 594   // MOVSDrm zeros the high parts of the register; represent this
 595   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 596   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 597             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 598   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 599             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 600   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 601             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 602   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 603             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 604   def : Pat<(v2f64 (X86vzload addr:$src)),
 605             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 606
 607   // Represent the same patterns above but in the form they appear for
 608   // 256-bit types
 609   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 610                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 611             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 612   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 613                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 614             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_ss)>;
 615   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 616                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 617             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_sd)>;
 618   }
 619   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 620                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 621             (SUBREG_TO_REG (i32 0),
 622                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 623                            sub_xmm)>;
 624   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 625                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 626             (SUBREG_TO_REG (i64 0),
 627                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 628                            sub_xmm)>;
 629   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 630                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 631             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_sd)>;
 632
 633   // Move low f64 and clear high bits.
 634   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 635             (SUBREG_TO_REG (i32 0),
 636               (VMOVSDrr (v2f64 (V_SET0)),
 637                         (EXTRACT_SUBREG (v4f64 VR256:$src), sub_sd)), sub_xmm)>;
 638
 639   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 640             (SUBREG_TO_REG (i32 0),
 641               (VMOVSDrr (v2i64 (V_SET0)),
 642                         (EXTRACT_SUBREG (v4i64 VR256:$src), sub_sd)), sub_xmm)>;
 643
 644   // Extract and store.
 645   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 646                    addr:$dst),
 647             (VMOVSSmr addr:$dst,
 648                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 649   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 650                    addr:$dst),
 651             (VMOVSDmr addr:$dst,
 652                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 653
 654   // Shuffle with VMOVSS
 655   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 656             (VMOVSSrr (v4i32 VR128:$src1),
 657                       (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 658   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 659             (VMOVSSrr (v4f32 VR128:$src1),
 660                       (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 661
 662   // 256-bit variants
 663   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 664             (SUBREG_TO_REG (i32 0),
 665                 (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_ss),
 666                           (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_ss)), sub_xmm)>;
 667   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 668             (SUBREG_TO_REG (i32 0),
 669                 (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_ss),
 670                           (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_ss)), sub_xmm)>;
 671
 672   // Shuffle with VMOVSD
 673   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr (v2i64 VR128:$src1),
 675                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 676   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 677             (VMOVSDrr (v2f64 VR128:$src1),
 678                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 679   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 680             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 681                                                    sub_sd))>;
 682   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 683             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 684                                                    sub_sd))>;
 685
 686   // 256-bit variants
 687   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 688             (SUBREG_TO_REG (i32 0),
 689                 (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_sd),
 690                           (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_sd)), sub_xmm)>;
 691   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 692             (SUBREG_TO_REG (i32 0),
 693                 (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_sd),
 694                           (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_sd)), sub_xmm)>;
 695
 696
 697   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 698   // is during lowering, where it's not possible to recognize the fold cause
 699   // it has two uses through a bitcast. One use disappears at isel time and the
 700   // fold opportunity reappears.
 701   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),
 703                                                    sub_sd))>;
 704   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 705             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),
 706                                                    sub_sd))>;
 707   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 708             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),
 709                                                    sub_sd))>;
 710   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 711             (VMOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),
 712                                                    sub_sd))>;
 713 }
 714
 715 let Predicates = [HasSSE1] in {
 716   let AddedComplexity = 15 in {
 717   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 718   // MOVSS to the lower bits.
 719   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 720             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 722             (MOVSSrr (v4f32 (V_SET0)),
 723                      (f32 (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)))>;
 724   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 725             (MOVSSrr (v4i32 (V_SET0)),
 726                      (EXTRACT_SUBREG (v4i32 VR128:$src), sub_ss))>;
 727   }
 728
 729   let AddedComplexity = 20 in {
 730   // MOVSSrm zeros the high parts of the register; represent this
 731   // with SUBREG_TO_REG.
 732   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 733             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 734   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 735             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 736   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 737             (SUBREG_TO_REG (i32 0), (MOVSSrm addr:$src), sub_ss)>;
 738   }
 739
 740   // Extract and store.
 741   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 742                    addr:$dst),
 743             (MOVSSmr addr:$dst,
 744                      (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
 745
 746   // Shuffle with MOVSS
 747   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 748             (MOVSSrr (v4i32 VR128:$src1),
 749                      (EXTRACT_SUBREG (v4i32 VR128:$src2), sub_ss))>;
 750   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 751             (MOVSSrr (v4f32 VR128:$src1),
 752                      (EXTRACT_SUBREG (v4f32 VR128:$src2), sub_ss))>;
 753 }
 754
 755 let Predicates = [HasSSE2] in {
 756   let AddedComplexity = 15 in {
 757   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 758   // MOVSD to the lower bits.
 759   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 760             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 761   }
 762
 763   let AddedComplexity = 20 in {
 764   // MOVSDrm zeros the high parts of the register; represent this
 765   // with SUBREG_TO_REG.
 766   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 767             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 768   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 769             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 770   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 771             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 772   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 773             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 774   def : Pat<(v2f64 (X86vzload addr:$src)),
 775             (SUBREG_TO_REG (i64 0), (MOVSDrm addr:$src), sub_sd)>;
 776   }
 777
 778   // Extract and store.
 779   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 780                    addr:$dst),
 781             (MOVSDmr addr:$dst,
 782                      (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd))>;
 783
 784   // Shuffle with MOVSD
 785   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 786             (MOVSDrr (v2i64 VR128:$src1),
 787                      (EXTRACT_SUBREG (v2i64 VR128:$src2), sub_sd))>;
 788   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 789             (MOVSDrr (v2f64 VR128:$src1),
 790                      (EXTRACT_SUBREG (v2f64 VR128:$src2), sub_sd))>;
 791   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 792             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 793   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 794             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 795
 796   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 797   // is during lowering, where it's not possible to recognize the fold cause
 798   // it has two uses through a bitcast. One use disappears at isel time and the
 799   // fold opportunity reappears.
 800   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 801             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2f64 VR128:$src2),sub_sd))>;
 802   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 803             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v2i64 VR128:$src2),sub_sd))>;
 804   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 805             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4f32 VR128:$src2),sub_sd))>;
 806   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 807             (MOVSDrr VR128:$src1, (EXTRACT_SUBREG (v4i32 VR128:$src2),sub_sd))>;
 808 }
 809
 810 //===----------------------------------------------------------------------===//
 811 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 812 //===----------------------------------------------------------------------===//
 813
 814 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 815                             X86MemOperand x86memop, PatFrag ld_frag,
 816                             string asm, Domain d,
 817                             OpndItins itins,
 818                             bit IsReMaterializable = 1> {
 819 let neverHasSideEffects = 1 in
 820   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 821               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 822 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 823   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 824               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 825                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 826 }
 827
 828 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 829                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 830                               TB, VEX;
 831 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 832                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 833                               TB, OpSize, VEX;
 834 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 835                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 836                               TB, VEX;
 837 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 838                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 839                               TB, OpSize, VEX;
 840
 841 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 842                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 843                               TB, VEX;
 844 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 845                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 846                               TB, OpSize, VEX;
 847 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 848                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 849                               TB, VEX;
 850 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 851                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 852                               TB, OpSize, VEX;
 853 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 854                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 855                               TB;
 856 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 857                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 858                               TB, OpSize;
 859 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 860                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 861                               TB;
 862 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 863                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 864                               TB, OpSize;
 865
 866 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 867                    "movaps\t{$src, $dst|$dst, $src}",
 868                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 869                    IIC_SSE_MOVA_P_MR>, VEX;
 870 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 871                    "movapd\t{$src, $dst|$dst, $src}",
 872                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 873                    IIC_SSE_MOVA_P_MR>, VEX;
 874 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 875                    "movups\t{$src, $dst|$dst, $src}",
 876                    [(store (v4f32 VR128:$src), addr:$dst)],
 877                    IIC_SSE_MOVU_P_MR>, VEX;
 878 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 879                    "movupd\t{$src, $dst|$dst, $src}",
 880                    [(store (v2f64 VR128:$src), addr:$dst)],
 881                    IIC_SSE_MOVU_P_MR>, VEX;
 882 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 883                    "movaps\t{$src, $dst|$dst, $src}",
 884                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 885                    IIC_SSE_MOVA_P_MR>, VEX;
 886 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 887                    "movapd\t{$src, $dst|$dst, $src}",
 888                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 889                    IIC_SSE_MOVA_P_MR>, VEX;
 890 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 891                    "movups\t{$src, $dst|$dst, $src}",
 892                    [(store (v8f32 VR256:$src), addr:$dst)],
 893                    IIC_SSE_MOVU_P_MR>, VEX;
 894 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 895                    "movupd\t{$src, $dst|$dst, $src}",
 896                    [(store (v4f64 VR256:$src), addr:$dst)],
 897                    IIC_SSE_MOVU_P_MR>, VEX;
 898
 899 // For disassembler
 900 let isCodeGenOnly = 1 in {
 901   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 902                           (ins VR128:$src),
 903                           "movaps\t{$src, $dst|$dst, $src}", [],
 904                           IIC_SSE_MOVA_P_RR>, VEX;
 905   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 906                            (ins VR128:$src),
 907                            "movapd\t{$src, $dst|$dst, $src}", [],
 908                            IIC_SSE_MOVA_P_RR>, VEX;
 909   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 910                            (ins VR128:$src),
 911                            "movups\t{$src, $dst|$dst, $src}", [],
 912                            IIC_SSE_MOVU_P_RR>, VEX;
 913   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 914                            (ins VR128:$src),
 915                            "movupd\t{$src, $dst|$dst, $src}", [],
 916                            IIC_SSE_MOVU_P_RR>, VEX;
 917   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 918                             (ins VR256:$src),
 919                             "movaps\t{$src, $dst|$dst, $src}", [],
 920                             IIC_SSE_MOVA_P_RR>, VEX;
 921   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 922                             (ins VR256:$src),
 923                             "movapd\t{$src, $dst|$dst, $src}", [],
 924                             IIC_SSE_MOVA_P_RR>, VEX;
 925   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 926                             (ins VR256:$src),
 927                             "movups\t{$src, $dst|$dst, $src}", [],
 928                             IIC_SSE_MOVU_P_RR>, VEX;
 929   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 930                             (ins VR256:$src),
 931                             "movupd\t{$src, $dst|$dst, $src}", [],
 932                             IIC_SSE_MOVU_P_RR>, VEX;
 933 }
 934
 935 let Predicates = [HasAVX] in {
 936 def : Pat<(v8i32 (X86vzmovl
 937                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 938           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 939 def : Pat<(v4i64 (X86vzmovl
 940                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 941           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 942 def : Pat<(v8f32 (X86vzmovl
 943                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 944           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 945 def : Pat<(v4f64 (X86vzmovl
 946                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 947           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 948 }
 949
 950
 951 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 952           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 953 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 954           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 955
 956 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 957                    "movaps\t{$src, $dst|$dst, $src}",
 958                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 959                    IIC_SSE_MOVA_P_MR>;
 960 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 961                    "movapd\t{$src, $dst|$dst, $src}",
 962                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 963                    IIC_SSE_MOVA_P_MR>;
 964 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 965                    "movups\t{$src, $dst|$dst, $src}",
 966                    [(store (v4f32 VR128:$src), addr:$dst)],
 967                    IIC_SSE_MOVU_P_MR>;
 968 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 969                    "movupd\t{$src, $dst|$dst, $src}",
 970                    [(store (v2f64 VR128:$src), addr:$dst)],
 971                    IIC_SSE_MOVU_P_MR>;
 972
 973 // For disassembler
 974 let isCodeGenOnly = 1 in {
 975   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 976                          "movaps\t{$src, $dst|$dst, $src}", [],
 977                          IIC_SSE_MOVA_P_RR>;
 978   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 979                          "movapd\t{$src, $dst|$dst, $src}", [],
 980                          IIC_SSE_MOVA_P_RR>;
 981   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 982                          "movups\t{$src, $dst|$dst, $src}", [],
 983                          IIC_SSE_MOVU_P_RR>;
 984   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 985                          "movupd\t{$src, $dst|$dst, $src}", [],
 986                          IIC_SSE_MOVU_P_RR>;
 987 }
 988
 989 let Predicates = [HasAVX] in {
 990   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 991             (VMOVUPSmr addr:$dst, VR128:$src)>;
 992   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 993             (VMOVUPDmr addr:$dst, VR128:$src)>;
 994 }
 995
 996 let Predicates = [HasSSE1] in
 997   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 998             (MOVUPSmr addr:$dst, VR128:$src)>;
 999 let Predicates = [HasSSE2] in
1000   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
1001             (MOVUPDmr addr:$dst, VR128:$src)>;
1002
1003 // Use vmovaps/vmovups for AVX integer load/store.
1004 let Predicates = [HasAVX] in {
1005   // 128-bit load/store
1006   def : Pat<(alignedloadv2i64 addr:$src),
1007             (VMOVAPSrm addr:$src)>;
1008   def : Pat<(loadv2i64 addr:$src),
1009             (VMOVUPSrm addr:$src)>;
1010
1011   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1012             (VMOVAPSmr addr:$dst, VR128:$src)>;
1013   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1014             (VMOVAPSmr addr:$dst, VR128:$src)>;
1015   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1016             (VMOVAPSmr addr:$dst, VR128:$src)>;
1017   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1018             (VMOVAPSmr addr:$dst, VR128:$src)>;
1019   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1020             (VMOVUPSmr addr:$dst, VR128:$src)>;
1021   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1022             (VMOVUPSmr addr:$dst, VR128:$src)>;
1023   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1024             (VMOVUPSmr addr:$dst, VR128:$src)>;
1025   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1026             (VMOVUPSmr addr:$dst, VR128:$src)>;
1027
1028   // 256-bit load/store
1029   def : Pat<(alignedloadv4i64 addr:$src),
1030             (VMOVAPSYrm addr:$src)>;
1031   def : Pat<(loadv4i64 addr:$src),
1032             (VMOVUPSYrm addr:$src)>;
1033   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1034             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1035   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1036             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1037   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1038             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1039   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1040             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1041   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1042             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1043   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1044             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1045   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1046             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1047   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1048             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1049 }
1050
1051 // Use movaps / movups for SSE integer load / store (one byte shorter).
1052 // The instructions selected below are then converted to MOVDQA/MOVDQU
1053 // during the SSE domain pass.
1054 let Predicates = [HasSSE1] in {
1055   def : Pat<(alignedloadv2i64 addr:$src),
1056             (MOVAPSrm addr:$src)>;
1057   def : Pat<(loadv2i64 addr:$src),
1058             (MOVUPSrm addr:$src)>;
1059
1060   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1061             (MOVAPSmr addr:$dst, VR128:$src)>;
1062   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1063             (MOVAPSmr addr:$dst, VR128:$src)>;
1064   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1065             (MOVAPSmr addr:$dst, VR128:$src)>;
1066   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1067             (MOVAPSmr addr:$dst, VR128:$src)>;
1068   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1069             (MOVUPSmr addr:$dst, VR128:$src)>;
1070   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1071             (MOVUPSmr addr:$dst, VR128:$src)>;
1072   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1073             (MOVUPSmr addr:$dst, VR128:$src)>;
1074   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1075             (MOVUPSmr addr:$dst, VR128:$src)>;
1076 }
1077
1078 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1079 // bits are disregarded. FIXME: Set encoding to pseudo!
1080 let neverHasSideEffects = 1 in {
1081 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1082                        "movaps\t{$src, $dst|$dst, $src}", [],
1083                        IIC_SSE_MOVA_P_RR>, VEX;
1084 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1085                        "movapd\t{$src, $dst|$dst, $src}", [],
1086                        IIC_SSE_MOVA_P_RR>, VEX;
1087 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1088                      "movaps\t{$src, $dst|$dst, $src}", [],
1089                      IIC_SSE_MOVA_P_RR>;
1090 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1091                      "movapd\t{$src, $dst|$dst, $src}", [],
1092                      IIC_SSE_MOVA_P_RR>;
1093 }
1094
1095 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1096 // bits are disregarded. FIXME: Set encoding to pseudo!
1097 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1098 let isCodeGenOnly = 1 in {
1099   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1100                          "movaps\t{$src, $dst|$dst, $src}",
1101                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1102                          IIC_SSE_MOVA_P_RM>, VEX;
1103   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1104                          "movapd\t{$src, $dst|$dst, $src}",
1105                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1106                          IIC_SSE_MOVA_P_RM>, VEX;
1107 }
1108 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1109                      "movaps\t{$src, $dst|$dst, $src}",
1110                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1111                      IIC_SSE_MOVA_P_RM>;
1112 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1113                      "movapd\t{$src, $dst|$dst, $src}",
1114                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1115                      IIC_SSE_MOVA_P_RM>;
1116 }
1117
1118 //===----------------------------------------------------------------------===//
1119 // SSE 1 & 2 - Move Low packed FP Instructions
1120 //===----------------------------------------------------------------------===//
1121
1122 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1123                                  SDNode psnode, SDNode pdnode, string base_opc,
1124                                  string asm_opr, InstrItinClass itin> {
1125   def PSrm : PI<opc, MRMSrcMem,
1126          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1127          !strconcat(base_opc, "s", asm_opr),
1128      [(set RC:$dst,
1129        (psnode RC:$src1,
1130               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1131               itin, SSEPackedSingle>, TB;
1132
1133   def PDrm : PI<opc, MRMSrcMem,
1134          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1135          !strconcat(base_opc, "d", asm_opr),
1136      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1137                               (scalar_to_vector (loadf64 addr:$src2)))))],
1138               itin, SSEPackedDouble>, TB, OpSize;
1139 }
1140
1141 let AddedComplexity = 20 in {
1142   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1143                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1144                      IIC_SSE_MOV_LH>, VEX_4V;
1145 }
1146 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1147   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1148                                    "\t{$src2, $dst|$dst, $src2}",
1149                                    IIC_SSE_MOV_LH>;
1150 }
1151
1152 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1153                    "movlps\t{$src, $dst|$dst, $src}",
1154                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1155                                  (iPTR 0))), addr:$dst)],
1156                                  IIC_SSE_MOV_LH>, VEX;
1157 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1158                    "movlpd\t{$src, $dst|$dst, $src}",
1159                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1160                                  (iPTR 0))), addr:$dst)],
1161                                  IIC_SSE_MOV_LH>, VEX;
1162 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1163                    "movlps\t{$src, $dst|$dst, $src}",
1164                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1165                                  (iPTR 0))), addr:$dst)],
1166                                  IIC_SSE_MOV_LH>;
1167 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1168                    "movlpd\t{$src, $dst|$dst, $src}",
1169                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1170                                  (iPTR 0))), addr:$dst)],
1171                                  IIC_SSE_MOV_LH>;
1172
1173 let Predicates = [HasAVX] in {
1174   // Shuffle with VMOVLPS
1175   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1176             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1177   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1178             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1179
1180   // Shuffle with VMOVLPD
1181   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1182             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1183   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1184             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1185
1186   // Store patterns
1187   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1188                    addr:$src1),
1189             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1190   def : Pat<(store (v4i32 (X86Movlps
1191                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1192             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1193   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1194                    addr:$src1),
1195             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1196   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1197                    addr:$src1),
1198             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1199 }
1200
1201 let Predicates = [HasSSE1] in {
1202   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1203   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1204                                  (iPTR 0))), addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206
1207   // Shuffle with MOVLPS
1208   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1209             (MOVLPSrm VR128:$src1, addr:$src2)>;
1210   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1211             (MOVLPSrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(X86Movlps VR128:$src1,
1213                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1214             (MOVLPSrm VR128:$src1, addr:$src2)>;
1215
1216   // Store patterns
1217   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1218                                       addr:$src1),
1219             (MOVLPSmr addr:$src1, VR128:$src2)>;
1220   def : Pat<(store (v4i32 (X86Movlps
1221                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1222                               addr:$src1),
1223             (MOVLPSmr addr:$src1, VR128:$src2)>;
1224 }
1225
1226 let Predicates = [HasSSE2] in {
1227   // Shuffle with MOVLPD
1228   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1229             (MOVLPDrm VR128:$src1, addr:$src2)>;
1230   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1231             (MOVLPDrm VR128:$src1, addr:$src2)>;
1232
1233   // Store patterns
1234   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1235                            addr:$src1),
1236             (MOVLPDmr addr:$src1, VR128:$src2)>;
1237   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1238                            addr:$src1),
1239             (MOVLPDmr addr:$src1, VR128:$src2)>;
1240 }
1241
1242 //===----------------------------------------------------------------------===//
1243 // SSE 1 & 2 - Move Hi packed FP Instructions
1244 //===----------------------------------------------------------------------===//
1245
1246 let AddedComplexity = 20 in {
1247   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1248                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1249                      IIC_SSE_MOV_LH>, VEX_4V;
1250 }
1251 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1252   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1253                                    "\t{$src2, $dst|$dst, $src2}",
1254                                    IIC_SSE_MOV_LH>;
1255 }
1256
1257 // v2f64 extract element 1 is always custom lowered to unpack high to low
1258 // and extract element 0 so the non-store version isn't too horrible.
1259 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1260                    "movhps\t{$src, $dst|$dst, $src}",
1261                    [(store (f64 (vector_extract
1262                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1263                                             (bc_v2f64 (v4f32 VR128:$src))),
1264                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1265 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1266                    "movhpd\t{$src, $dst|$dst, $src}",
1267                    [(store (f64 (vector_extract
1268                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1269                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1270 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1271                    "movhps\t{$src, $dst|$dst, $src}",
1272                    [(store (f64 (vector_extract
1273                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1274                                             (bc_v2f64 (v4f32 VR128:$src))),
1275                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1276 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1277                    "movhpd\t{$src, $dst|$dst, $src}",
1278                    [(store (f64 (vector_extract
1279                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1280                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1281
1282 let Predicates = [HasAVX] in {
1283   // VMOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1289             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1290
1291   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1292   // is during lowering, where it's not possible to recognize the load fold
1293   // cause it has two uses through a bitcast. One use disappears at isel time
1294   // and the fold opportunity reappears.
1295   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1296                       (scalar_to_vector (loadf64 addr:$src2)))),
1297             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1298 }
1299
1300 let Predicates = [HasSSE1] in {
1301   // MOVHPS patterns
1302   def : Pat<(X86Movlhps VR128:$src1,
1303                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1304             (MOVHPSrm VR128:$src1, addr:$src2)>;
1305   def : Pat<(X86Movlhps VR128:$src1,
1306                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1307             (MOVHPSrm VR128:$src1, addr:$src2)>;
1308 }
1309
1310 let Predicates = [HasSSE2] in {
1311   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1312   // is during lowering, where it's not possible to recognize the load fold
1313   // cause it has two uses through a bitcast. One use disappears at isel time
1314   // and the fold opportunity reappears.
1315   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1316                       (scalar_to_vector (loadf64 addr:$src2)))),
1317             (MOVHPDrm VR128:$src1, addr:$src2)>;
1318 }
1319
1320 //===----------------------------------------------------------------------===//
1321 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1322 //===----------------------------------------------------------------------===//
1323
1324 let AddedComplexity = 20 in {
1325   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1326                                        (ins VR128:$src1, VR128:$src2),
1327                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1328                       [(set VR128:$dst,
1329                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1330                         IIC_SSE_MOV_LH>,
1331                       VEX_4V;
1332   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1333                                        (ins VR128:$src1, VR128:$src2),
1334                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1335                       [(set VR128:$dst,
1336                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1337                         IIC_SSE_MOV_LH>,
1338                       VEX_4V;
1339 }
1340 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1341   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1342                                        (ins VR128:$src1, VR128:$src2),
1343                       "movlhps\t{$src2, $dst|$dst, $src2}",
1344                       [(set VR128:$dst,
1345                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1346                         IIC_SSE_MOV_LH>;
1347   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1348                                        (ins VR128:$src1, VR128:$src2),
1349                       "movhlps\t{$src2, $dst|$dst, $src2}",
1350                       [(set VR128:$dst,
1351                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1352                         IIC_SSE_MOV_LH>;
1353 }
1354
1355 let Predicates = [HasAVX] in {
1356   // MOVLHPS patterns
1357   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1358             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1359   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1360             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1361
1362   // MOVHLPS patterns
1363   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1364             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1365 }
1366
1367 let Predicates = [HasSSE1] in {
1368   // MOVLHPS patterns
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1376             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1377 }
1378
1379 //===----------------------------------------------------------------------===//
1380 // SSE 1 & 2 - Conversion Instructions
1381 //===----------------------------------------------------------------------===//
1382
1383 def SSE_CVT_PD : OpndItins<
1384   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1385 >;
1386
1387 def SSE_CVT_PS : OpndItins<
1388   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1389 >;
1390
1391 def SSE_CVT_Scalar : OpndItins<
1392   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1393 >;
1394
1395 def SSE_CVT_SS2SI_32 : OpndItins<
1396   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1397 >;
1398
1399 def SSE_CVT_SS2SI_64 : OpndItins<
1400   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1401 >;
1402
1403 def SSE_CVT_SD2SI : OpndItins<
1404   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1405 >;
1406
1407 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1408                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1409                      string asm, OpndItins itins> {
1410   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1411                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1412                         itins.rr>;
1413   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1414                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1415                         itins.rm>;
1416 }
1417
1418 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1419                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1420                          string asm, Domain d, OpndItins itins> {
1421   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1422                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1423                         itins.rr, d>;
1424   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1425                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1426                         itins.rm, d>;
1427 }
1428
1429 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1430                           X86MemOperand x86memop, string asm> {
1431 let neverHasSideEffects = 1 in {
1432   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1433               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1434   let mayLoad = 1 in
1435   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1436               (ins DstRC:$src1, x86memop:$src),
1437               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1438 } // neverHasSideEffects = 1
1439 }
1440
1441 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1442                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1443                                 SSE_CVT_SS2SI_32>,
1444                                 XS, VEX, VEX_LIG;
1445 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1446                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1447                                 SSE_CVT_SS2SI_64>,
1448                                 XS, VEX, VEX_W, VEX_LIG;
1449 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1450                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1451                                 SSE_CVT_SD2SI>,
1452                                 XD, VEX, VEX_LIG;
1453 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1454                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1455                                 SSE_CVT_SD2SI>,
1456                                 XD, VEX, VEX_W, VEX_LIG;
1457
1458 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1459 // register, but the same isn't true when only using memory operands,
1460 // provide other assembly "l" and "q" forms to address this explicitly
1461 // where appropriate to do so.
1462 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1463                                   XS, VEX_4V, VEX_LIG;
1464 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1465                                   XS, VEX_4V, VEX_W, VEX_LIG;
1466 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1467                                   XD, VEX_4V, VEX_LIG;
1468 defm VCVTSI2SDL  : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd{l}">,
1469                                   XD, VEX_4V, VEX_LIG;
1470 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1471                                   XD, VEX_4V, VEX_W, VEX_LIG;
1472
1473 let Predicates = [HasAVX], AddedComplexity = 1 in {
1474   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1475             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1476   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1477             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1478   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1479             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1480   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1481             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1482
1483   def : Pat<(f32 (sint_to_fp GR32:$src)),
1484             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1485   def : Pat<(f32 (sint_to_fp GR64:$src)),
1486             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1487   def : Pat<(f64 (sint_to_fp GR32:$src)),
1488             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1489   def : Pat<(f64 (sint_to_fp GR64:$src)),
1490             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1491 }
1492
1493 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1494                       "cvttss2si\t{$src, $dst|$dst, $src}",
1495                       SSE_CVT_SS2SI_32>, XS;
1496 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1497                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1498                       SSE_CVT_SS2SI_64>, XS, REX_W;
1499 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1500                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1501                       SSE_CVT_SD2SI>, XD;
1502 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1503                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1504                       SSE_CVT_SD2SI>, XD, REX_W;
1505 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1506                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1507                       SSE_CVT_Scalar>, XS;
1508 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1509                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1510                       SSE_CVT_Scalar>, XS, REX_W;
1511 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1512                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1513                       SSE_CVT_Scalar>, XD;
1514 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1515                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1516                       SSE_CVT_Scalar>, XD, REX_W;
1517
1518 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1519 // and/or XMM operand(s).
1520
1521 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1522                          Intrinsic Int, X86MemOperand x86memop, PatFrag ld_frag,
1523                          string asm, OpndItins itins> {
1524   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1525               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1526               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1527   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
1528               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1529               [(set DstRC:$dst, (Int (ld_frag addr:$src)))], itins.rm>;
1530 }
1531
1532 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1533                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1534                     PatFrag ld_frag, string asm, OpndItins itins,
1535                     bit Is2Addr = 1> {
1536   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1537               !if(Is2Addr,
1538                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1539                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1540               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1541               itins.rr>;
1542   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1543               (ins DstRC:$src1, x86memop:$src2),
1544               !if(Is2Addr,
1545                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1546                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1547               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1548               itins.rm>;
1549 }
1550
1551 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1552                   f128mem, load, "cvtsd2si", SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1553 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1554                   int_x86_sse2_cvtsd2si64, f128mem, load, "cvtsd2si",
1555                   SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1556
1557 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1558                 f128mem, load, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1559 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1560                   f128mem, load, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1561
1562
1563 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1564           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1565           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1566 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1567           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss",
1568           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1569           VEX_W;
1570 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1571           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1572           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1573 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1574           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd",
1575           SSE_CVT_Scalar, 0>, XD,
1576           VEX_4V, VEX_W;
1577
1578 let Constraints = "$src1 = $dst" in {
1579   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1580                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1581                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1582   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1583                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1584                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1585   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1586                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1587                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1588   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1589                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1590                         "cvtsi2sd", SSE_CVT_Scalar>, XD, REX_W;
1591 }
1592
1593 /// SSE 1 Only
1594
1595 // Aliases for intrinsics
1596 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1597                                     f32mem, load, "cvttss2si",
1598                                     SSE_CVT_SS2SI_32>, XS, VEX;
1599 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1600                                     int_x86_sse_cvttss2si64, f32mem, load,
1601                                     "cvttss2si", SSE_CVT_SS2SI_64>,
1602                                     XS, VEX, VEX_W;
1603 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1605                                     XD, VEX;
1606 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1608                                     "cvttsd2si", SSE_CVT_SD2SI>,
1609                                     XD, VEX, VEX_W;
1610 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1611                                     f32mem, load, "cvttss2si",
1612                                     SSE_CVT_SS2SI_32>, XS;
1613 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1614                                     int_x86_sse_cvttss2si64, f32mem, load,
1615                                     "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1616                                     XS, REX_W;
1617 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1618                                     f128mem, load, "cvttsd2si", SSE_CVT_SD2SI>,
1619                                     XD;
1620 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1621                                     int_x86_sse2_cvttsd2si64, f128mem, load,
1622                                     "cvttsd2si{q}", SSE_CVT_SD2SI>,
1623                                     XD, REX_W;
1624
1625 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1626 defm VCVTSS2SI   : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load,
1627                                "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1628                                SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1629 defm VCVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load,
1630                                "cvtss2si\t{$src, $dst|$dst, $src}",
1631                                SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1632 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load,
1633                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1634                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1635                                Requires<[HasAVX]>;
1636 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, undef, i256mem, load,
1637                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1638                                SSEPackedSingle, SSE_CVT_PS>, TB, VEX,
1639                                Requires<[HasAVX]>;
1640 }
1641
1642 let Pattern = []<dag>, neverHasSideEffects = 1 in {
1643 defm CVTSS2SI : sse12_cvt_s<0x2D, FR32, GR32, undef, f32mem, load /*dummy*/,
1644                           "cvtss2si{l}\t{$src, $dst|$dst, $src}",
1645                           SSE_CVT_SS2SI_32>, XS;
1646 defm CVTSS2SI64 : sse12_cvt_s<0x2D, FR32, GR64, undef, f32mem, load /*dummy*/,
1647                           "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1648                           SSE_CVT_SS2SI_64>, XS, REX_W;
1649 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, undef, i128mem, load /*dummy*/,
1650                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1651                             SSEPackedSingle, SSE_CVT_PS>, TB,
1652                             Requires<[HasSSE2]>;
1653 }
1654
1655 let Predicates = [HasAVX] in {
1656   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1657             (VCVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1658   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1659             (VCVTSS2SIrm addr:$src)>;
1660   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1661             (VCVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1662   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1663             (VCVTSS2SI64rm addr:$src)>;
1664 }
1665
1666 let Predicates = [HasSSE1] in {
1667   def : Pat<(int_x86_sse_cvtss2si VR128:$src),
1668             (CVTSS2SIrr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1669   def : Pat<(int_x86_sse_cvtss2si (load addr:$src)),
1670             (CVTSS2SIrm addr:$src)>;
1671   def : Pat<(int_x86_sse_cvtss2si64 VR128:$src),
1672             (CVTSS2SI64rr (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss))>;
1673   def : Pat<(int_x86_sse_cvtss2si64 (load addr:$src)),
1674             (CVTSS2SI64rm addr:$src)>;
1675 }
1676
1677 /// SSE 2 Only
1678
1679 // Convert scalar double to scalar single
1680 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1681                        (ins FR64:$src1, FR64:$src2),
1682                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1683                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1684 let mayLoad = 1 in
1685 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1686                        (ins FR64:$src1, f64mem:$src2),
1687                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1688                       [], IIC_SSE_CVT_Scalar_RM>,
1689                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1690
1691 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1692           Requires<[HasAVX]>;
1693
1694 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1695                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1696                       [(set FR32:$dst, (fround FR64:$src))],
1697                       IIC_SSE_CVT_Scalar_RR>;
1698 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1699                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1700                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1701                       IIC_SSE_CVT_Scalar_RM>,
1702                       XD,
1703                   Requires<[HasSSE2, OptForSize]>;
1704
1705 defm Int_VCVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1706                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1707                       SSE_CVT_Scalar, 0>,
1708                       XS, VEX_4V;
1709 let Constraints = "$src1 = $dst" in
1710 defm Int_CVTSD2SS: sse12_cvt_sint_3addr<0x5A, VR128, VR128,
1711                       int_x86_sse2_cvtsd2ss, f64mem, load, "cvtsd2ss",
1712                       SSE_CVT_Scalar>, XS;
1713
1714 // Convert scalar single to scalar double
1715 // SSE2 instructions with XS prefix
1716 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1717                     (ins FR32:$src1, FR32:$src2),
1718                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1719                     [], IIC_SSE_CVT_Scalar_RR>,
1720                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1721 let mayLoad = 1 in
1722 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1723                     (ins FR32:$src1, f32mem:$src2),
1724                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1725                     [], IIC_SSE_CVT_Scalar_RM>,
1726                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1727
1728 let Predicates = [HasAVX] in {
1729   def : Pat<(f64 (fextend FR32:$src)),
1730             (VCVTSS2SDrr FR32:$src, FR32:$src)>;
1731   def : Pat<(fextend (loadf32 addr:$src)),
1732             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1733   def : Pat<(extloadf32 addr:$src),
1734             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1735 }
1736
1737 def : Pat<(extloadf32 addr:$src),
1738           (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (MOVSSrm addr:$src))>,
1739           Requires<[HasAVX, OptForSpeed]>;
1740
1741 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1742                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1743                    [(set FR64:$dst, (fextend FR32:$src))],
1744                    IIC_SSE_CVT_Scalar_RR>, XS,
1745                  Requires<[HasSSE2]>;
1746 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1747                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1748                    [(set FR64:$dst, (extloadf32 addr:$src))],
1749                    IIC_SSE_CVT_Scalar_RM>, XS,
1750                  Requires<[HasSSE2, OptForSize]>;
1751
1752 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1753 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1754 // combine.
1755 // Since these loads aren't folded into the fextend, we have to match it
1756 // explicitly here.
1757 def : Pat<(fextend (loadf32 addr:$src)),
1758           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1759 def : Pat<(extloadf32 addr:$src),
1760           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1761
1762 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1763                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1764                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1765                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1766                                        VR128:$src2))],
1767                                        IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V,
1768                     Requires<[HasAVX]>;
1769 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1770                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1771                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1772                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1773                                        (load addr:$src2)))],
1774                                        IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V,
1775                     Requires<[HasAVX]>;
1776 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1777 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1778                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1779                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1780                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1781                                        VR128:$src2))],
1782                                        IIC_SSE_CVT_Scalar_RR>, XS,
1783                     Requires<[HasSSE2]>;
1784 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1785                       (outs VR128:$dst), (ins VR128:$src1, f32mem:$src2),
1786                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1787                     [(set VR128:$dst, (int_x86_sse2_cvtss2sd VR128:$src1,
1788                                        (load addr:$src2)))],
1789                                        IIC_SSE_CVT_Scalar_RM>, XS,
1790                     Requires<[HasSSE2]>;
1791 }
1792
1793 // Convert packed single/double fp to doubleword
1794 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1796                        IIC_SSE_CVT_PS_RR>, VEX;
1797 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1798                        "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1799                        IIC_SSE_CVT_PS_RM>, VEX;
1800 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1801                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1802                         IIC_SSE_CVT_PS_RR>, VEX;
1803 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1804                         "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1805                         IIC_SSE_CVT_PS_RM>, VEX;
1806 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1807                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1808                      IIC_SSE_CVT_PS_RR>;
1809 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1810                      "cvtps2dq\t{$src, $dst|$dst, $src}", [],
1811                      IIC_SSE_CVT_PS_RM>;
1812
1813 def Int_VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1814                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1815                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1816                         IIC_SSE_CVT_PS_RR>,
1817                         VEX;
1818 def Int_VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst),
1819                          (ins f128mem:$src),
1820                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1821                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1822                                             (memop addr:$src)))],
1823                                             IIC_SSE_CVT_PS_RM>, VEX;
1824 def Int_CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1825                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1826                         [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1827                         IIC_SSE_CVT_PS_RR>;
1828 def Int_CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1829                          "cvtps2dq\t{$src, $dst|$dst, $src}",
1830                          [(set VR128:$dst, (int_x86_sse2_cvtps2dq
1831                                             (memop addr:$src)))],
1832                                             IIC_SSE_CVT_PS_RM>;
1833
1834 // Convert Packed Double FP to Packed DW Integers
1835 let Predicates = [HasAVX] in {
1836 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1837 // register, but the same isn't true when using memory operands instead.
1838 // Provide other assembly rr and rm forms to address this explicitly.
1839 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1840                        "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1841 def VCVTPD2DQXrYr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1842                          "vcvtpd2dq\t{$src, $dst|$dst, $src}", []>, VEX;
1843
1844 // XMM only
1845 def VCVTPD2DQXrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1846                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1847 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1848                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}", []>, VEX;
1849
1850 // YMM only
1851 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1852                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX;
1853 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1854                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
1855 }
1856
1857 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1858                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1859                       IIC_SSE_CVT_PD_RM>;
1860 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1861                       "cvtpd2dq\t{$src, $dst|$dst, $src}", [],
1862                       IIC_SSE_CVT_PD_RR>;
1863
1864 // SSE2 packed instructions with XD prefix
1865 def Int_VCVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1866                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1867                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1868                        IIC_SSE_CVT_PD_RR>,
1869                      XD, VEX, Requires<[HasAVX]>;
1870 def Int_VCVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1871                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1872                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1873                                           (memop addr:$src)))],
1874                                           IIC_SSE_CVT_PD_RM>,
1875                      XD, VEX, Requires<[HasAVX]>;
1876 def Int_CVTPD2DQrr : I<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1877                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1878                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1879                        IIC_SSE_CVT_PD_RR>,
1880                      XD, Requires<[HasSSE2]>;
1881 def Int_CVTPD2DQrm : I<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1882                        "cvtpd2dq\t{$src, $dst|$dst, $src}",
1883                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq
1884                                           (memop addr:$src)))],
1885                                           IIC_SSE_CVT_PD_RM>,
1886                      XD, Requires<[HasSSE2]>;
1887
1888
1889 // Convert with truncation packed single/double fp to doubleword
1890 // SSE2 packed instructions with XS prefix
1891 def VCVTTPS2DQrr : VSSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1892                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1893                         [(set VR128:$dst,
1894                           (int_x86_sse2_cvttps2dq VR128:$src))],
1895                           IIC_SSE_CVT_PS_RR>, VEX;
1896 def VCVTTPS2DQrm : VSSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1897                         "cvttps2dq\t{$src, $dst|$dst, $src}",
1898                         [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1899                                            (memop addr:$src)))],
1900                                            IIC_SSE_CVT_PS_RM>, VEX;
1901 def VCVTTPS2DQYrr : VSSI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1902                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1903                          [(set VR256:$dst,
1904                            (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1905                            IIC_SSE_CVT_PS_RR>, VEX;
1906 def VCVTTPS2DQYrm : VSSI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1907                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1908                          [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1909                                             (memopv8f32 addr:$src)))],
1910                                             IIC_SSE_CVT_PS_RM>, VEX;
1911
1912 def CVTTPS2DQrr : SSI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1913                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1914                       [(set VR128:$dst,
1915                             (int_x86_sse2_cvttps2dq VR128:$src))],
1916                             IIC_SSE_CVT_PS_RR>;
1917 def CVTTPS2DQrm : SSI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1918                       "cvttps2dq\t{$src, $dst|$dst, $src}",
1919                       [(set VR128:$dst,
1920                             (int_x86_sse2_cvttps2dq (memop addr:$src)))],
1921                             IIC_SSE_CVT_PS_RM>;
1922
1923 let Predicates = [HasAVX] in {
1924   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1925             (VCVTDQ2PSrr VR128:$src)>;
1926   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1927             (VCVTDQ2PSrm addr:$src)>;
1928
1929   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1930             (VCVTDQ2PSrr VR128:$src)>;
1931   def : Pat<(int_x86_sse2_cvtdq2ps (bitconvert (memopv2i64 addr:$src))),
1932             (VCVTDQ2PSrm addr:$src)>;
1933
1934   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1935             (VCVTTPS2DQrr VR128:$src)>;
1936   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1937             (VCVTTPS2DQrm addr:$src)>;
1938
1939   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1940             (VCVTDQ2PSYrr VR256:$src)>;
1941   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1942             (VCVTDQ2PSYrm addr:$src)>;
1943
1944   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1945             (VCVTTPS2DQYrr VR256:$src)>;
1946   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1947             (VCVTTPS2DQYrm addr:$src)>;
1948 }
1949
1950 let Predicates = [HasSSE2] in {
1951   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1952             (CVTDQ2PSrr VR128:$src)>;
1953   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1954             (CVTDQ2PSrm addr:$src)>;
1955
1956   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1957             (CVTDQ2PSrr VR128:$src)>;
1958   def : Pat<(int_x86_sse2_cvtdq2ps (bitconvert (memopv2i64 addr:$src))),
1959             (CVTDQ2PSrm addr:$src)>;
1960
1961   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1962             (CVTTPS2DQrr VR128:$src)>;
1963   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1964             (CVTTPS2DQrm addr:$src)>;
1965 }
1966
1967 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1968                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1969                         [(set VR128:$dst,
1970                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1971                               IIC_SSE_CVT_PD_RR>, VEX;
1972 let isCodeGenOnly = 1 in
1973 def VCVTTPD2DQrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1974                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1975                         [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1976                                                (memop addr:$src)))],
1977                                                IIC_SSE_CVT_PD_RM>, VEX;
1978 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1979                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1980                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1981                       IIC_SSE_CVT_PD_RR>;
1982 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1983                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1984                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1985                                         (memop addr:$src)))],
1986                                         IIC_SSE_CVT_PD_RM>;
1987
1988 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1989 // register, but the same isn't true when using memory operands instead.
1990 // Provide other assembly rr and rm forms to address this explicitly.
1991 def VCVTTPD2DQXrYr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1992                           "cvttpd2dq\t{$src, $dst|$dst, $src}", [],
1993                           IIC_SSE_CVT_PD_RR>, VEX;
1994
1995 // XMM only
1996 def VCVTTPD2DQXrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1997                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
1998                          IIC_SSE_CVT_PD_RR>, VEX;
1999 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2000                          "cvttpd2dqx\t{$src, $dst|$dst, $src}", [],
2001                          IIC_SSE_CVT_PD_RM>, VEX;
2002
2003 // YMM only
2004 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2005                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
2006                          IIC_SSE_CVT_PD_RR>, VEX;
2007 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2008                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}", [],
2009                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2010
2011 let Predicates = [HasAVX] in {
2012   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
2013             (VCVTTPD2DQYrr VR256:$src)>;
2014   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
2015             (VCVTTPD2DQYrm addr:$src)>;
2016 } // Predicates = [HasAVX]
2017
2018 // Convert packed single to packed double
2019 let Predicates = [HasAVX] in {
2020                   // SSE2 instructions without OpSize prefix
2021 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2022                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2023                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2024 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2025                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2026                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2027 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2028                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2029                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2030 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2031                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
2032                      IIC_SSE_CVT_PD_RM>, TB, VEX;
2033 }
2034 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2035                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2036                        IIC_SSE_CVT_PD_RR>, TB;
2037 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2038                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2039                        IIC_SSE_CVT_PD_RM>, TB;
2040
2041 def Int_VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2042                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2043                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2044                        IIC_SSE_CVT_PD_RR>,
2045                      TB, VEX, Requires<[HasAVX]>;
2046 def Int_VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2047                        "vcvtps2pd\t{$src, $dst|$dst, $src}",
2048                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2049                                           (load addr:$src)))],
2050                                           IIC_SSE_CVT_PD_RM>,
2051                      TB, VEX, Requires<[HasAVX]>;
2052 def Int_CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2053                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2054                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2055                        IIC_SSE_CVT_PD_RR>,
2056                      TB, Requires<[HasSSE2]>;
2057 def Int_CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2058                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2059                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd
2060                                           (load addr:$src)))],
2061                                           IIC_SSE_CVT_PD_RM>,
2062                      TB, Requires<[HasSSE2]>;
2063
2064 // Convert Packed DW Integers to Packed Double FP
2065 let Predicates = [HasAVX] in {
2066 def VCVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2067                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2068 def VCVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2069                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2070 def VCVTDQ2PDYrm  : SSDI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2071                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2072 def VCVTDQ2PDYrr  : SSDI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2073                      "vcvtdq2pd\t{$src, $dst|$dst, $src}", []>, VEX;
2074 }
2075
2076 def CVTDQ2PDrm  : SSDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2077                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2078                        IIC_SSE_CVT_PD_RR>;
2079 def CVTDQ2PDrr  : SSDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2080                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2081                        IIC_SSE_CVT_PD_RM>;
2082
2083 // 128 bit register conversion intrinsics
2084 let Predicates = [HasAVX] in
2085 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2086            (VCVTDQ2PDrr VR128:$src)>;
2087
2088 let Predicates = [HasSSE2] in
2089 def : Pat<(int_x86_sse2_cvtdq2pd VR128:$src),
2090            (CVTDQ2PDrr VR128:$src)>;
2091
2092 // AVX 256-bit register conversion intrinsics
2093 let Predicates = [HasAVX] in {
2094   def : Pat<(int_x86_avx_cvtdq2_pd_256 VR128:$src),
2095             (VCVTDQ2PDYrr VR128:$src)>;
2096   def : Pat<(int_x86_avx_cvtdq2_pd_256 (bitconvert (memopv2i64 addr:$src))),
2097             (VCVTDQ2PDYrm addr:$src)>;
2098
2099   def : Pat<(int_x86_avx_cvt_pd2dq_256 VR256:$src),
2100             (VCVTPD2DQYrr VR256:$src)>;
2101   def : Pat<(int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)),
2102             (VCVTPD2DQYrm addr:$src)>;
2103
2104   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2105             (VCVTDQ2PDYrr VR128:$src)>;
2106   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2107             (VCVTDQ2PDYrm addr:$src)>;
2108 } // Predicates = [HasAVX]
2109
2110 // Convert packed double to packed single
2111 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2112 // register, but the same isn't true when using memory operands instead.
2113 // Provide other assembly rr and rm forms to address this explicitly.
2114 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2115                        "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2116                        IIC_SSE_CVT_PD_RR>, VEX;
2117 def VCVTPD2PSXrYr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2118                          "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2119                          IIC_SSE_CVT_PD_RR>, VEX;
2120
2121 // XMM only
2122 def VCVTPD2PSXrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2123                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2124                         IIC_SSE_CVT_PD_RR>, VEX;
2125 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2126                         "cvtpd2psx\t{$src, $dst|$dst, $src}", [],
2127                         IIC_SSE_CVT_PD_RM>, VEX;
2128
2129 // YMM only
2130 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2131                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2132                         IIC_SSE_CVT_PD_RR>, VEX;
2133 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2134                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}", [],
2135                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2136 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2137                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2138                      IIC_SSE_CVT_PD_RR>;
2139 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2140                      "cvtpd2ps\t{$src, $dst|$dst, $src}", [],
2141                      IIC_SSE_CVT_PD_RM>;
2142
2143
2144 def Int_VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2145                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2146                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2147                         IIC_SSE_CVT_PD_RR>;
2148 def Int_VCVTPD2PSrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst),
2149                          (ins f128mem:$src),
2150                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2151                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2152                                             (memop addr:$src)))],
2153                                             IIC_SSE_CVT_PD_RM>;
2154 def Int_CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2155                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2156                         [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2157                         IIC_SSE_CVT_PD_RR>;
2158 def Int_CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2159                          "cvtpd2ps\t{$src, $dst|$dst, $src}",
2160                          [(set VR128:$dst, (int_x86_sse2_cvtpd2ps
2161                                             (memop addr:$src)))],
2162                                             IIC_SSE_CVT_PD_RM>;
2163
2164 // AVX 256-bit register conversion intrinsics
2165 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2166 // whenever possible to avoid declaring two versions of each one.
2167 let Predicates = [HasAVX] in {
2168   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2169             (VCVTDQ2PSYrr VR256:$src)>;
2170   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2171             (VCVTDQ2PSYrm addr:$src)>;
2172
2173   def : Pat<(int_x86_avx_cvt_pd2_ps_256 VR256:$src),
2174             (VCVTPD2PSYrr VR256:$src)>;
2175   def : Pat<(int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)),
2176             (VCVTPD2PSYrm addr:$src)>;
2177
2178   def : Pat<(int_x86_avx_cvt_ps2dq_256 VR256:$src),
2179             (VCVTPS2DQYrr VR256:$src)>;
2180   def : Pat<(int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)),
2181             (VCVTPS2DQYrm addr:$src)>;
2182
2183   def : Pat<(int_x86_avx_cvt_ps2_pd_256 VR128:$src),
2184             (VCVTPS2PDYrr VR128:$src)>;
2185   def : Pat<(int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)),
2186             (VCVTPS2PDYrm addr:$src)>;
2187
2188   def : Pat<(int_x86_avx_cvtt_pd2dq_256 VR256:$src),
2189             (VCVTTPD2DQYrr VR256:$src)>;
2190   def : Pat<(int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)),
2191             (VCVTTPD2DQYrm addr:$src)>;
2192
2193   // Match fround and fextend for 128/256-bit conversions
2194   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2195             (VCVTPD2PSYrr VR256:$src)>;
2196   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2197             (VCVTPD2PSYrm addr:$src)>;
2198
2199   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2200             (VCVTPS2PDYrr VR128:$src)>;
2201   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2202             (VCVTPS2PDYrm addr:$src)>;
2203 }
2204
2205 //===----------------------------------------------------------------------===//
2206 // SSE 1 & 2 - Compare Instructions
2207 //===----------------------------------------------------------------------===//
2208
2209 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2210 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2211                             Operand CC, SDNode OpNode, ValueType VT,
2212                             PatFrag ld_frag, string asm, string asm_alt,
2213                             OpndItins itins> {
2214   def rr : SIi8<0xC2, MRMSrcReg,
2215                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2216                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2217                 itins.rr>;
2218   def rm : SIi8<0xC2, MRMSrcMem,
2219                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2220                 [(set RC:$dst, (OpNode (VT RC:$src1),
2221                                          (ld_frag addr:$src2), imm:$cc))],
2222                                          itins.rm>;
2223
2224   // Accept explicit immediate argument form instead of comparison code.
2225   let neverHasSideEffects = 1 in {
2226     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2227                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2228                       IIC_SSE_ALU_F32S_RR>;
2229     let mayLoad = 1 in
2230     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2231                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2232                       IIC_SSE_ALU_F32S_RM>;
2233   }
2234 }
2235
2236 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2237                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2238                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2239                  SSE_ALU_F32S>,
2240                  XS, VEX_4V, VEX_LIG;
2241 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2242                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2243                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2244                  SSE_ALU_F32S>, // same latency as 32 bit compare
2245                  XD, VEX_4V, VEX_LIG;
2246
2247 let Constraints = "$src1 = $dst" in {
2248   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2249                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2250                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2251                   XS;
2252   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2253                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2254                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2255                   SSE_ALU_F32S>, // same latency as 32 bit compare
2256                   XD;
2257 }
2258
2259 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2260                          Intrinsic Int, string asm, OpndItins itins> {
2261   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2262                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2263                         [(set VR128:$dst, (Int VR128:$src1,
2264                                                VR128:$src, imm:$cc))],
2265                                                itins.rr>;
2266   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2267                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2268                         [(set VR128:$dst, (Int VR128:$src1,
2269                                                (load addr:$src), imm:$cc))],
2270                                                itins.rm>;
2271 }
2272
2273 // Aliases to match intrinsics which expect XMM operand(s).
2274 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2275                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2276                      SSE_ALU_F32S>,
2277                      XS, VEX_4V;
2278 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2279                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2280                      SSE_ALU_F32S>, // same latency as f32
2281                      XD, VEX_4V;
2282 let Constraints = "$src1 = $dst" in {
2283   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2284                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2285                        SSE_ALU_F32S>, XS;
2286   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2287                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2288                        SSE_ALU_F32S>, // same latency as f32
2289                        XD;
2290 }
2291
2292
2293 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2294 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2295                             ValueType vt, X86MemOperand x86memop,
2296                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2297   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2298                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2299                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2300                      IIC_SSE_COMIS_RR, d>;
2301   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2302                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2303                      [(set EFLAGS, (OpNode (vt RC:$src1),
2304                                            (ld_frag addr:$src2)))],
2305                                            IIC_SSE_COMIS_RM, d>;
2306 }
2307
2308 let Defs = [EFLAGS] in {
2309   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2310                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2311   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2312                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2313                                   VEX_LIG;
2314   let Pattern = []<dag> in {
2315     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2316                                     "comiss", SSEPackedSingle>, TB, VEX,
2317                                     VEX_LIG;
2318     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2319                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2320                                     VEX_LIG;
2321   }
2322
2323   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2324                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2325   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2326                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2327
2328   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2329                             load, "comiss", SSEPackedSingle>, TB, VEX;
2330   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2331                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2332   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2333                                   "ucomiss", SSEPackedSingle>, TB;
2334   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2335                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2336
2337   let Pattern = []<dag> in {
2338     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2339                                     "comiss", SSEPackedSingle>, TB;
2340     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2341                                     "comisd", SSEPackedDouble>, TB, OpSize;
2342   }
2343
2344   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2345                               load, "ucomiss", SSEPackedSingle>, TB;
2346   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2347                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2348
2349   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2350                                   "comiss", SSEPackedSingle>, TB;
2351   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2352                                   "comisd", SSEPackedDouble>, TB, OpSize;
2353 } // Defs = [EFLAGS]
2354
2355 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2356 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2357                             Operand CC, Intrinsic Int, string asm,
2358                             string asm_alt, Domain d> {
2359   def rri : PIi8<0xC2, MRMSrcReg,
2360              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2361              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2362              IIC_SSE_CMPP_RR, d>;
2363   def rmi : PIi8<0xC2, MRMSrcMem,
2364              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2365              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2366              IIC_SSE_CMPP_RM, d>;
2367
2368   // Accept explicit immediate argument form instead of comparison code.
2369   let neverHasSideEffects = 1 in {
2370     def rri_alt : PIi8<0xC2, MRMSrcReg,
2371                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2372                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2373     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2374                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2375                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2376   }
2377 }
2378
2379 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2380                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2381                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2382                SSEPackedSingle>, TB, VEX_4V;
2383 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2384                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2385                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2386                SSEPackedDouble>, TB, OpSize, VEX_4V;
2387 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2388                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2389                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2390                SSEPackedSingle>, TB, VEX_4V;
2391 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2392                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2393                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2394                SSEPackedDouble>, TB, OpSize, VEX_4V;
2395 let Constraints = "$src1 = $dst" in {
2396   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2397                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2398                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2399                  SSEPackedSingle>, TB;
2400   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2401                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2402                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2403                  SSEPackedDouble>, TB, OpSize;
2404 }
2405
2406 let Predicates = [HasAVX] in {
2407 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2408           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2409 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2410           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2411 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2412           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2413 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2414           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2415
2416 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2417           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2418 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2419           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2420 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2421           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2422 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2423           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2424 }
2425
2426 let Predicates = [HasSSE1] in {
2427 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2428           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2429 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2430           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2431 }
2432
2433 let Predicates = [HasSSE2] in {
2434 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2435           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2436 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2437           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2438 }
2439
2440 //===----------------------------------------------------------------------===//
2441 // SSE 1 & 2 - Shuffle Instructions
2442 //===----------------------------------------------------------------------===//
2443
2444 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2445 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2446                          ValueType vt, string asm, PatFrag mem_frag,
2447                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2448   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2449                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2450                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2451                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2452   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2453     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2454                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2455                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2456                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2457 }
2458
2459 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2460            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2461            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2462 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2463            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2464            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2465 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2466            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2467            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2468 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2469            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2470            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2471
2472 let Constraints = "$src1 = $dst" in {
2473   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2474                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2475                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2476                     TB;
2477   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2478                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2479                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2480                     TB, OpSize;
2481 }
2482
2483 let Predicates = [HasAVX] in {
2484   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2485                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2486             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2487   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2488             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2489
2490   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2491                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2492             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2493   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2494             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2495
2496   // 256-bit patterns
2497   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2498             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2499   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2500                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2501             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2502
2503   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2504             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2505   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2506                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2507             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2508 }
2509
2510 let Predicates = [HasSSE1] in {
2511   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2512                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2513             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2514   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2515             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2516 }
2517
2518 let Predicates = [HasSSE2] in {
2519   // Generic SHUFPD patterns
2520   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2521                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2522             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2523   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2524             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2525 }
2526
2527 //===----------------------------------------------------------------------===//
2528 // SSE 1 & 2 - Unpack Instructions
2529 //===----------------------------------------------------------------------===//
2530
2531 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2532 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2533                                    PatFrag mem_frag, RegisterClass RC,
2534                                    X86MemOperand x86memop, string asm,
2535                                    Domain d> {
2536     def rr : PI<opc, MRMSrcReg,
2537                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2538                 asm, [(set RC:$dst,
2539                            (vt (OpNode RC:$src1, RC:$src2)))],
2540                            IIC_SSE_UNPCK, d>;
2541     def rm : PI<opc, MRMSrcMem,
2542                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2543                 asm, [(set RC:$dst,
2544                            (vt (OpNode RC:$src1,
2545                                        (mem_frag addr:$src2))))],
2546                                        IIC_SSE_UNPCK, d>;
2547 }
2548
2549 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2550       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2551                      SSEPackedSingle>, TB, VEX_4V;
2552 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2553       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2554                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2555 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2556       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2557                      SSEPackedSingle>, TB, VEX_4V;
2558 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2559       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2560                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2561
2562 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2563       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2564                      SSEPackedSingle>, TB, VEX_4V;
2565 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2566       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2567                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2568 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2569       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2570                      SSEPackedSingle>, TB, VEX_4V;
2571 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2572       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2573                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2574
2575 let Constraints = "$src1 = $dst" in {
2576   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2577         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2578                        SSEPackedSingle>, TB;
2579   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2580         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2581                        SSEPackedDouble>, TB, OpSize;
2582   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2583         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2584                        SSEPackedSingle>, TB;
2585   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2586         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2587                        SSEPackedDouble>, TB, OpSize;
2588 } // Constraints = "$src1 = $dst"
2589
2590 let Predicates = [HasAVX], AddedComplexity = 1 in {
2591   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2592   // problem is during lowering, where it's not possible to recognize the load
2593   // fold cause it has two uses through a bitcast. One use disappears at isel
2594   // time and the fold opportunity reappears.
2595   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2596             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2597 }
2598
2599 let Predicates = [HasSSE2] in {
2600   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2601   // problem is during lowering, where it's not possible to recognize the load
2602   // fold cause it has two uses through a bitcast. One use disappears at isel
2603   // time and the fold opportunity reappears.
2604   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2605             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2606 }
2607
2608 //===----------------------------------------------------------------------===//
2609 // SSE 1 & 2 - Extract Floating-Point Sign mask
2610 //===----------------------------------------------------------------------===//
2611
2612 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2613 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2614                                 Domain d> {
2615   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2616                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2617                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2618   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2619                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2620                 IIC_SSE_MOVMSK, d>, REX_W;
2621 }
2622
2623 let Predicates = [HasAVX] in {
2624   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2625                                         "movmskps", SSEPackedSingle>, TB, VEX;
2626   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2627                                         "movmskpd", SSEPackedDouble>, TB,
2628                                         OpSize, VEX;
2629   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2630                                         "movmskps", SSEPackedSingle>, TB, VEX;
2631   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2632                                         "movmskpd", SSEPackedDouble>, TB,
2633                                         OpSize, VEX;
2634
2635   def : Pat<(i32 (X86fgetsign FR32:$src)),
2636             (VMOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2637                                           sub_ss))>;
2638   def : Pat<(i64 (X86fgetsign FR32:$src)),
2639             (VMOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2640                                           sub_ss))>;
2641   def : Pat<(i32 (X86fgetsign FR64:$src)),
2642             (VMOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2643                                           sub_sd))>;
2644   def : Pat<(i64 (X86fgetsign FR64:$src)),
2645             (VMOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2646                                           sub_sd))>;
2647
2648   // Assembler Only
2649   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2650              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2651              SSEPackedSingle>, TB, VEX;
2652   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2653              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2654              SSEPackedDouble>, TB,
2655              OpSize, VEX;
2656   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2657              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2658              SSEPackedSingle>, TB, VEX;
2659   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2660              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2661              SSEPackedDouble>, TB,
2662              OpSize, VEX;
2663 }
2664
2665 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2666                                      SSEPackedSingle>, TB;
2667 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2668                                      SSEPackedDouble>, TB, OpSize;
2669
2670 def : Pat<(i32 (X86fgetsign FR32:$src)),
2671           (MOVMSKPSrr32 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2672                                        sub_ss))>, Requires<[HasSSE1]>;
2673 def : Pat<(i64 (X86fgetsign FR32:$src)),
2674           (MOVMSKPSrr64 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src,
2675                                        sub_ss))>, Requires<[HasSSE1]>;
2676 def : Pat<(i32 (X86fgetsign FR64:$src)),
2677           (MOVMSKPDrr32 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2678                                        sub_sd))>, Requires<[HasSSE2]>;
2679 def : Pat<(i64 (X86fgetsign FR64:$src)),
2680           (MOVMSKPDrr64 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src,
2681                                        sub_sd))>, Requires<[HasSSE2]>;
2682
2683 //===---------------------------------------------------------------------===//
2684 // SSE2 - Packed Integer Logical Instructions
2685 //===---------------------------------------------------------------------===//
2686
2687 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2688
2689 /// PDI_binop_rm - Simple SSE2 binary operator.
2690 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2691                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2692                         X86MemOperand x86memop,
2693                         OpndItins itins,
2694                         bit IsCommutable = 0,
2695                         bit Is2Addr = 1> {
2696   let isCommutable = IsCommutable in
2697   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2698        (ins RC:$src1, RC:$src2),
2699        !if(Is2Addr,
2700            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2701            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2702        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2703   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2704        (ins RC:$src1, x86memop:$src2),
2705        !if(Is2Addr,
2706            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2707            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2708        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2709                                      (bitconvert (memop_frag addr:$src2)))))],
2710                                      itins.rm>;
2711 }
2712 } // ExeDomain = SSEPackedInt
2713
2714 // These are ordered here for pattern ordering requirements with the fp versions
2715
2716 let Predicates = [HasAVX] in {
2717 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2718                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2719 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2720                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2721 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2722                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2723 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2724                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2725 }
2726
2727 let Constraints = "$src1 = $dst" in {
2728 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2729                          i128mem, SSE_BIT_ITINS_P, 1>;
2730 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2731                          i128mem, SSE_BIT_ITINS_P, 1>;
2732 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2733                          i128mem, SSE_BIT_ITINS_P, 1>;
2734 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2735                           i128mem, SSE_BIT_ITINS_P, 0>;
2736 } // Constraints = "$src1 = $dst"
2737
2738 let Predicates = [HasAVX2] in {
2739 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2740                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2741 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2742                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2743 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2744                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2745 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2746                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2747 }
2748
2749 //===----------------------------------------------------------------------===//
2750 // SSE 1 & 2 - Logical Instructions
2751 //===----------------------------------------------------------------------===//
2752
2753 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2754 ///
2755 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2756                                        SDNode OpNode, OpndItins itins> {
2757   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2758               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2759               TB, VEX_4V;
2760
2761   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2762         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2763         TB, OpSize, VEX_4V;
2764
2765   let Constraints = "$src1 = $dst" in {
2766     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2767                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2768                 TB;
2769
2770     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2771                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2772                 TB, OpSize;
2773   }
2774 }
2775
2776 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2777 let mayLoad = 0 in {
2778   defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2779                 SSE_BIT_ITINS_P>;
2780   defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2781                 SSE_BIT_ITINS_P>;
2782   defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2783                 SSE_BIT_ITINS_P>;
2784 }
2785
2786 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2787   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2788                 SSE_BIT_ITINS_P>;
2789
2790 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2791 ///
2792 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2793                                    SDNode OpNode> {
2794   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2795   // are all promoted to v2i64, and the patterns are covered by the int
2796   // version. This is needed in SSE only, because v2i64 isn't supported on
2797   // SSE1, but only on SSE2.
2798   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2799        !strconcat(OpcodeStr, "ps"), f128mem, [],
2800        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2801                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2802
2803   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2804        !strconcat(OpcodeStr, "pd"), f128mem,
2805        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2806                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2807        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2808                                  (memopv2i64 addr:$src2)))], 0>,
2809                                                  TB, OpSize, VEX_4V;
2810   let Constraints = "$src1 = $dst" in {
2811     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2812          !strconcat(OpcodeStr, "ps"), f128mem,
2813          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2814          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2815                                    (memopv2i64 addr:$src2)))]>, TB;
2816
2817     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2818          !strconcat(OpcodeStr, "pd"), f128mem,
2819          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2820                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2821          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2822                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2823   }
2824 }
2825
2826 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2827 ///
2828 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2829                                      SDNode OpNode> {
2830     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2831           !strconcat(OpcodeStr, "ps"), f256mem,
2832           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2833           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2834                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2835
2836     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2837           !strconcat(OpcodeStr, "pd"), f256mem,
2838           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2839                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2840           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2841                                     (memopv4i64 addr:$src2)))], 0>,
2842                                     TB, OpSize, VEX_4V;
2843 }
2844
2845 // AVX 256-bit packed logical ops forms
2846 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2847 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2848 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2849 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2850
2851 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2852 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2853 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2854 let isCommutable = 0 in
2855   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2856
2857 //===----------------------------------------------------------------------===//
2858 // SSE 1 & 2 - Arithmetic Instructions
2859 //===----------------------------------------------------------------------===//
2860
2861 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2862 /// vector forms.
2863 ///
2864 /// In addition, we also have a special variant of the scalar form here to
2865 /// represent the associated intrinsic operation.  This form is unlike the
2866 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2867 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2868 ///
2869 /// These three forms can each be reg+reg or reg+mem.
2870 ///
2871
2872 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2873 /// classes below
2874 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2875                                   SizeItins itins,
2876                                   bit Is2Addr = 1> {
2877   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2878                             OpNode, FR32, f32mem,
2879                             itins.s, Is2Addr>, XS;
2880   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2881                             OpNode, FR64, f64mem,
2882                             itins.d, Is2Addr>, XD;
2883 }
2884
2885 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2886                                    SizeItins itins,
2887                                    bit Is2Addr = 1> {
2888   let mayLoad = 0 in {
2889   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2890               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2891               TB;
2892   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2893               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2894               TB, OpSize;
2895   }
2896 }
2897
2898 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2899                                     SDNode OpNode,
2900                                     SizeItins itins> {
2901   let mayLoad = 0 in {
2902     defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2903                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2904                 TB;
2905     defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2906                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2907                 TB, OpSize;
2908   }
2909 }
2910
2911 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2912                                       SizeItins itins,
2913                                       bit Is2Addr = 1> {
2914   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2915      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2916      itins.s, Is2Addr>, XS;
2917   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2918      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2919      itins.d, Is2Addr>, XD;
2920 }
2921
2922 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2923                                       SizeItins itins,
2924                                       bit Is2Addr = 1> {
2925   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2926      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2927                               SSEPackedSingle, itins.s, Is2Addr>,
2928                               TB;
2929
2930   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2931      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2932                               SSEPackedDouble, itins.d, Is2Addr>,
2933                               TB, OpSize;
2934 }
2935
2936 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2937                                         SizeItins itins> {
2938   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2939      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2940       SSEPackedSingle, itins.s, 0>, TB;
2941
2942   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2943      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2944       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2945 }
2946
2947 // Binary Arithmetic instructions
2948 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2949             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2950               VEX_4V, VEX_LIG;
2951 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2952             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2953               VEX_4V;
2954 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2955             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2956               VEX_4V, VEX_LIG;
2957 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2958             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2959               VEX_4V;
2960
2961 let isCommutable = 0 in {
2962   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2963               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2964                 VEX_4V, VEX_LIG;
2965   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2966               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>, VEX_4V;
2967   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2968               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2969                 VEX_4V, VEX_LIG;
2970   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2971               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2972                 VEX_4V;
2973   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2974               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2975                 VEX_4V, VEX_LIG;
2976   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2977               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2978               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2979               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2980                 VEX_4V;
2981   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2982               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2983                 VEX_4V, VEX_LIG;
2984   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2985               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2986               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2987               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2988                 VEX_4V;
2989 }
2990
2991 let Constraints = "$src1 = $dst" in {
2992   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2993              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2994              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2995   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2996              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2997              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2998
2999   let isCommutable = 0 in {
3000     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
3001                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
3002                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
3003     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
3004                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
3005                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
3006     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
3007                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
3008                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
3009                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
3010     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
3011                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
3012                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
3013                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
3014   }
3015 }
3016
3017 /// Unop Arithmetic
3018 /// In addition, we also have a special variant of the scalar form here to
3019 /// represent the associated intrinsic operation.  This form is unlike the
3020 /// plain scalar form, in that it takes an entire vector (instead of a
3021 /// scalar) and leaves the top elements undefined.
3022 ///
3023 /// And, we have a special variant form for a full-vector intrinsic form.
3024
3025 def SSE_SQRTP : OpndItins<
3026   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
3027 >;
3028
3029 def SSE_SQRTS : OpndItins<
3030   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
3031 >;
3032
3033 def SSE_RCPP : OpndItins<
3034   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
3035 >;
3036
3037 def SSE_RCPS : OpndItins<
3038   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
3039 >;
3040
3041 /// sse1_fp_unop_s - SSE1 unops in scalar form.
3042 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
3043                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
3044   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3045                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3046                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3047   // For scalar unary operations, fold a load into the operation
3048   // only in OptForSize mode. It eliminates an instruction, but it also
3049   // eliminates a whole-register clobber (the load), so it introduces a
3050   // partial register update condition.
3051   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3052                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3053                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3054             Requires<[HasSSE1, OptForSize]>;
3055   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3056                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3057                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3058   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3059                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3060                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3061 }
3062
3063 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3064 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3065   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3066                 !strconcat(OpcodeStr,
3067                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3068   let mayLoad = 1 in
3069   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3070                 !strconcat(OpcodeStr,
3071                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3072   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3073                 (ins VR128:$src1, ssmem:$src2),
3074                 !strconcat(OpcodeStr,
3075                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3076 }
3077
3078 /// sse1_fp_unop_p - SSE1 unops in packed form.
3079 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3080                           OpndItins itins> {
3081   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3082               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3083               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3084   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3085                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3086                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3087 }
3088
3089 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3090 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3091                             OpndItins itins> {
3092   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3093               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3094               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3095               itins.rr>;
3096   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3097                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3098                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3099                 itins.rm>;
3100 }
3101
3102 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3103 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3104                               Intrinsic V4F32Int, OpndItins itins> {
3105   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3106                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3107                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3108                     itins.rr>;
3109   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3110                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3111                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3112                     itins.rm>;
3113 }
3114
3115 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3116 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3117                                 Intrinsic V4F32Int, OpndItins itins> {
3118   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3119                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3120                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3121                     itins.rr>;
3122   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3123                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3124                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3125                     itins.rm>;
3126 }
3127
3128 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3129 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3130                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3131   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3132                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3133                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3134   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3135   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3136                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3137                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3138             Requires<[HasSSE2, OptForSize]>;
3139   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3140                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3141                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3142   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3143                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3144                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3145 }
3146
3147 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3148 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3149   let neverHasSideEffects = 1 in {
3150   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3151                !strconcat(OpcodeStr,
3152                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3153   let mayLoad = 1 in
3154   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3155                !strconcat(OpcodeStr,
3156                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3157   }
3158   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3159                (ins VR128:$src1, sdmem:$src2),
3160                !strconcat(OpcodeStr,
3161                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3162 }
3163
3164 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3165 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3166                           SDNode OpNode, OpndItins itins> {
3167   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3168               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3169               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3170   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3171                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3172                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3173 }
3174
3175 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3176 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3177                           OpndItins itins> {
3178   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3179               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3180               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3181               itins.rr>;
3182   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3183                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3184                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3185                 itins.rm>;
3186 }
3187
3188 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3189 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3190                               Intrinsic V2F64Int, OpndItins itins> {
3191   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3192                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3193                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3194                     itins.rr>;
3195   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3196                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3197                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3198                     itins.rm>;
3199 }
3200
3201 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3202 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3203                                 Intrinsic V2F64Int, OpndItins itins> {
3204   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3205                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3206                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3207                     itins.rr>;
3208   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3209                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3210                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3211                     itins.rm>;
3212 }
3213
3214 let Predicates = [HasAVX] in {
3215   // Square root.
3216   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3217                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3218
3219   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3220                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3221                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3222                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3223                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3224                                    SSE_SQRTP>,
3225                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3226                                     SSE_SQRTP>,
3227                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3228                                     SSE_SQRTP>,
3229                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3230                                     SSE_SQRTP>,
3231                 VEX;
3232
3233   // Reciprocal approximations. Note that these typically require refinement
3234   // in order to obtain suitable precision.
3235   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3236   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3237                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3238                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3239                                     SSE_SQRTP>,
3240                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3241                                     SSE_SQRTP>, VEX;
3242
3243   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3244   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3245                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3246                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3247                                     SSE_RCPP>,
3248                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3249                                     SSE_RCPP>, VEX;
3250 }
3251
3252 let AddedComplexity = 1 in {
3253 def : Pat<(f32 (fsqrt FR32:$src)),
3254           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3255 def : Pat<(f32 (fsqrt (load addr:$src))),
3256           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3257           Requires<[HasAVX, OptForSize]>;
3258 def : Pat<(f64 (fsqrt FR64:$src)),
3259           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3260 def : Pat<(f64 (fsqrt (load addr:$src))),
3261           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3262           Requires<[HasAVX, OptForSize]>;
3263
3264 def : Pat<(f32 (X86frsqrt FR32:$src)),
3265           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3266 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3267           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3268           Requires<[HasAVX, OptForSize]>;
3269
3270 def : Pat<(f32 (X86frcp FR32:$src)),
3271           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3272 def : Pat<(f32 (X86frcp (load addr:$src))),
3273           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3274           Requires<[HasAVX, OptForSize]>;
3275 }
3276
3277 let Predicates = [HasAVX], AddedComplexity = 1 in {
3278   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3279             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3280                 (VSQRTSSr (f32 (IMPLICIT_DEF)),
3281                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3282                 sub_ss)>;
3283   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3284             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3285
3286   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3287             (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)),
3288                 (VSQRTSDr (f64 (IMPLICIT_DEF)),
3289                           (EXTRACT_SUBREG (v2f64 VR128:$src), sub_sd)),
3290                 sub_sd)>;
3291   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3292             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3293
3294   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3295             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3296                 (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3297                           (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3298                 sub_ss)>;
3299   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3300             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3301
3302   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3303             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)),
3304                 (VRCPSSr (f32 (IMPLICIT_DEF)),
3305                          (EXTRACT_SUBREG (v4f32 VR128:$src), sub_ss)),
3306                 sub_ss)>;
3307   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3308             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3309 }
3310
3311 // Square root.
3312 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3313                             SSE_SQRTS>,
3314              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3315              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3316              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3317                             SSE_SQRTS>,
3318              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3319              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3320
3321 // Reciprocal approximations. Note that these typically require refinement
3322 // in order to obtain suitable precision.
3323 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3324                             SSE_SQRTS>,
3325              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3326              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3327                             SSE_SQRTS>;
3328 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3329                             SSE_RCPS>,
3330              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3331              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3332
3333 // There is no f64 version of the reciprocal approximation instructions.
3334
3335 //===----------------------------------------------------------------------===//
3336 // SSE 1 & 2 - Non-temporal stores
3337 //===----------------------------------------------------------------------===//
3338
3339 let AddedComplexity = 400 in { // Prefer non-temporal versions
3340   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3341                        (ins f128mem:$dst, VR128:$src),
3342                        "movntps\t{$src, $dst|$dst, $src}",
3343                        [(alignednontemporalstore (v4f32 VR128:$src),
3344                                                  addr:$dst)],
3345                                                  IIC_SSE_MOVNT>, VEX;
3346   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3347                        (ins f128mem:$dst, VR128:$src),
3348                        "movntpd\t{$src, $dst|$dst, $src}",
3349                        [(alignednontemporalstore (v2f64 VR128:$src),
3350                                                  addr:$dst)],
3351                                                  IIC_SSE_MOVNT>, VEX;
3352
3353   let ExeDomain = SSEPackedInt in
3354   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3355                            (ins f128mem:$dst, VR128:$src),
3356                            "movntdq\t{$src, $dst|$dst, $src}",
3357                            [(alignednontemporalstore (v2i64 VR128:$src),
3358                                                      addr:$dst)],
3359                                                      IIC_SSE_MOVNT>, VEX;
3360
3361   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3362             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3363
3364   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3365                        (ins f256mem:$dst, VR256:$src),
3366                        "movntps\t{$src, $dst|$dst, $src}",
3367                        [(alignednontemporalstore (v8f32 VR256:$src),
3368                                                  addr:$dst)],
3369                                                  IIC_SSE_MOVNT>, VEX;
3370   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3371                        (ins f256mem:$dst, VR256:$src),
3372                        "movntpd\t{$src, $dst|$dst, $src}",
3373                        [(alignednontemporalstore (v4f64 VR256:$src),
3374                                                  addr:$dst)],
3375                                                  IIC_SSE_MOVNT>, VEX;
3376   let ExeDomain = SSEPackedInt in
3377   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3378                       (ins f256mem:$dst, VR256:$src),
3379                       "movntdq\t{$src, $dst|$dst, $src}",
3380                       [(alignednontemporalstore (v4i64 VR256:$src),
3381                                                 addr:$dst)],
3382                                                 IIC_SSE_MOVNT>, VEX;
3383 }
3384
3385 let AddedComplexity = 400 in { // Prefer non-temporal versions
3386 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3387                     "movntps\t{$src, $dst|$dst, $src}",
3388                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3389                     IIC_SSE_MOVNT>;
3390 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3391                     "movntpd\t{$src, $dst|$dst, $src}",
3392                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3393                     IIC_SSE_MOVNT>;
3394
3395 let ExeDomain = SSEPackedInt in
3396 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3397                     "movntdq\t{$src, $dst|$dst, $src}",
3398                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3399                     IIC_SSE_MOVNT>;
3400
3401 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3402           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3403
3404 // There is no AVX form for instructions below this point
3405 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3406                  "movnti{l}\t{$src, $dst|$dst, $src}",
3407                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3408                  IIC_SSE_MOVNT>,
3409                TB, Requires<[HasSSE2]>;
3410 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3411                      "movnti{q}\t{$src, $dst|$dst, $src}",
3412                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3413                      IIC_SSE_MOVNT>,
3414                   TB, Requires<[HasSSE2]>;
3415 }
3416
3417 //===----------------------------------------------------------------------===//
3418 // SSE 1 & 2 - Prefetch and memory fence
3419 //===----------------------------------------------------------------------===//
3420
3421 // Prefetch intrinsic.
3422 let Predicates = [HasSSE1] in {
3423 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3424     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3425     IIC_SSE_PREFETCH>, TB;
3426 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3427     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3428     IIC_SSE_PREFETCH>, TB;
3429 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3430     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3431     IIC_SSE_PREFETCH>, TB;
3432 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3433     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3434     IIC_SSE_PREFETCH>, TB;
3435 }
3436
3437 // Flush cache
3438 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3439                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3440                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3441
3442 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3443 // was introduced with SSE2, it's backward compatible.
3444 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3445
3446 // Load, store, and memory fence
3447 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3448                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3449                TB, Requires<[HasSSE1]>;
3450 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3451                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3452                TB, Requires<[HasSSE2]>;
3453 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3454                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3455                TB, Requires<[HasSSE2]>;
3456
3457 def : Pat<(X86SFence), (SFENCE)>;
3458 def : Pat<(X86LFence), (LFENCE)>;
3459 def : Pat<(X86MFence), (MFENCE)>;
3460
3461 //===----------------------------------------------------------------------===//
3462 // SSE 1 & 2 - Load/Store XCSR register
3463 //===----------------------------------------------------------------------===//
3464
3465 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3466                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3467                   IIC_SSE_LDMXCSR>, VEX;
3468 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3469                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3470                   IIC_SSE_STMXCSR>, VEX;
3471
3472 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3473                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3474                   IIC_SSE_LDMXCSR>;
3475 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3476                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3477                   IIC_SSE_STMXCSR>;
3478
3479 //===---------------------------------------------------------------------===//
3480 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3481 //===---------------------------------------------------------------------===//
3482
3483 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3484
3485 let neverHasSideEffects = 1 in {
3486 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3487                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3488                     VEX;
3489 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3490                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3491                     VEX;
3492 }
3493 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3494                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3495                     VEX;
3496 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3497                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3498                     VEX;
3499
3500 // For Disassembler
3501 let isCodeGenOnly = 1 in {
3502 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3503                         "movdqa\t{$src, $dst|$dst, $src}", [],
3504                         IIC_SSE_MOVA_P_RR>,
3505                         VEX;
3506 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3507                         "movdqa\t{$src, $dst|$dst, $src}", [],
3508                         IIC_SSE_MOVA_P_RR>,
3509                         VEX;
3510 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3511                         "movdqu\t{$src, $dst|$dst, $src}", [],
3512                         IIC_SSE_MOVU_P_RR>,
3513                         VEX;
3514 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3515                         "movdqu\t{$src, $dst|$dst, $src}", [],
3516                         IIC_SSE_MOVU_P_RR>,
3517                         VEX;
3518 }
3519
3520 let canFoldAsLoad = 1, mayLoad = 1 in {
3521 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3522                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3523                    VEX;
3524 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3525                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3526                    VEX;
3527 let Predicates = [HasAVX] in {
3528   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3529                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3530                     XS, VEX;
3531   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3532                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3533                     XS, VEX;
3534 }
3535 }
3536
3537 let mayStore = 1 in {
3538 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3539                      (ins i128mem:$dst, VR128:$src),
3540                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3541                      VEX;
3542 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3543                      (ins i256mem:$dst, VR256:$src),
3544                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3545                      VEX;
3546 let Predicates = [HasAVX] in {
3547 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3548                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3549                   XS, VEX;
3550 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3551                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3552                   XS, VEX;
3553 }
3554 }
3555
3556 let neverHasSideEffects = 1 in
3557 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3558                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3559
3560 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3561                    "movdqu\t{$src, $dst|$dst, $src}",
3562                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3563
3564 // For Disassembler
3565 let isCodeGenOnly = 1 in {
3566 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3567                        "movdqa\t{$src, $dst|$dst, $src}", [],
3568                        IIC_SSE_MOVA_P_RR>;
3569
3570 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3571                        "movdqu\t{$src, $dst|$dst, $src}",
3572                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3573 }
3574
3575 let canFoldAsLoad = 1, mayLoad = 1 in {
3576 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3577                    "movdqa\t{$src, $dst|$dst, $src}",
3578                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3579                    IIC_SSE_MOVA_P_RM>;
3580 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3581                    "movdqu\t{$src, $dst|$dst, $src}",
3582                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3583                    IIC_SSE_MOVU_P_RM>,
3584                  XS, Requires<[HasSSE2]>;
3585 }
3586
3587 let mayStore = 1 in {
3588 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3589                    "movdqa\t{$src, $dst|$dst, $src}",
3590                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3591                    IIC_SSE_MOVA_P_MR>;
3592 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3593                    "movdqu\t{$src, $dst|$dst, $src}",
3594                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3595                    IIC_SSE_MOVU_P_MR>,
3596                  XS, Requires<[HasSSE2]>;
3597 }
3598
3599 // Intrinsic forms of MOVDQU load and store
3600 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3601                        "vmovdqu\t{$src, $dst|$dst, $src}",
3602                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3603                        IIC_SSE_MOVU_P_MR>,
3604                      XS, VEX, Requires<[HasAVX]>;
3605
3606 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3607                        "movdqu\t{$src, $dst|$dst, $src}",
3608                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3609                        IIC_SSE_MOVU_P_MR>,
3610                      XS, Requires<[HasSSE2]>;
3611
3612 } // ExeDomain = SSEPackedInt
3613
3614 let Predicates = [HasAVX] in {
3615   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3616             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3617 }
3618
3619 //===---------------------------------------------------------------------===//
3620 // SSE2 - Packed Integer Arithmetic Instructions
3621 //===---------------------------------------------------------------------===//
3622
3623 def SSE_PMADD : OpndItins<
3624   IIC_SSE_PMADD, IIC_SSE_PMADD
3625 >;
3626
3627 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3628
3629 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3630                             RegisterClass RC, PatFrag memop_frag,
3631                             X86MemOperand x86memop,
3632                             OpndItins itins,
3633                             bit IsCommutable = 0,
3634                             bit Is2Addr = 1> {
3635   let isCommutable = IsCommutable in
3636   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3637        (ins RC:$src1, RC:$src2),
3638        !if(Is2Addr,
3639            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3640            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3641        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3642   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3643        (ins RC:$src1, x86memop:$src2),
3644        !if(Is2Addr,
3645            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3646            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3647        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3648        itins.rm>;
3649 }
3650
3651 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3652                          string OpcodeStr, SDNode OpNode,
3653                          SDNode OpNode2, RegisterClass RC,
3654                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3655                          ShiftOpndItins itins,
3656                          bit Is2Addr = 1> {
3657   // src2 is always 128-bit
3658   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3659        (ins RC:$src1, VR128:$src2),
3660        !if(Is2Addr,
3661            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3662            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3663        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3664         itins.rr>;
3665   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3666        (ins RC:$src1, i128mem:$src2),
3667        !if(Is2Addr,
3668            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3669            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3670        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3671                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3672   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3673        (ins RC:$src1, i32i8imm:$src2),
3674        !if(Is2Addr,
3675            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3676            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3677        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3678 }
3679
3680 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3681 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3682                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3683                          PatFrag memop_frag, X86MemOperand x86memop,
3684                          OpndItins itins,
3685                          bit IsCommutable = 0, bit Is2Addr = 1> {
3686   let isCommutable = IsCommutable in
3687   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3688        (ins RC:$src1, RC:$src2),
3689        !if(Is2Addr,
3690            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3691            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3692        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3693   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3694        (ins RC:$src1, x86memop:$src2),
3695        !if(Is2Addr,
3696            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3697            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3698        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3699                                      (bitconvert (memop_frag addr:$src2)))))]>;
3700 }
3701 } // ExeDomain = SSEPackedInt
3702
3703 // 128-bit Integer Arithmetic
3704
3705 let Predicates = [HasAVX] in {
3706 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3707                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3708                             VEX_4V;
3709 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3710                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3711 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3712                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3713 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3714                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3715 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3716                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3717 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3718                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3719 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3720                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3721 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3722                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3723 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3724                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3725 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3726                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3727                               VEX_4V;
3728
3729 // Intrinsic forms
3730 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3731                                  VR128, memopv2i64, i128mem,
3732                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3733 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3734                                  VR128, memopv2i64, i128mem,
3735                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3736 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3737                                  VR128, memopv2i64, i128mem,
3738                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3739 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3740                                  VR128, memopv2i64, i128mem,
3741                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3742 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3743                                  VR128, memopv2i64, i128mem,
3744                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3745 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3746                                  VR128, memopv2i64, i128mem,
3747                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3748 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3749                                  VR128, memopv2i64, i128mem,
3750                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3751 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3752                                  VR128, memopv2i64, i128mem,
3753                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3754 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3755                                  VR128, memopv2i64, i128mem,
3756                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3757 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3758                                  VR128, memopv2i64, i128mem,
3759                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3760 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3761                                  VR128, memopv2i64, i128mem,
3762                                  SSE_PMADD, 1, 0>, VEX_4V;
3763 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3764                                  VR128, memopv2i64, i128mem,
3765                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3766 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3767                                  VR128, memopv2i64, i128mem,
3768                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3769 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3770                                  VR128, memopv2i64, i128mem,
3771                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3772 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3773                                  VR128, memopv2i64, i128mem,
3774                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3775 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3776                                  VR128, memopv2i64, i128mem,
3777                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3778 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3779                                  VR128, memopv2i64, i128mem,
3780                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3781 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3782                                  VR128, memopv2i64, i128mem,
3783                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3784 }
3785
3786 let Predicates = [HasAVX2] in {
3787 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3788                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3789 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3790                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3791 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3792                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3793 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3794                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3795 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3796                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3797 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3798                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3799 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3800                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3801 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3802                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3803 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3804                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3805 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3806                                VR256, memopv4i64, i256mem,
3807                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3808
3809 // Intrinsic forms
3810 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3811                                   VR256, memopv4i64, i256mem,
3812                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3813 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3814                                   VR256, memopv4i64, i256mem,
3815                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3816 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3817                                   VR256, memopv4i64, i256mem,
3818                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3819 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3820                                   VR256, memopv4i64, i256mem,
3821                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3822 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3823                                   VR256, memopv4i64, i256mem,
3824                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3825 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3826                                   VR256, memopv4i64, i256mem,
3827                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3828 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3829                                   VR256, memopv4i64, i256mem,
3830                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3831 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3832                                   VR256, memopv4i64, i256mem,
3833                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3834 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3835                                   VR256, memopv4i64, i256mem,
3836                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3837 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3838                                   VR256, memopv4i64, i256mem,
3839                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3840 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3841                                   VR256, memopv4i64, i256mem,
3842                                   SSE_PMADD, 1, 0>, VEX_4V;
3843 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3844                                   VR256, memopv4i64, i256mem,
3845                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3846 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3847                                   VR256, memopv4i64, i256mem,
3848                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3849 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3850                                   VR256, memopv4i64, i256mem,
3851                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3852 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3853                                   VR256, memopv4i64, i256mem,
3854                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3855 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3856                                   VR256, memopv4i64, i256mem,
3857                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3858 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3859                                   VR256, memopv4i64, i256mem,
3860                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3861 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3862                                   VR256, memopv4i64, i256mem,
3863                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3864 }
3865
3866 let Constraints = "$src1 = $dst" in {
3867 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3868                            i128mem, SSE_INTALU_ITINS_P, 1>;
3869 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3870                            i128mem, SSE_INTALU_ITINS_P, 1>;
3871 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3872                            i128mem, SSE_INTALU_ITINS_P, 1>;
3873 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3874                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3875 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3876                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3877 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3878                           i128mem, SSE_INTALU_ITINS_P>;
3879 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3880                           i128mem, SSE_INTALU_ITINS_P>;
3881 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3882                           i128mem, SSE_INTALU_ITINS_P>;
3883 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3884                           i128mem, SSE_INTALUQ_ITINS_P>;
3885 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3886                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3887
3888 // Intrinsic forms
3889 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3890                                 VR128, memopv2i64, i128mem,
3891                                 SSE_INTALU_ITINS_P>;
3892 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3893                                 VR128, memopv2i64, i128mem,
3894                                 SSE_INTALU_ITINS_P>;
3895 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3896                                 VR128, memopv2i64, i128mem,
3897                                 SSE_INTALU_ITINS_P>;
3898 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3899                                 VR128, memopv2i64, i128mem,
3900                                 SSE_INTALU_ITINS_P>;
3901 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3902                                 VR128, memopv2i64, i128mem,
3903                                 SSE_INTALU_ITINS_P, 1>;
3904 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3905                                 VR128, memopv2i64, i128mem,
3906                                 SSE_INTALU_ITINS_P, 1>;
3907 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3908                                 VR128, memopv2i64, i128mem,
3909                                 SSE_INTALU_ITINS_P, 1>;
3910 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3911                                 VR128, memopv2i64, i128mem,
3912                                 SSE_INTALU_ITINS_P, 1>;
3913 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3914                                 VR128, memopv2i64, i128mem,
3915                                 SSE_INTMUL_ITINS_P, 1>;
3916 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3917                                 VR128, memopv2i64, i128mem,
3918                                 SSE_INTMUL_ITINS_P, 1>;
3919 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3920                                 VR128, memopv2i64, i128mem,
3921                                 SSE_PMADD, 1>;
3922 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3923                                 VR128, memopv2i64, i128mem,
3924                                 SSE_INTALU_ITINS_P, 1>;
3925 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3926                                 VR128, memopv2i64, i128mem,
3927                                 SSE_INTALU_ITINS_P, 1>;
3928 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3929                                 VR128, memopv2i64, i128mem,
3930                                 SSE_INTALU_ITINS_P, 1>;
3931 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3932                                 VR128, memopv2i64, i128mem,
3933                                 SSE_INTALU_ITINS_P, 1>;
3934 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3935                                 VR128, memopv2i64, i128mem,
3936                                 SSE_INTALU_ITINS_P, 1>;
3937 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3938                                 VR128, memopv2i64, i128mem,
3939                                 SSE_INTALU_ITINS_P, 1>;
3940 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3941                                 VR128, memopv2i64, i128mem,
3942                                 SSE_INTALU_ITINS_P, 1>;
3943
3944 } // Constraints = "$src1 = $dst"
3945
3946 //===---------------------------------------------------------------------===//
3947 // SSE2 - Packed Integer Logical Instructions
3948 //===---------------------------------------------------------------------===//
3949
3950 let Predicates = [HasAVX] in {
3951 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3952                             VR128, v8i16, v8i16, bc_v8i16,
3953                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3954 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3955                             VR128, v4i32, v4i32, bc_v4i32,
3956                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3957 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3958                             VR128, v2i64, v2i64, bc_v2i64,
3959                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3960
3961 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3962                             VR128, v8i16, v8i16, bc_v8i16,
3963                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3964 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3965                             VR128, v4i32, v4i32, bc_v4i32,
3966                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3967 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3968                             VR128, v2i64, v2i64, bc_v2i64,
3969                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3970
3971 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3972                             VR128, v8i16, v8i16, bc_v8i16,
3973                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3974 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3975                             VR128, v4i32, v4i32, bc_v4i32,
3976                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3977
3978 let ExeDomain = SSEPackedInt in {
3979   // 128-bit logical shifts.
3980   def VPSLLDQri : PDIi8<0x73, MRM7r,
3981                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3982                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3983                     [(set VR128:$dst,
3984                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3985                     VEX_4V;
3986   def VPSRLDQri : PDIi8<0x73, MRM3r,
3987                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3988                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3989                     [(set VR128:$dst,
3990                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3991                     VEX_4V;
3992   // PSRADQri doesn't exist in SSE[1-3].
3993 }
3994 } // Predicates = [HasAVX]
3995
3996 let Predicates = [HasAVX2] in {
3997 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3998                              VR256, v16i16, v8i16, bc_v8i16,
3999                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4000 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
4001                              VR256, v8i32, v4i32, bc_v4i32,
4002                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4003 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
4004                              VR256, v4i64, v2i64, bc_v2i64,
4005                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4006
4007 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
4008                              VR256, v16i16, v8i16, bc_v8i16,
4009                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4010 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
4011                              VR256, v8i32, v4i32, bc_v4i32,
4012                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4013 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
4014                              VR256, v4i64, v2i64, bc_v2i64,
4015                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4016
4017 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
4018                              VR256, v16i16, v8i16, bc_v8i16,
4019                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4020 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
4021                              VR256, v8i32, v4i32, bc_v4i32,
4022                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
4023
4024 let ExeDomain = SSEPackedInt in {
4025   // 256-bit logical shifts.
4026   def VPSLLDQYri : PDIi8<0x73, MRM7r,
4027                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4028                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4029                     [(set VR256:$dst,
4030                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
4031                     VEX_4V;
4032   def VPSRLDQYri : PDIi8<0x73, MRM3r,
4033                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
4034                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4035                     [(set VR256:$dst,
4036                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
4037                     VEX_4V;
4038   // PSRADQYri doesn't exist in SSE[1-3].
4039 }
4040 } // Predicates = [HasAVX2]
4041
4042 let Constraints = "$src1 = $dst" in {
4043 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
4044                            VR128, v8i16, v8i16, bc_v8i16,
4045                            SSE_INTSHIFT_ITINS_P>;
4046 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
4047                            VR128, v4i32, v4i32, bc_v4i32,
4048                            SSE_INTSHIFT_ITINS_P>;
4049 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
4050                            VR128, v2i64, v2i64, bc_v2i64,
4051                            SSE_INTSHIFT_ITINS_P>;
4052
4053 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
4054                            VR128, v8i16, v8i16, bc_v8i16,
4055                            SSE_INTSHIFT_ITINS_P>;
4056 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
4057                            VR128, v4i32, v4i32, bc_v4i32,
4058                            SSE_INTSHIFT_ITINS_P>;
4059 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
4060                            VR128, v2i64, v2i64, bc_v2i64,
4061                            SSE_INTSHIFT_ITINS_P>;
4062
4063 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
4064                            VR128, v8i16, v8i16, bc_v8i16,
4065                            SSE_INTSHIFT_ITINS_P>;
4066 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
4067                            VR128, v4i32, v4i32, bc_v4i32,
4068                            SSE_INTSHIFT_ITINS_P>;
4069
4070 let ExeDomain = SSEPackedInt in {
4071   // 128-bit logical shifts.
4072   def PSLLDQri : PDIi8<0x73, MRM7r,
4073                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4074                        "pslldq\t{$src2, $dst|$dst, $src2}",
4075                        [(set VR128:$dst,
4076                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
4077   def PSRLDQri : PDIi8<0x73, MRM3r,
4078                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
4079                        "psrldq\t{$src2, $dst|$dst, $src2}",
4080                        [(set VR128:$dst,
4081                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4082   // PSRADQri doesn't exist in SSE[1-3].
4083 }
4084 } // Constraints = "$src1 = $dst"
4085
4086 let Predicates = [HasAVX] in {
4087   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4088             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4089   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4090             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4091   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4092             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4093
4094   // Shift up / down and insert zero's.
4095   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4096             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4097   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4098             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4099 }
4100
4101 let Predicates = [HasAVX2] in {
4102   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4103             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4104   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4105             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4106 }
4107
4108 let Predicates = [HasSSE2] in {
4109   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4110             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4111   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4112             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4113   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4114             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4115
4116   // Shift up / down and insert zero's.
4117   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4118             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4119   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4120             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4121 }
4122
4123 //===---------------------------------------------------------------------===//
4124 // SSE2 - Packed Integer Comparison Instructions
4125 //===---------------------------------------------------------------------===//
4126
4127 let Predicates = [HasAVX] in {
4128   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4129                                 VR128, memopv2i64, i128mem,
4130                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4131   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4132                                 VR128, memopv2i64, i128mem,
4133                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4134   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4135                                 VR128, memopv2i64, i128mem,
4136                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4137   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4138                                 VR128, memopv2i64, i128mem,
4139                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4140   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4141                                 VR128, memopv2i64, i128mem,
4142                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4143   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4144                                 VR128, memopv2i64, i128mem,
4145                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4146 }
4147
4148 let Predicates = [HasAVX2] in {
4149   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4150                                 VR256, memopv4i64, i256mem,
4151                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4152   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4153                                 VR256, memopv4i64, i256mem,
4154                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4155   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4156                                 VR256, memopv4i64, i256mem,
4157                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4158   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4159                                 VR256, memopv4i64, i256mem,
4160                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4161   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4162                                 VR256, memopv4i64, i256mem,
4163                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4164   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4165                                 VR256, memopv4i64, i256mem,
4166                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4167 }
4168
4169 let Constraints = "$src1 = $dst" in {
4170   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4171                                VR128, memopv2i64, i128mem,
4172                                SSE_INTALU_ITINS_P, 1>;
4173   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4174                                VR128, memopv2i64, i128mem,
4175                                SSE_INTALU_ITINS_P, 1>;
4176   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4177                                VR128, memopv2i64, i128mem,
4178                                SSE_INTALU_ITINS_P, 1>;
4179   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4180                                VR128, memopv2i64, i128mem,
4181                                SSE_INTALU_ITINS_P>;
4182   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4183                                VR128, memopv2i64, i128mem,
4184                                SSE_INTALU_ITINS_P>;
4185   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4186                                VR128, memopv2i64, i128mem,
4187                                SSE_INTALU_ITINS_P>;
4188 } // Constraints = "$src1 = $dst"
4189
4190 //===---------------------------------------------------------------------===//
4191 // SSE2 - Packed Integer Pack Instructions
4192 //===---------------------------------------------------------------------===//
4193
4194 let Predicates = [HasAVX] in {
4195 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4196                                   VR128, memopv2i64, i128mem,
4197                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4198 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4199                                   VR128, memopv2i64, i128mem,
4200                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4201 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4202                                   VR128, memopv2i64, i128mem,
4203                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4204 }
4205
4206 let Predicates = [HasAVX2] in {
4207 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4208                                    VR256, memopv4i64, i256mem,
4209                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4210 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4211                                    VR256, memopv4i64, i256mem,
4212                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4213 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4214                                    VR256, memopv4i64, i256mem,
4215                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4216 }
4217
4218 let Constraints = "$src1 = $dst" in {
4219 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4220                                  VR128, memopv2i64, i128mem,
4221                                  SSE_INTALU_ITINS_P>;
4222 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4223                                  VR128, memopv2i64, i128mem,
4224                                  SSE_INTALU_ITINS_P>;
4225 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4226                                  VR128, memopv2i64, i128mem,
4227                                  SSE_INTALU_ITINS_P>;
4228 } // Constraints = "$src1 = $dst"
4229
4230 //===---------------------------------------------------------------------===//
4231 // SSE2 - Packed Integer Shuffle Instructions
4232 //===---------------------------------------------------------------------===//
4233
4234 let ExeDomain = SSEPackedInt in {
4235 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4236 def ri : Ii8<0x70, MRMSrcReg,
4237              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4238              !strconcat(OpcodeStr,
4239                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4240               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4241               IIC_SSE_PSHUF>;
4242 def mi : Ii8<0x70, MRMSrcMem,
4243              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4244              !strconcat(OpcodeStr,
4245                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4246               [(set VR128:$dst,
4247                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4248                              (i8 imm:$src2))))],
4249                              IIC_SSE_PSHUF>;
4250 }
4251
4252 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4253 def Yri : Ii8<0x70, MRMSrcReg,
4254               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4255               !strconcat(OpcodeStr,
4256                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4257               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4258 def Ymi : Ii8<0x70, MRMSrcMem,
4259               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4260               !strconcat(OpcodeStr,
4261                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4262               [(set VR256:$dst,
4263                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4264                              (i8 imm:$src2))))]>;
4265 }
4266 } // ExeDomain = SSEPackedInt
4267
4268 let Predicates = [HasAVX] in {
4269  let AddedComplexity = 5 in
4270   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4271
4272  // SSE2 with ImmT == Imm8 and XS prefix.
4273   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4274
4275  // SSE2 with ImmT == Imm8 and XD prefix.
4276   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4277
4278  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4279            (VPSHUFDmi addr:$src1, imm:$imm)>;
4280  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4281            (VPSHUFDri VR128:$src1, imm:$imm)>;
4282 }
4283
4284 let Predicates = [HasAVX2] in {
4285   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4286   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4287   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4288 }
4289
4290 let Predicates = [HasSSE2] in {
4291  let AddedComplexity = 5 in
4292   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4293
4294  // SSE2 with ImmT == Imm8 and XS prefix.
4295   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4296
4297  // SSE2 with ImmT == Imm8 and XD prefix.
4298   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4299
4300  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4301            (PSHUFDmi addr:$src1, imm:$imm)>;
4302  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4303            (PSHUFDri VR128:$src1, imm:$imm)>;
4304 }
4305
4306 //===---------------------------------------------------------------------===//
4307 // SSE2 - Packed Integer Unpack Instructions
4308 //===---------------------------------------------------------------------===//
4309
4310 let ExeDomain = SSEPackedInt in {
4311 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4312                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4313   def rr : PDI<opc, MRMSrcReg,
4314       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4315       !if(Is2Addr,
4316           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4317           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4318       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4319       IIC_SSE_UNPCK>;
4320   def rm : PDI<opc, MRMSrcMem,
4321       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4322       !if(Is2Addr,
4323           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4324           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4325       [(set VR128:$dst, (OpNode VR128:$src1,
4326                                   (bc_frag (memopv2i64
4327                                                addr:$src2))))],
4328                                                IIC_SSE_UNPCK>;
4329 }
4330
4331 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4332                          SDNode OpNode, PatFrag bc_frag> {
4333   def Yrr : PDI<opc, MRMSrcReg,
4334       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4335       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4336       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4337   def Yrm : PDI<opc, MRMSrcMem,
4338       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4339       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4340       [(set VR256:$dst, (OpNode VR256:$src1,
4341                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4342 }
4343
4344 let Predicates = [HasAVX] in {
4345   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4346                                  bc_v16i8, 0>, VEX_4V;
4347   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4348                                  bc_v8i16, 0>, VEX_4V;
4349   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4350                                  bc_v4i32, 0>, VEX_4V;
4351   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4352                                  bc_v2i64, 0>, VEX_4V;
4353
4354   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4355                                  bc_v16i8, 0>, VEX_4V;
4356   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4357                                  bc_v8i16, 0>, VEX_4V;
4358   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4359                                  bc_v4i32, 0>, VEX_4V;
4360   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4361                                  bc_v2i64, 0>, VEX_4V;
4362 }
4363
4364 let Predicates = [HasAVX2] in {
4365   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4366                                    bc_v32i8>, VEX_4V;
4367   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4368                                    bc_v16i16>, VEX_4V;
4369   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4370                                    bc_v8i32>, VEX_4V;
4371   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4372                                    bc_v4i64>, VEX_4V;
4373
4374   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4375                                    bc_v32i8>, VEX_4V;
4376   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4377                                    bc_v16i16>, VEX_4V;
4378   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4379                                    bc_v8i32>, VEX_4V;
4380   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4381                                    bc_v4i64>, VEX_4V;
4382 }
4383
4384 let Constraints = "$src1 = $dst" in {
4385   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4386                                 bc_v16i8>;
4387   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4388                                 bc_v8i16>;
4389   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4390                                 bc_v4i32>;
4391   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4392                                 bc_v2i64>;
4393
4394   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4395                                 bc_v16i8>;
4396   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4397                                 bc_v8i16>;
4398   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4399                                 bc_v4i32>;
4400   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4401                                 bc_v2i64>;
4402 }
4403 } // ExeDomain = SSEPackedInt
4404
4405 // Patterns for using AVX1 instructions with integer vectors
4406 // Here to give AVX2 priority
4407 let Predicates = [HasAVX] in {
4408   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4409             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4410   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4411             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4412   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4413             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4414   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4415             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4416
4417   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4418             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4419   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4420             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4421   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4422             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4423   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4424             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4425 }
4426
4427 //===---------------------------------------------------------------------===//
4428 // SSE2 - Packed Integer Extract and Insert
4429 //===---------------------------------------------------------------------===//
4430
4431 let ExeDomain = SSEPackedInt in {
4432 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4433   def rri : Ii8<0xC4, MRMSrcReg,
4434        (outs VR128:$dst), (ins VR128:$src1,
4435         GR32:$src2, i32i8imm:$src3),
4436        !if(Is2Addr,
4437            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4438            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4439        [(set VR128:$dst,
4440          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4441   def rmi : Ii8<0xC4, MRMSrcMem,
4442                        (outs VR128:$dst), (ins VR128:$src1,
4443                         i16mem:$src2, i32i8imm:$src3),
4444        !if(Is2Addr,
4445            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4446            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4447        [(set VR128:$dst,
4448          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4449                     imm:$src3))], IIC_SSE_PINSRW>;
4450 }
4451
4452 // Extract
4453 let Predicates = [HasAVX] in
4454 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4455                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4456                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4457                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4458                                                 imm:$src2))]>, TB, OpSize, VEX;
4459 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4460                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4461                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4462                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4463                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4464
4465 // Insert
4466 let Predicates = [HasAVX] in {
4467   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4468   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4469        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4470        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4471        []>, TB, OpSize, VEX_4V;
4472 }
4473
4474 let Constraints = "$src1 = $dst" in
4475   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4476
4477 } // ExeDomain = SSEPackedInt
4478
4479 //===---------------------------------------------------------------------===//
4480 // SSE2 - Packed Mask Creation
4481 //===---------------------------------------------------------------------===//
4482
4483 let ExeDomain = SSEPackedInt in {
4484
4485 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4486            "pmovmskb\t{$src, $dst|$dst, $src}",
4487            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4488            IIC_SSE_MOVMSK>, VEX;
4489 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4490            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4491
4492 let Predicates = [HasAVX2] in {
4493 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4494            "pmovmskb\t{$src, $dst|$dst, $src}",
4495            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4496 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4497            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4498 }
4499
4500 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4501            "pmovmskb\t{$src, $dst|$dst, $src}",
4502            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4503            IIC_SSE_MOVMSK>;
4504
4505 } // ExeDomain = SSEPackedInt
4506
4507 //===---------------------------------------------------------------------===//
4508 // SSE2 - Conditional Store
4509 //===---------------------------------------------------------------------===//
4510
4511 let ExeDomain = SSEPackedInt in {
4512
4513 let Uses = [EDI] in
4514 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4515            (ins VR128:$src, VR128:$mask),
4516            "maskmovdqu\t{$mask, $src|$src, $mask}",
4517            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4518            IIC_SSE_MASKMOV>, VEX;
4519 let Uses = [RDI] in
4520 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4521            (ins VR128:$src, VR128:$mask),
4522            "maskmovdqu\t{$mask, $src|$src, $mask}",
4523            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4524            IIC_SSE_MASKMOV>, VEX;
4525
4526 let Uses = [EDI] in
4527 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4528            "maskmovdqu\t{$mask, $src|$src, $mask}",
4529            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4530            IIC_SSE_MASKMOV>;
4531 let Uses = [RDI] in
4532 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4533            "maskmovdqu\t{$mask, $src|$src, $mask}",
4534            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4535            IIC_SSE_MASKMOV>;
4536
4537 } // ExeDomain = SSEPackedInt
4538
4539 //===---------------------------------------------------------------------===//
4540 // SSE2 - Move Doubleword
4541 //===---------------------------------------------------------------------===//
4542
4543 //===---------------------------------------------------------------------===//
4544 // Move Int Doubleword to Packed Double Int
4545 //
4546 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4547                       "movd\t{$src, $dst|$dst, $src}",
4548                       [(set VR128:$dst,
4549                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4550                         VEX;
4551 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4552                       "movd\t{$src, $dst|$dst, $src}",
4553                       [(set VR128:$dst,
4554                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4555                         IIC_SSE_MOVDQ>,
4556                       VEX;
4557 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4558                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4559                         [(set VR128:$dst,
4560                           (v2i64 (scalar_to_vector GR64:$src)))],
4561                           IIC_SSE_MOVDQ>, VEX;
4562 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4563                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4564                        [(set FR64:$dst, (bitconvert GR64:$src))],
4565                        IIC_SSE_MOVDQ>, VEX;
4566
4567 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4568                       "movd\t{$src, $dst|$dst, $src}",
4569                       [(set VR128:$dst,
4570                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4571 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4572                       "movd\t{$src, $dst|$dst, $src}",
4573                       [(set VR128:$dst,
4574                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4575                         IIC_SSE_MOVDQ>;
4576 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4577                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4578                         [(set VR128:$dst,
4579                           (v2i64 (scalar_to_vector GR64:$src)))],
4580                           IIC_SSE_MOVDQ>;
4581 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4582                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4583                        [(set FR64:$dst, (bitconvert GR64:$src))],
4584                        IIC_SSE_MOVDQ>;
4585
4586 //===---------------------------------------------------------------------===//
4587 // Move Int Doubleword to Single Scalar
4588 //
4589 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4590                       "movd\t{$src, $dst|$dst, $src}",
4591                       [(set FR32:$dst, (bitconvert GR32:$src))],
4592                       IIC_SSE_MOVDQ>, VEX;
4593
4594 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4595                       "movd\t{$src, $dst|$dst, $src}",
4596                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4597                       IIC_SSE_MOVDQ>,
4598                       VEX;
4599 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4600                       "movd\t{$src, $dst|$dst, $src}",
4601                       [(set FR32:$dst, (bitconvert GR32:$src))],
4602                       IIC_SSE_MOVDQ>;
4603
4604 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4605                       "movd\t{$src, $dst|$dst, $src}",
4606                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4607                       IIC_SSE_MOVDQ>;
4608
4609 //===---------------------------------------------------------------------===//
4610 // Move Packed Doubleword Int to Packed Double Int
4611 //
4612 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4613                        "movd\t{$src, $dst|$dst, $src}",
4614                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4615                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4616 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4617                        (ins i32mem:$dst, VR128:$src),
4618                        "movd\t{$src, $dst|$dst, $src}",
4619                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4620                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4621                                      VEX;
4622 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4623                        "movd\t{$src, $dst|$dst, $src}",
4624                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4625                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4626 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4627                        "movd\t{$src, $dst|$dst, $src}",
4628                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4629                                      (iPTR 0))), addr:$dst)],
4630                                      IIC_SSE_MOVDQ>;
4631
4632 //===---------------------------------------------------------------------===//
4633 // Move Packed Doubleword Int first element to Doubleword Int
4634 //
4635 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4636                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4637                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4638                                                            (iPTR 0)))],
4639                                                            IIC_SSE_MOVD_ToGP>,
4640                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4641
4642 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4643                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4644                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4645                                                          (iPTR 0)))],
4646                                                          IIC_SSE_MOVD_ToGP>;
4647
4648 //===---------------------------------------------------------------------===//
4649 // Bitcast FR64 <-> GR64
4650 //
4651 let Predicates = [HasAVX] in
4652 def VMOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4653                         "vmovq\t{$src, $dst|$dst, $src}",
4654                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4655                         VEX;
4656 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4657                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4658                          [(set GR64:$dst, (bitconvert FR64:$src))],
4659                          IIC_SSE_MOVDQ>, VEX;
4660 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4661                          "movq\t{$src, $dst|$dst, $src}",
4662                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4663                          IIC_SSE_MOVDQ>, VEX;
4664
4665 def MOV64toSDrm : SSDI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4666                        "movq\t{$src, $dst|$dst, $src}",
4667                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4668                        IIC_SSE_MOVDQ>;
4669 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4670                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4671                        [(set GR64:$dst, (bitconvert FR64:$src))],
4672                        IIC_SSE_MOVD_ToGP>;
4673 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4674                        "movq\t{$src, $dst|$dst, $src}",
4675                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4676                        IIC_SSE_MOVDQ>;
4677
4678 //===---------------------------------------------------------------------===//
4679 // Move Scalar Single to Double Int
4680 //
4681 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4682                       "movd\t{$src, $dst|$dst, $src}",
4683                       [(set GR32:$dst, (bitconvert FR32:$src))],
4684                       IIC_SSE_MOVD_ToGP>, VEX;
4685 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4686                       "movd\t{$src, $dst|$dst, $src}",
4687                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4688                       IIC_SSE_MOVDQ>, VEX;
4689 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4690                       "movd\t{$src, $dst|$dst, $src}",
4691                       [(set GR32:$dst, (bitconvert FR32:$src))],
4692                       IIC_SSE_MOVD_ToGP>;
4693 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4694                       "movd\t{$src, $dst|$dst, $src}",
4695                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4696                       IIC_SSE_MOVDQ>;
4697
4698 //===---------------------------------------------------------------------===//
4699 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4700 //
4701 let AddedComplexity = 15 in {
4702 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4703                        "movd\t{$src, $dst|$dst, $src}",
4704                        [(set VR128:$dst, (v4i32 (X86vzmovl
4705                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4706                                       IIC_SSE_MOVDQ>, VEX;
4707 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4708                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4709                        [(set VR128:$dst, (v2i64 (X86vzmovl
4710                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4711                                       IIC_SSE_MOVDQ>,
4712                                       VEX, VEX_W;
4713 }
4714 let AddedComplexity = 15 in {
4715 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4716                        "movd\t{$src, $dst|$dst, $src}",
4717                        [(set VR128:$dst, (v4i32 (X86vzmovl
4718                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4719                                       IIC_SSE_MOVDQ>;
4720 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4721                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4722                        [(set VR128:$dst, (v2i64 (X86vzmovl
4723                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4724                                       IIC_SSE_MOVDQ>;
4725 }
4726
4727 let AddedComplexity = 20 in {
4728 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4729                        "movd\t{$src, $dst|$dst, $src}",
4730                        [(set VR128:$dst,
4731                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4732                                                    (loadi32 addr:$src))))))],
4733                                                    IIC_SSE_MOVDQ>, VEX;
4734 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4735                        "movd\t{$src, $dst|$dst, $src}",
4736                        [(set VR128:$dst,
4737                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4738                                                    (loadi32 addr:$src))))))],
4739                                                    IIC_SSE_MOVDQ>;
4740 }
4741
4742 let Predicates = [HasAVX] in {
4743   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4744   let AddedComplexity = 20 in {
4745     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4746               (VMOVZDI2PDIrm addr:$src)>;
4747     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4748               (VMOVZDI2PDIrm addr:$src)>;
4749   }
4750   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4751   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4752                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4753             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4754   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4755                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4756             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4757 }
4758
4759 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4760   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4761             (MOVZDI2PDIrm addr:$src)>;
4762   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4763             (MOVZDI2PDIrm addr:$src)>;
4764 }
4765
4766 // These are the correct encodings of the instructions so that we know how to
4767 // read correct assembly, even though we continue to emit the wrong ones for
4768 // compatibility with Darwin's buggy assembler.
4769 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4770                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4771 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4772                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4773 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4774                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4775 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4776                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4777 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4778                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4779 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4780                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4781
4782 //===---------------------------------------------------------------------===//
4783 // SSE2 - Move Quadword
4784 //===---------------------------------------------------------------------===//
4785
4786 //===---------------------------------------------------------------------===//
4787 // Move Quadword Int to Packed Quadword Int
4788 //
4789 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4790                     "vmovq\t{$src, $dst|$dst, $src}",
4791                     [(set VR128:$dst,
4792                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4793                     VEX, Requires<[HasAVX]>;
4794 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4795                     "movq\t{$src, $dst|$dst, $src}",
4796                     [(set VR128:$dst,
4797                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4798                       IIC_SSE_MOVDQ>, XS,
4799                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4800
4801 //===---------------------------------------------------------------------===//
4802 // Move Packed Quadword Int to Quadword Int
4803 //
4804 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4805                       "movq\t{$src, $dst|$dst, $src}",
4806                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4807                                     (iPTR 0))), addr:$dst)],
4808                                     IIC_SSE_MOVDQ>, VEX;
4809 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4810                       "movq\t{$src, $dst|$dst, $src}",
4811                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4812                                     (iPTR 0))), addr:$dst)],
4813                                     IIC_SSE_MOVDQ>;
4814
4815 //===---------------------------------------------------------------------===//
4816 // Store / copy lower 64-bits of a XMM register.
4817 //
4818 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4819                      "movq\t{$src, $dst|$dst, $src}",
4820                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4821 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4822                      "movq\t{$src, $dst|$dst, $src}",
4823                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4824                      IIC_SSE_MOVDQ>;
4825
4826 let AddedComplexity = 20 in
4827 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4828                      "vmovq\t{$src, $dst|$dst, $src}",
4829                      [(set VR128:$dst,
4830                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4831                                                  (loadi64 addr:$src))))))],
4832                                                  IIC_SSE_MOVDQ>,
4833                      XS, VEX, Requires<[HasAVX]>;
4834
4835 let AddedComplexity = 20 in
4836 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4837                      "movq\t{$src, $dst|$dst, $src}",
4838                      [(set VR128:$dst,
4839                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4840                                                  (loadi64 addr:$src))))))],
4841                                                  IIC_SSE_MOVDQ>,
4842                      XS, Requires<[HasSSE2]>;
4843
4844 let Predicates = [HasAVX], AddedComplexity = 20 in {
4845   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4846             (VMOVZQI2PQIrm addr:$src)>;
4847   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4848             (VMOVZQI2PQIrm addr:$src)>;
4849   def : Pat<(v2i64 (X86vzload addr:$src)),
4850             (VMOVZQI2PQIrm addr:$src)>;
4851 }
4852
4853 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4854   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4855             (MOVZQI2PQIrm addr:$src)>;
4856   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4857             (MOVZQI2PQIrm addr:$src)>;
4858   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4859 }
4860
4861 let Predicates = [HasAVX] in {
4862 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4863           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4864 def : Pat<(v4i64 (X86vzload addr:$src)),
4865           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4866 }
4867
4868 //===---------------------------------------------------------------------===//
4869 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4870 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4871 //
4872 let AddedComplexity = 15 in
4873 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4874                         "vmovq\t{$src, $dst|$dst, $src}",
4875                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4876                     IIC_SSE_MOVQ_RR>,
4877                       XS, VEX, Requires<[HasAVX]>;
4878 let AddedComplexity = 15 in
4879 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4880                         "movq\t{$src, $dst|$dst, $src}",
4881                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4882                     IIC_SSE_MOVQ_RR>,
4883                       XS, Requires<[HasSSE2]>;
4884
4885 let AddedComplexity = 20 in
4886 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4887                         "vmovq\t{$src, $dst|$dst, $src}",
4888                     [(set VR128:$dst, (v2i64 (X86vzmovl
4889                                              (loadv2i64 addr:$src))))],
4890                                              IIC_SSE_MOVDQ>,
4891                       XS, VEX, Requires<[HasAVX]>;
4892 let AddedComplexity = 20 in {
4893 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4894                         "movq\t{$src, $dst|$dst, $src}",
4895                     [(set VR128:$dst, (v2i64 (X86vzmovl
4896                                              (loadv2i64 addr:$src))))],
4897                                              IIC_SSE_MOVDQ>,
4898                       XS, Requires<[HasSSE2]>;
4899 }
4900
4901 let AddedComplexity = 20 in {
4902   let Predicates = [HasAVX] in {
4903     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4904               (VMOVZPQILo2PQIrm addr:$src)>;
4905     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4906               (VMOVZPQILo2PQIrr VR128:$src)>;
4907   }
4908   let Predicates = [HasSSE2] in {
4909     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4910               (MOVZPQILo2PQIrm addr:$src)>;
4911     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4912               (MOVZPQILo2PQIrr VR128:$src)>;
4913   }
4914 }
4915
4916 // Instructions to match in the assembler
4917 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4918                       "movq\t{$src, $dst|$dst, $src}", [],
4919                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4920 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4921                       "movq\t{$src, $dst|$dst, $src}", [],
4922                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4923 // Recognize "movd" with GR64 destination, but encode as a "movq"
4924 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4925                           "movd\t{$src, $dst|$dst, $src}", [],
4926                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4927
4928 // Instructions for the disassembler
4929 // xr = XMM register
4930 // xm = mem64
4931
4932 let Predicates = [HasAVX] in
4933 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4934                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4935 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4936                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4937
4938 //===---------------------------------------------------------------------===//
4939 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4940 //===---------------------------------------------------------------------===//
4941 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4942                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4943                               X86MemOperand x86memop> {
4944 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4945                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4946                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4947                       IIC_SSE_MOV_LH>;
4948 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4949                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4950                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4951                       IIC_SSE_MOV_LH>;
4952 }
4953
4954 let Predicates = [HasAVX] in {
4955   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4956                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4957   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4958                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4959   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4960                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4961   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4962                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4963 }
4964 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4965                                    memopv4f32, f128mem>;
4966 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4967                                    memopv4f32, f128mem>;
4968
4969 let Predicates = [HasAVX] in {
4970   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4971             (VMOVSHDUPrr VR128:$src)>;
4972   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4973             (VMOVSHDUPrm addr:$src)>;
4974   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4975             (VMOVSLDUPrr VR128:$src)>;
4976   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4977             (VMOVSLDUPrm addr:$src)>;
4978   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4979             (VMOVSHDUPYrr VR256:$src)>;
4980   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4981             (VMOVSHDUPYrm addr:$src)>;
4982   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4983             (VMOVSLDUPYrr VR256:$src)>;
4984   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4985             (VMOVSLDUPYrm addr:$src)>;
4986 }
4987
4988 let Predicates = [HasSSE3] in {
4989   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4990             (MOVSHDUPrr VR128:$src)>;
4991   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4992             (MOVSHDUPrm addr:$src)>;
4993   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4994             (MOVSLDUPrr VR128:$src)>;
4995   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4996             (MOVSLDUPrm addr:$src)>;
4997 }
4998
4999 //===---------------------------------------------------------------------===//
5000 // SSE3 - Replicate Double FP - MOVDDUP
5001 //===---------------------------------------------------------------------===//
5002
5003 multiclass sse3_replicate_dfp<string OpcodeStr> {
5004 let neverHasSideEffects = 1 in
5005 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5006                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5007                     [], IIC_SSE_MOV_LH>;
5008 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
5009                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5010                     [(set VR128:$dst,
5011                       (v2f64 (X86Movddup
5012                               (scalar_to_vector (loadf64 addr:$src)))))],
5013                               IIC_SSE_MOV_LH>;
5014 }
5015
5016 // FIXME: Merge with above classe when there're patterns for the ymm version
5017 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
5018 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
5019                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5020                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
5021 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
5022                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5023                     [(set VR256:$dst,
5024                       (v4f64 (X86Movddup
5025                               (scalar_to_vector (loadf64 addr:$src)))))]>;
5026 }
5027
5028 let Predicates = [HasAVX] in {
5029   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
5030   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
5031 }
5032
5033 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
5034
5035 let Predicates = [HasAVX] in {
5036   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5037             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5038   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5039             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5040   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5041             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5042   def : Pat<(X86Movddup (bc_v2f64
5043                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5044             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
5045
5046   // 256-bit version
5047   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
5048             (VMOVDDUPYrm addr:$src)>;
5049   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
5050             (VMOVDDUPYrm addr:$src)>;
5051   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
5052             (VMOVDDUPYrm addr:$src)>;
5053   def : Pat<(X86Movddup (v4i64 VR256:$src)),
5054             (VMOVDDUPYrr VR256:$src)>;
5055 }
5056
5057 let Predicates = [HasSSE3] in {
5058   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
5059             (MOVDDUPrm addr:$src)>;
5060   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
5061             (MOVDDUPrm addr:$src)>;
5062   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
5063             (MOVDDUPrm addr:$src)>;
5064   def : Pat<(X86Movddup (bc_v2f64
5065                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
5066             (MOVDDUPrm addr:$src)>;
5067 }
5068
5069 //===---------------------------------------------------------------------===//
5070 // SSE3 - Move Unaligned Integer
5071 //===---------------------------------------------------------------------===//
5072
5073 let Predicates = [HasAVX] in {
5074   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5075                    "vlddqu\t{$src, $dst|$dst, $src}",
5076                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
5077   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
5078                    "vlddqu\t{$src, $dst|$dst, $src}",
5079                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
5080 }
5081 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5082                    "lddqu\t{$src, $dst|$dst, $src}",
5083                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5084                    IIC_SSE_LDDQU>;
5085
5086 //===---------------------------------------------------------------------===//
5087 // SSE3 - Arithmetic
5088 //===---------------------------------------------------------------------===//
5089
5090 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5091                        X86MemOperand x86memop, OpndItins itins,
5092                        bit Is2Addr = 1> {
5093   def rr : I<0xD0, MRMSrcReg,
5094        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5095        !if(Is2Addr,
5096            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5097            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5098        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5099   def rm : I<0xD0, MRMSrcMem,
5100        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5101        !if(Is2Addr,
5102            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5103            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5104        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5105 }
5106
5107 let Predicates = [HasAVX] in {
5108   let ExeDomain = SSEPackedSingle in {
5109     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5110                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5111     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5112                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5113   }
5114   let ExeDomain = SSEPackedDouble in {
5115     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5116                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5117     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5118                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5119   }
5120 }
5121 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5122   let ExeDomain = SSEPackedSingle in
5123   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5124                               f128mem, SSE_ALU_F32P>, TB, XD;
5125   let ExeDomain = SSEPackedDouble in
5126   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5127                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5128 }
5129
5130 //===---------------------------------------------------------------------===//
5131 // SSE3 Instructions
5132 //===---------------------------------------------------------------------===//
5133
5134 // Horizontal ops
5135 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5136                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5137   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5138        !if(Is2Addr,
5139          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5140          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5141       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5142
5143   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5144        !if(Is2Addr,
5145          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5146          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5147       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5148         IIC_SSE_HADDSUB_RM>;
5149 }
5150 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5151                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5152   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5153        !if(Is2Addr,
5154          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5155          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5156       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5157
5158   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5159        !if(Is2Addr,
5160          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5161          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5162       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5163         IIC_SSE_HADDSUB_RM>;
5164 }
5165
5166 let Predicates = [HasAVX] in {
5167   let ExeDomain = SSEPackedSingle in {
5168     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5169                             X86fhadd, 0>, VEX_4V;
5170     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5171                             X86fhsub, 0>, VEX_4V;
5172     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5173                             X86fhadd, 0>, VEX_4V;
5174     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5175                             X86fhsub, 0>, VEX_4V;
5176   }
5177   let ExeDomain = SSEPackedDouble in {
5178     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5179                             X86fhadd, 0>, VEX_4V;
5180     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5181                             X86fhsub, 0>, VEX_4V;
5182     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5183                             X86fhadd, 0>, VEX_4V;
5184     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5185                             X86fhsub, 0>, VEX_4V;
5186   }
5187 }
5188
5189 let Constraints = "$src1 = $dst" in {
5190   let ExeDomain = SSEPackedSingle in {
5191     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5192     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5193   }
5194   let ExeDomain = SSEPackedDouble in {
5195     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5196     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5197   }
5198 }
5199
5200 //===---------------------------------------------------------------------===//
5201 // SSSE3 - Packed Absolute Instructions
5202 //===---------------------------------------------------------------------===//
5203
5204
5205 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5206 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5207                             Intrinsic IntId128> {
5208   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5209                     (ins VR128:$src),
5210                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5211                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5212                     OpSize;
5213
5214   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5215                     (ins i128mem:$src),
5216                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5217                     [(set VR128:$dst,
5218                       (IntId128
5219                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5220                     OpSize;
5221 }
5222
5223 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5224 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5225                               Intrinsic IntId256> {
5226   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5227                     (ins VR256:$src),
5228                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5229                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5230                     OpSize;
5231
5232   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5233                     (ins i256mem:$src),
5234                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5235                     [(set VR256:$dst,
5236                       (IntId256
5237                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5238 }
5239
5240 let Predicates = [HasAVX] in {
5241   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5242                                   int_x86_ssse3_pabs_b_128>, VEX;
5243   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5244                                   int_x86_ssse3_pabs_w_128>, VEX;
5245   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5246                                   int_x86_ssse3_pabs_d_128>, VEX;
5247 }
5248
5249 let Predicates = [HasAVX2] in {
5250   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5251                                     int_x86_avx2_pabs_b>, VEX;
5252   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5253                                     int_x86_avx2_pabs_w>, VEX;
5254   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5255                                     int_x86_avx2_pabs_d>, VEX;
5256 }
5257
5258 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5259                               int_x86_ssse3_pabs_b_128>;
5260 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5261                               int_x86_ssse3_pabs_w_128>;
5262 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5263                               int_x86_ssse3_pabs_d_128>;
5264
5265 //===---------------------------------------------------------------------===//
5266 // SSSE3 - Packed Binary Operator Instructions
5267 //===---------------------------------------------------------------------===//
5268
5269 def SSE_PHADDSUBD : OpndItins<
5270   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5271 >;
5272 def SSE_PHADDSUBSW : OpndItins<
5273   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5274 >;
5275 def SSE_PHADDSUBW : OpndItins<
5276   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5277 >;
5278 def SSE_PSHUFB : OpndItins<
5279   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5280 >;
5281 def SSE_PSIGN : OpndItins<
5282   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5283 >;
5284 def SSE_PMULHRSW : OpndItins<
5285   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5286 >;
5287
5288 /// SS3I_binop_rm - Simple SSSE3 bin op
5289 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5290                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5291                          X86MemOperand x86memop, OpndItins itins,
5292                          bit Is2Addr = 1> {
5293   let isCommutable = 1 in
5294   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5295        (ins RC:$src1, RC:$src2),
5296        !if(Is2Addr,
5297          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5298          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5299        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5300        OpSize;
5301   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5302        (ins RC:$src1, x86memop:$src2),
5303        !if(Is2Addr,
5304          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5305          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5306        [(set RC:$dst,
5307          (OpVT (OpNode RC:$src1,
5308           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5309 }
5310
5311 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5312 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5313                              Intrinsic IntId128, OpndItins itins,
5314                              bit Is2Addr = 1> {
5315   let isCommutable = 1 in
5316   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5317        (ins VR128:$src1, VR128:$src2),
5318        !if(Is2Addr,
5319          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5320          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5321        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5322        OpSize;
5323   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5324        (ins VR128:$src1, i128mem:$src2),
5325        !if(Is2Addr,
5326          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5327          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5328        [(set VR128:$dst,
5329          (IntId128 VR128:$src1,
5330           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5331 }
5332
5333 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5334                                Intrinsic IntId256> {
5335   let isCommutable = 1 in
5336   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5337        (ins VR256:$src1, VR256:$src2),
5338        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5339        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5340        OpSize;
5341   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5342        (ins VR256:$src1, i256mem:$src2),
5343        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5344        [(set VR256:$dst,
5345          (IntId256 VR256:$src1,
5346           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5347 }
5348
5349 let ImmT = NoImm, Predicates = [HasAVX] in {
5350 let isCommutable = 0 in {
5351   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5352                                   memopv2i64, i128mem,
5353                                   SSE_PHADDSUBW, 0>, VEX_4V;
5354   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5355                                   memopv2i64, i128mem,
5356                                   SSE_PHADDSUBD, 0>, VEX_4V;
5357   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5358                                   memopv2i64, i128mem,
5359                                   SSE_PHADDSUBW, 0>, VEX_4V;
5360   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5361                                   memopv2i64, i128mem,
5362                                   SSE_PHADDSUBD, 0>, VEX_4V;
5363   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5364                                   memopv2i64, i128mem,
5365                                   SSE_PSIGN, 0>, VEX_4V;
5366   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5367                                   memopv2i64, i128mem,
5368                                   SSE_PSIGN, 0>, VEX_4V;
5369   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5370                                   memopv2i64, i128mem,
5371                                   SSE_PSIGN, 0>, VEX_4V;
5372   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5373                                   memopv2i64, i128mem,
5374                                   SSE_PSHUFB, 0>, VEX_4V;
5375   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5376                                       int_x86_ssse3_phadd_sw_128,
5377                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5378   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5379                                       int_x86_ssse3_phsub_sw_128,
5380                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5381   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5382                                       int_x86_ssse3_pmadd_ub_sw_128,
5383                                       SSE_PMADD, 0>, VEX_4V;
5384 }
5385 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5386                                       int_x86_ssse3_pmul_hr_sw_128,
5387                                       SSE_PMULHRSW, 0>, VEX_4V;
5388 }
5389
5390 let ImmT = NoImm, Predicates = [HasAVX2] in {
5391 let isCommutable = 0 in {
5392   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5393                                   memopv4i64, i256mem,
5394                                   SSE_PHADDSUBW, 0>, VEX_4V;
5395   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5396                                   memopv4i64, i256mem,
5397                                   SSE_PHADDSUBW, 0>, VEX_4V;
5398   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5399                                   memopv4i64, i256mem,
5400                                   SSE_PHADDSUBW, 0>, VEX_4V;
5401   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5402                                   memopv4i64, i256mem,
5403                                   SSE_PHADDSUBW, 0>, VEX_4V;
5404   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5405                                   memopv4i64, i256mem,
5406                                   SSE_PHADDSUBW, 0>, VEX_4V;
5407   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5408                                   memopv4i64, i256mem,
5409                                   SSE_PHADDSUBW, 0>, VEX_4V;
5410   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5411                                   memopv4i64, i256mem,
5412                                   SSE_PHADDSUBW, 0>, VEX_4V;
5413   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5414                                   memopv4i64, i256mem,
5415                                   SSE_PHADDSUBW, 0>, VEX_4V;
5416   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5417                                         int_x86_avx2_phadd_sw>, VEX_4V;
5418   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5419                                         int_x86_avx2_phsub_sw>, VEX_4V;
5420   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5421                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5422 }
5423 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5424                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5425 }
5426
5427 // None of these have i8 immediate fields.
5428 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5429 let isCommutable = 0 in {
5430   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5431                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5432   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5433                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5434   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5435                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5436   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5437                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5438   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5439                                  memopv2i64, i128mem, SSE_PSIGN>;
5440   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5441                                  memopv2i64, i128mem, SSE_PSIGN>;
5442   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5443                                  memopv2i64, i128mem, SSE_PSIGN>;
5444   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5445                                  memopv2i64, i128mem, SSE_PSHUFB>;
5446   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5447                                      int_x86_ssse3_phadd_sw_128,
5448                                      SSE_PHADDSUBSW>;
5449   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5450                                      int_x86_ssse3_phsub_sw_128,
5451                                      SSE_PHADDSUBSW>;
5452   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5453                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5454 }
5455 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5456                                      int_x86_ssse3_pmul_hr_sw_128,
5457                                      SSE_PMULHRSW>;
5458 }
5459
5460 //===---------------------------------------------------------------------===//
5461 // SSSE3 - Packed Align Instruction Patterns
5462 //===---------------------------------------------------------------------===//
5463
5464 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5465   let neverHasSideEffects = 1 in {
5466   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5467       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5468       !if(Is2Addr,
5469         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5470         !strconcat(asm,
5471                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5472       [], IIC_SSE_PALIGNR>, OpSize;
5473   let mayLoad = 1 in
5474   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5475       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5476       !if(Is2Addr,
5477         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5478         !strconcat(asm,
5479                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5480       [], IIC_SSE_PALIGNR>, OpSize;
5481   }
5482 }
5483
5484 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5485   let neverHasSideEffects = 1 in {
5486   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5487       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5488       !strconcat(asm,
5489                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5490       []>, OpSize;
5491   let mayLoad = 1 in
5492   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5493       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5494       !strconcat(asm,
5495                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5496       []>, OpSize;
5497   }
5498 }
5499
5500 let Predicates = [HasAVX] in
5501   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5502 let Predicates = [HasAVX2] in
5503   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5504 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5505   defm PALIGN : ssse3_palign<"palignr">;
5506
5507 let Predicates = [HasAVX2] in {
5508 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5509           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5510 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5511           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5512 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5513           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5514 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5515           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5516 }
5517
5518 let Predicates = [HasAVX] in {
5519 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5520           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5521 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5522           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5523 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5524           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5525 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5526           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5527 }
5528
5529 let Predicates = [HasSSSE3] in {
5530 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5531           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5532 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5533           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5534 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5535           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5536 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5537           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5538 }
5539
5540 //===---------------------------------------------------------------------===//
5541 // SSSE3 - Thread synchronization
5542 //===---------------------------------------------------------------------===//
5543
5544 let usesCustomInserter = 1 in {
5545 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5546                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5547                 Requires<[HasSSE3]>;
5548 def MWAIT : PseudoI<(outs), (ins GR32:$src1, GR32:$src2),
5549                 [(int_x86_sse3_mwait GR32:$src1, GR32:$src2)]>,
5550                 Requires<[HasSSE3]>;
5551 }
5552
5553 let Uses = [EAX, ECX, EDX] in
5554 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5555                  TB, Requires<[HasSSE3]>;
5556 let Uses = [ECX, EAX] in
5557 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait", [], IIC_SSE_MWAIT>,
5558                 TB, Requires<[HasSSE3]>;
5559
5560 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5561 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5562
5563 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5564       Requires<[In32BitMode]>;
5565 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5566       Requires<[In64BitMode]>;
5567
5568 //===----------------------------------------------------------------------===//
5569 // SSE4.1 - Packed Move with Sign/Zero Extend
5570 //===----------------------------------------------------------------------===//
5571
5572 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5573   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5574                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5575                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5576
5577   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5578                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5579        [(set VR128:$dst,
5580          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5581        OpSize;
5582 }
5583
5584 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5585                                  Intrinsic IntId> {
5586   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5587                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5588                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5589
5590   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5591                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5592                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5593 }
5594
5595 let Predicates = [HasAVX] in {
5596 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5597                                      VEX;
5598 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5599                                      VEX;
5600 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5601                                      VEX;
5602 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5603                                      VEX;
5604 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5605                                      VEX;
5606 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5607                                      VEX;
5608 }
5609
5610 let Predicates = [HasAVX2] in {
5611 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5612                                         int_x86_avx2_pmovsxbw>, VEX;
5613 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5614                                         int_x86_avx2_pmovsxwd>, VEX;
5615 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5616                                         int_x86_avx2_pmovsxdq>, VEX;
5617 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5618                                         int_x86_avx2_pmovzxbw>, VEX;
5619 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5620                                         int_x86_avx2_pmovzxwd>, VEX;
5621 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5622                                         int_x86_avx2_pmovzxdq>, VEX;
5623 }
5624
5625 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5626 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5627 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5628 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5629 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5630 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5631
5632 let Predicates = [HasAVX] in {
5633   // Common patterns involving scalar load.
5634   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5635             (VPMOVSXBWrm addr:$src)>;
5636   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5637             (VPMOVSXBWrm addr:$src)>;
5638
5639   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5640             (VPMOVSXWDrm addr:$src)>;
5641   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5642             (VPMOVSXWDrm addr:$src)>;
5643
5644   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5645             (VPMOVSXDQrm addr:$src)>;
5646   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5647             (VPMOVSXDQrm addr:$src)>;
5648
5649   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5650             (VPMOVZXBWrm addr:$src)>;
5651   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5652             (VPMOVZXBWrm addr:$src)>;
5653
5654   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5655             (VPMOVZXWDrm addr:$src)>;
5656   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5657             (VPMOVZXWDrm addr:$src)>;
5658
5659   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5660             (VPMOVZXDQrm addr:$src)>;
5661   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5662             (VPMOVZXDQrm addr:$src)>;
5663 }
5664
5665 let Predicates = [HasSSE41] in {
5666   // Common patterns involving scalar load.
5667   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5668             (PMOVSXBWrm addr:$src)>;
5669   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5670             (PMOVSXBWrm addr:$src)>;
5671
5672   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5673             (PMOVSXWDrm addr:$src)>;
5674   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5675             (PMOVSXWDrm addr:$src)>;
5676
5677   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5678             (PMOVSXDQrm addr:$src)>;
5679   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5680             (PMOVSXDQrm addr:$src)>;
5681
5682   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5683             (PMOVZXBWrm addr:$src)>;
5684   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5685             (PMOVZXBWrm addr:$src)>;
5686
5687   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5688             (PMOVZXWDrm addr:$src)>;
5689   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5690             (PMOVZXWDrm addr:$src)>;
5691
5692   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5693             (PMOVZXDQrm addr:$src)>;
5694   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5695             (PMOVZXDQrm addr:$src)>;
5696 }
5697
5698 let Predicates = [HasAVX2] in {
5699   let AddedComplexity = 15 in {
5700     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5701               (VPMOVZXDQYrr VR128:$src)>;
5702     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5703               (VPMOVZXWDYrr VR128:$src)>;
5704   }
5705
5706   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5707   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5708 }
5709
5710 let Predicates = [HasAVX] in {
5711   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5712   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5713 }
5714
5715 let Predicates = [HasSSE41] in {
5716   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5717   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5718 }
5719
5720
5721 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5722   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5723                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5724                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5725
5726   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5727                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5728        [(set VR128:$dst,
5729          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5730           OpSize;
5731 }
5732
5733 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5734                                  Intrinsic IntId> {
5735   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5736                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5737                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5738
5739   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5740                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5741        [(set VR256:$dst,
5742          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5743           OpSize;
5744 }
5745
5746 let Predicates = [HasAVX] in {
5747 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5748                                      VEX;
5749 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5750                                      VEX;
5751 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5752                                      VEX;
5753 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5754                                      VEX;
5755 }
5756
5757 let Predicates = [HasAVX2] in {
5758 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5759                                        int_x86_avx2_pmovsxbd>, VEX;
5760 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5761                                        int_x86_avx2_pmovsxwq>, VEX;
5762 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5763                                        int_x86_avx2_pmovzxbd>, VEX;
5764 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5765                                        int_x86_avx2_pmovzxwq>, VEX;
5766 }
5767
5768 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5769 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5770 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5771 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5772
5773 let Predicates = [HasAVX] in {
5774   // Common patterns involving scalar load
5775   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5776             (VPMOVSXBDrm addr:$src)>;
5777   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5778             (VPMOVSXWQrm addr:$src)>;
5779
5780   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5781             (VPMOVZXBDrm addr:$src)>;
5782   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5783             (VPMOVZXWQrm addr:$src)>;
5784 }
5785
5786 let Predicates = [HasSSE41] in {
5787   // Common patterns involving scalar load
5788   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5789             (PMOVSXBDrm addr:$src)>;
5790   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5791             (PMOVSXWQrm addr:$src)>;
5792
5793   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5794             (PMOVZXBDrm addr:$src)>;
5795   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5796             (PMOVZXWQrm addr:$src)>;
5797 }
5798
5799 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5800   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5801                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5802                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5803
5804   // Expecting a i16 load any extended to i32 value.
5805   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5806                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5807                  [(set VR128:$dst, (IntId (bitconvert
5808                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5809                  OpSize;
5810 }
5811
5812 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5813                                  Intrinsic IntId> {
5814   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5815                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5816                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5817
5818   // Expecting a i16 load any extended to i32 value.
5819   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5820                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5821                   [(set VR256:$dst, (IntId (bitconvert
5822                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5823                   OpSize;
5824 }
5825
5826 let Predicates = [HasAVX] in {
5827 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5828                                      VEX;
5829 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5830                                      VEX;
5831 }
5832 let Predicates = [HasAVX2] in {
5833 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5834                                        int_x86_avx2_pmovsxbq>, VEX;
5835 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5836                                        int_x86_avx2_pmovzxbq>, VEX;
5837 }
5838 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5839 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5840
5841 let Predicates = [HasAVX] in {
5842   // Common patterns involving scalar load
5843   def : Pat<(int_x86_sse41_pmovsxbq
5844               (bitconvert (v4i32 (X86vzmovl
5845                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5846             (VPMOVSXBQrm addr:$src)>;
5847
5848   def : Pat<(int_x86_sse41_pmovzxbq
5849               (bitconvert (v4i32 (X86vzmovl
5850                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5851             (VPMOVZXBQrm addr:$src)>;
5852 }
5853
5854 let Predicates = [HasSSE41] in {
5855   // Common patterns involving scalar load
5856   def : Pat<(int_x86_sse41_pmovsxbq
5857               (bitconvert (v4i32 (X86vzmovl
5858                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5859             (PMOVSXBQrm addr:$src)>;
5860
5861   def : Pat<(int_x86_sse41_pmovzxbq
5862               (bitconvert (v4i32 (X86vzmovl
5863                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5864             (PMOVZXBQrm addr:$src)>;
5865 }
5866
5867 //===----------------------------------------------------------------------===//
5868 // SSE4.1 - Extract Instructions
5869 //===----------------------------------------------------------------------===//
5870
5871 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5872 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5873   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5874                  (ins VR128:$src1, i32i8imm:$src2),
5875                  !strconcat(OpcodeStr,
5876                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5877                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5878                  OpSize;
5879   let neverHasSideEffects = 1, mayStore = 1 in
5880   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5881                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5882                  !strconcat(OpcodeStr,
5883                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5884                  []>, OpSize;
5885 // FIXME:
5886 // There's an AssertZext in the way of writing the store pattern
5887 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5888 }
5889
5890 let Predicates = [HasAVX] in {
5891   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5892   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5893          (ins VR128:$src1, i32i8imm:$src2),
5894          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5895 }
5896
5897 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5898
5899
5900 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5901 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5902   let neverHasSideEffects = 1, mayStore = 1 in
5903   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5904                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5905                  !strconcat(OpcodeStr,
5906                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5907                  []>, OpSize;
5908 // FIXME:
5909 // There's an AssertZext in the way of writing the store pattern
5910 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5911 }
5912
5913 let Predicates = [HasAVX] in
5914   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5915
5916 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5917
5918
5919 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5920 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5921   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5922                  (ins VR128:$src1, i32i8imm:$src2),
5923                  !strconcat(OpcodeStr,
5924                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5925                  [(set GR32:$dst,
5926                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5927   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5928                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5929                  !strconcat(OpcodeStr,
5930                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5931                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5932                           addr:$dst)]>, OpSize;
5933 }
5934
5935 let Predicates = [HasAVX] in
5936   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5937
5938 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5939
5940 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5941 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5942   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5943                  (ins VR128:$src1, i32i8imm:$src2),
5944                  !strconcat(OpcodeStr,
5945                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5946                  [(set GR64:$dst,
5947                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5948   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5949                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5950                  !strconcat(OpcodeStr,
5951                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5952                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5953                           addr:$dst)]>, OpSize, REX_W;
5954 }
5955
5956 let Predicates = [HasAVX] in
5957   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5958
5959 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5960
5961 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5962 /// destination
5963 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5964   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5965                  (ins VR128:$src1, i32i8imm:$src2),
5966                  !strconcat(OpcodeStr,
5967                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5968                  [(set GR32:$dst,
5969                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5970            OpSize;
5971   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5972                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5973                  !strconcat(OpcodeStr,
5974                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5975                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5976                           addr:$dst)]>, OpSize;
5977 }
5978
5979 let ExeDomain = SSEPackedSingle in {
5980   let Predicates = [HasAVX] in {
5981     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5982     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5983                     (ins VR128:$src1, i32i8imm:$src2),
5984                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5985                     []>, OpSize, VEX;
5986   }
5987   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5988 }
5989
5990 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5991 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5992                                               imm:$src2))),
5993                  addr:$dst),
5994           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5995           Requires<[HasAVX]>;
5996 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5997                                               imm:$src2))),
5998                  addr:$dst),
5999           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
6000           Requires<[HasSSE41]>;
6001
6002 //===----------------------------------------------------------------------===//
6003 // SSE4.1 - Insert Instructions
6004 //===----------------------------------------------------------------------===//
6005
6006 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
6007   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6008       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6009       !if(Is2Addr,
6010         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6011         !strconcat(asm,
6012                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6013       [(set VR128:$dst,
6014         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
6015   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6016       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
6017       !if(Is2Addr,
6018         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6019         !strconcat(asm,
6020                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6021       [(set VR128:$dst,
6022         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
6023                    imm:$src3))]>, OpSize;
6024 }
6025
6026 let Predicates = [HasAVX] in
6027   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
6028 let Constraints = "$src1 = $dst" in
6029   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
6030
6031 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
6032   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6033       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
6034       !if(Is2Addr,
6035         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6036         !strconcat(asm,
6037                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6038       [(set VR128:$dst,
6039         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
6040       OpSize;
6041   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6042       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
6043       !if(Is2Addr,
6044         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6045         !strconcat(asm,
6046                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6047       [(set VR128:$dst,
6048         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
6049                           imm:$src3)))]>, OpSize;
6050 }
6051
6052 let Predicates = [HasAVX] in
6053   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
6054 let Constraints = "$src1 = $dst" in
6055   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
6056
6057 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
6058   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6059       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
6060       !if(Is2Addr,
6061         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6062         !strconcat(asm,
6063                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6064       [(set VR128:$dst,
6065         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
6066       OpSize;
6067   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6068       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
6069       !if(Is2Addr,
6070         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6071         !strconcat(asm,
6072                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6073       [(set VR128:$dst,
6074         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
6075                           imm:$src3)))]>, OpSize;
6076 }
6077
6078 let Predicates = [HasAVX] in
6079   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
6080 let Constraints = "$src1 = $dst" in
6081   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
6082
6083 // insertps has a few different modes, there's the first two here below which
6084 // are optimized inserts that won't zero arbitrary elements in the destination
6085 // vector. The next one matches the intrinsic and could zero arbitrary elements
6086 // in the target vector.
6087 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6088   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6089       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6090       !if(Is2Addr,
6091         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6092         !strconcat(asm,
6093                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6094       [(set VR128:$dst,
6095         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6096       OpSize;
6097   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6098       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6099       !if(Is2Addr,
6100         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6101         !strconcat(asm,
6102                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6103       [(set VR128:$dst,
6104         (X86insrtps VR128:$src1,
6105                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6106                     imm:$src3))]>, OpSize;
6107 }
6108
6109 let ExeDomain = SSEPackedSingle in {
6110   let Predicates = [HasAVX] in
6111     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6112   let Constraints = "$src1 = $dst" in
6113     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6114 }
6115
6116 //===----------------------------------------------------------------------===//
6117 // SSE4.1 - Round Instructions
6118 //===----------------------------------------------------------------------===//
6119
6120 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6121                             X86MemOperand x86memop, RegisterClass RC,
6122                             PatFrag mem_frag32, PatFrag mem_frag64,
6123                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6124 let ExeDomain = SSEPackedSingle in {
6125   // Intrinsic operation, reg.
6126   // Vector intrinsic operation, reg
6127   def PSr : SS4AIi8<opcps, MRMSrcReg,
6128                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6129                     !strconcat(OpcodeStr,
6130                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6131                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6132                     OpSize;
6133
6134   // Vector intrinsic operation, mem
6135   def PSm : SS4AIi8<opcps, MRMSrcMem,
6136                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6137                     !strconcat(OpcodeStr,
6138                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6139                     [(set RC:$dst,
6140                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6141                     OpSize;
6142 } // ExeDomain = SSEPackedSingle
6143
6144 let ExeDomain = SSEPackedDouble in {
6145   // Vector intrinsic operation, reg
6146   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6147                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6148                     !strconcat(OpcodeStr,
6149                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6150                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6151                     OpSize;
6152
6153   // Vector intrinsic operation, mem
6154   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6155                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6156                     !strconcat(OpcodeStr,
6157                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6158                     [(set RC:$dst,
6159                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6160                     OpSize;
6161 } // ExeDomain = SSEPackedDouble
6162 }
6163
6164 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6165                             string OpcodeStr,
6166                             Intrinsic F32Int,
6167                             Intrinsic F64Int, bit Is2Addr = 1> {
6168 let ExeDomain = GenericDomain in {
6169   // Operation, reg.
6170   def SSr : SS4AIi8<opcss, MRMSrcReg,
6171       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6172       !if(Is2Addr,
6173           !strconcat(OpcodeStr,
6174               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6175           !strconcat(OpcodeStr,
6176               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6177       []>, OpSize;
6178
6179   // Intrinsic operation, reg.
6180   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6181         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6182         !if(Is2Addr,
6183             !strconcat(OpcodeStr,
6184                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6185             !strconcat(OpcodeStr,
6186                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6187         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6188         OpSize;
6189
6190   // Intrinsic operation, mem.
6191   def SSm : SS4AIi8<opcss, MRMSrcMem,
6192         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6193         !if(Is2Addr,
6194             !strconcat(OpcodeStr,
6195                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6196             !strconcat(OpcodeStr,
6197                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6198         [(set VR128:$dst,
6199              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6200         OpSize;
6201
6202   // Operation, reg.
6203   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6204         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6205         !if(Is2Addr,
6206             !strconcat(OpcodeStr,
6207                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6208             !strconcat(OpcodeStr,
6209                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6210         []>, OpSize;
6211
6212   // Intrinsic operation, reg.
6213   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6214         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6215         !if(Is2Addr,
6216             !strconcat(OpcodeStr,
6217                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6218             !strconcat(OpcodeStr,
6219                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6220         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6221         OpSize;
6222
6223   // Intrinsic operation, mem.
6224   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6225         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6226         !if(Is2Addr,
6227             !strconcat(OpcodeStr,
6228                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6229             !strconcat(OpcodeStr,
6230                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6231         [(set VR128:$dst,
6232               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6233         OpSize;
6234 } // ExeDomain = GenericDomain
6235 }
6236
6237 // FP round - roundss, roundps, roundsd, roundpd
6238 let Predicates = [HasAVX] in {
6239   // Intrinsic form
6240   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6241                                   memopv4f32, memopv2f64,
6242                                   int_x86_sse41_round_ps,
6243                                   int_x86_sse41_round_pd>, VEX;
6244   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6245                                   memopv8f32, memopv4f64,
6246                                   int_x86_avx_round_ps_256,
6247                                   int_x86_avx_round_pd_256>, VEX;
6248   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6249                                   int_x86_sse41_round_ss,
6250                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6251
6252   def : Pat<(ffloor FR32:$src),
6253             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6254   def : Pat<(f64 (ffloor FR64:$src)),
6255             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6256   def : Pat<(f32 (fnearbyint FR32:$src)),
6257             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6258   def : Pat<(f64 (fnearbyint FR64:$src)),
6259             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6260   def : Pat<(f32 (fceil FR32:$src)),
6261             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6262   def : Pat<(f64 (fceil FR64:$src)),
6263             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6264   def : Pat<(f32 (frint FR32:$src)),
6265             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6266   def : Pat<(f64 (frint FR64:$src)),
6267             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6268   def : Pat<(f32 (ftrunc FR32:$src)),
6269             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6270   def : Pat<(f64 (ftrunc FR64:$src)),
6271             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6272 }
6273
6274 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6275                                memopv4f32, memopv2f64,
6276                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6277 let Constraints = "$src1 = $dst" in
6278 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6279                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6280
6281 def : Pat<(ffloor FR32:$src),
6282           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6283 def : Pat<(f64 (ffloor FR64:$src)),
6284           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6285 def : Pat<(f32 (fnearbyint FR32:$src)),
6286           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6287 def : Pat<(f64 (fnearbyint FR64:$src)),
6288           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6289 def : Pat<(f32 (fceil FR32:$src)),
6290           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6291 def : Pat<(f64 (fceil FR64:$src)),
6292           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6293 def : Pat<(f32 (frint FR32:$src)),
6294           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6295 def : Pat<(f64 (frint FR64:$src)),
6296           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6297 def : Pat<(f32 (ftrunc FR32:$src)),
6298           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6299 def : Pat<(f64 (ftrunc FR64:$src)),
6300           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6301
6302 //===----------------------------------------------------------------------===//
6303 // SSE4.1 - Packed Bit Test
6304 //===----------------------------------------------------------------------===//
6305
6306 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6307 // the intel intrinsic that corresponds to this.
6308 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6309 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6310                 "vptest\t{$src2, $src1|$src1, $src2}",
6311                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6312                 OpSize, VEX;
6313 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6314                 "vptest\t{$src2, $src1|$src1, $src2}",
6315                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6316                 OpSize, VEX;
6317
6318 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6319                 "vptest\t{$src2, $src1|$src1, $src2}",
6320                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6321                 OpSize, VEX;
6322 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6323                 "vptest\t{$src2, $src1|$src1, $src2}",
6324                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6325                 OpSize, VEX;
6326 }
6327
6328 let Defs = [EFLAGS] in {
6329 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6330               "ptest\t{$src2, $src1|$src1, $src2}",
6331               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6332               OpSize;
6333 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6334               "ptest\t{$src2, $src1|$src1, $src2}",
6335               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6336               OpSize;
6337 }
6338
6339 // The bit test instructions below are AVX only
6340 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6341                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6342   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6343             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6344             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6345   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6346             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6347             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6348             OpSize, VEX;
6349 }
6350
6351 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6352 let ExeDomain = SSEPackedSingle in {
6353 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6354 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6355 }
6356 let ExeDomain = SSEPackedDouble in {
6357 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6358 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6359 }
6360 }
6361
6362 //===----------------------------------------------------------------------===//
6363 // SSE4.1 - Misc Instructions
6364 //===----------------------------------------------------------------------===//
6365
6366 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6367   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6368                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6369                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6370                      OpSize, XS;
6371   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6372                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6373                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6374                       (implicit EFLAGS)]>, OpSize, XS;
6375
6376   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6377                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6378                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6379                      XS;
6380   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6381                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6382                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6383                       (implicit EFLAGS)]>, XS;
6384
6385   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6386                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6387                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6388                       XS;
6389   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6390                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6391                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6392                        (implicit EFLAGS)]>, XS;
6393 }
6394
6395
6396
6397 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6398 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6399                                  Intrinsic IntId128> {
6400   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6401                     (ins VR128:$src),
6402                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6403                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6404   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6405                      (ins i128mem:$src),
6406                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6407                      [(set VR128:$dst,
6408                        (IntId128
6409                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6410 }
6411
6412 let Predicates = [HasAVX] in
6413 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6414                                          int_x86_sse41_phminposuw>, VEX;
6415 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6416                                          int_x86_sse41_phminposuw>;
6417
6418 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6419 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6420                               Intrinsic IntId128, bit Is2Addr = 1> {
6421   let isCommutable = 1 in
6422   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6423        (ins VR128:$src1, VR128:$src2),
6424        !if(Is2Addr,
6425            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6426            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6427        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6428   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6429        (ins VR128:$src1, i128mem:$src2),
6430        !if(Is2Addr,
6431            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6432            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6433        [(set VR128:$dst,
6434          (IntId128 VR128:$src1,
6435           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6436 }
6437
6438 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6439 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6440                                 Intrinsic IntId256> {
6441   let isCommutable = 1 in
6442   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6443        (ins VR256:$src1, VR256:$src2),
6444        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6445        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6446   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6447        (ins VR256:$src1, i256mem:$src2),
6448        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6449        [(set VR256:$dst,
6450          (IntId256 VR256:$src1,
6451           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6452 }
6453
6454 let Predicates = [HasAVX] in {
6455   let isCommutable = 0 in
6456   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6457                                                          0>, VEX_4V;
6458   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6459                                                          0>, VEX_4V;
6460   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6461                                                          0>, VEX_4V;
6462   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6463                                                          0>, VEX_4V;
6464   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6465                                                          0>, VEX_4V;
6466   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6467                                                          0>, VEX_4V;
6468   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6469                                                          0>, VEX_4V;
6470   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6471                                                          0>, VEX_4V;
6472   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6473                                                          0>, VEX_4V;
6474   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6475                                                          0>, VEX_4V;
6476 }
6477
6478 let Predicates = [HasAVX2] in {
6479   let isCommutable = 0 in
6480   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6481                                         int_x86_avx2_packusdw>, VEX_4V;
6482   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6483                                         int_x86_avx2_pmins_b>, VEX_4V;
6484   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6485                                         int_x86_avx2_pmins_d>, VEX_4V;
6486   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6487                                         int_x86_avx2_pminu_d>, VEX_4V;
6488   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6489                                         int_x86_avx2_pminu_w>, VEX_4V;
6490   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6491                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6492   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6493                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6494   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6495                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6496   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6497                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6498   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6499                                         int_x86_avx2_pmul_dq>, VEX_4V;
6500 }
6501
6502 let Constraints = "$src1 = $dst" in {
6503   let isCommutable = 0 in
6504   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6505   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6506   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6507   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6508   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6509   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6510   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6511   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6512   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6513   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6514 }
6515
6516 /// SS48I_binop_rm - Simple SSE41 binary operator.
6517 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6518                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6519                           X86MemOperand x86memop, bit Is2Addr = 1> {
6520   let isCommutable = 1 in
6521   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6522        (ins RC:$src1, RC:$src2),
6523        !if(Is2Addr,
6524            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6525            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6526        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6527   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6528        (ins RC:$src1, x86memop:$src2),
6529        !if(Is2Addr,
6530            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6531            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6532        [(set RC:$dst,
6533          (OpVT (OpNode RC:$src1,
6534           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6535 }
6536
6537 let Predicates = [HasAVX] in {
6538   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6539                                 memopv2i64, i128mem, 0>, VEX_4V;
6540   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6541                                  memopv2i64, i128mem, 0>, VEX_4V;
6542 }
6543 let Predicates = [HasAVX2] in {
6544   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6545                                   memopv4i64, i256mem, 0>, VEX_4V;
6546   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6547                                   memopv4i64, i256mem, 0>, VEX_4V;
6548 }
6549
6550 let Constraints = "$src1 = $dst" in {
6551   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6552                                 memopv2i64, i128mem>;
6553   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6554                                 memopv2i64, i128mem>;
6555 }
6556
6557 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6558 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6559                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6560                  X86MemOperand x86memop, bit Is2Addr = 1> {
6561   let isCommutable = 1 in
6562   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6563         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6564         !if(Is2Addr,
6565             !strconcat(OpcodeStr,
6566                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6567             !strconcat(OpcodeStr,
6568                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6569         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6570         OpSize;
6571   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6572         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6573         !if(Is2Addr,
6574             !strconcat(OpcodeStr,
6575                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6576             !strconcat(OpcodeStr,
6577                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6578         [(set RC:$dst,
6579           (IntId RC:$src1,
6580            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6581         OpSize;
6582 }
6583
6584 let Predicates = [HasAVX] in {
6585   let isCommutable = 0 in {
6586     let ExeDomain = SSEPackedSingle in {
6587     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6588                                         VR128, memopv4f32, i128mem, 0>, VEX_4V;
6589     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6590               int_x86_avx_blend_ps_256, VR256, memopv8f32, i256mem, 0>, VEX_4V;
6591     }
6592     let ExeDomain = SSEPackedDouble in {
6593     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6594                                         VR128, memopv2f64, i128mem, 0>, VEX_4V;
6595     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6596               int_x86_avx_blend_pd_256, VR256, memopv4f64, i256mem, 0>, VEX_4V;
6597     }
6598   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6599                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6600   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6601                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6602   }
6603   let ExeDomain = SSEPackedSingle in
6604   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6605                                    VR128, memopv4f32, i128mem, 0>, VEX_4V;
6606   let ExeDomain = SSEPackedDouble in
6607   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6608                                    VR128, memopv2f64, i128mem, 0>, VEX_4V;
6609   let ExeDomain = SSEPackedSingle in
6610   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6611                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6612 }
6613
6614 let Predicates = [HasAVX2] in {
6615   let isCommutable = 0 in {
6616   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6617                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6618   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6619                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6620   }
6621 }
6622
6623 let Constraints = "$src1 = $dst" in {
6624   let isCommutable = 0 in {
6625   let ExeDomain = SSEPackedSingle in
6626   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6627                                      VR128, memopv4f32, i128mem>;
6628   let ExeDomain = SSEPackedDouble in
6629   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6630                                      VR128, memopv2f64, i128mem>;
6631   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6632                                      VR128, memopv2i64, i128mem>;
6633   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6634                                      VR128, memopv2i64, i128mem>;
6635   }
6636   let ExeDomain = SSEPackedSingle in
6637   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6638                                   VR128, memopv4f32, i128mem>;
6639   let ExeDomain = SSEPackedDouble in
6640   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6641                                   VR128, memopv2f64, i128mem>;
6642 }
6643
6644 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6645 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6646                                     RegisterClass RC, X86MemOperand x86memop,
6647                                     PatFrag mem_frag, Intrinsic IntId> {
6648   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6649                   (ins RC:$src1, RC:$src2, RC:$src3),
6650                   !strconcat(OpcodeStr,
6651                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6652                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6653                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6654
6655   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6656                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6657                   !strconcat(OpcodeStr,
6658                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6659                   [(set RC:$dst,
6660                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6661                                RC:$src3))],
6662                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6663 }
6664
6665 let Predicates = [HasAVX] in {
6666 let ExeDomain = SSEPackedDouble in {
6667 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, i128mem,
6668                                            memopv2f64, int_x86_sse41_blendvpd>;
6669 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, i256mem,
6670                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6671 } // ExeDomain = SSEPackedDouble
6672 let ExeDomain = SSEPackedSingle in {
6673 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, i128mem,
6674                                            memopv4f32, int_x86_sse41_blendvps>;
6675 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, i256mem,
6676                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6677 } // ExeDomain = SSEPackedSingle
6678 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6679                                            memopv2i64, int_x86_sse41_pblendvb>;
6680 }
6681
6682 let Predicates = [HasAVX2] in {
6683 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6684                                            memopv4i64, int_x86_avx2_pblendvb>;
6685 }
6686
6687 let Predicates = [HasAVX] in {
6688   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6689                             (v16i8 VR128:$src2))),
6690             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6691   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6692                             (v4i32 VR128:$src2))),
6693             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6694   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6695                             (v4f32 VR128:$src2))),
6696             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6697   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6698                             (v2i64 VR128:$src2))),
6699             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6700   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6701                             (v2f64 VR128:$src2))),
6702             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6703   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6704                             (v8i32 VR256:$src2))),
6705             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6706   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6707                             (v8f32 VR256:$src2))),
6708             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6709   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6710                             (v4i64 VR256:$src2))),
6711             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6712   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6713                             (v4f64 VR256:$src2))),
6714             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6715
6716   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6717                                (imm:$mask))),
6718             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6719   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6720                                (imm:$mask))),
6721             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6722
6723   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6724                                (imm:$mask))),
6725             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6726   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6727                                (imm:$mask))),
6728             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6729   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6730                                (imm:$mask))),
6731             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6732 }
6733
6734 let Predicates = [HasAVX2] in {
6735   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6736                             (v32i8 VR256:$src2))),
6737             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6738   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6739                                (imm:$mask))),
6740             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6741 }
6742
6743 /// SS41I_ternary_int - SSE 4.1 ternary operator
6744 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6745   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6746                                Intrinsic IntId> {
6747     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6748                     (ins VR128:$src1, VR128:$src2),
6749                     !strconcat(OpcodeStr,
6750                      "\t{$src2, $dst|$dst, $src2}"),
6751                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6752                     OpSize;
6753
6754     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6755                     (ins VR128:$src1, i128mem:$src2),
6756                     !strconcat(OpcodeStr,
6757                      "\t{$src2, $dst|$dst, $src2}"),
6758                     [(set VR128:$dst,
6759                       (IntId VR128:$src1,
6760                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6761   }
6762 }
6763
6764 let ExeDomain = SSEPackedDouble in
6765 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64,
6766                                   int_x86_sse41_blendvpd>;
6767 let ExeDomain = SSEPackedSingle in
6768 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32,
6769                                   int_x86_sse41_blendvps>;
6770 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64,
6771                                   int_x86_sse41_pblendvb>;
6772
6773 let Predicates = [HasSSE41] in {
6774   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6775                             (v16i8 VR128:$src2))),
6776             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6777   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6778                             (v4i32 VR128:$src2))),
6779             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6780   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6781                             (v4f32 VR128:$src2))),
6782             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6783   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6784                             (v2i64 VR128:$src2))),
6785             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6786   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6787                             (v2f64 VR128:$src2))),
6788             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6789
6790   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6791                                (imm:$mask))),
6792             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6793   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6794                                (imm:$mask))),
6795             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6796   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6797                                (imm:$mask))),
6798             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6799
6800 }
6801
6802 let Predicates = [HasAVX] in
6803 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6804                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6805                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6806                        OpSize, VEX;
6807 let Predicates = [HasAVX2] in
6808 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6809                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6810                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6811                          OpSize, VEX;
6812 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6813                        "movntdqa\t{$src, $dst|$dst, $src}",
6814                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6815                        OpSize;
6816
6817 //===----------------------------------------------------------------------===//
6818 // SSE4.2 - Compare Instructions
6819 //===----------------------------------------------------------------------===//
6820
6821 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6822 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6823                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6824                           X86MemOperand x86memop, bit Is2Addr = 1> {
6825   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6826        (ins RC:$src1, RC:$src2),
6827        !if(Is2Addr,
6828            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6829            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6830        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6831        OpSize;
6832   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6833        (ins RC:$src1, x86memop:$src2),
6834        !if(Is2Addr,
6835            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6836            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6837        [(set RC:$dst,
6838          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6839 }
6840
6841 let Predicates = [HasAVX] in
6842   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6843                                  memopv2i64, i128mem, 0>, VEX_4V;
6844
6845 let Predicates = [HasAVX2] in
6846   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6847                                   memopv4i64, i256mem, 0>, VEX_4V;
6848
6849 let Constraints = "$src1 = $dst" in
6850   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6851                                 memopv2i64, i128mem>;
6852
6853 //===----------------------------------------------------------------------===//
6854 // SSE4.2 - String/text Processing Instructions
6855 //===----------------------------------------------------------------------===//
6856
6857 // Packed Compare Implicit Length Strings, Return Mask
6858 multiclass pseudo_pcmpistrm<string asm> {
6859   def REG : PseudoI<(outs VR128:$dst),
6860                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6861     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6862                                                   imm:$src3))]>;
6863   def MEM : PseudoI<(outs VR128:$dst),
6864                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6865     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6866                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6867 }
6868
6869 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6870   let AddedComplexity = 1 in
6871     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6872   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6873 }
6874
6875 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6876   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6877       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6878       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6879   let mayLoad = 1 in
6880   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6881       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6882       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6883 }
6884
6885 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6886   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6887       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6888       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6889   let mayLoad = 1 in
6890   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6891       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6892       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6893 }
6894
6895 // Packed Compare Explicit Length Strings, Return Mask
6896 multiclass pseudo_pcmpestrm<string asm> {
6897   def REG : PseudoI<(outs VR128:$dst),
6898                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6899     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6900                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6901   def MEM : PseudoI<(outs VR128:$dst),
6902                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6903     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6904                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6905 }
6906
6907 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6908   let AddedComplexity = 1 in
6909     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6910   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6911 }
6912
6913 let Predicates = [HasAVX],
6914     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6915   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6916       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6917       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6918   let mayLoad = 1 in
6919   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6920       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6921       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6922 }
6923
6924 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6925   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6926       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6927       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6928   let mayLoad = 1 in
6929   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6930       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6931       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6932 }
6933
6934 // Packed Compare Implicit Length Strings, Return Index
6935 let Defs = [ECX, EFLAGS] in {
6936   multiclass SS42AI_pcmpistri<Intrinsic IntId128, string asm = "pcmpistri"> {
6937     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6938       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6939       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6940       [(set ECX, (IntId128 VR128:$src1, VR128:$src2, imm:$src3)),
6941        (implicit EFLAGS)]>, OpSize;
6942     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6943       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6944       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6945       [(set ECX, (IntId128 VR128:$src1, (load addr:$src2), imm:$src3)),
6946        (implicit EFLAGS)]>, OpSize;
6947   }
6948 }
6949
6950 let Predicates = [HasAVX] in {
6951 defm VPCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128, "vpcmpistri">,
6952                                     VEX;
6953 defm VPCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128, "vpcmpistri">,
6954                                     VEX;
6955 defm VPCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128, "vpcmpistri">,
6956                                     VEX;
6957 defm VPCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128, "vpcmpistri">,
6958                                     VEX;
6959 defm VPCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128, "vpcmpistri">,
6960                                     VEX;
6961 defm VPCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128, "vpcmpistri">,
6962                                     VEX;
6963 }
6964
6965 defm PCMPISTRI  : SS42AI_pcmpistri<int_x86_sse42_pcmpistri128>;
6966 defm PCMPISTRIA : SS42AI_pcmpistri<int_x86_sse42_pcmpistria128>;
6967 defm PCMPISTRIC : SS42AI_pcmpistri<int_x86_sse42_pcmpistric128>;
6968 defm PCMPISTRIO : SS42AI_pcmpistri<int_x86_sse42_pcmpistrio128>;
6969 defm PCMPISTRIS : SS42AI_pcmpistri<int_x86_sse42_pcmpistris128>;
6970 defm PCMPISTRIZ : SS42AI_pcmpistri<int_x86_sse42_pcmpistriz128>;
6971
6972 // Packed Compare Explicit Length Strings, Return Index
6973 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX] in {
6974   multiclass SS42AI_pcmpestri<Intrinsic IntId128, string asm = "pcmpestri"> {
6975     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6976       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6977       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6978       [(set ECX, (IntId128 VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5)),
6979        (implicit EFLAGS)]>, OpSize;
6980     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6981       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6982       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6983        [(set ECX,
6984              (IntId128 VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5)),
6985         (implicit EFLAGS)]>, OpSize;
6986   }
6987 }
6988
6989 let Predicates = [HasAVX] in {
6990 defm VPCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128, "vpcmpestri">,
6991                                     VEX;
6992 defm VPCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128, "vpcmpestri">,
6993                                     VEX;
6994 defm VPCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128, "vpcmpestri">,
6995                                     VEX;
6996 defm VPCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128, "vpcmpestri">,
6997                                     VEX;
6998 defm VPCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128, "vpcmpestri">,
6999                                     VEX;
7000 defm VPCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128, "vpcmpestri">,
7001                                     VEX;
7002 }
7003
7004 defm PCMPESTRI  : SS42AI_pcmpestri<int_x86_sse42_pcmpestri128>;
7005 defm PCMPESTRIA : SS42AI_pcmpestri<int_x86_sse42_pcmpestria128>;
7006 defm PCMPESTRIC : SS42AI_pcmpestri<int_x86_sse42_pcmpestric128>;
7007 defm PCMPESTRIO : SS42AI_pcmpestri<int_x86_sse42_pcmpestrio128>;
7008 defm PCMPESTRIS : SS42AI_pcmpestri<int_x86_sse42_pcmpestris128>;
7009 defm PCMPESTRIZ : SS42AI_pcmpestri<int_x86_sse42_pcmpestriz128>;
7010
7011 //===----------------------------------------------------------------------===//
7012 // SSE4.2 - CRC Instructions
7013 //===----------------------------------------------------------------------===//
7014
7015 // No CRC instructions have AVX equivalents
7016
7017 // crc intrinsic instruction
7018 // This set of instructions are only rm, the only difference is the size
7019 // of r and m.
7020 let Constraints = "$src1 = $dst" in {
7021   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7022                       (ins GR32:$src1, i8mem:$src2),
7023                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7024                        [(set GR32:$dst,
7025                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7026                          (load addr:$src2)))]>;
7027   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7028                       (ins GR32:$src1, GR8:$src2),
7029                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7030                        [(set GR32:$dst,
7031                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7032   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7033                       (ins GR32:$src1, i16mem:$src2),
7034                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7035                        [(set GR32:$dst,
7036                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7037                          (load addr:$src2)))]>,
7038                          OpSize;
7039   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7040                       (ins GR32:$src1, GR16:$src2),
7041                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7042                        [(set GR32:$dst,
7043                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7044                          OpSize;
7045   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7046                       (ins GR32:$src1, i32mem:$src2),
7047                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7048                        [(set GR32:$dst,
7049                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7050                          (load addr:$src2)))]>;
7051   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7052                       (ins GR32:$src1, GR32:$src2),
7053                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7054                        [(set GR32:$dst,
7055                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7056   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7057                       (ins GR64:$src1, i8mem:$src2),
7058                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7059                        [(set GR64:$dst,
7060                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7061                          (load addr:$src2)))]>,
7062                          REX_W;
7063   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7064                       (ins GR64:$src1, GR8:$src2),
7065                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7066                        [(set GR64:$dst,
7067                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7068                          REX_W;
7069   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7070                       (ins GR64:$src1, i64mem:$src2),
7071                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7072                        [(set GR64:$dst,
7073                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7074                          (load addr:$src2)))]>,
7075                          REX_W;
7076   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7077                       (ins GR64:$src1, GR64:$src2),
7078                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7079                        [(set GR64:$dst,
7080                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7081                          REX_W;
7082 }
7083
7084 //===----------------------------------------------------------------------===//
7085 // AES-NI Instructions
7086 //===----------------------------------------------------------------------===//
7087
7088 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7089                               Intrinsic IntId128, bit Is2Addr = 1> {
7090   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7091        (ins VR128:$src1, VR128:$src2),
7092        !if(Is2Addr,
7093            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7094            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7095        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7096        OpSize;
7097   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7098        (ins VR128:$src1, i128mem:$src2),
7099        !if(Is2Addr,
7100            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7101            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7102        [(set VR128:$dst,
7103          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7104 }
7105
7106 // Perform One Round of an AES Encryption/Decryption Flow
7107 let Predicates = [HasAVX, HasAES] in {
7108   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7109                          int_x86_aesni_aesenc, 0>, VEX_4V;
7110   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7111                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7112   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7113                          int_x86_aesni_aesdec, 0>, VEX_4V;
7114   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7115                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7116 }
7117
7118 let Constraints = "$src1 = $dst" in {
7119   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7120                          int_x86_aesni_aesenc>;
7121   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7122                          int_x86_aesni_aesenclast>;
7123   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7124                          int_x86_aesni_aesdec>;
7125   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7126                          int_x86_aesni_aesdeclast>;
7127 }
7128
7129 // Perform the AES InvMixColumn Transformation
7130 let Predicates = [HasAVX, HasAES] in {
7131   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7132       (ins VR128:$src1),
7133       "vaesimc\t{$src1, $dst|$dst, $src1}",
7134       [(set VR128:$dst,
7135         (int_x86_aesni_aesimc VR128:$src1))]>,
7136       OpSize, VEX;
7137   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7138       (ins i128mem:$src1),
7139       "vaesimc\t{$src1, $dst|$dst, $src1}",
7140       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7141       OpSize, VEX;
7142 }
7143 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7144   (ins VR128:$src1),
7145   "aesimc\t{$src1, $dst|$dst, $src1}",
7146   [(set VR128:$dst,
7147     (int_x86_aesni_aesimc VR128:$src1))]>,
7148   OpSize;
7149 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7150   (ins i128mem:$src1),
7151   "aesimc\t{$src1, $dst|$dst, $src1}",
7152   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7153   OpSize;
7154
7155 // AES Round Key Generation Assist
7156 let Predicates = [HasAVX, HasAES] in {
7157   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7158       (ins VR128:$src1, i8imm:$src2),
7159       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7160       [(set VR128:$dst,
7161         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7162       OpSize, VEX;
7163   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7164       (ins i128mem:$src1, i8imm:$src2),
7165       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7166       [(set VR128:$dst,
7167         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7168       OpSize, VEX;
7169 }
7170 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7171   (ins VR128:$src1, i8imm:$src2),
7172   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7173   [(set VR128:$dst,
7174     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7175   OpSize;
7176 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7177   (ins i128mem:$src1, i8imm:$src2),
7178   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7179   [(set VR128:$dst,
7180     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7181   OpSize;
7182
7183 //===----------------------------------------------------------------------===//
7184 // PCLMUL Instructions
7185 //===----------------------------------------------------------------------===//
7186
7187 // AVX carry-less Multiplication instructions
7188 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7189            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7190            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7191            [(set VR128:$dst,
7192              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7193
7194 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7195            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7196            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7197            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7198                               (memopv2i64 addr:$src2), imm:$src3))]>;
7199
7200 // Carry-less Multiplication instructions
7201 let Constraints = "$src1 = $dst" in {
7202 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7203            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7204            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7205            [(set VR128:$dst,
7206              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7207
7208 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7209            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7210            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7211            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7212                               (memopv2i64 addr:$src2), imm:$src3))]>;
7213 } // Constraints = "$src1 = $dst"
7214
7215
7216 multiclass pclmul_alias<string asm, int immop> {
7217   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7218                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7219
7220   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7221                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7222
7223   def : InstAlias<!strconcat("vpclmul", asm,
7224                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7225                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7226
7227   def : InstAlias<!strconcat("vpclmul", asm,
7228                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7229                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7230 }
7231 defm : pclmul_alias<"hqhq", 0x11>;
7232 defm : pclmul_alias<"hqlq", 0x01>;
7233 defm : pclmul_alias<"lqhq", 0x10>;
7234 defm : pclmul_alias<"lqlq", 0x00>;
7235
7236 //===----------------------------------------------------------------------===//
7237 // SSE4A Instructions
7238 //===----------------------------------------------------------------------===//
7239
7240 let Predicates = [HasSSE4A] in {
7241
7242 let Constraints = "$src = $dst" in {
7243 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7244                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7245                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7246                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7247                                     imm:$idx))]>, TB, OpSize;
7248 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7249               (ins VR128:$src, VR128:$mask),
7250               "extrq\t{$mask, $src|$src, $mask}",
7251               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7252                                  VR128:$mask))]>, TB, OpSize;
7253
7254 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7255                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7256                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7257                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7258                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7259 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7260                  (ins VR128:$src, VR128:$mask),
7261                  "insertq\t{$mask, $src|$src, $mask}",
7262                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7263                                     VR128:$mask))]>, XD;
7264 }
7265
7266 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7267                 "movntss\t{$src, $dst|$dst, $src}",
7268                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7269
7270 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7271                 "movntsd\t{$src, $dst|$dst, $src}",
7272                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7273 }
7274
7275 //===----------------------------------------------------------------------===//
7276 // AVX Instructions
7277 //===----------------------------------------------------------------------===//
7278
7279 //===----------------------------------------------------------------------===//
7280 // VBROADCAST - Load from memory and broadcast to all elements of the
7281 //              destination operand
7282 //
7283 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7284                     X86MemOperand x86memop, Intrinsic Int> :
7285   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7286         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7287         [(set RC:$dst, (Int addr:$src))]>, VEX;
7288
7289 // AVX2 adds register forms
7290 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7291                          Intrinsic Int> :
7292   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7293          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7294          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7295
7296 let ExeDomain = SSEPackedSingle in {
7297   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7298                                       int_x86_avx_vbroadcast_ss>;
7299   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7300                                       int_x86_avx_vbroadcast_ss_256>;
7301 }
7302 let ExeDomain = SSEPackedDouble in
7303 def VBROADCASTSDrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7304                                     int_x86_avx_vbroadcast_sd_256>;
7305 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7306                                    int_x86_avx_vbroadcastf128_pd_256>;
7307
7308 let ExeDomain = SSEPackedSingle in {
7309   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7310                                            int_x86_avx2_vbroadcast_ss_ps>;
7311   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7312                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7313 }
7314 let ExeDomain = SSEPackedDouble in
7315 def VBROADCASTSDrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7316                                          int_x86_avx2_vbroadcast_sd_pd_256>;
7317
7318 let Predicates = [HasAVX2] in
7319 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7320                                    int_x86_avx2_vbroadcasti128>;
7321
7322 let Predicates = [HasAVX] in
7323 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7324           (VBROADCASTF128 addr:$src)>;
7325
7326
7327 //===----------------------------------------------------------------------===//
7328 // VINSERTF128 - Insert packed floating-point values
7329 //
7330 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7331 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7332           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7333           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7334           []>, VEX_4V;
7335 let mayLoad = 1 in
7336 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7337           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7338           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7339           []>, VEX_4V;
7340 }
7341
7342 let Predicates = [HasAVX] in {
7343 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7344                                    (i32 imm)),
7345           (VINSERTF128rr VR256:$src1, VR128:$src2,
7346                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7347 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7348                                    (i32 imm)),
7349           (VINSERTF128rr VR256:$src1, VR128:$src2,
7350                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7351 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7352                                    (i32 imm)),
7353           (VINSERTF128rr VR256:$src1, VR128:$src2,
7354                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7355 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7356                                    (i32 imm)),
7357           (VINSERTF128rr VR256:$src1, VR128:$src2,
7358                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7359 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7360                                    (i32 imm)),
7361           (VINSERTF128rr VR256:$src1, VR128:$src2,
7362                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7363 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7364                                    (i32 imm)),
7365           (VINSERTF128rr VR256:$src1, VR128:$src2,
7366                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7367
7368 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7369                                    (i32 imm)),
7370           (VINSERTF128rm VR256:$src1, addr:$src2,
7371                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7372 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7373                                    (i32 imm)),
7374           (VINSERTF128rm VR256:$src1, addr:$src2,
7375                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7376 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7377                                    (i32 imm)),
7378           (VINSERTF128rm VR256:$src1, addr:$src2,
7379                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7380 }
7381
7382 //===----------------------------------------------------------------------===//
7383 // VEXTRACTF128 - Extract packed floating-point values
7384 //
7385 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7386 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7387           (ins VR256:$src1, i8imm:$src2),
7388           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7389           []>, VEX;
7390 let mayStore = 1 in
7391 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7392           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7393           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7394           []>, VEX;
7395 }
7396
7397 // Extract and store.
7398 let Predicates = [HasAVX] in {
7399   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7400           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7401   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7402           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7403   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7404           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7405
7406   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7407           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7408   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7409           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7410   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7411           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7412 }
7413
7414 // AVX1 patterns
7415 let Predicates = [HasAVX] in {
7416 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7417           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7418 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7419           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7420 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7421           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7422
7423 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7424           (v4f32 (VEXTRACTF128rr
7425                     (v8f32 VR256:$src1),
7426                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7427 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7428           (v2f64 (VEXTRACTF128rr
7429                     (v4f64 VR256:$src1),
7430                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7431 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7432           (v2i64 (VEXTRACTF128rr
7433                     (v4i64 VR256:$src1),
7434                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7435 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7436           (v4i32 (VEXTRACTF128rr
7437                     (v8i32 VR256:$src1),
7438                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7439 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7440           (v8i16 (VEXTRACTF128rr
7441                     (v16i16 VR256:$src1),
7442                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7443 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7444           (v16i8 (VEXTRACTF128rr
7445                     (v32i8 VR256:$src1),
7446                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7447 }
7448
7449 //===----------------------------------------------------------------------===//
7450 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7451 //
7452 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7453                           Intrinsic IntLd, Intrinsic IntLd256,
7454                           Intrinsic IntSt, Intrinsic IntSt256> {
7455   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7456              (ins VR128:$src1, f128mem:$src2),
7457              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7458              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7459              VEX_4V;
7460   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7461              (ins VR256:$src1, f256mem:$src2),
7462              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7463              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7464              VEX_4V;
7465   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7466              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7467              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7468              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7469   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7470              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7471              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7472              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7473 }
7474
7475 let ExeDomain = SSEPackedSingle in
7476 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7477                                  int_x86_avx_maskload_ps,
7478                                  int_x86_avx_maskload_ps_256,
7479                                  int_x86_avx_maskstore_ps,
7480                                  int_x86_avx_maskstore_ps_256>;
7481 let ExeDomain = SSEPackedDouble in
7482 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7483                                  int_x86_avx_maskload_pd,
7484                                  int_x86_avx_maskload_pd_256,
7485                                  int_x86_avx_maskstore_pd,
7486                                  int_x86_avx_maskstore_pd_256>;
7487
7488 //===----------------------------------------------------------------------===//
7489 // VPERMIL - Permute Single and Double Floating-Point Values
7490 //
7491 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7492                       RegisterClass RC, X86MemOperand x86memop_f,
7493                       X86MemOperand x86memop_i, PatFrag i_frag,
7494                       Intrinsic IntVar, ValueType vt> {
7495   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7496              (ins RC:$src1, RC:$src2),
7497              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7498              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7499   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7500              (ins RC:$src1, x86memop_i:$src2),
7501              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7502              [(set RC:$dst, (IntVar RC:$src1,
7503                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7504
7505   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7506              (ins RC:$src1, i8imm:$src2),
7507              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7508              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7509   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7510              (ins x86memop_f:$src1, i8imm:$src2),
7511              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7512              [(set RC:$dst,
7513                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7514 }
7515
7516 let ExeDomain = SSEPackedSingle in {
7517   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7518                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7519   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7520                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7521 }
7522 let ExeDomain = SSEPackedDouble in {
7523   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7524                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7525   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7526                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7527 }
7528
7529 let Predicates = [HasAVX] in {
7530 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7531           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7532 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7533           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7534 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7535                                (i8 imm:$imm))),
7536           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7537 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7538           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7539
7540 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7541           (VPERMILPDri VR128:$src1, imm:$imm)>;
7542 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7543           (VPERMILPDmi addr:$src1, imm:$imm)>;
7544 }
7545
7546 //===----------------------------------------------------------------------===//
7547 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7548 //
7549 let ExeDomain = SSEPackedSingle in {
7550 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7551           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7552           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7553           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7554                               (i8 imm:$src3))))]>, VEX_4V;
7555 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7556           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7557           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7558           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7559                              (i8 imm:$src3)))]>, VEX_4V;
7560 }
7561
7562 let Predicates = [HasAVX] in {
7563 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7564           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7565 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7566           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7567 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7568           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7569 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7570           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7571 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7572           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7573
7574 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7575                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7576           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7577 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7578                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7579           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7580 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7581                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7582           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7583 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7584                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7585           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7586 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7587                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7588           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7589 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7590                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7591           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7592 }
7593
7594 //===----------------------------------------------------------------------===//
7595 // VZERO - Zero YMM registers
7596 //
7597 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7598             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7599   // Zero All YMM registers
7600   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7601                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7602
7603   // Zero Upper bits of YMM registers
7604   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7605                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7606 }
7607
7608 //===----------------------------------------------------------------------===//
7609 // Half precision conversion instructions
7610 //===----------------------------------------------------------------------===//
7611 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7612   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7613              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7614              [(set RC:$dst, (Int VR128:$src))]>,
7615              T8, OpSize, VEX;
7616   let neverHasSideEffects = 1, mayLoad = 1 in
7617   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7618              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7619 }
7620
7621 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7622   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7623                (ins RC:$src1, i32i8imm:$src2),
7624                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7625                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7626                TA, OpSize, VEX;
7627   let neverHasSideEffects = 1, mayStore = 1 in
7628   def mr : Ii8<0x1D, MRMDestMem, (outs),
7629                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7630                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7631                TA, OpSize, VEX;
7632 }
7633
7634 let Predicates = [HasAVX, HasF16C] in {
7635   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7636   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7637   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7638   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7639 }
7640
7641 //===----------------------------------------------------------------------===//
7642 // AVX2 Instructions
7643 //===----------------------------------------------------------------------===//
7644
7645 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7646 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7647                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7648                  X86MemOperand x86memop> {
7649   let isCommutable = 1 in
7650   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7651         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7652         !strconcat(OpcodeStr,
7653             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7654         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7655         VEX_4V;
7656   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7657         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7658         !strconcat(OpcodeStr,
7659             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7660         [(set RC:$dst,
7661           (IntId RC:$src1,
7662            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7663         VEX_4V;
7664 }
7665
7666 let isCommutable = 0 in {
7667 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7668                                    VR128, memopv2i64, i128mem>;
7669 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7670                                     VR256, memopv4i64, i256mem>;
7671 }
7672
7673 //===----------------------------------------------------------------------===//
7674 // VPBROADCAST - Load from memory and broadcast to all elements of the
7675 //               destination operand
7676 //
7677 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7678                           X86MemOperand x86memop, PatFrag ld_frag,
7679                           Intrinsic Int128, Intrinsic Int256> {
7680   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7681                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7682                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7683   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7684                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7685                   [(set VR128:$dst,
7686                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7687   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7688                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7689                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7690   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7691                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7692                    [(set VR256:$dst,
7693                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7694 }
7695
7696 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7697                                     int_x86_avx2_pbroadcastb_128,
7698                                     int_x86_avx2_pbroadcastb_256>;
7699 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7700                                     int_x86_avx2_pbroadcastw_128,
7701                                     int_x86_avx2_pbroadcastw_256>;
7702 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7703                                     int_x86_avx2_pbroadcastd_128,
7704                                     int_x86_avx2_pbroadcastd_256>;
7705 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7706                                     int_x86_avx2_pbroadcastq_128,
7707                                     int_x86_avx2_pbroadcastq_256>;
7708
7709 let Predicates = [HasAVX2] in {
7710   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7711           (VPBROADCASTBrm addr:$src)>;
7712   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7713           (VPBROADCASTBYrm addr:$src)>;
7714   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7715           (VPBROADCASTWrm addr:$src)>;
7716   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7717           (VPBROADCASTWYrm addr:$src)>;
7718   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7719           (VPBROADCASTDrm addr:$src)>;
7720   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7721           (VPBROADCASTDYrm addr:$src)>;
7722   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7723           (VPBROADCASTQrm addr:$src)>;
7724   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7725           (VPBROADCASTQYrm addr:$src)>;
7726
7727   // Provide fallback in case the load node that is used in the patterns above
7728   // is used by additional users, which prevents the pattern selection.
7729   let AddedComplexity = 20 in {
7730     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7731               (VBROADCASTSSrr
7732               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7733     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7734               (VBROADCASTSSYrr
7735               (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss))>;
7736     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7737               (VBROADCASTSDrr
7738               (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd))>;
7739
7740     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7741               (VBROADCASTSSrr
7742               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7743     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7744               (VBROADCASTSSYrr
7745               (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss))>;
7746     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7747               (VBROADCASTSDrr
7748               (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd))>;
7749   }
7750 }
7751
7752 // AVX1 broadcast patterns
7753 let Predicates = [HasAVX] in {
7754 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7755           (VBROADCASTSSYrm addr:$src)>;
7756 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7757           (VBROADCASTSDrm addr:$src)>;
7758 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7759           (VBROADCASTSSYrm addr:$src)>;
7760 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7761           (VBROADCASTSDrm addr:$src)>;
7762 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7763           (VBROADCASTSSrm addr:$src)>;
7764 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7765           (VBROADCASTSSrm addr:$src)>;
7766
7767   // Provide fallback in case the load node that is used in the patterns above
7768   // is used by additional users, which prevents the pattern selection.
7769   let AddedComplexity = 20 in {
7770   // 128bit broadcasts:
7771   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7772             (VPSHUFDri
7773             (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0)>;
7774   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7775             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7776               (VPSHUFDri
7777                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss), 0),
7778                   sub_xmm),
7779               (VPSHUFDri
7780                 (INSERT_SUBREG (v4f32 (IMPLICIT_DEF)), FR32:$src, sub_ss),
7781                0), 1)>;
7782   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7783             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7784               (VPSHUFDri
7785                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd), 0),
7786                   sub_xmm),
7787               (VPSHUFDri
7788                 (INSERT_SUBREG (v2f64 (IMPLICIT_DEF)), FR64:$src, sub_sd),
7789               0), 1)>;
7790
7791   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7792             (VPSHUFDri
7793             (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0)>;
7794   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7795             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7796               (VPSHUFDri
7797                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss), 0),
7798                   sub_xmm),
7799               (VPSHUFDri
7800                 (INSERT_SUBREG (v4i32 (IMPLICIT_DEF)), GR32:$src, sub_ss),
7801                0), 1)>;
7802   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7803             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7804               (VPSHUFDri
7805                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd), 0),
7806                   sub_xmm),
7807               (VPSHUFDri
7808                 (INSERT_SUBREG (v2i64 (IMPLICIT_DEF)), GR64:$src, sub_sd),
7809               0), 1)>;
7810   }
7811 }
7812
7813 //===----------------------------------------------------------------------===//
7814 // VPERM - Permute instructions
7815 //
7816
7817 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7818                      ValueType OpVT> {
7819   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7820                    (ins VR256:$src1, VR256:$src2),
7821                    !strconcat(OpcodeStr,
7822                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7823                    [(set VR256:$dst,
7824                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7825   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7826                    (ins VR256:$src1, i256mem:$src2),
7827                    !strconcat(OpcodeStr,
7828                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7829                    [(set VR256:$dst,
7830                      (OpVT (X86VPermv VR256:$src1,
7831                             (bitconvert (mem_frag addr:$src2)))))]>,
7832                    VEX_4V;
7833 }
7834
7835 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7836 let ExeDomain = SSEPackedSingle in
7837 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7838
7839 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7840                          ValueType OpVT> {
7841   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7842                      (ins VR256:$src1, i8imm:$src2),
7843                      !strconcat(OpcodeStr,
7844                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7845                      [(set VR256:$dst,
7846                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7847   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7848                      (ins i256mem:$src1, i8imm:$src2),
7849                      !strconcat(OpcodeStr,
7850                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7851                      [(set VR256:$dst,
7852                        (OpVT (X86VPermi (mem_frag addr:$src1),
7853                               (i8 imm:$src2))))]>, VEX;
7854 }
7855
7856 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7857 let ExeDomain = SSEPackedDouble in
7858 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7859
7860 //===----------------------------------------------------------------------===//
7861 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7862 //
7863 let AddedComplexity = 1 in {
7864 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7865           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7866           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7867           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7868                             (i8 imm:$src3))))]>, VEX_4V;
7869 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7870           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7871           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7872           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7873                              (i8 imm:$src3)))]>, VEX_4V;
7874 }
7875
7876 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7877 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7878           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7879 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7880           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7881 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7882           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7883
7884 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7885                   (i8 imm:$imm))),
7886           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7887 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7888                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7889           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7890 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7891                   (i8 imm:$imm))),
7892           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7893 }
7894
7895
7896 //===----------------------------------------------------------------------===//
7897 // VINSERTI128 - Insert packed integer values
7898 //
7899 let neverHasSideEffects = 1 in {
7900 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7901           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7902           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7903           []>,
7904           VEX_4V;
7905 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7906           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7907           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7908           []>, VEX_4V;
7909 }
7910
7911 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7912 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7913                                    (i32 imm)),
7914           (VINSERTI128rr VR256:$src1, VR128:$src2,
7915                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7916 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7917                                    (i32 imm)),
7918           (VINSERTI128rr VR256:$src1, VR128:$src2,
7919                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7920 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7921                                    (i32 imm)),
7922           (VINSERTI128rr VR256:$src1, VR128:$src2,
7923                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7924 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7925                                    (i32 imm)),
7926           (VINSERTI128rr VR256:$src1, VR128:$src2,
7927                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7928 }
7929
7930 //===----------------------------------------------------------------------===//
7931 // VEXTRACTI128 - Extract packed integer values
7932 //
7933 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7934           (ins VR256:$src1, i8imm:$src2),
7935           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7936           [(set VR128:$dst,
7937             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7938           VEX;
7939 let neverHasSideEffects = 1, mayStore = 1 in
7940 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7941           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7942           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7943
7944 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7945 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7946           (v2i64 (VEXTRACTI128rr
7947                     (v4i64 VR256:$src1),
7948                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7949 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7950           (v4i32 (VEXTRACTI128rr
7951                     (v8i32 VR256:$src1),
7952                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7953 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7954           (v8i16 (VEXTRACTI128rr
7955                     (v16i16 VR256:$src1),
7956                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7957 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7958           (v16i8 (VEXTRACTI128rr
7959                     (v32i8 VR256:$src1),
7960                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7961 }
7962
7963 //===----------------------------------------------------------------------===//
7964 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7965 //
7966 multiclass avx2_pmovmask<string OpcodeStr,
7967                          Intrinsic IntLd128, Intrinsic IntLd256,
7968                          Intrinsic IntSt128, Intrinsic IntSt256> {
7969   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7970              (ins VR128:$src1, i128mem:$src2),
7971              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7972              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7973   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7974              (ins VR256:$src1, i256mem:$src2),
7975              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7976              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7977   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7978              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7979              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7980              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7981   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7982              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7983              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7984              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7985 }
7986
7987 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7988                                 int_x86_avx2_maskload_d,
7989                                 int_x86_avx2_maskload_d_256,
7990                                 int_x86_avx2_maskstore_d,
7991                                 int_x86_avx2_maskstore_d_256>;
7992 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7993                                 int_x86_avx2_maskload_q,
7994                                 int_x86_avx2_maskload_q_256,
7995                                 int_x86_avx2_maskstore_q,
7996                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7997
7998
7999 //===----------------------------------------------------------------------===//
8000 // Variable Bit Shifts
8001 //
8002 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8003                           ValueType vt128, ValueType vt256> {
8004   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8005              (ins VR128:$src1, VR128:$src2),
8006              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8007              [(set VR128:$dst,
8008                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8009              VEX_4V;
8010   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8011              (ins VR128:$src1, i128mem:$src2),
8012              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8013              [(set VR128:$dst,
8014                (vt128 (OpNode VR128:$src1,
8015                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8016              VEX_4V;
8017   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8018              (ins VR256:$src1, VR256:$src2),
8019              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8020              [(set VR256:$dst,
8021                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8022              VEX_4V;
8023   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8024              (ins VR256:$src1, i256mem:$src2),
8025              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8026              [(set VR256:$dst,
8027                (vt256 (OpNode VR256:$src1,
8028                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8029              VEX_4V;
8030 }
8031
8032 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8033 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8034 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8035 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8036 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;