lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1,
 207                                       bit rr_hasSideEffects = 0> {
 208   let isCommutable = 1, neverHasSideEffects = rr_hasSideEffects in
 209     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 210        !if(Is2Addr,
 211            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 212            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 213        pat_rr, IIC_DEFAULT, d>;
 214   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 215        !if(Is2Addr,
 216            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 217            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 218        pat_rm, IIC_DEFAULT, d>;
 219 }
 220
 221 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 222 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 223                            string asm, string SSEVer, string FPSizeStr,
 224                            X86MemOperand x86memop, PatFrag mem_frag,
 225                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 226   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 227        !if(Is2Addr,
 228            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 229            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 230            [(set RC:$dst, (!cast<Intrinsic>(
 231                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 232                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 233   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 234        !if(Is2Addr,
 235            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 236            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 237        [(set RC:$dst, (!cast<Intrinsic>(
 238                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 239              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 240 }
 241
 242 //===----------------------------------------------------------------------===//
 243 //  Non-instruction patterns
 244 //===----------------------------------------------------------------------===//
 245
 246 // A vector extract of the first f32/f64 position is a subregister copy
 247 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 248           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 249 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 250           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 251
 252 // A 128-bit subvector extract from the first 256-bit vector position
 253 // is a subregister copy that needs no instruction.
 254 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (i32 0))),
 255           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 256 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (i32 0))),
 257           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 258
 259 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (i32 0))),
 260           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 261 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (i32 0))),
 262           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 263
 264 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (i32 0))),
 265           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 266 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (i32 0))),
 267           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 268
 269 // A 128-bit subvector insert to the first 256-bit vector position
 270 // is a subregister copy that needs no instruction.
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (i32 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (i32 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (i32 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (i32 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (i32 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (i32 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283
 284 // Implicitly promote a 32-bit scalar to a vector.
 285 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 286           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 287 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 288           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 289 // Implicitly promote a 64-bit scalar to a vector.
 290 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 291           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 292 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 293           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 294
 295 // Bitcasts between 128-bit vector types. Return the original type since
 296 // no instruction is needed for the conversion
 297 let Predicates = [HasSSE2] in {
 298   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 299   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 328 }
 329
 330 // Bitcasts between 256-bit vector types. Return the original type since
 331 // no instruction is needed for the conversion
 332 let Predicates = [HasAVX] in {
 333   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 334   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 338   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 343   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 348   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 353   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 363 }
 364
 365 // Alias instructions that map fld0 to pxor for sse.
 366 // This is expanded by ExpandPostRAPseudos.
 367 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 368     isPseudo = 1 in {
 369   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 370                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 371   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 372                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 373 }
 374
 375 //===----------------------------------------------------------------------===//
 376 // AVX & SSE - Zero/One Vectors
 377 //===----------------------------------------------------------------------===//
 378
 379 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 380 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 381 // swizzled by ExecutionDepsFix to pxor.
 382 // We set canFoldAsLoad because this can be converted to a constant-pool
 383 // load of an all-zeros value if folding it would be beneficial.
 384 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 385     isPseudo = 1, neverHasSideEffects = 1 in {
 386 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "", []>;
 387 }
 388
 389 def : Pat<(v4f32 immAllZerosV), (V_SET0)>;
 390 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 391 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 395
 396
 397 // The same as done above but for AVX.  The 256-bit ISA does not support PI,
 398 // and doesn't need it because on sandy bridge the register is set to zero
 399 // at the rename stage without using any execution unit, so SET0PSY
 400 // and SET0PDY can be used for vector int instructions without penalty
 401 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 402 // JIT implementatioan, it does not expand the instructions below like
 403 // X86MCInstLower does.
 404 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 405     isCodeGenOnly = 1 in {
 406 let Predicates = [HasAVX] in {
 407 def AVX_SET0PSY : PSI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 408                    [(set VR256:$dst, (v8f32 immAllZerosV))]>, VEX_4V;
 409 def AVX_SET0PDY : PDI<0x57, MRMInitReg, (outs VR256:$dst), (ins), "",
 410                    [(set VR256:$dst, (v4f64 immAllZerosV))]>, VEX_4V;
 411 }
 412 let Predicates = [HasAVX2], neverHasSideEffects = 1 in
 413 def AVX2_SET0   : PDI<0xef, MRMInitReg, (outs VR256:$dst), (ins), "",
 414                    []>, VEX_4V;
 415 }
 416
 417 let Predicates = [HasAVX2], AddedComplexity = 5 in {
 418   def : Pat<(v4i64 immAllZerosV), (AVX2_SET0)>;
 419   def : Pat<(v8i32 immAllZerosV), (AVX2_SET0)>;
 420   def : Pat<(v16i16 immAllZerosV), (AVX2_SET0)>;
 421   def : Pat<(v32i8 immAllZerosV), (AVX2_SET0)>;
 422 }
 423
 424 // AVX has no support for 256-bit integer instructions, but since the 128-bit
 425 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 426 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 427 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 428           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 429
 430 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 431 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 432           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 433
 434 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 435 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 436           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 437
 438 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 439 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 440           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 441
 442 // We set canFoldAsLoad because this can be converted to a constant-pool
 443 // load of an all-ones value if folding it would be beneficial.
 444 // FIXME: Change encoding to pseudo! This is blocked right now by the x86
 445 // JIT implementation, it does not expand the instructions below like
 446 // X86MCInstLower does.
 447 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 448     isCodeGenOnly = 1, ExeDomain = SSEPackedInt in {
 449   let Predicates = [HasAVX] in
 450   def AVX_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 451                          [(set VR128:$dst, (v4i32 immAllOnesV))]>, VEX_4V;
 452   def V_SETALLONES : PDI<0x76, MRMInitReg, (outs VR128:$dst), (ins), "",
 453                          [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 454   let Predicates = [HasAVX2] in
 455   def AVX2_SETALLONES : PDI<0x76, MRMInitReg, (outs VR256:$dst), (ins), "",
 456                           [(set VR256:$dst, (v8i32 immAllOnesV))]>, VEX_4V;
 457 }
 458
 459
 460 //===----------------------------------------------------------------------===//
 461 // SSE 1 & 2 - Move FP Scalar Instructions
 462 //
 463 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 464 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 465 // is used instead. Register-to-register movss/movsd is not modeled as an
 466 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 467 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 468 //===----------------------------------------------------------------------===//
 469
 470 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 471       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 472       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 473                              (scalar_to_vector RC:$src2))))],
 474       IIC_SSE_MOV_S_RR>;
 475
 476 // Loading from memory automatically zeroing upper bits.
 477 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 478                     PatFrag mem_pat, string OpcodeStr> :
 479       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 480          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 481                         [(set RC:$dst, (mem_pat addr:$src))],
 482                         IIC_SSE_MOV_S_RM>;
 483
 484 // AVX
 485 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 486                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 487                 VEX_LIG;
 488 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 489                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 490                 VEX_LIG;
 491
 492 // For the disassembler
 493 let isCodeGenOnly = 1 in {
 494   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 495                         (ins VR128:$src1, FR32:$src2),
 496                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 497                         IIC_SSE_MOV_S_RR>,
 498                         XS, VEX_4V, VEX_LIG;
 499   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 500                         (ins VR128:$src1, FR64:$src2),
 501                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 502                         IIC_SSE_MOV_S_RR>,
 503                         XD, VEX_4V, VEX_LIG;
 504 }
 505
 506 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 507   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 508                  VEX_LIG;
 509   let AddedComplexity = 20 in
 510     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 511                    VEX_LIG;
 512 }
 513
 514 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 515                   "movss\t{$src, $dst|$dst, $src}",
 516                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 517                   XS, VEX, VEX_LIG;
 518 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 519                   "movsd\t{$src, $dst|$dst, $src}",
 520                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 521                   XD, VEX, VEX_LIG;
 522
 523 // SSE1 & 2
 524 let Constraints = "$src1 = $dst" in {
 525   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 526                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 527   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 528                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 529
 530   // For the disassembler
 531   let isCodeGenOnly = 1 in {
 532     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 533                          (ins VR128:$src1, FR32:$src2),
 534                          "movss\t{$src2, $dst|$dst, $src2}", [],
 535                          IIC_SSE_MOV_S_RR>, XS;
 536     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 537                          (ins VR128:$src1, FR64:$src2),
 538                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 539                          IIC_SSE_MOV_S_RR>, XD;
 540   }
 541 }
 542
 543 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 544   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 545
 546   let AddedComplexity = 20 in
 547     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 548 }
 549
 550 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 551                   "movss\t{$src, $dst|$dst, $src}",
 552                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 553 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 554                   "movsd\t{$src, $dst|$dst, $src}",
 555                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 556
 557 // Patterns
 558 let Predicates = [HasAVX] in {
 559   let AddedComplexity = 15 in {
 560   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 561   // MOVS{S,D} to the lower bits.
 562   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 563             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 564   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 565             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 566   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 567             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 568   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 569             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 570
 571   // Move low f32 and clear high bits.
 572   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 573             (SUBREG_TO_REG (i32 0),
 574              (VMOVSSrr (v4f32 (V_SET0)),
 575                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 576   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 577             (SUBREG_TO_REG (i32 0),
 578              (VMOVSSrr (v4i32 (V_SET0)),
 579                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 580   }
 581
 582   let AddedComplexity = 20 in {
 583   // MOVSSrm zeros the high parts of the register; represent this
 584   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 585   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 586             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 587   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 588             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 589   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 590             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 591
 592   // MOVSDrm zeros the high parts of the register; represent this
 593   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 594   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 595             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 596   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 597             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 598   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 599             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 600   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 601             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 602   def : Pat<(v2f64 (X86vzload addr:$src)),
 603             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 604
 605   // Represent the same patterns above but in the form they appear for
 606   // 256-bit types
 607   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 608                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (i32 0)))),
 609             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 610   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 611                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (i32 0)))),
 612             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 613   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 614                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (i32 0)))),
 615             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 616   }
 617   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 618                    (v4f32 (scalar_to_vector FR32:$src)), (i32 0)))),
 619             (SUBREG_TO_REG (i32 0),
 620                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 621                            sub_xmm)>;
 622   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 623                    (v2f64 (scalar_to_vector FR64:$src)), (i32 0)))),
 624             (SUBREG_TO_REG (i64 0),
 625                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 626                            sub_xmm)>;
 627   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 628                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (i32 0)))),
 629             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 630
 631   // Move low f64 and clear high bits.
 632   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 633             (SUBREG_TO_REG (i32 0),
 634              (VMOVSDrr (v2f64 (V_SET0)),
 635                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 636
 637   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 638             (SUBREG_TO_REG (i32 0),
 639              (VMOVSDrr (v2i64 (V_SET0)),
 640                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 641
 642   // Extract and store.
 643   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 644                    addr:$dst),
 645             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 646   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 647                    addr:$dst),
 648             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 649
 650   // Shuffle with VMOVSS
 651   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 652             (VMOVSSrr (v4i32 VR128:$src1),
 653                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 654   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 655             (VMOVSSrr (v4f32 VR128:$src1),
 656                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 657
 658   // 256-bit variants
 659   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 660             (SUBREG_TO_REG (i32 0),
 661               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 662                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 663               sub_xmm)>;
 664   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 665             (SUBREG_TO_REG (i32 0),
 666               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 667                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 668               sub_xmm)>;
 669
 670   // Shuffle with VMOVSD
 671   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 672             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 673   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 674             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 675   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 676             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 677   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 678             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 679
 680   // 256-bit variants
 681   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 682             (SUBREG_TO_REG (i32 0),
 683               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 684                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 685               sub_xmm)>;
 686   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 687             (SUBREG_TO_REG (i32 0),
 688               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 689                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 690               sub_xmm)>;
 691
 692
 693   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 694   // is during lowering, where it's not possible to recognize the fold cause
 695   // it has two uses through a bitcast. One use disappears at isel time and the
 696   // fold opportunity reappears.
 697   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 698             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 699   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 700             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 701   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 702             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 703   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 704             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 705 }
 706
 707 let Predicates = [HasSSE1] in {
 708   let AddedComplexity = 15 in {
 709   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 710   // MOVSS to the lower bits.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 712             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 713   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 714             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 715   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 716             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 717   }
 718
 719   let AddedComplexity = 20 in {
 720   // MOVSSrm already zeros the high parts of the register.
 721   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 722             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 723   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 724             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 725   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 726             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 727   }
 728
 729   // Extract and store.
 730   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 731                    addr:$dst),
 732             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 733
 734   // Shuffle with MOVSS
 735   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 736             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 737   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 738             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 739 }
 740
 741 let Predicates = [HasSSE2] in {
 742   let AddedComplexity = 15 in {
 743   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 744   // MOVSD to the lower bits.
 745   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 746             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 747   }
 748
 749   let AddedComplexity = 20 in {
 750   // MOVSDrm already zeros the high parts of the register.
 751   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 752             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 753   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 754             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 755   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 756             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 757   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 758             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 759   def : Pat<(v2f64 (X86vzload addr:$src)),
 760             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 761   }
 762
 763   // Extract and store.
 764   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 765                    addr:$dst),
 766             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 767
 768   // Shuffle with MOVSD
 769   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 770             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 771   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 772             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 773   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 774             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 775   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 776             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 777
 778   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 779   // is during lowering, where it's not possible to recognize the fold cause
 780   // it has two uses through a bitcast. One use disappears at isel time and the
 781   // fold opportunity reappears.
 782   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 783             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 784   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 785             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 786   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 787             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 788   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 789             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 790 }
 791
 792 //===----------------------------------------------------------------------===//
 793 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 794 //===----------------------------------------------------------------------===//
 795
 796 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 797                             X86MemOperand x86memop, PatFrag ld_frag,
 798                             string asm, Domain d,
 799                             OpndItins itins,
 800                             bit IsReMaterializable = 1> {
 801 let neverHasSideEffects = 1 in
 802   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 803               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 804 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 805   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 806               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 807                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 808 }
 809
 810 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 811                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 812                               TB, VEX;
 813 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 814                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 815                               TB, OpSize, VEX;
 816 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 817                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 818                               TB, VEX;
 819 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 820                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 821                               TB, OpSize, VEX;
 822
 823 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 824                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 825                               TB, VEX;
 826 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 827                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 828                               TB, OpSize, VEX;
 829 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 830                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 831                               TB, VEX;
 832 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 833                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 834                               TB, OpSize, VEX;
 835 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 836                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 837                               TB;
 838 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 839                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 840                               TB, OpSize;
 841 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 842                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 843                               TB;
 844 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 845                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 846                               TB, OpSize;
 847
 848 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 849                    "movaps\t{$src, $dst|$dst, $src}",
 850                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 851                    IIC_SSE_MOVA_P_MR>, VEX;
 852 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 853                    "movapd\t{$src, $dst|$dst, $src}",
 854                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 855                    IIC_SSE_MOVA_P_MR>, VEX;
 856 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 857                    "movups\t{$src, $dst|$dst, $src}",
 858                    [(store (v4f32 VR128:$src), addr:$dst)],
 859                    IIC_SSE_MOVU_P_MR>, VEX;
 860 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 861                    "movupd\t{$src, $dst|$dst, $src}",
 862                    [(store (v2f64 VR128:$src), addr:$dst)],
 863                    IIC_SSE_MOVU_P_MR>, VEX;
 864 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 865                    "movaps\t{$src, $dst|$dst, $src}",
 866                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 867                    IIC_SSE_MOVA_P_MR>, VEX;
 868 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 869                    "movapd\t{$src, $dst|$dst, $src}",
 870                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 871                    IIC_SSE_MOVA_P_MR>, VEX;
 872 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 873                    "movups\t{$src, $dst|$dst, $src}",
 874                    [(store (v8f32 VR256:$src), addr:$dst)],
 875                    IIC_SSE_MOVU_P_MR>, VEX;
 876 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 877                    "movupd\t{$src, $dst|$dst, $src}",
 878                    [(store (v4f64 VR256:$src), addr:$dst)],
 879                    IIC_SSE_MOVU_P_MR>, VEX;
 880
 881 // For disassembler
 882 let isCodeGenOnly = 1 in {
 883   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 884                           (ins VR128:$src),
 885                           "movaps\t{$src, $dst|$dst, $src}", [],
 886                           IIC_SSE_MOVA_P_RR>, VEX;
 887   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 888                            (ins VR128:$src),
 889                            "movapd\t{$src, $dst|$dst, $src}", [],
 890                            IIC_SSE_MOVA_P_RR>, VEX;
 891   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 892                            (ins VR128:$src),
 893                            "movups\t{$src, $dst|$dst, $src}", [],
 894                            IIC_SSE_MOVU_P_RR>, VEX;
 895   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 896                            (ins VR128:$src),
 897                            "movupd\t{$src, $dst|$dst, $src}", [],
 898                            IIC_SSE_MOVU_P_RR>, VEX;
 899   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 900                             (ins VR256:$src),
 901                             "movaps\t{$src, $dst|$dst, $src}", [],
 902                             IIC_SSE_MOVA_P_RR>, VEX;
 903   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 904                             (ins VR256:$src),
 905                             "movapd\t{$src, $dst|$dst, $src}", [],
 906                             IIC_SSE_MOVA_P_RR>, VEX;
 907   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 908                             (ins VR256:$src),
 909                             "movups\t{$src, $dst|$dst, $src}", [],
 910                             IIC_SSE_MOVU_P_RR>, VEX;
 911   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 912                             (ins VR256:$src),
 913                             "movupd\t{$src, $dst|$dst, $src}", [],
 914                             IIC_SSE_MOVU_P_RR>, VEX;
 915 }
 916
 917 let Predicates = [HasAVX] in {
 918 def : Pat<(v8i32 (X86vzmovl
 919                         (insert_subvector undef, (v4i32 VR128:$src), (i32 0)))),
 920           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 921 def : Pat<(v4i64 (X86vzmovl
 922                         (insert_subvector undef, (v2i64 VR128:$src), (i32 0)))),
 923           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 924 def : Pat<(v8f32 (X86vzmovl
 925                         (insert_subvector undef, (v4f32 VR128:$src), (i32 0)))),
 926           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 927 def : Pat<(v4f64 (X86vzmovl
 928                         (insert_subvector undef, (v2f64 VR128:$src), (i32 0)))),
 929           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 930 }
 931
 932
 933 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 934           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 935 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 936           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 937
 938 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 939                    "movaps\t{$src, $dst|$dst, $src}",
 940                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 941                    IIC_SSE_MOVA_P_MR>;
 942 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 943                    "movapd\t{$src, $dst|$dst, $src}",
 944                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 945                    IIC_SSE_MOVA_P_MR>;
 946 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 947                    "movups\t{$src, $dst|$dst, $src}",
 948                    [(store (v4f32 VR128:$src), addr:$dst)],
 949                    IIC_SSE_MOVU_P_MR>;
 950 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 951                    "movupd\t{$src, $dst|$dst, $src}",
 952                    [(store (v2f64 VR128:$src), addr:$dst)],
 953                    IIC_SSE_MOVU_P_MR>;
 954
 955 // For disassembler
 956 let isCodeGenOnly = 1 in {
 957   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 958                          "movaps\t{$src, $dst|$dst, $src}", [],
 959                          IIC_SSE_MOVA_P_RR>;
 960   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 961                          "movapd\t{$src, $dst|$dst, $src}", [],
 962                          IIC_SSE_MOVA_P_RR>;
 963   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 964                          "movups\t{$src, $dst|$dst, $src}", [],
 965                          IIC_SSE_MOVU_P_RR>;
 966   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 967                          "movupd\t{$src, $dst|$dst, $src}", [],
 968                          IIC_SSE_MOVU_P_RR>;
 969 }
 970
 971 let Predicates = [HasAVX] in {
 972   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 973             (VMOVUPSmr addr:$dst, VR128:$src)>;
 974   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 975             (VMOVUPDmr addr:$dst, VR128:$src)>;
 976 }
 977
 978 let Predicates = [HasSSE1] in
 979   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 980             (MOVUPSmr addr:$dst, VR128:$src)>;
 981 let Predicates = [HasSSE2] in
 982   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 983             (MOVUPDmr addr:$dst, VR128:$src)>;
 984
 985 // Use vmovaps/vmovups for AVX integer load/store.
 986 let Predicates = [HasAVX] in {
 987   // 128-bit load/store
 988   def : Pat<(alignedloadv2i64 addr:$src),
 989             (VMOVAPSrm addr:$src)>;
 990   def : Pat<(loadv2i64 addr:$src),
 991             (VMOVUPSrm addr:$src)>;
 992
 993   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 994             (VMOVAPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 996             (VMOVAPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 998             (VMOVAPSmr addr:$dst, VR128:$src)>;
 999   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1000             (VMOVAPSmr addr:$dst, VR128:$src)>;
1001   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1002             (VMOVUPSmr addr:$dst, VR128:$src)>;
1003   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1004             (VMOVUPSmr addr:$dst, VR128:$src)>;
1005   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1006             (VMOVUPSmr addr:$dst, VR128:$src)>;
1007   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1008             (VMOVUPSmr addr:$dst, VR128:$src)>;
1009
1010   // 256-bit load/store
1011   def : Pat<(alignedloadv4i64 addr:$src),
1012             (VMOVAPSYrm addr:$src)>;
1013   def : Pat<(loadv4i64 addr:$src),
1014             (VMOVUPSYrm addr:$src)>;
1015   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1016             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1018             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1020             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1021   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1022             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1023   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1024             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1025   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1026             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1027   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1028             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1029   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1030             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1031 }
1032
1033 // Use movaps / movups for SSE integer load / store (one byte shorter).
1034 // The instructions selected below are then converted to MOVDQA/MOVDQU
1035 // during the SSE domain pass.
1036 let Predicates = [HasSSE1] in {
1037   def : Pat<(alignedloadv2i64 addr:$src),
1038             (MOVAPSrm addr:$src)>;
1039   def : Pat<(loadv2i64 addr:$src),
1040             (MOVUPSrm addr:$src)>;
1041
1042   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1043             (MOVAPSmr addr:$dst, VR128:$src)>;
1044   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1045             (MOVAPSmr addr:$dst, VR128:$src)>;
1046   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1047             (MOVAPSmr addr:$dst, VR128:$src)>;
1048   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1049             (MOVAPSmr addr:$dst, VR128:$src)>;
1050   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1051             (MOVUPSmr addr:$dst, VR128:$src)>;
1052   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1053             (MOVUPSmr addr:$dst, VR128:$src)>;
1054   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1055             (MOVUPSmr addr:$dst, VR128:$src)>;
1056   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1057             (MOVUPSmr addr:$dst, VR128:$src)>;
1058 }
1059
1060 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1061 // bits are disregarded. FIXME: Set encoding to pseudo!
1062 let neverHasSideEffects = 1 in {
1063 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1064                        "movaps\t{$src, $dst|$dst, $src}", [],
1065                        IIC_SSE_MOVA_P_RR>, VEX;
1066 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1067                        "movapd\t{$src, $dst|$dst, $src}", [],
1068                        IIC_SSE_MOVA_P_RR>, VEX;
1069 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1070                      "movaps\t{$src, $dst|$dst, $src}", [],
1071                      IIC_SSE_MOVA_P_RR>;
1072 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1073                      "movapd\t{$src, $dst|$dst, $src}", [],
1074                      IIC_SSE_MOVA_P_RR>;
1075 }
1076
1077 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1078 // bits are disregarded. FIXME: Set encoding to pseudo!
1079 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1080 let isCodeGenOnly = 1 in {
1081   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1082                          "movaps\t{$src, $dst|$dst, $src}",
1083                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1084                          IIC_SSE_MOVA_P_RM>, VEX;
1085   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1086                          "movapd\t{$src, $dst|$dst, $src}",
1087                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1088                          IIC_SSE_MOVA_P_RM>, VEX;
1089 }
1090 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1091                      "movaps\t{$src, $dst|$dst, $src}",
1092                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1093                      IIC_SSE_MOVA_P_RM>;
1094 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1095                      "movapd\t{$src, $dst|$dst, $src}",
1096                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1097                      IIC_SSE_MOVA_P_RM>;
1098 }
1099
1100 //===----------------------------------------------------------------------===//
1101 // SSE 1 & 2 - Move Low packed FP Instructions
1102 //===----------------------------------------------------------------------===//
1103
1104 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1105                                  SDNode psnode, SDNode pdnode, string base_opc,
1106                                  string asm_opr, InstrItinClass itin> {
1107   def PSrm : PI<opc, MRMSrcMem,
1108          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1109          !strconcat(base_opc, "s", asm_opr),
1110      [(set RC:$dst,
1111        (psnode RC:$src1,
1112               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1113               itin, SSEPackedSingle>, TB;
1114
1115   def PDrm : PI<opc, MRMSrcMem,
1116          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1117          !strconcat(base_opc, "d", asm_opr),
1118      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1119                               (scalar_to_vector (loadf64 addr:$src2)))))],
1120               itin, SSEPackedDouble>, TB, OpSize;
1121 }
1122
1123 let AddedComplexity = 20 in {
1124   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1125                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1126                      IIC_SSE_MOV_LH>, VEX_4V;
1127 }
1128 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1129   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1130                                    "\t{$src2, $dst|$dst, $src2}",
1131                                    IIC_SSE_MOV_LH>;
1132 }
1133
1134 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1135                    "movlps\t{$src, $dst|$dst, $src}",
1136                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1137                                  (iPTR 0))), addr:$dst)],
1138                                  IIC_SSE_MOV_LH>, VEX;
1139 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1140                    "movlpd\t{$src, $dst|$dst, $src}",
1141                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1142                                  (iPTR 0))), addr:$dst)],
1143                                  IIC_SSE_MOV_LH>, VEX;
1144 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1145                    "movlps\t{$src, $dst|$dst, $src}",
1146                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1147                                  (iPTR 0))), addr:$dst)],
1148                                  IIC_SSE_MOV_LH>;
1149 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1150                    "movlpd\t{$src, $dst|$dst, $src}",
1151                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1152                                  (iPTR 0))), addr:$dst)],
1153                                  IIC_SSE_MOV_LH>;
1154
1155 let Predicates = [HasAVX] in {
1156   // Shuffle with VMOVLPS
1157   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1158             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1159   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1160             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1161
1162   // Shuffle with VMOVLPD
1163   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1164             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1165   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1166             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1167
1168   // Store patterns
1169   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1170                    addr:$src1),
1171             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1172   def : Pat<(store (v4i32 (X86Movlps
1173                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1174             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1175   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1176                    addr:$src1),
1177             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1178   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1179                    addr:$src1),
1180             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1181 }
1182
1183 let Predicates = [HasSSE1] in {
1184   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1185   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1186                                  (iPTR 0))), addr:$src1),
1187             (MOVLPSmr addr:$src1, VR128:$src2)>;
1188
1189   // Shuffle with MOVLPS
1190   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1191             (MOVLPSrm VR128:$src1, addr:$src2)>;
1192   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1193             (MOVLPSrm VR128:$src1, addr:$src2)>;
1194   def : Pat<(X86Movlps VR128:$src1,
1195                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1196             (MOVLPSrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                                       addr:$src1),
1201             (MOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1204                               addr:$src1),
1205             (MOVLPSmr addr:$src1, VR128:$src2)>;
1206 }
1207
1208 let Predicates = [HasSSE2] in {
1209   // Shuffle with MOVLPD
1210   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1211             (MOVLPDrm VR128:$src1, addr:$src2)>;
1212   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1213             (MOVLPDrm VR128:$src1, addr:$src2)>;
1214
1215   // Store patterns
1216   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1217                            addr:$src1),
1218             (MOVLPDmr addr:$src1, VR128:$src2)>;
1219   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1220                            addr:$src1),
1221             (MOVLPDmr addr:$src1, VR128:$src2)>;
1222 }
1223
1224 //===----------------------------------------------------------------------===//
1225 // SSE 1 & 2 - Move Hi packed FP Instructions
1226 //===----------------------------------------------------------------------===//
1227
1228 let AddedComplexity = 20 in {
1229   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1230                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1231                      IIC_SSE_MOV_LH>, VEX_4V;
1232 }
1233 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1234   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1235                                    "\t{$src2, $dst|$dst, $src2}",
1236                                    IIC_SSE_MOV_LH>;
1237 }
1238
1239 // v2f64 extract element 1 is always custom lowered to unpack high to low
1240 // and extract element 0 so the non-store version isn't too horrible.
1241 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1242                    "movhps\t{$src, $dst|$dst, $src}",
1243                    [(store (f64 (vector_extract
1244                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1245                                             (bc_v2f64 (v4f32 VR128:$src))),
1246                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1247 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1248                    "movhpd\t{$src, $dst|$dst, $src}",
1249                    [(store (f64 (vector_extract
1250                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1251                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1252 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1253                    "movhps\t{$src, $dst|$dst, $src}",
1254                    [(store (f64 (vector_extract
1255                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1256                                             (bc_v2f64 (v4f32 VR128:$src))),
1257                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1258 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1259                    "movhpd\t{$src, $dst|$dst, $src}",
1260                    [(store (f64 (vector_extract
1261                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1262                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1263
1264 let Predicates = [HasAVX] in {
1265   // VMOVHPS patterns
1266   def : Pat<(X86Movlhps VR128:$src1,
1267                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1268             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1269   def : Pat<(X86Movlhps VR128:$src1,
1270                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1271             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1272
1273   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1274   // is during lowering, where it's not possible to recognize the load fold
1275   // cause it has two uses through a bitcast. One use disappears at isel time
1276   // and the fold opportunity reappears.
1277   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1278                       (scalar_to_vector (loadf64 addr:$src2)))),
1279             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1280 }
1281
1282 let Predicates = [HasSSE1] in {
1283   // MOVHPS patterns
1284   def : Pat<(X86Movlhps VR128:$src1,
1285                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1286             (MOVHPSrm VR128:$src1, addr:$src2)>;
1287   def : Pat<(X86Movlhps VR128:$src1,
1288                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1289             (MOVHPSrm VR128:$src1, addr:$src2)>;
1290 }
1291
1292 let Predicates = [HasSSE2] in {
1293   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1294   // is during lowering, where it's not possible to recognize the load fold
1295   // cause it has two uses through a bitcast. One use disappears at isel time
1296   // and the fold opportunity reappears.
1297   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1298                       (scalar_to_vector (loadf64 addr:$src2)))),
1299             (MOVHPDrm VR128:$src1, addr:$src2)>;
1300 }
1301
1302 //===----------------------------------------------------------------------===//
1303 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1304 //===----------------------------------------------------------------------===//
1305
1306 let AddedComplexity = 20 in {
1307   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1308                                        (ins VR128:$src1, VR128:$src2),
1309                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1310                       [(set VR128:$dst,
1311                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1312                         IIC_SSE_MOV_LH>,
1313                       VEX_4V;
1314   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1315                                        (ins VR128:$src1, VR128:$src2),
1316                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1317                       [(set VR128:$dst,
1318                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1319                         IIC_SSE_MOV_LH>,
1320                       VEX_4V;
1321 }
1322 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1323   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1324                                        (ins VR128:$src1, VR128:$src2),
1325                       "movlhps\t{$src2, $dst|$dst, $src2}",
1326                       [(set VR128:$dst,
1327                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1328                         IIC_SSE_MOV_LH>;
1329   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1330                                        (ins VR128:$src1, VR128:$src2),
1331                       "movhlps\t{$src2, $dst|$dst, $src2}",
1332                       [(set VR128:$dst,
1333                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1334                         IIC_SSE_MOV_LH>;
1335 }
1336
1337 let Predicates = [HasAVX] in {
1338   // MOVLHPS patterns
1339   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1340             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1341   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1342             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1343
1344   // MOVHLPS patterns
1345   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1346             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1347 }
1348
1349 let Predicates = [HasSSE1] in {
1350   // MOVLHPS patterns
1351   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1352             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1353   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1354             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1355
1356   // MOVHLPS patterns
1357   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1358             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1359 }
1360
1361 //===----------------------------------------------------------------------===//
1362 // SSE 1 & 2 - Conversion Instructions
1363 //===----------------------------------------------------------------------===//
1364
1365 def SSE_CVT_PD : OpndItins<
1366   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1367 >;
1368
1369 def SSE_CVT_PS : OpndItins<
1370   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1371 >;
1372
1373 def SSE_CVT_Scalar : OpndItins<
1374   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1375 >;
1376
1377 def SSE_CVT_SS2SI_32 : OpndItins<
1378   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1379 >;
1380
1381 def SSE_CVT_SS2SI_64 : OpndItins<
1382   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1383 >;
1384
1385 def SSE_CVT_SD2SI : OpndItins<
1386   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1387 >;
1388
1389 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1390                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1391                      string asm, OpndItins itins> {
1392   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1393                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1394                         itins.rr>;
1395   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1396                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1397                         itins.rm>;
1398 }
1399
1400 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1401                        X86MemOperand x86memop, string asm, Domain d,
1402                        OpndItins itins> {
1403 let neverHasSideEffects = 1 in {
1404   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1405              [], itins.rr, d>;
1406   let mayLoad = 1 in
1407   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1408              [], itins.rm, d>;
1409 }
1410 }
1411
1412 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1413                           X86MemOperand x86memop, string asm> {
1414 let neverHasSideEffects = 1 in {
1415   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1416               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1417   let mayLoad = 1 in
1418   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1419               (ins DstRC:$src1, x86memop:$src),
1420               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1421 } // neverHasSideEffects = 1
1422 }
1423
1424 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1425                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1426                                 SSE_CVT_SS2SI_32>,
1427                                 XS, VEX, VEX_LIG;
1428 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1429                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1430                                 SSE_CVT_SS2SI_64>,
1431                                 XS, VEX, VEX_W, VEX_LIG;
1432 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1433                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1434                                 SSE_CVT_SD2SI>,
1435                                 XD, VEX, VEX_LIG;
1436 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1437                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1438                                 SSE_CVT_SD2SI>,
1439                                 XD, VEX, VEX_W, VEX_LIG;
1440
1441 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1442 // register, but the same isn't true when only using memory operands,
1443 // provide other assembly "l" and "q" forms to address this explicitly
1444 // where appropriate to do so.
1445 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1446                                   XS, VEX_4V, VEX_LIG;
1447 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1448                                   XS, VEX_4V, VEX_W, VEX_LIG;
1449 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1450                                   XD, VEX_4V, VEX_LIG;
1451 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1452                                   XD, VEX_4V, VEX_W, VEX_LIG;
1453
1454 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1455                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1456 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1457                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1458
1459 let Predicates = [HasAVX], AddedComplexity = 1 in {
1460   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1461             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1462   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1463             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1464   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1465             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1466   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1467             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1468
1469   def : Pat<(f32 (sint_to_fp GR32:$src)),
1470             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1471   def : Pat<(f32 (sint_to_fp GR64:$src)),
1472             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1473   def : Pat<(f64 (sint_to_fp GR32:$src)),
1474             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1475   def : Pat<(f64 (sint_to_fp GR64:$src)),
1476             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1477 }
1478
1479 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1480                       "cvttss2si\t{$src, $dst|$dst, $src}",
1481                       SSE_CVT_SS2SI_32>, XS;
1482 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1483                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1484                       SSE_CVT_SS2SI_64>, XS, REX_W;
1485 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1486                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1487                       SSE_CVT_SD2SI>, XD;
1488 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1489                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1490                       SSE_CVT_SD2SI>, XD, REX_W;
1491 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1492                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1493                       SSE_CVT_Scalar>, XS;
1494 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1495                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1496                       SSE_CVT_Scalar>, XS, REX_W;
1497 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1498                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1499                       SSE_CVT_Scalar>, XD;
1500 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1501                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1502                       SSE_CVT_Scalar>, XD, REX_W;
1503
1504 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1505 // and/or XMM operand(s).
1506
1507 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1508                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1509                          string asm, OpndItins itins> {
1510   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1511               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1512               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1513   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1514               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1515               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1516 }
1517
1518 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1519                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1520                     PatFrag ld_frag, string asm, OpndItins itins,
1521                     bit Is2Addr = 1> {
1522   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1523               !if(Is2Addr,
1524                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1525                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1526               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1527               itins.rr>;
1528   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1529               (ins DstRC:$src1, x86memop:$src2),
1530               !if(Is2Addr,
1531                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1532                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1533               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1534               itins.rm>;
1535 }
1536
1537 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1538                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1539                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1540 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1541                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1542                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1543
1544 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1545                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1546 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1547                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1548
1549
1550 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1551           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1552           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1553 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1554           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1555           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1556           VEX_W;
1557 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1558           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1559           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1560 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1561           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1562           SSE_CVT_Scalar, 0>, XD,
1563           VEX_4V, VEX_W;
1564
1565 let Constraints = "$src1 = $dst" in {
1566   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1567                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1568                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1569   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1570                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1571                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1572   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1573                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1574                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1575   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1576                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1577                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1578 }
1579
1580 /// SSE 1 Only
1581
1582 // Aliases for intrinsics
1583 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1584                                     ssmem, sse_load_f32, "cvttss2si",
1585                                     SSE_CVT_SS2SI_32>, XS, VEX;
1586 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1587                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1588                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1589                                    XS, VEX, VEX_W;
1590 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1591                                     sdmem, sse_load_f64, "cvttsd2si",
1592                                     SSE_CVT_SD2SI>, XD, VEX;
1593 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1594                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1595                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1596                                   XD, VEX, VEX_W;
1597 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1598                                     ssmem, sse_load_f32, "cvttss2si",
1599                                     SSE_CVT_SS2SI_32>, XS;
1600 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1601                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1602                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1603 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1604                                     sdmem, sse_load_f64, "cvttsd2si",
1605                                     SSE_CVT_SD2SI>, XD;
1606 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1607                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1608                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1609
1610 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1611                                   ssmem, sse_load_f32, "cvtss2si{l}",
1612                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1613 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1614                                   ssmem, sse_load_f32, "cvtss2si{q}",
1615                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1616
1617 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1618                                ssmem, sse_load_f32, "cvtss2si{l}",
1619                                SSE_CVT_SS2SI_32>, XS;
1620 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1621                                  ssmem, sse_load_f32, "cvtss2si{q}",
1622                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1623
1624 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1625                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1626                                SSEPackedSingle, SSE_CVT_PS>,
1627                                TB, VEX, Requires<[HasAVX]>;
1628 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1629                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1630                                SSEPackedSingle, SSE_CVT_PS>,
1631                                TB, VEX, Requires<[HasAVX]>;
1632
1633 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1634                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1635                             SSEPackedSingle, SSE_CVT_PS>,
1636                             TB, Requires<[HasSSE2]>;
1637
1638 /// SSE 2 Only
1639
1640 // Convert scalar double to scalar single
1641 let neverHasSideEffects = 1 in {
1642 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1643                        (ins FR64:$src1, FR64:$src2),
1644                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1645                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1646 let mayLoad = 1 in
1647 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1648                        (ins FR64:$src1, f64mem:$src2),
1649                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1650                       [], IIC_SSE_CVT_Scalar_RM>,
1651                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1652 }
1653
1654 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1655           Requires<[HasAVX]>;
1656
1657 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1658                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1659                       [(set FR32:$dst, (fround FR64:$src))],
1660                       IIC_SSE_CVT_Scalar_RR>;
1661 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1662                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1663                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1664                       IIC_SSE_CVT_Scalar_RM>,
1665                       XD,
1666                   Requires<[HasSSE2, OptForSize]>;
1667
1668 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1669                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1670                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1671                        [(set VR128:$dst,
1672                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1673                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1674 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1675                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1676                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1677                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1678                                           VR128:$src1, sse_load_f64:$src2))],
1679                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1680
1681 let Constraints = "$src1 = $dst" in {
1682 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1683                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1684                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1685                        [(set VR128:$dst,
1686                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1687                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[HasSSE2]>;
1688 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1689                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1690                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1691                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1692                                           VR128:$src1, sse_load_f64:$src2))],
1693                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[HasSSE2]>;
1694 }
1695
1696 // Convert scalar single to scalar double
1697 // SSE2 instructions with XS prefix
1698 let neverHasSideEffects = 1 in {
1699 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1700                     (ins FR32:$src1, FR32:$src2),
1701                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1702                     [], IIC_SSE_CVT_Scalar_RR>,
1703                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1704 let mayLoad = 1 in
1705 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1706                     (ins FR32:$src1, f32mem:$src2),
1707                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1708                     [], IIC_SSE_CVT_Scalar_RM>,
1709                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1710 }
1711
1712 let AddedComplexity = 1 in { // give AVX priority
1713   def : Pat<(f64 (fextend FR32:$src)),
1714             (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1715   def : Pat<(fextend (loadf32 addr:$src)),
1716             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1717
1718   def : Pat<(extloadf32 addr:$src),
1719             (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1720             Requires<[HasAVX, OptForSize]>;
1721   def : Pat<(extloadf32 addr:$src),
1722             (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1723             Requires<[HasAVX, OptForSpeed]>;
1724 } // AddedComplexity = 1
1725
1726 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1727                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1728                    [(set FR64:$dst, (fextend FR32:$src))],
1729                    IIC_SSE_CVT_Scalar_RR>, XS,
1730                  Requires<[HasSSE2]>;
1731 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1732                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1733                    [(set FR64:$dst, (extloadf32 addr:$src))],
1734                    IIC_SSE_CVT_Scalar_RM>, XS,
1735                  Requires<[HasSSE2, OptForSize]>;
1736
1737 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1738 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1739 // combine.
1740 // Since these loads aren't folded into the fextend, we have to match it
1741 // explicitly here.
1742 def : Pat<(fextend (loadf32 addr:$src)),
1743           (CVTSS2SDrm addr:$src)>, Requires<[HasSSE2]>;
1744 def : Pat<(extloadf32 addr:$src),
1745           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[HasSSE2, OptForSpeed]>;
1746
1747 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1748                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1749                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1750                     [(set VR128:$dst,
1751                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1752                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1753 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1754                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1755                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1756                     [(set VR128:$dst,
1757                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1758                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1759 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1760 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1761                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1762                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1763                     [(set VR128:$dst,
1764                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1765                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[HasSSE2]>;
1766 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1767                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1768                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1769                     [(set VR128:$dst,
1770                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1771                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[HasSSE2]>;
1772 }
1773
1774 // Convert packed single/double fp to doubleword
1775 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1776                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1777                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1778                        IIC_SSE_CVT_PS_RR>, VEX;
1779 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1780                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1781                        [(set VR128:$dst,
1782                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1783                        IIC_SSE_CVT_PS_RM>, VEX;
1784 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1785                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1786                         [(set VR256:$dst,
1787                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1788                         IIC_SSE_CVT_PS_RR>, VEX;
1789 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1790                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1791                         [(set VR256:$dst,
1792                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1793                         IIC_SSE_CVT_PS_RM>, VEX;
1794 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1795                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1796                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1797                      IIC_SSE_CVT_PS_RR>;
1798 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1799                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1800                      [(set VR128:$dst,
1801                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1802                      IIC_SSE_CVT_PS_RM>;
1803
1804
1805 // Convert Packed Double FP to Packed DW Integers
1806 let Predicates = [HasAVX] in {
1807 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1808 // register, but the same isn't true when using memory operands instead.
1809 // Provide other assembly rr and rm forms to address this explicitly.
1810 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1811                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1812                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1813                        VEX;
1814
1815 // XMM only
1816 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1817                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1818 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1819                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1820                        [(set VR128:$dst,
1821                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1822
1823 // YMM only
1824 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1825                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1826                        [(set VR128:$dst,
1827                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX;
1828 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1829                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1830                        [(set VR128:$dst,
1831                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1832                        VEX, VEX_L;
1833 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1834                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1835 }
1836
1837 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1838                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1839                       [(set VR128:$dst,
1840                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1841                       IIC_SSE_CVT_PD_RM>;
1842 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1843                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1844                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1845                       IIC_SSE_CVT_PD_RR>;
1846
1847 // Convert with truncation packed single/double fp to doubleword
1848 // SSE2 packed instructions with XS prefix
1849 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1850                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1851                          [(set VR128:$dst,
1852                            (int_x86_sse2_cvttps2dq VR128:$src))],
1853                          IIC_SSE_CVT_PS_RR>, VEX;
1854 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1855                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1856                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1857                                             (memopv4f32 addr:$src)))],
1858                          IIC_SSE_CVT_PS_RM>, VEX;
1859 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1860                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1861                           [(set VR256:$dst,
1862                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1863                           IIC_SSE_CVT_PS_RR>, VEX;
1864 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1865                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1866                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1867                                              (memopv8f32 addr:$src)))],
1868                           IIC_SSE_CVT_PS_RM>, VEX;
1869
1870 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1872                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1873                        IIC_SSE_CVT_PS_RR>;
1874 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1875                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1876                        [(set VR128:$dst,
1877                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1878                        IIC_SSE_CVT_PS_RM>;
1879
1880 let Predicates = [HasAVX] in {
1881   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1882             (VCVTDQ2PSrr VR128:$src)>;
1883   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1884             (VCVTDQ2PSrm addr:$src)>;
1885
1886   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1887             (VCVTDQ2PSrr VR128:$src)>;
1888   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1889             (VCVTDQ2PSrm addr:$src)>;
1890
1891   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1892             (VCVTTPS2DQrr VR128:$src)>;
1893   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1894             (VCVTTPS2DQrm addr:$src)>;
1895
1896   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1897             (VCVTDQ2PSYrr VR256:$src)>;
1898   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1899             (VCVTDQ2PSYrm addr:$src)>;
1900
1901   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1902             (VCVTTPS2DQYrr VR256:$src)>;
1903   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1904             (VCVTTPS2DQYrm addr:$src)>;
1905 }
1906
1907 let Predicates = [HasSSE2] in {
1908   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1909             (CVTDQ2PSrr VR128:$src)>;
1910   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1911             (CVTDQ2PSrm addr:$src)>;
1912
1913   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1914             (CVTDQ2PSrr VR128:$src)>;
1915   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1916             (CVTDQ2PSrm addr:$src)>;
1917
1918   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1919             (CVTTPS2DQrr VR128:$src)>;
1920   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1921             (CVTTPS2DQrm addr:$src)>;
1922 }
1923
1924 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1925                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1926                         [(set VR128:$dst,
1927                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1928                               IIC_SSE_CVT_PD_RR>, VEX;
1929
1930 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1931 // register, but the same isn't true when using memory operands instead.
1932 // Provide other assembly rr and rm forms to address this explicitly.
1933
1934 // XMM only
1935 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1936                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1937 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1938                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1939                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1940                                             (memopv2f64 addr:$src)))],
1941                          IIC_SSE_CVT_PD_RM>, VEX;
1942
1943 // YMM only
1944 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1945                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1946                          [(set VR128:$dst,
1947                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1948                          IIC_SSE_CVT_PD_RR>, VEX;
1949 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1950                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1951                          [(set VR128:$dst,
1952                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1953                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1954 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1955                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1956
1957 let Predicates = [HasAVX] in {
1958   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1959             (VCVTTPD2DQYrr VR256:$src)>;
1960   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1961             (VCVTTPD2DQYrm addr:$src)>;
1962 } // Predicates = [HasAVX]
1963
1964 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1965                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1966                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1967                       IIC_SSE_CVT_PD_RR>;
1968 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1969                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1970                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1971                                         (memopv2f64 addr:$src)))],
1972                                         IIC_SSE_CVT_PD_RM>;
1973
1974 // Convert packed single to packed double
1975 let Predicates = [HasAVX] in {
1976                   // SSE2 instructions without OpSize prefix
1977 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1978                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1979                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
1980                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1981 let neverHasSideEffects = 1, mayLoad = 1 in
1982 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
1983                      "vcvtps2pd\t{$src, $dst|$dst, $src}", [],
1984                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1985 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
1986                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1987                      [(set VR256:$dst,
1988                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
1989                      IIC_SSE_CVT_PD_RR>, TB, VEX;
1990 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
1991                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
1992                      [(set VR256:$dst,
1993                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
1994                      IIC_SSE_CVT_PD_RM>, TB, VEX;
1995 }
1996
1997 let Predicates = [HasSSE2] in {
1998 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1999                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2000                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2001                        IIC_SSE_CVT_PD_RR>, TB;
2002 let neverHasSideEffects = 1, mayLoad = 1 in
2003 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2004                        "cvtps2pd\t{$src, $dst|$dst, $src}", [],
2005                        IIC_SSE_CVT_PD_RM>, TB;
2006 }
2007
2008 // Convert Packed DW Integers to Packed Double FP
2009 let Predicates = [HasAVX] in {
2010 let neverHasSideEffects = 1, mayLoad = 1 in
2011 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2012                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2013                      []>, VEX;
2014 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2015                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2016                      [(set VR128:$dst,
2017                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2018 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2019                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2020                      [(set VR256:$dst,
2021                        (int_x86_avx_cvtdq2_pd_256
2022                         (bitconvert (memopv2i64 addr:$src))))]>, VEX;
2023 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2024                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2025                      [(set VR256:$dst,
2026                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX;
2027 }
2028
2029 let neverHasSideEffects = 1, mayLoad = 1 in
2030 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2031                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2032                        IIC_SSE_CVT_PD_RR>;
2033 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2034                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2035                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2036                        IIC_SSE_CVT_PD_RM>;
2037
2038 // AVX 256-bit register conversion intrinsics
2039 let Predicates = [HasAVX] in {
2040   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2041             (VCVTDQ2PDYrr VR128:$src)>;
2042   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2043             (VCVTDQ2PDYrm addr:$src)>;
2044 } // Predicates = [HasAVX]
2045
2046 // Convert packed double to packed single
2047 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2048 // register, but the same isn't true when using memory operands instead.
2049 // Provide other assembly rr and rm forms to address this explicitly.
2050 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2051                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2052                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2053                        IIC_SSE_CVT_PD_RR>, VEX;
2054
2055 // XMM only
2056 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2057                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2058 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2059                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2060                         [(set VR128:$dst,
2061                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2062                         IIC_SSE_CVT_PD_RM>, VEX;
2063
2064 // YMM only
2065 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2066                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2067                         [(set VR128:$dst,
2068                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2069                         IIC_SSE_CVT_PD_RR>, VEX;
2070 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2071                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2072                         [(set VR128:$dst,
2073                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2074                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2075 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2076                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2077
2078 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2079                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2080                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2081                      IIC_SSE_CVT_PD_RR>;
2082 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2083                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2084                      [(set VR128:$dst,
2085                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2086                      IIC_SSE_CVT_PD_RM>;
2087
2088
2089 // AVX 256-bit register conversion intrinsics
2090 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2091 // whenever possible to avoid declaring two versions of each one.
2092 let Predicates = [HasAVX] in {
2093   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2094             (VCVTDQ2PSYrr VR256:$src)>;
2095   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2096             (VCVTDQ2PSYrm addr:$src)>;
2097
2098   // Match fround and fextend for 128/256-bit conversions
2099   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2100             (VCVTPD2PSYrr VR256:$src)>;
2101   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2102             (VCVTPD2PSYrm addr:$src)>;
2103
2104   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2105             (VCVTPS2PDrr VR128:$src)>;
2106   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2107             (VCVTPS2PDYrr VR128:$src)>;
2108   def : Pat<(v4f64 (fextend (loadv4f32 addr:$src))),
2109             (VCVTPS2PDYrm addr:$src)>;
2110 }
2111
2112 let Predicates = [HasSSE2] in {
2113   // Match fextend for 128 conversions
2114   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2115             (CVTPS2PDrr VR128:$src)>;
2116 }
2117
2118 //===----------------------------------------------------------------------===//
2119 // SSE 1 & 2 - Compare Instructions
2120 //===----------------------------------------------------------------------===//
2121
2122 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2123 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2124                             Operand CC, SDNode OpNode, ValueType VT,
2125                             PatFrag ld_frag, string asm, string asm_alt,
2126                             OpndItins itins> {
2127   def rr : SIi8<0xC2, MRMSrcReg,
2128                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2129                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2130                 itins.rr>;
2131   def rm : SIi8<0xC2, MRMSrcMem,
2132                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2133                 [(set RC:$dst, (OpNode (VT RC:$src1),
2134                                          (ld_frag addr:$src2), imm:$cc))],
2135                                          itins.rm>;
2136
2137   // Accept explicit immediate argument form instead of comparison code.
2138   let neverHasSideEffects = 1 in {
2139     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2140                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2141                       IIC_SSE_ALU_F32S_RR>;
2142     let mayLoad = 1 in
2143     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2144                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2145                       IIC_SSE_ALU_F32S_RM>;
2146   }
2147 }
2148
2149 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2150                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2151                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2152                  SSE_ALU_F32S>,
2153                  XS, VEX_4V, VEX_LIG;
2154 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2155                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2156                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2157                  SSE_ALU_F32S>, // same latency as 32 bit compare
2158                  XD, VEX_4V, VEX_LIG;
2159
2160 let Constraints = "$src1 = $dst" in {
2161   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2162                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2163                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2164                   XS;
2165   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2166                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2167                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2168                   SSE_ALU_F32S>, // same latency as 32 bit compare
2169                   XD;
2170 }
2171
2172 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2173                          Intrinsic Int, string asm, OpndItins itins> {
2174   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2175                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2176                         [(set VR128:$dst, (Int VR128:$src1,
2177                                                VR128:$src, imm:$cc))],
2178                                                itins.rr>;
2179   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2180                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2181                         [(set VR128:$dst, (Int VR128:$src1,
2182                                                (load addr:$src), imm:$cc))],
2183                                                itins.rm>;
2184 }
2185
2186 // Aliases to match intrinsics which expect XMM operand(s).
2187 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2188                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2189                      SSE_ALU_F32S>,
2190                      XS, VEX_4V;
2191 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2192                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2193                      SSE_ALU_F32S>, // same latency as f32
2194                      XD, VEX_4V;
2195 let Constraints = "$src1 = $dst" in {
2196   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2197                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2198                        SSE_ALU_F32S>, XS;
2199   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2200                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2201                        SSE_ALU_F32S>, // same latency as f32
2202                        XD;
2203 }
2204
2205
2206 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2207 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2208                             ValueType vt, X86MemOperand x86memop,
2209                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2210   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2211                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2212                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2213                      IIC_SSE_COMIS_RR, d>;
2214   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2215                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2216                      [(set EFLAGS, (OpNode (vt RC:$src1),
2217                                            (ld_frag addr:$src2)))],
2218                                            IIC_SSE_COMIS_RM, d>;
2219 }
2220
2221 let Defs = [EFLAGS] in {
2222   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2223                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2224   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2225                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2226                                   VEX_LIG;
2227   let Pattern = []<dag> in {
2228     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2229                                     "comiss", SSEPackedSingle>, TB, VEX,
2230                                     VEX_LIG;
2231     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2232                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2233                                     VEX_LIG;
2234   }
2235
2236   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2237                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2238   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2239                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2240
2241   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2242                             load, "comiss", SSEPackedSingle>, TB, VEX;
2243   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2244                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2245   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2246                                   "ucomiss", SSEPackedSingle>, TB;
2247   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2248                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2249
2250   let Pattern = []<dag> in {
2251     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2252                                     "comiss", SSEPackedSingle>, TB;
2253     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2254                                     "comisd", SSEPackedDouble>, TB, OpSize;
2255   }
2256
2257   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2258                               load, "ucomiss", SSEPackedSingle>, TB;
2259   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2260                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2261
2262   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2263                                   "comiss", SSEPackedSingle>, TB;
2264   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2265                                   "comisd", SSEPackedDouble>, TB, OpSize;
2266 } // Defs = [EFLAGS]
2267
2268 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2269 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2270                             Operand CC, Intrinsic Int, string asm,
2271                             string asm_alt, Domain d> {
2272   def rri : PIi8<0xC2, MRMSrcReg,
2273              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2274              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2275              IIC_SSE_CMPP_RR, d>;
2276   def rmi : PIi8<0xC2, MRMSrcMem,
2277              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2278              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2279              IIC_SSE_CMPP_RM, d>;
2280
2281   // Accept explicit immediate argument form instead of comparison code.
2282   let neverHasSideEffects = 1 in {
2283     def rri_alt : PIi8<0xC2, MRMSrcReg,
2284                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2285                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2286     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2287                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2288                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2289   }
2290 }
2291
2292 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2293                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2294                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2295                SSEPackedSingle>, TB, VEX_4V;
2296 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2297                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2298                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2299                SSEPackedDouble>, TB, OpSize, VEX_4V;
2300 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2301                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2302                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2303                SSEPackedSingle>, TB, VEX_4V;
2304 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2305                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2306                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2307                SSEPackedDouble>, TB, OpSize, VEX_4V;
2308 let Constraints = "$src1 = $dst" in {
2309   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2310                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2311                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2312                  SSEPackedSingle>, TB;
2313   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2314                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2315                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2316                  SSEPackedDouble>, TB, OpSize;
2317 }
2318
2319 let Predicates = [HasAVX] in {
2320 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2321           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2322 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2323           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2324 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2325           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2326 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2327           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2328
2329 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2330           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2331 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2332           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2333 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2334           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2335 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2336           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2337 }
2338
2339 let Predicates = [HasSSE1] in {
2340 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2341           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2342 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2343           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2344 }
2345
2346 let Predicates = [HasSSE2] in {
2347 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2348           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2349 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2350           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2351 }
2352
2353 //===----------------------------------------------------------------------===//
2354 // SSE 1 & 2 - Shuffle Instructions
2355 //===----------------------------------------------------------------------===//
2356
2357 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2358 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2359                          ValueType vt, string asm, PatFrag mem_frag,
2360                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2361   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2362                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2363                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2364                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2365   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2366     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2367                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2368                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2369                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2370 }
2371
2372 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2373            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2374            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2375 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2376            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2377            memopv8f32, SSEPackedSingle>, TB, VEX_4V;
2378 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2379            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2380            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2381 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2382            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2383            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2384
2385 let Constraints = "$src1 = $dst" in {
2386   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2387                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2388                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2389                     TB;
2390   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2391                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2392                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2393                     TB, OpSize;
2394 }
2395
2396 let Predicates = [HasAVX] in {
2397   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2398                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2399             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2400   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2401             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2402
2403   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2404                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2405             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2406   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2407             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2408
2409   // 256-bit patterns
2410   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2411             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2412   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2413                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2414             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2415
2416   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2417             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2418   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2419                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2420             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2421 }
2422
2423 let Predicates = [HasSSE1] in {
2424   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2425                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2426             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2427   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2428             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2429 }
2430
2431 let Predicates = [HasSSE2] in {
2432   // Generic SHUFPD patterns
2433   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2434                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2435             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2436   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2437             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2438 }
2439
2440 //===----------------------------------------------------------------------===//
2441 // SSE 1 & 2 - Unpack Instructions
2442 //===----------------------------------------------------------------------===//
2443
2444 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2445 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2446                                    PatFrag mem_frag, RegisterClass RC,
2447                                    X86MemOperand x86memop, string asm,
2448                                    Domain d> {
2449     def rr : PI<opc, MRMSrcReg,
2450                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2451                 asm, [(set RC:$dst,
2452                            (vt (OpNode RC:$src1, RC:$src2)))],
2453                            IIC_SSE_UNPCK, d>;
2454     def rm : PI<opc, MRMSrcMem,
2455                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2456                 asm, [(set RC:$dst,
2457                            (vt (OpNode RC:$src1,
2458                                        (mem_frag addr:$src2))))],
2459                                        IIC_SSE_UNPCK, d>;
2460 }
2461
2462 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2463       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2464                      SSEPackedSingle>, TB, VEX_4V;
2465 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2466       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2467                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2468 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2469       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2470                      SSEPackedSingle>, TB, VEX_4V;
2471 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2472       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2473                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2474
2475 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2476       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2477                      SSEPackedSingle>, TB, VEX_4V;
2478 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2479       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2480                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2481 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2482       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2483                      SSEPackedSingle>, TB, VEX_4V;
2484 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2485       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2486                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2487
2488 let Constraints = "$src1 = $dst" in {
2489   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2490         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2491                        SSEPackedSingle>, TB;
2492   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2493         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2494                        SSEPackedDouble>, TB, OpSize;
2495   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2496         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2497                        SSEPackedSingle>, TB;
2498   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2499         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2500                        SSEPackedDouble>, TB, OpSize;
2501 } // Constraints = "$src1 = $dst"
2502
2503 let Predicates = [HasAVX], AddedComplexity = 1 in {
2504   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2505   // problem is during lowering, where it's not possible to recognize the load
2506   // fold cause it has two uses through a bitcast. One use disappears at isel
2507   // time and the fold opportunity reappears.
2508   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2509             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2510 }
2511
2512 let Predicates = [HasSSE2] in {
2513   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2514   // problem is during lowering, where it's not possible to recognize the load
2515   // fold cause it has two uses through a bitcast. One use disappears at isel
2516   // time and the fold opportunity reappears.
2517   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2518             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2519 }
2520
2521 //===----------------------------------------------------------------------===//
2522 // SSE 1 & 2 - Extract Floating-Point Sign mask
2523 //===----------------------------------------------------------------------===//
2524
2525 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2526 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2527                                 Domain d> {
2528   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2529                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2530                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2531   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2532                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2533                 IIC_SSE_MOVMSK, d>, REX_W;
2534 }
2535
2536 let Predicates = [HasAVX] in {
2537   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2538                                         "movmskps", SSEPackedSingle>, TB, VEX;
2539   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2540                                         "movmskpd", SSEPackedDouble>, TB,
2541                                         OpSize, VEX;
2542   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2543                                         "movmskps", SSEPackedSingle>, TB, VEX;
2544   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2545                                         "movmskpd", SSEPackedDouble>, TB,
2546                                         OpSize, VEX;
2547
2548   def : Pat<(i32 (X86fgetsign FR32:$src)),
2549             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2550   def : Pat<(i64 (X86fgetsign FR32:$src)),
2551             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2552   def : Pat<(i32 (X86fgetsign FR64:$src)),
2553             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2554   def : Pat<(i64 (X86fgetsign FR64:$src)),
2555             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2556
2557   // Assembler Only
2558   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2559              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2560              SSEPackedSingle>, TB, VEX;
2561   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2562              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2563              SSEPackedDouble>, TB,
2564              OpSize, VEX;
2565   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2566              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2567              SSEPackedSingle>, TB, VEX;
2568   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2569              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2570              SSEPackedDouble>, TB,
2571              OpSize, VEX;
2572 }
2573
2574 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2575                                      SSEPackedSingle>, TB;
2576 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2577                                      SSEPackedDouble>, TB, OpSize;
2578
2579 def : Pat<(i32 (X86fgetsign FR32:$src)),
2580           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2581       Requires<[HasSSE1]>;
2582 def : Pat<(i64 (X86fgetsign FR32:$src)),
2583           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2584       Requires<[HasSSE1]>;
2585 def : Pat<(i32 (X86fgetsign FR64:$src)),
2586           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2587       Requires<[HasSSE2]>;
2588 def : Pat<(i64 (X86fgetsign FR64:$src)),
2589           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2590       Requires<[HasSSE2]>;
2591
2592 //===---------------------------------------------------------------------===//
2593 // SSE2 - Packed Integer Logical Instructions
2594 //===---------------------------------------------------------------------===//
2595
2596 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2597
2598 /// PDI_binop_rm - Simple SSE2 binary operator.
2599 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2600                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2601                         X86MemOperand x86memop,
2602                         OpndItins itins,
2603                         bit IsCommutable = 0,
2604                         bit Is2Addr = 1> {
2605   let isCommutable = IsCommutable in
2606   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2607        (ins RC:$src1, RC:$src2),
2608        !if(Is2Addr,
2609            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2610            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2611        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2612   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2613        (ins RC:$src1, x86memop:$src2),
2614        !if(Is2Addr,
2615            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2616            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2617        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2618                                      (bitconvert (memop_frag addr:$src2)))))],
2619                                      itins.rm>;
2620 }
2621 } // ExeDomain = SSEPackedInt
2622
2623 // These are ordered here for pattern ordering requirements with the fp versions
2624
2625 let Predicates = [HasAVX] in {
2626 defm VPAND : PDI_binop_rm<0xDB, "vpand", and, v2i64, VR128, memopv2i64,
2627                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2628 defm VPOR  : PDI_binop_rm<0xEB, "vpor" , or, v2i64, VR128, memopv2i64,
2629                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2630 defm VPXOR : PDI_binop_rm<0xEF, "vpxor", xor, v2i64, VR128, memopv2i64,
2631                           i128mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2632 defm VPANDN : PDI_binop_rm<0xDF, "vpandn", X86andnp, v2i64, VR128, memopv2i64,
2633                           i128mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2634 }
2635
2636 let Constraints = "$src1 = $dst" in {
2637 defm PAND : PDI_binop_rm<0xDB, "pand", and, v2i64, VR128, memopv2i64,
2638                          i128mem, SSE_BIT_ITINS_P, 1>;
2639 defm POR  : PDI_binop_rm<0xEB, "por" , or, v2i64, VR128, memopv2i64,
2640                          i128mem, SSE_BIT_ITINS_P, 1>;
2641 defm PXOR : PDI_binop_rm<0xEF, "pxor", xor, v2i64, VR128, memopv2i64,
2642                          i128mem, SSE_BIT_ITINS_P, 1>;
2643 defm PANDN : PDI_binop_rm<0xDF, "pandn", X86andnp, v2i64, VR128, memopv2i64,
2644                           i128mem, SSE_BIT_ITINS_P, 0>;
2645 } // Constraints = "$src1 = $dst"
2646
2647 let Predicates = [HasAVX2] in {
2648 defm VPANDY : PDI_binop_rm<0xDB, "vpand", and, v4i64, VR256, memopv4i64,
2649                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2650 defm VPORY  : PDI_binop_rm<0xEB, "vpor", or, v4i64, VR256, memopv4i64,
2651                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2652 defm VPXORY : PDI_binop_rm<0xEF, "vpxor", xor, v4i64, VR256, memopv4i64,
2653                            i256mem, SSE_BIT_ITINS_P, 1, 0>, VEX_4V;
2654 defm VPANDNY : PDI_binop_rm<0xDF, "vpandn", X86andnp, v4i64, VR256, memopv4i64,
2655                             i256mem, SSE_BIT_ITINS_P, 0, 0>, VEX_4V;
2656 }
2657
2658 //===----------------------------------------------------------------------===//
2659 // SSE 1 & 2 - Logical Instructions
2660 //===----------------------------------------------------------------------===//
2661
2662 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2663 ///
2664 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2665                                        SDNode OpNode, OpndItins itins> {
2666   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2667               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2668               TB, VEX_4V;
2669
2670   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2671         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2672         TB, OpSize, VEX_4V;
2673
2674   let Constraints = "$src1 = $dst" in {
2675     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2676                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2677                 TB;
2678
2679     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2680                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2681                 TB, OpSize;
2682   }
2683 }
2684
2685 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2686 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2687               SSE_BIT_ITINS_P>;
2688 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2689               SSE_BIT_ITINS_P>;
2690 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2691               SSE_BIT_ITINS_P>;
2692
2693 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2694   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2695                 SSE_BIT_ITINS_P>;
2696
2697 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2698 ///
2699 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2700                                    SDNode OpNode> {
2701   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2702   // are all promoted to v2i64, and the patterns are covered by the int
2703   // version. This is needed in SSE only, because v2i64 isn't supported on
2704   // SSE1, but only on SSE2.
2705   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2706        !strconcat(OpcodeStr, "ps"), f128mem, [],
2707        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2708                                  (memopv2i64 addr:$src2)))], 0, 1>, TB, VEX_4V;
2709
2710   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2711        !strconcat(OpcodeStr, "pd"), f128mem,
2712        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2713                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2714        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2715                                  (memopv2i64 addr:$src2)))], 0>,
2716                                                  TB, OpSize, VEX_4V;
2717   let Constraints = "$src1 = $dst" in {
2718     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2719          !strconcat(OpcodeStr, "ps"), f128mem,
2720          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2721          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2722                                    (memopv2i64 addr:$src2)))]>, TB;
2723
2724     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2725          !strconcat(OpcodeStr, "pd"), f128mem,
2726          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2727                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2728          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2729                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2730   }
2731 }
2732
2733 /// sse12_fp_packed_logical_y - AVX 256-bit SSE 1 & 2 logical ops forms
2734 ///
2735 multiclass sse12_fp_packed_logical_y<bits<8> opc, string OpcodeStr,
2736                                      SDNode OpNode> {
2737     defm PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2738           !strconcat(OpcodeStr, "ps"), f256mem,
2739           [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2740           [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2741                                     (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V;
2742
2743     defm PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2744           !strconcat(OpcodeStr, "pd"), f256mem,
2745           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2746                                     (bc_v4i64 (v4f64 VR256:$src2))))],
2747           [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2748                                     (memopv4i64 addr:$src2)))], 0>,
2749                                     TB, OpSize, VEX_4V;
2750 }
2751
2752 // AVX 256-bit packed logical ops forms
2753 defm VAND  : sse12_fp_packed_logical_y<0x54, "and", and>;
2754 defm VOR   : sse12_fp_packed_logical_y<0x56, "or", or>;
2755 defm VXOR  : sse12_fp_packed_logical_y<0x57, "xor", xor>;
2756 defm VANDN : sse12_fp_packed_logical_y<0x55, "andn", X86andnp>;
2757
2758 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2759 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2760 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2761 let isCommutable = 0 in
2762   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2763
2764 //===----------------------------------------------------------------------===//
2765 // SSE 1 & 2 - Arithmetic Instructions
2766 //===----------------------------------------------------------------------===//
2767
2768 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2769 /// vector forms.
2770 ///
2771 /// In addition, we also have a special variant of the scalar form here to
2772 /// represent the associated intrinsic operation.  This form is unlike the
2773 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2774 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2775 ///
2776 /// These three forms can each be reg+reg or reg+mem.
2777 ///
2778
2779 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2780 /// classes below
2781 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2782                                   SizeItins itins,
2783                                   bit Is2Addr = 1> {
2784   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2785                             OpNode, FR32, f32mem,
2786                             itins.s, Is2Addr>, XS;
2787   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2788                             OpNode, FR64, f64mem,
2789                             itins.d, Is2Addr>, XD;
2790 }
2791
2792 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
2793                                    SizeItins itins,
2794                                    bit Is2Addr = 1> {
2795   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2796               v4f32, f128mem, memopv4f32, SSEPackedSingle, itins.s, Is2Addr>,
2797               TB;
2798   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2799               v2f64, f128mem, memopv2f64, SSEPackedDouble, itins.d, Is2Addr>,
2800               TB, OpSize;
2801 }
2802
2803 multiclass basic_sse12_fp_binop_p_y<bits<8> opc, string OpcodeStr,
2804                                     SDNode OpNode,
2805                                     SizeItins itins> {
2806   defm PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR256,
2807                 v8f32, f256mem, memopv8f32, SSEPackedSingle, itins.s, 0>,
2808                 TB;
2809   defm PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR256,
2810                 v4f64, f256mem, memopv4f64, SSEPackedDouble, itins.d, 0>,
2811                 TB, OpSize;
2812 }
2813
2814 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2815                                       SizeItins itins,
2816                                       bit Is2Addr = 1> {
2817   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2818      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2819      itins.s, Is2Addr>, XS;
2820   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2821      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2822      itins.d, Is2Addr>, XD;
2823 }
2824
2825 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2826                                       SizeItins itins,
2827                                       bit Is2Addr = 1> {
2828   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2829      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2830                               SSEPackedSingle, itins.s, Is2Addr>,
2831                               TB;
2832
2833   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2834      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2835                               SSEPackedDouble, itins.d, Is2Addr>,
2836                               TB, OpSize;
2837 }
2838
2839 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2840                                         SizeItins itins> {
2841   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2842      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2843       SSEPackedSingle, itins.s, 0>, TB;
2844
2845   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2846      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2847       SSEPackedDouble, itins.d, 0>, TB, OpSize;
2848 }
2849
2850 // Binary Arithmetic instructions
2851 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2852             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2853               VEX_4V, VEX_LIG;
2854 defm VADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P, 0>,
2855             basic_sse12_fp_binop_p_y<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2856               VEX_4V;
2857 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2858             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2859               VEX_4V, VEX_LIG;
2860 defm VMUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P, 0>,
2861             basic_sse12_fp_binop_p_y<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2862               VEX_4V;
2863
2864 let isCommutable = 0 in {
2865   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2866               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2867                 VEX_4V, VEX_LIG;
2868   defm VSUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P, 0>,
2869               basic_sse12_fp_binop_p_y<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2870                 VEX_4V;
2871   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2872               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2873                 VEX_4V, VEX_LIG;
2874   defm VDIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_ALU_ITINS_P, 0>,
2875               basic_sse12_fp_binop_p_y<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2876                 VEX_4V;
2877   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2878               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2879                 VEX_4V, VEX_LIG;
2880   defm VMAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P, 0>,
2881               basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2882               basic_sse12_fp_binop_p_y<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2883               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2884                 VEX_4V;
2885   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2886               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2887                 VEX_4V, VEX_LIG;
2888   defm VMIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P, 0>,
2889               basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2890               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2891               basic_sse12_fp_binop_p_y<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2892                 VEX_4V;
2893 }
2894
2895 let Constraints = "$src1 = $dst" in {
2896   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2897              basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>,
2898              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2899   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2900              basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>,
2901              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2902
2903   let isCommutable = 0 in {
2904     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2905                basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>,
2906                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2907     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2908                basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>,
2909                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2910     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2911                basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>,
2912                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2913                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2914     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2915                basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>,
2916                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2917                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2918   }
2919 }
2920
2921 let isCommutable = 1, isCodeGenOnly = 1 in {
2922   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2923        VEX_4V, VEX_LIG;
2924   defm VMAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P, 0>,
2925        basic_sse12_fp_binop_p_y<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>, VEX_4V;
2926   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2927        VEX_4V, VEX_LIG;
2928   defm VMINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P, 0>,
2929        basic_sse12_fp_binop_p_y<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>, VEX_4V;
2930   let Constraints = "$src1 = $dst" in {
2931     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>,
2932          basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2933     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>,
2934          basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2935   }
2936 }
2937
2938 /// Unop Arithmetic
2939 /// In addition, we also have a special variant of the scalar form here to
2940 /// represent the associated intrinsic operation.  This form is unlike the
2941 /// plain scalar form, in that it takes an entire vector (instead of a
2942 /// scalar) and leaves the top elements undefined.
2943 ///
2944 /// And, we have a special variant form for a full-vector intrinsic form.
2945
2946 def SSE_SQRTP : OpndItins<
2947   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2948 >;
2949
2950 def SSE_SQRTS : OpndItins<
2951   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2952 >;
2953
2954 def SSE_RCPP : OpndItins<
2955   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2956 >;
2957
2958 def SSE_RCPS : OpndItins<
2959   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2960 >;
2961
2962 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2963 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2964                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2965   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2966                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2967                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2968   // For scalar unary operations, fold a load into the operation
2969   // only in OptForSize mode. It eliminates an instruction, but it also
2970   // eliminates a whole-register clobber (the load), so it introduces a
2971   // partial register update condition.
2972   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
2973                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2974                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
2975             Requires<[HasSSE1, OptForSize]>;
2976   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2977                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2978                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
2979   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
2980                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2981                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
2982 }
2983
2984 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
2985 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
2986   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
2987                 !strconcat(OpcodeStr,
2988                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2989   let mayLoad = 1 in {
2990   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
2991                 !strconcat(OpcodeStr,
2992                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2993   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
2994                 (ins VR128:$src1, ssmem:$src2),
2995                 !strconcat(OpcodeStr,
2996                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2997   }
2998 }
2999
3000 /// sse1_fp_unop_p - SSE1 unops in packed form.
3001 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3002                           OpndItins itins> {
3003   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3004               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3005               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3006   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3007                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3008                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3009 }
3010
3011 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3012 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3013                             OpndItins itins> {
3014   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3015               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3016               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3017               itins.rr>;
3018   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3019                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3020                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3021                 itins.rm>;
3022 }
3023
3024 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3025 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3026                               Intrinsic V4F32Int, OpndItins itins> {
3027   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3028                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3029                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3030                     itins.rr>;
3031   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3032                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3033                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3034                     itins.rm>;
3035 }
3036
3037 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3038 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3039                                 Intrinsic V4F32Int, OpndItins itins> {
3040   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3041                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3042                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3043                     itins.rr>;
3044   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3045                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3046                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3047                     itins.rm>;
3048 }
3049
3050 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3051 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3052                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3053   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3054                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3055                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3056   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3057   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3058                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3059                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3060             Requires<[HasSSE2, OptForSize]>;
3061   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3062                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3063                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3064   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3065                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3066                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3067 }
3068
3069 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3070 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3071   let neverHasSideEffects = 1 in {
3072   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3073                !strconcat(OpcodeStr,
3074                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3075   let mayLoad = 1 in
3076   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3077                !strconcat(OpcodeStr,
3078                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3079   }
3080   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3081                (ins VR128:$src1, sdmem:$src2),
3082                !strconcat(OpcodeStr,
3083                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3084 }
3085
3086 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3087 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3088                           SDNode OpNode, OpndItins itins> {
3089   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3090               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3091               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3092   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3093                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3094                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3095 }
3096
3097 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3098 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3099                           OpndItins itins> {
3100   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3101               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3102               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3103               itins.rr>;
3104   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3105                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3106                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3107                 itins.rm>;
3108 }
3109
3110 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3111 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3112                               Intrinsic V2F64Int, OpndItins itins> {
3113   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3114                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3115                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3116                     itins.rr>;
3117   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3118                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3119                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3120                     itins.rm>;
3121 }
3122
3123 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3124 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3125                                 Intrinsic V2F64Int, OpndItins itins> {
3126   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3127                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3128                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3129                     itins.rr>;
3130   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3131                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3132                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3133                     itins.rm>;
3134 }
3135
3136 let Predicates = [HasAVX] in {
3137   // Square root.
3138   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3139                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3140
3141   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3142                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3143                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3144                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3145                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3146                                    SSE_SQRTP>,
3147                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3148                                     SSE_SQRTP>,
3149                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3150                                     SSE_SQRTP>,
3151                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3152                                     SSE_SQRTP>,
3153                 VEX;
3154
3155   // Reciprocal approximations. Note that these typically require refinement
3156   // in order to obtain suitable precision.
3157   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3158   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3159                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3160                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3161                                     SSE_SQRTP>,
3162                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3163                                     SSE_SQRTP>, VEX;
3164
3165   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3166   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3167                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3168                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3169                                     SSE_RCPP>,
3170                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3171                                     SSE_RCPP>, VEX;
3172 }
3173
3174 let AddedComplexity = 1 in {
3175 def : Pat<(f32 (fsqrt FR32:$src)),
3176           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3177 def : Pat<(f32 (fsqrt (load addr:$src))),
3178           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3179           Requires<[HasAVX, OptForSize]>;
3180 def : Pat<(f64 (fsqrt FR64:$src)),
3181           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3182 def : Pat<(f64 (fsqrt (load addr:$src))),
3183           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3184           Requires<[HasAVX, OptForSize]>;
3185
3186 def : Pat<(f32 (X86frsqrt FR32:$src)),
3187           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3188 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3189           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3190           Requires<[HasAVX, OptForSize]>;
3191
3192 def : Pat<(f32 (X86frcp FR32:$src)),
3193           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3194 def : Pat<(f32 (X86frcp (load addr:$src))),
3195           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3196           Requires<[HasAVX, OptForSize]>;
3197 }
3198
3199 let Predicates = [HasAVX], AddedComplexity = 1 in {
3200   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3201             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3202                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3203                               VR128)>;
3204   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3205             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3206
3207   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3208             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3209                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3210                               VR128)>;
3211   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3212             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3213
3214   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3215             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3216                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3217                               VR128)>;
3218   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3219             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3220
3221   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3222             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3223                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3224                               VR128)>;
3225   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3226             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3227 }
3228
3229 // Square root.
3230 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3231                             SSE_SQRTS>,
3232              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3233              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3234              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3235                             SSE_SQRTS>,
3236              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3237              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3238
3239 // Reciprocal approximations. Note that these typically require refinement
3240 // in order to obtain suitable precision.
3241 defm RSQRT : sse1_fp_unop_s<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3242                             SSE_SQRTS>,
3243              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3244              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3245                             SSE_SQRTS>;
3246 defm RCP   : sse1_fp_unop_s<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3247                             SSE_RCPS>,
3248              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3249              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3250
3251 // There is no f64 version of the reciprocal approximation instructions.
3252
3253 //===----------------------------------------------------------------------===//
3254 // SSE 1 & 2 - Non-temporal stores
3255 //===----------------------------------------------------------------------===//
3256
3257 let AddedComplexity = 400 in { // Prefer non-temporal versions
3258   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3259                        (ins f128mem:$dst, VR128:$src),
3260                        "movntps\t{$src, $dst|$dst, $src}",
3261                        [(alignednontemporalstore (v4f32 VR128:$src),
3262                                                  addr:$dst)],
3263                                                  IIC_SSE_MOVNT>, VEX;
3264   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3265                        (ins f128mem:$dst, VR128:$src),
3266                        "movntpd\t{$src, $dst|$dst, $src}",
3267                        [(alignednontemporalstore (v2f64 VR128:$src),
3268                                                  addr:$dst)],
3269                                                  IIC_SSE_MOVNT>, VEX;
3270
3271   let ExeDomain = SSEPackedInt in
3272   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3273                            (ins f128mem:$dst, VR128:$src),
3274                            "movntdq\t{$src, $dst|$dst, $src}",
3275                            [(alignednontemporalstore (v2i64 VR128:$src),
3276                                                      addr:$dst)],
3277                                                      IIC_SSE_MOVNT>, VEX;
3278
3279   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3280             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3281
3282   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3283                        (ins f256mem:$dst, VR256:$src),
3284                        "movntps\t{$src, $dst|$dst, $src}",
3285                        [(alignednontemporalstore (v8f32 VR256:$src),
3286                                                  addr:$dst)],
3287                                                  IIC_SSE_MOVNT>, VEX;
3288   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3289                        (ins f256mem:$dst, VR256:$src),
3290                        "movntpd\t{$src, $dst|$dst, $src}",
3291                        [(alignednontemporalstore (v4f64 VR256:$src),
3292                                                  addr:$dst)],
3293                                                  IIC_SSE_MOVNT>, VEX;
3294   let ExeDomain = SSEPackedInt in
3295   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3296                       (ins f256mem:$dst, VR256:$src),
3297                       "movntdq\t{$src, $dst|$dst, $src}",
3298                       [(alignednontemporalstore (v4i64 VR256:$src),
3299                                                 addr:$dst)],
3300                                                 IIC_SSE_MOVNT>, VEX;
3301 }
3302
3303 let AddedComplexity = 400 in { // Prefer non-temporal versions
3304 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3305                     "movntps\t{$src, $dst|$dst, $src}",
3306                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3307                     IIC_SSE_MOVNT>;
3308 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3309                     "movntpd\t{$src, $dst|$dst, $src}",
3310                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3311                     IIC_SSE_MOVNT>;
3312
3313 let ExeDomain = SSEPackedInt in
3314 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3315                     "movntdq\t{$src, $dst|$dst, $src}",
3316                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3317                     IIC_SSE_MOVNT>;
3318
3319 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3320           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasSSE2]>;
3321
3322 // There is no AVX form for instructions below this point
3323 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3324                  "movnti{l}\t{$src, $dst|$dst, $src}",
3325                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3326                  IIC_SSE_MOVNT>,
3327                TB, Requires<[HasSSE2]>;
3328 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3329                      "movnti{q}\t{$src, $dst|$dst, $src}",
3330                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3331                      IIC_SSE_MOVNT>,
3332                   TB, Requires<[HasSSE2]>;
3333 }
3334
3335 //===----------------------------------------------------------------------===//
3336 // SSE 1 & 2 - Prefetch and memory fence
3337 //===----------------------------------------------------------------------===//
3338
3339 // Prefetch intrinsic.
3340 let Predicates = [HasSSE1] in {
3341 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3342     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3343     IIC_SSE_PREFETCH>, TB;
3344 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3345     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3346     IIC_SSE_PREFETCH>, TB;
3347 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3348     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3349     IIC_SSE_PREFETCH>, TB;
3350 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3351     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3352     IIC_SSE_PREFETCH>, TB;
3353 }
3354
3355 // Flush cache
3356 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3357                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3358                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3359
3360 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3361 // was introduced with SSE2, it's backward compatible.
3362 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3363
3364 // Load, store, and memory fence
3365 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3366                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3367                TB, Requires<[HasSSE1]>;
3368 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3369                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3370                TB, Requires<[HasSSE2]>;
3371 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3372                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3373                TB, Requires<[HasSSE2]>;
3374
3375 def : Pat<(X86SFence), (SFENCE)>;
3376 def : Pat<(X86LFence), (LFENCE)>;
3377 def : Pat<(X86MFence), (MFENCE)>;
3378
3379 //===----------------------------------------------------------------------===//
3380 // SSE 1 & 2 - Load/Store XCSR register
3381 //===----------------------------------------------------------------------===//
3382
3383 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3384                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3385                   IIC_SSE_LDMXCSR>, VEX;
3386 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3387                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3388                   IIC_SSE_STMXCSR>, VEX;
3389
3390 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3391                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3392                   IIC_SSE_LDMXCSR>;
3393 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3394                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3395                   IIC_SSE_STMXCSR>;
3396
3397 //===---------------------------------------------------------------------===//
3398 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3399 //===---------------------------------------------------------------------===//
3400
3401 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3402
3403 let neverHasSideEffects = 1 in {
3404 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3405                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3406                     VEX;
3407 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3408                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3409                     VEX;
3410 }
3411 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3412                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3413                     VEX;
3414 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3415                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3416                     VEX;
3417
3418 // For Disassembler
3419 let isCodeGenOnly = 1 in {
3420 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3421                         "movdqa\t{$src, $dst|$dst, $src}", [],
3422                         IIC_SSE_MOVA_P_RR>,
3423                         VEX;
3424 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3425                         "movdqa\t{$src, $dst|$dst, $src}", [],
3426                         IIC_SSE_MOVA_P_RR>,
3427                         VEX;
3428 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3429                         "movdqu\t{$src, $dst|$dst, $src}", [],
3430                         IIC_SSE_MOVU_P_RR>,
3431                         VEX;
3432 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3433                         "movdqu\t{$src, $dst|$dst, $src}", [],
3434                         IIC_SSE_MOVU_P_RR>,
3435                         VEX;
3436 }
3437
3438 let canFoldAsLoad = 1, mayLoad = 1 in {
3439 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3440                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3441                    VEX;
3442 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3443                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3444                    VEX;
3445 let Predicates = [HasAVX] in {
3446   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3447                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3448                     XS, VEX;
3449   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3450                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3451                     XS, VEX;
3452 }
3453 }
3454
3455 let mayStore = 1 in {
3456 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3457                      (ins i128mem:$dst, VR128:$src),
3458                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3459                      VEX;
3460 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3461                      (ins i256mem:$dst, VR256:$src),
3462                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3463                      VEX;
3464 let Predicates = [HasAVX] in {
3465 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3466                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3467                   XS, VEX;
3468 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3469                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3470                   XS, VEX;
3471 }
3472 }
3473
3474 let neverHasSideEffects = 1 in
3475 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3476                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3477
3478 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3479                    "movdqu\t{$src, $dst|$dst, $src}",
3480                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3481
3482 // For Disassembler
3483 let isCodeGenOnly = 1 in {
3484 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3485                        "movdqa\t{$src, $dst|$dst, $src}", [],
3486                        IIC_SSE_MOVA_P_RR>;
3487
3488 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3489                        "movdqu\t{$src, $dst|$dst, $src}",
3490                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[HasSSE2]>;
3491 }
3492
3493 let canFoldAsLoad = 1, mayLoad = 1 in {
3494 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3495                    "movdqa\t{$src, $dst|$dst, $src}",
3496                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3497                    IIC_SSE_MOVA_P_RM>;
3498 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3499                    "movdqu\t{$src, $dst|$dst, $src}",
3500                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3501                    IIC_SSE_MOVU_P_RM>,
3502                  XS, Requires<[HasSSE2]>;
3503 }
3504
3505 let mayStore = 1 in {
3506 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3507                    "movdqa\t{$src, $dst|$dst, $src}",
3508                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3509                    IIC_SSE_MOVA_P_MR>;
3510 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3511                    "movdqu\t{$src, $dst|$dst, $src}",
3512                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3513                    IIC_SSE_MOVU_P_MR>,
3514                  XS, Requires<[HasSSE2]>;
3515 }
3516
3517 // Intrinsic forms of MOVDQU load and store
3518 def VMOVDQUmr_Int : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3519                        "vmovdqu\t{$src, $dst|$dst, $src}",
3520                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3521                        IIC_SSE_MOVU_P_MR>,
3522                      XS, VEX, Requires<[HasAVX]>;
3523
3524 def MOVDQUmr_Int :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3525                        "movdqu\t{$src, $dst|$dst, $src}",
3526                        [(int_x86_sse2_storeu_dq addr:$dst, VR128:$src)],
3527                        IIC_SSE_MOVU_P_MR>,
3528                      XS, Requires<[HasSSE2]>;
3529
3530 } // ExeDomain = SSEPackedInt
3531
3532 let Predicates = [HasAVX] in {
3533   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3534             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3535 }
3536
3537 //===---------------------------------------------------------------------===//
3538 // SSE2 - Packed Integer Arithmetic Instructions
3539 //===---------------------------------------------------------------------===//
3540
3541 def SSE_PMADD : OpndItins<
3542   IIC_SSE_PMADD, IIC_SSE_PMADD
3543 >;
3544
3545 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3546
3547 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3548                             RegisterClass RC, PatFrag memop_frag,
3549                             X86MemOperand x86memop,
3550                             OpndItins itins,
3551                             bit IsCommutable = 0,
3552                             bit Is2Addr = 1> {
3553   let isCommutable = IsCommutable in
3554   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3555        (ins RC:$src1, RC:$src2),
3556        !if(Is2Addr,
3557            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3558            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3559        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3560   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3561        (ins RC:$src1, x86memop:$src2),
3562        !if(Is2Addr,
3563            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3564            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3565        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3566        itins.rm>;
3567 }
3568
3569 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3570                          string OpcodeStr, SDNode OpNode,
3571                          SDNode OpNode2, RegisterClass RC,
3572                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3573                          ShiftOpndItins itins,
3574                          bit Is2Addr = 1> {
3575   // src2 is always 128-bit
3576   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3577        (ins RC:$src1, VR128:$src2),
3578        !if(Is2Addr,
3579            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3580            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3581        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3582         itins.rr>;
3583   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3584        (ins RC:$src1, i128mem:$src2),
3585        !if(Is2Addr,
3586            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3587            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3588        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3589                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3590   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3591        (ins RC:$src1, i32i8imm:$src2),
3592        !if(Is2Addr,
3593            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3594            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3595        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3596 }
3597
3598 /// PDI_binop_rm - Simple SSE2 binary operator with different src and dst types
3599 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3600                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3601                          PatFrag memop_frag, X86MemOperand x86memop,
3602                          OpndItins itins,
3603                          bit IsCommutable = 0, bit Is2Addr = 1> {
3604   let isCommutable = IsCommutable in
3605   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3606        (ins RC:$src1, RC:$src2),
3607        !if(Is2Addr,
3608            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3609            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3610        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3611   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3612        (ins RC:$src1, x86memop:$src2),
3613        !if(Is2Addr,
3614            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3615            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3616        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3617                                      (bitconvert (memop_frag addr:$src2)))))]>;
3618 }
3619 } // ExeDomain = SSEPackedInt
3620
3621 // 128-bit Integer Arithmetic
3622
3623 let Predicates = [HasAVX] in {
3624 defm VPADDB  : PDI_binop_rm<0xFC, "vpaddb", add, v16i8, VR128, memopv2i64,
3625                             i128mem, SSE_INTALU_ITINS_P, 1, 0 /*3addr*/>,
3626                             VEX_4V;
3627 defm VPADDW  : PDI_binop_rm<0xFD, "vpaddw", add, v8i16, VR128, memopv2i64,
3628                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3629 defm VPADDD  : PDI_binop_rm<0xFE, "vpaddd", add, v4i32, VR128, memopv2i64,
3630                             i128mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3631 defm VPADDQ  : PDI_binop_rm<0xD4, "vpaddq", add, v2i64, VR128, memopv2i64,
3632                             i128mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3633 defm VPMULLW : PDI_binop_rm<0xD5, "vpmullw", mul, v8i16, VR128, memopv2i64,
3634                             i128mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3635 defm VPSUBB : PDI_binop_rm<0xF8, "vpsubb", sub, v16i8, VR128, memopv2i64,
3636                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3637 defm VPSUBW : PDI_binop_rm<0xF9, "vpsubw", sub, v8i16, VR128, memopv2i64,
3638                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3639 defm VPSUBD : PDI_binop_rm<0xFA, "vpsubd", sub, v4i32, VR128, memopv2i64,
3640                             i128mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3641 defm VPSUBQ : PDI_binop_rm<0xFB, "vpsubq", sub, v2i64, VR128, memopv2i64,
3642                             i128mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3643 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3644                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3645                               VEX_4V;
3646
3647 // Intrinsic forms
3648 defm VPSUBSB  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_sse2_psubs_b,
3649                                  VR128, memopv2i64, i128mem,
3650                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3651 defm VPSUBSW  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_sse2_psubs_w,
3652                                  VR128, memopv2i64, i128mem,
3653                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3654 defm VPSUBUSB : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_sse2_psubus_b,
3655                                  VR128, memopv2i64, i128mem,
3656                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3657 defm VPSUBUSW : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_sse2_psubus_w,
3658                                  VR128, memopv2i64, i128mem,
3659                                  SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3660 defm VPADDSB  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_sse2_padds_b,
3661                                  VR128, memopv2i64, i128mem,
3662                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3663 defm VPADDSW  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_sse2_padds_w,
3664                                  VR128, memopv2i64, i128mem,
3665                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3666 defm VPADDUSB : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_sse2_paddus_b,
3667                                  VR128, memopv2i64, i128mem,
3668                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3669 defm VPADDUSW : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_sse2_paddus_w,
3670                                  VR128, memopv2i64, i128mem,
3671                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3672 defm VPMULHUW : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_sse2_pmulhu_w,
3673                                  VR128, memopv2i64, i128mem,
3674                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3675 defm VPMULHW  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_sse2_pmulh_w,
3676                                  VR128, memopv2i64, i128mem,
3677                                  SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3678 defm VPMADDWD : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_sse2_pmadd_wd,
3679                                  VR128, memopv2i64, i128mem,
3680                                  SSE_PMADD, 1, 0>, VEX_4V;
3681 defm VPAVGB   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_sse2_pavg_b,
3682                                  VR128, memopv2i64, i128mem,
3683                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3684 defm VPAVGW   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_sse2_pavg_w,
3685                                  VR128, memopv2i64, i128mem,
3686                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3687 defm VPMINUB  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_sse2_pminu_b,
3688                                  VR128, memopv2i64, i128mem,
3689                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3690 defm VPMINSW  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_sse2_pmins_w,
3691                                  VR128, memopv2i64, i128mem,
3692                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3693 defm VPMAXUB  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_sse2_pmaxu_b,
3694                                  VR128, memopv2i64, i128mem,
3695                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3696 defm VPMAXSW  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_sse2_pmaxs_w,
3697                                  VR128, memopv2i64, i128mem,
3698                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3699 defm VPSADBW  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_sse2_psad_bw,
3700                                  VR128, memopv2i64, i128mem,
3701                                  SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3702 }
3703
3704 let Predicates = [HasAVX2] in {
3705 defm VPADDBY  : PDI_binop_rm<0xFC, "vpaddb", add, v32i8, VR256, memopv4i64,
3706                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3707 defm VPADDWY  : PDI_binop_rm<0xFD, "vpaddw", add, v16i16, VR256, memopv4i64,
3708                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3709 defm VPADDDY  : PDI_binop_rm<0xFE, "vpaddd", add, v8i32, VR256, memopv4i64,
3710                              i256mem, SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3711 defm VPADDQY  : PDI_binop_rm<0xD4, "vpaddq", add, v4i64, VR256, memopv4i64,
3712                              i256mem, SSE_INTALUQ_ITINS_P, 1, 0>, VEX_4V;
3713 defm VPMULLWY : PDI_binop_rm<0xD5, "vpmullw", mul, v16i16, VR256, memopv4i64,
3714                              i256mem, SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3715 defm VPSUBBY  : PDI_binop_rm<0xF8, "vpsubb", sub, v32i8, VR256, memopv4i64,
3716                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3717 defm VPSUBWY  : PDI_binop_rm<0xF9, "vpsubw", sub, v16i16,VR256, memopv4i64,
3718                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3719 defm VPSUBDY  : PDI_binop_rm<0xFA, "vpsubd", sub, v8i32, VR256, memopv4i64,
3720                              i256mem, SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3721 defm VPSUBQY  : PDI_binop_rm<0xFB, "vpsubq", sub, v4i64, VR256, memopv4i64,
3722                              i256mem, SSE_INTALUQ_ITINS_P, 0, 0>, VEX_4V;
3723 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3724                                VR256, memopv4i64, i256mem,
3725                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3726
3727 // Intrinsic forms
3728 defm VPSUBSBY  : PDI_binop_rm_int<0xE8, "vpsubsb" , int_x86_avx2_psubs_b,
3729                                   VR256, memopv4i64, i256mem,
3730                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3731 defm VPSUBSWY  : PDI_binop_rm_int<0xE9, "vpsubsw" , int_x86_avx2_psubs_w,
3732                                   VR256, memopv4i64, i256mem,
3733                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3734 defm VPSUBUSBY : PDI_binop_rm_int<0xD8, "vpsubusb", int_x86_avx2_psubus_b,
3735                                   VR256, memopv4i64, i256mem,
3736                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3737 defm VPSUBUSWY : PDI_binop_rm_int<0xD9, "vpsubusw", int_x86_avx2_psubus_w,
3738                                   VR256, memopv4i64, i256mem,
3739                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
3740 defm VPADDSBY  : PDI_binop_rm_int<0xEC, "vpaddsb" , int_x86_avx2_padds_b,
3741                                   VR256, memopv4i64, i256mem,
3742                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3743 defm VPADDSWY  : PDI_binop_rm_int<0xED, "vpaddsw" , int_x86_avx2_padds_w,
3744                                   VR256, memopv4i64, i256mem,
3745                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3746 defm VPADDUSBY : PDI_binop_rm_int<0xDC, "vpaddusb", int_x86_avx2_paddus_b,
3747                                   VR256, memopv4i64, i256mem,
3748                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3749 defm VPADDUSWY : PDI_binop_rm_int<0xDD, "vpaddusw", int_x86_avx2_paddus_w,
3750                                   VR256, memopv4i64, i256mem,
3751                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3752 defm VPMULHUWY : PDI_binop_rm_int<0xE4, "vpmulhuw", int_x86_avx2_pmulhu_w,
3753                                   VR256, memopv4i64, i256mem,
3754                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3755 defm VPMULHWY  : PDI_binop_rm_int<0xE5, "vpmulhw" , int_x86_avx2_pmulh_w,
3756                                   VR256, memopv4i64, i256mem,
3757                                   SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V;
3758 defm VPMADDWDY : PDI_binop_rm_int<0xF5, "vpmaddwd", int_x86_avx2_pmadd_wd,
3759                                   VR256, memopv4i64, i256mem,
3760                                   SSE_PMADD, 1, 0>, VEX_4V;
3761 defm VPAVGBY   : PDI_binop_rm_int<0xE0, "vpavgb", int_x86_avx2_pavg_b,
3762                                   VR256, memopv4i64, i256mem,
3763                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3764 defm VPAVGWY   : PDI_binop_rm_int<0xE3, "vpavgw", int_x86_avx2_pavg_w,
3765                                   VR256, memopv4i64, i256mem,
3766                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3767 defm VPMINUBY  : PDI_binop_rm_int<0xDA, "vpminub", int_x86_avx2_pminu_b,
3768                                   VR256, memopv4i64, i256mem,
3769                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3770 defm VPMINSWY  : PDI_binop_rm_int<0xEA, "vpminsw", int_x86_avx2_pmins_w,
3771                                   VR256, memopv4i64, i256mem,
3772                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3773 defm VPMAXUBY  : PDI_binop_rm_int<0xDE, "vpmaxub", int_x86_avx2_pmaxu_b,
3774                                   VR256, memopv4i64, i256mem,
3775                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3776 defm VPMAXSWY  : PDI_binop_rm_int<0xEE, "vpmaxsw", int_x86_avx2_pmaxs_w,
3777                                   VR256, memopv4i64, i256mem,
3778                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3779 defm VPSADBWY  : PDI_binop_rm_int<0xF6, "vpsadbw", int_x86_avx2_psad_bw,
3780                                   VR256, memopv4i64, i256mem,
3781                                   SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
3782 }
3783
3784 let Constraints = "$src1 = $dst" in {
3785 defm PADDB  : PDI_binop_rm<0xFC, "paddb", add, v16i8, VR128, memopv2i64,
3786                            i128mem, SSE_INTALU_ITINS_P, 1>;
3787 defm PADDW  : PDI_binop_rm<0xFD, "paddw", add, v8i16, VR128, memopv2i64,
3788                            i128mem, SSE_INTALU_ITINS_P, 1>;
3789 defm PADDD  : PDI_binop_rm<0xFE, "paddd", add, v4i32, VR128, memopv2i64,
3790                            i128mem, SSE_INTALU_ITINS_P, 1>;
3791 defm PADDQ  : PDI_binop_rm<0xD4, "paddq", add, v2i64, VR128, memopv2i64,
3792                            i128mem, SSE_INTALUQ_ITINS_P, 1>;
3793 defm PMULLW : PDI_binop_rm<0xD5, "pmullw", mul, v8i16, VR128, memopv2i64,
3794                            i128mem, SSE_INTMUL_ITINS_P, 1>;
3795 defm PSUBB : PDI_binop_rm<0xF8, "psubb", sub, v16i8, VR128, memopv2i64,
3796                           i128mem, SSE_INTALU_ITINS_P>;
3797 defm PSUBW : PDI_binop_rm<0xF9, "psubw", sub, v8i16, VR128, memopv2i64,
3798                           i128mem, SSE_INTALU_ITINS_P>;
3799 defm PSUBD : PDI_binop_rm<0xFA, "psubd", sub, v4i32, VR128, memopv2i64,
3800                           i128mem, SSE_INTALU_ITINS_P>;
3801 defm PSUBQ : PDI_binop_rm<0xFB, "psubq", sub, v2i64, VR128, memopv2i64,
3802                           i128mem, SSE_INTALUQ_ITINS_P>;
3803 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3804                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3805
3806 // Intrinsic forms
3807 defm PSUBSB  : PDI_binop_rm_int<0xE8, "psubsb" , int_x86_sse2_psubs_b,
3808                                 VR128, memopv2i64, i128mem,
3809                                 SSE_INTALU_ITINS_P>;
3810 defm PSUBSW  : PDI_binop_rm_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3811                                 VR128, memopv2i64, i128mem,
3812                                 SSE_INTALU_ITINS_P>;
3813 defm PSUBUSB : PDI_binop_rm_int<0xD8, "psubusb", int_x86_sse2_psubus_b,
3814                                 VR128, memopv2i64, i128mem,
3815                                 SSE_INTALU_ITINS_P>;
3816 defm PSUBUSW : PDI_binop_rm_int<0xD9, "psubusw", int_x86_sse2_psubus_w,
3817                                 VR128, memopv2i64, i128mem,
3818                                 SSE_INTALU_ITINS_P>;
3819 defm PADDSB  : PDI_binop_rm_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3820                                 VR128, memopv2i64, i128mem,
3821                                 SSE_INTALU_ITINS_P, 1>;
3822 defm PADDSW  : PDI_binop_rm_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3823                                 VR128, memopv2i64, i128mem,
3824                                 SSE_INTALU_ITINS_P, 1>;
3825 defm PADDUSB : PDI_binop_rm_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3826                                 VR128, memopv2i64, i128mem,
3827                                 SSE_INTALU_ITINS_P, 1>;
3828 defm PADDUSW : PDI_binop_rm_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3829                                 VR128, memopv2i64, i128mem,
3830                                 SSE_INTALU_ITINS_P, 1>;
3831 defm PMULHUW : PDI_binop_rm_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3832                                 VR128, memopv2i64, i128mem,
3833                                 SSE_INTMUL_ITINS_P, 1>;
3834 defm PMULHW  : PDI_binop_rm_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3835                                 VR128, memopv2i64, i128mem,
3836                                 SSE_INTMUL_ITINS_P, 1>;
3837 defm PMADDWD : PDI_binop_rm_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3838                                 VR128, memopv2i64, i128mem,
3839                                 SSE_PMADD, 1>;
3840 defm PAVGB   : PDI_binop_rm_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3841                                 VR128, memopv2i64, i128mem,
3842                                 SSE_INTALU_ITINS_P, 1>;
3843 defm PAVGW   : PDI_binop_rm_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3844                                 VR128, memopv2i64, i128mem,
3845                                 SSE_INTALU_ITINS_P, 1>;
3846 defm PMINUB  : PDI_binop_rm_int<0xDA, "pminub", int_x86_sse2_pminu_b,
3847                                 VR128, memopv2i64, i128mem,
3848                                 SSE_INTALU_ITINS_P, 1>;
3849 defm PMINSW  : PDI_binop_rm_int<0xEA, "pminsw", int_x86_sse2_pmins_w,
3850                                 VR128, memopv2i64, i128mem,
3851                                 SSE_INTALU_ITINS_P, 1>;
3852 defm PMAXUB  : PDI_binop_rm_int<0xDE, "pmaxub", int_x86_sse2_pmaxu_b,
3853                                 VR128, memopv2i64, i128mem,
3854                                 SSE_INTALU_ITINS_P, 1>;
3855 defm PMAXSW  : PDI_binop_rm_int<0xEE, "pmaxsw", int_x86_sse2_pmaxs_w,
3856                                 VR128, memopv2i64, i128mem,
3857                                 SSE_INTALU_ITINS_P, 1>;
3858 defm PSADBW  : PDI_binop_rm_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3859                                 VR128, memopv2i64, i128mem,
3860                                 SSE_INTALU_ITINS_P, 1>;
3861
3862 } // Constraints = "$src1 = $dst"
3863
3864 //===---------------------------------------------------------------------===//
3865 // SSE2 - Packed Integer Logical Instructions
3866 //===---------------------------------------------------------------------===//
3867
3868 let Predicates = [HasAVX] in {
3869 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3870                             VR128, v8i16, v8i16, bc_v8i16,
3871                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3872 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3873                             VR128, v4i32, v4i32, bc_v4i32,
3874                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3875 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3876                             VR128, v2i64, v2i64, bc_v2i64,
3877                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3878
3879 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3880                             VR128, v8i16, v8i16, bc_v8i16,
3881                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3882 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3883                             VR128, v4i32, v4i32, bc_v4i32,
3884                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3885 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3886                             VR128, v2i64, v2i64, bc_v2i64,
3887                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3888
3889 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3890                             VR128, v8i16, v8i16, bc_v8i16,
3891                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3892 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3893                             VR128, v4i32, v4i32, bc_v4i32,
3894                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3895
3896 let ExeDomain = SSEPackedInt in {
3897   // 128-bit logical shifts.
3898   def VPSLLDQri : PDIi8<0x73, MRM7r,
3899                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3900                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3901                     [(set VR128:$dst,
3902                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3903                     VEX_4V;
3904   def VPSRLDQri : PDIi8<0x73, MRM3r,
3905                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3906                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3907                     [(set VR128:$dst,
3908                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3909                     VEX_4V;
3910   // PSRADQri doesn't exist in SSE[1-3].
3911 }
3912 } // Predicates = [HasAVX]
3913
3914 let Predicates = [HasAVX2] in {
3915 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3916                              VR256, v16i16, v8i16, bc_v8i16,
3917                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3918 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3919                              VR256, v8i32, v4i32, bc_v4i32,
3920                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3921 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3922                              VR256, v4i64, v2i64, bc_v2i64,
3923                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3924
3925 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3926                              VR256, v16i16, v8i16, bc_v8i16,
3927                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3928 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3929                              VR256, v8i32, v4i32, bc_v4i32,
3930                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3931 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3932                              VR256, v4i64, v2i64, bc_v2i64,
3933                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3934
3935 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3936                              VR256, v16i16, v8i16, bc_v8i16,
3937                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3938 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3939                              VR256, v8i32, v4i32, bc_v4i32,
3940                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3941
3942 let ExeDomain = SSEPackedInt in {
3943   // 256-bit logical shifts.
3944   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3945                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3946                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3947                     [(set VR256:$dst,
3948                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3949                     VEX_4V;
3950   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3951                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3952                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3953                     [(set VR256:$dst,
3954                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3955                     VEX_4V;
3956   // PSRADQYri doesn't exist in SSE[1-3].
3957 }
3958 } // Predicates = [HasAVX2]
3959
3960 let Constraints = "$src1 = $dst" in {
3961 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3962                            VR128, v8i16, v8i16, bc_v8i16,
3963                            SSE_INTSHIFT_ITINS_P>;
3964 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3965                            VR128, v4i32, v4i32, bc_v4i32,
3966                            SSE_INTSHIFT_ITINS_P>;
3967 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3968                            VR128, v2i64, v2i64, bc_v2i64,
3969                            SSE_INTSHIFT_ITINS_P>;
3970
3971 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3972                            VR128, v8i16, v8i16, bc_v8i16,
3973                            SSE_INTSHIFT_ITINS_P>;
3974 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3975                            VR128, v4i32, v4i32, bc_v4i32,
3976                            SSE_INTSHIFT_ITINS_P>;
3977 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3978                            VR128, v2i64, v2i64, bc_v2i64,
3979                            SSE_INTSHIFT_ITINS_P>;
3980
3981 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3982                            VR128, v8i16, v8i16, bc_v8i16,
3983                            SSE_INTSHIFT_ITINS_P>;
3984 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3985                            VR128, v4i32, v4i32, bc_v4i32,
3986                            SSE_INTSHIFT_ITINS_P>;
3987
3988 let ExeDomain = SSEPackedInt in {
3989   // 128-bit logical shifts.
3990   def PSLLDQri : PDIi8<0x73, MRM7r,
3991                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3992                        "pslldq\t{$src2, $dst|$dst, $src2}",
3993                        [(set VR128:$dst,
3994                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3995   def PSRLDQri : PDIi8<0x73, MRM3r,
3996                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3997                        "psrldq\t{$src2, $dst|$dst, $src2}",
3998                        [(set VR128:$dst,
3999                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
4000   // PSRADQri doesn't exist in SSE[1-3].
4001 }
4002 } // Constraints = "$src1 = $dst"
4003
4004 let Predicates = [HasAVX] in {
4005   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4006             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4007   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4008             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4009   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4010             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4011
4012   // Shift up / down and insert zero's.
4013   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4014             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4015   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4016             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4017 }
4018
4019 let Predicates = [HasAVX2] in {
4020   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
4021             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4022   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
4023             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
4024 }
4025
4026 let Predicates = [HasSSE2] in {
4027   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
4028             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4029   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
4030             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4031   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
4032             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
4033
4034   // Shift up / down and insert zero's.
4035   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
4036             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4037   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
4038             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
4039 }
4040
4041 //===---------------------------------------------------------------------===//
4042 // SSE2 - Packed Integer Comparison Instructions
4043 //===---------------------------------------------------------------------===//
4044
4045 let Predicates = [HasAVX] in {
4046   defm VPCMPEQB  : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v16i8,
4047                                 VR128, memopv2i64, i128mem,
4048                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4049   defm VPCMPEQW  : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v8i16,
4050                                 VR128, memopv2i64, i128mem,
4051                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4052   defm VPCMPEQD  : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v4i32,
4053                                 VR128, memopv2i64, i128mem,
4054                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4055   defm VPCMPGTB  : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v16i8,
4056                                 VR128, memopv2i64, i128mem,
4057                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4058   defm VPCMPGTW  : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v8i16,
4059                                 VR128, memopv2i64, i128mem,
4060                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4061   defm VPCMPGTD  : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v4i32,
4062                                 VR128, memopv2i64, i128mem,
4063                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4064 }
4065
4066 let Predicates = [HasAVX2] in {
4067   defm VPCMPEQBY : PDI_binop_rm<0x74, "vpcmpeqb", X86pcmpeq, v32i8,
4068                                 VR256, memopv4i64, i256mem,
4069                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4070   defm VPCMPEQWY : PDI_binop_rm<0x75, "vpcmpeqw", X86pcmpeq, v16i16,
4071                                 VR256, memopv4i64, i256mem,
4072                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4073   defm VPCMPEQDY : PDI_binop_rm<0x76, "vpcmpeqd", X86pcmpeq, v8i32,
4074                                 VR256, memopv4i64, i256mem,
4075                                 SSE_INTALU_ITINS_P, 1, 0>, VEX_4V;
4076   defm VPCMPGTBY : PDI_binop_rm<0x64, "vpcmpgtb", X86pcmpgt, v32i8,
4077                                 VR256, memopv4i64, i256mem,
4078                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4079   defm VPCMPGTWY : PDI_binop_rm<0x65, "vpcmpgtw", X86pcmpgt, v16i16,
4080                                 VR256, memopv4i64, i256mem,
4081                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4082   defm VPCMPGTDY : PDI_binop_rm<0x66, "vpcmpgtd", X86pcmpgt, v8i32,
4083                                 VR256, memopv4i64, i256mem,
4084                                 SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4085 }
4086
4087 let Constraints = "$src1 = $dst" in {
4088   defm PCMPEQB  : PDI_binop_rm<0x74, "pcmpeqb", X86pcmpeq, v16i8,
4089                                VR128, memopv2i64, i128mem,
4090                                SSE_INTALU_ITINS_P, 1>;
4091   defm PCMPEQW  : PDI_binop_rm<0x75, "pcmpeqw", X86pcmpeq, v8i16,
4092                                VR128, memopv2i64, i128mem,
4093                                SSE_INTALU_ITINS_P, 1>;
4094   defm PCMPEQD  : PDI_binop_rm<0x76, "pcmpeqd", X86pcmpeq, v4i32,
4095                                VR128, memopv2i64, i128mem,
4096                                SSE_INTALU_ITINS_P, 1>;
4097   defm PCMPGTB  : PDI_binop_rm<0x64, "pcmpgtb", X86pcmpgt, v16i8,
4098                                VR128, memopv2i64, i128mem,
4099                                SSE_INTALU_ITINS_P>;
4100   defm PCMPGTW  : PDI_binop_rm<0x65, "pcmpgtw", X86pcmpgt, v8i16,
4101                                VR128, memopv2i64, i128mem,
4102                                SSE_INTALU_ITINS_P>;
4103   defm PCMPGTD  : PDI_binop_rm<0x66, "pcmpgtd", X86pcmpgt, v4i32,
4104                                VR128, memopv2i64, i128mem,
4105                                SSE_INTALU_ITINS_P>;
4106 } // Constraints = "$src1 = $dst"
4107
4108 //===---------------------------------------------------------------------===//
4109 // SSE2 - Packed Integer Pack Instructions
4110 //===---------------------------------------------------------------------===//
4111
4112 let Predicates = [HasAVX] in {
4113 defm VPACKSSWB : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_sse2_packsswb_128,
4114                                   VR128, memopv2i64, i128mem,
4115                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4116 defm VPACKSSDW : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_sse2_packssdw_128,
4117                                   VR128, memopv2i64, i128mem,
4118                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4119 defm VPACKUSWB : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_sse2_packuswb_128,
4120                                   VR128, memopv2i64, i128mem,
4121                                   SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4122 }
4123
4124 let Predicates = [HasAVX2] in {
4125 defm VPACKSSWBY : PDI_binop_rm_int<0x63, "vpacksswb", int_x86_avx2_packsswb,
4126                                    VR256, memopv4i64, i256mem,
4127                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4128 defm VPACKSSDWY : PDI_binop_rm_int<0x6B, "vpackssdw", int_x86_avx2_packssdw,
4129                                    VR256, memopv4i64, i256mem,
4130                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4131 defm VPACKUSWBY : PDI_binop_rm_int<0x67, "vpackuswb", int_x86_avx2_packuswb,
4132                                    VR256, memopv4i64, i256mem,
4133                                    SSE_INTALU_ITINS_P, 0, 0>, VEX_4V;
4134 }
4135
4136 let Constraints = "$src1 = $dst" in {
4137 defm PACKSSWB : PDI_binop_rm_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
4138                                  VR128, memopv2i64, i128mem,
4139                                  SSE_INTALU_ITINS_P>;
4140 defm PACKSSDW : PDI_binop_rm_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
4141                                  VR128, memopv2i64, i128mem,
4142                                  SSE_INTALU_ITINS_P>;
4143 defm PACKUSWB : PDI_binop_rm_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
4144                                  VR128, memopv2i64, i128mem,
4145                                  SSE_INTALU_ITINS_P>;
4146 } // Constraints = "$src1 = $dst"
4147
4148 //===---------------------------------------------------------------------===//
4149 // SSE2 - Packed Integer Shuffle Instructions
4150 //===---------------------------------------------------------------------===//
4151
4152 let ExeDomain = SSEPackedInt in {
4153 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
4154 def ri : Ii8<0x70, MRMSrcReg,
4155              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
4156              !strconcat(OpcodeStr,
4157                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4158               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
4159               IIC_SSE_PSHUF>;
4160 def mi : Ii8<0x70, MRMSrcMem,
4161              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
4162              !strconcat(OpcodeStr,
4163                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4164               [(set VR128:$dst,
4165                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
4166                              (i8 imm:$src2))))],
4167                              IIC_SSE_PSHUF>;
4168 }
4169
4170 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
4171 def Yri : Ii8<0x70, MRMSrcReg,
4172               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
4173               !strconcat(OpcodeStr,
4174                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4175               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
4176 def Ymi : Ii8<0x70, MRMSrcMem,
4177               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
4178               !strconcat(OpcodeStr,
4179                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4180               [(set VR256:$dst,
4181                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4182                              (i8 imm:$src2))))]>;
4183 }
4184 } // ExeDomain = SSEPackedInt
4185
4186 let Predicates = [HasAVX] in {
4187  let AddedComplexity = 5 in
4188   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4189
4190  // SSE2 with ImmT == Imm8 and XS prefix.
4191   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4192
4193  // SSE2 with ImmT == Imm8 and XD prefix.
4194   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4195
4196  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4197            (VPSHUFDmi addr:$src1, imm:$imm)>;
4198  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4199            (VPSHUFDri VR128:$src1, imm:$imm)>;
4200 }
4201
4202 let Predicates = [HasAVX2] in {
4203   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>, TB, OpSize, VEX;
4204   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>, XS, VEX;
4205   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>, XD, VEX;
4206 }
4207
4208 let Predicates = [HasSSE2] in {
4209  let AddedComplexity = 5 in
4210   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4211
4212  // SSE2 with ImmT == Imm8 and XS prefix.
4213   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4214
4215  // SSE2 with ImmT == Imm8 and XD prefix.
4216   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4217
4218  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4219            (PSHUFDmi addr:$src1, imm:$imm)>;
4220  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4221            (PSHUFDri VR128:$src1, imm:$imm)>;
4222 }
4223
4224 //===---------------------------------------------------------------------===//
4225 // SSE2 - Packed Integer Unpack Instructions
4226 //===---------------------------------------------------------------------===//
4227
4228 let ExeDomain = SSEPackedInt in {
4229 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4230                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4231   def rr : PDI<opc, MRMSrcReg,
4232       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4233       !if(Is2Addr,
4234           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4235           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4236       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4237       IIC_SSE_UNPCK>;
4238   def rm : PDI<opc, MRMSrcMem,
4239       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4240       !if(Is2Addr,
4241           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4242           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4243       [(set VR128:$dst, (OpNode VR128:$src1,
4244                                   (bc_frag (memopv2i64
4245                                                addr:$src2))))],
4246                                                IIC_SSE_UNPCK>;
4247 }
4248
4249 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4250                          SDNode OpNode, PatFrag bc_frag> {
4251   def Yrr : PDI<opc, MRMSrcReg,
4252       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4253       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4254       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4255   def Yrm : PDI<opc, MRMSrcMem,
4256       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4257       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4258       [(set VR256:$dst, (OpNode VR256:$src1,
4259                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4260 }
4261
4262 let Predicates = [HasAVX] in {
4263   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4264                                  bc_v16i8, 0>, VEX_4V;
4265   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4266                                  bc_v8i16, 0>, VEX_4V;
4267   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4268                                  bc_v4i32, 0>, VEX_4V;
4269   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4270                                  bc_v2i64, 0>, VEX_4V;
4271
4272   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4273                                  bc_v16i8, 0>, VEX_4V;
4274   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4275                                  bc_v8i16, 0>, VEX_4V;
4276   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4277                                  bc_v4i32, 0>, VEX_4V;
4278   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4279                                  bc_v2i64, 0>, VEX_4V;
4280 }
4281
4282 let Predicates = [HasAVX2] in {
4283   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4284                                    bc_v32i8>, VEX_4V;
4285   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4286                                    bc_v16i16>, VEX_4V;
4287   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4288                                    bc_v8i32>, VEX_4V;
4289   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4290                                    bc_v4i64>, VEX_4V;
4291
4292   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4293                                    bc_v32i8>, VEX_4V;
4294   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4295                                    bc_v16i16>, VEX_4V;
4296   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4297                                    bc_v8i32>, VEX_4V;
4298   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4299                                    bc_v4i64>, VEX_4V;
4300 }
4301
4302 let Constraints = "$src1 = $dst" in {
4303   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4304                                 bc_v16i8>;
4305   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4306                                 bc_v8i16>;
4307   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4308                                 bc_v4i32>;
4309   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4310                                 bc_v2i64>;
4311
4312   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4313                                 bc_v16i8>;
4314   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4315                                 bc_v8i16>;
4316   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4317                                 bc_v4i32>;
4318   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4319                                 bc_v2i64>;
4320 }
4321 } // ExeDomain = SSEPackedInt
4322
4323 // Patterns for using AVX1 instructions with integer vectors
4324 // Here to give AVX2 priority
4325 let Predicates = [HasAVX] in {
4326   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4327             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
4328   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
4329             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
4330   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
4331             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
4332   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
4333             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
4334
4335   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
4336             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
4337   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
4338             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
4339   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
4340             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
4341   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
4342             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
4343 }
4344
4345 //===---------------------------------------------------------------------===//
4346 // SSE2 - Packed Integer Extract and Insert
4347 //===---------------------------------------------------------------------===//
4348
4349 let ExeDomain = SSEPackedInt in {
4350 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4351   def rri : Ii8<0xC4, MRMSrcReg,
4352        (outs VR128:$dst), (ins VR128:$src1,
4353         GR32:$src2, i32i8imm:$src3),
4354        !if(Is2Addr,
4355            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4356            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4357        [(set VR128:$dst,
4358          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4359   def rmi : Ii8<0xC4, MRMSrcMem,
4360                        (outs VR128:$dst), (ins VR128:$src1,
4361                         i16mem:$src2, i32i8imm:$src3),
4362        !if(Is2Addr,
4363            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4364            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4365        [(set VR128:$dst,
4366          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4367                     imm:$src3))], IIC_SSE_PINSRW>;
4368 }
4369
4370 // Extract
4371 let Predicates = [HasAVX] in
4372 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4373                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4374                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4375                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4376                                                 imm:$src2))]>, TB, OpSize, VEX;
4377 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4378                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4379                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4380                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4381                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4382
4383 // Insert
4384 let Predicates = [HasAVX] in {
4385   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4386   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4387        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4388        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4389        []>, TB, OpSize, VEX_4V;
4390 }
4391
4392 let Constraints = "$src1 = $dst" in
4393   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[HasSSE2]>;
4394
4395 } // ExeDomain = SSEPackedInt
4396
4397 //===---------------------------------------------------------------------===//
4398 // SSE2 - Packed Mask Creation
4399 //===---------------------------------------------------------------------===//
4400
4401 let ExeDomain = SSEPackedInt in {
4402
4403 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4404            "pmovmskb\t{$src, $dst|$dst, $src}",
4405            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4406            IIC_SSE_MOVMSK>, VEX;
4407 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4408            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4409
4410 let Predicates = [HasAVX2] in {
4411 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4412            "pmovmskb\t{$src, $dst|$dst, $src}",
4413            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX;
4414 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4415            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX;
4416 }
4417
4418 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4419            "pmovmskb\t{$src, $dst|$dst, $src}",
4420            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4421            IIC_SSE_MOVMSK>;
4422
4423 } // ExeDomain = SSEPackedInt
4424
4425 //===---------------------------------------------------------------------===//
4426 // SSE2 - Conditional Store
4427 //===---------------------------------------------------------------------===//
4428
4429 let ExeDomain = SSEPackedInt in {
4430
4431 let Uses = [EDI] in
4432 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4433            (ins VR128:$src, VR128:$mask),
4434            "maskmovdqu\t{$mask, $src|$src, $mask}",
4435            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4436            IIC_SSE_MASKMOV>, VEX;
4437 let Uses = [RDI] in
4438 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4439            (ins VR128:$src, VR128:$mask),
4440            "maskmovdqu\t{$mask, $src|$src, $mask}",
4441            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4442            IIC_SSE_MASKMOV>, VEX;
4443
4444 let Uses = [EDI] in
4445 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4446            "maskmovdqu\t{$mask, $src|$src, $mask}",
4447            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4448            IIC_SSE_MASKMOV>;
4449 let Uses = [RDI] in
4450 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4451            "maskmovdqu\t{$mask, $src|$src, $mask}",
4452            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4453            IIC_SSE_MASKMOV>;
4454
4455 } // ExeDomain = SSEPackedInt
4456
4457 //===---------------------------------------------------------------------===//
4458 // SSE2 - Move Doubleword
4459 //===---------------------------------------------------------------------===//
4460
4461 //===---------------------------------------------------------------------===//
4462 // Move Int Doubleword to Packed Double Int
4463 //
4464 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4465                       "movd\t{$src, $dst|$dst, $src}",
4466                       [(set VR128:$dst,
4467                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4468                         VEX;
4469 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4470                       "movd\t{$src, $dst|$dst, $src}",
4471                       [(set VR128:$dst,
4472                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4473                         IIC_SSE_MOVDQ>,
4474                       VEX;
4475 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4476                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4477                         [(set VR128:$dst,
4478                           (v2i64 (scalar_to_vector GR64:$src)))],
4479                           IIC_SSE_MOVDQ>, VEX;
4480 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4481                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4482                        [(set FR64:$dst, (bitconvert GR64:$src))],
4483                        IIC_SSE_MOVDQ>, VEX;
4484
4485 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4486                       "movd\t{$src, $dst|$dst, $src}",
4487                       [(set VR128:$dst,
4488                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4489 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4490                       "movd\t{$src, $dst|$dst, $src}",
4491                       [(set VR128:$dst,
4492                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4493                         IIC_SSE_MOVDQ>;
4494 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4495                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4496                         [(set VR128:$dst,
4497                           (v2i64 (scalar_to_vector GR64:$src)))],
4498                           IIC_SSE_MOVDQ>;
4499 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4500                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4501                        [(set FR64:$dst, (bitconvert GR64:$src))],
4502                        IIC_SSE_MOVDQ>;
4503
4504 //===---------------------------------------------------------------------===//
4505 // Move Int Doubleword to Single Scalar
4506 //
4507 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4508                       "movd\t{$src, $dst|$dst, $src}",
4509                       [(set FR32:$dst, (bitconvert GR32:$src))],
4510                       IIC_SSE_MOVDQ>, VEX;
4511
4512 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4513                       "movd\t{$src, $dst|$dst, $src}",
4514                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4515                       IIC_SSE_MOVDQ>,
4516                       VEX;
4517 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4518                       "movd\t{$src, $dst|$dst, $src}",
4519                       [(set FR32:$dst, (bitconvert GR32:$src))],
4520                       IIC_SSE_MOVDQ>;
4521
4522 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4523                       "movd\t{$src, $dst|$dst, $src}",
4524                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4525                       IIC_SSE_MOVDQ>;
4526
4527 //===---------------------------------------------------------------------===//
4528 // Move Packed Doubleword Int to Packed Double Int
4529 //
4530 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4531                        "movd\t{$src, $dst|$dst, $src}",
4532                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4533                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4534 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4535                        (ins i32mem:$dst, VR128:$src),
4536                        "movd\t{$src, $dst|$dst, $src}",
4537                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4538                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4539                                      VEX;
4540 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4541                        "movd\t{$src, $dst|$dst, $src}",
4542                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4543                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4544 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4545                        "movd\t{$src, $dst|$dst, $src}",
4546                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4547                                      (iPTR 0))), addr:$dst)],
4548                                      IIC_SSE_MOVDQ>;
4549
4550 //===---------------------------------------------------------------------===//
4551 // Move Packed Doubleword Int first element to Doubleword Int
4552 //
4553 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4554                           "mov{d|q}\t{$src, $dst|$dst, $src}",
4555                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4556                                                            (iPTR 0)))],
4557                                                            IIC_SSE_MOVD_ToGP>,
4558                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4559
4560 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4561                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4562                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4563                                                          (iPTR 0)))],
4564                                                          IIC_SSE_MOVD_ToGP>;
4565
4566 //===---------------------------------------------------------------------===//
4567 // Bitcast FR64 <-> GR64
4568 //
4569 let Predicates = [HasAVX] in
4570 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4571                         "vmovq\t{$src, $dst|$dst, $src}",
4572                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4573                         VEX;
4574 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4575                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4576                          [(set GR64:$dst, (bitconvert FR64:$src))],
4577                          IIC_SSE_MOVDQ>, VEX;
4578 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4579                          "movq\t{$src, $dst|$dst, $src}",
4580                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4581                          IIC_SSE_MOVDQ>, VEX;
4582
4583 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4584                        "movq\t{$src, $dst|$dst, $src}",
4585                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4586                        IIC_SSE_MOVDQ>;
4587 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4588                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4589                        [(set GR64:$dst, (bitconvert FR64:$src))],
4590                        IIC_SSE_MOVD_ToGP>;
4591 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4592                        "movq\t{$src, $dst|$dst, $src}",
4593                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4594                        IIC_SSE_MOVDQ>;
4595
4596 //===---------------------------------------------------------------------===//
4597 // Move Scalar Single to Double Int
4598 //
4599 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4600                       "movd\t{$src, $dst|$dst, $src}",
4601                       [(set GR32:$dst, (bitconvert FR32:$src))],
4602                       IIC_SSE_MOVD_ToGP>, VEX;
4603 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4604                       "movd\t{$src, $dst|$dst, $src}",
4605                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4606                       IIC_SSE_MOVDQ>, VEX;
4607 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4608                       "movd\t{$src, $dst|$dst, $src}",
4609                       [(set GR32:$dst, (bitconvert FR32:$src))],
4610                       IIC_SSE_MOVD_ToGP>;
4611 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4612                       "movd\t{$src, $dst|$dst, $src}",
4613                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4614                       IIC_SSE_MOVDQ>;
4615
4616 //===---------------------------------------------------------------------===//
4617 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4618 //
4619 let AddedComplexity = 15 in {
4620 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4621                        "movd\t{$src, $dst|$dst, $src}",
4622                        [(set VR128:$dst, (v4i32 (X86vzmovl
4623                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4624                                       IIC_SSE_MOVDQ>, VEX;
4625 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4626                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4627                        [(set VR128:$dst, (v2i64 (X86vzmovl
4628                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4629                                       IIC_SSE_MOVDQ>,
4630                                       VEX, VEX_W;
4631 }
4632 let AddedComplexity = 15 in {
4633 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4634                        "movd\t{$src, $dst|$dst, $src}",
4635                        [(set VR128:$dst, (v4i32 (X86vzmovl
4636                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4637                                       IIC_SSE_MOVDQ>;
4638 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4639                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4640                        [(set VR128:$dst, (v2i64 (X86vzmovl
4641                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4642                                       IIC_SSE_MOVDQ>;
4643 }
4644
4645 let AddedComplexity = 20 in {
4646 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4647                        "movd\t{$src, $dst|$dst, $src}",
4648                        [(set VR128:$dst,
4649                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4650                                                    (loadi32 addr:$src))))))],
4651                                                    IIC_SSE_MOVDQ>, VEX;
4652 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4653                        "movd\t{$src, $dst|$dst, $src}",
4654                        [(set VR128:$dst,
4655                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4656                                                    (loadi32 addr:$src))))))],
4657                                                    IIC_SSE_MOVDQ>;
4658 }
4659
4660 let Predicates = [HasAVX] in {
4661   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4662   let AddedComplexity = 20 in {
4663     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4664               (VMOVZDI2PDIrm addr:$src)>;
4665     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4666               (VMOVZDI2PDIrm addr:$src)>;
4667   }
4668   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4669   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4670                                 (v4i32 (scalar_to_vector GR32:$src)),(i32 0)))),
4671             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4672   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4673                                 (v2i64 (scalar_to_vector GR64:$src)),(i32 0)))),
4674             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4675 }
4676
4677 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4678   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4679             (MOVZDI2PDIrm addr:$src)>;
4680   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4681             (MOVZDI2PDIrm addr:$src)>;
4682 }
4683
4684 // These are the correct encodings of the instructions so that we know how to
4685 // read correct assembly, even though we continue to emit the wrong ones for
4686 // compatibility with Darwin's buggy assembler.
4687 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4688                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4689 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4690                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4691 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4692                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4693 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4694                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4695 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4696                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4697 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4698                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4699
4700 //===---------------------------------------------------------------------===//
4701 // SSE2 - Move Quadword
4702 //===---------------------------------------------------------------------===//
4703
4704 //===---------------------------------------------------------------------===//
4705 // Move Quadword Int to Packed Quadword Int
4706 //
4707 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4708                     "vmovq\t{$src, $dst|$dst, $src}",
4709                     [(set VR128:$dst,
4710                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4711                     VEX, Requires<[HasAVX]>;
4712 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4713                     "movq\t{$src, $dst|$dst, $src}",
4714                     [(set VR128:$dst,
4715                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4716                       IIC_SSE_MOVDQ>, XS,
4717                     Requires<[HasSSE2]>; // SSE2 instruction with XS Prefix
4718
4719 //===---------------------------------------------------------------------===//
4720 // Move Packed Quadword Int to Quadword Int
4721 //
4722 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4723                       "movq\t{$src, $dst|$dst, $src}",
4724                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4725                                     (iPTR 0))), addr:$dst)],
4726                                     IIC_SSE_MOVDQ>, VEX;
4727 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4728                       "movq\t{$src, $dst|$dst, $src}",
4729                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4730                                     (iPTR 0))), addr:$dst)],
4731                                     IIC_SSE_MOVDQ>;
4732
4733 //===---------------------------------------------------------------------===//
4734 // Store / copy lower 64-bits of a XMM register.
4735 //
4736 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4737                      "movq\t{$src, $dst|$dst, $src}",
4738                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4739 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4740                      "movq\t{$src, $dst|$dst, $src}",
4741                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4742                      IIC_SSE_MOVDQ>;
4743
4744 let AddedComplexity = 20 in
4745 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4746                      "vmovq\t{$src, $dst|$dst, $src}",
4747                      [(set VR128:$dst,
4748                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4749                                                  (loadi64 addr:$src))))))],
4750                                                  IIC_SSE_MOVDQ>,
4751                      XS, VEX, Requires<[HasAVX]>;
4752
4753 let AddedComplexity = 20 in
4754 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4755                      "movq\t{$src, $dst|$dst, $src}",
4756                      [(set VR128:$dst,
4757                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4758                                                  (loadi64 addr:$src))))))],
4759                                                  IIC_SSE_MOVDQ>,
4760                      XS, Requires<[HasSSE2]>;
4761
4762 let Predicates = [HasAVX], AddedComplexity = 20 in {
4763   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4764             (VMOVZQI2PQIrm addr:$src)>;
4765   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4766             (VMOVZQI2PQIrm addr:$src)>;
4767   def : Pat<(v2i64 (X86vzload addr:$src)),
4768             (VMOVZQI2PQIrm addr:$src)>;
4769 }
4770
4771 let Predicates = [HasSSE2], AddedComplexity = 20 in {
4772   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4773             (MOVZQI2PQIrm addr:$src)>;
4774   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4775             (MOVZQI2PQIrm addr:$src)>;
4776   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4777 }
4778
4779 let Predicates = [HasAVX] in {
4780 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4781           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4782 def : Pat<(v4i64 (X86vzload addr:$src)),
4783           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4784 }
4785
4786 //===---------------------------------------------------------------------===//
4787 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4788 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4789 //
4790 let AddedComplexity = 15 in
4791 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4792                         "vmovq\t{$src, $dst|$dst, $src}",
4793                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4794                     IIC_SSE_MOVQ_RR>,
4795                       XS, VEX, Requires<[HasAVX]>;
4796 let AddedComplexity = 15 in
4797 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4798                         "movq\t{$src, $dst|$dst, $src}",
4799                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4800                     IIC_SSE_MOVQ_RR>,
4801                       XS, Requires<[HasSSE2]>;
4802
4803 let AddedComplexity = 20 in
4804 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4805                         "vmovq\t{$src, $dst|$dst, $src}",
4806                     [(set VR128:$dst, (v2i64 (X86vzmovl
4807                                              (loadv2i64 addr:$src))))],
4808                                              IIC_SSE_MOVDQ>,
4809                       XS, VEX, Requires<[HasAVX]>;
4810 let AddedComplexity = 20 in {
4811 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4812                         "movq\t{$src, $dst|$dst, $src}",
4813                     [(set VR128:$dst, (v2i64 (X86vzmovl
4814                                              (loadv2i64 addr:$src))))],
4815                                              IIC_SSE_MOVDQ>,
4816                       XS, Requires<[HasSSE2]>;
4817 }
4818
4819 let AddedComplexity = 20 in {
4820   let Predicates = [HasAVX] in {
4821     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4822               (VMOVZPQILo2PQIrm addr:$src)>;
4823     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4824               (VMOVZPQILo2PQIrr VR128:$src)>;
4825   }
4826   let Predicates = [HasSSE2] in {
4827     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4828               (MOVZPQILo2PQIrm addr:$src)>;
4829     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4830               (MOVZPQILo2PQIrr VR128:$src)>;
4831   }
4832 }
4833
4834 // Instructions to match in the assembler
4835 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4836                       "movq\t{$src, $dst|$dst, $src}", [],
4837                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4838 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4839                       "movq\t{$src, $dst|$dst, $src}", [],
4840                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4841 // Recognize "movd" with GR64 destination, but encode as a "movq"
4842 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4843                           "movd\t{$src, $dst|$dst, $src}", [],
4844                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4845
4846 // Instructions for the disassembler
4847 // xr = XMM register
4848 // xm = mem64
4849
4850 let Predicates = [HasAVX] in
4851 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4852                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4853 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4854                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4855
4856 //===---------------------------------------------------------------------===//
4857 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4858 //===---------------------------------------------------------------------===//
4859 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4860                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4861                               X86MemOperand x86memop> {
4862 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4863                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4864                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4865                       IIC_SSE_MOV_LH>;
4866 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4867                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4868                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4869                       IIC_SSE_MOV_LH>;
4870 }
4871
4872 let Predicates = [HasAVX] in {
4873   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4874                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4875   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4876                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4877   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4878                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4879   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4880                                        v8f32, VR256, memopv8f32, f256mem>, VEX;
4881 }
4882 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4883                                    memopv4f32, f128mem>;
4884 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4885                                    memopv4f32, f128mem>;
4886
4887 let Predicates = [HasAVX] in {
4888   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4889             (VMOVSHDUPrr VR128:$src)>;
4890   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4891             (VMOVSHDUPrm addr:$src)>;
4892   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4893             (VMOVSLDUPrr VR128:$src)>;
4894   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4895             (VMOVSLDUPrm addr:$src)>;
4896   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4897             (VMOVSHDUPYrr VR256:$src)>;
4898   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4899             (VMOVSHDUPYrm addr:$src)>;
4900   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4901             (VMOVSLDUPYrr VR256:$src)>;
4902   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4903             (VMOVSLDUPYrm addr:$src)>;
4904 }
4905
4906 let Predicates = [HasSSE3] in {
4907   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4908             (MOVSHDUPrr VR128:$src)>;
4909   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4910             (MOVSHDUPrm addr:$src)>;
4911   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4912             (MOVSLDUPrr VR128:$src)>;
4913   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4914             (MOVSLDUPrm addr:$src)>;
4915 }
4916
4917 //===---------------------------------------------------------------------===//
4918 // SSE3 - Replicate Double FP - MOVDDUP
4919 //===---------------------------------------------------------------------===//
4920
4921 multiclass sse3_replicate_dfp<string OpcodeStr> {
4922 let neverHasSideEffects = 1 in
4923 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4924                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4925                     [], IIC_SSE_MOV_LH>;
4926 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4927                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4928                     [(set VR128:$dst,
4929                       (v2f64 (X86Movddup
4930                               (scalar_to_vector (loadf64 addr:$src)))))],
4931                               IIC_SSE_MOV_LH>;
4932 }
4933
4934 // FIXME: Merge with above classe when there're patterns for the ymm version
4935 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4936 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4937                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4938                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4939 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4940                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4941                     [(set VR256:$dst,
4942                       (v4f64 (X86Movddup
4943                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4944 }
4945
4946 let Predicates = [HasAVX] in {
4947   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4948   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX;
4949 }
4950
4951 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4952
4953 let Predicates = [HasAVX] in {
4954   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4955             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4956   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4957             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4958   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4959             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4960   def : Pat<(X86Movddup (bc_v2f64
4961                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4962             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4963
4964   // 256-bit version
4965   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4966             (VMOVDDUPYrm addr:$src)>;
4967   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4968             (VMOVDDUPYrm addr:$src)>;
4969   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4970             (VMOVDDUPYrm addr:$src)>;
4971   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4972             (VMOVDDUPYrr VR256:$src)>;
4973 }
4974
4975 let Predicates = [HasSSE3] in {
4976   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4977             (MOVDDUPrm addr:$src)>;
4978   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4979             (MOVDDUPrm addr:$src)>;
4980   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4981             (MOVDDUPrm addr:$src)>;
4982   def : Pat<(X86Movddup (bc_v2f64
4983                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4984             (MOVDDUPrm addr:$src)>;
4985 }
4986
4987 //===---------------------------------------------------------------------===//
4988 // SSE3 - Move Unaligned Integer
4989 //===---------------------------------------------------------------------===//
4990
4991 let Predicates = [HasAVX] in {
4992   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4993                    "vlddqu\t{$src, $dst|$dst, $src}",
4994                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4995   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4996                    "vlddqu\t{$src, $dst|$dst, $src}",
4997                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>, VEX;
4998 }
4999 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
5000                    "lddqu\t{$src, $dst|$dst, $src}",
5001                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
5002                    IIC_SSE_LDDQU>;
5003
5004 //===---------------------------------------------------------------------===//
5005 // SSE3 - Arithmetic
5006 //===---------------------------------------------------------------------===//
5007
5008 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
5009                        X86MemOperand x86memop, OpndItins itins,
5010                        bit Is2Addr = 1> {
5011   def rr : I<0xD0, MRMSrcReg,
5012        (outs RC:$dst), (ins RC:$src1, RC:$src2),
5013        !if(Is2Addr,
5014            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5015            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5016        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
5017   def rm : I<0xD0, MRMSrcMem,
5018        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5019        !if(Is2Addr,
5020            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5021            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5022        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
5023 }
5024
5025 let Predicates = [HasAVX] in {
5026   let ExeDomain = SSEPackedSingle in {
5027     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
5028                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5029     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
5030                                  f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
5031   }
5032   let ExeDomain = SSEPackedDouble in {
5033     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
5034                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5035     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
5036                                  f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
5037   }
5038 }
5039 let Constraints = "$src1 = $dst", Predicates = [HasSSE3] in {
5040   let ExeDomain = SSEPackedSingle in
5041   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
5042                               f128mem, SSE_ALU_F32P>, TB, XD;
5043   let ExeDomain = SSEPackedDouble in
5044   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
5045                               f128mem, SSE_ALU_F64P>, TB, OpSize;
5046 }
5047
5048 //===---------------------------------------------------------------------===//
5049 // SSE3 Instructions
5050 //===---------------------------------------------------------------------===//
5051
5052 // Horizontal ops
5053 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5054                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5055   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5056        !if(Is2Addr,
5057          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5058          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5059       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5060
5061   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5062        !if(Is2Addr,
5063          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5064          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5065       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5066         IIC_SSE_HADDSUB_RM>;
5067 }
5068 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
5069                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
5070   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
5071        !if(Is2Addr,
5072          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5073          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5074       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
5075
5076   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
5077        !if(Is2Addr,
5078          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5079          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5080       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
5081         IIC_SSE_HADDSUB_RM>;
5082 }
5083
5084 let Predicates = [HasAVX] in {
5085   let ExeDomain = SSEPackedSingle in {
5086     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
5087                             X86fhadd, 0>, VEX_4V;
5088     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
5089                             X86fhsub, 0>, VEX_4V;
5090     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
5091                             X86fhadd, 0>, VEX_4V;
5092     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
5093                             X86fhsub, 0>, VEX_4V;
5094   }
5095   let ExeDomain = SSEPackedDouble in {
5096     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
5097                             X86fhadd, 0>, VEX_4V;
5098     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
5099                             X86fhsub, 0>, VEX_4V;
5100     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
5101                             X86fhadd, 0>, VEX_4V;
5102     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
5103                             X86fhsub, 0>, VEX_4V;
5104   }
5105 }
5106
5107 let Constraints = "$src1 = $dst" in {
5108   let ExeDomain = SSEPackedSingle in {
5109     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
5110     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
5111   }
5112   let ExeDomain = SSEPackedDouble in {
5113     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
5114     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
5115   }
5116 }
5117
5118 //===---------------------------------------------------------------------===//
5119 // SSSE3 - Packed Absolute Instructions
5120 //===---------------------------------------------------------------------===//
5121
5122
5123 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5124 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
5125                             Intrinsic IntId128> {
5126   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5127                     (ins VR128:$src),
5128                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5129                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
5130                     OpSize;
5131
5132   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5133                     (ins i128mem:$src),
5134                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5135                     [(set VR128:$dst,
5136                       (IntId128
5137                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
5138                     OpSize;
5139 }
5140
5141 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
5142 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
5143                               Intrinsic IntId256> {
5144   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5145                     (ins VR256:$src),
5146                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5147                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
5148                     OpSize;
5149
5150   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5151                     (ins i256mem:$src),
5152                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5153                     [(set VR256:$dst,
5154                       (IntId256
5155                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
5156 }
5157
5158 let Predicates = [HasAVX] in {
5159   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
5160                                   int_x86_ssse3_pabs_b_128>, VEX;
5161   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
5162                                   int_x86_ssse3_pabs_w_128>, VEX;
5163   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
5164                                   int_x86_ssse3_pabs_d_128>, VEX;
5165 }
5166
5167 let Predicates = [HasAVX2] in {
5168   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
5169                                     int_x86_avx2_pabs_b>, VEX;
5170   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
5171                                     int_x86_avx2_pabs_w>, VEX;
5172   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
5173                                     int_x86_avx2_pabs_d>, VEX;
5174 }
5175
5176 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
5177                               int_x86_ssse3_pabs_b_128>;
5178 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
5179                               int_x86_ssse3_pabs_w_128>;
5180 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
5181                               int_x86_ssse3_pabs_d_128>;
5182
5183 //===---------------------------------------------------------------------===//
5184 // SSSE3 - Packed Binary Operator Instructions
5185 //===---------------------------------------------------------------------===//
5186
5187 def SSE_PHADDSUBD : OpndItins<
5188   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
5189 >;
5190 def SSE_PHADDSUBSW : OpndItins<
5191   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
5192 >;
5193 def SSE_PHADDSUBW : OpndItins<
5194   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
5195 >;
5196 def SSE_PSHUFB : OpndItins<
5197   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
5198 >;
5199 def SSE_PSIGN : OpndItins<
5200   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5201 >;
5202 def SSE_PMULHRSW : OpndItins<
5203   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5204 >;
5205
5206 /// SS3I_binop_rm - Simple SSSE3 bin op
5207 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5208                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5209                          X86MemOperand x86memop, OpndItins itins,
5210                          bit Is2Addr = 1> {
5211   let isCommutable = 1 in
5212   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5213        (ins RC:$src1, RC:$src2),
5214        !if(Is2Addr,
5215          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5216          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5217        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5218        OpSize;
5219   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5220        (ins RC:$src1, x86memop:$src2),
5221        !if(Is2Addr,
5222          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5223          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5224        [(set RC:$dst,
5225          (OpVT (OpNode RC:$src1,
5226           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5227 }
5228
5229 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5230 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5231                              Intrinsic IntId128, OpndItins itins,
5232                              bit Is2Addr = 1> {
5233   let isCommutable = 1 in
5234   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5235        (ins VR128:$src1, VR128:$src2),
5236        !if(Is2Addr,
5237          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5238          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5239        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5240        OpSize;
5241   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5242        (ins VR128:$src1, i128mem:$src2),
5243        !if(Is2Addr,
5244          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5245          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5246        [(set VR128:$dst,
5247          (IntId128 VR128:$src1,
5248           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5249 }
5250
5251 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5252                                Intrinsic IntId256> {
5253   let isCommutable = 1 in
5254   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5255        (ins VR256:$src1, VR256:$src2),
5256        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5257        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5258        OpSize;
5259   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5260        (ins VR256:$src1, i256mem:$src2),
5261        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5262        [(set VR256:$dst,
5263          (IntId256 VR256:$src1,
5264           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5265 }
5266
5267 let ImmT = NoImm, Predicates = [HasAVX] in {
5268 let isCommutable = 0 in {
5269   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5270                                   memopv2i64, i128mem,
5271                                   SSE_PHADDSUBW, 0>, VEX_4V;
5272   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5273                                   memopv2i64, i128mem,
5274                                   SSE_PHADDSUBD, 0>, VEX_4V;
5275   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5276                                   memopv2i64, i128mem,
5277                                   SSE_PHADDSUBW, 0>, VEX_4V;
5278   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5279                                   memopv2i64, i128mem,
5280                                   SSE_PHADDSUBD, 0>, VEX_4V;
5281   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5282                                   memopv2i64, i128mem,
5283                                   SSE_PSIGN, 0>, VEX_4V;
5284   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5285                                   memopv2i64, i128mem,
5286                                   SSE_PSIGN, 0>, VEX_4V;
5287   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5288                                   memopv2i64, i128mem,
5289                                   SSE_PSIGN, 0>, VEX_4V;
5290   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5291                                   memopv2i64, i128mem,
5292                                   SSE_PSHUFB, 0>, VEX_4V;
5293   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5294                                       int_x86_ssse3_phadd_sw_128,
5295                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5296   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5297                                       int_x86_ssse3_phsub_sw_128,
5298                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5299   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5300                                       int_x86_ssse3_pmadd_ub_sw_128,
5301                                       SSE_PMADD, 0>, VEX_4V;
5302 }
5303 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5304                                       int_x86_ssse3_pmul_hr_sw_128,
5305                                       SSE_PMULHRSW, 0>, VEX_4V;
5306 }
5307
5308 let ImmT = NoImm, Predicates = [HasAVX2] in {
5309 let isCommutable = 0 in {
5310   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5311                                   memopv4i64, i256mem,
5312                                   SSE_PHADDSUBW, 0>, VEX_4V;
5313   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5314                                   memopv4i64, i256mem,
5315                                   SSE_PHADDSUBW, 0>, VEX_4V;
5316   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5317                                   memopv4i64, i256mem,
5318                                   SSE_PHADDSUBW, 0>, VEX_4V;
5319   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5320                                   memopv4i64, i256mem,
5321                                   SSE_PHADDSUBW, 0>, VEX_4V;
5322   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5323                                   memopv4i64, i256mem,
5324                                   SSE_PHADDSUBW, 0>, VEX_4V;
5325   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5326                                   memopv4i64, i256mem,
5327                                   SSE_PHADDSUBW, 0>, VEX_4V;
5328   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5329                                   memopv4i64, i256mem,
5330                                   SSE_PHADDSUBW, 0>, VEX_4V;
5331   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5332                                   memopv4i64, i256mem,
5333                                   SSE_PHADDSUBW, 0>, VEX_4V;
5334   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5335                                         int_x86_avx2_phadd_sw>, VEX_4V;
5336   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5337                                         int_x86_avx2_phsub_sw>, VEX_4V;
5338   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5339                                         int_x86_avx2_pmadd_ub_sw>, VEX_4V;
5340 }
5341 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5342                                         int_x86_avx2_pmul_hr_sw>, VEX_4V;
5343 }
5344
5345 // None of these have i8 immediate fields.
5346 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5347 let isCommutable = 0 in {
5348   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5349                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5350   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5351                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5352   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5353                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5354   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5355                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5356   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5357                                  memopv2i64, i128mem, SSE_PSIGN>;
5358   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5359                                  memopv2i64, i128mem, SSE_PSIGN>;
5360   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5361                                  memopv2i64, i128mem, SSE_PSIGN>;
5362   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5363                                  memopv2i64, i128mem, SSE_PSHUFB>;
5364   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5365                                      int_x86_ssse3_phadd_sw_128,
5366                                      SSE_PHADDSUBSW>;
5367   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5368                                      int_x86_ssse3_phsub_sw_128,
5369                                      SSE_PHADDSUBSW>;
5370   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5371                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5372 }
5373 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5374                                      int_x86_ssse3_pmul_hr_sw_128,
5375                                      SSE_PMULHRSW>;
5376 }
5377
5378 //===---------------------------------------------------------------------===//
5379 // SSSE3 - Packed Align Instruction Patterns
5380 //===---------------------------------------------------------------------===//
5381
5382 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5383   let neverHasSideEffects = 1 in {
5384   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5385       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5386       !if(Is2Addr,
5387         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5388         !strconcat(asm,
5389                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5390       [], IIC_SSE_PALIGNR>, OpSize;
5391   let mayLoad = 1 in
5392   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5393       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5394       !if(Is2Addr,
5395         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5396         !strconcat(asm,
5397                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5398       [], IIC_SSE_PALIGNR>, OpSize;
5399   }
5400 }
5401
5402 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5403   let neverHasSideEffects = 1 in {
5404   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5405       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5406       !strconcat(asm,
5407                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5408       []>, OpSize;
5409   let mayLoad = 1 in
5410   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5411       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5412       !strconcat(asm,
5413                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5414       []>, OpSize;
5415   }
5416 }
5417
5418 let Predicates = [HasAVX] in
5419   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5420 let Predicates = [HasAVX2] in
5421   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V;
5422 let Constraints = "$src1 = $dst", Predicates = [HasSSSE3] in
5423   defm PALIGN : ssse3_palign<"palignr">;
5424
5425 let Predicates = [HasAVX2] in {
5426 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5427           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5428 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5429           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5430 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5431           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5432 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5433           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5434 }
5435
5436 let Predicates = [HasAVX] in {
5437 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5438           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5439 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5440           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5441 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5442           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5443 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5444           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5445 }
5446
5447 let Predicates = [HasSSSE3] in {
5448 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5449           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5450 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5451           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5452 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5453           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5454 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5455           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5456 }
5457
5458 //===---------------------------------------------------------------------===//
5459 // SSSE3 - Thread synchronization
5460 //===---------------------------------------------------------------------===//
5461
5462 let usesCustomInserter = 1 in {
5463 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5464                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5465                 Requires<[HasSSE3]>;
5466 }
5467
5468 let Uses = [EAX, ECX, EDX] in
5469 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5470                  TB, Requires<[HasSSE3]>;
5471 let Uses = [ECX, EAX] in
5472 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5473                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5474                 TB, Requires<[HasSSE3]>;
5475
5476 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5477 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5478
5479 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5480       Requires<[In32BitMode]>;
5481 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5482       Requires<[In64BitMode]>;
5483
5484 //===----------------------------------------------------------------------===//
5485 // SSE4.1 - Packed Move with Sign/Zero Extend
5486 //===----------------------------------------------------------------------===//
5487
5488 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5489   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5490                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5491                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5492
5493   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5494                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5495        [(set VR128:$dst,
5496          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5497        OpSize;
5498 }
5499
5500 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5501                                  Intrinsic IntId> {
5502   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5503                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5504                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5505
5506   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5507                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5508                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5509 }
5510
5511 let Predicates = [HasAVX] in {
5512 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5513                                      VEX;
5514 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5515                                      VEX;
5516 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5517                                      VEX;
5518 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5519                                      VEX;
5520 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5521                                      VEX;
5522 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5523                                      VEX;
5524 }
5525
5526 let Predicates = [HasAVX2] in {
5527 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5528                                         int_x86_avx2_pmovsxbw>, VEX;
5529 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5530                                         int_x86_avx2_pmovsxwd>, VEX;
5531 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5532                                         int_x86_avx2_pmovsxdq>, VEX;
5533 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5534                                         int_x86_avx2_pmovzxbw>, VEX;
5535 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5536                                         int_x86_avx2_pmovzxwd>, VEX;
5537 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5538                                         int_x86_avx2_pmovzxdq>, VEX;
5539 }
5540
5541 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5542 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5543 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5544 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5545 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5546 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5547
5548 let Predicates = [HasAVX] in {
5549   // Common patterns involving scalar load.
5550   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5551             (VPMOVSXBWrm addr:$src)>;
5552   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5553             (VPMOVSXBWrm addr:$src)>;
5554
5555   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5556             (VPMOVSXWDrm addr:$src)>;
5557   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5558             (VPMOVSXWDrm addr:$src)>;
5559
5560   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5561             (VPMOVSXDQrm addr:$src)>;
5562   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5563             (VPMOVSXDQrm addr:$src)>;
5564
5565   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5566             (VPMOVZXBWrm addr:$src)>;
5567   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5568             (VPMOVZXBWrm addr:$src)>;
5569
5570   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5571             (VPMOVZXWDrm addr:$src)>;
5572   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5573             (VPMOVZXWDrm addr:$src)>;
5574
5575   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5576             (VPMOVZXDQrm addr:$src)>;
5577   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5578             (VPMOVZXDQrm addr:$src)>;
5579 }
5580
5581 let Predicates = [HasSSE41] in {
5582   // Common patterns involving scalar load.
5583   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5584             (PMOVSXBWrm addr:$src)>;
5585   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5586             (PMOVSXBWrm addr:$src)>;
5587
5588   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5589             (PMOVSXWDrm addr:$src)>;
5590   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5591             (PMOVSXWDrm addr:$src)>;
5592
5593   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5594             (PMOVSXDQrm addr:$src)>;
5595   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5596             (PMOVSXDQrm addr:$src)>;
5597
5598   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5599             (PMOVZXBWrm addr:$src)>;
5600   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5601             (PMOVZXBWrm addr:$src)>;
5602
5603   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5604             (PMOVZXWDrm addr:$src)>;
5605   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5606             (PMOVZXWDrm addr:$src)>;
5607
5608   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5609             (PMOVZXDQrm addr:$src)>;
5610   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5611             (PMOVZXDQrm addr:$src)>;
5612 }
5613
5614 let Predicates = [HasAVX2] in {
5615   let AddedComplexity = 15 in {
5616     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5617               (VPMOVZXDQYrr VR128:$src)>;
5618     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5619               (VPMOVZXWDYrr VR128:$src)>;
5620   }
5621
5622   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5623   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5624 }
5625
5626 let Predicates = [HasAVX] in {
5627   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5628   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5629 }
5630
5631 let Predicates = [HasSSE41] in {
5632   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5633   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5634 }
5635
5636
5637 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5638   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5639                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5640                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5641
5642   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5643                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5644        [(set VR128:$dst,
5645          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5646           OpSize;
5647 }
5648
5649 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5650                                  Intrinsic IntId> {
5651   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5652                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5653                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5654
5655   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5656                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5657        [(set VR256:$dst,
5658          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5659           OpSize;
5660 }
5661
5662 let Predicates = [HasAVX] in {
5663 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5664                                      VEX;
5665 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5666                                      VEX;
5667 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5668                                      VEX;
5669 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5670                                      VEX;
5671 }
5672
5673 let Predicates = [HasAVX2] in {
5674 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5675                                        int_x86_avx2_pmovsxbd>, VEX;
5676 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5677                                        int_x86_avx2_pmovsxwq>, VEX;
5678 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5679                                        int_x86_avx2_pmovzxbd>, VEX;
5680 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5681                                        int_x86_avx2_pmovzxwq>, VEX;
5682 }
5683
5684 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5685 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5686 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5687 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5688
5689 let Predicates = [HasAVX] in {
5690   // Common patterns involving scalar load
5691   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5692             (VPMOVSXBDrm addr:$src)>;
5693   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5694             (VPMOVSXWQrm addr:$src)>;
5695
5696   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5697             (VPMOVZXBDrm addr:$src)>;
5698   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5699             (VPMOVZXWQrm addr:$src)>;
5700 }
5701
5702 let Predicates = [HasSSE41] in {
5703   // Common patterns involving scalar load
5704   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5705             (PMOVSXBDrm addr:$src)>;
5706   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5707             (PMOVSXWQrm addr:$src)>;
5708
5709   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5710             (PMOVZXBDrm addr:$src)>;
5711   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5712             (PMOVZXWQrm addr:$src)>;
5713 }
5714
5715 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5716   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5717                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5718                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5719
5720   // Expecting a i16 load any extended to i32 value.
5721   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5722                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5723                  [(set VR128:$dst, (IntId (bitconvert
5724                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5725                  OpSize;
5726 }
5727
5728 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5729                                  Intrinsic IntId> {
5730   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5731                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5732                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5733
5734   // Expecting a i16 load any extended to i32 value.
5735   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5736                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5737                   [(set VR256:$dst, (IntId (bitconvert
5738                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5739                   OpSize;
5740 }
5741
5742 let Predicates = [HasAVX] in {
5743 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5744                                      VEX;
5745 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5746                                      VEX;
5747 }
5748 let Predicates = [HasAVX2] in {
5749 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5750                                        int_x86_avx2_pmovsxbq>, VEX;
5751 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5752                                        int_x86_avx2_pmovzxbq>, VEX;
5753 }
5754 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5755 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5756
5757 let Predicates = [HasAVX] in {
5758   // Common patterns involving scalar load
5759   def : Pat<(int_x86_sse41_pmovsxbq
5760               (bitconvert (v4i32 (X86vzmovl
5761                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5762             (VPMOVSXBQrm addr:$src)>;
5763
5764   def : Pat<(int_x86_sse41_pmovzxbq
5765               (bitconvert (v4i32 (X86vzmovl
5766                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5767             (VPMOVZXBQrm addr:$src)>;
5768 }
5769
5770 let Predicates = [HasSSE41] in {
5771   // Common patterns involving scalar load
5772   def : Pat<(int_x86_sse41_pmovsxbq
5773               (bitconvert (v4i32 (X86vzmovl
5774                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5775             (PMOVSXBQrm addr:$src)>;
5776
5777   def : Pat<(int_x86_sse41_pmovzxbq
5778               (bitconvert (v4i32 (X86vzmovl
5779                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5780             (PMOVZXBQrm addr:$src)>;
5781 }
5782
5783 //===----------------------------------------------------------------------===//
5784 // SSE4.1 - Extract Instructions
5785 //===----------------------------------------------------------------------===//
5786
5787 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5788 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5789   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5790                  (ins VR128:$src1, i32i8imm:$src2),
5791                  !strconcat(OpcodeStr,
5792                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5793                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5794                  OpSize;
5795   let neverHasSideEffects = 1, mayStore = 1 in
5796   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5797                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5798                  !strconcat(OpcodeStr,
5799                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5800                  []>, OpSize;
5801 // FIXME:
5802 // There's an AssertZext in the way of writing the store pattern
5803 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5804 }
5805
5806 let Predicates = [HasAVX] in {
5807   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5808   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5809          (ins VR128:$src1, i32i8imm:$src2),
5810          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5811 }
5812
5813 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5814
5815
5816 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5817 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5818   let neverHasSideEffects = 1, mayStore = 1 in
5819   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5820                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5821                  !strconcat(OpcodeStr,
5822                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5823                  []>, OpSize;
5824 // FIXME:
5825 // There's an AssertZext in the way of writing the store pattern
5826 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5827 }
5828
5829 let Predicates = [HasAVX] in
5830   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5831
5832 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5833
5834
5835 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5836 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5837   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5838                  (ins VR128:$src1, i32i8imm:$src2),
5839                  !strconcat(OpcodeStr,
5840                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5841                  [(set GR32:$dst,
5842                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5843   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5844                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5845                  !strconcat(OpcodeStr,
5846                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5847                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5848                           addr:$dst)]>, OpSize;
5849 }
5850
5851 let Predicates = [HasAVX] in
5852   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5853
5854 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5855
5856 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5857 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5858   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5859                  (ins VR128:$src1, i32i8imm:$src2),
5860                  !strconcat(OpcodeStr,
5861                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5862                  [(set GR64:$dst,
5863                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5864   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5865                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5866                  !strconcat(OpcodeStr,
5867                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5868                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5869                           addr:$dst)]>, OpSize, REX_W;
5870 }
5871
5872 let Predicates = [HasAVX] in
5873   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5874
5875 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5876
5877 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5878 /// destination
5879 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5880   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5881                  (ins VR128:$src1, i32i8imm:$src2),
5882                  !strconcat(OpcodeStr,
5883                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5884                  [(set GR32:$dst,
5885                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5886            OpSize;
5887   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5888                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5889                  !strconcat(OpcodeStr,
5890                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5891                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5892                           addr:$dst)]>, OpSize;
5893 }
5894
5895 let ExeDomain = SSEPackedSingle in {
5896   let Predicates = [HasAVX] in {
5897     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5898     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5899                     (ins VR128:$src1, i32i8imm:$src2),
5900                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5901                     []>, OpSize, VEX;
5902   }
5903   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5904 }
5905
5906 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5907 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5908                                               imm:$src2))),
5909                  addr:$dst),
5910           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5911           Requires<[HasAVX]>;
5912 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5913                                               imm:$src2))),
5914                  addr:$dst),
5915           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5916           Requires<[HasSSE41]>;
5917
5918 //===----------------------------------------------------------------------===//
5919 // SSE4.1 - Insert Instructions
5920 //===----------------------------------------------------------------------===//
5921
5922 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5923   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5924       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5925       !if(Is2Addr,
5926         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5927         !strconcat(asm,
5928                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5929       [(set VR128:$dst,
5930         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5931   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5932       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5933       !if(Is2Addr,
5934         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5935         !strconcat(asm,
5936                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5937       [(set VR128:$dst,
5938         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5939                    imm:$src3))]>, OpSize;
5940 }
5941
5942 let Predicates = [HasAVX] in
5943   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5944 let Constraints = "$src1 = $dst" in
5945   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5946
5947 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5948   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5949       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5950       !if(Is2Addr,
5951         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5952         !strconcat(asm,
5953                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5954       [(set VR128:$dst,
5955         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5956       OpSize;
5957   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5958       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5959       !if(Is2Addr,
5960         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5961         !strconcat(asm,
5962                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5963       [(set VR128:$dst,
5964         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5965                           imm:$src3)))]>, OpSize;
5966 }
5967
5968 let Predicates = [HasAVX] in
5969   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5970 let Constraints = "$src1 = $dst" in
5971   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5972
5973 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5974   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5975       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5976       !if(Is2Addr,
5977         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5978         !strconcat(asm,
5979                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5980       [(set VR128:$dst,
5981         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5982       OpSize;
5983   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5984       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5985       !if(Is2Addr,
5986         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5987         !strconcat(asm,
5988                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5989       [(set VR128:$dst,
5990         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5991                           imm:$src3)))]>, OpSize;
5992 }
5993
5994 let Predicates = [HasAVX] in
5995   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5996 let Constraints = "$src1 = $dst" in
5997   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5998
5999 // insertps has a few different modes, there's the first two here below which
6000 // are optimized inserts that won't zero arbitrary elements in the destination
6001 // vector. The next one matches the intrinsic and could zero arbitrary elements
6002 // in the target vector.
6003 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6004   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6005       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6006       !if(Is2Addr,
6007         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6008         !strconcat(asm,
6009                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6010       [(set VR128:$dst,
6011         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6012       OpSize;
6013   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6014       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6015       !if(Is2Addr,
6016         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6017         !strconcat(asm,
6018                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6019       [(set VR128:$dst,
6020         (X86insrtps VR128:$src1,
6021                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6022                     imm:$src3))]>, OpSize;
6023 }
6024
6025 let ExeDomain = SSEPackedSingle in {
6026   let Predicates = [HasAVX] in
6027     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6028   let Constraints = "$src1 = $dst" in
6029     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6030 }
6031
6032 //===----------------------------------------------------------------------===//
6033 // SSE4.1 - Round Instructions
6034 //===----------------------------------------------------------------------===//
6035
6036 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6037                             X86MemOperand x86memop, RegisterClass RC,
6038                             PatFrag mem_frag32, PatFrag mem_frag64,
6039                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6040 let ExeDomain = SSEPackedSingle in {
6041   // Intrinsic operation, reg.
6042   // Vector intrinsic operation, reg
6043   def PSr : SS4AIi8<opcps, MRMSrcReg,
6044                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6045                     !strconcat(OpcodeStr,
6046                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6047                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6048                     OpSize;
6049
6050   // Vector intrinsic operation, mem
6051   def PSm : SS4AIi8<opcps, MRMSrcMem,
6052                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6053                     !strconcat(OpcodeStr,
6054                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6055                     [(set RC:$dst,
6056                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6057                     OpSize;
6058 } // ExeDomain = SSEPackedSingle
6059
6060 let ExeDomain = SSEPackedDouble in {
6061   // Vector intrinsic operation, reg
6062   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6063                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6064                     !strconcat(OpcodeStr,
6065                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6066                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6067                     OpSize;
6068
6069   // Vector intrinsic operation, mem
6070   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6071                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6072                     !strconcat(OpcodeStr,
6073                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6074                     [(set RC:$dst,
6075                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6076                     OpSize;
6077 } // ExeDomain = SSEPackedDouble
6078 }
6079
6080 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6081                             string OpcodeStr,
6082                             Intrinsic F32Int,
6083                             Intrinsic F64Int, bit Is2Addr = 1> {
6084 let ExeDomain = GenericDomain in {
6085   // Operation, reg.
6086   def SSr : SS4AIi8<opcss, MRMSrcReg,
6087       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6088       !if(Is2Addr,
6089           !strconcat(OpcodeStr,
6090               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6091           !strconcat(OpcodeStr,
6092               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6093       []>, OpSize;
6094
6095   // Intrinsic operation, reg.
6096   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6097         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6098         !if(Is2Addr,
6099             !strconcat(OpcodeStr,
6100                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6101             !strconcat(OpcodeStr,
6102                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6103         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6104         OpSize;
6105
6106   // Intrinsic operation, mem.
6107   def SSm : SS4AIi8<opcss, MRMSrcMem,
6108         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6109         !if(Is2Addr,
6110             !strconcat(OpcodeStr,
6111                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6112             !strconcat(OpcodeStr,
6113                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6114         [(set VR128:$dst,
6115              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6116         OpSize;
6117
6118   // Operation, reg.
6119   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6120         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6121         !if(Is2Addr,
6122             !strconcat(OpcodeStr,
6123                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6124             !strconcat(OpcodeStr,
6125                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6126         []>, OpSize;
6127
6128   // Intrinsic operation, reg.
6129   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6130         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6131         !if(Is2Addr,
6132             !strconcat(OpcodeStr,
6133                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6134             !strconcat(OpcodeStr,
6135                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6136         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6137         OpSize;
6138
6139   // Intrinsic operation, mem.
6140   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6141         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6142         !if(Is2Addr,
6143             !strconcat(OpcodeStr,
6144                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6145             !strconcat(OpcodeStr,
6146                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6147         [(set VR128:$dst,
6148               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6149         OpSize;
6150 } // ExeDomain = GenericDomain
6151 }
6152
6153 // FP round - roundss, roundps, roundsd, roundpd
6154 let Predicates = [HasAVX] in {
6155   // Intrinsic form
6156   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6157                                   memopv4f32, memopv2f64,
6158                                   int_x86_sse41_round_ps,
6159                                   int_x86_sse41_round_pd>, VEX;
6160   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6161                                   memopv8f32, memopv4f64,
6162                                   int_x86_avx_round_ps_256,
6163                                   int_x86_avx_round_pd_256>, VEX;
6164   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6165                                   int_x86_sse41_round_ss,
6166                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6167
6168   def : Pat<(ffloor FR32:$src),
6169             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6170   def : Pat<(f64 (ffloor FR64:$src)),
6171             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6172   def : Pat<(f32 (fnearbyint FR32:$src)),
6173             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6174   def : Pat<(f64 (fnearbyint FR64:$src)),
6175             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6176   def : Pat<(f32 (fceil FR32:$src)),
6177             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6178   def : Pat<(f64 (fceil FR64:$src)),
6179             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6180   def : Pat<(f32 (frint FR32:$src)),
6181             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6182   def : Pat<(f64 (frint FR64:$src)),
6183             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6184   def : Pat<(f32 (ftrunc FR32:$src)),
6185             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6186   def : Pat<(f64 (ftrunc FR64:$src)),
6187             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6188 }
6189
6190 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6191                                memopv4f32, memopv2f64,
6192                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6193 let Constraints = "$src1 = $dst" in
6194 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6195                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6196
6197 def : Pat<(ffloor FR32:$src),
6198           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6199 def : Pat<(f64 (ffloor FR64:$src)),
6200           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6201 def : Pat<(f32 (fnearbyint FR32:$src)),
6202           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6203 def : Pat<(f64 (fnearbyint FR64:$src)),
6204           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6205 def : Pat<(f32 (fceil FR32:$src)),
6206           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6207 def : Pat<(f64 (fceil FR64:$src)),
6208           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6209 def : Pat<(f32 (frint FR32:$src)),
6210           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6211 def : Pat<(f64 (frint FR64:$src)),
6212           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6213 def : Pat<(f32 (ftrunc FR32:$src)),
6214           (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6215 def : Pat<(f64 (ftrunc FR64:$src)),
6216           (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6217
6218 //===----------------------------------------------------------------------===//
6219 // SSE4.1 - Packed Bit Test
6220 //===----------------------------------------------------------------------===//
6221
6222 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6223 // the intel intrinsic that corresponds to this.
6224 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6225 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6226                 "vptest\t{$src2, $src1|$src1, $src2}",
6227                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6228                 OpSize, VEX;
6229 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6230                 "vptest\t{$src2, $src1|$src1, $src2}",
6231                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6232                 OpSize, VEX;
6233
6234 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6235                 "vptest\t{$src2, $src1|$src1, $src2}",
6236                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6237                 OpSize, VEX;
6238 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6239                 "vptest\t{$src2, $src1|$src1, $src2}",
6240                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6241                 OpSize, VEX;
6242 }
6243
6244 let Defs = [EFLAGS] in {
6245 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6246               "ptest\t{$src2, $src1|$src1, $src2}",
6247               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6248               OpSize;
6249 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6250               "ptest\t{$src2, $src1|$src1, $src2}",
6251               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6252               OpSize;
6253 }
6254
6255 // The bit test instructions below are AVX only
6256 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6257                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6258   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6259             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6260             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6261   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6262             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6263             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6264             OpSize, VEX;
6265 }
6266
6267 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6268 let ExeDomain = SSEPackedSingle in {
6269 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6270 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>;
6271 }
6272 let ExeDomain = SSEPackedDouble in {
6273 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6274 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>;
6275 }
6276 }
6277
6278 //===----------------------------------------------------------------------===//
6279 // SSE4.1 - Misc Instructions
6280 //===----------------------------------------------------------------------===//
6281
6282 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6283   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6284                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6285                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6286                      OpSize, XS;
6287   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6288                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6289                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6290                       (implicit EFLAGS)]>, OpSize, XS;
6291
6292   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6293                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6294                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6295                      XS;
6296   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6297                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6298                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6299                       (implicit EFLAGS)]>, XS;
6300
6301   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6302                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6303                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6304                       XS;
6305   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6306                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6307                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6308                        (implicit EFLAGS)]>, XS;
6309 }
6310
6311
6312
6313 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6314 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6315                                  Intrinsic IntId128> {
6316   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6317                     (ins VR128:$src),
6318                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6319                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6320   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6321                      (ins i128mem:$src),
6322                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6323                      [(set VR128:$dst,
6324                        (IntId128
6325                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6326 }
6327
6328 let Predicates = [HasAVX] in
6329 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6330                                          int_x86_sse41_phminposuw>, VEX;
6331 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6332                                          int_x86_sse41_phminposuw>;
6333
6334 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6335 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6336                               Intrinsic IntId128, bit Is2Addr = 1> {
6337   let isCommutable = 1 in
6338   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6339        (ins VR128:$src1, VR128:$src2),
6340        !if(Is2Addr,
6341            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6342            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6343        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6344   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6345        (ins VR128:$src1, i128mem:$src2),
6346        !if(Is2Addr,
6347            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6348            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6349        [(set VR128:$dst,
6350          (IntId128 VR128:$src1,
6351           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6352 }
6353
6354 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6355 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6356                                 Intrinsic IntId256> {
6357   let isCommutable = 1 in
6358   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6359        (ins VR256:$src1, VR256:$src2),
6360        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6361        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6362   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6363        (ins VR256:$src1, i256mem:$src2),
6364        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6365        [(set VR256:$dst,
6366          (IntId256 VR256:$src1,
6367           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6368 }
6369
6370 let Predicates = [HasAVX] in {
6371   let isCommutable = 0 in
6372   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6373                                                          0>, VEX_4V;
6374   defm VPMINSB   : SS41I_binop_rm_int<0x38, "vpminsb",   int_x86_sse41_pminsb,
6375                                                          0>, VEX_4V;
6376   defm VPMINSD   : SS41I_binop_rm_int<0x39, "vpminsd",   int_x86_sse41_pminsd,
6377                                                          0>, VEX_4V;
6378   defm VPMINUD   : SS41I_binop_rm_int<0x3B, "vpminud",   int_x86_sse41_pminud,
6379                                                          0>, VEX_4V;
6380   defm VPMINUW   : SS41I_binop_rm_int<0x3A, "vpminuw",   int_x86_sse41_pminuw,
6381                                                          0>, VEX_4V;
6382   defm VPMAXSB   : SS41I_binop_rm_int<0x3C, "vpmaxsb",   int_x86_sse41_pmaxsb,
6383                                                          0>, VEX_4V;
6384   defm VPMAXSD   : SS41I_binop_rm_int<0x3D, "vpmaxsd",   int_x86_sse41_pmaxsd,
6385                                                          0>, VEX_4V;
6386   defm VPMAXUD   : SS41I_binop_rm_int<0x3F, "vpmaxud",   int_x86_sse41_pmaxud,
6387                                                          0>, VEX_4V;
6388   defm VPMAXUW   : SS41I_binop_rm_int<0x3E, "vpmaxuw",   int_x86_sse41_pmaxuw,
6389                                                          0>, VEX_4V;
6390   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6391                                                          0>, VEX_4V;
6392 }
6393
6394 let Predicates = [HasAVX2] in {
6395   let isCommutable = 0 in
6396   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6397                                         int_x86_avx2_packusdw>, VEX_4V;
6398   defm VPMINSB   : SS41I_binop_rm_int_y<0x38, "vpminsb",
6399                                         int_x86_avx2_pmins_b>, VEX_4V;
6400   defm VPMINSD   : SS41I_binop_rm_int_y<0x39, "vpminsd",
6401                                         int_x86_avx2_pmins_d>, VEX_4V;
6402   defm VPMINUD   : SS41I_binop_rm_int_y<0x3B, "vpminud",
6403                                         int_x86_avx2_pminu_d>, VEX_4V;
6404   defm VPMINUW   : SS41I_binop_rm_int_y<0x3A, "vpminuw",
6405                                         int_x86_avx2_pminu_w>, VEX_4V;
6406   defm VPMAXSB   : SS41I_binop_rm_int_y<0x3C, "vpmaxsb",
6407                                         int_x86_avx2_pmaxs_b>, VEX_4V;
6408   defm VPMAXSD   : SS41I_binop_rm_int_y<0x3D, "vpmaxsd",
6409                                         int_x86_avx2_pmaxs_d>, VEX_4V;
6410   defm VPMAXUD   : SS41I_binop_rm_int_y<0x3F, "vpmaxud",
6411                                         int_x86_avx2_pmaxu_d>, VEX_4V;
6412   defm VPMAXUW   : SS41I_binop_rm_int_y<0x3E, "vpmaxuw",
6413                                         int_x86_avx2_pmaxu_w>, VEX_4V;
6414   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6415                                         int_x86_avx2_pmul_dq>, VEX_4V;
6416 }
6417
6418 let Constraints = "$src1 = $dst" in {
6419   let isCommutable = 0 in
6420   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6421   defm PMINSB   : SS41I_binop_rm_int<0x38, "pminsb",   int_x86_sse41_pminsb>;
6422   defm PMINSD   : SS41I_binop_rm_int<0x39, "pminsd",   int_x86_sse41_pminsd>;
6423   defm PMINUD   : SS41I_binop_rm_int<0x3B, "pminud",   int_x86_sse41_pminud>;
6424   defm PMINUW   : SS41I_binop_rm_int<0x3A, "pminuw",   int_x86_sse41_pminuw>;
6425   defm PMAXSB   : SS41I_binop_rm_int<0x3C, "pmaxsb",   int_x86_sse41_pmaxsb>;
6426   defm PMAXSD   : SS41I_binop_rm_int<0x3D, "pmaxsd",   int_x86_sse41_pmaxsd>;
6427   defm PMAXUD   : SS41I_binop_rm_int<0x3F, "pmaxud",   int_x86_sse41_pmaxud>;
6428   defm PMAXUW   : SS41I_binop_rm_int<0x3E, "pmaxuw",   int_x86_sse41_pmaxuw>;
6429   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6430 }
6431
6432 /// SS48I_binop_rm - Simple SSE41 binary operator.
6433 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6434                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6435                           X86MemOperand x86memop, bit Is2Addr = 1> {
6436   let isCommutable = 1 in
6437   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6438        (ins RC:$src1, RC:$src2),
6439        !if(Is2Addr,
6440            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6441            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6442        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6443   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6444        (ins RC:$src1, x86memop:$src2),
6445        !if(Is2Addr,
6446            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6447            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6448        [(set RC:$dst,
6449          (OpVT (OpNode RC:$src1,
6450           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6451 }
6452
6453 let Predicates = [HasAVX] in {
6454   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6455                                 memopv2i64, i128mem, 0>, VEX_4V;
6456   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6457                                  memopv2i64, i128mem, 0>, VEX_4V;
6458 }
6459 let Predicates = [HasAVX2] in {
6460   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6461                                   memopv4i64, i256mem, 0>, VEX_4V;
6462   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6463                                   memopv4i64, i256mem, 0>, VEX_4V;
6464 }
6465
6466 let Constraints = "$src1 = $dst" in {
6467   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6468                                 memopv2i64, i128mem>;
6469   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6470                                 memopv2i64, i128mem>;
6471 }
6472
6473 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6474 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6475                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6476                  X86MemOperand x86memop, bit Is2Addr = 1> {
6477   let isCommutable = 1 in
6478   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6479         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6480         !if(Is2Addr,
6481             !strconcat(OpcodeStr,
6482                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6483             !strconcat(OpcodeStr,
6484                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6485         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6486         OpSize;
6487   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6488         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6489         !if(Is2Addr,
6490             !strconcat(OpcodeStr,
6491                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6492             !strconcat(OpcodeStr,
6493                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6494         [(set RC:$dst,
6495           (IntId RC:$src1,
6496            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6497         OpSize;
6498 }
6499
6500 let Predicates = [HasAVX] in {
6501   let isCommutable = 0 in {
6502     let ExeDomain = SSEPackedSingle in {
6503     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6504                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6505     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6506               int_x86_avx_blend_ps_256, VR256, memopv8f32, f256mem, 0>, VEX_4V;
6507     }
6508     let ExeDomain = SSEPackedDouble in {
6509     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6510                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6511     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6512               int_x86_avx_blend_pd_256, VR256, memopv4f64, f256mem, 0>, VEX_4V;
6513     }
6514   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6515                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6516   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6517                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6518   }
6519   let ExeDomain = SSEPackedSingle in
6520   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6521                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6522   let ExeDomain = SSEPackedDouble in
6523   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6524                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6525   let ExeDomain = SSEPackedSingle in
6526   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6527                                    VR256, memopv8f32, i256mem, 0>, VEX_4V;
6528 }
6529
6530 let Predicates = [HasAVX2] in {
6531   let isCommutable = 0 in {
6532   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6533                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6534   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6535                                        VR256, memopv4i64, i256mem, 0>, VEX_4V;
6536   }
6537 }
6538
6539 let Constraints = "$src1 = $dst" in {
6540   let isCommutable = 0 in {
6541   let ExeDomain = SSEPackedSingle in
6542   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6543                                      VR128, memopv4f32, f128mem>;
6544   let ExeDomain = SSEPackedDouble in
6545   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6546                                      VR128, memopv2f64, f128mem>;
6547   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6548                                      VR128, memopv2i64, i128mem>;
6549   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6550                                      VR128, memopv2i64, i128mem>;
6551   }
6552   let ExeDomain = SSEPackedSingle in
6553   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6554                                   VR128, memopv4f32, f128mem>;
6555   let ExeDomain = SSEPackedDouble in
6556   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6557                                   VR128, memopv2f64, f128mem>;
6558 }
6559
6560 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6561 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6562                                     RegisterClass RC, X86MemOperand x86memop,
6563                                     PatFrag mem_frag, Intrinsic IntId> {
6564   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6565                   (ins RC:$src1, RC:$src2, RC:$src3),
6566                   !strconcat(OpcodeStr,
6567                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6568                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6569                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6570
6571   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6572                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6573                   !strconcat(OpcodeStr,
6574                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6575                   [(set RC:$dst,
6576                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6577                                RC:$src3))],
6578                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6579 }
6580
6581 let Predicates = [HasAVX] in {
6582 let ExeDomain = SSEPackedDouble in {
6583 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6584                                            memopv2f64, int_x86_sse41_blendvpd>;
6585 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6586                                          memopv4f64, int_x86_avx_blendv_pd_256>;
6587 } // ExeDomain = SSEPackedDouble
6588 let ExeDomain = SSEPackedSingle in {
6589 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6590                                            memopv4f32, int_x86_sse41_blendvps>;
6591 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6592                                          memopv8f32, int_x86_avx_blendv_ps_256>;
6593 } // ExeDomain = SSEPackedSingle
6594 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6595                                            memopv2i64, int_x86_sse41_pblendvb>;
6596 }
6597
6598 let Predicates = [HasAVX2] in {
6599 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6600                                            memopv4i64, int_x86_avx2_pblendvb>;
6601 }
6602
6603 let Predicates = [HasAVX] in {
6604   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6605                             (v16i8 VR128:$src2))),
6606             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6607   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6608                             (v4i32 VR128:$src2))),
6609             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6610   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6611                             (v4f32 VR128:$src2))),
6612             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6613   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6614                             (v2i64 VR128:$src2))),
6615             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6616   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6617                             (v2f64 VR128:$src2))),
6618             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6619   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6620                             (v8i32 VR256:$src2))),
6621             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6622   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6623                             (v8f32 VR256:$src2))),
6624             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6625   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6626                             (v4i64 VR256:$src2))),
6627             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6628   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6629                             (v4f64 VR256:$src2))),
6630             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6631
6632   def : Pat<(v8f32 (X86Blendps (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6633                                (imm:$mask))),
6634             (VBLENDPSYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6635   def : Pat<(v4f64 (X86Blendpd (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6636                                (imm:$mask))),
6637             (VBLENDPDYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6638
6639   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6640                                (imm:$mask))),
6641             (VPBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6642   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6643                                (imm:$mask))),
6644             (VBLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6645   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6646                                (imm:$mask))),
6647             (VBLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6648 }
6649
6650 let Predicates = [HasAVX2] in {
6651   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6652                             (v32i8 VR256:$src2))),
6653             (VPBLENDVBYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6654   def : Pat<(v16i16 (X86Blendpw (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6655                                (imm:$mask))),
6656             (VPBLENDWYrri VR256:$src2, VR256:$src1, imm:$mask)>;
6657 }
6658
6659 /// SS41I_ternary_int - SSE 4.1 ternary operator
6660 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6661   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6662                                X86MemOperand x86memop, Intrinsic IntId> {
6663     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6664                     (ins VR128:$src1, VR128:$src2),
6665                     !strconcat(OpcodeStr,
6666                      "\t{$src2, $dst|$dst, $src2}"),
6667                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6668                     OpSize;
6669
6670     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6671                     (ins VR128:$src1, x86memop:$src2),
6672                     !strconcat(OpcodeStr,
6673                      "\t{$src2, $dst|$dst, $src2}"),
6674                     [(set VR128:$dst,
6675                       (IntId VR128:$src1,
6676                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6677   }
6678 }
6679
6680 let ExeDomain = SSEPackedDouble in
6681 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6682                                   int_x86_sse41_blendvpd>;
6683 let ExeDomain = SSEPackedSingle in
6684 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6685                                   int_x86_sse41_blendvps>;
6686 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6687                                   int_x86_sse41_pblendvb>;
6688
6689 // Aliases with the implicit xmm0 argument
6690 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6691                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6692 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6693                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6694 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6695                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6696 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6697                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6698 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6699                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6700 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6701                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6702
6703 let Predicates = [HasSSE41] in {
6704   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6705                             (v16i8 VR128:$src2))),
6706             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6707   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6708                             (v4i32 VR128:$src2))),
6709             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6710   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6711                             (v4f32 VR128:$src2))),
6712             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6713   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6714                             (v2i64 VR128:$src2))),
6715             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6716   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6717                             (v2f64 VR128:$src2))),
6718             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6719
6720   def : Pat<(v8i16 (X86Blendpw (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6721                                (imm:$mask))),
6722             (PBLENDWrri VR128:$src2, VR128:$src1, imm:$mask)>;
6723   def : Pat<(v4f32 (X86Blendps (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6724                                (imm:$mask))),
6725             (BLENDPSrri VR128:$src2, VR128:$src1, imm:$mask)>;
6726   def : Pat<(v2f64 (X86Blendpd (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6727                                (imm:$mask))),
6728             (BLENDPDrri VR128:$src2, VR128:$src1, imm:$mask)>;
6729
6730 }
6731
6732 let Predicates = [HasAVX] in
6733 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6734                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6735                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6736                        OpSize, VEX;
6737 let Predicates = [HasAVX2] in
6738 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6739                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6740                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6741                          OpSize, VEX;
6742 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6743                        "movntdqa\t{$src, $dst|$dst, $src}",
6744                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6745                        OpSize;
6746
6747 //===----------------------------------------------------------------------===//
6748 // SSE4.2 - Compare Instructions
6749 //===----------------------------------------------------------------------===//
6750
6751 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6752 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6753                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6754                           X86MemOperand x86memop, bit Is2Addr = 1> {
6755   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6756        (ins RC:$src1, RC:$src2),
6757        !if(Is2Addr,
6758            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6759            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6760        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6761        OpSize;
6762   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6763        (ins RC:$src1, x86memop:$src2),
6764        !if(Is2Addr,
6765            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6766            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6767        [(set RC:$dst,
6768          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6769 }
6770
6771 let Predicates = [HasAVX] in
6772   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6773                                  memopv2i64, i128mem, 0>, VEX_4V;
6774
6775 let Predicates = [HasAVX2] in
6776   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6777                                   memopv4i64, i256mem, 0>, VEX_4V;
6778
6779 let Constraints = "$src1 = $dst" in
6780   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6781                                 memopv2i64, i128mem>;
6782
6783 //===----------------------------------------------------------------------===//
6784 // SSE4.2 - String/text Processing Instructions
6785 //===----------------------------------------------------------------------===//
6786
6787 // Packed Compare Implicit Length Strings, Return Mask
6788 multiclass pseudo_pcmpistrm<string asm> {
6789   def REG : PseudoI<(outs VR128:$dst),
6790                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6791     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6792                                                   imm:$src3))]>;
6793   def MEM : PseudoI<(outs VR128:$dst),
6794                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6795     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128
6796                        VR128:$src1, (load addr:$src2), imm:$src3))]>;
6797 }
6798
6799 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6800   let AddedComplexity = 1 in
6801     defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6802   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[HasSSE42]>;
6803 }
6804
6805 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1, Predicates = [HasAVX] in {
6806   def VPCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6807       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6808       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6809   let mayLoad = 1 in
6810   def VPCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6811       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6812       "vpcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize, VEX;
6813 }
6814
6815 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6816   def PCMPISTRM128rr : SS42AI<0x62, MRMSrcReg, (outs),
6817       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6818       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6819   let mayLoad = 1 in
6820   def PCMPISTRM128rm : SS42AI<0x62, MRMSrcMem, (outs),
6821       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6822       "pcmpistrm\t{$src3, $src2, $src1|$src1, $src2, $src3}", []>, OpSize;
6823 }
6824
6825 // Packed Compare Explicit Length Strings, Return Mask
6826 multiclass pseudo_pcmpestrm<string asm> {
6827   def REG : PseudoI<(outs VR128:$dst),
6828                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6829     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6830                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6831   def MEM : PseudoI<(outs VR128:$dst),
6832                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6833     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6834                        VR128:$src1, EAX, (load addr:$src3), EDX, imm:$src5))]>;
6835 }
6836
6837 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6838   let AddedComplexity = 1 in
6839     defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6840   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[HasSSE42]>;
6841 }
6842
6843 let Predicates = [HasAVX],
6844     Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6845   def VPCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6846       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6847       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6848   let mayLoad = 1 in
6849   def VPCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6850       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6851       "vpcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize, VEX;
6852 }
6853
6854 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6855   def PCMPESTRM128rr : SS42AI<0x60, MRMSrcReg, (outs),
6856       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6857       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6858   let mayLoad = 1 in
6859   def PCMPESTRM128rm : SS42AI<0x60, MRMSrcMem, (outs),
6860       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6861       "pcmpestrm\t{$src5, $src3, $src1|$src1, $src3, $src5}", []>, OpSize;
6862 }
6863
6864 // Packed Compare Implicit Length Strings, Return Index
6865 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6866   multiclass SS42AI_pcmpistri<string asm> {
6867     def rr : SS42AI<0x63, MRMSrcReg, (outs),
6868       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6869       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6870       []>, OpSize;
6871     let mayLoad = 1 in
6872     def rm : SS42AI<0x63, MRMSrcMem, (outs),
6873       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6874       !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6875       []>, OpSize;
6876   }
6877 }
6878
6879 let Predicates = [HasAVX] in
6880 defm VPCMPISTRI  : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6881 defm PCMPISTRI   : SS42AI_pcmpistri<"pcmpistri">;
6882
6883 // Packed Compare Explicit Length Strings, Return Index
6884 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6885   multiclass SS42AI_pcmpestri<string asm> {
6886     def rr : SS42AI<0x61, MRMSrcReg, (outs),
6887       (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6888       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6889       []>, OpSize;
6890     let mayLoad = 1 in
6891     def rm : SS42AI<0x61, MRMSrcMem, (outs),
6892       (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6893       !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6894       []>, OpSize;
6895   }
6896 }
6897
6898 let Predicates = [HasAVX] in
6899 defm VPCMPESTRI  : SS42AI_pcmpestri<"vpcmpestri">, VEX;
6900 defm PCMPESTRI   : SS42AI_pcmpestri<"pcmpestri">;
6901
6902 //===----------------------------------------------------------------------===//
6903 // SSE4.2 - CRC Instructions
6904 //===----------------------------------------------------------------------===//
6905
6906 // No CRC instructions have AVX equivalents
6907
6908 // crc intrinsic instruction
6909 // This set of instructions are only rm, the only difference is the size
6910 // of r and m.
6911 let Constraints = "$src1 = $dst" in {
6912   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
6913                       (ins GR32:$src1, i8mem:$src2),
6914                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6915                        [(set GR32:$dst,
6916                          (int_x86_sse42_crc32_32_8 GR32:$src1,
6917                          (load addr:$src2)))]>;
6918   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
6919                       (ins GR32:$src1, GR8:$src2),
6920                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6921                        [(set GR32:$dst,
6922                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
6923   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6924                       (ins GR32:$src1, i16mem:$src2),
6925                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6926                        [(set GR32:$dst,
6927                          (int_x86_sse42_crc32_32_16 GR32:$src1,
6928                          (load addr:$src2)))]>,
6929                          OpSize;
6930   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6931                       (ins GR32:$src1, GR16:$src2),
6932                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
6933                        [(set GR32:$dst,
6934                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
6935                          OpSize;
6936   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
6937                       (ins GR32:$src1, i32mem:$src2),
6938                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6939                        [(set GR32:$dst,
6940                          (int_x86_sse42_crc32_32_32 GR32:$src1,
6941                          (load addr:$src2)))]>;
6942   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
6943                       (ins GR32:$src1, GR32:$src2),
6944                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
6945                        [(set GR32:$dst,
6946                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
6947   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
6948                       (ins GR64:$src1, i8mem:$src2),
6949                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6950                        [(set GR64:$dst,
6951                          (int_x86_sse42_crc32_64_8 GR64:$src1,
6952                          (load addr:$src2)))]>,
6953                          REX_W;
6954   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
6955                       (ins GR64:$src1, GR8:$src2),
6956                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
6957                        [(set GR64:$dst,
6958                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
6959                          REX_W;
6960   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
6961                       (ins GR64:$src1, i64mem:$src2),
6962                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6963                        [(set GR64:$dst,
6964                          (int_x86_sse42_crc32_64_64 GR64:$src1,
6965                          (load addr:$src2)))]>,
6966                          REX_W;
6967   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
6968                       (ins GR64:$src1, GR64:$src2),
6969                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
6970                        [(set GR64:$dst,
6971                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
6972                          REX_W;
6973 }
6974
6975 //===----------------------------------------------------------------------===//
6976 // AES-NI Instructions
6977 //===----------------------------------------------------------------------===//
6978
6979 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
6980                               Intrinsic IntId128, bit Is2Addr = 1> {
6981   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
6982        (ins VR128:$src1, VR128:$src2),
6983        !if(Is2Addr,
6984            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6985            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6986        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
6987        OpSize;
6988   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
6989        (ins VR128:$src1, i128mem:$src2),
6990        !if(Is2Addr,
6991            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6992            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6993        [(set VR128:$dst,
6994          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
6995 }
6996
6997 // Perform One Round of an AES Encryption/Decryption Flow
6998 let Predicates = [HasAVX, HasAES] in {
6999   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7000                          int_x86_aesni_aesenc, 0>, VEX_4V;
7001   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7002                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7003   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7004                          int_x86_aesni_aesdec, 0>, VEX_4V;
7005   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7006                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7007 }
7008
7009 let Constraints = "$src1 = $dst" in {
7010   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7011                          int_x86_aesni_aesenc>;
7012   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7013                          int_x86_aesni_aesenclast>;
7014   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7015                          int_x86_aesni_aesdec>;
7016   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7017                          int_x86_aesni_aesdeclast>;
7018 }
7019
7020 // Perform the AES InvMixColumn Transformation
7021 let Predicates = [HasAVX, HasAES] in {
7022   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7023       (ins VR128:$src1),
7024       "vaesimc\t{$src1, $dst|$dst, $src1}",
7025       [(set VR128:$dst,
7026         (int_x86_aesni_aesimc VR128:$src1))]>,
7027       OpSize, VEX;
7028   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7029       (ins i128mem:$src1),
7030       "vaesimc\t{$src1, $dst|$dst, $src1}",
7031       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7032       OpSize, VEX;
7033 }
7034 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7035   (ins VR128:$src1),
7036   "aesimc\t{$src1, $dst|$dst, $src1}",
7037   [(set VR128:$dst,
7038     (int_x86_aesni_aesimc VR128:$src1))]>,
7039   OpSize;
7040 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7041   (ins i128mem:$src1),
7042   "aesimc\t{$src1, $dst|$dst, $src1}",
7043   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7044   OpSize;
7045
7046 // AES Round Key Generation Assist
7047 let Predicates = [HasAVX, HasAES] in {
7048   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7049       (ins VR128:$src1, i8imm:$src2),
7050       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7051       [(set VR128:$dst,
7052         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7053       OpSize, VEX;
7054   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7055       (ins i128mem:$src1, i8imm:$src2),
7056       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7057       [(set VR128:$dst,
7058         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7059       OpSize, VEX;
7060 }
7061 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7062   (ins VR128:$src1, i8imm:$src2),
7063   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7064   [(set VR128:$dst,
7065     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7066   OpSize;
7067 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7068   (ins i128mem:$src1, i8imm:$src2),
7069   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7070   [(set VR128:$dst,
7071     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7072   OpSize;
7073
7074 //===----------------------------------------------------------------------===//
7075 // PCLMUL Instructions
7076 //===----------------------------------------------------------------------===//
7077
7078 // AVX carry-less Multiplication instructions
7079 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7080            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7081            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7082            [(set VR128:$dst,
7083              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7084
7085 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7086            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7087            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7088            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7089                               (memopv2i64 addr:$src2), imm:$src3))]>;
7090
7091 // Carry-less Multiplication instructions
7092 let Constraints = "$src1 = $dst" in {
7093 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7094            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7095            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7096            [(set VR128:$dst,
7097              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7098
7099 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7100            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7101            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7102            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7103                               (memopv2i64 addr:$src2), imm:$src3))]>;
7104 } // Constraints = "$src1 = $dst"
7105
7106
7107 multiclass pclmul_alias<string asm, int immop> {
7108   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7109                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7110
7111   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7112                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7113
7114   def : InstAlias<!strconcat("vpclmul", asm,
7115                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7116                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7117
7118   def : InstAlias<!strconcat("vpclmul", asm,
7119                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7120                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7121 }
7122 defm : pclmul_alias<"hqhq", 0x11>;
7123 defm : pclmul_alias<"hqlq", 0x01>;
7124 defm : pclmul_alias<"lqhq", 0x10>;
7125 defm : pclmul_alias<"lqlq", 0x00>;
7126
7127 //===----------------------------------------------------------------------===//
7128 // SSE4A Instructions
7129 //===----------------------------------------------------------------------===//
7130
7131 let Predicates = [HasSSE4A] in {
7132
7133 let Constraints = "$src = $dst" in {
7134 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7135                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7136                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7137                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7138                                     imm:$idx))]>, TB, OpSize;
7139 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7140               (ins VR128:$src, VR128:$mask),
7141               "extrq\t{$mask, $src|$src, $mask}",
7142               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7143                                  VR128:$mask))]>, TB, OpSize;
7144
7145 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7146                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7147                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7148                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7149                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7150 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7151                  (ins VR128:$src, VR128:$mask),
7152                  "insertq\t{$mask, $src|$src, $mask}",
7153                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7154                                     VR128:$mask))]>, XD;
7155 }
7156
7157 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7158                 "movntss\t{$src, $dst|$dst, $src}",
7159                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7160
7161 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7162                 "movntsd\t{$src, $dst|$dst, $src}",
7163                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7164 }
7165
7166 //===----------------------------------------------------------------------===//
7167 // AVX Instructions
7168 //===----------------------------------------------------------------------===//
7169
7170 //===----------------------------------------------------------------------===//
7171 // VBROADCAST - Load from memory and broadcast to all elements of the
7172 //              destination operand
7173 //
7174 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7175                     X86MemOperand x86memop, Intrinsic Int> :
7176   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7177         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7178         [(set RC:$dst, (Int addr:$src))]>, VEX;
7179
7180 // AVX2 adds register forms
7181 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7182                          Intrinsic Int> :
7183   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7184          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7185          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7186
7187 let ExeDomain = SSEPackedSingle in {
7188   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7189                                       int_x86_avx_vbroadcast_ss>;
7190   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7191                                       int_x86_avx_vbroadcast_ss_256>;
7192 }
7193 let ExeDomain = SSEPackedDouble in
7194 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7195                                     int_x86_avx_vbroadcast_sd_256>;
7196 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7197                                    int_x86_avx_vbroadcastf128_pd_256>;
7198
7199 let ExeDomain = SSEPackedSingle in {
7200   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7201                                            int_x86_avx2_vbroadcast_ss_ps>;
7202   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7203                                            int_x86_avx2_vbroadcast_ss_ps_256>;
7204 }
7205 let ExeDomain = SSEPackedDouble in
7206 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7207                                           int_x86_avx2_vbroadcast_sd_pd_256>;
7208
7209 let Predicates = [HasAVX2] in
7210 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7211                                    int_x86_avx2_vbroadcasti128>;
7212
7213 let Predicates = [HasAVX] in
7214 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7215           (VBROADCASTF128 addr:$src)>;
7216
7217
7218 //===----------------------------------------------------------------------===//
7219 // VINSERTF128 - Insert packed floating-point values
7220 //
7221 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7222 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7223           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7224           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7225           []>, VEX_4V;
7226 let mayLoad = 1 in
7227 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7228           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7229           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7230           []>, VEX_4V;
7231 }
7232
7233 let Predicates = [HasAVX] in {
7234 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7235                                    (i32 imm)),
7236           (VINSERTF128rr VR256:$src1, VR128:$src2,
7237                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7238 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7239                                    (i32 imm)),
7240           (VINSERTF128rr VR256:$src1, VR128:$src2,
7241                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7242 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7243                                    (i32 imm)),
7244           (VINSERTF128rr VR256:$src1, VR128:$src2,
7245                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7246 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7247                                    (i32 imm)),
7248           (VINSERTF128rr VR256:$src1, VR128:$src2,
7249                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7250 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7251                                    (i32 imm)),
7252           (VINSERTF128rr VR256:$src1, VR128:$src2,
7253                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7254 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7255                                    (i32 imm)),
7256           (VINSERTF128rr VR256:$src1, VR128:$src2,
7257                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7258
7259 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (loadv4f32 addr:$src2),
7260                                    (i32 imm)),
7261           (VINSERTF128rm VR256:$src1, addr:$src2,
7262                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7263 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (loadv2f64 addr:$src2),
7264                                    (i32 imm)),
7265           (VINSERTF128rm VR256:$src1, addr:$src2,
7266                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7267 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (loadv2i64 addr:$src2),
7268                                    (i32 imm)),
7269           (VINSERTF128rm VR256:$src1, addr:$src2,
7270                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7271 }
7272
7273 //===----------------------------------------------------------------------===//
7274 // VEXTRACTF128 - Extract packed floating-point values
7275 //
7276 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7277 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7278           (ins VR256:$src1, i8imm:$src2),
7279           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7280           []>, VEX;
7281 let mayStore = 1 in
7282 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7283           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7284           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7285           []>, VEX;
7286 }
7287
7288 // Extract and store.
7289 let Predicates = [HasAVX] in {
7290   def : Pat<(alignedstore (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2), addr:$dst),
7291           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7292   def : Pat<(alignedstore (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2), addr:$dst),
7293           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7294   def : Pat<(alignedstore (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2), addr:$dst),
7295           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7296
7297   def : Pat<(int_x86_sse_storeu_ps addr:$dst, (int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2)),
7298           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7299   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, (int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2)),
7300           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7301   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, (bc_v16i8 (int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2))),
7302           (VEXTRACTF128mr addr:$dst, VR256:$src1, imm:$src2)>;
7303 }
7304
7305 // AVX1 patterns
7306 let Predicates = [HasAVX] in {
7307 def : Pat<(int_x86_avx_vextractf128_pd_256 VR256:$src1, imm:$src2),
7308           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7309 def : Pat<(int_x86_avx_vextractf128_ps_256 VR256:$src1, imm:$src2),
7310           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7311 def : Pat<(int_x86_avx_vextractf128_si_256 VR256:$src1, imm:$src2),
7312           (VEXTRACTF128rr VR256:$src1, imm:$src2)>;
7313
7314 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7315           (v4f32 (VEXTRACTF128rr
7316                     (v8f32 VR256:$src1),
7317                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7318 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7319           (v2f64 (VEXTRACTF128rr
7320                     (v4f64 VR256:$src1),
7321                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7322 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7323           (v2i64 (VEXTRACTF128rr
7324                     (v4i64 VR256:$src1),
7325                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7326 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7327           (v4i32 (VEXTRACTF128rr
7328                     (v8i32 VR256:$src1),
7329                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7330 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7331           (v8i16 (VEXTRACTF128rr
7332                     (v16i16 VR256:$src1),
7333                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7334 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7335           (v16i8 (VEXTRACTF128rr
7336                     (v32i8 VR256:$src1),
7337                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7338 }
7339
7340 //===----------------------------------------------------------------------===//
7341 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7342 //
7343 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7344                           Intrinsic IntLd, Intrinsic IntLd256,
7345                           Intrinsic IntSt, Intrinsic IntSt256> {
7346   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7347              (ins VR128:$src1, f128mem:$src2),
7348              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7349              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7350              VEX_4V;
7351   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7352              (ins VR256:$src1, f256mem:$src2),
7353              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7354              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7355              VEX_4V;
7356   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7357              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7358              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7359              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7360   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7361              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7362              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7363              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7364 }
7365
7366 let ExeDomain = SSEPackedSingle in
7367 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7368                                  int_x86_avx_maskload_ps,
7369                                  int_x86_avx_maskload_ps_256,
7370                                  int_x86_avx_maskstore_ps,
7371                                  int_x86_avx_maskstore_ps_256>;
7372 let ExeDomain = SSEPackedDouble in
7373 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7374                                  int_x86_avx_maskload_pd,
7375                                  int_x86_avx_maskload_pd_256,
7376                                  int_x86_avx_maskstore_pd,
7377                                  int_x86_avx_maskstore_pd_256>;
7378
7379 //===----------------------------------------------------------------------===//
7380 // VPERMIL - Permute Single and Double Floating-Point Values
7381 //
7382 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7383                       RegisterClass RC, X86MemOperand x86memop_f,
7384                       X86MemOperand x86memop_i, PatFrag i_frag,
7385                       Intrinsic IntVar, ValueType vt> {
7386   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7387              (ins RC:$src1, RC:$src2),
7388              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7389              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7390   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7391              (ins RC:$src1, x86memop_i:$src2),
7392              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7393              [(set RC:$dst, (IntVar RC:$src1,
7394                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7395
7396   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7397              (ins RC:$src1, i8imm:$src2),
7398              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7399              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7400   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7401              (ins x86memop_f:$src1, i8imm:$src2),
7402              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7403              [(set RC:$dst,
7404                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7405 }
7406
7407 let ExeDomain = SSEPackedSingle in {
7408   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7409                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7410   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7411                               memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>;
7412 }
7413 let ExeDomain = SSEPackedDouble in {
7414   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7415                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7416   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7417                               memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>;
7418 }
7419
7420 let Predicates = [HasAVX] in {
7421 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7422           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7423 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7424           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7425 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7426                                (i8 imm:$imm))),
7427           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7428 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7429           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7430
7431 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7432           (VPERMILPDri VR128:$src1, imm:$imm)>;
7433 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7434           (VPERMILPDmi addr:$src1, imm:$imm)>;
7435 }
7436
7437 //===----------------------------------------------------------------------===//
7438 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7439 //
7440 let ExeDomain = SSEPackedSingle in {
7441 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7442           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7443           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7444           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7445                               (i8 imm:$src3))))]>, VEX_4V;
7446 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7447           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7448           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7449           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7450                              (i8 imm:$src3)))]>, VEX_4V;
7451 }
7452
7453 let Predicates = [HasAVX] in {
7454 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7455           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7456 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7457           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7458 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7459           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7460 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7461           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7462 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7463           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7464
7465 def : Pat<(v8f32 (X86VPerm2x128 VR256:$src1,
7466                   (memopv8f32 addr:$src2), (i8 imm:$imm))),
7467           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7468 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7469                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7470           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7471 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7472                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7473           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7474 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7475                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7476           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7477 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7478                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7479           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7480 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7481                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7482           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7483 }
7484
7485 //===----------------------------------------------------------------------===//
7486 // VZERO - Zero YMM registers
7487 //
7488 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7489             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7490   // Zero All YMM registers
7491   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7492                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7493
7494   // Zero Upper bits of YMM registers
7495   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7496                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7497 }
7498
7499 //===----------------------------------------------------------------------===//
7500 // Half precision conversion instructions
7501 //===----------------------------------------------------------------------===//
7502 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7503   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7504              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7505              [(set RC:$dst, (Int VR128:$src))]>,
7506              T8, OpSize, VEX;
7507   let neverHasSideEffects = 1, mayLoad = 1 in
7508   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7509              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7510 }
7511
7512 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7513   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7514                (ins RC:$src1, i32i8imm:$src2),
7515                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7516                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7517                TA, OpSize, VEX;
7518   let neverHasSideEffects = 1, mayStore = 1 in
7519   def mr : Ii8<0x1D, MRMDestMem, (outs),
7520                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7521                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7522                TA, OpSize, VEX;
7523 }
7524
7525 let Predicates = [HasAVX, HasF16C] in {
7526   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7527   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>;
7528   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7529   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>;
7530 }
7531
7532 //===----------------------------------------------------------------------===//
7533 // AVX2 Instructions
7534 //===----------------------------------------------------------------------===//
7535
7536 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7537 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7538                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7539                  X86MemOperand x86memop> {
7540   let isCommutable = 1 in
7541   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7542         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7543         !strconcat(OpcodeStr,
7544             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7545         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7546         VEX_4V;
7547   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7548         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7549         !strconcat(OpcodeStr,
7550             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7551         [(set RC:$dst,
7552           (IntId RC:$src1,
7553            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7554         VEX_4V;
7555 }
7556
7557 let isCommutable = 0 in {
7558 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7559                                    VR128, memopv2i64, i128mem>;
7560 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7561                                     VR256, memopv4i64, i256mem>;
7562 }
7563
7564 //===----------------------------------------------------------------------===//
7565 // VPBROADCAST - Load from memory and broadcast to all elements of the
7566 //               destination operand
7567 //
7568 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7569                           X86MemOperand x86memop, PatFrag ld_frag,
7570                           Intrinsic Int128, Intrinsic Int256> {
7571   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7572                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7573                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7574   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7575                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7576                   [(set VR128:$dst,
7577                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7578   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7579                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7580                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX;
7581   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7582                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7583                    [(set VR256:$dst,
7584                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7585 }
7586
7587 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7588                                     int_x86_avx2_pbroadcastb_128,
7589                                     int_x86_avx2_pbroadcastb_256>;
7590 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7591                                     int_x86_avx2_pbroadcastw_128,
7592                                     int_x86_avx2_pbroadcastw_256>;
7593 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7594                                     int_x86_avx2_pbroadcastd_128,
7595                                     int_x86_avx2_pbroadcastd_256>;
7596 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7597                                     int_x86_avx2_pbroadcastq_128,
7598                                     int_x86_avx2_pbroadcastq_256>;
7599
7600 let Predicates = [HasAVX2] in {
7601   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7602           (VPBROADCASTBrm addr:$src)>;
7603   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7604           (VPBROADCASTBYrm addr:$src)>;
7605   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7606           (VPBROADCASTWrm addr:$src)>;
7607   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7608           (VPBROADCASTWYrm addr:$src)>;
7609   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7610           (VPBROADCASTDrm addr:$src)>;
7611   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7612           (VPBROADCASTDYrm addr:$src)>;
7613   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7614           (VPBROADCASTQrm addr:$src)>;
7615   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7616           (VPBROADCASTQYrm addr:$src)>;
7617
7618   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7619           (VPBROADCASTBrr VR128:$src)>;
7620   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7621           (VPBROADCASTBYrr VR128:$src)>;
7622   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7623           (VPBROADCASTWrr VR128:$src)>;
7624   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7625           (VPBROADCASTWYrr VR128:$src)>;
7626   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7627           (VPBROADCASTDrr VR128:$src)>;
7628   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7629           (VPBROADCASTDYrr VR128:$src)>;
7630   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7631           (VPBROADCASTQrr VR128:$src)>;
7632   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7633           (VPBROADCASTQYrr VR128:$src)>;
7634   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7635           (VBROADCASTSSrr VR128:$src)>;
7636   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7637           (VBROADCASTSSYrr VR128:$src)>;
7638   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7639           (VPBROADCASTQrr VR128:$src)>;
7640   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7641           (VBROADCASTSDYrr VR128:$src)>;
7642
7643   // Provide fallback in case the load node that is used in the patterns above
7644   // is used by additional users, which prevents the pattern selection.
7645   let AddedComplexity = 20 in {
7646     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7647               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7648     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7649               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7650     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7651               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7652
7653     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7654               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7655     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7656               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7657     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7658               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7659   }
7660 }
7661
7662 // AVX1 broadcast patterns
7663 let Predicates = [HasAVX] in {
7664 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7665           (VBROADCASTSSYrm addr:$src)>;
7666 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7667           (VBROADCASTSDYrm addr:$src)>;
7668 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7669           (VBROADCASTSSYrm addr:$src)>;
7670 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7671           (VBROADCASTSDYrm addr:$src)>;
7672 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7673           (VBROADCASTSSrm addr:$src)>;
7674 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7675           (VBROADCASTSSrm addr:$src)>;
7676
7677   // Provide fallback in case the load node that is used in the patterns above
7678   // is used by additional users, which prevents the pattern selection.
7679   let AddedComplexity = 20 in {
7680   // 128bit broadcasts:
7681   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7682             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7683   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7684             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7685               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7686               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7687   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7688             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7689               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7690               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7691
7692   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7693             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7694   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7695             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7696               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7697               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7698   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7699             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7700               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7701               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7702   }
7703 }
7704
7705 //===----------------------------------------------------------------------===//
7706 // VPERM - Permute instructions
7707 //
7708
7709 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7710                      ValueType OpVT> {
7711   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7712                    (ins VR256:$src1, VR256:$src2),
7713                    !strconcat(OpcodeStr,
7714                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7715                    [(set VR256:$dst,
7716                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>, VEX_4V;
7717   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7718                    (ins VR256:$src1, i256mem:$src2),
7719                    !strconcat(OpcodeStr,
7720                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7721                    [(set VR256:$dst,
7722                      (OpVT (X86VPermv VR256:$src1,
7723                             (bitconvert (mem_frag addr:$src2)))))]>,
7724                    VEX_4V;
7725 }
7726
7727 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7728 let ExeDomain = SSEPackedSingle in
7729 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7730
7731 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7732                          ValueType OpVT> {
7733   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7734                      (ins VR256:$src1, i8imm:$src2),
7735                      !strconcat(OpcodeStr,
7736                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7737                      [(set VR256:$dst,
7738                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>, VEX;
7739   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7740                      (ins i256mem:$src1, i8imm:$src2),
7741                      !strconcat(OpcodeStr,
7742                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7743                      [(set VR256:$dst,
7744                        (OpVT (X86VPermi (mem_frag addr:$src1),
7745                               (i8 imm:$src2))))]>, VEX;
7746 }
7747
7748 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7749 let ExeDomain = SSEPackedDouble in
7750 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7751
7752 //===----------------------------------------------------------------------===//
7753 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7754 //
7755 let AddedComplexity = 1 in {
7756 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7757           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7758           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7759           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7760                             (i8 imm:$src3))))]>, VEX_4V;
7761 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7762           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7763           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7764           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7765                              (i8 imm:$src3)))]>, VEX_4V;
7766 }
7767
7768 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7769 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7770           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7771 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7772           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7773 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7774           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7775
7776 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7777                   (i8 imm:$imm))),
7778           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7779 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7780                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7781           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7782 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7783                   (i8 imm:$imm))),
7784           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7785 }
7786
7787
7788 //===----------------------------------------------------------------------===//
7789 // VINSERTI128 - Insert packed integer values
7790 //
7791 let neverHasSideEffects = 1 in {
7792 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7793           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7794           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7795           []>, VEX_4V;
7796 let mayLoad = 1 in
7797 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7798           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7799           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7800           []>, VEX_4V;
7801 }
7802
7803 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7804 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7805                                    (i32 imm)),
7806           (VINSERTI128rr VR256:$src1, VR128:$src2,
7807                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7808 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7809                                    (i32 imm)),
7810           (VINSERTI128rr VR256:$src1, VR128:$src2,
7811                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7812 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7813                                    (i32 imm)),
7814           (VINSERTI128rr VR256:$src1, VR128:$src2,
7815                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7816 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7817                                    (i32 imm)),
7818           (VINSERTI128rr VR256:$src1, VR128:$src2,
7819                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7820 }
7821
7822 //===----------------------------------------------------------------------===//
7823 // VEXTRACTI128 - Extract packed integer values
7824 //
7825 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7826           (ins VR256:$src1, i8imm:$src2),
7827           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7828           [(set VR128:$dst,
7829             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7830           VEX;
7831 let neverHasSideEffects = 1, mayStore = 1 in
7832 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7833           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7834           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, VEX;
7835
7836 let Predicates = [HasAVX2], AddedComplexity = 1 in {
7837 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7838           (v2i64 (VEXTRACTI128rr
7839                     (v4i64 VR256:$src1),
7840                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7841 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7842           (v4i32 (VEXTRACTI128rr
7843                     (v8i32 VR256:$src1),
7844                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7845 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7846           (v8i16 (VEXTRACTI128rr
7847                     (v16i16 VR256:$src1),
7848                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7849 def : Pat<(vextractf128_extract:$ext VR256:$src1, (i32 imm)),
7850           (v16i8 (VEXTRACTI128rr
7851                     (v32i8 VR256:$src1),
7852                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7853 }
7854
7855 //===----------------------------------------------------------------------===//
7856 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
7857 //
7858 multiclass avx2_pmovmask<string OpcodeStr,
7859                          Intrinsic IntLd128, Intrinsic IntLd256,
7860                          Intrinsic IntSt128, Intrinsic IntSt256> {
7861   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
7862              (ins VR128:$src1, i128mem:$src2),
7863              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7864              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
7865   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
7866              (ins VR256:$src1, i256mem:$src2),
7867              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7868              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>, VEX_4V;
7869   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
7870              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
7871              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7872              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7873   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
7874              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
7875              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7876              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V;
7877 }
7878
7879 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
7880                                 int_x86_avx2_maskload_d,
7881                                 int_x86_avx2_maskload_d_256,
7882                                 int_x86_avx2_maskstore_d,
7883                                 int_x86_avx2_maskstore_d_256>;
7884 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
7885                                 int_x86_avx2_maskload_q,
7886                                 int_x86_avx2_maskload_q_256,
7887                                 int_x86_avx2_maskstore_q,
7888                                 int_x86_avx2_maskstore_q_256>, VEX_W;
7889
7890
7891 //===----------------------------------------------------------------------===//
7892 // Variable Bit Shifts
7893 //
7894 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
7895                           ValueType vt128, ValueType vt256> {
7896   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
7897              (ins VR128:$src1, VR128:$src2),
7898              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7899              [(set VR128:$dst,
7900                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
7901              VEX_4V;
7902   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
7903              (ins VR128:$src1, i128mem:$src2),
7904              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7905              [(set VR128:$dst,
7906                (vt128 (OpNode VR128:$src1,
7907                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
7908              VEX_4V;
7909   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7910              (ins VR256:$src1, VR256:$src2),
7911              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7912              [(set VR256:$dst,
7913                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
7914              VEX_4V;
7915   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7916              (ins VR256:$src1, i256mem:$src2),
7917              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7918              [(set VR256:$dst,
7919                (vt256 (OpNode VR256:$src1,
7920                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
7921              VEX_4V;
7922 }
7923
7924 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
7925 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
7926 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
7927 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
7928 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
7929
7930 //===----------------------------------------------------------------------===//
7931 // VGATHER - GATHER Operations
7932 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
7933                        X86MemOperand memop128, X86MemOperand memop256> {
7934   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
7935             (ins VR128:$src1, memop128:$src2, VR128:$mask),
7936             !strconcat(OpcodeStr,
7937               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7938             []>, VEX_4VOp3;
7939   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
7940             (ins RC256:$src1, memop256:$src2, RC256:$mask),
7941             !strconcat(OpcodeStr,
7942               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
7943             []>, VEX_4VOp3, VEX_L;
7944 }
7945
7946 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
7947   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
7948   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
7949   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
7950   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
7951   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
7952   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
7953   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
7954   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
7955 }