lib/Target/X86/X86InstrSSE.td

   1 //===-- X86InstrSSE.td - SSE Instruction Set ---------------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 SSE instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 class OpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm> {
  17   InstrItinClass rr = arg_rr;
  18   InstrItinClass rm = arg_rm;
  19 }
  20
  21 class SizeItins<OpndItins arg_s, OpndItins arg_d> {
  22   OpndItins s = arg_s;
  23   OpndItins d = arg_d;
  24 }
  25
  26
  27 class ShiftOpndItins<InstrItinClass arg_rr, InstrItinClass arg_rm,
  28   InstrItinClass arg_ri> {
  29   InstrItinClass rr = arg_rr;
  30   InstrItinClass rm = arg_rm;
  31   InstrItinClass ri = arg_ri;
  32 }
  33
  34
  35 // scalar
  36 def SSE_ALU_F32S : OpndItins<
  37   IIC_SSE_ALU_F32S_RR, IIC_SSE_ALU_F32S_RM
  38 >;
  39
  40 def SSE_ALU_F64S : OpndItins<
  41   IIC_SSE_ALU_F64S_RR, IIC_SSE_ALU_F64S_RM
  42 >;
  43
  44 def SSE_ALU_ITINS_S : SizeItins<
  45   SSE_ALU_F32S, SSE_ALU_F64S
  46 >;
  47
  48 def SSE_MUL_F32S : OpndItins<
  49   IIC_SSE_MUL_F32S_RR, IIC_SSE_MUL_F64S_RM
  50 >;
  51
  52 def SSE_MUL_F64S : OpndItins<
  53   IIC_SSE_MUL_F64S_RR, IIC_SSE_MUL_F64S_RM
  54 >;
  55
  56 def SSE_MUL_ITINS_S : SizeItins<
  57   SSE_MUL_F32S, SSE_MUL_F64S
  58 >;
  59
  60 def SSE_DIV_F32S : OpndItins<
  61   IIC_SSE_DIV_F32S_RR, IIC_SSE_DIV_F64S_RM
  62 >;
  63
  64 def SSE_DIV_F64S : OpndItins<
  65   IIC_SSE_DIV_F64S_RR, IIC_SSE_DIV_F64S_RM
  66 >;
  67
  68 def SSE_DIV_ITINS_S : SizeItins<
  69   SSE_DIV_F32S, SSE_DIV_F64S
  70 >;
  71
  72 // parallel
  73 def SSE_ALU_F32P : OpndItins<
  74   IIC_SSE_ALU_F32P_RR, IIC_SSE_ALU_F32P_RM
  75 >;
  76
  77 def SSE_ALU_F64P : OpndItins<
  78   IIC_SSE_ALU_F64P_RR, IIC_SSE_ALU_F64P_RM
  79 >;
  80
  81 def SSE_ALU_ITINS_P : SizeItins<
  82   SSE_ALU_F32P, SSE_ALU_F64P
  83 >;
  84
  85 def SSE_MUL_F32P : OpndItins<
  86   IIC_SSE_MUL_F32P_RR, IIC_SSE_MUL_F64P_RM
  87 >;
  88
  89 def SSE_MUL_F64P : OpndItins<
  90   IIC_SSE_MUL_F64P_RR, IIC_SSE_MUL_F64P_RM
  91 >;
  92
  93 def SSE_MUL_ITINS_P : SizeItins<
  94   SSE_MUL_F32P, SSE_MUL_F64P
  95 >;
  96
  97 def SSE_DIV_F32P : OpndItins<
  98   IIC_SSE_DIV_F32P_RR, IIC_SSE_DIV_F64P_RM
  99 >;
 100
 101 def SSE_DIV_F64P : OpndItins<
 102   IIC_SSE_DIV_F64P_RR, IIC_SSE_DIV_F64P_RM
 103 >;
 104
 105 def SSE_DIV_ITINS_P : SizeItins<
 106   SSE_DIV_F32P, SSE_DIV_F64P
 107 >;
 108
 109 def SSE_BIT_ITINS_P : OpndItins<
 110   IIC_SSE_BIT_P_RR, IIC_SSE_BIT_P_RM
 111 >;
 112
 113 def SSE_INTALU_ITINS_P : OpndItins<
 114   IIC_SSE_INTALU_P_RR, IIC_SSE_INTALU_P_RM
 115 >;
 116
 117 def SSE_INTALUQ_ITINS_P : OpndItins<
 118   IIC_SSE_INTALUQ_P_RR, IIC_SSE_INTALUQ_P_RM
 119 >;
 120
 121 def SSE_INTMUL_ITINS_P : OpndItins<
 122   IIC_SSE_INTMUL_P_RR, IIC_SSE_INTMUL_P_RM
 123 >;
 124
 125 def SSE_INTSHIFT_ITINS_P : ShiftOpndItins<
 126   IIC_SSE_INTSH_P_RR, IIC_SSE_INTSH_P_RM, IIC_SSE_INTSH_P_RI
 127 >;
 128
 129 def SSE_MOVA_ITINS : OpndItins<
 130   IIC_SSE_MOVA_P_RR, IIC_SSE_MOVA_P_RM
 131 >;
 132
 133 def SSE_MOVU_ITINS : OpndItins<
 134   IIC_SSE_MOVU_P_RR, IIC_SSE_MOVU_P_RM
 135 >;
 136
 137 //===----------------------------------------------------------------------===//
 138 // SSE 1 & 2 Instructions Classes
 139 //===----------------------------------------------------------------------===//
 140
 141 /// sse12_fp_scalar - SSE 1 & 2 scalar instructions class
 142 multiclass sse12_fp_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
 143                            RegisterClass RC, X86MemOperand x86memop,
 144                            OpndItins itins,
 145                            bit Is2Addr = 1> {
 146   let isCommutable = 1 in {
 147     def rr : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 148        !if(Is2Addr,
 149            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 150            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 151        [(set RC:$dst, (OpNode RC:$src1, RC:$src2))], itins.rr>;
 152   }
 153   def rm : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 154        !if(Is2Addr,
 155            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 156            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 157        [(set RC:$dst, (OpNode RC:$src1, (load addr:$src2)))], itins.rm>;
 158 }
 159
 160 /// sse12_fp_scalar_int - SSE 1 & 2 scalar instructions intrinsics class
 161 multiclass sse12_fp_scalar_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 162                              string asm, string SSEVer, string FPSizeStr,
 163                              Operand memopr, ComplexPattern mem_cpat,
 164                              OpndItins itins,
 165                              bit Is2Addr = 1> {
 166   def rr_Int : SI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 167        !if(Is2Addr,
 168            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 169            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 170        [(set RC:$dst, (!cast<Intrinsic>(
 171                  !strconcat("int_x86_sse", SSEVer, "_", OpcodeStr, FPSizeStr))
 172              RC:$src1, RC:$src2))], itins.rr>;
 173   def rm_Int : SI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, memopr:$src2),
 174        !if(Is2Addr,
 175            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 176            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 177        [(set RC:$dst, (!cast<Intrinsic>(!strconcat("int_x86_sse",
 178                                           SSEVer, "_", OpcodeStr, FPSizeStr))
 179              RC:$src1, mem_cpat:$src2))], itins.rm>;
 180 }
 181
 182 /// sse12_fp_packed - SSE 1 & 2 packed instructions class
 183 multiclass sse12_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
 184                            RegisterClass RC, ValueType vt,
 185                            X86MemOperand x86memop, PatFrag mem_frag,
 186                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 187   let isCommutable = 1 in
 188     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 189        !if(Is2Addr,
 190            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 191            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 192        [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], itins.rr, d>;
 193   let mayLoad = 1 in
 194     def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 195        !if(Is2Addr,
 196            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 197            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 198        [(set RC:$dst, (OpNode RC:$src1, (mem_frag addr:$src2)))],
 199           itins.rm, d>;
 200 }
 201
 202 /// sse12_fp_packed_logical_rm - SSE 1 & 2 packed instructions class
 203 multiclass sse12_fp_packed_logical_rm<bits<8> opc, RegisterClass RC, Domain d,
 204                                       string OpcodeStr, X86MemOperand x86memop,
 205                                       list<dag> pat_rr, list<dag> pat_rm,
 206                                       bit Is2Addr = 1> {
 207   let isCommutable = 1, hasSideEffects = 0 in
 208     def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 209        !if(Is2Addr,
 210            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 211            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 212        pat_rr, IIC_DEFAULT, d>;
 213   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
 214        !if(Is2Addr,
 215            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
 216            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 217        pat_rm, IIC_DEFAULT, d>;
 218 }
 219
 220 /// sse12_fp_packed_int - SSE 1 & 2 packed instructions intrinsics class
 221 multiclass sse12_fp_packed_int<bits<8> opc, string OpcodeStr, RegisterClass RC,
 222                            string asm, string SSEVer, string FPSizeStr,
 223                            X86MemOperand x86memop, PatFrag mem_frag,
 224                            Domain d, OpndItins itins, bit Is2Addr = 1> {
 225   def rr_Int : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
 226        !if(Is2Addr,
 227            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 228            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 229            [(set RC:$dst, (!cast<Intrinsic>(
 230                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 231                  RC:$src1, RC:$src2))], IIC_DEFAULT, d>;
 232   def rm_Int : PI<opc, MRMSrcMem, (outs RC:$dst), (ins RC:$src1,x86memop:$src2),
 233        !if(Is2Addr,
 234            !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
 235            !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
 236        [(set RC:$dst, (!cast<Intrinsic>(
 237                      !strconcat("int_x86_", SSEVer, "_", OpcodeStr, FPSizeStr))
 238              RC:$src1, (mem_frag addr:$src2)))], IIC_DEFAULT, d>;
 239 }
 240
 241 //===----------------------------------------------------------------------===//
 242 //  Non-instruction patterns
 243 //===----------------------------------------------------------------------===//
 244
 245 // A vector extract of the first f32/f64 position is a subregister copy
 246 def : Pat<(f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 247           (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32)>;
 248 def : Pat<(f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 249           (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64)>;
 250
 251 // A 128-bit subvector extract from the first 256-bit vector position
 252 // is a subregister copy that needs no instruction.
 253 def : Pat<(v4i32 (extract_subvector (v8i32 VR256:$src), (iPTR 0))),
 254           (v4i32 (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm))>;
 255 def : Pat<(v4f32 (extract_subvector (v8f32 VR256:$src), (iPTR 0))),
 256           (v4f32 (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm))>;
 257
 258 def : Pat<(v2i64 (extract_subvector (v4i64 VR256:$src), (iPTR 0))),
 259           (v2i64 (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm))>;
 260 def : Pat<(v2f64 (extract_subvector (v4f64 VR256:$src), (iPTR 0))),
 261           (v2f64 (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm))>;
 262
 263 def : Pat<(v8i16 (extract_subvector (v16i16 VR256:$src), (iPTR 0))),
 264           (v8i16 (EXTRACT_SUBREG (v16i16 VR256:$src), sub_xmm))>;
 265 def : Pat<(v16i8 (extract_subvector (v32i8 VR256:$src), (iPTR 0))),
 266           (v16i8 (EXTRACT_SUBREG (v32i8 VR256:$src), sub_xmm))>;
 267
 268 // A 128-bit subvector insert to the first 256-bit vector position
 269 // is a subregister copy that needs no instruction.
 270 let AddedComplexity = 25 in { // to give priority over vinsertf128rm
 271 def : Pat<(insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)),
 272           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 273 def : Pat<(insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)),
 274           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 275 def : Pat<(insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)),
 276           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 277 def : Pat<(insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)),
 278           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 279 def : Pat<(insert_subvector undef, (v8i16 VR128:$src), (iPTR 0)),
 280           (INSERT_SUBREG (v16i16 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 281 def : Pat<(insert_subvector undef, (v16i8 VR128:$src), (iPTR 0)),
 282           (INSERT_SUBREG (v32i8 (IMPLICIT_DEF)), VR128:$src, sub_xmm)>;
 283 }
 284
 285 // Implicitly promote a 32-bit scalar to a vector.
 286 def : Pat<(v4f32 (scalar_to_vector FR32:$src)),
 287           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 288 def : Pat<(v8f32 (scalar_to_vector FR32:$src)),
 289           (COPY_TO_REGCLASS FR32:$src, VR128)>;
 290 // Implicitly promote a 64-bit scalar to a vector.
 291 def : Pat<(v2f64 (scalar_to_vector FR64:$src)),
 292           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 293 def : Pat<(v4f64 (scalar_to_vector FR64:$src)),
 294           (COPY_TO_REGCLASS FR64:$src, VR128)>;
 295
 296 // Bitcasts between 128-bit vector types. Return the original type since
 297 // no instruction is needed for the conversion
 298 let Predicates = [HasSSE2] in {
 299   def : Pat<(v2i64 (bitconvert (v4i32 VR128:$src))), (v2i64 VR128:$src)>;
 300   def : Pat<(v2i64 (bitconvert (v8i16 VR128:$src))), (v2i64 VR128:$src)>;
 301   def : Pat<(v2i64 (bitconvert (v16i8 VR128:$src))), (v2i64 VR128:$src)>;
 302   def : Pat<(v2i64 (bitconvert (v2f64 VR128:$src))), (v2i64 VR128:$src)>;
 303   def : Pat<(v2i64 (bitconvert (v4f32 VR128:$src))), (v2i64 VR128:$src)>;
 304   def : Pat<(v4i32 (bitconvert (v2i64 VR128:$src))), (v4i32 VR128:$src)>;
 305   def : Pat<(v4i32 (bitconvert (v8i16 VR128:$src))), (v4i32 VR128:$src)>;
 306   def : Pat<(v4i32 (bitconvert (v16i8 VR128:$src))), (v4i32 VR128:$src)>;
 307   def : Pat<(v4i32 (bitconvert (v2f64 VR128:$src))), (v4i32 VR128:$src)>;
 308   def : Pat<(v4i32 (bitconvert (v4f32 VR128:$src))), (v4i32 VR128:$src)>;
 309   def : Pat<(v8i16 (bitconvert (v2i64 VR128:$src))), (v8i16 VR128:$src)>;
 310   def : Pat<(v8i16 (bitconvert (v4i32 VR128:$src))), (v8i16 VR128:$src)>;
 311   def : Pat<(v8i16 (bitconvert (v16i8 VR128:$src))), (v8i16 VR128:$src)>;
 312   def : Pat<(v8i16 (bitconvert (v2f64 VR128:$src))), (v8i16 VR128:$src)>;
 313   def : Pat<(v8i16 (bitconvert (v4f32 VR128:$src))), (v8i16 VR128:$src)>;
 314   def : Pat<(v16i8 (bitconvert (v2i64 VR128:$src))), (v16i8 VR128:$src)>;
 315   def : Pat<(v16i8 (bitconvert (v4i32 VR128:$src))), (v16i8 VR128:$src)>;
 316   def : Pat<(v16i8 (bitconvert (v8i16 VR128:$src))), (v16i8 VR128:$src)>;
 317   def : Pat<(v16i8 (bitconvert (v2f64 VR128:$src))), (v16i8 VR128:$src)>;
 318   def : Pat<(v16i8 (bitconvert (v4f32 VR128:$src))), (v16i8 VR128:$src)>;
 319   def : Pat<(v4f32 (bitconvert (v2i64 VR128:$src))), (v4f32 VR128:$src)>;
 320   def : Pat<(v4f32 (bitconvert (v4i32 VR128:$src))), (v4f32 VR128:$src)>;
 321   def : Pat<(v4f32 (bitconvert (v8i16 VR128:$src))), (v4f32 VR128:$src)>;
 322   def : Pat<(v4f32 (bitconvert (v16i8 VR128:$src))), (v4f32 VR128:$src)>;
 323   def : Pat<(v4f32 (bitconvert (v2f64 VR128:$src))), (v4f32 VR128:$src)>;
 324   def : Pat<(v2f64 (bitconvert (v2i64 VR128:$src))), (v2f64 VR128:$src)>;
 325   def : Pat<(v2f64 (bitconvert (v4i32 VR128:$src))), (v2f64 VR128:$src)>;
 326   def : Pat<(v2f64 (bitconvert (v8i16 VR128:$src))), (v2f64 VR128:$src)>;
 327   def : Pat<(v2f64 (bitconvert (v16i8 VR128:$src))), (v2f64 VR128:$src)>;
 328   def : Pat<(v2f64 (bitconvert (v4f32 VR128:$src))), (v2f64 VR128:$src)>;
 329 }
 330
 331 // Bitcasts between 256-bit vector types. Return the original type since
 332 // no instruction is needed for the conversion
 333 let Predicates = [HasAVX] in {
 334   def : Pat<(v4f64  (bitconvert (v8f32 VR256:$src))),  (v4f64 VR256:$src)>;
 335   def : Pat<(v4f64  (bitconvert (v8i32 VR256:$src))),  (v4f64 VR256:$src)>;
 336   def : Pat<(v4f64  (bitconvert (v4i64 VR256:$src))),  (v4f64 VR256:$src)>;
 337   def : Pat<(v4f64  (bitconvert (v16i16 VR256:$src))), (v4f64 VR256:$src)>;
 338   def : Pat<(v4f64  (bitconvert (v32i8 VR256:$src))),  (v4f64 VR256:$src)>;
 339   def : Pat<(v8f32  (bitconvert (v8i32 VR256:$src))),  (v8f32 VR256:$src)>;
 340   def : Pat<(v8f32  (bitconvert (v4i64 VR256:$src))),  (v8f32 VR256:$src)>;
 341   def : Pat<(v8f32  (bitconvert (v4f64 VR256:$src))),  (v8f32 VR256:$src)>;
 342   def : Pat<(v8f32  (bitconvert (v32i8 VR256:$src))),  (v8f32 VR256:$src)>;
 343   def : Pat<(v8f32  (bitconvert (v16i16 VR256:$src))), (v8f32 VR256:$src)>;
 344   def : Pat<(v4i64  (bitconvert (v8f32 VR256:$src))),  (v4i64 VR256:$src)>;
 345   def : Pat<(v4i64  (bitconvert (v8i32 VR256:$src))),  (v4i64 VR256:$src)>;
 346   def : Pat<(v4i64  (bitconvert (v4f64 VR256:$src))),  (v4i64 VR256:$src)>;
 347   def : Pat<(v4i64  (bitconvert (v32i8 VR256:$src))),  (v4i64 VR256:$src)>;
 348   def : Pat<(v4i64  (bitconvert (v16i16 VR256:$src))), (v4i64 VR256:$src)>;
 349   def : Pat<(v32i8  (bitconvert (v4f64 VR256:$src))),  (v32i8 VR256:$src)>;
 350   def : Pat<(v32i8  (bitconvert (v4i64 VR256:$src))),  (v32i8 VR256:$src)>;
 351   def : Pat<(v32i8  (bitconvert (v8f32 VR256:$src))),  (v32i8 VR256:$src)>;
 352   def : Pat<(v32i8  (bitconvert (v8i32 VR256:$src))),  (v32i8 VR256:$src)>;
 353   def : Pat<(v32i8  (bitconvert (v16i16 VR256:$src))), (v32i8 VR256:$src)>;
 354   def : Pat<(v8i32  (bitconvert (v32i8 VR256:$src))),  (v8i32 VR256:$src)>;
 355   def : Pat<(v8i32  (bitconvert (v16i16 VR256:$src))), (v8i32 VR256:$src)>;
 356   def : Pat<(v8i32  (bitconvert (v8f32 VR256:$src))),  (v8i32 VR256:$src)>;
 357   def : Pat<(v8i32  (bitconvert (v4i64 VR256:$src))),  (v8i32 VR256:$src)>;
 358   def : Pat<(v8i32  (bitconvert (v4f64 VR256:$src))),  (v8i32 VR256:$src)>;
 359   def : Pat<(v16i16 (bitconvert (v8f32 VR256:$src))),  (v16i16 VR256:$src)>;
 360   def : Pat<(v16i16 (bitconvert (v8i32 VR256:$src))),  (v16i16 VR256:$src)>;
 361   def : Pat<(v16i16 (bitconvert (v4i64 VR256:$src))),  (v16i16 VR256:$src)>;
 362   def : Pat<(v16i16 (bitconvert (v4f64 VR256:$src))),  (v16i16 VR256:$src)>;
 363   def : Pat<(v16i16 (bitconvert (v32i8 VR256:$src))),  (v16i16 VR256:$src)>;
 364 }
 365
 366 // Alias instructions that map fld0 to xorps for sse or vxorps for avx.
 367 // This is expanded by ExpandPostRAPseudos.
 368 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 369     isPseudo = 1 in {
 370   def FsFLD0SS : I<0, Pseudo, (outs FR32:$dst), (ins), "",
 371                    [(set FR32:$dst, fp32imm0)]>, Requires<[HasSSE1]>;
 372   def FsFLD0SD : I<0, Pseudo, (outs FR64:$dst), (ins), "",
 373                    [(set FR64:$dst, fpimm0)]>, Requires<[HasSSE2]>;
 374 }
 375
 376 //===----------------------------------------------------------------------===//
 377 // AVX & SSE - Zero/One Vectors
 378 //===----------------------------------------------------------------------===//
 379
 380 // Alias instruction that maps zero vector to pxor / xorp* for sse.
 381 // This is expanded by ExpandPostRAPseudos to an xorps / vxorps, and then
 382 // swizzled by ExecutionDepsFix to pxor.
 383 // We set canFoldAsLoad because this can be converted to a constant-pool
 384 // load of an all-zeros value if folding it would be beneficial.
 385 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 386     isPseudo = 1 in {
 387 def V_SET0 : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 388                [(set VR128:$dst, (v4f32 immAllZerosV))]>;
 389 }
 390
 391 def : Pat<(v2f64 immAllZerosV), (V_SET0)>;
 392 def : Pat<(v4i32 immAllZerosV), (V_SET0)>;
 393 def : Pat<(v2i64 immAllZerosV), (V_SET0)>;
 394 def : Pat<(v8i16 immAllZerosV), (V_SET0)>;
 395 def : Pat<(v16i8 immAllZerosV), (V_SET0)>;
 396
 397
 398 // The same as done above but for AVX.  The 256-bit AVX1 ISA doesn't support PI,
 399 // and doesn't need it because on sandy bridge the register is set to zero
 400 // at the rename stage without using any execution unit, so SET0PSY
 401 // and SET0PDY can be used for vector int instructions without penalty
 402 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 403     isPseudo = 1, Predicates = [HasAVX] in {
 404 def AVX_SET0 : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 405                  [(set VR256:$dst, (v8f32 immAllZerosV))]>;
 406 }
 407
 408 let Predicates = [HasAVX] in
 409   def : Pat<(v4f64 immAllZerosV), (AVX_SET0)>;
 410
 411 let Predicates = [HasAVX2] in {
 412   def : Pat<(v4i64 immAllZerosV), (AVX_SET0)>;
 413   def : Pat<(v8i32 immAllZerosV), (AVX_SET0)>;
 414   def : Pat<(v16i16 immAllZerosV), (AVX_SET0)>;
 415   def : Pat<(v32i8 immAllZerosV), (AVX_SET0)>;
 416 }
 417
 418 // AVX1 has no support for 256-bit integer instructions, but since the 128-bit
 419 // VPXOR instruction writes zero to its upper part, it's safe build zeros.
 420 let Predicates = [HasAVX1Only] in {
 421 def : Pat<(v32i8 immAllZerosV), (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 422 def : Pat<(bc_v32i8 (v8f32 immAllZerosV)),
 423           (SUBREG_TO_REG (i8 0), (V_SET0), sub_xmm)>;
 424
 425 def : Pat<(v16i16 immAllZerosV), (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 426 def : Pat<(bc_v16i16 (v8f32 immAllZerosV)),
 427           (SUBREG_TO_REG (i16 0), (V_SET0), sub_xmm)>;
 428
 429 def : Pat<(v8i32 immAllZerosV), (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 430 def : Pat<(bc_v8i32 (v8f32 immAllZerosV)),
 431           (SUBREG_TO_REG (i32 0), (V_SET0), sub_xmm)>;
 432
 433 def : Pat<(v4i64 immAllZerosV), (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 434 def : Pat<(bc_v4i64 (v8f32 immAllZerosV)),
 435           (SUBREG_TO_REG (i64 0), (V_SET0), sub_xmm)>;
 436 }
 437
 438 // We set canFoldAsLoad because this can be converted to a constant-pool
 439 // load of an all-ones value if folding it would be beneficial.
 440 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 441     isPseudo = 1 in {
 442   def V_SETALLONES : I<0, Pseudo, (outs VR128:$dst), (ins), "",
 443                        [(set VR128:$dst, (v4i32 immAllOnesV))]>;
 444   let Predicates = [HasAVX2] in
 445   def AVX2_SETALLONES : I<0, Pseudo, (outs VR256:$dst), (ins), "",
 446                           [(set VR256:$dst, (v8i32 immAllOnesV))]>;
 447 }
 448
 449
 450 //===----------------------------------------------------------------------===//
 451 // SSE 1 & 2 - Move FP Scalar Instructions
 452 //
 453 // Move Instructions. Register-to-register movss/movsd is not used for FR32/64
 454 // register copies because it's a partial register update; FsMOVAPSrr/FsMOVAPDrr
 455 // is used instead. Register-to-register movss/movsd is not modeled as an
 456 // INSERT_SUBREG because INSERT_SUBREG requires that the insert be implementable
 457 // in terms of a copy, and just mentioned, we don't use movss/movsd for copies.
 458 //===----------------------------------------------------------------------===//
 459
 460 class sse12_move_rr<RegisterClass RC, SDNode OpNode, ValueType vt, string asm> :
 461       SI<0x10, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src1, RC:$src2), asm,
 462       [(set VR128:$dst, (vt (OpNode VR128:$src1,
 463                              (scalar_to_vector RC:$src2))))],
 464       IIC_SSE_MOV_S_RR>;
 465
 466 // Loading from memory automatically zeroing upper bits.
 467 class sse12_move_rm<RegisterClass RC, X86MemOperand x86memop,
 468                     PatFrag mem_pat, string OpcodeStr> :
 469       SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 470          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 471                         [(set RC:$dst, (mem_pat addr:$src))],
 472                         IIC_SSE_MOV_S_RM>;
 473
 474 // AVX
 475 def VMOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 476                 "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XS, VEX_4V,
 477                 VEX_LIG;
 478 def VMOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 479                 "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}">, XD, VEX_4V,
 480                 VEX_LIG;
 481
 482 // For the disassembler
 483 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 484   def VMOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 485                         (ins VR128:$src1, FR32:$src2),
 486                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 487                         IIC_SSE_MOV_S_RR>,
 488                         XS, VEX_4V, VEX_LIG;
 489   def VMOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 490                         (ins VR128:$src1, FR64:$src2),
 491                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
 492                         IIC_SSE_MOV_S_RR>,
 493                         XD, VEX_4V, VEX_LIG;
 494 }
 495
 496 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 497   def VMOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS, VEX,
 498                  VEX_LIG;
 499   let AddedComplexity = 20 in
 500     def VMOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD, VEX,
 501                    VEX_LIG;
 502 }
 503
 504 def VMOVSSmr : SI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 505                   "movss\t{$src, $dst|$dst, $src}",
 506                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 507                   XS, VEX, VEX_LIG;
 508 def VMOVSDmr : SI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 509                   "movsd\t{$src, $dst|$dst, $src}",
 510                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
 511                   XD, VEX, VEX_LIG;
 512
 513 // SSE1 & 2
 514 let Constraints = "$src1 = $dst" in {
 515   def MOVSSrr : sse12_move_rr<FR32, X86Movss, v4f32,
 516                           "movss\t{$src2, $dst|$dst, $src2}">, XS;
 517   def MOVSDrr : sse12_move_rr<FR64, X86Movsd, v2f64,
 518                           "movsd\t{$src2, $dst|$dst, $src2}">, XD;
 519
 520   // For the disassembler
 521   let isCodeGenOnly = 1, hasSideEffects = 0 in {
 522     def MOVSSrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 523                          (ins VR128:$src1, FR32:$src2),
 524                          "movss\t{$src2, $dst|$dst, $src2}", [],
 525                          IIC_SSE_MOV_S_RR>, XS;
 526     def MOVSDrr_REV : SI<0x11, MRMDestReg, (outs VR128:$dst),
 527                          (ins VR128:$src1, FR64:$src2),
 528                          "movsd\t{$src2, $dst|$dst, $src2}", [],
 529                          IIC_SSE_MOV_S_RR>, XD;
 530   }
 531 }
 532
 533 let canFoldAsLoad = 1, isReMaterializable = 1 in {
 534   def MOVSSrm : sse12_move_rm<FR32, f32mem, loadf32, "movss">, XS;
 535
 536   let AddedComplexity = 20 in
 537     def MOVSDrm : sse12_move_rm<FR64, f64mem, loadf64, "movsd">, XD;
 538 }
 539
 540 def MOVSSmr : SSI<0x11, MRMDestMem, (outs), (ins f32mem:$dst, FR32:$src),
 541                   "movss\t{$src, $dst|$dst, $src}",
 542                   [(store FR32:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 543 def MOVSDmr : SDI<0x11, MRMDestMem, (outs), (ins f64mem:$dst, FR64:$src),
 544                   "movsd\t{$src, $dst|$dst, $src}",
 545                   [(store FR64:$src, addr:$dst)], IIC_SSE_MOV_S_MR>;
 546
 547 // Patterns
 548 let Predicates = [HasAVX] in {
 549   let AddedComplexity = 15 in {
 550   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 551   // MOVS{S,D} to the lower bits.
 552   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 553             (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 554   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 555             (VMOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 556   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 557             (VMOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 558   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 559             (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 560
 561   // Move low f32 and clear high bits.
 562   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256:$src))),
 563             (SUBREG_TO_REG (i32 0),
 564              (VMOVSSrr (v4f32 (V_SET0)),
 565                        (EXTRACT_SUBREG (v8f32 VR256:$src), sub_xmm)), sub_xmm)>;
 566   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256:$src))),
 567             (SUBREG_TO_REG (i32 0),
 568              (VMOVSSrr (v4i32 (V_SET0)),
 569                        (EXTRACT_SUBREG (v8i32 VR256:$src), sub_xmm)), sub_xmm)>;
 570   }
 571
 572   let AddedComplexity = 20 in {
 573   // MOVSSrm zeros the high parts of the register; represent this
 574   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 575   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 576             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 577   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 578             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 579   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 580             (COPY_TO_REGCLASS (VMOVSSrm addr:$src), VR128)>;
 581
 582   // MOVSDrm zeros the high parts of the register; represent this
 583   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
 584   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 585             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 586   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 587             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 588   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 589             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 590   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 591             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 592   def : Pat<(v2f64 (X86vzload addr:$src)),
 593             (COPY_TO_REGCLASS (VMOVSDrm addr:$src), VR128)>;
 594
 595   // Represent the same patterns above but in the form they appear for
 596   // 256-bit types
 597   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
 598                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
 599             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 600   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 601                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
 602             (SUBREG_TO_REG (i32 0), (VMOVSSrm addr:$src), sub_xmm)>;
 603   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 604                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
 605             (SUBREG_TO_REG (i32 0), (VMOVSDrm addr:$src), sub_xmm)>;
 606   }
 607   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
 608                    (v4f32 (scalar_to_vector FR32:$src)), (iPTR 0)))),
 609             (SUBREG_TO_REG (i32 0),
 610                            (v4f32 (VMOVSSrr (v4f32 (V_SET0)), FR32:$src)),
 611                            sub_xmm)>;
 612   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
 613                    (v2f64 (scalar_to_vector FR64:$src)), (iPTR 0)))),
 614             (SUBREG_TO_REG (i64 0),
 615                            (v2f64 (VMOVSDrr (v2f64 (V_SET0)), FR64:$src)),
 616                            sub_xmm)>;
 617   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
 618                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
 619             (SUBREG_TO_REG (i64 0), (VMOVSDrm addr:$src), sub_xmm)>;
 620
 621   // Move low f64 and clear high bits.
 622   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256:$src))),
 623             (SUBREG_TO_REG (i32 0),
 624              (VMOVSDrr (v2f64 (V_SET0)),
 625                        (EXTRACT_SUBREG (v4f64 VR256:$src), sub_xmm)), sub_xmm)>;
 626
 627   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256:$src))),
 628             (SUBREG_TO_REG (i32 0),
 629              (VMOVSDrr (v2i64 (V_SET0)),
 630                        (EXTRACT_SUBREG (v4i64 VR256:$src), sub_xmm)), sub_xmm)>;
 631
 632   // Extract and store.
 633   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 634                    addr:$dst),
 635             (VMOVSSmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128:$src), FR32))>;
 636   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 637                    addr:$dst),
 638             (VMOVSDmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128:$src), FR64))>;
 639
 640   // Shuffle with VMOVSS
 641   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 642             (VMOVSSrr (v4i32 VR128:$src1),
 643                       (COPY_TO_REGCLASS (v4i32 VR128:$src2), FR32))>;
 644   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 645             (VMOVSSrr (v4f32 VR128:$src1),
 646                       (COPY_TO_REGCLASS (v4f32 VR128:$src2), FR32))>;
 647
 648   // 256-bit variants
 649   def : Pat<(v8i32 (X86Movss VR256:$src1, VR256:$src2)),
 650             (SUBREG_TO_REG (i32 0),
 651               (VMOVSSrr (EXTRACT_SUBREG (v8i32 VR256:$src1), sub_xmm),
 652                         (EXTRACT_SUBREG (v8i32 VR256:$src2), sub_xmm)),
 653               sub_xmm)>;
 654   def : Pat<(v8f32 (X86Movss VR256:$src1, VR256:$src2)),
 655             (SUBREG_TO_REG (i32 0),
 656               (VMOVSSrr (EXTRACT_SUBREG (v8f32 VR256:$src1), sub_xmm),
 657                         (EXTRACT_SUBREG (v8f32 VR256:$src2), sub_xmm)),
 658               sub_xmm)>;
 659
 660   // Shuffle with VMOVSD
 661   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 662             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 663   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 664             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 665   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 666             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 667   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 668             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 669
 670   // 256-bit variants
 671   def : Pat<(v4i64 (X86Movsd VR256:$src1, VR256:$src2)),
 672             (SUBREG_TO_REG (i32 0),
 673               (VMOVSDrr (EXTRACT_SUBREG (v4i64 VR256:$src1), sub_xmm),
 674                         (EXTRACT_SUBREG (v4i64 VR256:$src2), sub_xmm)),
 675               sub_xmm)>;
 676   def : Pat<(v4f64 (X86Movsd VR256:$src1, VR256:$src2)),
 677             (SUBREG_TO_REG (i32 0),
 678               (VMOVSDrr (EXTRACT_SUBREG (v4f64 VR256:$src1), sub_xmm),
 679                         (EXTRACT_SUBREG (v4f64 VR256:$src2), sub_xmm)),
 680               sub_xmm)>;
 681
 682
 683   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 684   // is during lowering, where it's not possible to recognize the fold cause
 685   // it has two uses through a bitcast. One use disappears at isel time and the
 686   // fold opportunity reappears.
 687   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 688             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 689   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 690             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 691   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 692             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 693   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 694             (VMOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 695 }
 696
 697 let Predicates = [UseSSE1] in {
 698   let AddedComplexity = 15 in {
 699   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 700   // MOVSS to the lower bits.
 701   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32:$src)))),
 702             (MOVSSrr (v4f32 (V_SET0)), FR32:$src)>;
 703   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128:$src))),
 704             (MOVSSrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 705   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128:$src))),
 706             (MOVSSrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128:$src, FR32))>;
 707   }
 708
 709   let AddedComplexity = 20 in {
 710   // MOVSSrm already zeros the high parts of the register.
 711   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
 712             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 713   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
 714             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 715   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
 716             (COPY_TO_REGCLASS (MOVSSrm addr:$src), VR128)>;
 717   }
 718
 719   // Extract and store.
 720   def : Pat<(store (f32 (vector_extract (v4f32 VR128:$src), (iPTR 0))),
 721                    addr:$dst),
 722             (MOVSSmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR32))>;
 723
 724   // Shuffle with MOVSS
 725   def : Pat<(v4i32 (X86Movss VR128:$src1, VR128:$src2)),
 726             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 727   def : Pat<(v4f32 (X86Movss VR128:$src1, VR128:$src2)),
 728             (MOVSSrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR32))>;
 729 }
 730
 731 let Predicates = [UseSSE2] in {
 732   let AddedComplexity = 15 in {
 733   // Move scalar to XMM zero-extended, zeroing a VR128 then do a
 734   // MOVSD to the lower bits.
 735   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64:$src)))),
 736             (MOVSDrr (v2f64 (V_SET0)), FR64:$src)>;
 737   }
 738
 739   let AddedComplexity = 20 in {
 740   // MOVSDrm already zeros the high parts of the register.
 741   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
 742             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 743   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
 744             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 745   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
 746             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 747   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
 748             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 749   def : Pat<(v2f64 (X86vzload addr:$src)),
 750             (COPY_TO_REGCLASS (MOVSDrm addr:$src), VR128)>;
 751   }
 752
 753   // Extract and store.
 754   def : Pat<(store (f64 (vector_extract (v2f64 VR128:$src), (iPTR 0))),
 755                    addr:$dst),
 756             (MOVSDmr addr:$dst, (COPY_TO_REGCLASS VR128:$src, FR64))>;
 757
 758   // Shuffle with MOVSD
 759   def : Pat<(v2i64 (X86Movsd VR128:$src1, VR128:$src2)),
 760             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 761   def : Pat<(v2f64 (X86Movsd VR128:$src1, VR128:$src2)),
 762             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 763   def : Pat<(v4f32 (X86Movsd VR128:$src1, VR128:$src2)),
 764             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 765   def : Pat<(v4i32 (X86Movsd VR128:$src1, VR128:$src2)),
 766             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 767
 768   // FIXME: Instead of a X86Movlps there should be a X86Movsd here, the problem
 769   // is during lowering, where it's not possible to recognize the fold cause
 770   // it has two uses through a bitcast. One use disappears at isel time and the
 771   // fold opportunity reappears.
 772   def : Pat<(v2f64 (X86Movlpd VR128:$src1, VR128:$src2)),
 773             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 774   def : Pat<(v2i64 (X86Movlpd VR128:$src1, VR128:$src2)),
 775             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 776   def : Pat<(v4f32 (X86Movlps VR128:$src1, VR128:$src2)),
 777             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 778   def : Pat<(v4i32 (X86Movlps VR128:$src1, VR128:$src2)),
 779             (MOVSDrr VR128:$src1, (COPY_TO_REGCLASS VR128:$src2, FR64))>;
 780 }
 781
 782 //===----------------------------------------------------------------------===//
 783 // SSE 1 & 2 - Move Aligned/Unaligned FP Instructions
 784 //===----------------------------------------------------------------------===//
 785
 786 multiclass sse12_mov_packed<bits<8> opc, RegisterClass RC,
 787                             X86MemOperand x86memop, PatFrag ld_frag,
 788                             string asm, Domain d,
 789                             OpndItins itins,
 790                             bit IsReMaterializable = 1> {
 791 let neverHasSideEffects = 1 in
 792   def rr : PI<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
 793               !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [], itins.rr, d>;
 794 let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable in
 795   def rm : PI<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
 796               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
 797                    [(set RC:$dst, (ld_frag addr:$src))], itins.rm, d>;
 798 }
 799
 800 defm VMOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 801                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 802                               TB, VEX;
 803 defm VMOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 804                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 805                               TB, OpSize, VEX;
 806 defm VMOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 807                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 808                               TB, VEX;
 809 defm VMOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 810                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 811                               TB, OpSize, VEX;
 812
 813 defm VMOVAPSY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv8f32,
 814                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 815                               TB, VEX, VEX_L;
 816 defm VMOVAPDY : sse12_mov_packed<0x28, VR256, f256mem, alignedloadv4f64,
 817                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 818                               TB, OpSize, VEX, VEX_L;
 819 defm VMOVUPSY : sse12_mov_packed<0x10, VR256, f256mem, loadv8f32,
 820                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 821                               TB, VEX, VEX_L;
 822 defm VMOVUPDY : sse12_mov_packed<0x10, VR256, f256mem, loadv4f64,
 823                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 824                               TB, OpSize, VEX, VEX_L;
 825 defm MOVAPS : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv4f32,
 826                               "movaps", SSEPackedSingle, SSE_MOVA_ITINS>,
 827                               TB;
 828 defm MOVAPD : sse12_mov_packed<0x28, VR128, f128mem, alignedloadv2f64,
 829                               "movapd", SSEPackedDouble, SSE_MOVA_ITINS>,
 830                               TB, OpSize;
 831 defm MOVUPS : sse12_mov_packed<0x10, VR128, f128mem, loadv4f32,
 832                               "movups", SSEPackedSingle, SSE_MOVU_ITINS>,
 833                               TB;
 834 defm MOVUPD : sse12_mov_packed<0x10, VR128, f128mem, loadv2f64,
 835                               "movupd", SSEPackedDouble, SSE_MOVU_ITINS, 0>,
 836                               TB, OpSize;
 837
 838 def VMOVAPSmr : VPSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 839                    "movaps\t{$src, $dst|$dst, $src}",
 840                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 841                    IIC_SSE_MOVA_P_MR>, VEX;
 842 def VMOVAPDmr : VPDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 843                    "movapd\t{$src, $dst|$dst, $src}",
 844                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 845                    IIC_SSE_MOVA_P_MR>, VEX;
 846 def VMOVUPSmr : VPSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 847                    "movups\t{$src, $dst|$dst, $src}",
 848                    [(store (v4f32 VR128:$src), addr:$dst)],
 849                    IIC_SSE_MOVU_P_MR>, VEX;
 850 def VMOVUPDmr : VPDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 851                    "movupd\t{$src, $dst|$dst, $src}",
 852                    [(store (v2f64 VR128:$src), addr:$dst)],
 853                    IIC_SSE_MOVU_P_MR>, VEX;
 854 def VMOVAPSYmr : VPSI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 855                    "movaps\t{$src, $dst|$dst, $src}",
 856                    [(alignedstore256 (v8f32 VR256:$src), addr:$dst)],
 857                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 858 def VMOVAPDYmr : VPDI<0x29, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 859                    "movapd\t{$src, $dst|$dst, $src}",
 860                    [(alignedstore256 (v4f64 VR256:$src), addr:$dst)],
 861                    IIC_SSE_MOVA_P_MR>, VEX, VEX_L;
 862 def VMOVUPSYmr : VPSI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 863                    "movups\t{$src, $dst|$dst, $src}",
 864                    [(store (v8f32 VR256:$src), addr:$dst)],
 865                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 866 def VMOVUPDYmr : VPDI<0x11, MRMDestMem, (outs), (ins f256mem:$dst, VR256:$src),
 867                    "movupd\t{$src, $dst|$dst, $src}",
 868                    [(store (v4f64 VR256:$src), addr:$dst)],
 869                    IIC_SSE_MOVU_P_MR>, VEX, VEX_L;
 870
 871 // For disassembler
 872 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 873   def VMOVAPSrr_REV : VPSI<0x29, MRMDestReg, (outs VR128:$dst),
 874                           (ins VR128:$src),
 875                           "movaps\t{$src, $dst|$dst, $src}", [],
 876                           IIC_SSE_MOVA_P_RR>, VEX;
 877   def VMOVAPDrr_REV : VPDI<0x29, MRMDestReg, (outs VR128:$dst),
 878                            (ins VR128:$src),
 879                            "movapd\t{$src, $dst|$dst, $src}", [],
 880                            IIC_SSE_MOVA_P_RR>, VEX;
 881   def VMOVUPSrr_REV : VPSI<0x11, MRMDestReg, (outs VR128:$dst),
 882                            (ins VR128:$src),
 883                            "movups\t{$src, $dst|$dst, $src}", [],
 884                            IIC_SSE_MOVU_P_RR>, VEX;
 885   def VMOVUPDrr_REV : VPDI<0x11, MRMDestReg, (outs VR128:$dst),
 886                            (ins VR128:$src),
 887                            "movupd\t{$src, $dst|$dst, $src}", [],
 888                            IIC_SSE_MOVU_P_RR>, VEX;
 889   def VMOVAPSYrr_REV : VPSI<0x29, MRMDestReg, (outs VR256:$dst),
 890                             (ins VR256:$src),
 891                             "movaps\t{$src, $dst|$dst, $src}", [],
 892                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 893   def VMOVAPDYrr_REV : VPDI<0x29, MRMDestReg, (outs VR256:$dst),
 894                             (ins VR256:$src),
 895                             "movapd\t{$src, $dst|$dst, $src}", [],
 896                             IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
 897   def VMOVUPSYrr_REV : VPSI<0x11, MRMDestReg, (outs VR256:$dst),
 898                             (ins VR256:$src),
 899                             "movups\t{$src, $dst|$dst, $src}", [],
 900                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 901   def VMOVUPDYrr_REV : VPDI<0x11, MRMDestReg, (outs VR256:$dst),
 902                             (ins VR256:$src),
 903                             "movupd\t{$src, $dst|$dst, $src}", [],
 904                             IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
 905 }
 906
 907 let Predicates = [HasAVX] in {
 908 def : Pat<(v8i32 (X86vzmovl
 909                   (insert_subvector undef, (v4i32 VR128:$src), (iPTR 0)))),
 910           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 911 def : Pat<(v4i64 (X86vzmovl
 912                   (insert_subvector undef, (v2i64 VR128:$src), (iPTR 0)))),
 913           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 914 def : Pat<(v8f32 (X86vzmovl
 915                   (insert_subvector undef, (v4f32 VR128:$src), (iPTR 0)))),
 916           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 917 def : Pat<(v4f64 (X86vzmovl
 918                   (insert_subvector undef, (v2f64 VR128:$src), (iPTR 0)))),
 919           (SUBREG_TO_REG (i32 0), (VMOVAPSrr VR128:$src), sub_xmm)>;
 920 }
 921
 922
 923 def : Pat<(int_x86_avx_storeu_ps_256 addr:$dst, VR256:$src),
 924           (VMOVUPSYmr addr:$dst, VR256:$src)>;
 925 def : Pat<(int_x86_avx_storeu_pd_256 addr:$dst, VR256:$src),
 926           (VMOVUPDYmr addr:$dst, VR256:$src)>;
 927
 928 def MOVAPSmr : PSI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 929                    "movaps\t{$src, $dst|$dst, $src}",
 930                    [(alignedstore (v4f32 VR128:$src), addr:$dst)],
 931                    IIC_SSE_MOVA_P_MR>;
 932 def MOVAPDmr : PDI<0x29, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 933                    "movapd\t{$src, $dst|$dst, $src}",
 934                    [(alignedstore (v2f64 VR128:$src), addr:$dst)],
 935                    IIC_SSE_MOVA_P_MR>;
 936 def MOVUPSmr : PSI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 937                    "movups\t{$src, $dst|$dst, $src}",
 938                    [(store (v4f32 VR128:$src), addr:$dst)],
 939                    IIC_SSE_MOVU_P_MR>;
 940 def MOVUPDmr : PDI<0x11, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
 941                    "movupd\t{$src, $dst|$dst, $src}",
 942                    [(store (v2f64 VR128:$src), addr:$dst)],
 943                    IIC_SSE_MOVU_P_MR>;
 944
 945 // For disassembler
 946 let isCodeGenOnly = 1, hasSideEffects = 0 in {
 947   def MOVAPSrr_REV : PSI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 948                          "movaps\t{$src, $dst|$dst, $src}", [],
 949                          IIC_SSE_MOVA_P_RR>;
 950   def MOVAPDrr_REV : PDI<0x29, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 951                          "movapd\t{$src, $dst|$dst, $src}", [],
 952                          IIC_SSE_MOVA_P_RR>;
 953   def MOVUPSrr_REV : PSI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 954                          "movups\t{$src, $dst|$dst, $src}", [],
 955                          IIC_SSE_MOVU_P_RR>;
 956   def MOVUPDrr_REV : PDI<0x11, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
 957                          "movupd\t{$src, $dst|$dst, $src}", [],
 958                          IIC_SSE_MOVU_P_RR>;
 959 }
 960
 961 let Predicates = [HasAVX] in {
 962   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 963             (VMOVUPSmr addr:$dst, VR128:$src)>;
 964   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 965             (VMOVUPDmr addr:$dst, VR128:$src)>;
 966 }
 967
 968 let Predicates = [UseSSE1] in
 969   def : Pat<(int_x86_sse_storeu_ps addr:$dst, VR128:$src),
 970             (MOVUPSmr addr:$dst, VR128:$src)>;
 971 let Predicates = [UseSSE2] in
 972   def : Pat<(int_x86_sse2_storeu_pd addr:$dst, VR128:$src),
 973             (MOVUPDmr addr:$dst, VR128:$src)>;
 974
 975 // Use vmovaps/vmovups for AVX integer load/store.
 976 let Predicates = [HasAVX] in {
 977   // 128-bit load/store
 978   def : Pat<(alignedloadv2i64 addr:$src),
 979             (VMOVAPSrm addr:$src)>;
 980   def : Pat<(loadv2i64 addr:$src),
 981             (VMOVUPSrm addr:$src)>;
 982
 983   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
 984             (VMOVAPSmr addr:$dst, VR128:$src)>;
 985   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
 986             (VMOVAPSmr addr:$dst, VR128:$src)>;
 987   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
 988             (VMOVAPSmr addr:$dst, VR128:$src)>;
 989   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
 990             (VMOVAPSmr addr:$dst, VR128:$src)>;
 991   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
 992             (VMOVUPSmr addr:$dst, VR128:$src)>;
 993   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
 994             (VMOVUPSmr addr:$dst, VR128:$src)>;
 995   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
 996             (VMOVUPSmr addr:$dst, VR128:$src)>;
 997   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
 998             (VMOVUPSmr addr:$dst, VR128:$src)>;
 999
1000   // 256-bit load/store
1001   def : Pat<(alignedloadv4i64 addr:$src),
1002             (VMOVAPSYrm addr:$src)>;
1003   def : Pat<(loadv4i64 addr:$src),
1004             (VMOVUPSYrm addr:$src)>;
1005   def : Pat<(alignedstore256 (v4i64 VR256:$src), addr:$dst),
1006             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1007   def : Pat<(alignedstore256 (v8i32 VR256:$src), addr:$dst),
1008             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1009   def : Pat<(alignedstore256 (v16i16 VR256:$src), addr:$dst),
1010             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1011   def : Pat<(alignedstore256 (v32i8 VR256:$src), addr:$dst),
1012             (VMOVAPSYmr addr:$dst, VR256:$src)>;
1013   def : Pat<(store (v4i64 VR256:$src), addr:$dst),
1014             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1015   def : Pat<(store (v8i32 VR256:$src), addr:$dst),
1016             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1017   def : Pat<(store (v16i16 VR256:$src), addr:$dst),
1018             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1019   def : Pat<(store (v32i8 VR256:$src), addr:$dst),
1020             (VMOVUPSYmr addr:$dst, VR256:$src)>;
1021
1022   // Special patterns for storing subvector extracts of lower 128-bits
1023   // Its cheaper to just use VMOVAPS/VMOVUPS instead of VEXTRACTF128mr
1024   def : Pat<(alignedstore (v2f64 (extract_subvector
1025                                   (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1026             (VMOVAPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1027   def : Pat<(alignedstore (v4f32 (extract_subvector
1028                                   (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1029             (VMOVAPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1030   def : Pat<(alignedstore (v2i64 (extract_subvector
1031                                   (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1032             (VMOVAPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1033   def : Pat<(alignedstore (v4i32 (extract_subvector
1034                                   (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1035             (VMOVAPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1036   def : Pat<(alignedstore (v8i16 (extract_subvector
1037                                   (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1038             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1039   def : Pat<(alignedstore (v16i8 (extract_subvector
1040                                   (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1041             (VMOVAPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1042
1043   def : Pat<(store (v2f64 (extract_subvector
1044                            (v4f64 VR256:$src), (iPTR 0))), addr:$dst),
1045             (VMOVUPDmr addr:$dst, (v2f64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1046   def : Pat<(store (v4f32 (extract_subvector
1047                            (v8f32 VR256:$src), (iPTR 0))), addr:$dst),
1048             (VMOVUPSmr addr:$dst, (v4f32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1049   def : Pat<(store (v2i64 (extract_subvector
1050                            (v4i64 VR256:$src), (iPTR 0))), addr:$dst),
1051             (VMOVUPDmr addr:$dst, (v2i64 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1052   def : Pat<(store (v4i32 (extract_subvector
1053                            (v8i32 VR256:$src), (iPTR 0))), addr:$dst),
1054             (VMOVUPSmr addr:$dst, (v4i32 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1055   def : Pat<(store (v8i16 (extract_subvector
1056                            (v16i16 VR256:$src), (iPTR 0))), addr:$dst),
1057             (VMOVAPSmr addr:$dst, (v8i16 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1058   def : Pat<(store (v16i8 (extract_subvector
1059                            (v32i8 VR256:$src), (iPTR 0))), addr:$dst),
1060             (VMOVUPSmr addr:$dst, (v16i8 (EXTRACT_SUBREG VR256:$src,sub_xmm)))>;
1061 }
1062
1063 // Use movaps / movups for SSE integer load / store (one byte shorter).
1064 // The instructions selected below are then converted to MOVDQA/MOVDQU
1065 // during the SSE domain pass.
1066 let Predicates = [UseSSE1] in {
1067   def : Pat<(alignedloadv2i64 addr:$src),
1068             (MOVAPSrm addr:$src)>;
1069   def : Pat<(loadv2i64 addr:$src),
1070             (MOVUPSrm addr:$src)>;
1071
1072   def : Pat<(alignedstore (v2i64 VR128:$src), addr:$dst),
1073             (MOVAPSmr addr:$dst, VR128:$src)>;
1074   def : Pat<(alignedstore (v4i32 VR128:$src), addr:$dst),
1075             (MOVAPSmr addr:$dst, VR128:$src)>;
1076   def : Pat<(alignedstore (v8i16 VR128:$src), addr:$dst),
1077             (MOVAPSmr addr:$dst, VR128:$src)>;
1078   def : Pat<(alignedstore (v16i8 VR128:$src), addr:$dst),
1079             (MOVAPSmr addr:$dst, VR128:$src)>;
1080   def : Pat<(store (v2i64 VR128:$src), addr:$dst),
1081             (MOVUPSmr addr:$dst, VR128:$src)>;
1082   def : Pat<(store (v4i32 VR128:$src), addr:$dst),
1083             (MOVUPSmr addr:$dst, VR128:$src)>;
1084   def : Pat<(store (v8i16 VR128:$src), addr:$dst),
1085             (MOVUPSmr addr:$dst, VR128:$src)>;
1086   def : Pat<(store (v16i8 VR128:$src), addr:$dst),
1087             (MOVUPSmr addr:$dst, VR128:$src)>;
1088 }
1089
1090 // Alias instruction to do FR32 or FR64 reg-to-reg copy using movaps. Upper
1091 // bits are disregarded. FIXME: Set encoding to pseudo!
1092 let neverHasSideEffects = 1 in {
1093 def FsVMOVAPSrr : VPSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1094                        "movaps\t{$src, $dst|$dst, $src}", [],
1095                        IIC_SSE_MOVA_P_RR>, VEX;
1096 def FsVMOVAPDrr : VPDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1097                        "movapd\t{$src, $dst|$dst, $src}", [],
1098                        IIC_SSE_MOVA_P_RR>, VEX;
1099 def FsMOVAPSrr : PSI<0x28, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
1100                      "movaps\t{$src, $dst|$dst, $src}", [],
1101                      IIC_SSE_MOVA_P_RR>;
1102 def FsMOVAPDrr : PDI<0x28, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
1103                      "movapd\t{$src, $dst|$dst, $src}", [],
1104                      IIC_SSE_MOVA_P_RR>;
1105 }
1106
1107 // Alias instruction to load FR32 or FR64 from f128mem using movaps. Upper
1108 // bits are disregarded. FIXME: Set encoding to pseudo!
1109 let canFoldAsLoad = 1, isReMaterializable = 1 in {
1110 let isCodeGenOnly = 1 in {
1111   def FsVMOVAPSrm : VPSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1112                          "movaps\t{$src, $dst|$dst, $src}",
1113                          [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1114                          IIC_SSE_MOVA_P_RM>, VEX;
1115   def FsVMOVAPDrm : VPDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1116                          "movapd\t{$src, $dst|$dst, $src}",
1117                          [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1118                          IIC_SSE_MOVA_P_RM>, VEX;
1119 }
1120 def FsMOVAPSrm : PSI<0x28, MRMSrcMem, (outs FR32:$dst), (ins f128mem:$src),
1121                      "movaps\t{$src, $dst|$dst, $src}",
1122                      [(set FR32:$dst, (alignedloadfsf32 addr:$src))],
1123                      IIC_SSE_MOVA_P_RM>;
1124 def FsMOVAPDrm : PDI<0x28, MRMSrcMem, (outs FR64:$dst), (ins f128mem:$src),
1125                      "movapd\t{$src, $dst|$dst, $src}",
1126                      [(set FR64:$dst, (alignedloadfsf64 addr:$src))],
1127                      IIC_SSE_MOVA_P_RM>;
1128 }
1129
1130 //===----------------------------------------------------------------------===//
1131 // SSE 1 & 2 - Move Low packed FP Instructions
1132 //===----------------------------------------------------------------------===//
1133
1134 multiclass sse12_mov_hilo_packed<bits<8>opc, RegisterClass RC,
1135                                  SDNode psnode, SDNode pdnode, string base_opc,
1136                                  string asm_opr, InstrItinClass itin> {
1137   def PSrm : PI<opc, MRMSrcMem,
1138          (outs VR128:$dst), (ins VR128:$src1, f64mem:$src2),
1139          !strconcat(base_opc, "s", asm_opr),
1140      [(set RC:$dst,
1141        (psnode RC:$src1,
1142               (bc_v4f32 (v2f64 (scalar_to_vector (loadf64 addr:$src2))))))],
1143               itin, SSEPackedSingle>, TB;
1144
1145   def PDrm : PI<opc, MRMSrcMem,
1146          (outs RC:$dst), (ins RC:$src1, f64mem:$src2),
1147          !strconcat(base_opc, "d", asm_opr),
1148      [(set RC:$dst, (v2f64 (pdnode RC:$src1,
1149                               (scalar_to_vector (loadf64 addr:$src2)))))],
1150               itin, SSEPackedDouble>, TB, OpSize;
1151 }
1152
1153 let AddedComplexity = 20 in {
1154   defm VMOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1155                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1156                      IIC_SSE_MOV_LH>, VEX_4V;
1157 }
1158 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1159   defm MOVL : sse12_mov_hilo_packed<0x12, VR128, X86Movlps, X86Movlpd, "movlp",
1160                                    "\t{$src2, $dst|$dst, $src2}",
1161                                    IIC_SSE_MOV_LH>;
1162 }
1163
1164 def VMOVLPSmr : VPSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1165                    "movlps\t{$src, $dst|$dst, $src}",
1166                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1167                                  (iPTR 0))), addr:$dst)],
1168                                  IIC_SSE_MOV_LH>, VEX;
1169 def VMOVLPDmr : VPDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1170                    "movlpd\t{$src, $dst|$dst, $src}",
1171                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1172                                  (iPTR 0))), addr:$dst)],
1173                                  IIC_SSE_MOV_LH>, VEX;
1174 def MOVLPSmr : PSI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1175                    "movlps\t{$src, $dst|$dst, $src}",
1176                    [(store (f64 (vector_extract (bc_v2f64 (v4f32 VR128:$src)),
1177                                  (iPTR 0))), addr:$dst)],
1178                                  IIC_SSE_MOV_LH>;
1179 def MOVLPDmr : PDI<0x13, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1180                    "movlpd\t{$src, $dst|$dst, $src}",
1181                    [(store (f64 (vector_extract (v2f64 VR128:$src),
1182                                  (iPTR 0))), addr:$dst)],
1183                                  IIC_SSE_MOV_LH>;
1184
1185 let Predicates = [HasAVX] in {
1186   // Shuffle with VMOVLPS
1187   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1188             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1189   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1190             (VMOVLPSrm VR128:$src1, addr:$src2)>;
1191
1192   // Shuffle with VMOVLPD
1193   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1194             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1195   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1196             (VMOVLPDrm VR128:$src1, addr:$src2)>;
1197
1198   // Store patterns
1199   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1200                    addr:$src1),
1201             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1202   def : Pat<(store (v4i32 (X86Movlps
1203                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)), addr:$src1),
1204             (VMOVLPSmr addr:$src1, VR128:$src2)>;
1205   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1206                    addr:$src1),
1207             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1208   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1209                    addr:$src1),
1210             (VMOVLPDmr addr:$src1, VR128:$src2)>;
1211 }
1212
1213 let Predicates = [UseSSE1] in {
1214   // (store (vector_shuffle (load addr), v2, <4, 5, 2, 3>), addr) using MOVLPS
1215   def : Pat<(store (i64 (vector_extract (bc_v2i64 (v4f32 VR128:$src2)),
1216                                  (iPTR 0))), addr:$src1),
1217             (MOVLPSmr addr:$src1, VR128:$src2)>;
1218
1219   // Shuffle with MOVLPS
1220   def : Pat<(v4f32 (X86Movlps VR128:$src1, (load addr:$src2))),
1221             (MOVLPSrm VR128:$src1, addr:$src2)>;
1222   def : Pat<(v4i32 (X86Movlps VR128:$src1, (load addr:$src2))),
1223             (MOVLPSrm VR128:$src1, addr:$src2)>;
1224   def : Pat<(X86Movlps VR128:$src1,
1225                       (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1226             (MOVLPSrm VR128:$src1, addr:$src2)>;
1227
1228   // Store patterns
1229   def : Pat<(store (v4f32 (X86Movlps (load addr:$src1), VR128:$src2)),
1230                                       addr:$src1),
1231             (MOVLPSmr addr:$src1, VR128:$src2)>;
1232   def : Pat<(store (v4i32 (X86Movlps
1233                    (bc_v4i32 (loadv2i64 addr:$src1)), VR128:$src2)),
1234                               addr:$src1),
1235             (MOVLPSmr addr:$src1, VR128:$src2)>;
1236 }
1237
1238 let Predicates = [UseSSE2] in {
1239   // Shuffle with MOVLPD
1240   def : Pat<(v2f64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1241             (MOVLPDrm VR128:$src1, addr:$src2)>;
1242   def : Pat<(v2i64 (X86Movlpd VR128:$src1, (load addr:$src2))),
1243             (MOVLPDrm VR128:$src1, addr:$src2)>;
1244
1245   // Store patterns
1246   def : Pat<(store (v2f64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1247                            addr:$src1),
1248             (MOVLPDmr addr:$src1, VR128:$src2)>;
1249   def : Pat<(store (v2i64 (X86Movlpd (load addr:$src1), VR128:$src2)),
1250                            addr:$src1),
1251             (MOVLPDmr addr:$src1, VR128:$src2)>;
1252 }
1253
1254 //===----------------------------------------------------------------------===//
1255 // SSE 1 & 2 - Move Hi packed FP Instructions
1256 //===----------------------------------------------------------------------===//
1257
1258 let AddedComplexity = 20 in {
1259   defm VMOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1260                      "\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1261                      IIC_SSE_MOV_LH>, VEX_4V;
1262 }
1263 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1264   defm MOVH : sse12_mov_hilo_packed<0x16, VR128, X86Movlhps, X86Movlhpd, "movhp",
1265                                    "\t{$src2, $dst|$dst, $src2}",
1266                                    IIC_SSE_MOV_LH>;
1267 }
1268
1269 // v2f64 extract element 1 is always custom lowered to unpack high to low
1270 // and extract element 0 so the non-store version isn't too horrible.
1271 def VMOVHPSmr : VPSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1272                    "movhps\t{$src, $dst|$dst, $src}",
1273                    [(store (f64 (vector_extract
1274                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1275                                             (bc_v2f64 (v4f32 VR128:$src))),
1276                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1277 def VMOVHPDmr : VPDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1278                    "movhpd\t{$src, $dst|$dst, $src}",
1279                    [(store (f64 (vector_extract
1280                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1281                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>, VEX;
1282 def MOVHPSmr : PSI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1283                    "movhps\t{$src, $dst|$dst, $src}",
1284                    [(store (f64 (vector_extract
1285                                  (X86Unpckh (bc_v2f64 (v4f32 VR128:$src)),
1286                                             (bc_v2f64 (v4f32 VR128:$src))),
1287                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1288 def MOVHPDmr : PDI<0x17, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
1289                    "movhpd\t{$src, $dst|$dst, $src}",
1290                    [(store (f64 (vector_extract
1291                                  (v2f64 (X86Unpckh VR128:$src, VR128:$src)),
1292                                  (iPTR 0))), addr:$dst)], IIC_SSE_MOV_LH>;
1293
1294 let Predicates = [HasAVX] in {
1295   // VMOVHPS patterns
1296   def : Pat<(X86Movlhps VR128:$src1,
1297                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1298             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1299   def : Pat<(X86Movlhps VR128:$src1,
1300                  (bc_v4i32 (v2i64 (X86vzload addr:$src2)))),
1301             (VMOVHPSrm VR128:$src1, addr:$src2)>;
1302
1303   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1304   // is during lowering, where it's not possible to recognize the load fold
1305   // cause it has two uses through a bitcast. One use disappears at isel time
1306   // and the fold opportunity reappears.
1307   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1308                       (scalar_to_vector (loadf64 addr:$src2)))),
1309             (VMOVHPDrm VR128:$src1, addr:$src2)>;
1310 }
1311
1312 let Predicates = [UseSSE1] in {
1313   // MOVHPS patterns
1314   def : Pat<(X86Movlhps VR128:$src1,
1315                  (bc_v4f32 (v2i64 (scalar_to_vector (loadi64 addr:$src2))))),
1316             (MOVHPSrm VR128:$src1, addr:$src2)>;
1317   def : Pat<(X86Movlhps VR128:$src1,
1318                  (bc_v4f32 (v2i64 (X86vzload addr:$src2)))),
1319             (MOVHPSrm VR128:$src1, addr:$src2)>;
1320 }
1321
1322 let Predicates = [UseSSE2] in {
1323   // FIXME: Instead of X86Unpckl, there should be a X86Movlhpd here, the problem
1324   // is during lowering, where it's not possible to recognize the load fold
1325   // cause it has two uses through a bitcast. One use disappears at isel time
1326   // and the fold opportunity reappears.
1327   def : Pat<(v2f64 (X86Unpckl VR128:$src1,
1328                       (scalar_to_vector (loadf64 addr:$src2)))),
1329             (MOVHPDrm VR128:$src1, addr:$src2)>;
1330 }
1331
1332 //===----------------------------------------------------------------------===//
1333 // SSE 1 & 2 - Move Low to High and High to Low packed FP Instructions
1334 //===----------------------------------------------------------------------===//
1335
1336 let AddedComplexity = 20 in {
1337   def VMOVLHPSrr : VPSI<0x16, MRMSrcReg, (outs VR128:$dst),
1338                                        (ins VR128:$src1, VR128:$src2),
1339                       "movlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1340                       [(set VR128:$dst,
1341                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1342                         IIC_SSE_MOV_LH>,
1343                       VEX_4V;
1344   def VMOVHLPSrr : VPSI<0x12, MRMSrcReg, (outs VR128:$dst),
1345                                        (ins VR128:$src1, VR128:$src2),
1346                       "movhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1347                       [(set VR128:$dst,
1348                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1349                         IIC_SSE_MOV_LH>,
1350                       VEX_4V;
1351 }
1352 let Constraints = "$src1 = $dst", AddedComplexity = 20 in {
1353   def MOVLHPSrr : PSI<0x16, MRMSrcReg, (outs VR128:$dst),
1354                                        (ins VR128:$src1, VR128:$src2),
1355                       "movlhps\t{$src2, $dst|$dst, $src2}",
1356                       [(set VR128:$dst,
1357                         (v4f32 (X86Movlhps VR128:$src1, VR128:$src2)))],
1358                         IIC_SSE_MOV_LH>;
1359   def MOVHLPSrr : PSI<0x12, MRMSrcReg, (outs VR128:$dst),
1360                                        (ins VR128:$src1, VR128:$src2),
1361                       "movhlps\t{$src2, $dst|$dst, $src2}",
1362                       [(set VR128:$dst,
1363                         (v4f32 (X86Movhlps VR128:$src1, VR128:$src2)))],
1364                         IIC_SSE_MOV_LH>;
1365 }
1366
1367 let Predicates = [HasAVX] in {
1368   // MOVLHPS patterns
1369   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1370             (VMOVLHPSrr VR128:$src1, VR128:$src2)>;
1371   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1372             (VMOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1373
1374   // MOVHLPS patterns
1375   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1376             (VMOVHLPSrr VR128:$src1, VR128:$src2)>;
1377 }
1378
1379 let Predicates = [UseSSE1] in {
1380   // MOVLHPS patterns
1381   def : Pat<(v4i32 (X86Movlhps VR128:$src1, VR128:$src2)),
1382             (MOVLHPSrr VR128:$src1, VR128:$src2)>;
1383   def : Pat<(v2i64 (X86Movlhps VR128:$src1, VR128:$src2)),
1384             (MOVLHPSrr (v2i64 VR128:$src1), VR128:$src2)>;
1385
1386   // MOVHLPS patterns
1387   def : Pat<(v4i32 (X86Movhlps VR128:$src1, VR128:$src2)),
1388             (MOVHLPSrr VR128:$src1, VR128:$src2)>;
1389 }
1390
1391 //===----------------------------------------------------------------------===//
1392 // SSE 1 & 2 - Conversion Instructions
1393 //===----------------------------------------------------------------------===//
1394
1395 def SSE_CVT_PD : OpndItins<
1396   IIC_SSE_CVT_PD_RR, IIC_SSE_CVT_PD_RM
1397 >;
1398
1399 def SSE_CVT_PS : OpndItins<
1400   IIC_SSE_CVT_PS_RR, IIC_SSE_CVT_PS_RM
1401 >;
1402
1403 def SSE_CVT_Scalar : OpndItins<
1404   IIC_SSE_CVT_Scalar_RR, IIC_SSE_CVT_Scalar_RM
1405 >;
1406
1407 def SSE_CVT_SS2SI_32 : OpndItins<
1408   IIC_SSE_CVT_SS2SI32_RR, IIC_SSE_CVT_SS2SI32_RM
1409 >;
1410
1411 def SSE_CVT_SS2SI_64 : OpndItins<
1412   IIC_SSE_CVT_SS2SI64_RR, IIC_SSE_CVT_SS2SI64_RM
1413 >;
1414
1415 def SSE_CVT_SD2SI : OpndItins<
1416   IIC_SSE_CVT_SD2SI_RR, IIC_SSE_CVT_SD2SI_RM
1417 >;
1418
1419 multiclass sse12_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1420                      SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
1421                      string asm, OpndItins itins> {
1422   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1423                         [(set DstRC:$dst, (OpNode SrcRC:$src))],
1424                         itins.rr>;
1425   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1426                         [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))],
1427                         itins.rm>;
1428 }
1429
1430 multiclass sse12_cvt_p<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1431                        X86MemOperand x86memop, string asm, Domain d,
1432                        OpndItins itins> {
1433 let neverHasSideEffects = 1 in {
1434   def rr : I<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src), asm,
1435              [], itins.rr, d>;
1436   let mayLoad = 1 in
1437   def rm : I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src), asm,
1438              [], itins.rm, d>;
1439 }
1440 }
1441
1442 multiclass sse12_vcvt_avx<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1443                           X86MemOperand x86memop, string asm> {
1444 let neverHasSideEffects = 1 in {
1445   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
1446               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1447   let mayLoad = 1 in
1448   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1449               (ins DstRC:$src1, x86memop:$src),
1450               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>;
1451 } // neverHasSideEffects = 1
1452 }
1453
1454 defm VCVTTSS2SI   : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1455                                 "cvttss2si\t{$src, $dst|$dst, $src}",
1456                                 SSE_CVT_SS2SI_32>,
1457                                 XS, VEX, VEX_LIG;
1458 defm VCVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1459                                 "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1460                                 SSE_CVT_SS2SI_64>,
1461                                 XS, VEX, VEX_W, VEX_LIG;
1462 defm VCVTTSD2SI   : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1463                                 "cvttsd2si\t{$src, $dst|$dst, $src}",
1464                                 SSE_CVT_SD2SI>,
1465                                 XD, VEX, VEX_LIG;
1466 defm VCVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1467                                 "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1468                                 SSE_CVT_SD2SI>,
1469                                 XD, VEX, VEX_W, VEX_LIG;
1470
1471 // The assembler can recognize rr 64-bit instructions by seeing a rxx
1472 // register, but the same isn't true when only using memory operands,
1473 // provide other assembly "l" and "q" forms to address this explicitly
1474 // where appropriate to do so.
1475 defm VCVTSI2SS   : sse12_vcvt_avx<0x2A, GR32, FR32, i32mem, "cvtsi2ss">,
1476                                   XS, VEX_4V, VEX_LIG;
1477 defm VCVTSI2SS64 : sse12_vcvt_avx<0x2A, GR64, FR32, i64mem, "cvtsi2ss{q}">,
1478                                   XS, VEX_4V, VEX_W, VEX_LIG;
1479 defm VCVTSI2SD   : sse12_vcvt_avx<0x2A, GR32, FR64, i32mem, "cvtsi2sd">,
1480                                   XD, VEX_4V, VEX_LIG;
1481 defm VCVTSI2SD64 : sse12_vcvt_avx<0x2A, GR64, FR64, i64mem, "cvtsi2sd{q}">,
1482                                   XD, VEX_4V, VEX_W, VEX_LIG;
1483
1484 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1485                 (VCVTSI2SDrr FR64:$dst, FR64:$src1, GR32:$src)>;
1486 def : InstAlias<"vcvtsi2sd{l}\t{$src, $src1, $dst|$dst, $src1, $src}",
1487                 (VCVTSI2SDrm FR64:$dst, FR64:$src1, i32mem:$src)>;
1488
1489 let Predicates = [HasAVX] in {
1490   def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
1491             (VCVTSI2SSrm (f32 (IMPLICIT_DEF)), addr:$src)>;
1492   def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
1493             (VCVTSI2SS64rm (f32 (IMPLICIT_DEF)), addr:$src)>;
1494   def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
1495             (VCVTSI2SDrm (f64 (IMPLICIT_DEF)), addr:$src)>;
1496   def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
1497             (VCVTSI2SD64rm (f64 (IMPLICIT_DEF)), addr:$src)>;
1498
1499   def : Pat<(f32 (sint_to_fp GR32:$src)),
1500             (VCVTSI2SSrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
1501   def : Pat<(f32 (sint_to_fp GR64:$src)),
1502             (VCVTSI2SS64rr (f32 (IMPLICIT_DEF)), GR64:$src)>;
1503   def : Pat<(f64 (sint_to_fp GR32:$src)),
1504             (VCVTSI2SDrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
1505   def : Pat<(f64 (sint_to_fp GR64:$src)),
1506             (VCVTSI2SD64rr (f64 (IMPLICIT_DEF)), GR64:$src)>;
1507 }
1508
1509 defm CVTTSS2SI : sse12_cvt_s<0x2C, FR32, GR32, fp_to_sint, f32mem, loadf32,
1510                       "cvttss2si\t{$src, $dst|$dst, $src}",
1511                       SSE_CVT_SS2SI_32>, XS;
1512 defm CVTTSS2SI64 : sse12_cvt_s<0x2C, FR32, GR64, fp_to_sint, f32mem, loadf32,
1513                       "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1514                       SSE_CVT_SS2SI_64>, XS, REX_W;
1515 defm CVTTSD2SI : sse12_cvt_s<0x2C, FR64, GR32, fp_to_sint, f64mem, loadf64,
1516                       "cvttsd2si\t{$src, $dst|$dst, $src}",
1517                       SSE_CVT_SD2SI>, XD;
1518 defm CVTTSD2SI64 : sse12_cvt_s<0x2C, FR64, GR64, fp_to_sint, f64mem, loadf64,
1519                       "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1520                       SSE_CVT_SD2SI>, XD, REX_W;
1521 defm CVTSI2SS  : sse12_cvt_s<0x2A, GR32, FR32, sint_to_fp, i32mem, loadi32,
1522                       "cvtsi2ss\t{$src, $dst|$dst, $src}",
1523                       SSE_CVT_Scalar>, XS;
1524 defm CVTSI2SS64 : sse12_cvt_s<0x2A, GR64, FR32, sint_to_fp, i64mem, loadi64,
1525                       "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1526                       SSE_CVT_Scalar>, XS, REX_W;
1527 defm CVTSI2SD  : sse12_cvt_s<0x2A, GR32, FR64, sint_to_fp, i32mem, loadi32,
1528                       "cvtsi2sd\t{$src, $dst|$dst, $src}",
1529                       SSE_CVT_Scalar>, XD;
1530 defm CVTSI2SD64 : sse12_cvt_s<0x2A, GR64, FR64, sint_to_fp, i64mem, loadi64,
1531                       "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1532                       SSE_CVT_Scalar>, XD, REX_W;
1533
1534 // Conversion Instructions Intrinsics - Match intrinsics which expect MM
1535 // and/or XMM operand(s).
1536
1537 multiclass sse12_cvt_sint<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
1538                          Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
1539                          string asm, OpndItins itins> {
1540   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
1541               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1542               [(set DstRC:$dst, (Int SrcRC:$src))], itins.rr>;
1543   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
1544               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
1545               [(set DstRC:$dst, (Int mem_cpat:$src))], itins.rm>;
1546 }
1547
1548 multiclass sse12_cvt_sint_3addr<bits<8> opc, RegisterClass SrcRC,
1549                     RegisterClass DstRC, Intrinsic Int, X86MemOperand x86memop,
1550                     PatFrag ld_frag, string asm, OpndItins itins,
1551                     bit Is2Addr = 1> {
1552   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src2),
1553               !if(Is2Addr,
1554                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1555                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1556               [(set DstRC:$dst, (Int DstRC:$src1, SrcRC:$src2))],
1557               itins.rr>;
1558   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
1559               (ins DstRC:$src1, x86memop:$src2),
1560               !if(Is2Addr,
1561                   !strconcat(asm, "\t{$src2, $dst|$dst, $src2}"),
1562                   !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
1563               [(set DstRC:$dst, (Int DstRC:$src1, (ld_frag addr:$src2)))],
1564               itins.rm>;
1565 }
1566
1567 defm VCVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32,
1568                   int_x86_sse2_cvtsd2si, sdmem, sse_load_f64, "cvtsd2si{l}",
1569                   SSE_CVT_SD2SI>, XD, VEX, VEX_LIG;
1570 defm VCVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64,
1571                     int_x86_sse2_cvtsd2si64, sdmem, sse_load_f64, "cvtsd2si{q}",
1572                     SSE_CVT_SD2SI>, XD, VEX, VEX_W, VEX_LIG;
1573
1574 defm CVTSD2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse2_cvtsd2si,
1575                  sdmem, sse_load_f64, "cvtsd2si{l}", SSE_CVT_SD2SI>, XD;
1576 defm CVTSD2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse2_cvtsd2si64,
1577                    sdmem, sse_load_f64, "cvtsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1578
1579
1580 defm Int_VCVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1581           int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss",
1582           SSE_CVT_Scalar, 0>, XS, VEX_4V;
1583 defm Int_VCVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1584           int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
1585           SSE_CVT_Scalar, 0>, XS, VEX_4V,
1586           VEX_W;
1587 defm Int_VCVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1588           int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd",
1589           SSE_CVT_Scalar, 0>, XD, VEX_4V;
1590 defm Int_VCVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1591           int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
1592           SSE_CVT_Scalar, 0>, XD,
1593           VEX_4V, VEX_W;
1594
1595 let Constraints = "$src1 = $dst" in {
1596   defm Int_CVTSI2SS : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1597                         int_x86_sse_cvtsi2ss, i32mem, loadi32,
1598                         "cvtsi2ss", SSE_CVT_Scalar>, XS;
1599   defm Int_CVTSI2SS64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1600                         int_x86_sse_cvtsi642ss, i64mem, loadi64,
1601                         "cvtsi2ss{q}", SSE_CVT_Scalar>, XS, REX_W;
1602   defm Int_CVTSI2SD : sse12_cvt_sint_3addr<0x2A, GR32, VR128,
1603                         int_x86_sse2_cvtsi2sd, i32mem, loadi32,
1604                         "cvtsi2sd", SSE_CVT_Scalar>, XD;
1605   defm Int_CVTSI2SD64 : sse12_cvt_sint_3addr<0x2A, GR64, VR128,
1606                         int_x86_sse2_cvtsi642sd, i64mem, loadi64,
1607                         "cvtsi2sd{q}", SSE_CVT_Scalar>, XD, REX_W;
1608 }
1609
1610 /// SSE 1 Only
1611
1612 // Aliases for intrinsics
1613 defm Int_VCVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1614                                     ssmem, sse_load_f32, "cvttss2si",
1615                                     SSE_CVT_SS2SI_32>, XS, VEX;
1616 defm Int_VCVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1617                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1618                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>,
1619                                    XS, VEX, VEX_W;
1620 defm Int_VCVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1621                                     sdmem, sse_load_f64, "cvttsd2si",
1622                                     SSE_CVT_SD2SI>, XD, VEX;
1623 defm Int_VCVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1624                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1625                                   "cvttsd2si{q}", SSE_CVT_SD2SI>,
1626                                   XD, VEX, VEX_W;
1627 defm Int_CVTTSS2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse_cvttss2si,
1628                                     ssmem, sse_load_f32, "cvttss2si",
1629                                     SSE_CVT_SS2SI_32>, XS;
1630 defm Int_CVTTSS2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1631                                    int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
1632                                    "cvttss2si{q}", SSE_CVT_SS2SI_64>, XS, REX_W;
1633 defm Int_CVTTSD2SI : sse12_cvt_sint<0x2C, VR128, GR32, int_x86_sse2_cvttsd2si,
1634                                     sdmem, sse_load_f64, "cvttsd2si",
1635                                     SSE_CVT_SD2SI>, XD;
1636 defm Int_CVTTSD2SI64 : sse12_cvt_sint<0x2C, VR128, GR64,
1637                                   int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
1638                                   "cvttsd2si{q}", SSE_CVT_SD2SI>, XD, REX_W;
1639
1640 defm VCVTSS2SI   : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1641                                   ssmem, sse_load_f32, "cvtss2si{l}",
1642                                   SSE_CVT_SS2SI_32>, XS, VEX, VEX_LIG;
1643 defm VCVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1644                                   ssmem, sse_load_f32, "cvtss2si{q}",
1645                                   SSE_CVT_SS2SI_64>, XS, VEX, VEX_W, VEX_LIG;
1646
1647 defm CVTSS2SI : sse12_cvt_sint<0x2D, VR128, GR32, int_x86_sse_cvtss2si,
1648                                ssmem, sse_load_f32, "cvtss2si{l}",
1649                                SSE_CVT_SS2SI_32>, XS;
1650 defm CVTSS2SI64 : sse12_cvt_sint<0x2D, VR128, GR64, int_x86_sse_cvtss2si64,
1651                                  ssmem, sse_load_f32, "cvtss2si{q}",
1652                                  SSE_CVT_SS2SI_64>, XS, REX_W;
1653
1654 defm VCVTDQ2PS   : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1655                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1656                                SSEPackedSingle, SSE_CVT_PS>,
1657                                TB, VEX, Requires<[HasAVX]>;
1658 defm VCVTDQ2PSY  : sse12_cvt_p<0x5B, VR256, VR256, i256mem,
1659                                "vcvtdq2ps\t{$src, $dst|$dst, $src}",
1660                                SSEPackedSingle, SSE_CVT_PS>,
1661                                TB, VEX, VEX_L, Requires<[HasAVX]>;
1662
1663 defm CVTDQ2PS : sse12_cvt_p<0x5B, VR128, VR128, i128mem,
1664                             "cvtdq2ps\t{$src, $dst|$dst, $src}",
1665                             SSEPackedSingle, SSE_CVT_PS>,
1666                             TB, Requires<[UseSSE2]>;
1667
1668 /// SSE 2 Only
1669
1670 // Convert scalar double to scalar single
1671 let neverHasSideEffects = 1 in {
1672 def VCVTSD2SSrr  : VSDI<0x5A, MRMSrcReg, (outs FR32:$dst),
1673                        (ins FR64:$src1, FR64:$src2),
1674                       "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
1675                       IIC_SSE_CVT_Scalar_RR>, VEX_4V, VEX_LIG;
1676 let mayLoad = 1 in
1677 def VCVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst),
1678                        (ins FR64:$src1, f64mem:$src2),
1679                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1680                       [], IIC_SSE_CVT_Scalar_RM>,
1681                       XD, Requires<[HasAVX, OptForSize]>, VEX_4V, VEX_LIG;
1682 }
1683
1684 def : Pat<(f32 (fround FR64:$src)), (VCVTSD2SSrr FR64:$src, FR64:$src)>,
1685           Requires<[HasAVX]>;
1686
1687 def CVTSD2SSrr  : SDI<0x5A, MRMSrcReg, (outs FR32:$dst), (ins FR64:$src),
1688                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1689                       [(set FR32:$dst, (fround FR64:$src))],
1690                       IIC_SSE_CVT_Scalar_RR>;
1691 def CVTSD2SSrm  : I<0x5A, MRMSrcMem, (outs FR32:$dst), (ins f64mem:$src),
1692                       "cvtsd2ss\t{$src, $dst|$dst, $src}",
1693                       [(set FR32:$dst, (fround (loadf64 addr:$src)))],
1694                       IIC_SSE_CVT_Scalar_RM>,
1695                       XD,
1696                   Requires<[UseSSE2, OptForSize]>;
1697
1698 def Int_VCVTSD2SSrr: I<0x5A, MRMSrcReg,
1699                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1700                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1701                        [(set VR128:$dst,
1702                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1703                        IIC_SSE_CVT_Scalar_RR>, XD, VEX_4V, Requires<[HasAVX]>;
1704 def Int_VCVTSD2SSrm: I<0x5A, MRMSrcReg,
1705                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1706                        "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1707                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1708                                           VR128:$src1, sse_load_f64:$src2))],
1709                        IIC_SSE_CVT_Scalar_RM>, XD, VEX_4V, Requires<[HasAVX]>;
1710
1711 let Constraints = "$src1 = $dst" in {
1712 def Int_CVTSD2SSrr: I<0x5A, MRMSrcReg,
1713                        (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1714                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1715                        [(set VR128:$dst,
1716                          (int_x86_sse2_cvtsd2ss VR128:$src1, VR128:$src2))],
1717                        IIC_SSE_CVT_Scalar_RR>, XD, Requires<[UseSSE2]>;
1718 def Int_CVTSD2SSrm: I<0x5A, MRMSrcReg,
1719                        (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2),
1720                        "cvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1721                        [(set VR128:$dst, (int_x86_sse2_cvtsd2ss
1722                                           VR128:$src1, sse_load_f64:$src2))],
1723                        IIC_SSE_CVT_Scalar_RM>, XD, Requires<[UseSSE2]>;
1724 }
1725
1726 // Convert scalar single to scalar double
1727 // SSE2 instructions with XS prefix
1728 let neverHasSideEffects = 1 in {
1729 def VCVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst),
1730                     (ins FR32:$src1, FR32:$src2),
1731                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1732                     [], IIC_SSE_CVT_Scalar_RR>,
1733                     XS, Requires<[HasAVX]>, VEX_4V, VEX_LIG;
1734 let mayLoad = 1 in
1735 def VCVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst),
1736                     (ins FR32:$src1, f32mem:$src2),
1737                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1738                     [], IIC_SSE_CVT_Scalar_RM>,
1739                     XS, VEX_4V, VEX_LIG, Requires<[HasAVX, OptForSize]>;
1740 }
1741
1742 def : Pat<(f64 (fextend FR32:$src)),
1743     (VCVTSS2SDrr FR32:$src, FR32:$src)>, Requires<[HasAVX]>;
1744 def : Pat<(fextend (loadf32 addr:$src)),
1745     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX]>;
1746
1747 def : Pat<(extloadf32 addr:$src),
1748     (VCVTSS2SDrm (f32 (IMPLICIT_DEF)), addr:$src)>,
1749     Requires<[HasAVX, OptForSize]>;
1750 def : Pat<(extloadf32 addr:$src),
1751     (VCVTSS2SDrr (f32 (IMPLICIT_DEF)), (VMOVSSrm addr:$src))>,
1752     Requires<[HasAVX, OptForSpeed]>;
1753
1754 def CVTSS2SDrr : I<0x5A, MRMSrcReg, (outs FR64:$dst), (ins FR32:$src),
1755                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1756                    [(set FR64:$dst, (fextend FR32:$src))],
1757                    IIC_SSE_CVT_Scalar_RR>, XS,
1758                  Requires<[UseSSE2]>;
1759 def CVTSS2SDrm : I<0x5A, MRMSrcMem, (outs FR64:$dst), (ins f32mem:$src),
1760                    "cvtss2sd\t{$src, $dst|$dst, $src}",
1761                    [(set FR64:$dst, (extloadf32 addr:$src))],
1762                    IIC_SSE_CVT_Scalar_RM>, XS,
1763                  Requires<[UseSSE2, OptForSize]>;
1764
1765 // extload f32 -> f64.  This matches load+fextend because we have a hack in
1766 // the isel (PreprocessForFPConvert) that can introduce loads after dag
1767 // combine.
1768 // Since these loads aren't folded into the fextend, we have to match it
1769 // explicitly here.
1770 def : Pat<(fextend (loadf32 addr:$src)),
1771           (CVTSS2SDrm addr:$src)>, Requires<[UseSSE2]>;
1772 def : Pat<(extloadf32 addr:$src),
1773           (CVTSS2SDrr (MOVSSrm addr:$src))>, Requires<[UseSSE2, OptForSpeed]>;
1774
1775 def Int_VCVTSS2SDrr: I<0x5A, MRMSrcReg,
1776                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1777                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1778                     [(set VR128:$dst,
1779                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1780                     IIC_SSE_CVT_Scalar_RR>, XS, VEX_4V, Requires<[HasAVX]>;
1781 def Int_VCVTSS2SDrm: I<0x5A, MRMSrcMem,
1782                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1783                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
1784                     [(set VR128:$dst,
1785                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1786                     IIC_SSE_CVT_Scalar_RM>, XS, VEX_4V, Requires<[HasAVX]>;
1787 let Constraints = "$src1 = $dst" in { // SSE2 instructions with XS prefix
1788 def Int_CVTSS2SDrr: I<0x5A, MRMSrcReg,
1789                       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
1790                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1791                     [(set VR128:$dst,
1792                       (int_x86_sse2_cvtss2sd VR128:$src1, VR128:$src2))],
1793                     IIC_SSE_CVT_Scalar_RR>, XS, Requires<[UseSSE2]>;
1794 def Int_CVTSS2SDrm: I<0x5A, MRMSrcMem,
1795                       (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2),
1796                     "cvtss2sd\t{$src2, $dst|$dst, $src2}",
1797                     [(set VR128:$dst,
1798                       (int_x86_sse2_cvtss2sd VR128:$src1, sse_load_f32:$src2))],
1799                     IIC_SSE_CVT_Scalar_RM>, XS, Requires<[UseSSE2]>;
1800 }
1801
1802 // Convert packed single/double fp to doubleword
1803 def VCVTPS2DQrr : VPDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1804                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1805                        [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1806                        IIC_SSE_CVT_PS_RR>, VEX;
1807 def VCVTPS2DQrm : VPDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1808                        "cvtps2dq\t{$src, $dst|$dst, $src}",
1809                        [(set VR128:$dst,
1810                          (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1811                        IIC_SSE_CVT_PS_RM>, VEX;
1812 def VCVTPS2DQYrr : VPDI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1813                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1814                         [(set VR256:$dst,
1815                           (int_x86_avx_cvt_ps2dq_256 VR256:$src))],
1816                         IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1817 def VCVTPS2DQYrm : VPDI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1818                         "cvtps2dq\t{$src, $dst|$dst, $src}",
1819                         [(set VR256:$dst,
1820                           (int_x86_avx_cvt_ps2dq_256 (memopv8f32 addr:$src)))],
1821                         IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1822 def CVTPS2DQrr : PDI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1823                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1824                      [(set VR128:$dst, (int_x86_sse2_cvtps2dq VR128:$src))],
1825                      IIC_SSE_CVT_PS_RR>;
1826 def CVTPS2DQrm : PDI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1827                      "cvtps2dq\t{$src, $dst|$dst, $src}",
1828                      [(set VR128:$dst,
1829                        (int_x86_sse2_cvtps2dq (memopv4f32 addr:$src)))],
1830                      IIC_SSE_CVT_PS_RM>;
1831
1832
1833 // Convert Packed Double FP to Packed DW Integers
1834 let Predicates = [HasAVX] in {
1835 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1836 // register, but the same isn't true when using memory operands instead.
1837 // Provide other assembly rr and rm forms to address this explicitly.
1838 def VCVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1839                        "vcvtpd2dq\t{$src, $dst|$dst, $src}",
1840                        [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))]>,
1841                        VEX;
1842
1843 // XMM only
1844 def : InstAlias<"vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1845                 (VCVTPD2DQrr VR128:$dst, VR128:$src)>;
1846 def VCVTPD2DQXrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1847                        "vcvtpd2dqx\t{$src, $dst|$dst, $src}",
1848                        [(set VR128:$dst,
1849                          (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))]>, VEX;
1850
1851 // YMM only
1852 def VCVTPD2DQYrr : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1853                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1854                        [(set VR128:$dst,
1855                          (int_x86_avx_cvt_pd2dq_256 VR256:$src))]>, VEX, VEX_L;
1856 def VCVTPD2DQYrm : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1857                        "vcvtpd2dq{y}\t{$src, $dst|$dst, $src}",
1858                        [(set VR128:$dst,
1859                          (int_x86_avx_cvt_pd2dq_256 (memopv4f64 addr:$src)))]>,
1860                        VEX, VEX_L;
1861 def : InstAlias<"vcvtpd2dq\t{$src, $dst|$dst, $src}",
1862                 (VCVTPD2DQYrr VR128:$dst, VR256:$src)>;
1863 }
1864
1865 def CVTPD2DQrm  : SDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1866                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1867                       [(set VR128:$dst,
1868                         (int_x86_sse2_cvtpd2dq (memopv2f64 addr:$src)))],
1869                       IIC_SSE_CVT_PD_RM>;
1870 def CVTPD2DQrr  : SDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1871                       "cvtpd2dq\t{$src, $dst|$dst, $src}",
1872                       [(set VR128:$dst, (int_x86_sse2_cvtpd2dq VR128:$src))],
1873                       IIC_SSE_CVT_PD_RR>;
1874
1875 // Convert with truncation packed single/double fp to doubleword
1876 // SSE2 packed instructions with XS prefix
1877 def VCVTTPS2DQrr : VS2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1878                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1879                          [(set VR128:$dst,
1880                            (int_x86_sse2_cvttps2dq VR128:$src))],
1881                          IIC_SSE_CVT_PS_RR>, VEX;
1882 def VCVTTPS2DQrm : VS2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1883                          "cvttps2dq\t{$src, $dst|$dst, $src}",
1884                          [(set VR128:$dst, (int_x86_sse2_cvttps2dq
1885                                             (memopv4f32 addr:$src)))],
1886                          IIC_SSE_CVT_PS_RM>, VEX;
1887 def VCVTTPS2DQYrr : VS2SI<0x5B, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
1888                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1889                           [(set VR256:$dst,
1890                             (int_x86_avx_cvtt_ps2dq_256 VR256:$src))],
1891                           IIC_SSE_CVT_PS_RR>, VEX, VEX_L;
1892 def VCVTTPS2DQYrm : VS2SI<0x5B, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
1893                           "cvttps2dq\t{$src, $dst|$dst, $src}",
1894                           [(set VR256:$dst, (int_x86_avx_cvtt_ps2dq_256
1895                                              (memopv8f32 addr:$src)))],
1896                           IIC_SSE_CVT_PS_RM>, VEX, VEX_L;
1897
1898 def CVTTPS2DQrr : S2SI<0x5B, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1899                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1900                        [(set VR128:$dst, (int_x86_sse2_cvttps2dq VR128:$src))],
1901                        IIC_SSE_CVT_PS_RR>;
1902 def CVTTPS2DQrm : S2SI<0x5B, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1903                        "cvttps2dq\t{$src, $dst|$dst, $src}",
1904                        [(set VR128:$dst,
1905                          (int_x86_sse2_cvttps2dq (memopv4f32 addr:$src)))],
1906                        IIC_SSE_CVT_PS_RM>;
1907
1908 let Predicates = [HasAVX] in {
1909   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1910             (VCVTDQ2PSrr VR128:$src)>;
1911   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1912             (VCVTDQ2PSrm addr:$src)>;
1913
1914   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1915             (VCVTDQ2PSrr VR128:$src)>;
1916   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1917             (VCVTDQ2PSrm addr:$src)>;
1918
1919   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1920             (VCVTTPS2DQrr VR128:$src)>;
1921   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1922             (VCVTTPS2DQrm addr:$src)>;
1923
1924   def : Pat<(v8f32 (sint_to_fp (v8i32 VR256:$src))),
1925             (VCVTDQ2PSYrr VR256:$src)>;
1926   def : Pat<(v8f32 (sint_to_fp (bc_v8i32 (memopv4i64 addr:$src)))),
1927             (VCVTDQ2PSYrm addr:$src)>;
1928
1929   def : Pat<(v8i32 (fp_to_sint (v8f32 VR256:$src))),
1930             (VCVTTPS2DQYrr VR256:$src)>;
1931   def : Pat<(v8i32 (fp_to_sint (memopv8f32 addr:$src))),
1932             (VCVTTPS2DQYrm addr:$src)>;
1933 }
1934
1935 let Predicates = [UseSSE2] in {
1936   def : Pat<(v4f32 (sint_to_fp (v4i32 VR128:$src))),
1937             (CVTDQ2PSrr VR128:$src)>;
1938   def : Pat<(v4f32 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
1939             (CVTDQ2PSrm addr:$src)>;
1940
1941   def : Pat<(int_x86_sse2_cvtdq2ps VR128:$src),
1942             (CVTDQ2PSrr VR128:$src)>;
1943   def : Pat<(int_x86_sse2_cvtdq2ps (bc_v4i32 (memopv2i64 addr:$src))),
1944             (CVTDQ2PSrm addr:$src)>;
1945
1946   def : Pat<(v4i32 (fp_to_sint (v4f32 VR128:$src))),
1947             (CVTTPS2DQrr VR128:$src)>;
1948   def : Pat<(v4i32 (fp_to_sint (memopv4f32 addr:$src))),
1949             (CVTTPS2DQrm addr:$src)>;
1950 }
1951
1952 def VCVTTPD2DQrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1953                         "cvttpd2dq\t{$src, $dst|$dst, $src}",
1954                         [(set VR128:$dst,
1955                               (int_x86_sse2_cvttpd2dq VR128:$src))],
1956                               IIC_SSE_CVT_PD_RR>, VEX;
1957
1958 // The assembler can recognize rr 256-bit instructions by seeing a ymm
1959 // register, but the same isn't true when using memory operands instead.
1960 // Provide other assembly rr and rm forms to address this explicitly.
1961
1962 // XMM only
1963 def : InstAlias<"vcvttpd2dqx\t{$src, $dst|$dst, $src}",
1964                 (VCVTTPD2DQrr VR128:$dst, VR128:$src)>;
1965 def VCVTTPD2DQXrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
1966                          "cvttpd2dqx\t{$src, $dst|$dst, $src}",
1967                          [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1968                                             (memopv2f64 addr:$src)))],
1969                          IIC_SSE_CVT_PD_RM>, VEX;
1970
1971 // YMM only
1972 def VCVTTPD2DQYrr : VPDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
1973                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1974                          [(set VR128:$dst,
1975                            (int_x86_avx_cvtt_pd2dq_256 VR256:$src))],
1976                          IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
1977 def VCVTTPD2DQYrm : VPDI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
1978                          "cvttpd2dq{y}\t{$src, $dst|$dst, $src}",
1979                          [(set VR128:$dst,
1980                           (int_x86_avx_cvtt_pd2dq_256 (memopv4f64 addr:$src)))],
1981                          IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
1982 def : InstAlias<"vcvttpd2dq\t{$src, $dst|$dst, $src}",
1983                 (VCVTTPD2DQYrr VR128:$dst, VR256:$src)>;
1984
1985 let Predicates = [HasAVX] in {
1986   def : Pat<(v4i32 (fp_to_sint (v4f64 VR256:$src))),
1987             (VCVTTPD2DQYrr VR256:$src)>;
1988   def : Pat<(v4i32 (fp_to_sint (memopv4f64 addr:$src))),
1989             (VCVTTPD2DQYrm addr:$src)>;
1990 } // Predicates = [HasAVX]
1991
1992 def CVTTPD2DQrr : PDI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
1993                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1994                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq VR128:$src))],
1995                       IIC_SSE_CVT_PD_RR>;
1996 def CVTTPD2DQrm : PDI<0xE6, MRMSrcMem, (outs VR128:$dst),(ins f128mem:$src),
1997                       "cvttpd2dq\t{$src, $dst|$dst, $src}",
1998                       [(set VR128:$dst, (int_x86_sse2_cvttpd2dq
1999                                         (memopv2f64 addr:$src)))],
2000                                         IIC_SSE_CVT_PD_RM>;
2001
2002 // Convert packed single to packed double
2003 let Predicates = [HasAVX] in {
2004                   // SSE2 instructions without OpSize prefix
2005 def VCVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2006                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2007                      [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2008                      IIC_SSE_CVT_PD_RR>, TB, VEX;
2009 def VCVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2010                     "vcvtps2pd\t{$src, $dst|$dst, $src}",
2011                     [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2012                     IIC_SSE_CVT_PD_RM>, TB, VEX;
2013 def VCVTPS2PDYrr : I<0x5A, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2014                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2015                      [(set VR256:$dst,
2016                        (int_x86_avx_cvt_ps2_pd_256 VR128:$src))],
2017                      IIC_SSE_CVT_PD_RR>, TB, VEX, VEX_L;
2018 def VCVTPS2PDYrm : I<0x5A, MRMSrcMem, (outs VR256:$dst), (ins f128mem:$src),
2019                      "vcvtps2pd\t{$src, $dst|$dst, $src}",
2020                      [(set VR256:$dst,
2021                        (int_x86_avx_cvt_ps2_pd_256 (memopv4f32 addr:$src)))],
2022                      IIC_SSE_CVT_PD_RM>, TB, VEX, VEX_L;
2023 }
2024
2025 let Predicates = [UseSSE2] in {
2026 def CVTPS2PDrr : I<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2027                        "cvtps2pd\t{$src, $dst|$dst, $src}",
2028                        [(set VR128:$dst, (int_x86_sse2_cvtps2pd VR128:$src))],
2029                        IIC_SSE_CVT_PD_RR>, TB;
2030 def CVTPS2PDrm : I<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
2031                    "cvtps2pd\t{$src, $dst|$dst, $src}",
2032                    [(set VR128:$dst, (v2f64 (extloadv2f32 addr:$src)))],
2033                    IIC_SSE_CVT_PD_RM>, TB;
2034 }
2035
2036 // Convert Packed DW Integers to Packed Double FP
2037 let Predicates = [HasAVX] in {
2038 let neverHasSideEffects = 1, mayLoad = 1 in
2039 def VCVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2040                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2041                      []>, VEX;
2042 def VCVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2043                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2044                      [(set VR128:$dst,
2045                        (int_x86_sse2_cvtdq2pd VR128:$src))]>, VEX;
2046 def VCVTDQ2PDYrm  : S2SI<0xE6, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
2047                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2048                      [(set VR256:$dst,
2049                        (int_x86_avx_cvtdq2_pd_256
2050                         (bitconvert (memopv2i64 addr:$src))))]>, VEX, VEX_L;
2051 def VCVTDQ2PDYrr  : S2SI<0xE6, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
2052                      "vcvtdq2pd\t{$src, $dst|$dst, $src}",
2053                      [(set VR256:$dst,
2054                        (int_x86_avx_cvtdq2_pd_256 VR128:$src))]>, VEX, VEX_L;
2055 }
2056
2057 let neverHasSideEffects = 1, mayLoad = 1 in
2058 def CVTDQ2PDrm  : S2SI<0xE6, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
2059                        "cvtdq2pd\t{$src, $dst|$dst, $src}", [],
2060                        IIC_SSE_CVT_PD_RR>;
2061 def CVTDQ2PDrr  : S2SI<0xE6, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2062                        "cvtdq2pd\t{$src, $dst|$dst, $src}",
2063                        [(set VR128:$dst, (int_x86_sse2_cvtdq2pd VR128:$src))],
2064                        IIC_SSE_CVT_PD_RM>;
2065
2066 // AVX 256-bit register conversion intrinsics
2067 let Predicates = [HasAVX] in {
2068   def : Pat<(v4f64 (sint_to_fp (v4i32 VR128:$src))),
2069             (VCVTDQ2PDYrr VR128:$src)>;
2070   def : Pat<(v4f64 (sint_to_fp (bc_v4i32 (memopv2i64 addr:$src)))),
2071             (VCVTDQ2PDYrm addr:$src)>;
2072 } // Predicates = [HasAVX]
2073
2074 // Convert packed double to packed single
2075 // The assembler can recognize rr 256-bit instructions by seeing a ymm
2076 // register, but the same isn't true when using memory operands instead.
2077 // Provide other assembly rr and rm forms to address this explicitly.
2078 def VCVTPD2PSrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2079                        "cvtpd2ps\t{$src, $dst|$dst, $src}",
2080                        [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2081                        IIC_SSE_CVT_PD_RR>, VEX;
2082
2083 // XMM only
2084 def : InstAlias<"vcvtpd2psx\t{$src, $dst|$dst, $src}",
2085                 (VCVTPD2PSrr VR128:$dst, VR128:$src)>;
2086 def VCVTPD2PSXrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2087                         "cvtpd2psx\t{$src, $dst|$dst, $src}",
2088                         [(set VR128:$dst,
2089                           (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2090                         IIC_SSE_CVT_PD_RM>, VEX;
2091
2092 // YMM only
2093 def VCVTPD2PSYrr : VPDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR256:$src),
2094                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2095                         [(set VR128:$dst,
2096                           (int_x86_avx_cvt_pd2_ps_256 VR256:$src))],
2097                         IIC_SSE_CVT_PD_RR>, VEX, VEX_L;
2098 def VCVTPD2PSYrm : VPDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f256mem:$src),
2099                         "cvtpd2ps{y}\t{$src, $dst|$dst, $src}",
2100                         [(set VR128:$dst,
2101                           (int_x86_avx_cvt_pd2_ps_256 (memopv4f64 addr:$src)))],
2102                         IIC_SSE_CVT_PD_RM>, VEX, VEX_L;
2103 def : InstAlias<"vcvtpd2ps\t{$src, $dst|$dst, $src}",
2104                 (VCVTPD2PSYrr VR128:$dst, VR256:$src)>;
2105
2106 def CVTPD2PSrr : PDI<0x5A, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
2107                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2108                      [(set VR128:$dst, (int_x86_sse2_cvtpd2ps VR128:$src))],
2109                      IIC_SSE_CVT_PD_RR>;
2110 def CVTPD2PSrm : PDI<0x5A, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
2111                      "cvtpd2ps\t{$src, $dst|$dst, $src}",
2112                      [(set VR128:$dst,
2113                        (int_x86_sse2_cvtpd2ps (memopv2f64 addr:$src)))],
2114                      IIC_SSE_CVT_PD_RM>;
2115
2116
2117 // AVX 256-bit register conversion intrinsics
2118 // FIXME: Migrate SSE conversion intrinsics matching to use patterns as below
2119 // whenever possible to avoid declaring two versions of each one.
2120 let Predicates = [HasAVX] in {
2121   def : Pat<(int_x86_avx_cvtdq2_ps_256 VR256:$src),
2122             (VCVTDQ2PSYrr VR256:$src)>;
2123   def : Pat<(int_x86_avx_cvtdq2_ps_256 (bitconvert (memopv4i64 addr:$src))),
2124             (VCVTDQ2PSYrm addr:$src)>;
2125
2126   // Match fround and fextend for 128/256-bit conversions
2127   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2128             (VCVTPD2PSrr VR128:$src)>;
2129   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2130             (VCVTPD2PSXrm addr:$src)>;
2131   def : Pat<(v4f32 (fround (v4f64 VR256:$src))),
2132             (VCVTPD2PSYrr VR256:$src)>;
2133   def : Pat<(v4f32 (fround (loadv4f64 addr:$src))),
2134             (VCVTPD2PSYrm addr:$src)>;
2135
2136   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2137             (VCVTPS2PDrr VR128:$src)>;
2138   def : Pat<(v4f64 (fextend (v4f32 VR128:$src))),
2139             (VCVTPS2PDYrr VR128:$src)>;
2140   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
2141             (VCVTPS2PDYrm addr:$src)>;
2142 }
2143
2144 let Predicates = [UseSSE2] in {
2145   // Match fround and fextend for 128 conversions
2146   def : Pat<(v4f32 (X86vfpround (v2f64 VR128:$src))),
2147             (CVTPD2PSrr VR128:$src)>;
2148   def : Pat<(v4f32 (X86vfpround (memopv2f64 addr:$src))),
2149             (CVTPD2PSrm addr:$src)>;
2150
2151   def : Pat<(v2f64 (X86vfpext (v4f32 VR128:$src))),
2152             (CVTPS2PDrr VR128:$src)>;
2153 }
2154
2155 //===----------------------------------------------------------------------===//
2156 // SSE 1 & 2 - Compare Instructions
2157 //===----------------------------------------------------------------------===//
2158
2159 // sse12_cmp_scalar - sse 1 & 2 compare scalar instructions
2160 multiclass sse12_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
2161                             Operand CC, SDNode OpNode, ValueType VT,
2162                             PatFrag ld_frag, string asm, string asm_alt,
2163                             OpndItins itins> {
2164   def rr : SIi8<0xC2, MRMSrcReg,
2165                 (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2166                 [(set RC:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
2167                 itins.rr>;
2168   def rm : SIi8<0xC2, MRMSrcMem,
2169                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2170                 [(set RC:$dst, (OpNode (VT RC:$src1),
2171                                          (ld_frag addr:$src2), imm:$cc))],
2172                                          itins.rm>;
2173
2174   // Accept explicit immediate argument form instead of comparison code.
2175   let neverHasSideEffects = 1 in {
2176     def rr_alt : SIi8<0xC2, MRMSrcReg, (outs RC:$dst),
2177                       (ins RC:$src1, RC:$src2, i8imm:$cc), asm_alt, [],
2178                       IIC_SSE_ALU_F32S_RR>;
2179     let mayLoad = 1 in
2180     def rm_alt : SIi8<0xC2, MRMSrcMem, (outs RC:$dst),
2181                       (ins RC:$src1, x86memop:$src2, i8imm:$cc), asm_alt, [],
2182                       IIC_SSE_ALU_F32S_RM>;
2183   }
2184 }
2185
2186 defm VCMPSS : sse12_cmp_scalar<FR32, f32mem, AVXCC, X86cmpss, f32, loadf32,
2187                  "cmp${cc}ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2188                  "cmpss\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2189                  SSE_ALU_F32S>,
2190                  XS, VEX_4V, VEX_LIG;
2191 defm VCMPSD : sse12_cmp_scalar<FR64, f64mem, AVXCC, X86cmpsd, f64, loadf64,
2192                  "cmp${cc}sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2193                  "cmpsd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2194                  SSE_ALU_F32S>, // same latency as 32 bit compare
2195                  XD, VEX_4V, VEX_LIG;
2196
2197 let Constraints = "$src1 = $dst" in {
2198   defm CMPSS : sse12_cmp_scalar<FR32, f32mem, SSECC, X86cmpss, f32, loadf32,
2199                   "cmp${cc}ss\t{$src2, $dst|$dst, $src2}",
2200                   "cmpss\t{$cc, $src2, $dst|$dst, $src2, $cc}", SSE_ALU_F32S>,
2201                   XS;
2202   defm CMPSD : sse12_cmp_scalar<FR64, f64mem, SSECC, X86cmpsd, f64, loadf64,
2203                   "cmp${cc}sd\t{$src2, $dst|$dst, $src2}",
2204                   "cmpsd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2205                   SSE_ALU_F32S>, // same latency as 32 bit compare
2206                   XD;
2207 }
2208
2209 multiclass sse12_cmp_scalar_int<X86MemOperand x86memop, Operand CC,
2210                          Intrinsic Int, string asm, OpndItins itins> {
2211   def rr : SIi8<0xC2, MRMSrcReg, (outs VR128:$dst),
2212                       (ins VR128:$src1, VR128:$src, CC:$cc), asm,
2213                         [(set VR128:$dst, (Int VR128:$src1,
2214                                                VR128:$src, imm:$cc))],
2215                                                itins.rr>;
2216   def rm : SIi8<0xC2, MRMSrcMem, (outs VR128:$dst),
2217                       (ins VR128:$src1, x86memop:$src, CC:$cc), asm,
2218                         [(set VR128:$dst, (Int VR128:$src1,
2219                                                (load addr:$src), imm:$cc))],
2220                                                itins.rm>;
2221 }
2222
2223 // Aliases to match intrinsics which expect XMM operand(s).
2224 defm Int_VCMPSS  : sse12_cmp_scalar_int<f32mem, AVXCC, int_x86_sse_cmp_ss,
2225                      "cmp${cc}ss\t{$src, $src1, $dst|$dst, $src1, $src}",
2226                      SSE_ALU_F32S>,
2227                      XS, VEX_4V;
2228 defm Int_VCMPSD  : sse12_cmp_scalar_int<f64mem, AVXCC, int_x86_sse2_cmp_sd,
2229                      "cmp${cc}sd\t{$src, $src1, $dst|$dst, $src1, $src}",
2230                      SSE_ALU_F32S>, // same latency as f32
2231                      XD, VEX_4V;
2232 let Constraints = "$src1 = $dst" in {
2233   defm Int_CMPSS  : sse12_cmp_scalar_int<f32mem, SSECC, int_x86_sse_cmp_ss,
2234                        "cmp${cc}ss\t{$src, $dst|$dst, $src}",
2235                        SSE_ALU_F32S>, XS;
2236   defm Int_CMPSD  : sse12_cmp_scalar_int<f64mem, SSECC, int_x86_sse2_cmp_sd,
2237                        "cmp${cc}sd\t{$src, $dst|$dst, $src}",
2238                        SSE_ALU_F32S>, // same latency as f32
2239                        XD;
2240 }
2241
2242
2243 // sse12_ord_cmp - Unordered/Ordered scalar fp compare and set EFLAGS
2244 multiclass sse12_ord_cmp<bits<8> opc, RegisterClass RC, SDNode OpNode,
2245                             ValueType vt, X86MemOperand x86memop,
2246                             PatFrag ld_frag, string OpcodeStr, Domain d> {
2247   def rr: PI<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
2248                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2249                      [(set EFLAGS, (OpNode (vt RC:$src1), RC:$src2))],
2250                      IIC_SSE_COMIS_RR, d>;
2251   def rm: PI<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
2252                      !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2253                      [(set EFLAGS, (OpNode (vt RC:$src1),
2254                                            (ld_frag addr:$src2)))],
2255                                            IIC_SSE_COMIS_RM, d>;
2256 }
2257
2258 let Defs = [EFLAGS] in {
2259   defm VUCOMISS : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2260                                   "ucomiss", SSEPackedSingle>, TB, VEX, VEX_LIG;
2261   defm VUCOMISD : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2262                                   "ucomisd", SSEPackedDouble>, TB, OpSize, VEX,
2263                                   VEX_LIG;
2264   let Pattern = []<dag> in {
2265     defm VCOMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2266                                     "comiss", SSEPackedSingle>, TB, VEX,
2267                                     VEX_LIG;
2268     defm VCOMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2269                                     "comisd", SSEPackedDouble>, TB, OpSize, VEX,
2270                                     VEX_LIG;
2271   }
2272
2273   defm Int_VUCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2274                             load, "ucomiss", SSEPackedSingle>, TB, VEX;
2275   defm Int_VUCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2276                             load, "ucomisd", SSEPackedDouble>, TB, OpSize, VEX;
2277
2278   defm Int_VCOMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem,
2279                             load, "comiss", SSEPackedSingle>, TB, VEX;
2280   defm Int_VCOMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem,
2281                             load, "comisd", SSEPackedDouble>, TB, OpSize, VEX;
2282   defm UCOMISS  : sse12_ord_cmp<0x2E, FR32, X86cmp, f32, f32mem, loadf32,
2283                                   "ucomiss", SSEPackedSingle>, TB;
2284   defm UCOMISD  : sse12_ord_cmp<0x2E, FR64, X86cmp, f64, f64mem, loadf64,
2285                                   "ucomisd", SSEPackedDouble>, TB, OpSize;
2286
2287   let Pattern = []<dag> in {
2288     defm COMISS  : sse12_ord_cmp<0x2F, VR128, undef, v4f32, f128mem, load,
2289                                     "comiss", SSEPackedSingle>, TB;
2290     defm COMISD  : sse12_ord_cmp<0x2F, VR128, undef, v2f64, f128mem, load,
2291                                     "comisd", SSEPackedDouble>, TB, OpSize;
2292   }
2293
2294   defm Int_UCOMISS  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v4f32, f128mem,
2295                               load, "ucomiss", SSEPackedSingle>, TB;
2296   defm Int_UCOMISD  : sse12_ord_cmp<0x2E, VR128, X86ucomi, v2f64, f128mem,
2297                               load, "ucomisd", SSEPackedDouble>, TB, OpSize;
2298
2299   defm Int_COMISS  : sse12_ord_cmp<0x2F, VR128, X86comi, v4f32, f128mem, load,
2300                                   "comiss", SSEPackedSingle>, TB;
2301   defm Int_COMISD  : sse12_ord_cmp<0x2F, VR128, X86comi, v2f64, f128mem, load,
2302                                   "comisd", SSEPackedDouble>, TB, OpSize;
2303 } // Defs = [EFLAGS]
2304
2305 // sse12_cmp_packed - sse 1 & 2 compare packed instructions
2306 multiclass sse12_cmp_packed<RegisterClass RC, X86MemOperand x86memop,
2307                             Operand CC, Intrinsic Int, string asm,
2308                             string asm_alt, Domain d> {
2309   def rri : PIi8<0xC2, MRMSrcReg,
2310              (outs RC:$dst), (ins RC:$src1, RC:$src2, CC:$cc), asm,
2311              [(set RC:$dst, (Int RC:$src1, RC:$src2, imm:$cc))],
2312              IIC_SSE_CMPP_RR, d>;
2313   def rmi : PIi8<0xC2, MRMSrcMem,
2314              (outs RC:$dst), (ins RC:$src1, x86memop:$src2, CC:$cc), asm,
2315              [(set RC:$dst, (Int RC:$src1, (memop addr:$src2), imm:$cc))],
2316              IIC_SSE_CMPP_RM, d>;
2317
2318   // Accept explicit immediate argument form instead of comparison code.
2319   let neverHasSideEffects = 1 in {
2320     def rri_alt : PIi8<0xC2, MRMSrcReg,
2321                (outs RC:$dst), (ins RC:$src1, RC:$src2, i8imm:$cc),
2322                asm_alt, [], IIC_SSE_CMPP_RR, d>;
2323     def rmi_alt : PIi8<0xC2, MRMSrcMem,
2324                (outs RC:$dst), (ins RC:$src1, x86memop:$src2, i8imm:$cc),
2325                asm_alt, [], IIC_SSE_CMPP_RM, d>;
2326   }
2327 }
2328
2329 defm VCMPPS : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse_cmp_ps,
2330                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2331                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2332                SSEPackedSingle>, TB, VEX_4V;
2333 defm VCMPPD : sse12_cmp_packed<VR128, f128mem, AVXCC, int_x86_sse2_cmp_pd,
2334                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2335                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2336                SSEPackedDouble>, TB, OpSize, VEX_4V;
2337 defm VCMPPSY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_ps_256,
2338                "cmp${cc}ps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2339                "cmpps\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2340                SSEPackedSingle>, TB, VEX_4V, VEX_L;
2341 defm VCMPPDY : sse12_cmp_packed<VR256, f256mem, AVXCC, int_x86_avx_cmp_pd_256,
2342                "cmp${cc}pd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2343                "cmppd\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}",
2344                SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2345 let Constraints = "$src1 = $dst" in {
2346   defm CMPPS : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse_cmp_ps,
2347                  "cmp${cc}ps\t{$src2, $dst|$dst, $src2}",
2348                  "cmpps\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2349                  SSEPackedSingle>, TB;
2350   defm CMPPD : sse12_cmp_packed<VR128, f128mem, SSECC, int_x86_sse2_cmp_pd,
2351                  "cmp${cc}pd\t{$src2, $dst|$dst, $src2}",
2352                  "cmppd\t{$cc, $src2, $dst|$dst, $src2, $cc}",
2353                  SSEPackedDouble>, TB, OpSize;
2354 }
2355
2356 let Predicates = [HasAVX] in {
2357 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2358           (VCMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2359 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2360           (VCMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2361 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2362           (VCMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2363 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2364           (VCMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2365
2366 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), VR256:$src2, imm:$cc)),
2367           (VCMPPSYrri (v8f32 VR256:$src1), (v8f32 VR256:$src2), imm:$cc)>;
2368 def : Pat<(v8i32 (X86cmpp (v8f32 VR256:$src1), (memop addr:$src2), imm:$cc)),
2369           (VCMPPSYrmi (v8f32 VR256:$src1), addr:$src2, imm:$cc)>;
2370 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), VR256:$src2, imm:$cc)),
2371           (VCMPPDYrri VR256:$src1, VR256:$src2, imm:$cc)>;
2372 def : Pat<(v4i64 (X86cmpp (v4f64 VR256:$src1), (memop addr:$src2), imm:$cc)),
2373           (VCMPPDYrmi VR256:$src1, addr:$src2, imm:$cc)>;
2374 }
2375
2376 let Predicates = [UseSSE1] in {
2377 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), VR128:$src2, imm:$cc)),
2378           (CMPPSrri (v4f32 VR128:$src1), (v4f32 VR128:$src2), imm:$cc)>;
2379 def : Pat<(v4i32 (X86cmpp (v4f32 VR128:$src1), (memop addr:$src2), imm:$cc)),
2380           (CMPPSrmi (v4f32 VR128:$src1), addr:$src2, imm:$cc)>;
2381 }
2382
2383 let Predicates = [UseSSE2] in {
2384 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), VR128:$src2, imm:$cc)),
2385           (CMPPDrri VR128:$src1, VR128:$src2, imm:$cc)>;
2386 def : Pat<(v2i64 (X86cmpp (v2f64 VR128:$src1), (memop addr:$src2), imm:$cc)),
2387           (CMPPDrmi VR128:$src1, addr:$src2, imm:$cc)>;
2388 }
2389
2390 //===----------------------------------------------------------------------===//
2391 // SSE 1 & 2 - Shuffle Instructions
2392 //===----------------------------------------------------------------------===//
2393
2394 /// sse12_shuffle - sse 1 & 2 shuffle instructions
2395 multiclass sse12_shuffle<RegisterClass RC, X86MemOperand x86memop,
2396                          ValueType vt, string asm, PatFrag mem_frag,
2397                          Domain d, bit IsConvertibleToThreeAddress = 0> {
2398   def rmi : PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
2399                    (ins RC:$src1, x86memop:$src2, i8imm:$src3), asm,
2400                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
2401                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2402   let isConvertibleToThreeAddress = IsConvertibleToThreeAddress in
2403     def rri : PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
2404                    (ins RC:$src1, RC:$src2, i8imm:$src3), asm,
2405                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
2406                                        (i8 imm:$src3))))], IIC_SSE_SHUFP, d>;
2407 }
2408
2409 defm VSHUFPS  : sse12_shuffle<VR128, f128mem, v4f32,
2410            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2411            memopv4f32, SSEPackedSingle>, TB, VEX_4V;
2412 defm VSHUFPSY : sse12_shuffle<VR256, f256mem, v8f32,
2413            "shufps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
2414            memopv8f32, SSEPackedSingle>, TB, VEX_4V, VEX_L;
2415 defm VSHUFPD  : sse12_shuffle<VR128, f128mem, v2f64,
2416            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2417            memopv2f64, SSEPackedDouble>, TB, OpSize, VEX_4V;
2418 defm VSHUFPDY : sse12_shuffle<VR256, f256mem, v4f64,
2419            "shufpd\t{$src3, $src2, $src1, $dst|$dst, $src2, $src2, $src3}",
2420            memopv4f64, SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2421
2422 let Constraints = "$src1 = $dst" in {
2423   defm SHUFPS : sse12_shuffle<VR128, f128mem, v4f32,
2424                     "shufps\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2425                     memopv4f32, SSEPackedSingle, 1 /* cvt to pshufd */>,
2426                     TB;
2427   defm SHUFPD : sse12_shuffle<VR128, f128mem, v2f64,
2428                     "shufpd\t{$src3, $src2, $dst|$dst, $src2, $src3}",
2429                     memopv2f64, SSEPackedDouble, 1 /* cvt to pshufd */>,
2430                     TB, OpSize;
2431 }
2432
2433 let Predicates = [HasAVX] in {
2434   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2435                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2436             (VSHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2437   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2438             (VSHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2439
2440   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2441                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2442             (VSHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2443   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2444             (VSHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2445
2446   // 256-bit patterns
2447   def : Pat<(v8i32 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2448             (VSHUFPSYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2449   def : Pat<(v8i32 (X86Shufp VR256:$src1,
2450                       (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
2451             (VSHUFPSYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2452
2453   def : Pat<(v4i64 (X86Shufp VR256:$src1, VR256:$src2, (i8 imm:$imm))),
2454             (VSHUFPDYrri VR256:$src1, VR256:$src2, imm:$imm)>;
2455   def : Pat<(v4i64 (X86Shufp VR256:$src1,
2456                               (memopv4i64 addr:$src2), (i8 imm:$imm))),
2457             (VSHUFPDYrmi VR256:$src1, addr:$src2, imm:$imm)>;
2458 }
2459
2460 let Predicates = [UseSSE1] in {
2461   def : Pat<(v4i32 (X86Shufp VR128:$src1,
2462                        (bc_v4i32 (memopv2i64 addr:$src2)), (i8 imm:$imm))),
2463             (SHUFPSrmi VR128:$src1, addr:$src2, imm:$imm)>;
2464   def : Pat<(v4i32 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2465             (SHUFPSrri VR128:$src1, VR128:$src2, imm:$imm)>;
2466 }
2467
2468 let Predicates = [UseSSE2] in {
2469   // Generic SHUFPD patterns
2470   def : Pat<(v2i64 (X86Shufp VR128:$src1,
2471                        (memopv2i64 addr:$src2), (i8 imm:$imm))),
2472             (SHUFPDrmi VR128:$src1, addr:$src2, imm:$imm)>;
2473   def : Pat<(v2i64 (X86Shufp VR128:$src1, VR128:$src2, (i8 imm:$imm))),
2474             (SHUFPDrri VR128:$src1, VR128:$src2, imm:$imm)>;
2475 }
2476
2477 //===----------------------------------------------------------------------===//
2478 // SSE 1 & 2 - Unpack Instructions
2479 //===----------------------------------------------------------------------===//
2480
2481 /// sse12_unpack_interleave - sse 1 & 2 unpack and interleave
2482 multiclass sse12_unpack_interleave<bits<8> opc, SDNode OpNode, ValueType vt,
2483                                    PatFrag mem_frag, RegisterClass RC,
2484                                    X86MemOperand x86memop, string asm,
2485                                    Domain d> {
2486     def rr : PI<opc, MRMSrcReg,
2487                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
2488                 asm, [(set RC:$dst,
2489                            (vt (OpNode RC:$src1, RC:$src2)))],
2490                            IIC_SSE_UNPCK, d>;
2491     def rm : PI<opc, MRMSrcMem,
2492                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
2493                 asm, [(set RC:$dst,
2494                            (vt (OpNode RC:$src1,
2495                                        (mem_frag addr:$src2))))],
2496                                        IIC_SSE_UNPCK, d>;
2497 }
2498
2499 defm VUNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2500       VR128, f128mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2501                      SSEPackedSingle>, TB, VEX_4V;
2502 defm VUNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2503       VR128, f128mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2504                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2505 defm VUNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2506       VR128, f128mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2507                      SSEPackedSingle>, TB, VEX_4V;
2508 defm VUNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2509       VR128, f128mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2510                      SSEPackedDouble>, TB, OpSize, VEX_4V;
2511
2512 defm VUNPCKHPSY: sse12_unpack_interleave<0x15, X86Unpckh, v8f32, memopv8f32,
2513       VR256, f256mem, "unpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2514                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2515 defm VUNPCKHPDY: sse12_unpack_interleave<0x15, X86Unpckh, v4f64, memopv4f64,
2516       VR256, f256mem, "unpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2517                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2518 defm VUNPCKLPSY: sse12_unpack_interleave<0x14, X86Unpckl, v8f32, memopv8f32,
2519       VR256, f256mem, "unpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2520                      SSEPackedSingle>, TB, VEX_4V, VEX_L;
2521 defm VUNPCKLPDY: sse12_unpack_interleave<0x14, X86Unpckl, v4f64, memopv4f64,
2522       VR256, f256mem, "unpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
2523                      SSEPackedDouble>, TB, OpSize, VEX_4V, VEX_L;
2524
2525 let Constraints = "$src1 = $dst" in {
2526   defm UNPCKHPS: sse12_unpack_interleave<0x15, X86Unpckh, v4f32, memopv4f32,
2527         VR128, f128mem, "unpckhps\t{$src2, $dst|$dst, $src2}",
2528                        SSEPackedSingle>, TB;
2529   defm UNPCKHPD: sse12_unpack_interleave<0x15, X86Unpckh, v2f64, memopv2f64,
2530         VR128, f128mem, "unpckhpd\t{$src2, $dst|$dst, $src2}",
2531                        SSEPackedDouble>, TB, OpSize;
2532   defm UNPCKLPS: sse12_unpack_interleave<0x14, X86Unpckl, v4f32, memopv4f32,
2533         VR128, f128mem, "unpcklps\t{$src2, $dst|$dst, $src2}",
2534                        SSEPackedSingle>, TB;
2535   defm UNPCKLPD: sse12_unpack_interleave<0x14, X86Unpckl, v2f64, memopv2f64,
2536         VR128, f128mem, "unpcklpd\t{$src2, $dst|$dst, $src2}",
2537                        SSEPackedDouble>, TB, OpSize;
2538 } // Constraints = "$src1 = $dst"
2539
2540 let Predicates = [HasAVX1Only] in {
2541   def : Pat<(v8i32 (X86Unpckl VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2542             (VUNPCKLPSYrm VR256:$src1, addr:$src2)>;
2543   def : Pat<(v8i32 (X86Unpckl VR256:$src1, VR256:$src2)),
2544             (VUNPCKLPSYrr VR256:$src1, VR256:$src2)>;
2545   def : Pat<(v8i32 (X86Unpckh VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)))),
2546             (VUNPCKHPSYrm VR256:$src1, addr:$src2)>;
2547   def : Pat<(v8i32 (X86Unpckh VR256:$src1, VR256:$src2)),
2548             (VUNPCKHPSYrr VR256:$src1, VR256:$src2)>;
2549
2550   def : Pat<(v4i64 (X86Unpckl VR256:$src1, (memopv4i64 addr:$src2))),
2551             (VUNPCKLPDYrm VR256:$src1, addr:$src2)>;
2552   def : Pat<(v4i64 (X86Unpckl VR256:$src1, VR256:$src2)),
2553             (VUNPCKLPDYrr VR256:$src1, VR256:$src2)>;
2554   def : Pat<(v4i64 (X86Unpckh VR256:$src1, (memopv4i64 addr:$src2))),
2555             (VUNPCKHPDYrm VR256:$src1, addr:$src2)>;
2556   def : Pat<(v4i64 (X86Unpckh VR256:$src1, VR256:$src2)),
2557             (VUNPCKHPDYrr VR256:$src1, VR256:$src2)>;
2558 }
2559
2560 let Predicates = [HasAVX] in {
2561   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2562   // problem is during lowering, where it's not possible to recognize the load
2563   // fold cause it has two uses through a bitcast. One use disappears at isel
2564   // time and the fold opportunity reappears.
2565   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2566             (VUNPCKLPDrr VR128:$src, VR128:$src)>;
2567 }
2568
2569 let Predicates = [UseSSE2] in {
2570   // FIXME: Instead of X86Movddup, there should be a X86Unpckl here, the
2571   // problem is during lowering, where it's not possible to recognize the load
2572   // fold cause it has two uses through a bitcast. One use disappears at isel
2573   // time and the fold opportunity reappears.
2574   def : Pat<(v2f64 (X86Movddup VR128:$src)),
2575             (UNPCKLPDrr VR128:$src, VR128:$src)>;
2576 }
2577
2578 //===----------------------------------------------------------------------===//
2579 // SSE 1 & 2 - Extract Floating-Point Sign mask
2580 //===----------------------------------------------------------------------===//
2581
2582 /// sse12_extr_sign_mask - sse 1 & 2 unpack and interleave
2583 multiclass sse12_extr_sign_mask<RegisterClass RC, Intrinsic Int, string asm,
2584                                 Domain d> {
2585   def rr32 : PI<0x50, MRMSrcReg, (outs GR32:$dst), (ins RC:$src),
2586                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2587                      [(set GR32:$dst, (Int RC:$src))], IIC_SSE_MOVMSK, d>;
2588   def rr64 : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins RC:$src),
2589                 !strconcat(asm, "\t{$src, $dst|$dst, $src}"), [],
2590                 IIC_SSE_MOVMSK, d>, REX_W;
2591 }
2592
2593 let Predicates = [HasAVX] in {
2594   defm VMOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps,
2595                                         "movmskps", SSEPackedSingle>, TB, VEX;
2596   defm VMOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd,
2597                                         "movmskpd", SSEPackedDouble>, TB,
2598                                         OpSize, VEX;
2599   defm VMOVMSKPSY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_ps_256,
2600                                         "movmskps", SSEPackedSingle>, TB,
2601                                         VEX, VEX_L;
2602   defm VMOVMSKPDY : sse12_extr_sign_mask<VR256, int_x86_avx_movmsk_pd_256,
2603                                         "movmskpd", SSEPackedDouble>, TB,
2604                                         OpSize, VEX, VEX_L;
2605
2606   def : Pat<(i32 (X86fgetsign FR32:$src)),
2607             (VMOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2608   def : Pat<(i64 (X86fgetsign FR32:$src)),
2609             (VMOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>;
2610   def : Pat<(i32 (X86fgetsign FR64:$src)),
2611             (VMOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2612   def : Pat<(i64 (X86fgetsign FR64:$src)),
2613             (VMOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>;
2614
2615   // Assembler Only
2616   def VMOVMSKPSr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2617              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2618              SSEPackedSingle>, TB, VEX;
2619   def VMOVMSKPDr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
2620              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2621              SSEPackedDouble>, TB,
2622              OpSize, VEX;
2623   def VMOVMSKPSYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2624              "movmskps\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2625              SSEPackedSingle>, TB, VEX, VEX_L;
2626   def VMOVMSKPDYr64r : PI<0x50, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
2627              "movmskpd\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK,
2628              SSEPackedDouble>, TB,
2629              OpSize, VEX, VEX_L;
2630 }
2631
2632 defm MOVMSKPS : sse12_extr_sign_mask<VR128, int_x86_sse_movmsk_ps, "movmskps",
2633                                      SSEPackedSingle>, TB;
2634 defm MOVMSKPD : sse12_extr_sign_mask<VR128, int_x86_sse2_movmsk_pd, "movmskpd",
2635                                      SSEPackedDouble>, TB, OpSize;
2636
2637 def : Pat<(i32 (X86fgetsign FR32:$src)),
2638           (MOVMSKPSrr32 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2639       Requires<[UseSSE1]>;
2640 def : Pat<(i64 (X86fgetsign FR32:$src)),
2641           (MOVMSKPSrr64 (COPY_TO_REGCLASS FR32:$src, VR128))>,
2642       Requires<[UseSSE1]>;
2643 def : Pat<(i32 (X86fgetsign FR64:$src)),
2644           (MOVMSKPDrr32 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2645       Requires<[UseSSE2]>;
2646 def : Pat<(i64 (X86fgetsign FR64:$src)),
2647           (MOVMSKPDrr64 (COPY_TO_REGCLASS FR64:$src, VR128))>,
2648       Requires<[UseSSE2]>;
2649
2650 //===---------------------------------------------------------------------===//
2651 // SSE2 - Packed Integer Logical Instructions
2652 //===---------------------------------------------------------------------===//
2653
2654 let ExeDomain = SSEPackedInt in { // SSE integer instructions
2655
2656 /// PDI_binop_rm - Simple SSE2 binary operator.
2657 multiclass PDI_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2658                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
2659                         X86MemOperand x86memop, OpndItins itins,
2660                         bit IsCommutable, bit Is2Addr> {
2661   let isCommutable = IsCommutable in
2662   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
2663        (ins RC:$src1, RC:$src2),
2664        !if(Is2Addr,
2665            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2666            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2667        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>;
2668   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
2669        (ins RC:$src1, x86memop:$src2),
2670        !if(Is2Addr,
2671            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
2672            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
2673        [(set RC:$dst, (OpVT (OpNode RC:$src1,
2674                                      (bitconvert (memop_frag addr:$src2)))))],
2675                                      itins.rm>;
2676 }
2677 } // ExeDomain = SSEPackedInt
2678
2679 multiclass PDI_binop_all<bits<8> opc, string OpcodeStr, SDNode Opcode,
2680                          ValueType OpVT128, ValueType OpVT256,
2681                          OpndItins itins, bit IsCommutable = 0> {
2682 let Predicates = [HasAVX] in
2683   defm V#NAME# : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode, OpVT128,
2684                     VR128, memopv2i64, i128mem, itins, IsCommutable, 0>, VEX_4V;
2685
2686 let Constraints = "$src1 = $dst" in
2687   defm #NAME# : PDI_binop_rm<opc, OpcodeStr, Opcode, OpVT128, VR128,
2688                              memopv2i64, i128mem, itins, IsCommutable, 1>;
2689
2690 let Predicates = [HasAVX2] in
2691   defm V#NAME#Y : PDI_binop_rm<opc, !strconcat("v", OpcodeStr), Opcode,
2692                                 OpVT256, VR256, memopv4i64, i256mem, itins,
2693                                 IsCommutable, 0>, VEX_4V, VEX_L;
2694 }
2695
2696 // These are ordered here for pattern ordering requirements with the fp versions
2697
2698 defm PAND  : PDI_binop_all<0xDB, "pand", and, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2699 defm POR   : PDI_binop_all<0xEB, "por", or, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2700 defm PXOR  : PDI_binop_all<0xEF, "pxor", xor, v2i64, v4i64, SSE_BIT_ITINS_P, 1>;
2701 defm PANDN : PDI_binop_all<0xDF, "pandn", X86andnp, v2i64, v4i64,
2702                            SSE_BIT_ITINS_P, 0>;
2703
2704 //===----------------------------------------------------------------------===//
2705 // SSE 1 & 2 - Logical Instructions
2706 //===----------------------------------------------------------------------===//
2707
2708 /// sse12_fp_alias_pack_logical - SSE 1 & 2 aliased packed FP logical ops
2709 ///
2710 multiclass sse12_fp_alias_pack_logical<bits<8> opc, string OpcodeStr,
2711                                        SDNode OpNode, OpndItins itins> {
2712   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2713               FR32, f32, f128mem, memopfsf32, SSEPackedSingle, itins, 0>,
2714               TB, VEX_4V;
2715
2716   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2717         FR64, f64, f128mem, memopfsf64, SSEPackedDouble, itins, 0>,
2718         TB, OpSize, VEX_4V;
2719
2720   let Constraints = "$src1 = $dst" in {
2721     defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, FR32,
2722                 f32, f128mem, memopfsf32, SSEPackedSingle, itins>,
2723                 TB;
2724
2725     defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, FR64,
2726                 f64, f128mem, memopfsf64, SSEPackedDouble, itins>,
2727                 TB, OpSize;
2728   }
2729 }
2730
2731 // Alias bitwise logical operations using SSE logical ops on packed FP values.
2732 defm FsAND  : sse12_fp_alias_pack_logical<0x54, "and", X86fand,
2733               SSE_BIT_ITINS_P>;
2734 defm FsOR   : sse12_fp_alias_pack_logical<0x56, "or", X86for,
2735               SSE_BIT_ITINS_P>;
2736 defm FsXOR  : sse12_fp_alias_pack_logical<0x57, "xor", X86fxor,
2737               SSE_BIT_ITINS_P>;
2738
2739 let neverHasSideEffects = 1, Pattern = []<dag>, isCommutable = 0 in
2740   defm FsANDN : sse12_fp_alias_pack_logical<0x55, "andn", undef,
2741                 SSE_BIT_ITINS_P>;
2742
2743 /// sse12_fp_packed_logical - SSE 1 & 2 packed FP logical ops
2744 ///
2745 multiclass sse12_fp_packed_logical<bits<8> opc, string OpcodeStr,
2746                                    SDNode OpNode> {
2747   defm V#NAME#PSY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedSingle,
2748         !strconcat(OpcodeStr, "ps"), f256mem,
2749         [(set VR256:$dst, (v4i64 (OpNode VR256:$src1, VR256:$src2)))],
2750         [(set VR256:$dst, (OpNode (bc_v4i64 (v8f32 VR256:$src1)),
2751                            (memopv4i64 addr:$src2)))], 0>, TB, VEX_4V, VEX_L;
2752
2753   defm V#NAME#PDY : sse12_fp_packed_logical_rm<opc, VR256, SSEPackedDouble,
2754         !strconcat(OpcodeStr, "pd"), f256mem,
2755         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2756                                   (bc_v4i64 (v4f64 VR256:$src2))))],
2757         [(set VR256:$dst, (OpNode (bc_v4i64 (v4f64 VR256:$src1)),
2758                                   (memopv4i64 addr:$src2)))], 0>,
2759                                   TB, OpSize, VEX_4V, VEX_L;
2760
2761   // In AVX no need to add a pattern for 128-bit logical rr ps, because they
2762   // are all promoted to v2i64, and the patterns are covered by the int
2763   // version. This is needed in SSE only, because v2i64 isn't supported on
2764   // SSE1, but only on SSE2.
2765   defm V#NAME#PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2766        !strconcat(OpcodeStr, "ps"), f128mem, [],
2767        [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2768                                  (memopv2i64 addr:$src2)))], 0>, TB, VEX_4V;
2769
2770   defm V#NAME#PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2771        !strconcat(OpcodeStr, "pd"), f128mem,
2772        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2773                                  (bc_v2i64 (v2f64 VR128:$src2))))],
2774        [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2775                                  (memopv2i64 addr:$src2)))], 0>,
2776                                                  TB, OpSize, VEX_4V;
2777
2778   let Constraints = "$src1 = $dst" in {
2779     defm PS : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedSingle,
2780          !strconcat(OpcodeStr, "ps"), f128mem,
2781          [(set VR128:$dst, (v2i64 (OpNode VR128:$src1, VR128:$src2)))],
2782          [(set VR128:$dst, (OpNode (bc_v2i64 (v4f32 VR128:$src1)),
2783                                    (memopv2i64 addr:$src2)))]>, TB;
2784
2785     defm PD : sse12_fp_packed_logical_rm<opc, VR128, SSEPackedDouble,
2786          !strconcat(OpcodeStr, "pd"), f128mem,
2787          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2788                                    (bc_v2i64 (v2f64 VR128:$src2))))],
2789          [(set VR128:$dst, (OpNode (bc_v2i64 (v2f64 VR128:$src1)),
2790                                    (memopv2i64 addr:$src2)))]>, TB, OpSize;
2791   }
2792 }
2793
2794 defm AND  : sse12_fp_packed_logical<0x54, "and", and>;
2795 defm OR   : sse12_fp_packed_logical<0x56, "or", or>;
2796 defm XOR  : sse12_fp_packed_logical<0x57, "xor", xor>;
2797 let isCommutable = 0 in
2798   defm ANDN : sse12_fp_packed_logical<0x55, "andn", X86andnp>;
2799
2800 //===----------------------------------------------------------------------===//
2801 // SSE 1 & 2 - Arithmetic Instructions
2802 //===----------------------------------------------------------------------===//
2803
2804 /// basic_sse12_fp_binop_xxx - SSE 1 & 2 binops come in both scalar and
2805 /// vector forms.
2806 ///
2807 /// In addition, we also have a special variant of the scalar form here to
2808 /// represent the associated intrinsic operation.  This form is unlike the
2809 /// plain scalar form, in that it takes an entire vector (instead of a scalar)
2810 /// and leaves the top elements unmodified (therefore these cannot be commuted).
2811 ///
2812 /// These three forms can each be reg+reg or reg+mem.
2813 ///
2814
2815 /// FIXME: once all 256-bit intrinsics are matched, cleanup and refactor those
2816 /// classes below
2817 multiclass basic_sse12_fp_binop_s<bits<8> opc, string OpcodeStr, SDNode OpNode,
2818                                   SizeItins itins,
2819                                   bit Is2Addr = 1> {
2820   defm SS : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "ss"),
2821                             OpNode, FR32, f32mem,
2822                             itins.s, Is2Addr>, XS;
2823   defm SD : sse12_fp_scalar<opc, !strconcat(OpcodeStr, "sd"),
2824                             OpNode, FR64, f64mem,
2825                             itins.d, Is2Addr>, XD;
2826 }
2827
2828 multiclass basic_sse12_fp_binop_p<bits<8> opc, string OpcodeStr,
2829                                   SDNode OpNode, SizeItins itins> {
2830 let Predicates = [HasAVX] in {
2831   defm V#NAME#PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
2832                                VR128, v4f32, f128mem, memopv4f32,
2833                                SSEPackedSingle, itins.s, 0>, TB, VEX_4V;
2834   defm V#NAME#PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
2835                                VR128, v2f64, f128mem, memopv2f64,
2836                                SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V;
2837
2838   defm V#NAME#PSY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"),
2839                         OpNode, VR256, v8f32, f256mem, memopv8f32,
2840                         SSEPackedSingle, itins.s, 0>, TB, VEX_4V, VEX_L;
2841   defm V#NAME#PDY : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"),
2842                         OpNode, VR256, v4f64, f256mem, memopv4f64,
2843                         SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_4V, VEX_L;
2844 }
2845
2846 let Constraints = "$src1 = $dst" in {
2847   defm PS : sse12_fp_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode, VR128,
2848                             v4f32, f128mem, memopv4f32, SSEPackedSingle,
2849                             itins.s, 1>, TB;
2850   defm PD : sse12_fp_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode, VR128,
2851                             v2f64, f128mem, memopv2f64, SSEPackedDouble,
2852                             itins.d, 1>, TB, OpSize;
2853 }
2854 }
2855
2856 multiclass basic_sse12_fp_binop_s_int<bits<8> opc, string OpcodeStr,
2857                                       SizeItins itins,
2858                                       bit Is2Addr = 1> {
2859   defm SS : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2860      !strconcat(OpcodeStr, "ss"), "", "_ss", ssmem, sse_load_f32,
2861      itins.s, Is2Addr>, XS;
2862   defm SD : sse12_fp_scalar_int<opc, OpcodeStr, VR128,
2863      !strconcat(OpcodeStr, "sd"), "2", "_sd", sdmem, sse_load_f64,
2864      itins.d, Is2Addr>, XD;
2865 }
2866
2867 multiclass basic_sse12_fp_binop_p_int<bits<8> opc, string OpcodeStr,
2868                                       SizeItins itins,
2869                                       bit Is2Addr = 1> {
2870   defm PS : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2871      !strconcat(OpcodeStr, "ps"), "sse", "_ps", f128mem, memopv4f32,
2872                               SSEPackedSingle, itins.s, Is2Addr>,
2873                               TB;
2874
2875   defm PD : sse12_fp_packed_int<opc, OpcodeStr, VR128,
2876      !strconcat(OpcodeStr, "pd"), "sse2", "_pd", f128mem, memopv2f64,
2877                               SSEPackedDouble, itins.d, Is2Addr>,
2878                               TB, OpSize;
2879 }
2880
2881 multiclass basic_sse12_fp_binop_p_y_int<bits<8> opc, string OpcodeStr,
2882                                         SizeItins itins> {
2883   defm PSY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2884      !strconcat(OpcodeStr, "ps"), "avx", "_ps_256", f256mem, memopv8f32,
2885       SSEPackedSingle, itins.s, 0>, TB, VEX_L;
2886
2887   defm PDY : sse12_fp_packed_int<opc, OpcodeStr, VR256,
2888      !strconcat(OpcodeStr, "pd"), "avx", "_pd_256", f256mem, memopv4f64,
2889       SSEPackedDouble, itins.d, 0>, TB, OpSize, VEX_L;
2890 }
2891
2892 // Binary Arithmetic instructions
2893 defm ADD : basic_sse12_fp_binop_p<0x58, "add", fadd, SSE_ALU_ITINS_P>;
2894 defm MUL : basic_sse12_fp_binop_p<0x59, "mul", fmul, SSE_MUL_ITINS_P>;
2895 let isCommutable = 0 in {
2896   defm SUB : basic_sse12_fp_binop_p<0x5C, "sub", fsub, SSE_ALU_ITINS_P>;
2897   defm DIV : basic_sse12_fp_binop_p<0x5E, "div", fdiv, SSE_DIV_ITINS_P>;
2898   defm MAX : basic_sse12_fp_binop_p<0x5F, "max", X86fmax, SSE_ALU_ITINS_P>;
2899   defm MIN : basic_sse12_fp_binop_p<0x5D, "min", X86fmin, SSE_ALU_ITINS_P>;
2900 }
2901
2902 let isCodeGenOnly = 1 in {
2903   defm MAXC: basic_sse12_fp_binop_p<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_P>;
2904   defm MINC: basic_sse12_fp_binop_p<0x5D, "min", X86fminc, SSE_ALU_ITINS_P>;
2905 }
2906
2907 defm VADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S, 0>,
2908             basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S, 0>,
2909               VEX_4V, VEX_LIG;
2910 defm VMUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S, 0>,
2911             basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S, 0>,
2912               VEX_4V, VEX_LIG;
2913
2914 let isCommutable = 0 in {
2915   defm VSUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S, 0>,
2916               basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S, 0>,
2917                 VEX_4V, VEX_LIG;
2918   defm VDIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S, 0>,
2919               basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S, 0>,
2920                 VEX_4V, VEX_LIG;
2921   defm VMAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S, 0>,
2922               basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S, 0>,
2923                 VEX_4V, VEX_LIG;
2924   defm VMAX : basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P, 0>,
2925               basic_sse12_fp_binop_p_y_int<0x5F, "max", SSE_ALU_ITINS_P>,
2926                 VEX_4V;
2927   defm VMIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S, 0>,
2928               basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S, 0>,
2929                 VEX_4V, VEX_LIG;
2930   defm VMIN : basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P, 0>,
2931               basic_sse12_fp_binop_p_y_int<0x5D, "min", SSE_ALU_ITINS_P>,
2932                 VEX_4V;
2933 }
2934
2935 let Constraints = "$src1 = $dst" in {
2936   defm ADD : basic_sse12_fp_binop_s<0x58, "add", fadd, SSE_ALU_ITINS_S>,
2937              basic_sse12_fp_binop_s_int<0x58, "add", SSE_ALU_ITINS_S>;
2938   defm MUL : basic_sse12_fp_binop_s<0x59, "mul", fmul, SSE_MUL_ITINS_S>,
2939              basic_sse12_fp_binop_s_int<0x59, "mul", SSE_MUL_ITINS_S>;
2940
2941   let isCommutable = 0 in {
2942     defm SUB : basic_sse12_fp_binop_s<0x5C, "sub", fsub, SSE_ALU_ITINS_S>,
2943                basic_sse12_fp_binop_s_int<0x5C, "sub", SSE_ALU_ITINS_S>;
2944     defm DIV : basic_sse12_fp_binop_s<0x5E, "div", fdiv, SSE_DIV_ITINS_S>,
2945                basic_sse12_fp_binop_s_int<0x5E, "div", SSE_DIV_ITINS_S>;
2946     defm MAX : basic_sse12_fp_binop_s<0x5F, "max", X86fmax, SSE_ALU_ITINS_S>,
2947                basic_sse12_fp_binop_s_int<0x5F, "max", SSE_ALU_ITINS_S>,
2948                basic_sse12_fp_binop_p_int<0x5F, "max", SSE_ALU_ITINS_P>;
2949     defm MIN : basic_sse12_fp_binop_s<0x5D, "min", X86fmin, SSE_ALU_ITINS_S>,
2950                basic_sse12_fp_binop_s_int<0x5D, "min", SSE_ALU_ITINS_S>,
2951                basic_sse12_fp_binop_p_int<0x5D, "min", SSE_ALU_ITINS_P>;
2952   }
2953 }
2954
2955 let isCodeGenOnly = 1 in {
2956   defm VMAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S, 0>,
2957        VEX_4V, VEX_LIG;
2958   defm VMINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S, 0>,
2959        VEX_4V, VEX_LIG;
2960   let Constraints = "$src1 = $dst" in {
2961     defm MAXC: basic_sse12_fp_binop_s<0x5F, "max", X86fmaxc, SSE_ALU_ITINS_S>;
2962     defm MINC: basic_sse12_fp_binop_s<0x5D, "min", X86fminc, SSE_ALU_ITINS_S>;
2963   }
2964 }
2965
2966 /// Unop Arithmetic
2967 /// In addition, we also have a special variant of the scalar form here to
2968 /// represent the associated intrinsic operation.  This form is unlike the
2969 /// plain scalar form, in that it takes an entire vector (instead of a
2970 /// scalar) and leaves the top elements undefined.
2971 ///
2972 /// And, we have a special variant form for a full-vector intrinsic form.
2973
2974 def SSE_SQRTP : OpndItins<
2975   IIC_SSE_SQRTP_RR, IIC_SSE_SQRTP_RM
2976 >;
2977
2978 def SSE_SQRTS : OpndItins<
2979   IIC_SSE_SQRTS_RR, IIC_SSE_SQRTS_RM
2980 >;
2981
2982 def SSE_RCPP : OpndItins<
2983   IIC_SSE_RCPP_RR, IIC_SSE_RCPP_RM
2984 >;
2985
2986 def SSE_RCPS : OpndItins<
2987   IIC_SSE_RCPS_RR, IIC_SSE_RCPS_RM
2988 >;
2989
2990 /// sse1_fp_unop_s - SSE1 unops in scalar form.
2991 multiclass sse1_fp_unop_s<bits<8> opc, string OpcodeStr,
2992                           SDNode OpNode, Intrinsic F32Int, OpndItins itins> {
2993   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
2994                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
2995                 [(set FR32:$dst, (OpNode FR32:$src))]>;
2996   // For scalar unary operations, fold a load into the operation
2997   // only in OptForSize mode. It eliminates an instruction, but it also
2998   // eliminates a whole-register clobber (the load), so it introduces a
2999   // partial register update condition.
3000   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3001                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3002                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3003             Requires<[UseSSE1, OptForSize]>;
3004   def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3005                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3006                     [(set VR128:$dst, (F32Int VR128:$src))], itins.rr>;
3007   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst), (ins ssmem:$src),
3008                     !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3009                     [(set VR128:$dst, (F32Int sse_load_f32:$src))], itins.rm>;
3010 }
3011
3012 /// sse1_fp_unop_s_avx - AVX SSE1 unops in scalar form.
3013 multiclass sse1_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3014   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src1, FR32:$src2),
3015                 !strconcat(OpcodeStr,
3016                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3017   let mayLoad = 1 in {
3018   def SSm : SSI<opc, MRMSrcMem, (outs FR32:$dst), (ins FR32:$src1,f32mem:$src2),
3019                 !strconcat(OpcodeStr,
3020                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3021   def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3022                 (ins VR128:$src1, ssmem:$src2),
3023                 !strconcat(OpcodeStr,
3024                            "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3025   }
3026 }
3027
3028 /// sse1_fp_unop_p - SSE1 unops in packed form.
3029 multiclass sse1_fp_unop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3030                           OpndItins itins> {
3031   def PSr : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3032               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3033               [(set VR128:$dst, (v4f32 (OpNode VR128:$src)))], itins.rr>;
3034   def PSm : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3035                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3036                 [(set VR128:$dst, (OpNode (memopv4f32 addr:$src)))], itins.rm>;
3037 }
3038
3039 /// sse1_fp_unop_p_y - AVX 256-bit SSE1 unops in packed form.
3040 multiclass sse1_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3041                             OpndItins itins> {
3042   def PSYr : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3043               !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3044               [(set VR256:$dst, (v8f32 (OpNode VR256:$src)))],
3045               itins.rr>, VEX_L;
3046   def PSYm : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3047                 !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3048                 [(set VR256:$dst, (OpNode (memopv8f32 addr:$src)))],
3049                 itins.rm>, VEX_L;
3050 }
3051
3052 /// sse1_fp_unop_p_int - SSE1 intrinsics unops in packed forms.
3053 multiclass sse1_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3054                               Intrinsic V4F32Int, OpndItins itins> {
3055   def PSr_Int : PSI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3056                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3057                     [(set VR128:$dst, (V4F32Int VR128:$src))],
3058                     itins.rr>;
3059   def PSm_Int : PSI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3060                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3061                     [(set VR128:$dst, (V4F32Int (memopv4f32 addr:$src)))],
3062                     itins.rm>;
3063 }
3064
3065 /// sse1_fp_unop_p_y_int - AVX 256-bit intrinsics unops in packed forms.
3066 multiclass sse1_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3067                                 Intrinsic V4F32Int, OpndItins itins> {
3068   def PSYr_Int : PSI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3069                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3070                     [(set VR256:$dst, (V4F32Int VR256:$src))],
3071                     itins.rr>, VEX_L;
3072   def PSYm_Int : PSI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3073                     !strconcat(OpcodeStr, "ps\t{$src, $dst|$dst, $src}"),
3074                     [(set VR256:$dst, (V4F32Int (memopv8f32 addr:$src)))],
3075                     itins.rm>, VEX_L;
3076 }
3077
3078 /// sse2_fp_unop_s - SSE2 unops in scalar form.
3079 multiclass sse2_fp_unop_s<bits<8> opc, string OpcodeStr,
3080                           SDNode OpNode, Intrinsic F64Int, OpndItins itins> {
3081   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src),
3082                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3083                 [(set FR64:$dst, (OpNode FR64:$src))], itins.rr>;
3084   // See the comments in sse1_fp_unop_s for why this is OptForSize.
3085   def SDm : I<opc, MRMSrcMem, (outs FR64:$dst), (ins f64mem:$src),
3086                 !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3087                 [(set FR64:$dst, (OpNode (load addr:$src)))], itins.rm>, XD,
3088             Requires<[UseSSE2, OptForSize]>;
3089   def SDr_Int : SDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3090                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3091                     [(set VR128:$dst, (F64Int VR128:$src))], itins.rr>;
3092   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst), (ins sdmem:$src),
3093                     !strconcat(OpcodeStr, "sd\t{$src, $dst|$dst, $src}"),
3094                     [(set VR128:$dst, (F64Int sse_load_f64:$src))], itins.rm>;
3095 }
3096
3097 /// sse2_fp_unop_s_avx - AVX SSE2 unops in scalar form.
3098 let hasSideEffects = 0 in
3099 multiclass sse2_fp_unop_s_avx<bits<8> opc, string OpcodeStr> {
3100   def SDr : SDI<opc, MRMSrcReg, (outs FR64:$dst), (ins FR64:$src1, FR64:$src2),
3101                !strconcat(OpcodeStr,
3102                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3103   let mayLoad = 1 in {
3104   def SDm : SDI<opc, MRMSrcMem, (outs FR64:$dst), (ins FR64:$src1,f64mem:$src2),
3105                !strconcat(OpcodeStr,
3106                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3107   def SDm_Int : SDI<opc, MRMSrcMem, (outs VR128:$dst),
3108                (ins VR128:$src1, sdmem:$src2),
3109                !strconcat(OpcodeStr,
3110                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
3111   }
3112 }
3113
3114 /// sse2_fp_unop_p - SSE2 unops in vector forms.
3115 multiclass sse2_fp_unop_p<bits<8> opc, string OpcodeStr,
3116                           SDNode OpNode, OpndItins itins> {
3117   def PDr : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3118               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3119               [(set VR128:$dst, (v2f64 (OpNode VR128:$src)))], itins.rr>;
3120   def PDm : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3121                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3122                 [(set VR128:$dst, (OpNode (memopv2f64 addr:$src)))], itins.rm>;
3123 }
3124
3125 /// sse2_fp_unop_p_y - AVX SSE2 256-bit unops in vector forms.
3126 multiclass sse2_fp_unop_p_y<bits<8> opc, string OpcodeStr, SDNode OpNode,
3127                           OpndItins itins> {
3128   def PDYr : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3129               !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3130               [(set VR256:$dst, (v4f64 (OpNode VR256:$src)))],
3131               itins.rr>, VEX_L;
3132   def PDYm : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3133                 !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3134                 [(set VR256:$dst, (OpNode (memopv4f64 addr:$src)))],
3135                 itins.rm>, VEX_L;
3136 }
3137
3138 /// sse2_fp_unop_p_int - SSE2 intrinsic unops in vector forms.
3139 multiclass sse2_fp_unop_p_int<bits<8> opc, string OpcodeStr,
3140                               Intrinsic V2F64Int, OpndItins itins> {
3141   def PDr_Int : PDI<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3142                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3143                     [(set VR128:$dst, (V2F64Int VR128:$src))],
3144                     itins.rr>;
3145   def PDm_Int : PDI<opc, MRMSrcMem, (outs VR128:$dst), (ins f128mem:$src),
3146                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3147                     [(set VR128:$dst, (V2F64Int (memopv2f64 addr:$src)))],
3148                     itins.rm>;
3149 }
3150
3151 /// sse2_fp_unop_p_y_int - AVX 256-bit intrinsic unops in vector forms.
3152 multiclass sse2_fp_unop_p_y_int<bits<8> opc, string OpcodeStr,
3153                                 Intrinsic V2F64Int, OpndItins itins> {
3154   def PDYr_Int : PDI<opc, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3155                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3156                     [(set VR256:$dst, (V2F64Int VR256:$src))],
3157                     itins.rr>, VEX_L;
3158   def PDYm_Int : PDI<opc, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
3159                     !strconcat(OpcodeStr, "pd\t{$src, $dst|$dst, $src}"),
3160                     [(set VR256:$dst, (V2F64Int (memopv4f64 addr:$src)))],
3161                     itins.rm>, VEX_L;
3162 }
3163
3164 let Predicates = [HasAVX] in {
3165   // Square root.
3166   defm VSQRT  : sse1_fp_unop_s_avx<0x51, "vsqrt">,
3167                 sse2_fp_unop_s_avx<0x51, "vsqrt">, VEX_4V, VEX_LIG;
3168
3169   defm VSQRT  : sse1_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3170                 sse2_fp_unop_p<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3171                 sse1_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3172                 sse2_fp_unop_p_y<0x51, "vsqrt", fsqrt, SSE_SQRTP>,
3173                 sse1_fp_unop_p_int<0x51, "vsqrt", int_x86_sse_sqrt_ps,
3174                                    SSE_SQRTP>,
3175                 sse2_fp_unop_p_int<0x51, "vsqrt", int_x86_sse2_sqrt_pd,
3176                                     SSE_SQRTP>,
3177                 sse1_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_ps_256,
3178                                     SSE_SQRTP>,
3179                 sse2_fp_unop_p_y_int<0x51, "vsqrt", int_x86_avx_sqrt_pd_256,
3180                                     SSE_SQRTP>,
3181                 VEX;
3182
3183   // Reciprocal approximations. Note that these typically require refinement
3184   // in order to obtain suitable precision.
3185   defm VRSQRT : sse1_fp_unop_s_avx<0x52, "vrsqrt">, VEX_4V, VEX_LIG;
3186   defm VRSQRT : sse1_fp_unop_p<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3187                 sse1_fp_unop_p_y<0x52, "vrsqrt", X86frsqrt, SSE_SQRTP>,
3188                 sse1_fp_unop_p_y_int<0x52, "vrsqrt", int_x86_avx_rsqrt_ps_256,
3189                                     SSE_SQRTP>,
3190                 sse1_fp_unop_p_int<0x52, "vrsqrt", int_x86_sse_rsqrt_ps,
3191                                     SSE_SQRTP>, VEX;
3192
3193   defm VRCP   : sse1_fp_unop_s_avx<0x53, "vrcp">, VEX_4V, VEX_LIG;
3194   defm VRCP   : sse1_fp_unop_p<0x53, "vrcp", X86frcp, SSE_RCPP>,
3195                 sse1_fp_unop_p_y<0x53, "vrcp", X86frcp, SSE_RCPP>,
3196                 sse1_fp_unop_p_y_int<0x53, "vrcp", int_x86_avx_rcp_ps_256,
3197                                     SSE_RCPP>,
3198                 sse1_fp_unop_p_int<0x53, "vrcp", int_x86_sse_rcp_ps,
3199                                     SSE_RCPP>, VEX;
3200 }
3201
3202 def : Pat<(f32 (fsqrt FR32:$src)),
3203           (VSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3204 def : Pat<(f32 (fsqrt (load addr:$src))),
3205           (VSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3206           Requires<[HasAVX, OptForSize]>;
3207 def : Pat<(f64 (fsqrt FR64:$src)),
3208           (VSQRTSDr (f64 (IMPLICIT_DEF)), FR64:$src)>, Requires<[HasAVX]>;
3209 def : Pat<(f64 (fsqrt (load addr:$src))),
3210           (VSQRTSDm (f64 (IMPLICIT_DEF)), addr:$src)>,
3211           Requires<[HasAVX, OptForSize]>;
3212
3213 def : Pat<(f32 (X86frsqrt FR32:$src)),
3214           (VRSQRTSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3215 def : Pat<(f32 (X86frsqrt (load addr:$src))),
3216           (VRSQRTSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3217           Requires<[HasAVX, OptForSize]>;
3218
3219 def : Pat<(f32 (X86frcp FR32:$src)),
3220           (VRCPSSr (f32 (IMPLICIT_DEF)), FR32:$src)>, Requires<[HasAVX]>;
3221 def : Pat<(f32 (X86frcp (load addr:$src))),
3222           (VRCPSSm (f32 (IMPLICIT_DEF)), addr:$src)>,
3223           Requires<[HasAVX, OptForSize]>;
3224
3225 let Predicates = [HasAVX] in {
3226   def : Pat<(int_x86_sse_sqrt_ss VR128:$src),
3227             (COPY_TO_REGCLASS (VSQRTSSr (f32 (IMPLICIT_DEF)),
3228                                         (COPY_TO_REGCLASS VR128:$src, FR32)),
3229                               VR128)>;
3230   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
3231             (VSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3232
3233   def : Pat<(int_x86_sse2_sqrt_sd VR128:$src),
3234             (COPY_TO_REGCLASS (VSQRTSDr (f64 (IMPLICIT_DEF)),
3235                                         (COPY_TO_REGCLASS VR128:$src, FR64)),
3236                               VR128)>;
3237   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
3238             (VSQRTSDm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
3239
3240   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3241             (COPY_TO_REGCLASS (VRSQRTSSr (f32 (IMPLICIT_DEF)),
3242                                          (COPY_TO_REGCLASS VR128:$src, FR32)),
3243                               VR128)>;
3244   def : Pat<(int_x86_sse_rsqrt_ss sse_load_f32:$src),
3245             (VRSQRTSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3246
3247   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3248             (COPY_TO_REGCLASS (VRCPSSr (f32 (IMPLICIT_DEF)),
3249                                        (COPY_TO_REGCLASS VR128:$src, FR32)),
3250                               VR128)>;
3251   def : Pat<(int_x86_sse_rcp_ss sse_load_f32:$src),
3252             (VRCPSSm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
3253 }
3254
3255 // Square root.
3256 defm SQRT  : sse1_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse_sqrt_ss,
3257                             SSE_SQRTS>,
3258              sse1_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3259              sse1_fp_unop_p_int<0x51, "sqrt",  int_x86_sse_sqrt_ps, SSE_SQRTS>,
3260              sse2_fp_unop_s<0x51, "sqrt",  fsqrt, int_x86_sse2_sqrt_sd,
3261                             SSE_SQRTS>,
3262              sse2_fp_unop_p<0x51, "sqrt",  fsqrt, SSE_SQRTS>,
3263              sse2_fp_unop_p_int<0x51, "sqrt", int_x86_sse2_sqrt_pd, SSE_SQRTS>;
3264
3265 /// sse1_fp_unop_s_rw - SSE1 unops where vector form has a read-write operand.
3266 multiclass sse1_fp_unop_rw<bits<8> opc, string OpcodeStr, SDNode OpNode,
3267                                Intrinsic F32Int, OpndItins itins> {
3268   def SSr : SSI<opc, MRMSrcReg, (outs FR32:$dst), (ins FR32:$src),
3269                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3270                 [(set FR32:$dst, (OpNode FR32:$src))]>;
3271   // For scalar unary operations, fold a load into the operation
3272   // only in OptForSize mode. It eliminates an instruction, but it also
3273   // eliminates a whole-register clobber (the load), so it introduces a
3274   // partial register update condition.
3275   def SSm : I<opc, MRMSrcMem, (outs FR32:$dst), (ins f32mem:$src),
3276                 !strconcat(OpcodeStr, "ss\t{$src, $dst|$dst, $src}"),
3277                 [(set FR32:$dst, (OpNode (load addr:$src)))], itins.rm>, XS,
3278             Requires<[UseSSE1, OptForSize]>;
3279   let Constraints = "$src1 = $dst" in {
3280     def SSr_Int : SSI<opc, MRMSrcReg, (outs VR128:$dst),
3281                       (ins VR128:$src1, VR128:$src2),
3282                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3283                       [], itins.rr>;
3284     let mayLoad = 1, hasSideEffects = 0 in
3285     def SSm_Int : SSI<opc, MRMSrcMem, (outs VR128:$dst),
3286                       (ins VR128:$src1, ssmem:$src2),
3287                       !strconcat(OpcodeStr, "ss\t{$src2, $dst|$dst, $src2}"),
3288                       [], itins.rm>;
3289   }
3290 }
3291
3292 // Reciprocal approximations. Note that these typically require refinement
3293 // in order to obtain suitable precision.
3294 defm RSQRT : sse1_fp_unop_rw<0x52, "rsqrt", X86frsqrt, int_x86_sse_rsqrt_ss,
3295                              SSE_SQRTS>,
3296              sse1_fp_unop_p<0x52, "rsqrt", X86frsqrt, SSE_SQRTS>,
3297              sse1_fp_unop_p_int<0x52, "rsqrt", int_x86_sse_rsqrt_ps,
3298                             SSE_SQRTS>;
3299 let Predicates = [UseSSE1] in {
3300   def : Pat<(int_x86_sse_rsqrt_ss VR128:$src),
3301             (RSQRTSSr_Int VR128:$src, VR128:$src)>;
3302 }
3303
3304 defm RCP   : sse1_fp_unop_rw<0x53, "rcp", X86frcp, int_x86_sse_rcp_ss,
3305                              SSE_RCPS>,
3306              sse1_fp_unop_p<0x53, "rcp", X86frcp, SSE_RCPS>,
3307              sse1_fp_unop_p_int<0x53, "rcp", int_x86_sse_rcp_ps, SSE_RCPS>;
3308 let Predicates = [UseSSE1] in {
3309   def : Pat<(int_x86_sse_rcp_ss VR128:$src),
3310             (RCPSSr_Int VR128:$src, VR128:$src)>;
3311 }
3312
3313 // There is no f64 version of the reciprocal approximation instructions.
3314
3315 //===----------------------------------------------------------------------===//
3316 // SSE 1 & 2 - Non-temporal stores
3317 //===----------------------------------------------------------------------===//
3318
3319 let AddedComplexity = 400 in { // Prefer non-temporal versions
3320   def VMOVNTPSmr : VPSI<0x2B, MRMDestMem, (outs),
3321                        (ins f128mem:$dst, VR128:$src),
3322                        "movntps\t{$src, $dst|$dst, $src}",
3323                        [(alignednontemporalstore (v4f32 VR128:$src),
3324                                                  addr:$dst)],
3325                                                  IIC_SSE_MOVNT>, VEX;
3326   def VMOVNTPDmr : VPDI<0x2B, MRMDestMem, (outs),
3327                        (ins f128mem:$dst, VR128:$src),
3328                        "movntpd\t{$src, $dst|$dst, $src}",
3329                        [(alignednontemporalstore (v2f64 VR128:$src),
3330                                                  addr:$dst)],
3331                                                  IIC_SSE_MOVNT>, VEX;
3332
3333   let ExeDomain = SSEPackedInt in
3334   def VMOVNTDQmr    : VPDI<0xE7, MRMDestMem, (outs),
3335                            (ins f128mem:$dst, VR128:$src),
3336                            "movntdq\t{$src, $dst|$dst, $src}",
3337                            [(alignednontemporalstore (v2i64 VR128:$src),
3338                                                      addr:$dst)],
3339                                                      IIC_SSE_MOVNT>, VEX;
3340
3341   def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3342             (VMOVNTDQmr addr:$dst, VR128:$src)>, Requires<[HasAVX]>;
3343
3344   def VMOVNTPSYmr : VPSI<0x2B, MRMDestMem, (outs),
3345                        (ins f256mem:$dst, VR256:$src),
3346                        "movntps\t{$src, $dst|$dst, $src}",
3347                        [(alignednontemporalstore (v8f32 VR256:$src),
3348                                                  addr:$dst)],
3349                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3350   def VMOVNTPDYmr : VPDI<0x2B, MRMDestMem, (outs),
3351                        (ins f256mem:$dst, VR256:$src),
3352                        "movntpd\t{$src, $dst|$dst, $src}",
3353                        [(alignednontemporalstore (v4f64 VR256:$src),
3354                                                  addr:$dst)],
3355                                                  IIC_SSE_MOVNT>, VEX, VEX_L;
3356   let ExeDomain = SSEPackedInt in
3357   def VMOVNTDQYmr : VPDI<0xE7, MRMDestMem, (outs),
3358                       (ins f256mem:$dst, VR256:$src),
3359                       "movntdq\t{$src, $dst|$dst, $src}",
3360                       [(alignednontemporalstore (v4i64 VR256:$src),
3361                                                 addr:$dst)],
3362                                                 IIC_SSE_MOVNT>, VEX, VEX_L;
3363 }
3364
3365 let AddedComplexity = 400 in { // Prefer non-temporal versions
3366 def MOVNTPSmr : PSI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3367                     "movntps\t{$src, $dst|$dst, $src}",
3368                     [(alignednontemporalstore (v4f32 VR128:$src), addr:$dst)],
3369                     IIC_SSE_MOVNT>;
3370 def MOVNTPDmr : PDI<0x2B, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3371                     "movntpd\t{$src, $dst|$dst, $src}",
3372                     [(alignednontemporalstore(v2f64 VR128:$src), addr:$dst)],
3373                     IIC_SSE_MOVNT>;
3374
3375 let ExeDomain = SSEPackedInt in
3376 def MOVNTDQmr : PDI<0xE7, MRMDestMem, (outs), (ins f128mem:$dst, VR128:$src),
3377                     "movntdq\t{$src, $dst|$dst, $src}",
3378                     [(alignednontemporalstore (v2i64 VR128:$src), addr:$dst)],
3379                     IIC_SSE_MOVNT>;
3380
3381 def : Pat<(alignednontemporalstore (v2i64 VR128:$src), addr:$dst),
3382           (MOVNTDQmr addr:$dst, VR128:$src)>, Requires<[UseSSE2]>;
3383
3384 // There is no AVX form for instructions below this point
3385 def MOVNTImr : I<0xC3, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src),
3386                  "movnti{l}\t{$src, $dst|$dst, $src}",
3387                  [(nontemporalstore (i32 GR32:$src), addr:$dst)],
3388                  IIC_SSE_MOVNT>,
3389                TB, Requires<[HasSSE2]>;
3390 def MOVNTI_64mr : RI<0xC3, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
3391                      "movnti{q}\t{$src, $dst|$dst, $src}",
3392                      [(nontemporalstore (i64 GR64:$src), addr:$dst)],
3393                      IIC_SSE_MOVNT>,
3394                   TB, Requires<[HasSSE2]>;
3395 }
3396
3397 //===----------------------------------------------------------------------===//
3398 // SSE 1 & 2 - Prefetch and memory fence
3399 //===----------------------------------------------------------------------===//
3400
3401 // Prefetch intrinsic.
3402 let Predicates = [HasSSE1] in {
3403 def PREFETCHT0   : I<0x18, MRM1m, (outs), (ins i8mem:$src),
3404     "prefetcht0\t$src", [(prefetch addr:$src, imm, (i32 3), (i32 1))],
3405     IIC_SSE_PREFETCH>, TB;
3406 def PREFETCHT1   : I<0x18, MRM2m, (outs), (ins i8mem:$src),
3407     "prefetcht1\t$src", [(prefetch addr:$src, imm, (i32 2), (i32 1))],
3408     IIC_SSE_PREFETCH>, TB;
3409 def PREFETCHT2   : I<0x18, MRM3m, (outs), (ins i8mem:$src),
3410     "prefetcht2\t$src", [(prefetch addr:$src, imm, (i32 1), (i32 1))],
3411     IIC_SSE_PREFETCH>, TB;
3412 def PREFETCHNTA  : I<0x18, MRM0m, (outs), (ins i8mem:$src),
3413     "prefetchnta\t$src", [(prefetch addr:$src, imm, (i32 0), (i32 1))],
3414     IIC_SSE_PREFETCH>, TB;
3415 }
3416
3417 // Flush cache
3418 def CLFLUSH : I<0xAE, MRM7m, (outs), (ins i8mem:$src),
3419                "clflush\t$src", [(int_x86_sse2_clflush addr:$src)],
3420                IIC_SSE_PREFETCH>, TB, Requires<[HasSSE2]>;
3421
3422 // Pause. This "instruction" is encoded as "rep; nop", so even though it
3423 // was introduced with SSE2, it's backward compatible.
3424 def PAUSE : I<0x90, RawFrm, (outs), (ins), "pause", [], IIC_SSE_PAUSE>, REP;
3425
3426 // Load, store, and memory fence
3427 def SFENCE : I<0xAE, MRM_F8, (outs), (ins),
3428                "sfence", [(int_x86_sse_sfence)], IIC_SSE_SFENCE>,
3429                TB, Requires<[HasSSE1]>;
3430 def LFENCE : I<0xAE, MRM_E8, (outs), (ins),
3431                "lfence", [(int_x86_sse2_lfence)], IIC_SSE_LFENCE>,
3432                TB, Requires<[HasSSE2]>;
3433 def MFENCE : I<0xAE, MRM_F0, (outs), (ins),
3434                "mfence", [(int_x86_sse2_mfence)], IIC_SSE_MFENCE>,
3435                TB, Requires<[HasSSE2]>;
3436
3437 def : Pat<(X86SFence), (SFENCE)>;
3438 def : Pat<(X86LFence), (LFENCE)>;
3439 def : Pat<(X86MFence), (MFENCE)>;
3440
3441 //===----------------------------------------------------------------------===//
3442 // SSE 1 & 2 - Load/Store XCSR register
3443 //===----------------------------------------------------------------------===//
3444
3445 def VLDMXCSR : VPSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3446                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3447                   IIC_SSE_LDMXCSR>, VEX;
3448 def VSTMXCSR : VPSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3449                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3450                   IIC_SSE_STMXCSR>, VEX;
3451
3452 def LDMXCSR : PSI<0xAE, MRM2m, (outs), (ins i32mem:$src),
3453                   "ldmxcsr\t$src", [(int_x86_sse_ldmxcsr addr:$src)],
3454                   IIC_SSE_LDMXCSR>;
3455 def STMXCSR : PSI<0xAE, MRM3m, (outs), (ins i32mem:$dst),
3456                   "stmxcsr\t$dst", [(int_x86_sse_stmxcsr addr:$dst)],
3457                   IIC_SSE_STMXCSR>;
3458
3459 //===---------------------------------------------------------------------===//
3460 // SSE2 - Move Aligned/Unaligned Packed Integer Instructions
3461 //===---------------------------------------------------------------------===//
3462
3463 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3464
3465 let neverHasSideEffects = 1 in {
3466 def VMOVDQArr  : VPDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3467                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3468                     VEX;
3469 def VMOVDQAYrr : VPDI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3470                     "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>,
3471                     VEX, VEX_L;
3472 def VMOVDQUrr  : VSSI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3473                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3474                     VEX;
3475 def VMOVDQUYrr : VSSI<0x6F, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
3476                     "movdqu\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVU_P_RR>,
3477                     VEX, VEX_L;
3478 }
3479
3480 // For Disassembler
3481 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3482 def VMOVDQArr_REV  : VPDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3483                         "movdqa\t{$src, $dst|$dst, $src}", [],
3484                         IIC_SSE_MOVA_P_RR>,
3485                         VEX;
3486 def VMOVDQAYrr_REV : VPDI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3487                         "movdqa\t{$src, $dst|$dst, $src}", [],
3488                         IIC_SSE_MOVA_P_RR>, VEX, VEX_L;
3489 def VMOVDQUrr_REV  : VSSI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3490                         "movdqu\t{$src, $dst|$dst, $src}", [],
3491                         IIC_SSE_MOVU_P_RR>,
3492                         VEX;
3493 def VMOVDQUYrr_REV : VSSI<0x7F, MRMDestReg, (outs VR256:$dst), (ins VR256:$src),
3494                         "movdqu\t{$src, $dst|$dst, $src}", [],
3495                         IIC_SSE_MOVU_P_RR>, VEX, VEX_L;
3496 }
3497
3498 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3499     neverHasSideEffects = 1 in {
3500 def VMOVDQArm  : VPDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3501                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3502                    VEX;
3503 def VMOVDQAYrm : VPDI<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3504                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RM>,
3505                    VEX, VEX_L;
3506 let Predicates = [HasAVX] in {
3507   def VMOVDQUrm  : I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3508                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3509                     XS, VEX;
3510   def VMOVDQUYrm : I<0x6F, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
3511                     "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_RM>,
3512                     XS, VEX, VEX_L;
3513 }
3514 }
3515
3516 let mayStore = 1, neverHasSideEffects = 1 in {
3517 def VMOVDQAmr  : VPDI<0x7F, MRMDestMem, (outs),
3518                      (ins i128mem:$dst, VR128:$src),
3519                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3520                      VEX;
3521 def VMOVDQAYmr : VPDI<0x7F, MRMDestMem, (outs),
3522                      (ins i256mem:$dst, VR256:$src),
3523                      "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_MR>,
3524                      VEX, VEX_L;
3525 let Predicates = [HasAVX] in {
3526 def VMOVDQUmr  : I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3527                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3528                   XS, VEX;
3529 def VMOVDQUYmr : I<0x7F, MRMDestMem, (outs), (ins i256mem:$dst, VR256:$src),
3530                   "vmovdqu\t{$src, $dst|$dst, $src}",[], IIC_SSE_MOVU_P_MR>,
3531                   XS, VEX, VEX_L;
3532 }
3533 }
3534
3535 let neverHasSideEffects = 1 in
3536 def MOVDQArr : PDI<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3537                    "movdqa\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVA_P_RR>;
3538
3539 def MOVDQUrr :   I<0x6F, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
3540                    "movdqu\t{$src, $dst|$dst, $src}",
3541                    [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3542
3543 // For Disassembler
3544 let isCodeGenOnly = 1, hasSideEffects = 0 in {
3545 def MOVDQArr_REV : PDI<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3546                        "movdqa\t{$src, $dst|$dst, $src}", [],
3547                        IIC_SSE_MOVA_P_RR>;
3548
3549 def MOVDQUrr_REV :   I<0x7F, MRMDestReg, (outs VR128:$dst), (ins VR128:$src),
3550                        "movdqu\t{$src, $dst|$dst, $src}",
3551                        [], IIC_SSE_MOVU_P_RR>, XS, Requires<[UseSSE2]>;
3552 }
3553
3554 let canFoldAsLoad = 1, mayLoad = 1, isReMaterializable = 1,
3555     neverHasSideEffects = 1 in {
3556 def MOVDQArm : PDI<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3557                    "movdqa\t{$src, $dst|$dst, $src}",
3558                    [/*(set VR128:$dst, (alignedloadv2i64 addr:$src))*/],
3559                    IIC_SSE_MOVA_P_RM>;
3560 def MOVDQUrm :   I<0x6F, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
3561                    "movdqu\t{$src, $dst|$dst, $src}",
3562                    [/*(set VR128:$dst, (loadv2i64 addr:$src))*/],
3563                    IIC_SSE_MOVU_P_RM>,
3564                  XS, Requires<[UseSSE2]>;
3565 }
3566
3567 let mayStore = 1 in {
3568 def MOVDQAmr : PDI<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3569                    "movdqa\t{$src, $dst|$dst, $src}",
3570                    [/*(alignedstore (v2i64 VR128:$src), addr:$dst)*/],
3571                    IIC_SSE_MOVA_P_MR>;
3572 def MOVDQUmr :   I<0x7F, MRMDestMem, (outs), (ins i128mem:$dst, VR128:$src),
3573                    "movdqu\t{$src, $dst|$dst, $src}",
3574                    [/*(store (v2i64 VR128:$src), addr:$dst)*/],
3575                    IIC_SSE_MOVU_P_MR>,
3576                  XS, Requires<[UseSSE2]>;
3577 }
3578
3579 } // ExeDomain = SSEPackedInt
3580
3581 let Predicates = [HasAVX] in {
3582   def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3583             (VMOVDQUmr addr:$dst, VR128:$src)>;
3584   def : Pat<(int_x86_avx_storeu_dq_256 addr:$dst, VR256:$src),
3585             (VMOVDQUYmr addr:$dst, VR256:$src)>;
3586 }
3587 let Predicates = [UseSSE2] in
3588 def : Pat<(int_x86_sse2_storeu_dq addr:$dst, VR128:$src),
3589           (MOVDQUmr addr:$dst, VR128:$src)>;
3590
3591 //===---------------------------------------------------------------------===//
3592 // SSE2 - Packed Integer Arithmetic Instructions
3593 //===---------------------------------------------------------------------===//
3594
3595 def SSE_PMADD : OpndItins<
3596   IIC_SSE_PMADD, IIC_SSE_PMADD
3597 >;
3598
3599 let ExeDomain = SSEPackedInt in { // SSE integer instructions
3600
3601 multiclass PDI_binop_rm_int<bits<8> opc, string OpcodeStr, Intrinsic IntId,
3602                             RegisterClass RC, PatFrag memop_frag,
3603                             X86MemOperand x86memop,
3604                             OpndItins itins,
3605                             bit IsCommutable = 0,
3606                             bit Is2Addr = 1> {
3607   let isCommutable = IsCommutable in
3608   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3609        (ins RC:$src1, RC:$src2),
3610        !if(Is2Addr,
3611            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3612            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3613        [(set RC:$dst, (IntId RC:$src1, RC:$src2))], itins.rr>;
3614   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3615        (ins RC:$src1, x86memop:$src2),
3616        !if(Is2Addr,
3617            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3618            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3619        [(set RC:$dst, (IntId RC:$src1, (bitconvert (memop_frag addr:$src2))))],
3620        itins.rm>;
3621 }
3622
3623 multiclass PDI_binop_all_int<bits<8> opc, string OpcodeStr, Intrinsic IntId128,
3624                              Intrinsic IntId256, OpndItins itins,
3625                              bit IsCommutable = 0> {
3626 let Predicates = [HasAVX] in
3627   defm V#NAME# : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId128,
3628                                   VR128, memopv2i64, i128mem, itins,
3629                                   IsCommutable, 0>, VEX_4V;
3630
3631 let Constraints = "$src1 = $dst" in
3632   defm #NAME# : PDI_binop_rm_int<opc, OpcodeStr, IntId128, VR128, memopv2i64,
3633                                  i128mem, itins, IsCommutable, 1>;
3634
3635 let Predicates = [HasAVX2] in
3636   defm V#NAME#Y : PDI_binop_rm_int<opc, !strconcat("v", OpcodeStr), IntId256,
3637                                    VR256, memopv4i64, i256mem, itins,
3638                                    IsCommutable, 0>, VEX_4V, VEX_L;
3639 }
3640
3641 multiclass PDI_binop_rmi<bits<8> opc, bits<8> opc2, Format ImmForm,
3642                          string OpcodeStr, SDNode OpNode,
3643                          SDNode OpNode2, RegisterClass RC,
3644                          ValueType DstVT, ValueType SrcVT, PatFrag bc_frag,
3645                          ShiftOpndItins itins,
3646                          bit Is2Addr = 1> {
3647   // src2 is always 128-bit
3648   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3649        (ins RC:$src1, VR128:$src2),
3650        !if(Is2Addr,
3651            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3652            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3653        [(set RC:$dst, (DstVT (OpNode RC:$src1, (SrcVT VR128:$src2))))],
3654         itins.rr>;
3655   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3656        (ins RC:$src1, i128mem:$src2),
3657        !if(Is2Addr,
3658            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3659            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3660        [(set RC:$dst, (DstVT (OpNode RC:$src1,
3661                        (bc_frag (memopv2i64 addr:$src2)))))], itins.rm>;
3662   def ri : PDIi8<opc2, ImmForm, (outs RC:$dst),
3663        (ins RC:$src1, i32i8imm:$src2),
3664        !if(Is2Addr,
3665            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3666            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3667        [(set RC:$dst, (DstVT (OpNode2 RC:$src1, (i32 imm:$src2))))], itins.ri>;
3668 }
3669
3670 /// PDI_binop_rm2 - Simple SSE2 binary operator with different src and dst types
3671 multiclass PDI_binop_rm2<bits<8> opc, string OpcodeStr, SDNode OpNode,
3672                          ValueType DstVT, ValueType SrcVT, RegisterClass RC,
3673                          PatFrag memop_frag, X86MemOperand x86memop,
3674                          OpndItins itins,
3675                          bit IsCommutable = 0, bit Is2Addr = 1> {
3676   let isCommutable = IsCommutable in
3677   def rr : PDI<opc, MRMSrcReg, (outs RC:$dst),
3678        (ins RC:$src1, RC:$src2),
3679        !if(Is2Addr,
3680            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3681            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3682        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1), RC:$src2)))]>;
3683   def rm : PDI<opc, MRMSrcMem, (outs RC:$dst),
3684        (ins RC:$src1, x86memop:$src2),
3685        !if(Is2Addr,
3686            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
3687            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
3688        [(set RC:$dst, (DstVT (OpNode (SrcVT RC:$src1),
3689                                      (bitconvert (memop_frag addr:$src2)))))]>;
3690 }
3691 } // ExeDomain = SSEPackedInt
3692
3693 defm PADDB   : PDI_binop_all<0xFC, "paddb", add, v16i8, v32i8,
3694                              SSE_INTALU_ITINS_P, 1>;
3695 defm PADDW   : PDI_binop_all<0xFD, "paddw", add, v8i16, v16i16,
3696                              SSE_INTALU_ITINS_P, 1>;
3697 defm PADDD   : PDI_binop_all<0xFE, "paddd", add, v4i32, v8i32,
3698                              SSE_INTALU_ITINS_P, 1>;
3699 defm PADDQ   : PDI_binop_all<0xD4, "paddq", add, v2i64, v4i64,
3700                              SSE_INTALUQ_ITINS_P, 1>;
3701 defm PMULLW  : PDI_binop_all<0xD5, "pmullw", mul, v8i16, v16i16,
3702                              SSE_INTMUL_ITINS_P, 1>;
3703 defm PSUBB   : PDI_binop_all<0xF8, "psubb", sub, v16i8, v32i8,
3704                              SSE_INTALU_ITINS_P, 0>;
3705 defm PSUBW   : PDI_binop_all<0xF9, "psubw", sub, v8i16, v16i16,
3706                              SSE_INTALU_ITINS_P, 0>;
3707 defm PSUBD   : PDI_binop_all<0xFA, "psubd", sub, v4i32, v8i32,
3708                              SSE_INTALU_ITINS_P, 0>;
3709 defm PSUBQ   : PDI_binop_all<0xFB, "psubq", sub, v2i64, v4i64,
3710                              SSE_INTALUQ_ITINS_P, 0>;
3711 defm PSUBUSB : PDI_binop_all<0xD8, "psubusb", X86subus, v16i8, v32i8,
3712                              SSE_INTALU_ITINS_P, 0>;
3713 defm PSUBUSW : PDI_binop_all<0xD9, "psubusw", X86subus, v8i16, v16i16,
3714                              SSE_INTALU_ITINS_P, 0>;
3715 defm PMINUB  : PDI_binop_all<0xDA, "pminub", X86umin, v16i8, v32i8,
3716                              SSE_INTALU_ITINS_P, 1>;
3717 defm PMINSW  : PDI_binop_all<0xEA, "pminsw", X86smin, v8i16, v16i16,
3718                              SSE_INTALU_ITINS_P, 1>;
3719 defm PMAXUB  : PDI_binop_all<0xDE, "pmaxub", X86umax, v16i8, v32i8,
3720                              SSE_INTALU_ITINS_P, 1>;
3721 defm PMAXSW  : PDI_binop_all<0xEE, "pmaxsw", X86smax, v8i16, v16i16,
3722                              SSE_INTALU_ITINS_P, 1>;
3723
3724 // Intrinsic forms
3725 defm PSUBSB  : PDI_binop_all_int<0xE8, "psubsb", int_x86_sse2_psubs_b,
3726                                  int_x86_avx2_psubs_b, SSE_INTALU_ITINS_P, 0>;
3727 defm PSUBSW  : PDI_binop_all_int<0xE9, "psubsw" , int_x86_sse2_psubs_w,
3728                                  int_x86_avx2_psubs_w, SSE_INTALU_ITINS_P, 0>;
3729 defm PADDSB  : PDI_binop_all_int<0xEC, "paddsb" , int_x86_sse2_padds_b,
3730                                  int_x86_avx2_padds_b, SSE_INTALU_ITINS_P, 1>;
3731 defm PADDSW  : PDI_binop_all_int<0xED, "paddsw" , int_x86_sse2_padds_w,
3732                                  int_x86_avx2_padds_w, SSE_INTALU_ITINS_P, 1>;
3733 defm PADDUSB : PDI_binop_all_int<0xDC, "paddusb", int_x86_sse2_paddus_b,
3734                                  int_x86_avx2_paddus_b, SSE_INTALU_ITINS_P, 1>;
3735 defm PADDUSW : PDI_binop_all_int<0xDD, "paddusw", int_x86_sse2_paddus_w,
3736                                  int_x86_avx2_paddus_w, SSE_INTALU_ITINS_P, 1>;
3737 defm PMULHUW : PDI_binop_all_int<0xE4, "pmulhuw", int_x86_sse2_pmulhu_w,
3738                                  int_x86_avx2_pmulhu_w, SSE_INTMUL_ITINS_P, 1>;
3739 defm PMULHW  : PDI_binop_all_int<0xE5, "pmulhw" , int_x86_sse2_pmulh_w,
3740                                  int_x86_avx2_pmulh_w, SSE_INTMUL_ITINS_P, 1>;
3741 defm PMADDWD : PDI_binop_all_int<0xF5, "pmaddwd", int_x86_sse2_pmadd_wd,
3742                                  int_x86_avx2_pmadd_wd, SSE_PMADD, 1>;
3743 defm PAVGB   : PDI_binop_all_int<0xE0, "pavgb", int_x86_sse2_pavg_b,
3744                                  int_x86_avx2_pavg_b, SSE_INTALU_ITINS_P, 1>;
3745 defm PAVGW   : PDI_binop_all_int<0xE3, "pavgw", int_x86_sse2_pavg_w,
3746                                  int_x86_avx2_pavg_w, SSE_INTALU_ITINS_P, 1>;
3747 defm PSADBW  : PDI_binop_all_int<0xF6, "psadbw", int_x86_sse2_psad_bw,
3748                                  int_x86_avx2_psad_bw, SSE_INTALU_ITINS_P, 1>;
3749
3750 let Predicates = [HasAVX] in
3751 defm VPMULUDQ : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v2i64, v4i32, VR128,
3752                               memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1, 0>,
3753                               VEX_4V;
3754 let Predicates = [HasAVX2] in
3755 defm VPMULUDQY : PDI_binop_rm2<0xF4, "vpmuludq", X86pmuludq, v4i64, v8i32,
3756                                VR256, memopv4i64, i256mem,
3757                                SSE_INTMUL_ITINS_P, 1, 0>, VEX_4V, VEX_L;
3758 let Constraints = "$src1 = $dst" in
3759 defm PMULUDQ : PDI_binop_rm2<0xF4, "pmuludq", X86pmuludq, v2i64, v4i32, VR128,
3760                              memopv2i64, i128mem, SSE_INTMUL_ITINS_P, 1>;
3761
3762 //===---------------------------------------------------------------------===//
3763 // SSE2 - Packed Integer Logical Instructions
3764 //===---------------------------------------------------------------------===//
3765
3766 let Predicates = [HasAVX] in {
3767 defm VPSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3768                             VR128, v8i16, v8i16, bc_v8i16,
3769                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3770 defm VPSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3771                             VR128, v4i32, v4i32, bc_v4i32,
3772                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3773 defm VPSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3774                             VR128, v2i64, v2i64, bc_v2i64,
3775                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3776
3777 defm VPSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3778                             VR128, v8i16, v8i16, bc_v8i16,
3779                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3780 defm VPSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3781                             VR128, v4i32, v4i32, bc_v4i32,
3782                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3783 defm VPSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3784                             VR128, v2i64, v2i64, bc_v2i64,
3785                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3786
3787 defm VPSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3788                             VR128, v8i16, v8i16, bc_v8i16,
3789                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3790 defm VPSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3791                             VR128, v4i32, v4i32, bc_v4i32,
3792                             SSE_INTSHIFT_ITINS_P, 0>, VEX_4V;
3793
3794 let ExeDomain = SSEPackedInt in {
3795   // 128-bit logical shifts.
3796   def VPSLLDQri : PDIi8<0x73, MRM7r,
3797                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3798                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3799                     [(set VR128:$dst,
3800                       (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>,
3801                     VEX_4V;
3802   def VPSRLDQri : PDIi8<0x73, MRM3r,
3803                     (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3804                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3805                     [(set VR128:$dst,
3806                       (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>,
3807                     VEX_4V;
3808   // PSRADQri doesn't exist in SSE[1-3].
3809 }
3810 } // Predicates = [HasAVX]
3811
3812 let Predicates = [HasAVX2] in {
3813 defm VPSLLWY : PDI_binop_rmi<0xF1, 0x71, MRM6r, "vpsllw", X86vshl, X86vshli,
3814                              VR256, v16i16, v8i16, bc_v8i16,
3815                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3816 defm VPSLLDY : PDI_binop_rmi<0xF2, 0x72, MRM6r, "vpslld", X86vshl, X86vshli,
3817                              VR256, v8i32, v4i32, bc_v4i32,
3818                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3819 defm VPSLLQY : PDI_binop_rmi<0xF3, 0x73, MRM6r, "vpsllq", X86vshl, X86vshli,
3820                              VR256, v4i64, v2i64, bc_v2i64,
3821                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3822
3823 defm VPSRLWY : PDI_binop_rmi<0xD1, 0x71, MRM2r, "vpsrlw", X86vsrl, X86vsrli,
3824                              VR256, v16i16, v8i16, bc_v8i16,
3825                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3826 defm VPSRLDY : PDI_binop_rmi<0xD2, 0x72, MRM2r, "vpsrld", X86vsrl, X86vsrli,
3827                              VR256, v8i32, v4i32, bc_v4i32,
3828                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3829 defm VPSRLQY : PDI_binop_rmi<0xD3, 0x73, MRM2r, "vpsrlq", X86vsrl, X86vsrli,
3830                              VR256, v4i64, v2i64, bc_v2i64,
3831                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3832
3833 defm VPSRAWY : PDI_binop_rmi<0xE1, 0x71, MRM4r, "vpsraw", X86vsra, X86vsrai,
3834                              VR256, v16i16, v8i16, bc_v8i16,
3835                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3836 defm VPSRADY : PDI_binop_rmi<0xE2, 0x72, MRM4r, "vpsrad", X86vsra, X86vsrai,
3837                              VR256, v8i32, v4i32, bc_v4i32,
3838                              SSE_INTSHIFT_ITINS_P, 0>, VEX_4V, VEX_L;
3839
3840 let ExeDomain = SSEPackedInt in {
3841   // 256-bit logical shifts.
3842   def VPSLLDQYri : PDIi8<0x73, MRM7r,
3843                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3844                     "vpslldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3845                     [(set VR256:$dst,
3846                       (int_x86_avx2_psll_dq_bs VR256:$src1, imm:$src2))]>,
3847                     VEX_4V, VEX_L;
3848   def VPSRLDQYri : PDIi8<0x73, MRM3r,
3849                     (outs VR256:$dst), (ins VR256:$src1, i32i8imm:$src2),
3850                     "vpsrldq\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3851                     [(set VR256:$dst,
3852                       (int_x86_avx2_psrl_dq_bs VR256:$src1, imm:$src2))]>,
3853                     VEX_4V, VEX_L;
3854   // PSRADQYri doesn't exist in SSE[1-3].
3855 }
3856 } // Predicates = [HasAVX2]
3857
3858 let Constraints = "$src1 = $dst" in {
3859 defm PSLLW : PDI_binop_rmi<0xF1, 0x71, MRM6r, "psllw", X86vshl, X86vshli,
3860                            VR128, v8i16, v8i16, bc_v8i16,
3861                            SSE_INTSHIFT_ITINS_P>;
3862 defm PSLLD : PDI_binop_rmi<0xF2, 0x72, MRM6r, "pslld", X86vshl, X86vshli,
3863                            VR128, v4i32, v4i32, bc_v4i32,
3864                            SSE_INTSHIFT_ITINS_P>;
3865 defm PSLLQ : PDI_binop_rmi<0xF3, 0x73, MRM6r, "psllq", X86vshl, X86vshli,
3866                            VR128, v2i64, v2i64, bc_v2i64,
3867                            SSE_INTSHIFT_ITINS_P>;
3868
3869 defm PSRLW : PDI_binop_rmi<0xD1, 0x71, MRM2r, "psrlw", X86vsrl, X86vsrli,
3870                            VR128, v8i16, v8i16, bc_v8i16,
3871                            SSE_INTSHIFT_ITINS_P>;
3872 defm PSRLD : PDI_binop_rmi<0xD2, 0x72, MRM2r, "psrld", X86vsrl, X86vsrli,
3873                            VR128, v4i32, v4i32, bc_v4i32,
3874                            SSE_INTSHIFT_ITINS_P>;
3875 defm PSRLQ : PDI_binop_rmi<0xD3, 0x73, MRM2r, "psrlq", X86vsrl, X86vsrli,
3876                            VR128, v2i64, v2i64, bc_v2i64,
3877                            SSE_INTSHIFT_ITINS_P>;
3878
3879 defm PSRAW : PDI_binop_rmi<0xE1, 0x71, MRM4r, "psraw", X86vsra, X86vsrai,
3880                            VR128, v8i16, v8i16, bc_v8i16,
3881                            SSE_INTSHIFT_ITINS_P>;
3882 defm PSRAD : PDI_binop_rmi<0xE2, 0x72, MRM4r, "psrad", X86vsra, X86vsrai,
3883                            VR128, v4i32, v4i32, bc_v4i32,
3884                            SSE_INTSHIFT_ITINS_P>;
3885
3886 let ExeDomain = SSEPackedInt in {
3887   // 128-bit logical shifts.
3888   def PSLLDQri : PDIi8<0x73, MRM7r,
3889                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3890                        "pslldq\t{$src2, $dst|$dst, $src2}",
3891                        [(set VR128:$dst,
3892                          (int_x86_sse2_psll_dq_bs VR128:$src1, imm:$src2))]>;
3893   def PSRLDQri : PDIi8<0x73, MRM3r,
3894                        (outs VR128:$dst), (ins VR128:$src1, i32i8imm:$src2),
3895                        "psrldq\t{$src2, $dst|$dst, $src2}",
3896                        [(set VR128:$dst,
3897                          (int_x86_sse2_psrl_dq_bs VR128:$src1, imm:$src2))]>;
3898   // PSRADQri doesn't exist in SSE[1-3].
3899 }
3900 } // Constraints = "$src1 = $dst"
3901
3902 let Predicates = [HasAVX] in {
3903   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3904             (VPSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3905   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3906             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3907   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3908             (VPSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3909
3910   // Shift up / down and insert zero's.
3911   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3912             (VPSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3913   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3914             (VPSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3915 }
3916
3917 let Predicates = [HasAVX2] in {
3918   def : Pat<(int_x86_avx2_psll_dq VR256:$src1, imm:$src2),
3919             (VPSLLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3920   def : Pat<(int_x86_avx2_psrl_dq VR256:$src1, imm:$src2),
3921             (VPSRLDQYri VR256:$src1, (BYTE_imm imm:$src2))>;
3922 }
3923
3924 let Predicates = [UseSSE2] in {
3925   def : Pat<(int_x86_sse2_psll_dq VR128:$src1, imm:$src2),
3926             (PSLLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3927   def : Pat<(int_x86_sse2_psrl_dq VR128:$src1, imm:$src2),
3928             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3929   def : Pat<(v2f64 (X86fsrl VR128:$src1, i32immSExt8:$src2)),
3930             (PSRLDQri VR128:$src1, (BYTE_imm imm:$src2))>;
3931
3932   // Shift up / down and insert zero's.
3933   def : Pat<(v2i64 (X86vshldq VR128:$src, (i8 imm:$amt))),
3934             (PSLLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3935   def : Pat<(v2i64 (X86vshrdq VR128:$src, (i8 imm:$amt))),
3936             (PSRLDQri VR128:$src, (BYTE_imm imm:$amt))>;
3937 }
3938
3939 //===---------------------------------------------------------------------===//
3940 // SSE2 - Packed Integer Comparison Instructions
3941 //===---------------------------------------------------------------------===//
3942
3943 defm PCMPEQB : PDI_binop_all<0x74, "pcmpeqb", X86pcmpeq, v16i8, v32i8,
3944                              SSE_INTALU_ITINS_P, 1>;
3945 defm PCMPEQW : PDI_binop_all<0x75, "pcmpeqw", X86pcmpeq, v8i16, v16i16,
3946                              SSE_INTALU_ITINS_P, 1>;
3947 defm PCMPEQD : PDI_binop_all<0x76, "pcmpeqd", X86pcmpeq, v4i32, v8i32,
3948                              SSE_INTALU_ITINS_P, 1>;
3949 defm PCMPGTB : PDI_binop_all<0x64, "pcmpgtb", X86pcmpgt, v16i8, v32i8,
3950                              SSE_INTALU_ITINS_P, 0>;
3951 defm PCMPGTW : PDI_binop_all<0x65, "pcmpgtw", X86pcmpgt, v8i16, v16i16,
3952                              SSE_INTALU_ITINS_P, 0>;
3953 defm PCMPGTD : PDI_binop_all<0x66, "pcmpgtd", X86pcmpgt, v4i32, v8i32,
3954                              SSE_INTALU_ITINS_P, 0>;
3955
3956 //===---------------------------------------------------------------------===//
3957 // SSE2 - Packed Integer Pack Instructions
3958 //===---------------------------------------------------------------------===//
3959
3960 defm PACKSSWB : PDI_binop_all_int<0x63, "packsswb", int_x86_sse2_packsswb_128,
3961                                   int_x86_avx2_packsswb, SSE_INTALU_ITINS_P, 0>;
3962 defm PACKSSDW : PDI_binop_all_int<0x6B, "packssdw", int_x86_sse2_packssdw_128,
3963                                   int_x86_avx2_packssdw, SSE_INTALU_ITINS_P, 0>;
3964 defm PACKUSWB : PDI_binop_all_int<0x67, "packuswb", int_x86_sse2_packuswb_128,
3965                                   int_x86_avx2_packuswb, SSE_INTALU_ITINS_P, 0>;
3966
3967 //===---------------------------------------------------------------------===//
3968 // SSE2 - Packed Integer Shuffle Instructions
3969 //===---------------------------------------------------------------------===//
3970
3971 let ExeDomain = SSEPackedInt in {
3972 multiclass sse2_pshuffle<string OpcodeStr, ValueType vt, SDNode OpNode> {
3973 def ri : Ii8<0x70, MRMSrcReg,
3974              (outs VR128:$dst), (ins VR128:$src1, i8imm:$src2),
3975              !strconcat(OpcodeStr,
3976                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3977               [(set VR128:$dst, (vt (OpNode VR128:$src1, (i8 imm:$src2))))],
3978               IIC_SSE_PSHUF>;
3979 def mi : Ii8<0x70, MRMSrcMem,
3980              (outs VR128:$dst), (ins i128mem:$src1, i8imm:$src2),
3981              !strconcat(OpcodeStr,
3982                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3983               [(set VR128:$dst,
3984                 (vt (OpNode (bitconvert (memopv2i64 addr:$src1)),
3985                              (i8 imm:$src2))))],
3986                              IIC_SSE_PSHUF>;
3987 }
3988
3989 multiclass sse2_pshuffle_y<string OpcodeStr, ValueType vt, SDNode OpNode> {
3990 def Yri : Ii8<0x70, MRMSrcReg,
3991               (outs VR256:$dst), (ins VR256:$src1, i8imm:$src2),
3992               !strconcat(OpcodeStr,
3993                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3994               [(set VR256:$dst, (vt (OpNode VR256:$src1, (i8 imm:$src2))))]>;
3995 def Ymi : Ii8<0x70, MRMSrcMem,
3996               (outs VR256:$dst), (ins i256mem:$src1, i8imm:$src2),
3997               !strconcat(OpcodeStr,
3998                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3999               [(set VR256:$dst,
4000                 (vt (OpNode (bitconvert (memopv4i64 addr:$src1)),
4001                              (i8 imm:$src2))))]>;
4002 }
4003 } // ExeDomain = SSEPackedInt
4004
4005 let Predicates = [HasAVX] in {
4006  let AddedComplexity = 5 in
4007   defm VPSHUFD : sse2_pshuffle<"vpshufd", v4i32, X86PShufd>, TB, OpSize, VEX;
4008
4009  // SSE2 with ImmT == Imm8 and XS prefix.
4010   defm VPSHUFHW : sse2_pshuffle<"vpshufhw", v8i16, X86PShufhw>, XS, VEX;
4011
4012  // SSE2 with ImmT == Imm8 and XD prefix.
4013   defm VPSHUFLW : sse2_pshuffle<"vpshuflw", v8i16, X86PShuflw>, XD, VEX;
4014
4015  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4016            (VPSHUFDmi addr:$src1, imm:$imm)>;
4017  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4018            (VPSHUFDri VR128:$src1, imm:$imm)>;
4019 }
4020
4021 let Predicates = [HasAVX2] in {
4022   defm VPSHUFD : sse2_pshuffle_y<"vpshufd", v8i32, X86PShufd>,
4023                                 TB, OpSize, VEX,VEX_L;
4024   defm VPSHUFHW : sse2_pshuffle_y<"vpshufhw", v16i16, X86PShufhw>,
4025                                   XS, VEX, VEX_L;
4026   defm VPSHUFLW : sse2_pshuffle_y<"vpshuflw", v16i16, X86PShuflw>,
4027                                   XD, VEX, VEX_L;
4028 }
4029
4030 let Predicates = [UseSSE2] in {
4031  let AddedComplexity = 5 in
4032   defm PSHUFD : sse2_pshuffle<"pshufd", v4i32, X86PShufd>, TB, OpSize;
4033
4034  // SSE2 with ImmT == Imm8 and XS prefix.
4035   defm PSHUFHW : sse2_pshuffle<"pshufhw", v8i16, X86PShufhw>, XS;
4036
4037  // SSE2 with ImmT == Imm8 and XD prefix.
4038   defm PSHUFLW : sse2_pshuffle<"pshuflw", v8i16, X86PShuflw>, XD;
4039
4040  def : Pat<(v4f32 (X86PShufd (memopv4f32 addr:$src1), (i8 imm:$imm))),
4041            (PSHUFDmi addr:$src1, imm:$imm)>;
4042  def : Pat<(v4f32 (X86PShufd VR128:$src1, (i8 imm:$imm))),
4043            (PSHUFDri VR128:$src1, imm:$imm)>;
4044 }
4045
4046 //===---------------------------------------------------------------------===//
4047 // SSE2 - Packed Integer Unpack Instructions
4048 //===---------------------------------------------------------------------===//
4049
4050 let ExeDomain = SSEPackedInt in {
4051 multiclass sse2_unpack<bits<8> opc, string OpcodeStr, ValueType vt,
4052                        SDNode OpNode, PatFrag bc_frag, bit Is2Addr = 1> {
4053   def rr : PDI<opc, MRMSrcReg,
4054       (outs VR128:$dst), (ins VR128:$src1, VR128:$src2),
4055       !if(Is2Addr,
4056           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4057           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4058       [(set VR128:$dst, (vt (OpNode VR128:$src1, VR128:$src2)))],
4059       IIC_SSE_UNPCK>;
4060   def rm : PDI<opc, MRMSrcMem,
4061       (outs VR128:$dst), (ins VR128:$src1, i128mem:$src2),
4062       !if(Is2Addr,
4063           !strconcat(OpcodeStr,"\t{$src2, $dst|$dst, $src2}"),
4064           !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4065       [(set VR128:$dst, (OpNode VR128:$src1,
4066                                   (bc_frag (memopv2i64
4067                                                addr:$src2))))],
4068                                                IIC_SSE_UNPCK>;
4069 }
4070
4071 multiclass sse2_unpack_y<bits<8> opc, string OpcodeStr, ValueType vt,
4072                          SDNode OpNode, PatFrag bc_frag> {
4073   def Yrr : PDI<opc, MRMSrcReg,
4074       (outs VR256:$dst), (ins VR256:$src1, VR256:$src2),
4075       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4076       [(set VR256:$dst, (vt (OpNode VR256:$src1, VR256:$src2)))]>;
4077   def Yrm : PDI<opc, MRMSrcMem,
4078       (outs VR256:$dst), (ins VR256:$src1, i256mem:$src2),
4079       !strconcat(OpcodeStr,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4080       [(set VR256:$dst, (OpNode VR256:$src1,
4081                                   (bc_frag (memopv4i64 addr:$src2))))]>;
4082 }
4083
4084 let Predicates = [HasAVX] in {
4085   defm VPUNPCKLBW  : sse2_unpack<0x60, "vpunpcklbw", v16i8, X86Unpckl,
4086                                  bc_v16i8, 0>, VEX_4V;
4087   defm VPUNPCKLWD  : sse2_unpack<0x61, "vpunpcklwd", v8i16, X86Unpckl,
4088                                  bc_v8i16, 0>, VEX_4V;
4089   defm VPUNPCKLDQ  : sse2_unpack<0x62, "vpunpckldq", v4i32, X86Unpckl,
4090                                  bc_v4i32, 0>, VEX_4V;
4091   defm VPUNPCKLQDQ : sse2_unpack<0x6C, "vpunpcklqdq", v2i64, X86Unpckl,
4092                                  bc_v2i64, 0>, VEX_4V;
4093
4094   defm VPUNPCKHBW  : sse2_unpack<0x68, "vpunpckhbw", v16i8, X86Unpckh,
4095                                  bc_v16i8, 0>, VEX_4V;
4096   defm VPUNPCKHWD  : sse2_unpack<0x69, "vpunpckhwd", v8i16, X86Unpckh,
4097                                  bc_v8i16, 0>, VEX_4V;
4098   defm VPUNPCKHDQ  : sse2_unpack<0x6A, "vpunpckhdq", v4i32, X86Unpckh,
4099                                  bc_v4i32, 0>, VEX_4V;
4100   defm VPUNPCKHQDQ : sse2_unpack<0x6D, "vpunpckhqdq", v2i64, X86Unpckh,
4101                                  bc_v2i64, 0>, VEX_4V;
4102 }
4103
4104 let Predicates = [HasAVX2] in {
4105   defm VPUNPCKLBW  : sse2_unpack_y<0x60, "vpunpcklbw", v32i8, X86Unpckl,
4106                                    bc_v32i8>, VEX_4V, VEX_L;
4107   defm VPUNPCKLWD  : sse2_unpack_y<0x61, "vpunpcklwd", v16i16, X86Unpckl,
4108                                    bc_v16i16>, VEX_4V, VEX_L;
4109   defm VPUNPCKLDQ  : sse2_unpack_y<0x62, "vpunpckldq", v8i32, X86Unpckl,
4110                                    bc_v8i32>, VEX_4V, VEX_L;
4111   defm VPUNPCKLQDQ : sse2_unpack_y<0x6C, "vpunpcklqdq", v4i64, X86Unpckl,
4112                                    bc_v4i64>, VEX_4V, VEX_L;
4113
4114   defm VPUNPCKHBW  : sse2_unpack_y<0x68, "vpunpckhbw", v32i8, X86Unpckh,
4115                                    bc_v32i8>, VEX_4V, VEX_L;
4116   defm VPUNPCKHWD  : sse2_unpack_y<0x69, "vpunpckhwd", v16i16, X86Unpckh,
4117                                    bc_v16i16>, VEX_4V, VEX_L;
4118   defm VPUNPCKHDQ  : sse2_unpack_y<0x6A, "vpunpckhdq", v8i32, X86Unpckh,
4119                                    bc_v8i32>, VEX_4V, VEX_L;
4120   defm VPUNPCKHQDQ : sse2_unpack_y<0x6D, "vpunpckhqdq", v4i64, X86Unpckh,
4121                                    bc_v4i64>, VEX_4V, VEX_L;
4122 }
4123
4124 let Constraints = "$src1 = $dst" in {
4125   defm PUNPCKLBW  : sse2_unpack<0x60, "punpcklbw", v16i8, X86Unpckl,
4126                                 bc_v16i8>;
4127   defm PUNPCKLWD  : sse2_unpack<0x61, "punpcklwd", v8i16, X86Unpckl,
4128                                 bc_v8i16>;
4129   defm PUNPCKLDQ  : sse2_unpack<0x62, "punpckldq", v4i32, X86Unpckl,
4130                                 bc_v4i32>;
4131   defm PUNPCKLQDQ : sse2_unpack<0x6C, "punpcklqdq", v2i64, X86Unpckl,
4132                                 bc_v2i64>;
4133
4134   defm PUNPCKHBW  : sse2_unpack<0x68, "punpckhbw", v16i8, X86Unpckh,
4135                                 bc_v16i8>;
4136   defm PUNPCKHWD  : sse2_unpack<0x69, "punpckhwd", v8i16, X86Unpckh,
4137                                 bc_v8i16>;
4138   defm PUNPCKHDQ  : sse2_unpack<0x6A, "punpckhdq", v4i32, X86Unpckh,
4139                                 bc_v4i32>;
4140   defm PUNPCKHQDQ : sse2_unpack<0x6D, "punpckhqdq", v2i64, X86Unpckh,
4141                                 bc_v2i64>;
4142 }
4143 } // ExeDomain = SSEPackedInt
4144
4145 //===---------------------------------------------------------------------===//
4146 // SSE2 - Packed Integer Extract and Insert
4147 //===---------------------------------------------------------------------===//
4148
4149 let ExeDomain = SSEPackedInt in {
4150 multiclass sse2_pinsrw<bit Is2Addr = 1> {
4151   def rri : Ii8<0xC4, MRMSrcReg,
4152        (outs VR128:$dst), (ins VR128:$src1,
4153         GR32:$src2, i32i8imm:$src3),
4154        !if(Is2Addr,
4155            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4156            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4157        [(set VR128:$dst,
4158          (X86pinsrw VR128:$src1, GR32:$src2, imm:$src3))], IIC_SSE_PINSRW>;
4159   def rmi : Ii8<0xC4, MRMSrcMem,
4160                        (outs VR128:$dst), (ins VR128:$src1,
4161                         i16mem:$src2, i32i8imm:$src3),
4162        !if(Is2Addr,
4163            "pinsrw\t{$src3, $src2, $dst|$dst, $src2, $src3}",
4164            "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
4165        [(set VR128:$dst,
4166          (X86pinsrw VR128:$src1, (extloadi16 addr:$src2),
4167                     imm:$src3))], IIC_SSE_PINSRW>;
4168 }
4169
4170 // Extract
4171 let Predicates = [HasAVX] in
4172 def VPEXTRWri : Ii8<0xC5, MRMSrcReg,
4173                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4174                     "vpextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4175                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4176                                                 imm:$src2))]>, TB, OpSize, VEX;
4177 def PEXTRWri : PDIi8<0xC5, MRMSrcReg,
4178                     (outs GR32:$dst), (ins VR128:$src1, i32i8imm:$src2),
4179                     "pextrw\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4180                     [(set GR32:$dst, (X86pextrw (v8i16 VR128:$src1),
4181                                                 imm:$src2))], IIC_SSE_PEXTRW>;
4182
4183 // Insert
4184 let Predicates = [HasAVX] in {
4185   defm VPINSRW : sse2_pinsrw<0>, TB, OpSize, VEX_4V;
4186   def  VPINSRWrr64i : Ii8<0xC4, MRMSrcReg, (outs VR128:$dst),
4187        (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
4188        "vpinsrw\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
4189        []>, TB, OpSize, VEX_4V;
4190 }
4191
4192 let Constraints = "$src1 = $dst" in
4193   defm PINSRW : sse2_pinsrw, TB, OpSize, Requires<[UseSSE2]>;
4194
4195 } // ExeDomain = SSEPackedInt
4196
4197 //===---------------------------------------------------------------------===//
4198 // SSE2 - Packed Mask Creation
4199 //===---------------------------------------------------------------------===//
4200
4201 let ExeDomain = SSEPackedInt in {
4202
4203 def VPMOVMSKBrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4204            "pmovmskb\t{$src, $dst|$dst, $src}",
4205            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4206            IIC_SSE_MOVMSK>, VEX;
4207 def VPMOVMSKBr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
4208            "pmovmskb\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVMSK>, VEX;
4209
4210 let Predicates = [HasAVX2] in {
4211 def VPMOVMSKBYrr  : VPDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR256:$src),
4212            "pmovmskb\t{$src, $dst|$dst, $src}",
4213            [(set GR32:$dst, (int_x86_avx2_pmovmskb VR256:$src))]>, VEX, VEX_L;
4214 def VPMOVMSKBYr64r : VPDI<0xD7, MRMSrcReg, (outs GR64:$dst), (ins VR256:$src),
4215            "pmovmskb\t{$src, $dst|$dst, $src}", []>, VEX, VEX_L;
4216 }
4217
4218 def PMOVMSKBrr : PDI<0xD7, MRMSrcReg, (outs GR32:$dst), (ins VR128:$src),
4219            "pmovmskb\t{$src, $dst|$dst, $src}",
4220            [(set GR32:$dst, (int_x86_sse2_pmovmskb_128 VR128:$src))],
4221            IIC_SSE_MOVMSK>;
4222
4223 } // ExeDomain = SSEPackedInt
4224
4225 //===---------------------------------------------------------------------===//
4226 // SSE2 - Conditional Store
4227 //===---------------------------------------------------------------------===//
4228
4229 let ExeDomain = SSEPackedInt in {
4230
4231 let Uses = [EDI] in
4232 def VMASKMOVDQU : VPDI<0xF7, MRMSrcReg, (outs),
4233            (ins VR128:$src, VR128:$mask),
4234            "maskmovdqu\t{$mask, $src|$src, $mask}",
4235            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4236            IIC_SSE_MASKMOV>, VEX;
4237 let Uses = [RDI] in
4238 def VMASKMOVDQU64 : VPDI<0xF7, MRMSrcReg, (outs),
4239            (ins VR128:$src, VR128:$mask),
4240            "maskmovdqu\t{$mask, $src|$src, $mask}",
4241            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4242            IIC_SSE_MASKMOV>, VEX;
4243
4244 let Uses = [EDI] in
4245 def MASKMOVDQU : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4246            "maskmovdqu\t{$mask, $src|$src, $mask}",
4247            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, EDI)],
4248            IIC_SSE_MASKMOV>;
4249 let Uses = [RDI] in
4250 def MASKMOVDQU64 : PDI<0xF7, MRMSrcReg, (outs), (ins VR128:$src, VR128:$mask),
4251            "maskmovdqu\t{$mask, $src|$src, $mask}",
4252            [(int_x86_sse2_maskmov_dqu VR128:$src, VR128:$mask, RDI)],
4253            IIC_SSE_MASKMOV>;
4254
4255 } // ExeDomain = SSEPackedInt
4256
4257 //===---------------------------------------------------------------------===//
4258 // SSE2 - Move Doubleword
4259 //===---------------------------------------------------------------------===//
4260
4261 //===---------------------------------------------------------------------===//
4262 // Move Int Doubleword to Packed Double Int
4263 //
4264 def VMOVDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4265                       "movd\t{$src, $dst|$dst, $src}",
4266                       [(set VR128:$dst,
4267                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
4268                         VEX;
4269 def VMOVDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4270                       "movd\t{$src, $dst|$dst, $src}",
4271                       [(set VR128:$dst,
4272                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4273                         IIC_SSE_MOVDQ>,
4274                       VEX;
4275 def VMOV64toPQIrr : VRPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4276                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4277                         [(set VR128:$dst,
4278                           (v2i64 (scalar_to_vector GR64:$src)))],
4279                           IIC_SSE_MOVDQ>, VEX;
4280 def VMOV64toSDrr : VRPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4281                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4282                        [(set FR64:$dst, (bitconvert GR64:$src))],
4283                        IIC_SSE_MOVDQ>, VEX;
4284
4285 def MOVDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4286                       "movd\t{$src, $dst|$dst, $src}",
4287                       [(set VR128:$dst,
4288                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>;
4289 def MOVDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4290                       "movd\t{$src, $dst|$dst, $src}",
4291                       [(set VR128:$dst,
4292                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
4293                         IIC_SSE_MOVDQ>;
4294 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4295                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4296                         [(set VR128:$dst,
4297                           (v2i64 (scalar_to_vector GR64:$src)))],
4298                           IIC_SSE_MOVDQ>;
4299 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
4300                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4301                        [(set FR64:$dst, (bitconvert GR64:$src))],
4302                        IIC_SSE_MOVDQ>;
4303
4304 //===---------------------------------------------------------------------===//
4305 // Move Int Doubleword to Single Scalar
4306 //
4307 def VMOVDI2SSrr  : VPDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4308                       "movd\t{$src, $dst|$dst, $src}",
4309                       [(set FR32:$dst, (bitconvert GR32:$src))],
4310                       IIC_SSE_MOVDQ>, VEX;
4311
4312 def VMOVDI2SSrm  : VPDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4313                       "movd\t{$src, $dst|$dst, $src}",
4314                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4315                       IIC_SSE_MOVDQ>,
4316                       VEX;
4317 def MOVDI2SSrr  : PDI<0x6E, MRMSrcReg, (outs FR32:$dst), (ins GR32:$src),
4318                       "movd\t{$src, $dst|$dst, $src}",
4319                       [(set FR32:$dst, (bitconvert GR32:$src))],
4320                       IIC_SSE_MOVDQ>;
4321
4322 def MOVDI2SSrm  : PDI<0x6E, MRMSrcMem, (outs FR32:$dst), (ins i32mem:$src),
4323                       "movd\t{$src, $dst|$dst, $src}",
4324                       [(set FR32:$dst, (bitconvert (loadi32 addr:$src)))],
4325                       IIC_SSE_MOVDQ>;
4326
4327 //===---------------------------------------------------------------------===//
4328 // Move Packed Doubleword Int to Packed Double Int
4329 //
4330 def VMOVPDI2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4331                        "movd\t{$src, $dst|$dst, $src}",
4332                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4333                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>, VEX;
4334 def VMOVPDI2DImr  : VPDI<0x7E, MRMDestMem, (outs),
4335                        (ins i32mem:$dst, VR128:$src),
4336                        "movd\t{$src, $dst|$dst, $src}",
4337                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4338                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
4339                                      VEX;
4340 def MOVPDI2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128:$src),
4341                        "movd\t{$src, $dst|$dst, $src}",
4342                        [(set GR32:$dst, (vector_extract (v4i32 VR128:$src),
4343                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>;
4344 def MOVPDI2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, VR128:$src),
4345                        "movd\t{$src, $dst|$dst, $src}",
4346                        [(store (i32 (vector_extract (v4i32 VR128:$src),
4347                                      (iPTR 0))), addr:$dst)],
4348                                      IIC_SSE_MOVDQ>;
4349
4350 //===---------------------------------------------------------------------===//
4351 // Move Packed Doubleword Int first element to Doubleword Int
4352 //
4353 def VMOVPQIto64rr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4354                           "vmov{d|q}\t{$src, $dst|$dst, $src}",
4355                           [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4356                                                            (iPTR 0)))],
4357                                                            IIC_SSE_MOVD_ToGP>,
4358                       TB, OpSize, VEX, VEX_W, Requires<[HasAVX, In64BitMode]>;
4359
4360 def MOVPQIto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4361                         "mov{d|q}\t{$src, $dst|$dst, $src}",
4362                         [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
4363                                                          (iPTR 0)))],
4364                                                          IIC_SSE_MOVD_ToGP>;
4365
4366 //===---------------------------------------------------------------------===//
4367 // Bitcast FR64 <-> GR64
4368 //
4369 let Predicates = [HasAVX] in
4370 def VMOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4371                         "vmovq\t{$src, $dst|$dst, $src}",
4372                         [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>,
4373                         VEX;
4374 def VMOVSDto64rr : VRPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4375                          "mov{d|q}\t{$src, $dst|$dst, $src}",
4376                          [(set GR64:$dst, (bitconvert FR64:$src))],
4377                          IIC_SSE_MOVDQ>, VEX;
4378 def VMOVSDto64mr : VRPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4379                          "movq\t{$src, $dst|$dst, $src}",
4380                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4381                          IIC_SSE_MOVDQ>, VEX;
4382
4383 def MOV64toSDrm : S2SI<0x7E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
4384                        "movq\t{$src, $dst|$dst, $src}",
4385                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))],
4386                        IIC_SSE_MOVDQ>;
4387 def MOVSDto64rr : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
4388                        "mov{d|q}\t{$src, $dst|$dst, $src}",
4389                        [(set GR64:$dst, (bitconvert FR64:$src))],
4390                        IIC_SSE_MOVD_ToGP>;
4391 def MOVSDto64mr : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
4392                        "movq\t{$src, $dst|$dst, $src}",
4393                        [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
4394                        IIC_SSE_MOVDQ>;
4395
4396 //===---------------------------------------------------------------------===//
4397 // Move Scalar Single to Double Int
4398 //
4399 def VMOVSS2DIrr  : VPDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4400                       "movd\t{$src, $dst|$dst, $src}",
4401                       [(set GR32:$dst, (bitconvert FR32:$src))],
4402                       IIC_SSE_MOVD_ToGP>, VEX;
4403 def VMOVSS2DImr  : VPDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4404                       "movd\t{$src, $dst|$dst, $src}",
4405                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4406                       IIC_SSE_MOVDQ>, VEX;
4407 def MOVSS2DIrr  : PDI<0x7E, MRMDestReg, (outs GR32:$dst), (ins FR32:$src),
4408                       "movd\t{$src, $dst|$dst, $src}",
4409                       [(set GR32:$dst, (bitconvert FR32:$src))],
4410                       IIC_SSE_MOVD_ToGP>;
4411 def MOVSS2DImr  : PDI<0x7E, MRMDestMem, (outs), (ins i32mem:$dst, FR32:$src),
4412                       "movd\t{$src, $dst|$dst, $src}",
4413                       [(store (i32 (bitconvert FR32:$src)), addr:$dst)],
4414                       IIC_SSE_MOVDQ>;
4415
4416 //===---------------------------------------------------------------------===//
4417 // Patterns and instructions to describe movd/movq to XMM register zero-extends
4418 //
4419 let AddedComplexity = 15 in {
4420 def VMOVZDI2PDIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4421                        "movd\t{$src, $dst|$dst, $src}",
4422                        [(set VR128:$dst, (v4i32 (X86vzmovl
4423                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4424                                       IIC_SSE_MOVDQ>, VEX;
4425 def VMOVZQI2PQIrr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4426                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4427                        [(set VR128:$dst, (v2i64 (X86vzmovl
4428                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4429                                       IIC_SSE_MOVDQ>,
4430                                       VEX, VEX_W;
4431 }
4432 let AddedComplexity = 15 in {
4433 def MOVZDI2PDIrr : PDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR32:$src),
4434                        "movd\t{$src, $dst|$dst, $src}",
4435                        [(set VR128:$dst, (v4i32 (X86vzmovl
4436                                       (v4i32 (scalar_to_vector GR32:$src)))))],
4437                                       IIC_SSE_MOVDQ>;
4438 def MOVZQI2PQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4439                        "mov{d|q}\t{$src, $dst|$dst, $src}", // X86-64 only
4440                        [(set VR128:$dst, (v2i64 (X86vzmovl
4441                                       (v2i64 (scalar_to_vector GR64:$src)))))],
4442                                       IIC_SSE_MOVDQ>;
4443 }
4444
4445 let AddedComplexity = 20 in {
4446 def VMOVZDI2PDIrm : VPDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4447                        "movd\t{$src, $dst|$dst, $src}",
4448                        [(set VR128:$dst,
4449                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4450                                                    (loadi32 addr:$src))))))],
4451                                                    IIC_SSE_MOVDQ>, VEX;
4452 def MOVZDI2PDIrm : PDI<0x6E, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
4453                        "movd\t{$src, $dst|$dst, $src}",
4454                        [(set VR128:$dst,
4455                          (v4i32 (X86vzmovl (v4i32 (scalar_to_vector
4456                                                    (loadi32 addr:$src))))))],
4457                                                    IIC_SSE_MOVDQ>;
4458 }
4459
4460 let Predicates = [HasAVX] in {
4461   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
4462   let AddedComplexity = 20 in {
4463     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4464               (VMOVZDI2PDIrm addr:$src)>;
4465     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4466               (VMOVZDI2PDIrm addr:$src)>;
4467   }
4468   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
4469   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
4470                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
4471             (SUBREG_TO_REG (i32 0), (VMOVZDI2PDIrr GR32:$src), sub_xmm)>;
4472   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
4473                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
4474             (SUBREG_TO_REG (i64 0), (VMOVZQI2PQIrr GR64:$src), sub_xmm)>;
4475 }
4476
4477 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4478   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
4479             (MOVZDI2PDIrm addr:$src)>;
4480   def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
4481             (MOVZDI2PDIrm addr:$src)>;
4482 }
4483
4484 // These are the correct encodings of the instructions so that we know how to
4485 // read correct assembly, even though we continue to emit the wrong ones for
4486 // compatibility with Darwin's buggy assembler.
4487 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4488                 (MOV64toPQIrr VR128:$dst, GR64:$src), 0>;
4489 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4490                 (MOV64toSDrr FR64:$dst, GR64:$src), 0>;
4491 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4492                 (MOVPQIto64rr GR64:$dst, VR128:$src), 0>;
4493 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4494                 (MOVSDto64rr GR64:$dst, FR64:$src), 0>;
4495 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4496                 (VMOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4497 def : InstAlias<"movq\t{$src, $dst|$dst, $src}",
4498                 (MOVZQI2PQIrr VR128:$dst, GR64:$src), 0>;
4499
4500 //===---------------------------------------------------------------------===//
4501 // SSE2 - Move Quadword
4502 //===---------------------------------------------------------------------===//
4503
4504 //===---------------------------------------------------------------------===//
4505 // Move Quadword Int to Packed Quadword Int
4506 //
4507 def VMOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4508                     "vmovq\t{$src, $dst|$dst, $src}",
4509                     [(set VR128:$dst,
4510                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>, XS,
4511                     VEX, Requires<[HasAVX]>;
4512 def MOVQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4513                     "movq\t{$src, $dst|$dst, $src}",
4514                     [(set VR128:$dst,
4515                       (v2i64 (scalar_to_vector (loadi64 addr:$src))))],
4516                       IIC_SSE_MOVDQ>, XS,
4517                     Requires<[UseSSE2]>; // SSE2 instruction with XS Prefix
4518
4519 //===---------------------------------------------------------------------===//
4520 // Move Packed Quadword Int to Quadword Int
4521 //
4522 def VMOVPQI2QImr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4523                       "movq\t{$src, $dst|$dst, $src}",
4524                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4525                                     (iPTR 0))), addr:$dst)],
4526                                     IIC_SSE_MOVDQ>, VEX;
4527 def MOVPQI2QImr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4528                       "movq\t{$src, $dst|$dst, $src}",
4529                       [(store (i64 (vector_extract (v2i64 VR128:$src),
4530                                     (iPTR 0))), addr:$dst)],
4531                                     IIC_SSE_MOVDQ>;
4532
4533 //===---------------------------------------------------------------------===//
4534 // Store / copy lower 64-bits of a XMM register.
4535 //
4536 def VMOVLQ128mr : VPDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4537                      "movq\t{$src, $dst|$dst, $src}",
4538                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)]>, VEX;
4539 def MOVLQ128mr : PDI<0xD6, MRMDestMem, (outs), (ins i64mem:$dst, VR128:$src),
4540                      "movq\t{$src, $dst|$dst, $src}",
4541                      [(int_x86_sse2_storel_dq addr:$dst, VR128:$src)],
4542                      IIC_SSE_MOVDQ>;
4543
4544 let AddedComplexity = 20 in
4545 def VMOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4546                      "vmovq\t{$src, $dst|$dst, $src}",
4547                      [(set VR128:$dst,
4548                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4549                                                  (loadi64 addr:$src))))))],
4550                                                  IIC_SSE_MOVDQ>,
4551                      XS, VEX, Requires<[HasAVX]>;
4552
4553 let AddedComplexity = 20 in
4554 def MOVZQI2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
4555                      "movq\t{$src, $dst|$dst, $src}",
4556                      [(set VR128:$dst,
4557                        (v2i64 (X86vzmovl (v2i64 (scalar_to_vector
4558                                                  (loadi64 addr:$src))))))],
4559                                                  IIC_SSE_MOVDQ>,
4560                      XS, Requires<[UseSSE2]>;
4561
4562 let Predicates = [HasAVX], AddedComplexity = 20 in {
4563   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4564             (VMOVZQI2PQIrm addr:$src)>;
4565   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4566             (VMOVZQI2PQIrm addr:$src)>;
4567   def : Pat<(v2i64 (X86vzload addr:$src)),
4568             (VMOVZQI2PQIrm addr:$src)>;
4569 }
4570
4571 let Predicates = [UseSSE2], AddedComplexity = 20 in {
4572   def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4573             (MOVZQI2PQIrm addr:$src)>;
4574   def : Pat<(v2i64 (X86vzmovl (bc_v2i64 (loadv4f32 addr:$src)))),
4575             (MOVZQI2PQIrm addr:$src)>;
4576   def : Pat<(v2i64 (X86vzload addr:$src)), (MOVZQI2PQIrm addr:$src)>;
4577 }
4578
4579 let Predicates = [HasAVX] in {
4580 def : Pat<(v4i64 (alignedX86vzload addr:$src)),
4581           (SUBREG_TO_REG (i32 0), (VMOVAPSrm addr:$src), sub_xmm)>;
4582 def : Pat<(v4i64 (X86vzload addr:$src)),
4583           (SUBREG_TO_REG (i32 0), (VMOVUPSrm addr:$src), sub_xmm)>;
4584 }
4585
4586 //===---------------------------------------------------------------------===//
4587 // Moving from XMM to XMM and clear upper 64 bits. Note, there is a bug in
4588 // IA32 document. movq xmm1, xmm2 does clear the high bits.
4589 //
4590 let AddedComplexity = 15 in
4591 def VMOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4592                         "vmovq\t{$src, $dst|$dst, $src}",
4593                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4594                     IIC_SSE_MOVQ_RR>,
4595                       XS, VEX, Requires<[HasAVX]>;
4596 let AddedComplexity = 15 in
4597 def MOVZPQILo2PQIrr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4598                         "movq\t{$src, $dst|$dst, $src}",
4599                     [(set VR128:$dst, (v2i64 (X86vzmovl (v2i64 VR128:$src))))],
4600                     IIC_SSE_MOVQ_RR>,
4601                       XS, Requires<[UseSSE2]>;
4602
4603 let AddedComplexity = 20 in
4604 def VMOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4605                         "vmovq\t{$src, $dst|$dst, $src}",
4606                     [(set VR128:$dst, (v2i64 (X86vzmovl
4607                                              (loadv2i64 addr:$src))))],
4608                                              IIC_SSE_MOVDQ>,
4609                       XS, VEX, Requires<[HasAVX]>;
4610 let AddedComplexity = 20 in {
4611 def MOVZPQILo2PQIrm : I<0x7E, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4612                         "movq\t{$src, $dst|$dst, $src}",
4613                     [(set VR128:$dst, (v2i64 (X86vzmovl
4614                                              (loadv2i64 addr:$src))))],
4615                                              IIC_SSE_MOVDQ>,
4616                       XS, Requires<[UseSSE2]>;
4617 }
4618
4619 let AddedComplexity = 20 in {
4620   let Predicates = [HasAVX] in {
4621     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4622               (VMOVZPQILo2PQIrm addr:$src)>;
4623     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4624               (VMOVZPQILo2PQIrr VR128:$src)>;
4625   }
4626   let Predicates = [UseSSE2] in {
4627     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
4628               (MOVZPQILo2PQIrm addr:$src)>;
4629     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128:$src))),
4630               (MOVZPQILo2PQIrr VR128:$src)>;
4631   }
4632 }
4633
4634 // Instructions to match in the assembler
4635 def VMOVQs64rr : VPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
4636                       "movq\t{$src, $dst|$dst, $src}", [],
4637                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4638 def VMOVQd64rr : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4639                       "movq\t{$src, $dst|$dst, $src}", [],
4640                       IIC_SSE_MOVDQ>, VEX, VEX_W;
4641 // Recognize "movd" with GR64 destination, but encode as a "movq"
4642 def VMOVQd64rr_alt : VPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
4643                           "movd\t{$src, $dst|$dst, $src}", [],
4644                           IIC_SSE_MOVDQ>, VEX, VEX_W;
4645
4646 // Instructions for the disassembler
4647 // xr = XMM register
4648 // xm = mem64
4649
4650 let Predicates = [HasAVX] in
4651 def VMOVQxrxr: I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4652                  "vmovq\t{$src, $dst|$dst, $src}", []>, VEX, XS;
4653 def MOVQxrxr : I<0x7E, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4654                  "movq\t{$src, $dst|$dst, $src}", [], IIC_SSE_MOVQ_RR>, XS;
4655
4656 //===---------------------------------------------------------------------===//
4657 // SSE3 - Replicate Single FP - MOVSHDUP and MOVSLDUP
4658 //===---------------------------------------------------------------------===//
4659 multiclass sse3_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
4660                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
4661                               X86MemOperand x86memop> {
4662 def rr : S3SI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
4663                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4664                       [(set RC:$dst, (vt (OpNode RC:$src)))],
4665                       IIC_SSE_MOV_LH>;
4666 def rm : S3SI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
4667                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4668                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))],
4669                       IIC_SSE_MOV_LH>;
4670 }
4671
4672 let Predicates = [HasAVX] in {
4673   defm VMOVSHDUP  : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4674                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4675   defm VMOVSLDUP  : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4676                                        v4f32, VR128, memopv4f32, f128mem>, VEX;
4677   defm VMOVSHDUPY : sse3_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
4678                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4679   defm VMOVSLDUPY : sse3_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
4680                                  v8f32, VR256, memopv8f32, f256mem>, VEX, VEX_L;
4681 }
4682 defm MOVSHDUP : sse3_replicate_sfp<0x16, X86Movshdup, "movshdup", v4f32, VR128,
4683                                    memopv4f32, f128mem>;
4684 defm MOVSLDUP : sse3_replicate_sfp<0x12, X86Movsldup, "movsldup", v4f32, VR128,
4685                                    memopv4f32, f128mem>;
4686
4687 let Predicates = [HasAVX] in {
4688   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4689             (VMOVSHDUPrr VR128:$src)>;
4690   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4691             (VMOVSHDUPrm addr:$src)>;
4692   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4693             (VMOVSLDUPrr VR128:$src)>;
4694   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4695             (VMOVSLDUPrm addr:$src)>;
4696   def : Pat<(v8i32 (X86Movshdup VR256:$src)),
4697             (VMOVSHDUPYrr VR256:$src)>;
4698   def : Pat<(v8i32 (X86Movshdup (bc_v8i32 (memopv4i64 addr:$src)))),
4699             (VMOVSHDUPYrm addr:$src)>;
4700   def : Pat<(v8i32 (X86Movsldup VR256:$src)),
4701             (VMOVSLDUPYrr VR256:$src)>;
4702   def : Pat<(v8i32 (X86Movsldup (bc_v8i32 (memopv4i64 addr:$src)))),
4703             (VMOVSLDUPYrm addr:$src)>;
4704 }
4705
4706 let Predicates = [UseSSE3] in {
4707   def : Pat<(v4i32 (X86Movshdup VR128:$src)),
4708             (MOVSHDUPrr VR128:$src)>;
4709   def : Pat<(v4i32 (X86Movshdup (bc_v4i32 (memopv2i64 addr:$src)))),
4710             (MOVSHDUPrm addr:$src)>;
4711   def : Pat<(v4i32 (X86Movsldup VR128:$src)),
4712             (MOVSLDUPrr VR128:$src)>;
4713   def : Pat<(v4i32 (X86Movsldup (bc_v4i32 (memopv2i64 addr:$src)))),
4714             (MOVSLDUPrm addr:$src)>;
4715 }
4716
4717 //===---------------------------------------------------------------------===//
4718 // SSE3 - Replicate Double FP - MOVDDUP
4719 //===---------------------------------------------------------------------===//
4720
4721 multiclass sse3_replicate_dfp<string OpcodeStr> {
4722 let neverHasSideEffects = 1 in
4723 def rr  : S3DI<0x12, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
4724                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4725                     [], IIC_SSE_MOV_LH>;
4726 def rm  : S3DI<0x12, MRMSrcMem, (outs VR128:$dst), (ins f64mem:$src),
4727                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4728                     [(set VR128:$dst,
4729                       (v2f64 (X86Movddup
4730                               (scalar_to_vector (loadf64 addr:$src)))))],
4731                               IIC_SSE_MOV_LH>;
4732 }
4733
4734 // FIXME: Merge with above classe when there're patterns for the ymm version
4735 multiclass sse3_replicate_dfp_y<string OpcodeStr> {
4736 def rr  : S3DI<0x12, MRMSrcReg, (outs VR256:$dst), (ins VR256:$src),
4737                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4738                     [(set VR256:$dst, (v4f64 (X86Movddup VR256:$src)))]>;
4739 def rm  : S3DI<0x12, MRMSrcMem, (outs VR256:$dst), (ins f256mem:$src),
4740                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4741                     [(set VR256:$dst,
4742                       (v4f64 (X86Movddup
4743                               (scalar_to_vector (loadf64 addr:$src)))))]>;
4744 }
4745
4746 let Predicates = [HasAVX] in {
4747   defm VMOVDDUP  : sse3_replicate_dfp<"vmovddup">, VEX;
4748   defm VMOVDDUPY : sse3_replicate_dfp_y<"vmovddup">, VEX, VEX_L;
4749 }
4750
4751 defm MOVDDUP : sse3_replicate_dfp<"movddup">;
4752
4753 let Predicates = [HasAVX] in {
4754   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4755             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4756   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4757             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4758   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4759             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4760   def : Pat<(X86Movddup (bc_v2f64
4761                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4762             (VMOVDDUPrm addr:$src)>, Requires<[HasAVX]>;
4763
4764   // 256-bit version
4765   def : Pat<(X86Movddup (memopv4f64 addr:$src)),
4766             (VMOVDDUPYrm addr:$src)>;
4767   def : Pat<(X86Movddup (memopv4i64 addr:$src)),
4768             (VMOVDDUPYrm addr:$src)>;
4769   def : Pat<(X86Movddup (v4i64 (scalar_to_vector (loadi64 addr:$src)))),
4770             (VMOVDDUPYrm addr:$src)>;
4771   def : Pat<(X86Movddup (v4i64 VR256:$src)),
4772             (VMOVDDUPYrr VR256:$src)>;
4773 }
4774
4775 let Predicates = [UseSSE3] in {
4776   def : Pat<(X86Movddup (memopv2f64 addr:$src)),
4777             (MOVDDUPrm addr:$src)>;
4778   def : Pat<(X86Movddup (bc_v2f64 (memopv4f32 addr:$src))),
4779             (MOVDDUPrm addr:$src)>;
4780   def : Pat<(X86Movddup (bc_v2f64 (memopv2i64 addr:$src))),
4781             (MOVDDUPrm addr:$src)>;
4782   def : Pat<(X86Movddup (bc_v2f64
4783                              (v2i64 (scalar_to_vector (loadi64 addr:$src))))),
4784             (MOVDDUPrm addr:$src)>;
4785 }
4786
4787 //===---------------------------------------------------------------------===//
4788 // SSE3 - Move Unaligned Integer
4789 //===---------------------------------------------------------------------===//
4790
4791 let Predicates = [HasAVX] in {
4792   def VLDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4793                    "vlddqu\t{$src, $dst|$dst, $src}",
4794                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))]>, VEX;
4795   def VLDDQUYrm : S3DI<0xF0, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
4796                    "vlddqu\t{$src, $dst|$dst, $src}",
4797                    [(set VR256:$dst, (int_x86_avx_ldu_dq_256 addr:$src))]>,
4798                    VEX, VEX_L;
4799 }
4800 def LDDQUrm : S3DI<0xF0, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
4801                    "lddqu\t{$src, $dst|$dst, $src}",
4802                    [(set VR128:$dst, (int_x86_sse3_ldu_dq addr:$src))],
4803                    IIC_SSE_LDDQU>;
4804
4805 //===---------------------------------------------------------------------===//
4806 // SSE3 - Arithmetic
4807 //===---------------------------------------------------------------------===//
4808
4809 multiclass sse3_addsub<Intrinsic Int, string OpcodeStr, RegisterClass RC,
4810                        X86MemOperand x86memop, OpndItins itins,
4811                        bit Is2Addr = 1> {
4812   def rr : I<0xD0, MRMSrcReg,
4813        (outs RC:$dst), (ins RC:$src1, RC:$src2),
4814        !if(Is2Addr,
4815            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4816            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4817        [(set RC:$dst, (Int RC:$src1, RC:$src2))], itins.rr>;
4818   def rm : I<0xD0, MRMSrcMem,
4819        (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4820        !if(Is2Addr,
4821            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4822            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4823        [(set RC:$dst, (Int RC:$src1, (memop addr:$src2)))], itins.rr>;
4824 }
4825
4826 let Predicates = [HasAVX] in {
4827   let ExeDomain = SSEPackedSingle in {
4828     defm VADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "vaddsubps", VR128,
4829                                  f128mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V;
4830     defm VADDSUBPSY : sse3_addsub<int_x86_avx_addsub_ps_256, "vaddsubps", VR256,
4831                                f256mem, SSE_ALU_F32P, 0>, TB, XD, VEX_4V, VEX_L;
4832   }
4833   let ExeDomain = SSEPackedDouble in {
4834     defm VADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "vaddsubpd", VR128,
4835                                  f128mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V;
4836     defm VADDSUBPDY : sse3_addsub<int_x86_avx_addsub_pd_256, "vaddsubpd", VR256,
4837                            f256mem, SSE_ALU_F64P, 0>, TB, OpSize, VEX_4V, VEX_L;
4838   }
4839 }
4840 let Constraints = "$src1 = $dst", Predicates = [UseSSE3] in {
4841   let ExeDomain = SSEPackedSingle in
4842   defm ADDSUBPS : sse3_addsub<int_x86_sse3_addsub_ps, "addsubps", VR128,
4843                               f128mem, SSE_ALU_F32P>, TB, XD;
4844   let ExeDomain = SSEPackedDouble in
4845   defm ADDSUBPD : sse3_addsub<int_x86_sse3_addsub_pd, "addsubpd", VR128,
4846                               f128mem, SSE_ALU_F64P>, TB, OpSize;
4847 }
4848
4849 //===---------------------------------------------------------------------===//
4850 // SSE3 Instructions
4851 //===---------------------------------------------------------------------===//
4852
4853 // Horizontal ops
4854 multiclass S3D_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4855                    X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4856   def rr : S3DI<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4857        !if(Is2Addr,
4858          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4859          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4860       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4861
4862   def rm : S3DI<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4863        !if(Is2Addr,
4864          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4865          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4866       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4867         IIC_SSE_HADDSUB_RM>;
4868 }
4869 multiclass S3_Int<bits<8> o, string OpcodeStr, ValueType vt, RegisterClass RC,
4870                   X86MemOperand x86memop, SDNode OpNode, bit Is2Addr = 1> {
4871   def rr : S3I<o, MRMSrcReg, (outs RC:$dst), (ins RC:$src1, RC:$src2),
4872        !if(Is2Addr,
4873          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4874          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4875       [(set RC:$dst, (vt (OpNode RC:$src1, RC:$src2)))], IIC_SSE_HADDSUB_RR>;
4876
4877   def rm : S3I<o, MRMSrcMem, (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
4878        !if(Is2Addr,
4879          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
4880          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
4881       [(set RC:$dst, (vt (OpNode RC:$src1, (memop addr:$src2))))],
4882         IIC_SSE_HADDSUB_RM>;
4883 }
4884
4885 let Predicates = [HasAVX] in {
4886   let ExeDomain = SSEPackedSingle in {
4887     defm VHADDPS  : S3D_Int<0x7C, "vhaddps", v4f32, VR128, f128mem,
4888                             X86fhadd, 0>, VEX_4V;
4889     defm VHSUBPS  : S3D_Int<0x7D, "vhsubps", v4f32, VR128, f128mem,
4890                             X86fhsub, 0>, VEX_4V;
4891     defm VHADDPSY : S3D_Int<0x7C, "vhaddps", v8f32, VR256, f256mem,
4892                             X86fhadd, 0>, VEX_4V, VEX_L;
4893     defm VHSUBPSY : S3D_Int<0x7D, "vhsubps", v8f32, VR256, f256mem,
4894                             X86fhsub, 0>, VEX_4V, VEX_L;
4895   }
4896   let ExeDomain = SSEPackedDouble in {
4897     defm VHADDPD  : S3_Int <0x7C, "vhaddpd", v2f64, VR128, f128mem,
4898                             X86fhadd, 0>, VEX_4V;
4899     defm VHSUBPD  : S3_Int <0x7D, "vhsubpd", v2f64, VR128, f128mem,
4900                             X86fhsub, 0>, VEX_4V;
4901     defm VHADDPDY : S3_Int <0x7C, "vhaddpd", v4f64, VR256, f256mem,
4902                             X86fhadd, 0>, VEX_4V, VEX_L;
4903     defm VHSUBPDY : S3_Int <0x7D, "vhsubpd", v4f64, VR256, f256mem,
4904                             X86fhsub, 0>, VEX_4V, VEX_L;
4905   }
4906 }
4907
4908 let Constraints = "$src1 = $dst" in {
4909   let ExeDomain = SSEPackedSingle in {
4910     defm HADDPS : S3D_Int<0x7C, "haddps", v4f32, VR128, f128mem, X86fhadd>;
4911     defm HSUBPS : S3D_Int<0x7D, "hsubps", v4f32, VR128, f128mem, X86fhsub>;
4912   }
4913   let ExeDomain = SSEPackedDouble in {
4914     defm HADDPD : S3_Int<0x7C, "haddpd", v2f64, VR128, f128mem, X86fhadd>;
4915     defm HSUBPD : S3_Int<0x7D, "hsubpd", v2f64, VR128, f128mem, X86fhsub>;
4916   }
4917 }
4918
4919 //===---------------------------------------------------------------------===//
4920 // SSSE3 - Packed Absolute Instructions
4921 //===---------------------------------------------------------------------===//
4922
4923
4924 /// SS3I_unop_rm_int - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4925 multiclass SS3I_unop_rm_int<bits<8> opc, string OpcodeStr,
4926                             Intrinsic IntId128> {
4927   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
4928                     (ins VR128:$src),
4929                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4930                     [(set VR128:$dst, (IntId128 VR128:$src))], IIC_SSE_PABS_RR>,
4931                     OpSize;
4932
4933   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
4934                     (ins i128mem:$src),
4935                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4936                     [(set VR128:$dst,
4937                       (IntId128
4938                        (bitconvert (memopv2i64 addr:$src))))], IIC_SSE_PABS_RM>,
4939                     OpSize;
4940 }
4941
4942 /// SS3I_unop_rm_int_y - Simple SSSE3 unary op whose type can be v*{i8,i16,i32}.
4943 multiclass SS3I_unop_rm_int_y<bits<8> opc, string OpcodeStr,
4944                               Intrinsic IntId256> {
4945   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
4946                     (ins VR256:$src),
4947                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4948                     [(set VR256:$dst, (IntId256 VR256:$src))]>,
4949                     OpSize;
4950
4951   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
4952                     (ins i256mem:$src),
4953                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4954                     [(set VR256:$dst,
4955                       (IntId256
4956                        (bitconvert (memopv4i64 addr:$src))))]>, OpSize;
4957 }
4958
4959 let Predicates = [HasAVX] in {
4960   defm VPABSB  : SS3I_unop_rm_int<0x1C, "vpabsb",
4961                                   int_x86_ssse3_pabs_b_128>, VEX;
4962   defm VPABSW  : SS3I_unop_rm_int<0x1D, "vpabsw",
4963                                   int_x86_ssse3_pabs_w_128>, VEX;
4964   defm VPABSD  : SS3I_unop_rm_int<0x1E, "vpabsd",
4965                                   int_x86_ssse3_pabs_d_128>, VEX;
4966 }
4967
4968 let Predicates = [HasAVX2] in {
4969   defm VPABSB  : SS3I_unop_rm_int_y<0x1C, "vpabsb",
4970                                     int_x86_avx2_pabs_b>, VEX, VEX_L;
4971   defm VPABSW  : SS3I_unop_rm_int_y<0x1D, "vpabsw",
4972                                     int_x86_avx2_pabs_w>, VEX, VEX_L;
4973   defm VPABSD  : SS3I_unop_rm_int_y<0x1E, "vpabsd",
4974                                     int_x86_avx2_pabs_d>, VEX, VEX_L;
4975 }
4976
4977 defm PABSB : SS3I_unop_rm_int<0x1C, "pabsb",
4978                               int_x86_ssse3_pabs_b_128>;
4979 defm PABSW : SS3I_unop_rm_int<0x1D, "pabsw",
4980                               int_x86_ssse3_pabs_w_128>;
4981 defm PABSD : SS3I_unop_rm_int<0x1E, "pabsd",
4982                               int_x86_ssse3_pabs_d_128>;
4983
4984 //===---------------------------------------------------------------------===//
4985 // SSSE3 - Packed Binary Operator Instructions
4986 //===---------------------------------------------------------------------===//
4987
4988 def SSE_PHADDSUBD : OpndItins<
4989   IIC_SSE_PHADDSUBD_RR, IIC_SSE_PHADDSUBD_RM
4990 >;
4991 def SSE_PHADDSUBSW : OpndItins<
4992   IIC_SSE_PHADDSUBSW_RR, IIC_SSE_PHADDSUBSW_RM
4993 >;
4994 def SSE_PHADDSUBW : OpndItins<
4995   IIC_SSE_PHADDSUBW_RR, IIC_SSE_PHADDSUBW_RM
4996 >;
4997 def SSE_PSHUFB : OpndItins<
4998   IIC_SSE_PSHUFB_RR, IIC_SSE_PSHUFB_RM
4999 >;
5000 def SSE_PSIGN : OpndItins<
5001   IIC_SSE_PSIGN_RR, IIC_SSE_PSIGN_RM
5002 >;
5003 def SSE_PMULHRSW : OpndItins<
5004   IIC_SSE_PMULHRSW, IIC_SSE_PMULHRSW
5005 >;
5006
5007 /// SS3I_binop_rm - Simple SSSE3 bin op
5008 multiclass SS3I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
5009                          ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
5010                          X86MemOperand x86memop, OpndItins itins,
5011                          bit Is2Addr = 1> {
5012   let isCommutable = 1 in
5013   def rr : SS38I<opc, MRMSrcReg, (outs RC:$dst),
5014        (ins RC:$src1, RC:$src2),
5015        !if(Is2Addr,
5016          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5017          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5018        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))], itins.rr>,
5019        OpSize;
5020   def rm : SS38I<opc, MRMSrcMem, (outs RC:$dst),
5021        (ins RC:$src1, x86memop:$src2),
5022        !if(Is2Addr,
5023          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5024          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5025        [(set RC:$dst,
5026          (OpVT (OpNode RC:$src1,
5027           (bitconvert (memop_frag addr:$src2)))))], itins.rm>, OpSize;
5028 }
5029
5030 /// SS3I_binop_rm_int - Simple SSSE3 bin op whose type can be v*{i8,i16,i32}.
5031 multiclass SS3I_binop_rm_int<bits<8> opc, string OpcodeStr,
5032                              Intrinsic IntId128, OpndItins itins,
5033                              bit Is2Addr = 1> {
5034   let isCommutable = 1 in
5035   def rr128 : SS38I<opc, MRMSrcReg, (outs VR128:$dst),
5036        (ins VR128:$src1, VR128:$src2),
5037        !if(Is2Addr,
5038          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5039          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5040        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
5041        OpSize;
5042   def rm128 : SS38I<opc, MRMSrcMem, (outs VR128:$dst),
5043        (ins VR128:$src1, i128mem:$src2),
5044        !if(Is2Addr,
5045          !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
5046          !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
5047        [(set VR128:$dst,
5048          (IntId128 VR128:$src1,
5049           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
5050 }
5051
5052 multiclass SS3I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
5053                                Intrinsic IntId256> {
5054   let isCommutable = 1 in
5055   def rr256 : SS38I<opc, MRMSrcReg, (outs VR256:$dst),
5056        (ins VR256:$src1, VR256:$src2),
5057        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5058        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>,
5059        OpSize;
5060   def rm256 : SS38I<opc, MRMSrcMem, (outs VR256:$dst),
5061        (ins VR256:$src1, i256mem:$src2),
5062        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5063        [(set VR256:$dst,
5064          (IntId256 VR256:$src1,
5065           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
5066 }
5067
5068 let ImmT = NoImm, Predicates = [HasAVX] in {
5069 let isCommutable = 0 in {
5070   defm VPHADDW    : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v8i16, VR128,
5071                                   memopv2i64, i128mem,
5072                                   SSE_PHADDSUBW, 0>, VEX_4V;
5073   defm VPHADDD    : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v4i32, VR128,
5074                                   memopv2i64, i128mem,
5075                                   SSE_PHADDSUBD, 0>, VEX_4V;
5076   defm VPHSUBW    : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v8i16, VR128,
5077                                   memopv2i64, i128mem,
5078                                   SSE_PHADDSUBW, 0>, VEX_4V;
5079   defm VPHSUBD    : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v4i32, VR128,
5080                                   memopv2i64, i128mem,
5081                                   SSE_PHADDSUBD, 0>, VEX_4V;
5082   defm VPSIGNB    : SS3I_binop_rm<0x08, "vpsignb", X86psign, v16i8, VR128,
5083                                   memopv2i64, i128mem,
5084                                   SSE_PSIGN, 0>, VEX_4V;
5085   defm VPSIGNW    : SS3I_binop_rm<0x09, "vpsignw", X86psign, v8i16, VR128,
5086                                   memopv2i64, i128mem,
5087                                   SSE_PSIGN, 0>, VEX_4V;
5088   defm VPSIGND    : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v4i32, VR128,
5089                                   memopv2i64, i128mem,
5090                                   SSE_PSIGN, 0>, VEX_4V;
5091   defm VPSHUFB    : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v16i8, VR128,
5092                                   memopv2i64, i128mem,
5093                                   SSE_PSHUFB, 0>, VEX_4V;
5094   defm VPHADDSW   : SS3I_binop_rm_int<0x03, "vphaddsw",
5095                                       int_x86_ssse3_phadd_sw_128,
5096                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5097   defm VPHSUBSW   : SS3I_binop_rm_int<0x07, "vphsubsw",
5098                                       int_x86_ssse3_phsub_sw_128,
5099                                       SSE_PHADDSUBSW, 0>, VEX_4V;
5100   defm VPMADDUBSW : SS3I_binop_rm_int<0x04, "vpmaddubsw",
5101                                       int_x86_ssse3_pmadd_ub_sw_128,
5102                                       SSE_PMADD, 0>, VEX_4V;
5103 }
5104 defm VPMULHRSW    : SS3I_binop_rm_int<0x0B, "vpmulhrsw",
5105                                       int_x86_ssse3_pmul_hr_sw_128,
5106                                       SSE_PMULHRSW, 0>, VEX_4V;
5107 }
5108
5109 let ImmT = NoImm, Predicates = [HasAVX2] in {
5110 let isCommutable = 0 in {
5111   defm VPHADDWY   : SS3I_binop_rm<0x01, "vphaddw", X86hadd, v16i16, VR256,
5112                                   memopv4i64, i256mem,
5113                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5114   defm VPHADDDY   : SS3I_binop_rm<0x02, "vphaddd", X86hadd, v8i32, VR256,
5115                                   memopv4i64, i256mem,
5116                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5117   defm VPHSUBWY   : SS3I_binop_rm<0x05, "vphsubw", X86hsub, v16i16, VR256,
5118                                   memopv4i64, i256mem,
5119                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5120   defm VPHSUBDY   : SS3I_binop_rm<0x06, "vphsubd", X86hsub, v8i32, VR256,
5121                                   memopv4i64, i256mem,
5122                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5123   defm VPSIGNBY   : SS3I_binop_rm<0x08, "vpsignb", X86psign, v32i8, VR256,
5124                                   memopv4i64, i256mem,
5125                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5126   defm VPSIGNWY   : SS3I_binop_rm<0x09, "vpsignw", X86psign, v16i16, VR256,
5127                                   memopv4i64, i256mem,
5128                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5129   defm VPSIGNDY   : SS3I_binop_rm<0x0A, "vpsignd", X86psign, v8i32, VR256,
5130                                   memopv4i64, i256mem,
5131                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5132   defm VPSHUFBY   : SS3I_binop_rm<0x00, "vpshufb", X86pshufb, v32i8, VR256,
5133                                   memopv4i64, i256mem,
5134                                   SSE_PHADDSUBW, 0>, VEX_4V, VEX_L;
5135   defm VPHADDSW   : SS3I_binop_rm_int_y<0x03, "vphaddsw",
5136                                         int_x86_avx2_phadd_sw>, VEX_4V, VEX_L;
5137   defm VPHSUBSW   : SS3I_binop_rm_int_y<0x07, "vphsubsw",
5138                                         int_x86_avx2_phsub_sw>, VEX_4V, VEX_L;
5139   defm VPMADDUBSW : SS3I_binop_rm_int_y<0x04, "vpmaddubsw",
5140                                        int_x86_avx2_pmadd_ub_sw>, VEX_4V, VEX_L;
5141 }
5142 defm VPMULHRSW    : SS3I_binop_rm_int_y<0x0B, "vpmulhrsw",
5143                                         int_x86_avx2_pmul_hr_sw>, VEX_4V, VEX_L;
5144 }
5145
5146 // None of these have i8 immediate fields.
5147 let ImmT = NoImm, Constraints = "$src1 = $dst" in {
5148 let isCommutable = 0 in {
5149   defm PHADDW    : SS3I_binop_rm<0x01, "phaddw", X86hadd, v8i16, VR128,
5150                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5151   defm PHADDD    : SS3I_binop_rm<0x02, "phaddd", X86hadd, v4i32, VR128,
5152                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5153   defm PHSUBW    : SS3I_binop_rm<0x05, "phsubw", X86hsub, v8i16, VR128,
5154                                  memopv2i64, i128mem, SSE_PHADDSUBW>;
5155   defm PHSUBD    : SS3I_binop_rm<0x06, "phsubd", X86hsub, v4i32, VR128,
5156                                  memopv2i64, i128mem, SSE_PHADDSUBD>;
5157   defm PSIGNB    : SS3I_binop_rm<0x08, "psignb", X86psign, v16i8, VR128,
5158                                  memopv2i64, i128mem, SSE_PSIGN>;
5159   defm PSIGNW    : SS3I_binop_rm<0x09, "psignw", X86psign, v8i16, VR128,
5160                                  memopv2i64, i128mem, SSE_PSIGN>;
5161   defm PSIGND    : SS3I_binop_rm<0x0A, "psignd", X86psign, v4i32, VR128,
5162                                  memopv2i64, i128mem, SSE_PSIGN>;
5163   defm PSHUFB    : SS3I_binop_rm<0x00, "pshufb", X86pshufb, v16i8, VR128,
5164                                  memopv2i64, i128mem, SSE_PSHUFB>;
5165   defm PHADDSW   : SS3I_binop_rm_int<0x03, "phaddsw",
5166                                      int_x86_ssse3_phadd_sw_128,
5167                                      SSE_PHADDSUBSW>;
5168   defm PHSUBSW   : SS3I_binop_rm_int<0x07, "phsubsw",
5169                                      int_x86_ssse3_phsub_sw_128,
5170                                      SSE_PHADDSUBSW>;
5171   defm PMADDUBSW : SS3I_binop_rm_int<0x04, "pmaddubsw",
5172                                      int_x86_ssse3_pmadd_ub_sw_128, SSE_PMADD>;
5173 }
5174 defm PMULHRSW    : SS3I_binop_rm_int<0x0B, "pmulhrsw",
5175                                      int_x86_ssse3_pmul_hr_sw_128,
5176                                      SSE_PMULHRSW>;
5177 }
5178
5179 //===---------------------------------------------------------------------===//
5180 // SSSE3 - Packed Align Instruction Patterns
5181 //===---------------------------------------------------------------------===//
5182
5183 multiclass ssse3_palign<string asm, bit Is2Addr = 1> {
5184   let neverHasSideEffects = 1 in {
5185   def R128rr : SS3AI<0x0F, MRMSrcReg, (outs VR128:$dst),
5186       (ins VR128:$src1, VR128:$src2, i8imm:$src3),
5187       !if(Is2Addr,
5188         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5189         !strconcat(asm,
5190                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5191       [], IIC_SSE_PALIGNR>, OpSize;
5192   let mayLoad = 1 in
5193   def R128rm : SS3AI<0x0F, MRMSrcMem, (outs VR128:$dst),
5194       (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
5195       !if(Is2Addr,
5196         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5197         !strconcat(asm,
5198                   "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5199       [], IIC_SSE_PALIGNR>, OpSize;
5200   }
5201 }
5202
5203 multiclass ssse3_palign_y<string asm, bit Is2Addr = 1> {
5204   let neverHasSideEffects = 1 in {
5205   def R256rr : SS3AI<0x0F, MRMSrcReg, (outs VR256:$dst),
5206       (ins VR256:$src1, VR256:$src2, i8imm:$src3),
5207       !strconcat(asm,
5208                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5209       []>, OpSize;
5210   let mayLoad = 1 in
5211   def R256rm : SS3AI<0x0F, MRMSrcMem, (outs VR256:$dst),
5212       (ins VR256:$src1, i256mem:$src2, i8imm:$src3),
5213       !strconcat(asm,
5214                  "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5215       []>, OpSize;
5216   }
5217 }
5218
5219 let Predicates = [HasAVX] in
5220   defm VPALIGN : ssse3_palign<"vpalignr", 0>, VEX_4V;
5221 let Predicates = [HasAVX2] in
5222   defm VPALIGN : ssse3_palign_y<"vpalignr", 0>, VEX_4V, VEX_L;
5223 let Constraints = "$src1 = $dst", Predicates = [UseSSSE3] in
5224   defm PALIGN : ssse3_palign<"palignr">;
5225
5226 let Predicates = [HasAVX2] in {
5227 def : Pat<(v8i32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5228           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5229 def : Pat<(v8f32 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5230           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5231 def : Pat<(v16i16 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5232           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5233 def : Pat<(v32i8 (X86PAlign VR256:$src1, VR256:$src2, (i8 imm:$imm))),
5234           (VPALIGNR256rr VR256:$src2, VR256:$src1, imm:$imm)>;
5235 }
5236
5237 let Predicates = [HasAVX] in {
5238 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5239           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5240 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5241           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5242 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5243           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5244 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5245           (VPALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5246 }
5247
5248 let Predicates = [UseSSSE3] in {
5249 def : Pat<(v4i32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5250           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5251 def : Pat<(v4f32 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5252           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5253 def : Pat<(v8i16 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5254           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5255 def : Pat<(v16i8 (X86PAlign VR128:$src1, VR128:$src2, (i8 imm:$imm))),
5256           (PALIGNR128rr VR128:$src2, VR128:$src1, imm:$imm)>;
5257 }
5258
5259 //===---------------------------------------------------------------------===//
5260 // SSSE3 - Thread synchronization
5261 //===---------------------------------------------------------------------===//
5262
5263 let usesCustomInserter = 1 in {
5264 def MONITOR : PseudoI<(outs), (ins i32mem:$src1, GR32:$src2, GR32:$src3),
5265                 [(int_x86_sse3_monitor addr:$src1, GR32:$src2, GR32:$src3)]>,
5266                 Requires<[HasSSE3]>;
5267 }
5268
5269 let Uses = [EAX, ECX, EDX] in
5270 def MONITORrrr : I<0x01, MRM_C8, (outs), (ins), "monitor", [], IIC_SSE_MONITOR>,
5271                  TB, Requires<[HasSSE3]>;
5272 let Uses = [ECX, EAX] in
5273 def MWAITrr   : I<0x01, MRM_C9, (outs), (ins), "mwait",
5274                 [(int_x86_sse3_mwait ECX, EAX)], IIC_SSE_MWAIT>,
5275                 TB, Requires<[HasSSE3]>;
5276
5277 def : InstAlias<"mwait %eax, %ecx", (MWAITrr)>, Requires<[In32BitMode]>;
5278 def : InstAlias<"mwait %rax, %rcx", (MWAITrr)>, Requires<[In64BitMode]>;
5279
5280 def : InstAlias<"monitor %eax, %ecx, %edx", (MONITORrrr)>,
5281       Requires<[In32BitMode]>;
5282 def : InstAlias<"monitor %rax, %rcx, %rdx", (MONITORrrr)>,
5283       Requires<[In64BitMode]>;
5284
5285 //===----------------------------------------------------------------------===//
5286 // SSE4.1 - Packed Move with Sign/Zero Extend
5287 //===----------------------------------------------------------------------===//
5288
5289 multiclass SS41I_binop_rm_int8<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5290   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5291                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5292                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5293
5294   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i64mem:$src),
5295                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5296        [(set VR128:$dst,
5297          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5298        OpSize;
5299 }
5300
5301 multiclass SS41I_binop_rm_int16_y<bits<8> opc, string OpcodeStr,
5302                                  Intrinsic IntId> {
5303   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5304                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5305                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5306
5307   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i128mem:$src),
5308                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5309                   [(set VR256:$dst, (IntId (load addr:$src)))]>, OpSize;
5310 }
5311
5312 let Predicates = [HasAVX] in {
5313 defm VPMOVSXBW : SS41I_binop_rm_int8<0x20, "vpmovsxbw", int_x86_sse41_pmovsxbw>,
5314                                      VEX;
5315 defm VPMOVSXWD : SS41I_binop_rm_int8<0x23, "vpmovsxwd", int_x86_sse41_pmovsxwd>,
5316                                      VEX;
5317 defm VPMOVSXDQ : SS41I_binop_rm_int8<0x25, "vpmovsxdq", int_x86_sse41_pmovsxdq>,
5318                                      VEX;
5319 defm VPMOVZXBW : SS41I_binop_rm_int8<0x30, "vpmovzxbw", int_x86_sse41_pmovzxbw>,
5320                                      VEX;
5321 defm VPMOVZXWD : SS41I_binop_rm_int8<0x33, "vpmovzxwd", int_x86_sse41_pmovzxwd>,
5322                                      VEX;
5323 defm VPMOVZXDQ : SS41I_binop_rm_int8<0x35, "vpmovzxdq", int_x86_sse41_pmovzxdq>,
5324                                      VEX;
5325 }
5326
5327 let Predicates = [HasAVX2] in {
5328 defm VPMOVSXBW : SS41I_binop_rm_int16_y<0x20, "vpmovsxbw",
5329                                         int_x86_avx2_pmovsxbw>, VEX, VEX_L;
5330 defm VPMOVSXWD : SS41I_binop_rm_int16_y<0x23, "vpmovsxwd",
5331                                         int_x86_avx2_pmovsxwd>, VEX, VEX_L;
5332 defm VPMOVSXDQ : SS41I_binop_rm_int16_y<0x25, "vpmovsxdq",
5333                                         int_x86_avx2_pmovsxdq>, VEX, VEX_L;
5334 defm VPMOVZXBW : SS41I_binop_rm_int16_y<0x30, "vpmovzxbw",
5335                                         int_x86_avx2_pmovzxbw>, VEX, VEX_L;
5336 defm VPMOVZXWD : SS41I_binop_rm_int16_y<0x33, "vpmovzxwd",
5337                                         int_x86_avx2_pmovzxwd>, VEX, VEX_L;
5338 defm VPMOVZXDQ : SS41I_binop_rm_int16_y<0x35, "vpmovzxdq",
5339                                         int_x86_avx2_pmovzxdq>, VEX, VEX_L;
5340 }
5341
5342 defm PMOVSXBW   : SS41I_binop_rm_int8<0x20, "pmovsxbw", int_x86_sse41_pmovsxbw>;
5343 defm PMOVSXWD   : SS41I_binop_rm_int8<0x23, "pmovsxwd", int_x86_sse41_pmovsxwd>;
5344 defm PMOVSXDQ   : SS41I_binop_rm_int8<0x25, "pmovsxdq", int_x86_sse41_pmovsxdq>;
5345 defm PMOVZXBW   : SS41I_binop_rm_int8<0x30, "pmovzxbw", int_x86_sse41_pmovzxbw>;
5346 defm PMOVZXWD   : SS41I_binop_rm_int8<0x33, "pmovzxwd", int_x86_sse41_pmovzxwd>;
5347 defm PMOVZXDQ   : SS41I_binop_rm_int8<0x35, "pmovzxdq", int_x86_sse41_pmovzxdq>;
5348
5349 let Predicates = [HasAVX] in {
5350   // Common patterns involving scalar load.
5351   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5352             (VPMOVSXBWrm addr:$src)>;
5353   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5354             (VPMOVSXBWrm addr:$src)>;
5355   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5356             (VPMOVSXBWrm addr:$src)>;
5357
5358   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5359             (VPMOVSXWDrm addr:$src)>;
5360   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5361             (VPMOVSXWDrm addr:$src)>;
5362   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5363             (VPMOVSXWDrm addr:$src)>;
5364
5365   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5366             (VPMOVSXDQrm addr:$src)>;
5367   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5368             (VPMOVSXDQrm addr:$src)>;
5369   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5370             (VPMOVSXDQrm addr:$src)>;
5371
5372   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5373             (VPMOVZXBWrm addr:$src)>;
5374   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5375             (VPMOVZXBWrm addr:$src)>;
5376   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5377             (VPMOVZXBWrm addr:$src)>;
5378
5379   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5380             (VPMOVZXWDrm addr:$src)>;
5381   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5382             (VPMOVZXWDrm addr:$src)>;
5383   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5384             (VPMOVZXWDrm addr:$src)>;
5385
5386   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5387             (VPMOVZXDQrm addr:$src)>;
5388   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5389             (VPMOVZXDQrm addr:$src)>;
5390   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5391             (VPMOVZXDQrm addr:$src)>;
5392 }
5393
5394 let Predicates = [UseSSE41] in {
5395   // Common patterns involving scalar load.
5396   def : Pat<(int_x86_sse41_pmovsxbw (vzmovl_v2i64 addr:$src)),
5397             (PMOVSXBWrm addr:$src)>;
5398   def : Pat<(int_x86_sse41_pmovsxbw (vzload_v2i64 addr:$src)),
5399             (PMOVSXBWrm addr:$src)>;
5400   def : Pat<(int_x86_sse41_pmovsxbw (bc_v16i8 (loadv2i64 addr:$src))),
5401             (PMOVSXBWrm addr:$src)>;
5402
5403   def : Pat<(int_x86_sse41_pmovsxwd (vzmovl_v2i64 addr:$src)),
5404             (PMOVSXWDrm addr:$src)>;
5405   def : Pat<(int_x86_sse41_pmovsxwd (vzload_v2i64 addr:$src)),
5406             (PMOVSXWDrm addr:$src)>;
5407   def : Pat<(int_x86_sse41_pmovsxwd (bc_v8i16 (loadv2i64 addr:$src))),
5408             (PMOVSXWDrm addr:$src)>;
5409
5410   def : Pat<(int_x86_sse41_pmovsxdq (vzmovl_v2i64 addr:$src)),
5411             (PMOVSXDQrm addr:$src)>;
5412   def : Pat<(int_x86_sse41_pmovsxdq (vzload_v2i64 addr:$src)),
5413             (PMOVSXDQrm addr:$src)>;
5414   def : Pat<(int_x86_sse41_pmovsxdq (bc_v4i32 (loadv2i64 addr:$src))),
5415             (PMOVSXDQrm addr:$src)>;
5416
5417   def : Pat<(int_x86_sse41_pmovzxbw (vzmovl_v2i64 addr:$src)),
5418             (PMOVZXBWrm addr:$src)>;
5419   def : Pat<(int_x86_sse41_pmovzxbw (vzload_v2i64 addr:$src)),
5420             (PMOVZXBWrm addr:$src)>;
5421   def : Pat<(int_x86_sse41_pmovzxbw (bc_v16i8 (loadv2i64 addr:$src))),
5422             (PMOVZXBWrm addr:$src)>;
5423
5424   def : Pat<(int_x86_sse41_pmovzxwd (vzmovl_v2i64 addr:$src)),
5425             (PMOVZXWDrm addr:$src)>;
5426   def : Pat<(int_x86_sse41_pmovzxwd (vzload_v2i64 addr:$src)),
5427             (PMOVZXWDrm addr:$src)>;
5428   def : Pat<(int_x86_sse41_pmovzxwd (bc_v8i16 (loadv2i64 addr:$src))),
5429             (PMOVZXWDrm addr:$src)>;
5430
5431   def : Pat<(int_x86_sse41_pmovzxdq (vzmovl_v2i64 addr:$src)),
5432             (PMOVZXDQrm addr:$src)>;
5433   def : Pat<(int_x86_sse41_pmovzxdq (vzload_v2i64 addr:$src)),
5434             (PMOVZXDQrm addr:$src)>;
5435   def : Pat<(int_x86_sse41_pmovzxdq (bc_v4i32 (loadv2i64 addr:$src))),
5436             (PMOVZXDQrm addr:$src)>;
5437 }
5438
5439 let Predicates = [HasAVX2] in {
5440   let AddedComplexity = 15 in {
5441     def : Pat<(v4i64 (X86vzmovly (v4i32 VR128:$src))),
5442               (VPMOVZXDQYrr VR128:$src)>;
5443     def : Pat<(v8i32 (X86vzmovly (v8i16 VR128:$src))),
5444               (VPMOVZXWDYrr VR128:$src)>;
5445   }
5446
5447   def : Pat<(v4i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQYrr VR128:$src)>;
5448   def : Pat<(v8i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDYrr VR128:$src)>;
5449 }
5450
5451 let Predicates = [HasAVX] in {
5452   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (VPMOVSXDQrr VR128:$src)>;
5453   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (VPMOVSXWDrr VR128:$src)>;
5454 }
5455
5456 let Predicates = [UseSSE41] in {
5457   def : Pat<(v2i64 (X86vsmovl (v4i32 VR128:$src))), (PMOVSXDQrr VR128:$src)>;
5458   def : Pat<(v4i32 (X86vsmovl (v8i16 VR128:$src))), (PMOVSXWDrr VR128:$src)>;
5459 }
5460
5461
5462 multiclass SS41I_binop_rm_int4<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5463   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5464                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5465                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5466
5467   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i32mem:$src),
5468                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5469        [(set VR128:$dst,
5470          (IntId (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5471           OpSize;
5472 }
5473
5474 multiclass SS41I_binop_rm_int8_y<bits<8> opc, string OpcodeStr,
5475                                  Intrinsic IntId> {
5476   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5477                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5478                   [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5479
5480   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i32mem:$src),
5481                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5482        [(set VR256:$dst,
5483          (IntId (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))]>,
5484           OpSize;
5485 }
5486
5487 let Predicates = [HasAVX] in {
5488 defm VPMOVSXBD : SS41I_binop_rm_int4<0x21, "vpmovsxbd", int_x86_sse41_pmovsxbd>,
5489                                      VEX;
5490 defm VPMOVSXWQ : SS41I_binop_rm_int4<0x24, "vpmovsxwq", int_x86_sse41_pmovsxwq>,
5491                                      VEX;
5492 defm VPMOVZXBD : SS41I_binop_rm_int4<0x31, "vpmovzxbd", int_x86_sse41_pmovzxbd>,
5493                                      VEX;
5494 defm VPMOVZXWQ : SS41I_binop_rm_int4<0x34, "vpmovzxwq", int_x86_sse41_pmovzxwq>,
5495                                      VEX;
5496 }
5497
5498 let Predicates = [HasAVX2] in {
5499 defm VPMOVSXBD : SS41I_binop_rm_int8_y<0x21, "vpmovsxbd",
5500                                        int_x86_avx2_pmovsxbd>, VEX, VEX_L;
5501 defm VPMOVSXWQ : SS41I_binop_rm_int8_y<0x24, "vpmovsxwq",
5502                                        int_x86_avx2_pmovsxwq>, VEX, VEX_L;
5503 defm VPMOVZXBD : SS41I_binop_rm_int8_y<0x31, "vpmovzxbd",
5504                                        int_x86_avx2_pmovzxbd>, VEX, VEX_L;
5505 defm VPMOVZXWQ : SS41I_binop_rm_int8_y<0x34, "vpmovzxwq",
5506                                        int_x86_avx2_pmovzxwq>, VEX, VEX_L;
5507 }
5508
5509 defm PMOVSXBD   : SS41I_binop_rm_int4<0x21, "pmovsxbd", int_x86_sse41_pmovsxbd>;
5510 defm PMOVSXWQ   : SS41I_binop_rm_int4<0x24, "pmovsxwq", int_x86_sse41_pmovsxwq>;
5511 defm PMOVZXBD   : SS41I_binop_rm_int4<0x31, "pmovzxbd", int_x86_sse41_pmovzxbd>;
5512 defm PMOVZXWQ   : SS41I_binop_rm_int4<0x34, "pmovzxwq", int_x86_sse41_pmovzxwq>;
5513
5514 let Predicates = [HasAVX] in {
5515   // Common patterns involving scalar load
5516   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5517             (VPMOVSXBDrm addr:$src)>;
5518   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5519             (VPMOVSXWQrm addr:$src)>;
5520
5521   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5522             (VPMOVZXBDrm addr:$src)>;
5523   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5524             (VPMOVZXWQrm addr:$src)>;
5525 }
5526
5527 let Predicates = [UseSSE41] in {
5528   // Common patterns involving scalar load
5529   def : Pat<(int_x86_sse41_pmovsxbd (vzmovl_v4i32 addr:$src)),
5530             (PMOVSXBDrm addr:$src)>;
5531   def : Pat<(int_x86_sse41_pmovsxwq (vzmovl_v4i32 addr:$src)),
5532             (PMOVSXWQrm addr:$src)>;
5533
5534   def : Pat<(int_x86_sse41_pmovzxbd (vzmovl_v4i32 addr:$src)),
5535             (PMOVZXBDrm addr:$src)>;
5536   def : Pat<(int_x86_sse41_pmovzxwq (vzmovl_v4i32 addr:$src)),
5537             (PMOVZXWQrm addr:$src)>;
5538 }
5539
5540 multiclass SS41I_binop_rm_int2<bits<8> opc, string OpcodeStr, Intrinsic IntId> {
5541   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
5542                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5543                  [(set VR128:$dst, (IntId VR128:$src))]>, OpSize;
5544
5545   // Expecting a i16 load any extended to i32 value.
5546   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst), (ins i16mem:$src),
5547                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5548                  [(set VR128:$dst, (IntId (bitconvert
5549                      (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))]>,
5550                  OpSize;
5551 }
5552
5553 multiclass SS41I_binop_rm_int4_y<bits<8> opc, string OpcodeStr,
5554                                  Intrinsic IntId> {
5555   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
5556                  !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5557                  [(set VR256:$dst, (IntId VR128:$src))]>, OpSize;
5558
5559   // Expecting a i16 load any extended to i32 value.
5560   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst), (ins i16mem:$src),
5561                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5562                   [(set VR256:$dst, (IntId (bitconvert
5563                       (v4i32 (scalar_to_vector (loadi32 addr:$src))))))]>,
5564                   OpSize;
5565 }
5566
5567 let Predicates = [HasAVX] in {
5568 defm VPMOVSXBQ : SS41I_binop_rm_int2<0x22, "vpmovsxbq", int_x86_sse41_pmovsxbq>,
5569                                      VEX;
5570 defm VPMOVZXBQ : SS41I_binop_rm_int2<0x32, "vpmovzxbq", int_x86_sse41_pmovzxbq>,
5571                                      VEX;
5572 }
5573 let Predicates = [HasAVX2] in {
5574 defm VPMOVSXBQ : SS41I_binop_rm_int4_y<0x22, "vpmovsxbq",
5575                                        int_x86_avx2_pmovsxbq>, VEX, VEX_L;
5576 defm VPMOVZXBQ : SS41I_binop_rm_int4_y<0x32, "vpmovzxbq",
5577                                        int_x86_avx2_pmovzxbq>, VEX, VEX_L;
5578 }
5579 defm PMOVSXBQ   : SS41I_binop_rm_int2<0x22, "pmovsxbq", int_x86_sse41_pmovsxbq>;
5580 defm PMOVZXBQ   : SS41I_binop_rm_int2<0x32, "pmovzxbq", int_x86_sse41_pmovzxbq>;
5581
5582 let Predicates = [HasAVX2] in {
5583   def : Pat<(v8i32 (X86vsmovl (v8i16 (bitconvert (v2i64 (load addr:$src)))))),
5584             (VPMOVSXWDYrm addr:$src)>;
5585   def : Pat<(v4i64 (X86vsmovl (v4i32 (bitconvert (v2i64 (load addr:$src)))))),
5586             (VPMOVSXDQYrm addr:$src)>;
5587
5588   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2i64
5589                     (scalar_to_vector (loadi64 addr:$src))))))),
5590             (VPMOVSXBDYrm addr:$src)>;
5591   def : Pat<(v8i32 (X86vsext (v16i8 (bitconvert (v2f64
5592                     (scalar_to_vector (loadf64 addr:$src))))))),
5593             (VPMOVSXBDYrm addr:$src)>;
5594
5595   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2i64
5596                     (scalar_to_vector (loadi64 addr:$src))))))),
5597             (VPMOVSXWQYrm addr:$src)>;
5598   def : Pat<(v4i64 (X86vsext (v8i16 (bitconvert (v2f64
5599                     (scalar_to_vector (loadf64 addr:$src))))))),
5600             (VPMOVSXWQYrm addr:$src)>;
5601
5602   def : Pat<(v4i64 (X86vsext (v16i8 (bitconvert (v4i32
5603                     (scalar_to_vector (loadi32 addr:$src))))))),
5604             (VPMOVSXBQYrm addr:$src)>;
5605 }
5606
5607 let Predicates = [HasAVX] in {
5608   // Common patterns involving scalar load
5609   def : Pat<(int_x86_sse41_pmovsxbq
5610               (bitconvert (v4i32 (X86vzmovl
5611                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5612             (VPMOVSXBQrm addr:$src)>;
5613
5614   def : Pat<(int_x86_sse41_pmovzxbq
5615               (bitconvert (v4i32 (X86vzmovl
5616                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5617             (VPMOVZXBQrm addr:$src)>;
5618 }
5619
5620 let Predicates = [UseSSE41] in {
5621   // Common patterns involving scalar load
5622   def : Pat<(int_x86_sse41_pmovsxbq
5623               (bitconvert (v4i32 (X86vzmovl
5624                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5625             (PMOVSXBQrm addr:$src)>;
5626
5627   def : Pat<(int_x86_sse41_pmovzxbq
5628               (bitconvert (v4i32 (X86vzmovl
5629                             (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5630             (PMOVZXBQrm addr:$src)>;
5631
5632   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5633                     (scalar_to_vector (loadi64 addr:$src))))))),
5634             (PMOVSXWDrm addr:$src)>;
5635   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5636                     (scalar_to_vector (loadf64 addr:$src))))))),
5637             (PMOVSXWDrm addr:$src)>;
5638   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5639                     (scalar_to_vector (loadi32 addr:$src))))))),
5640             (PMOVSXBDrm addr:$src)>;
5641   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5642                     (scalar_to_vector (loadi32 addr:$src))))))),
5643             (PMOVSXWQrm addr:$src)>;
5644   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5645                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5646             (PMOVSXBQrm addr:$src)>;
5647   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5648                     (scalar_to_vector (loadi64 addr:$src))))))),
5649             (PMOVSXDQrm addr:$src)>;
5650   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5651                     (scalar_to_vector (loadf64 addr:$src))))))),
5652             (PMOVSXDQrm addr:$src)>;
5653   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5654                     (scalar_to_vector (loadi64 addr:$src))))))),
5655             (PMOVSXBWrm addr:$src)>;
5656   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5657                     (scalar_to_vector (loadf64 addr:$src))))))),
5658             (PMOVSXBWrm addr:$src)>;
5659 }
5660
5661 let Predicates = [HasAVX2] in {
5662   def : Pat<(v16i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWYrr VR128:$src)>;
5663   def : Pat<(v8i32  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDYrr VR128:$src)>;
5664   def : Pat<(v4i64  (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQYrr VR128:$src)>;
5665
5666   def : Pat<(v8i32  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDYrr VR128:$src)>;
5667   def : Pat<(v4i64  (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQYrr VR128:$src)>;
5668
5669   def : Pat<(v4i64  (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQYrr VR128:$src)>;
5670
5671   def : Pat<(v16i16 (X86vzext (v32i8 VR256:$src))),
5672             (VPMOVZXBWYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5673   def : Pat<(v8i32 (X86vzext (v32i8 VR256:$src))),
5674             (VPMOVZXBDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5675   def : Pat<(v4i64 (X86vzext (v32i8 VR256:$src))),
5676             (VPMOVZXBQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5677
5678   def : Pat<(v8i32 (X86vzext (v16i16 VR256:$src))),
5679             (VPMOVZXWDYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5680   def : Pat<(v4i64 (X86vzext (v16i16 VR256:$src))),
5681             (VPMOVZXWQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5682
5683   def : Pat<(v4i64 (X86vzext (v8i32 VR256:$src))),
5684             (VPMOVZXDQYrr (EXTRACT_SUBREG VR256:$src, sub_xmm))>;
5685 }
5686
5687 let Predicates = [HasAVX] in {
5688   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBWrr VR128:$src)>;
5689   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBDrr VR128:$src)>;
5690   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (VPMOVZXBQrr VR128:$src)>;
5691
5692   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWDrr VR128:$src)>;
5693   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (VPMOVZXWQrr VR128:$src)>;
5694
5695   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (VPMOVZXDQrr VR128:$src)>;
5696
5697   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5698             (VPMOVZXBWrm addr:$src)>;
5699   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5700             (VPMOVZXBWrm addr:$src)>;
5701   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5702             (VPMOVZXBDrm addr:$src)>;
5703   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5704             (VPMOVZXBQrm addr:$src)>;
5705
5706   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5707             (VPMOVZXWDrm addr:$src)>;
5708   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5709             (VPMOVZXWDrm addr:$src)>;
5710   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5711             (VPMOVZXWQrm addr:$src)>;
5712
5713   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5714             (VPMOVZXDQrm addr:$src)>;
5715   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5716             (VPMOVZXDQrm addr:$src)>;
5717   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5718             (VPMOVZXDQrm addr:$src)>;
5719
5720   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2i64
5721                     (scalar_to_vector (loadi64 addr:$src))))))),
5722             (VPMOVSXWDrm addr:$src)>;
5723   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2i64
5724                     (scalar_to_vector (loadi64 addr:$src))))))),
5725             (VPMOVSXDQrm addr:$src)>;
5726   def : Pat<(v4i32 (X86vsext (v8i16 (bitconvert (v2f64
5727                     (scalar_to_vector (loadf64 addr:$src))))))),
5728             (VPMOVSXWDrm addr:$src)>;
5729   def : Pat<(v2i64 (X86vsext (v4i32 (bitconvert (v2f64
5730                     (scalar_to_vector (loadf64 addr:$src))))))),
5731             (VPMOVSXDQrm addr:$src)>;
5732   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2i64
5733                     (scalar_to_vector (loadi64 addr:$src))))))),
5734             (VPMOVSXBWrm addr:$src)>;
5735   def : Pat<(v8i16 (X86vsext (v16i8 (bitconvert (v2f64
5736                     (scalar_to_vector (loadf64 addr:$src))))))),
5737             (VPMOVSXBWrm addr:$src)>;
5738
5739   def : Pat<(v4i32 (X86vsext (v16i8 (bitconvert (v4i32
5740                     (scalar_to_vector (loadi32 addr:$src))))))),
5741             (VPMOVSXBDrm addr:$src)>;
5742   def : Pat<(v2i64 (X86vsext (v8i16 (bitconvert (v4i32
5743                     (scalar_to_vector (loadi32 addr:$src))))))),
5744             (VPMOVSXWQrm addr:$src)>;
5745   def : Pat<(v2i64 (X86vsext (v16i8 (bitconvert (v4i32
5746                     (scalar_to_vector (extloadi32i16 addr:$src))))))),
5747             (VPMOVSXBQrm addr:$src)>;
5748 }
5749
5750 let Predicates = [UseSSE41] in {
5751   def : Pat<(v8i16 (X86vzext (v16i8 VR128:$src))), (PMOVZXBWrr VR128:$src)>;
5752   def : Pat<(v4i32 (X86vzext (v16i8 VR128:$src))), (PMOVZXBDrr VR128:$src)>;
5753   def : Pat<(v2i64 (X86vzext (v16i8 VR128:$src))), (PMOVZXBQrr VR128:$src)>;
5754
5755   def : Pat<(v4i32 (X86vzext (v8i16 VR128:$src))), (PMOVZXWDrr VR128:$src)>;
5756   def : Pat<(v2i64 (X86vzext (v8i16 VR128:$src))), (PMOVZXWQrr VR128:$src)>;
5757
5758   def : Pat<(v2i64 (X86vzext (v4i32 VR128:$src))), (PMOVZXDQrr VR128:$src)>;
5759
5760   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5761             (PMOVZXBWrm addr:$src)>;
5762   def : Pat<(v8i16 (X86vzext (v16i8 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5763             (PMOVZXBWrm addr:$src)>;
5764   def : Pat<(v4i32 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5765             (PMOVZXBDrm addr:$src)>;
5766   def : Pat<(v2i64 (X86vzext (v16i8 (bitconvert (v4i32 (scalar_to_vector (loadi16_anyext addr:$src))))))),
5767             (PMOVZXBQrm addr:$src)>;
5768
5769   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5770             (PMOVZXWDrm addr:$src)>;
5771   def : Pat<(v4i32 (X86vzext (v8i16 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5772             (PMOVZXWDrm addr:$src)>;
5773   def : Pat<(v2i64 (X86vzext (v8i16 (bitconvert (v4i32 (scalar_to_vector (loadi32 addr:$src))))))),
5774             (PMOVZXWQrm addr:$src)>;
5775
5776   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (scalar_to_vector (loadi64 addr:$src))))))),
5777             (PMOVZXDQrm addr:$src)>;
5778   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2f64 (scalar_to_vector (loadf64 addr:$src))))))),
5779             (PMOVZXDQrm addr:$src)>;
5780   def : Pat<(v2i64 (X86vzext (v4i32 (bitconvert (v2i64 (X86vzload addr:$src)))))),
5781             (PMOVZXDQrm addr:$src)>;
5782 }
5783
5784 //===----------------------------------------------------------------------===//
5785 // SSE4.1 - Extract Instructions
5786 //===----------------------------------------------------------------------===//
5787
5788 /// SS41I_binop_ext8 - SSE 4.1 extract 8 bits to 32 bit reg or 8 bit mem
5789 multiclass SS41I_extract8<bits<8> opc, string OpcodeStr> {
5790   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5791                  (ins VR128:$src1, i32i8imm:$src2),
5792                  !strconcat(OpcodeStr,
5793                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5794                  [(set GR32:$dst, (X86pextrb (v16i8 VR128:$src1), imm:$src2))]>,
5795                  OpSize;
5796   let neverHasSideEffects = 1, mayStore = 1 in
5797   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5798                  (ins i8mem:$dst, VR128:$src1, i32i8imm:$src2),
5799                  !strconcat(OpcodeStr,
5800                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5801                  []>, OpSize;
5802 // FIXME:
5803 // There's an AssertZext in the way of writing the store pattern
5804 // (store (i8 (trunc (X86pextrb (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5805 }
5806
5807 let Predicates = [HasAVX] in {
5808   defm VPEXTRB : SS41I_extract8<0x14, "vpextrb">, VEX;
5809   def  VPEXTRBrr64 : SS4AIi8<0x14, MRMDestReg, (outs GR64:$dst),
5810          (ins VR128:$src1, i32i8imm:$src2),
5811          "vpextrb\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, OpSize, VEX;
5812 }
5813
5814 defm PEXTRB      : SS41I_extract8<0x14, "pextrb">;
5815
5816
5817 /// SS41I_extract16 - SSE 4.1 extract 16 bits to memory destination
5818 multiclass SS41I_extract16<bits<8> opc, string OpcodeStr> {
5819   let neverHasSideEffects = 1, mayStore = 1 in
5820   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5821                  (ins i16mem:$dst, VR128:$src1, i32i8imm:$src2),
5822                  !strconcat(OpcodeStr,
5823                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5824                  []>, OpSize;
5825 // FIXME:
5826 // There's an AssertZext in the way of writing the store pattern
5827 // (store (i16 (trunc (X86pextrw (v16i8 VR128:$src1), imm:$src2))), addr:$dst)
5828 }
5829
5830 let Predicates = [HasAVX] in
5831   defm VPEXTRW : SS41I_extract16<0x15, "vpextrw">, VEX;
5832
5833 defm PEXTRW      : SS41I_extract16<0x15, "pextrw">;
5834
5835
5836 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5837 multiclass SS41I_extract32<bits<8> opc, string OpcodeStr> {
5838   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5839                  (ins VR128:$src1, i32i8imm:$src2),
5840                  !strconcat(OpcodeStr,
5841                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5842                  [(set GR32:$dst,
5843                   (extractelt (v4i32 VR128:$src1), imm:$src2))]>, OpSize;
5844   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5845                  (ins i32mem:$dst, VR128:$src1, i32i8imm:$src2),
5846                  !strconcat(OpcodeStr,
5847                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5848                  [(store (extractelt (v4i32 VR128:$src1), imm:$src2),
5849                           addr:$dst)]>, OpSize;
5850 }
5851
5852 let Predicates = [HasAVX] in
5853   defm VPEXTRD : SS41I_extract32<0x16, "vpextrd">, VEX;
5854
5855 defm PEXTRD      : SS41I_extract32<0x16, "pextrd">;
5856
5857 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
5858 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
5859   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
5860                  (ins VR128:$src1, i32i8imm:$src2),
5861                  !strconcat(OpcodeStr,
5862                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5863                  [(set GR64:$dst,
5864                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
5865   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5866                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
5867                  !strconcat(OpcodeStr,
5868                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5869                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
5870                           addr:$dst)]>, OpSize, REX_W;
5871 }
5872
5873 let Predicates = [HasAVX] in
5874   defm VPEXTRQ : SS41I_extract64<0x16, "vpextrq">, VEX, VEX_W;
5875
5876 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
5877
5878 /// SS41I_extractf32 - SSE 4.1 extract 32 bits fp value to int reg or memory
5879 /// destination
5880 multiclass SS41I_extractf32<bits<8> opc, string OpcodeStr> {
5881   def rr : SS4AIi8<opc, MRMDestReg, (outs GR32:$dst),
5882                  (ins VR128:$src1, i32i8imm:$src2),
5883                  !strconcat(OpcodeStr,
5884                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5885                  [(set GR32:$dst,
5886                     (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2))]>,
5887            OpSize;
5888   def mr : SS4AIi8<opc, MRMDestMem, (outs),
5889                  (ins f32mem:$dst, VR128:$src1, i32i8imm:$src2),
5890                  !strconcat(OpcodeStr,
5891                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5892                  [(store (extractelt (bc_v4i32 (v4f32 VR128:$src1)), imm:$src2),
5893                           addr:$dst)]>, OpSize;
5894 }
5895
5896 let ExeDomain = SSEPackedSingle in {
5897   let Predicates = [HasAVX] in {
5898     defm VEXTRACTPS : SS41I_extractf32<0x17, "vextractps">, VEX;
5899     def VEXTRACTPSrr64 : SS4AIi8<0x17, MRMDestReg, (outs GR64:$dst),
5900                     (ins VR128:$src1, i32i8imm:$src2),
5901                     "vextractps \t{$src2, $src1, $dst|$dst, $src1, $src2}",
5902                     []>, OpSize, VEX;
5903   }
5904   defm EXTRACTPS   : SS41I_extractf32<0x17, "extractps">;
5905 }
5906
5907 // Also match an EXTRACTPS store when the store is done as f32 instead of i32.
5908 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5909                                               imm:$src2))),
5910                  addr:$dst),
5911           (VEXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5912           Requires<[HasAVX]>;
5913 def : Pat<(store (f32 (bitconvert (extractelt (bc_v4i32 (v4f32 VR128:$src1)),
5914                                               imm:$src2))),
5915                  addr:$dst),
5916           (EXTRACTPSmr addr:$dst, VR128:$src1, imm:$src2)>,
5917           Requires<[UseSSE41]>;
5918
5919 //===----------------------------------------------------------------------===//
5920 // SSE4.1 - Insert Instructions
5921 //===----------------------------------------------------------------------===//
5922
5923 multiclass SS41I_insert8<bits<8> opc, string asm, bit Is2Addr = 1> {
5924   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5925       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5926       !if(Is2Addr,
5927         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5928         !strconcat(asm,
5929                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5930       [(set VR128:$dst,
5931         (X86pinsrb VR128:$src1, GR32:$src2, imm:$src3))]>, OpSize;
5932   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5933       (ins VR128:$src1, i8mem:$src2, i32i8imm:$src3),
5934       !if(Is2Addr,
5935         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5936         !strconcat(asm,
5937                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5938       [(set VR128:$dst,
5939         (X86pinsrb VR128:$src1, (extloadi8 addr:$src2),
5940                    imm:$src3))]>, OpSize;
5941 }
5942
5943 let Predicates = [HasAVX] in
5944   defm VPINSRB : SS41I_insert8<0x20, "vpinsrb", 0>, VEX_4V;
5945 let Constraints = "$src1 = $dst" in
5946   defm PINSRB  : SS41I_insert8<0x20, "pinsrb">;
5947
5948 multiclass SS41I_insert32<bits<8> opc, string asm, bit Is2Addr = 1> {
5949   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5950       (ins VR128:$src1, GR32:$src2, i32i8imm:$src3),
5951       !if(Is2Addr,
5952         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5953         !strconcat(asm,
5954                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5955       [(set VR128:$dst,
5956         (v4i32 (insertelt VR128:$src1, GR32:$src2, imm:$src3)))]>,
5957       OpSize;
5958   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5959       (ins VR128:$src1, i32mem:$src2, i32i8imm:$src3),
5960       !if(Is2Addr,
5961         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5962         !strconcat(asm,
5963                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5964       [(set VR128:$dst,
5965         (v4i32 (insertelt VR128:$src1, (loadi32 addr:$src2),
5966                           imm:$src3)))]>, OpSize;
5967 }
5968
5969 let Predicates = [HasAVX] in
5970   defm VPINSRD : SS41I_insert32<0x22, "vpinsrd", 0>, VEX_4V;
5971 let Constraints = "$src1 = $dst" in
5972   defm PINSRD : SS41I_insert32<0x22, "pinsrd">;
5973
5974 multiclass SS41I_insert64<bits<8> opc, string asm, bit Is2Addr = 1> {
5975   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
5976       (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
5977       !if(Is2Addr,
5978         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5979         !strconcat(asm,
5980                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5981       [(set VR128:$dst,
5982         (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
5983       OpSize;
5984   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
5985       (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
5986       !if(Is2Addr,
5987         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
5988         !strconcat(asm,
5989                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
5990       [(set VR128:$dst,
5991         (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
5992                           imm:$src3)))]>, OpSize;
5993 }
5994
5995 let Predicates = [HasAVX] in
5996   defm VPINSRQ : SS41I_insert64<0x22, "vpinsrq", 0>, VEX_4V, VEX_W;
5997 let Constraints = "$src1 = $dst" in
5998   defm PINSRQ : SS41I_insert64<0x22, "pinsrq">, REX_W;
5999
6000 // insertps has a few different modes, there's the first two here below which
6001 // are optimized inserts that won't zero arbitrary elements in the destination
6002 // vector. The next one matches the intrinsic and could zero arbitrary elements
6003 // in the target vector.
6004 multiclass SS41I_insertf32<bits<8> opc, string asm, bit Is2Addr = 1> {
6005   def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
6006       (ins VR128:$src1, VR128:$src2, u32u8imm:$src3),
6007       !if(Is2Addr,
6008         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6009         !strconcat(asm,
6010                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6011       [(set VR128:$dst,
6012         (X86insrtps VR128:$src1, VR128:$src2, imm:$src3))]>,
6013       OpSize;
6014   def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
6015       (ins VR128:$src1, f32mem:$src2, u32u8imm:$src3),
6016       !if(Is2Addr,
6017         !strconcat(asm, "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6018         !strconcat(asm,
6019                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6020       [(set VR128:$dst,
6021         (X86insrtps VR128:$src1,
6022                    (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
6023                     imm:$src3))]>, OpSize;
6024 }
6025
6026 let ExeDomain = SSEPackedSingle in {
6027   let Predicates = [HasAVX] in
6028     defm VINSERTPS : SS41I_insertf32<0x21, "vinsertps", 0>, VEX_4V;
6029   let Constraints = "$src1 = $dst" in
6030     defm INSERTPS : SS41I_insertf32<0x21, "insertps">;
6031 }
6032
6033 //===----------------------------------------------------------------------===//
6034 // SSE4.1 - Round Instructions
6035 //===----------------------------------------------------------------------===//
6036
6037 multiclass sse41_fp_unop_rm<bits<8> opcps, bits<8> opcpd, string OpcodeStr,
6038                             X86MemOperand x86memop, RegisterClass RC,
6039                             PatFrag mem_frag32, PatFrag mem_frag64,
6040                             Intrinsic V4F32Int, Intrinsic V2F64Int> {
6041 let ExeDomain = SSEPackedSingle in {
6042   // Intrinsic operation, reg.
6043   // Vector intrinsic operation, reg
6044   def PSr : SS4AIi8<opcps, MRMSrcReg,
6045                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6046                     !strconcat(OpcodeStr,
6047                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6048                     [(set RC:$dst, (V4F32Int RC:$src1, imm:$src2))]>,
6049                     OpSize;
6050
6051   // Vector intrinsic operation, mem
6052   def PSm : SS4AIi8<opcps, MRMSrcMem,
6053                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6054                     !strconcat(OpcodeStr,
6055                     "ps\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6056                     [(set RC:$dst,
6057                           (V4F32Int (mem_frag32 addr:$src1),imm:$src2))]>,
6058                     OpSize;
6059 } // ExeDomain = SSEPackedSingle
6060
6061 let ExeDomain = SSEPackedDouble in {
6062   // Vector intrinsic operation, reg
6063   def PDr : SS4AIi8<opcpd, MRMSrcReg,
6064                     (outs RC:$dst), (ins RC:$src1, i32i8imm:$src2),
6065                     !strconcat(OpcodeStr,
6066                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6067                     [(set RC:$dst, (V2F64Int RC:$src1, imm:$src2))]>,
6068                     OpSize;
6069
6070   // Vector intrinsic operation, mem
6071   def PDm : SS4AIi8<opcpd, MRMSrcMem,
6072                     (outs RC:$dst), (ins x86memop:$src1, i32i8imm:$src2),
6073                     !strconcat(OpcodeStr,
6074                     "pd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6075                     [(set RC:$dst,
6076                           (V2F64Int (mem_frag64 addr:$src1),imm:$src2))]>,
6077                     OpSize;
6078 } // ExeDomain = SSEPackedDouble
6079 }
6080
6081 multiclass sse41_fp_binop_rm<bits<8> opcss, bits<8> opcsd,
6082                             string OpcodeStr,
6083                             Intrinsic F32Int,
6084                             Intrinsic F64Int, bit Is2Addr = 1> {
6085 let ExeDomain = GenericDomain in {
6086   // Operation, reg.
6087   let hasSideEffects = 0 in
6088   def SSr : SS4AIi8<opcss, MRMSrcReg,
6089       (outs FR32:$dst), (ins FR32:$src1, FR32:$src2, i32i8imm:$src3),
6090       !if(Is2Addr,
6091           !strconcat(OpcodeStr,
6092               "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6093           !strconcat(OpcodeStr,
6094               "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6095       []>, OpSize;
6096
6097   // Intrinsic operation, reg.
6098   def SSr_Int : SS4AIi8<opcss, MRMSrcReg,
6099         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6100         !if(Is2Addr,
6101             !strconcat(OpcodeStr,
6102                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6103             !strconcat(OpcodeStr,
6104                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6105         [(set VR128:$dst, (F32Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6106         OpSize;
6107
6108   // Intrinsic operation, mem.
6109   def SSm : SS4AIi8<opcss, MRMSrcMem,
6110         (outs VR128:$dst), (ins VR128:$src1, ssmem:$src2, i32i8imm:$src3),
6111         !if(Is2Addr,
6112             !strconcat(OpcodeStr,
6113                 "ss\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6114             !strconcat(OpcodeStr,
6115                 "ss\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6116         [(set VR128:$dst,
6117              (F32Int VR128:$src1, sse_load_f32:$src2, imm:$src3))]>,
6118         OpSize;
6119
6120   // Operation, reg.
6121   let hasSideEffects = 0 in
6122   def SDr : SS4AIi8<opcsd, MRMSrcReg,
6123         (outs FR64:$dst), (ins FR64:$src1, FR64:$src2, i32i8imm:$src3),
6124         !if(Is2Addr,
6125             !strconcat(OpcodeStr,
6126                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6127             !strconcat(OpcodeStr,
6128                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6129         []>, OpSize;
6130
6131   // Intrinsic operation, reg.
6132   def SDr_Int : SS4AIi8<opcsd, MRMSrcReg,
6133         (outs VR128:$dst), (ins VR128:$src1, VR128:$src2, i32i8imm:$src3),
6134         !if(Is2Addr,
6135             !strconcat(OpcodeStr,
6136                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6137             !strconcat(OpcodeStr,
6138                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6139         [(set VR128:$dst, (F64Int VR128:$src1, VR128:$src2, imm:$src3))]>,
6140         OpSize;
6141
6142   // Intrinsic operation, mem.
6143   def SDm : SS4AIi8<opcsd, MRMSrcMem,
6144         (outs VR128:$dst), (ins VR128:$src1, sdmem:$src2, i32i8imm:$src3),
6145         !if(Is2Addr,
6146             !strconcat(OpcodeStr,
6147                 "sd\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6148             !strconcat(OpcodeStr,
6149                 "sd\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6150         [(set VR128:$dst,
6151               (F64Int VR128:$src1, sse_load_f64:$src2, imm:$src3))]>,
6152         OpSize;
6153 } // ExeDomain = GenericDomain
6154 }
6155
6156 // FP round - roundss, roundps, roundsd, roundpd
6157 let Predicates = [HasAVX] in {
6158   // Intrinsic form
6159   defm VROUND  : sse41_fp_unop_rm<0x08, 0x09, "vround", f128mem, VR128,
6160                                   memopv4f32, memopv2f64,
6161                                   int_x86_sse41_round_ps,
6162                                   int_x86_sse41_round_pd>, VEX;
6163   defm VROUNDY : sse41_fp_unop_rm<0x08, 0x09, "vround", f256mem, VR256,
6164                                   memopv8f32, memopv4f64,
6165                                   int_x86_avx_round_ps_256,
6166                                   int_x86_avx_round_pd_256>, VEX, VEX_L;
6167   defm VROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "vround",
6168                                   int_x86_sse41_round_ss,
6169                                   int_x86_sse41_round_sd, 0>, VEX_4V, VEX_LIG;
6170
6171   def : Pat<(ffloor FR32:$src),
6172             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6173   def : Pat<(f64 (ffloor FR64:$src)),
6174             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6175   def : Pat<(f32 (fnearbyint FR32:$src)),
6176             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6177   def : Pat<(f64 (fnearbyint FR64:$src)),
6178             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6179   def : Pat<(f32 (fceil FR32:$src)),
6180             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6181   def : Pat<(f64 (fceil FR64:$src)),
6182             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6183   def : Pat<(f32 (frint FR32:$src)),
6184             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6185   def : Pat<(f64 (frint FR64:$src)),
6186             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6187   def : Pat<(f32 (ftrunc FR32:$src)),
6188             (VROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6189   def : Pat<(f64 (ftrunc FR64:$src)),
6190             (VROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6191
6192   def : Pat<(v4f32 (ffloor VR128:$src)),
6193             (VROUNDPSr VR128:$src, (i32 0x1))>;
6194   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6195             (VROUNDPSr VR128:$src, (i32 0xC))>;
6196   def : Pat<(v4f32 (fceil VR128:$src)),
6197             (VROUNDPSr VR128:$src, (i32 0x2))>;
6198   def : Pat<(v4f32 (frint VR128:$src)),
6199             (VROUNDPSr VR128:$src, (i32 0x4))>;
6200   def : Pat<(v4f32 (ftrunc VR128:$src)),
6201             (VROUNDPSr VR128:$src, (i32 0x3))>;
6202
6203   def : Pat<(v2f64 (ffloor VR128:$src)),
6204             (VROUNDPDr VR128:$src, (i32 0x1))>;
6205   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6206             (VROUNDPDr VR128:$src, (i32 0xC))>;
6207   def : Pat<(v2f64 (fceil VR128:$src)),
6208             (VROUNDPDr VR128:$src, (i32 0x2))>;
6209   def : Pat<(v2f64 (frint VR128:$src)),
6210             (VROUNDPDr VR128:$src, (i32 0x4))>;
6211   def : Pat<(v2f64 (ftrunc VR128:$src)),
6212             (VROUNDPDr VR128:$src, (i32 0x3))>;
6213
6214   def : Pat<(v8f32 (ffloor VR256:$src)),
6215             (VROUNDYPSr VR256:$src, (i32 0x1))>;
6216   def : Pat<(v8f32 (fnearbyint VR256:$src)),
6217             (VROUNDYPSr VR256:$src, (i32 0xC))>;
6218   def : Pat<(v8f32 (fceil VR256:$src)),
6219             (VROUNDYPSr VR256:$src, (i32 0x2))>;
6220   def : Pat<(v8f32 (frint VR256:$src)),
6221             (VROUNDYPSr VR256:$src, (i32 0x4))>;
6222   def : Pat<(v8f32 (ftrunc VR256:$src)),
6223             (VROUNDYPSr VR256:$src, (i32 0x3))>;
6224
6225   def : Pat<(v4f64 (ffloor VR256:$src)),
6226             (VROUNDYPDr VR256:$src, (i32 0x1))>;
6227   def : Pat<(v4f64 (fnearbyint VR256:$src)),
6228             (VROUNDYPDr VR256:$src, (i32 0xC))>;
6229   def : Pat<(v4f64 (fceil VR256:$src)),
6230             (VROUNDYPDr VR256:$src, (i32 0x2))>;
6231   def : Pat<(v4f64 (frint VR256:$src)),
6232             (VROUNDYPDr VR256:$src, (i32 0x4))>;
6233   def : Pat<(v4f64 (ftrunc VR256:$src)),
6234             (VROUNDYPDr VR256:$src, (i32 0x3))>;
6235 }
6236
6237 defm ROUND  : sse41_fp_unop_rm<0x08, 0x09, "round", f128mem, VR128,
6238                                memopv4f32, memopv2f64,
6239                                int_x86_sse41_round_ps, int_x86_sse41_round_pd>;
6240 let Constraints = "$src1 = $dst" in
6241 defm ROUND  : sse41_fp_binop_rm<0x0A, 0x0B, "round",
6242                                int_x86_sse41_round_ss, int_x86_sse41_round_sd>;
6243
6244 let Predicates = [UseSSE41] in {
6245   def : Pat<(ffloor FR32:$src),
6246             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x1))>;
6247   def : Pat<(f64 (ffloor FR64:$src)),
6248             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x1))>;
6249   def : Pat<(f32 (fnearbyint FR32:$src)),
6250             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0xC))>;
6251   def : Pat<(f64 (fnearbyint FR64:$src)),
6252             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0xC))>;
6253   def : Pat<(f32 (fceil FR32:$src)),
6254             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x2))>;
6255   def : Pat<(f64 (fceil FR64:$src)),
6256             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x2))>;
6257   def : Pat<(f32 (frint FR32:$src)),
6258             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x4))>;
6259   def : Pat<(f64 (frint FR64:$src)),
6260             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x4))>;
6261   def : Pat<(f32 (ftrunc FR32:$src)),
6262             (ROUNDSSr (f32 (IMPLICIT_DEF)), FR32:$src, (i32 0x3))>;
6263   def : Pat<(f64 (ftrunc FR64:$src)),
6264             (ROUNDSDr (f64 (IMPLICIT_DEF)), FR64:$src, (i32 0x3))>;
6265
6266   def : Pat<(v4f32 (ffloor VR128:$src)),
6267             (ROUNDPSr VR128:$src, (i32 0x1))>;
6268   def : Pat<(v4f32 (fnearbyint VR128:$src)),
6269             (ROUNDPSr VR128:$src, (i32 0xC))>;
6270   def : Pat<(v4f32 (fceil VR128:$src)),
6271             (ROUNDPSr VR128:$src, (i32 0x2))>;
6272   def : Pat<(v4f32 (frint VR128:$src)),
6273             (ROUNDPSr VR128:$src, (i32 0x4))>;
6274   def : Pat<(v4f32 (ftrunc VR128:$src)),
6275             (ROUNDPSr VR128:$src, (i32 0x3))>;
6276
6277   def : Pat<(v2f64 (ffloor VR128:$src)),
6278             (ROUNDPDr VR128:$src, (i32 0x1))>;
6279   def : Pat<(v2f64 (fnearbyint VR128:$src)),
6280             (ROUNDPDr VR128:$src, (i32 0xC))>;
6281   def : Pat<(v2f64 (fceil VR128:$src)),
6282             (ROUNDPDr VR128:$src, (i32 0x2))>;
6283   def : Pat<(v2f64 (frint VR128:$src)),
6284             (ROUNDPDr VR128:$src, (i32 0x4))>;
6285   def : Pat<(v2f64 (ftrunc VR128:$src)),
6286             (ROUNDPDr VR128:$src, (i32 0x3))>;
6287 }
6288
6289 //===----------------------------------------------------------------------===//
6290 // SSE4.1 - Packed Bit Test
6291 //===----------------------------------------------------------------------===//
6292
6293 // ptest instruction we'll lower to this in X86ISelLowering primarily from
6294 // the intel intrinsic that corresponds to this.
6295 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6296 def VPTESTrr  : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6297                 "vptest\t{$src2, $src1|$src1, $src2}",
6298                 [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6299                 OpSize, VEX;
6300 def VPTESTrm  : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6301                 "vptest\t{$src2, $src1|$src1, $src2}",
6302                 [(set EFLAGS,(X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6303                 OpSize, VEX;
6304
6305 def VPTESTYrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR256:$src1, VR256:$src2),
6306                 "vptest\t{$src2, $src1|$src1, $src2}",
6307                 [(set EFLAGS, (X86ptest VR256:$src1, (v4i64 VR256:$src2)))]>,
6308                 OpSize, VEX, VEX_L;
6309 def VPTESTYrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR256:$src1, i256mem:$src2),
6310                 "vptest\t{$src2, $src1|$src1, $src2}",
6311                 [(set EFLAGS,(X86ptest VR256:$src1, (memopv4i64 addr:$src2)))]>,
6312                 OpSize, VEX, VEX_L;
6313 }
6314
6315 let Defs = [EFLAGS] in {
6316 def PTESTrr : SS48I<0x17, MRMSrcReg, (outs), (ins VR128:$src1, VR128:$src2),
6317               "ptest\t{$src2, $src1|$src1, $src2}",
6318               [(set EFLAGS, (X86ptest VR128:$src1, (v2i64 VR128:$src2)))]>,
6319               OpSize;
6320 def PTESTrm : SS48I<0x17, MRMSrcMem, (outs), (ins VR128:$src1, f128mem:$src2),
6321               "ptest\t{$src2, $src1|$src1, $src2}",
6322               [(set EFLAGS, (X86ptest VR128:$src1, (memopv2i64 addr:$src2)))]>,
6323               OpSize;
6324 }
6325
6326 // The bit test instructions below are AVX only
6327 multiclass avx_bittest<bits<8> opc, string OpcodeStr, RegisterClass RC,
6328                        X86MemOperand x86memop, PatFrag mem_frag, ValueType vt> {
6329   def rr : SS48I<opc, MRMSrcReg, (outs), (ins RC:$src1, RC:$src2),
6330             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6331             [(set EFLAGS, (X86testp RC:$src1, (vt RC:$src2)))]>, OpSize, VEX;
6332   def rm : SS48I<opc, MRMSrcMem, (outs), (ins RC:$src1, x86memop:$src2),
6333             !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
6334             [(set EFLAGS, (X86testp RC:$src1, (mem_frag addr:$src2)))]>,
6335             OpSize, VEX;
6336 }
6337
6338 let Defs = [EFLAGS], Predicates = [HasAVX] in {
6339 let ExeDomain = SSEPackedSingle in {
6340 defm VTESTPS  : avx_bittest<0x0E, "vtestps", VR128, f128mem, memopv4f32, v4f32>;
6341 defm VTESTPSY : avx_bittest<0x0E, "vtestps", VR256, f256mem, memopv8f32, v8f32>,
6342                             VEX_L;
6343 }
6344 let ExeDomain = SSEPackedDouble in {
6345 defm VTESTPD  : avx_bittest<0x0F, "vtestpd", VR128, f128mem, memopv2f64, v2f64>;
6346 defm VTESTPDY : avx_bittest<0x0F, "vtestpd", VR256, f256mem, memopv4f64, v4f64>,
6347                             VEX_L;
6348 }
6349 }
6350
6351 //===----------------------------------------------------------------------===//
6352 // SSE4.1 - Misc Instructions
6353 //===----------------------------------------------------------------------===//
6354
6355 let Defs = [EFLAGS], Predicates = [HasPOPCNT] in {
6356   def POPCNT16rr : I<0xB8, MRMSrcReg, (outs GR16:$dst), (ins GR16:$src),
6357                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6358                      [(set GR16:$dst, (ctpop GR16:$src)), (implicit EFLAGS)]>,
6359                      OpSize, XS;
6360   def POPCNT16rm : I<0xB8, MRMSrcMem, (outs GR16:$dst), (ins i16mem:$src),
6361                      "popcnt{w}\t{$src, $dst|$dst, $src}",
6362                      [(set GR16:$dst, (ctpop (loadi16 addr:$src))),
6363                       (implicit EFLAGS)]>, OpSize, XS;
6364
6365   def POPCNT32rr : I<0xB8, MRMSrcReg, (outs GR32:$dst), (ins GR32:$src),
6366                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6367                      [(set GR32:$dst, (ctpop GR32:$src)), (implicit EFLAGS)]>,
6368                      XS;
6369   def POPCNT32rm : I<0xB8, MRMSrcMem, (outs GR32:$dst), (ins i32mem:$src),
6370                      "popcnt{l}\t{$src, $dst|$dst, $src}",
6371                      [(set GR32:$dst, (ctpop (loadi32 addr:$src))),
6372                       (implicit EFLAGS)]>, XS;
6373
6374   def POPCNT64rr : RI<0xB8, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
6375                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6376                       [(set GR64:$dst, (ctpop GR64:$src)), (implicit EFLAGS)]>,
6377                       XS;
6378   def POPCNT64rm : RI<0xB8, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
6379                       "popcnt{q}\t{$src, $dst|$dst, $src}",
6380                       [(set GR64:$dst, (ctpop (loadi64 addr:$src))),
6381                        (implicit EFLAGS)]>, XS;
6382 }
6383
6384
6385
6386 // SS41I_unop_rm_int_v16 - SSE 4.1 unary operator whose type is v8i16.
6387 multiclass SS41I_unop_rm_int_v16<bits<8> opc, string OpcodeStr,
6388                                  Intrinsic IntId128> {
6389   def rr128 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6390                     (ins VR128:$src),
6391                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6392                     [(set VR128:$dst, (IntId128 VR128:$src))]>, OpSize;
6393   def rm128 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6394                      (ins i128mem:$src),
6395                      !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6396                      [(set VR128:$dst,
6397                        (IntId128
6398                         (bitconvert (memopv2i64 addr:$src))))]>, OpSize;
6399 }
6400
6401 let Predicates = [HasAVX] in
6402 defm VPHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "vphminposuw",
6403                                          int_x86_sse41_phminposuw>, VEX;
6404 defm PHMINPOSUW : SS41I_unop_rm_int_v16 <0x41, "phminposuw",
6405                                          int_x86_sse41_phminposuw>;
6406
6407 /// SS41I_binop_rm_int - Simple SSE 4.1 binary operator
6408 multiclass SS41I_binop_rm_int<bits<8> opc, string OpcodeStr,
6409                               Intrinsic IntId128, bit Is2Addr = 1> {
6410   let isCommutable = 1 in
6411   def rr : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6412        (ins VR128:$src1, VR128:$src2),
6413        !if(Is2Addr,
6414            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6415            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6416        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>, OpSize;
6417   def rm : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6418        (ins VR128:$src1, i128mem:$src2),
6419        !if(Is2Addr,
6420            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6421            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6422        [(set VR128:$dst,
6423          (IntId128 VR128:$src1,
6424           (bitconvert (memopv2i64 addr:$src2))))]>, OpSize;
6425 }
6426
6427 /// SS41I_binop_rm_int_y - Simple SSE 4.1 binary operator
6428 multiclass SS41I_binop_rm_int_y<bits<8> opc, string OpcodeStr,
6429                                 Intrinsic IntId256> {
6430   let isCommutable = 1 in
6431   def Yrr : SS48I<opc, MRMSrcReg, (outs VR256:$dst),
6432        (ins VR256:$src1, VR256:$src2),
6433        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6434        [(set VR256:$dst, (IntId256 VR256:$src1, VR256:$src2))]>, OpSize;
6435   def Yrm : SS48I<opc, MRMSrcMem, (outs VR256:$dst),
6436        (ins VR256:$src1, i256mem:$src2),
6437        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
6438        [(set VR256:$dst,
6439          (IntId256 VR256:$src1,
6440           (bitconvert (memopv4i64 addr:$src2))))]>, OpSize;
6441 }
6442
6443
6444 /// SS48I_binop_rm - Simple SSE41 binary operator.
6445 multiclass SS48I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6446                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6447                           X86MemOperand x86memop, bit Is2Addr = 1> {
6448   let isCommutable = 1 in
6449   def rr : SS48I<opc, MRMSrcReg, (outs RC:$dst),
6450        (ins RC:$src1, RC:$src2),
6451        !if(Is2Addr,
6452            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6453            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6454        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>, OpSize;
6455   def rm : SS48I<opc, MRMSrcMem, (outs RC:$dst),
6456        (ins RC:$src1, x86memop:$src2),
6457        !if(Is2Addr,
6458            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6459            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6460        [(set RC:$dst,
6461          (OpVT (OpNode RC:$src1,
6462           (bitconvert (memop_frag addr:$src2)))))]>, OpSize;
6463 }
6464
6465 let Predicates = [HasAVX] in {
6466   let isCommutable = 0 in
6467   defm VPACKUSDW : SS41I_binop_rm_int<0x2B, "vpackusdw", int_x86_sse41_packusdw,
6468                                                          0>, VEX_4V;
6469   defm VPMINSB   : SS48I_binop_rm<0x38, "vpminsb", X86smin, v16i8, VR128,
6470                                   memopv2i64, i128mem, 0>, VEX_4V;
6471   defm VPMINSD   : SS48I_binop_rm<0x39, "vpminsd", X86smin, v4i32, VR128,
6472                                   memopv2i64, i128mem, 0>, VEX_4V;
6473   defm VPMINUD   : SS48I_binop_rm<0x3B, "vpminud", X86umin, v4i32, VR128,
6474                                   memopv2i64, i128mem, 0>, VEX_4V;
6475   defm VPMINUW   : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v8i16, VR128,
6476                                   memopv2i64, i128mem, 0>, VEX_4V;
6477   defm VPMAXSB   : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v16i8, VR128,
6478                                   memopv2i64, i128mem, 0>, VEX_4V;
6479   defm VPMAXSD   : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v4i32, VR128,
6480                                   memopv2i64, i128mem, 0>, VEX_4V;
6481   defm VPMAXUD   : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v4i32, VR128,
6482                                   memopv2i64, i128mem, 0>, VEX_4V;
6483   defm VPMAXUW   : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v8i16, VR128,
6484                                   memopv2i64, i128mem, 0>, VEX_4V;
6485   defm VPMULDQ   : SS41I_binop_rm_int<0x28, "vpmuldq",   int_x86_sse41_pmuldq,
6486                                                          0>, VEX_4V;
6487 }
6488
6489 let Predicates = [HasAVX2] in {
6490   let isCommutable = 0 in
6491   defm VPACKUSDW : SS41I_binop_rm_int_y<0x2B, "vpackusdw",
6492                                         int_x86_avx2_packusdw>, VEX_4V, VEX_L;
6493   defm VPMINSBY  : SS48I_binop_rm<0x38, "vpminsb", X86smin, v32i8, VR256,
6494                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6495   defm VPMINSDY  : SS48I_binop_rm<0x39, "vpminsd", X86smin, v8i32, VR256,
6496                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6497   defm VPMINUDY  : SS48I_binop_rm<0x3B, "vpminud", X86umin, v8i32, VR256,
6498                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6499   defm VPMINUWY  : SS48I_binop_rm<0x3A, "vpminuw", X86umin, v16i16, VR256,
6500                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6501   defm VPMAXSBY  : SS48I_binop_rm<0x3C, "vpmaxsb", X86smax, v32i8, VR256,
6502                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6503   defm VPMAXSDY  : SS48I_binop_rm<0x3D, "vpmaxsd", X86smax, v8i32, VR256,
6504                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6505   defm VPMAXUDY  : SS48I_binop_rm<0x3F, "vpmaxud", X86umax, v8i32, VR256,
6506                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6507   defm VPMAXUWY  : SS48I_binop_rm<0x3E, "vpmaxuw", X86umax, v16i16, VR256,
6508                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6509   defm VPMULDQ   : SS41I_binop_rm_int_y<0x28, "vpmuldq",
6510                                         int_x86_avx2_pmul_dq>, VEX_4V, VEX_L;
6511 }
6512
6513 let Constraints = "$src1 = $dst" in {
6514   let isCommutable = 0 in
6515   defm PACKUSDW : SS41I_binop_rm_int<0x2B, "packusdw", int_x86_sse41_packusdw>;
6516   defm PMINSB   : SS48I_binop_rm<0x38, "pminsb", X86smin, v16i8, VR128,
6517                                  memopv2i64, i128mem>;
6518   defm PMINSD   : SS48I_binop_rm<0x39, "pminsd", X86smin, v4i32, VR128,
6519                                  memopv2i64, i128mem>;
6520   defm PMINUD   : SS48I_binop_rm<0x3B, "pminud", X86umin, v4i32, VR128,
6521                                  memopv2i64, i128mem>;
6522   defm PMINUW   : SS48I_binop_rm<0x3A, "pminuw", X86umin, v8i16, VR128,
6523                                  memopv2i64, i128mem>;
6524   defm PMAXSB   : SS48I_binop_rm<0x3C, "pmaxsb", X86smax, v16i8, VR128,
6525                                  memopv2i64, i128mem>;
6526   defm PMAXSD   : SS48I_binop_rm<0x3D, "pmaxsd", X86smax, v4i32, VR128,
6527                                  memopv2i64, i128mem>;
6528   defm PMAXUD   : SS48I_binop_rm<0x3F, "pmaxud", X86umax, v4i32, VR128,
6529                                  memopv2i64, i128mem>;
6530   defm PMAXUW   : SS48I_binop_rm<0x3E, "pmaxuw", X86umax, v8i16, VR128,
6531                                  memopv2i64, i128mem>;
6532   defm PMULDQ   : SS41I_binop_rm_int<0x28, "pmuldq",   int_x86_sse41_pmuldq>;
6533 }
6534
6535 let Predicates = [HasAVX] in {
6536   defm VPMULLD  : SS48I_binop_rm<0x40, "vpmulld", mul, v4i32, VR128,
6537                                 memopv2i64, i128mem, 0>, VEX_4V;
6538   defm VPCMPEQQ : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v2i64, VR128,
6539                                  memopv2i64, i128mem, 0>, VEX_4V;
6540 }
6541 let Predicates = [HasAVX2] in {
6542   defm VPMULLDY  : SS48I_binop_rm<0x40, "vpmulld", mul, v8i32, VR256,
6543                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6544   defm VPCMPEQQY : SS48I_binop_rm<0x29, "vpcmpeqq", X86pcmpeq, v4i64, VR256,
6545                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6546 }
6547
6548 let Constraints = "$src1 = $dst" in {
6549   defm PMULLD  : SS48I_binop_rm<0x40, "pmulld", mul, v4i32, VR128,
6550                                 memopv2i64, i128mem>;
6551   defm PCMPEQQ : SS48I_binop_rm<0x29, "pcmpeqq", X86pcmpeq, v2i64, VR128,
6552                                 memopv2i64, i128mem>;
6553 }
6554
6555 /// SS41I_binop_rmi_int - SSE 4.1 binary operator with 8-bit immediate
6556 multiclass SS41I_binop_rmi_int<bits<8> opc, string OpcodeStr,
6557                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
6558                  X86MemOperand x86memop, bit Is2Addr = 1> {
6559   let isCommutable = 1 in
6560   def rri : SS4AIi8<opc, MRMSrcReg, (outs RC:$dst),
6561         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
6562         !if(Is2Addr,
6563             !strconcat(OpcodeStr,
6564                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6565             !strconcat(OpcodeStr,
6566                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6567         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
6568         OpSize;
6569   def rmi : SS4AIi8<opc, MRMSrcMem, (outs RC:$dst),
6570         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
6571         !if(Is2Addr,
6572             !strconcat(OpcodeStr,
6573                 "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
6574             !strconcat(OpcodeStr,
6575                 "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}")),
6576         [(set RC:$dst,
6577           (IntId RC:$src1,
6578            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
6579         OpSize;
6580 }
6581
6582 let Predicates = [HasAVX] in {
6583   let isCommutable = 0 in {
6584     let ExeDomain = SSEPackedSingle in {
6585     defm VBLENDPS : SS41I_binop_rmi_int<0x0C, "vblendps", int_x86_sse41_blendps,
6586                                         VR128, memopv4f32, f128mem, 0>, VEX_4V;
6587     defm VBLENDPSY : SS41I_binop_rmi_int<0x0C, "vblendps",
6588                                     int_x86_avx_blend_ps_256, VR256, memopv8f32,
6589                                     f256mem, 0>, VEX_4V, VEX_L;
6590     }
6591     let ExeDomain = SSEPackedDouble in {
6592     defm VBLENDPD : SS41I_binop_rmi_int<0x0D, "vblendpd", int_x86_sse41_blendpd,
6593                                         VR128, memopv2f64, f128mem, 0>, VEX_4V;
6594     defm VBLENDPDY : SS41I_binop_rmi_int<0x0D, "vblendpd",
6595                                      int_x86_avx_blend_pd_256,VR256, memopv4f64,
6596                                      f256mem, 0>, VEX_4V, VEX_L;
6597     }
6598   defm VPBLENDW : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_sse41_pblendw,
6599                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6600   defm VMPSADBW : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_sse41_mpsadbw,
6601                                       VR128, memopv2i64, i128mem, 0>, VEX_4V;
6602   }
6603   let ExeDomain = SSEPackedSingle in
6604   defm VDPPS : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_sse41_dpps,
6605                                    VR128, memopv4f32, f128mem, 0>, VEX_4V;
6606   let ExeDomain = SSEPackedDouble in
6607   defm VDPPD : SS41I_binop_rmi_int<0x41, "vdppd", int_x86_sse41_dppd,
6608                                    VR128, memopv2f64, f128mem, 0>, VEX_4V;
6609   let ExeDomain = SSEPackedSingle in
6610   defm VDPPSY : SS41I_binop_rmi_int<0x40, "vdpps", int_x86_avx_dp_ps_256,
6611                                   VR256, memopv8f32, i256mem, 0>, VEX_4V, VEX_L;
6612 }
6613
6614 let Predicates = [HasAVX2] in {
6615   let isCommutable = 0 in {
6616   defm VPBLENDWY : SS41I_binop_rmi_int<0x0E, "vpblendw", int_x86_avx2_pblendw,
6617                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6618   defm VMPSADBWY : SS41I_binop_rmi_int<0x42, "vmpsadbw", int_x86_avx2_mpsadbw,
6619                                   VR256, memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6620   }
6621 }
6622
6623 let Constraints = "$src1 = $dst" in {
6624   let isCommutable = 0 in {
6625   let ExeDomain = SSEPackedSingle in
6626   defm BLENDPS : SS41I_binop_rmi_int<0x0C, "blendps", int_x86_sse41_blendps,
6627                                      VR128, memopv4f32, f128mem>;
6628   let ExeDomain = SSEPackedDouble in
6629   defm BLENDPD : SS41I_binop_rmi_int<0x0D, "blendpd", int_x86_sse41_blendpd,
6630                                      VR128, memopv2f64, f128mem>;
6631   defm PBLENDW : SS41I_binop_rmi_int<0x0E, "pblendw", int_x86_sse41_pblendw,
6632                                      VR128, memopv2i64, i128mem>;
6633   defm MPSADBW : SS41I_binop_rmi_int<0x42, "mpsadbw", int_x86_sse41_mpsadbw,
6634                                      VR128, memopv2i64, i128mem>;
6635   }
6636   let ExeDomain = SSEPackedSingle in
6637   defm DPPS : SS41I_binop_rmi_int<0x40, "dpps", int_x86_sse41_dpps,
6638                                   VR128, memopv4f32, f128mem>;
6639   let ExeDomain = SSEPackedDouble in
6640   defm DPPD : SS41I_binop_rmi_int<0x41, "dppd", int_x86_sse41_dppd,
6641                                   VR128, memopv2f64, f128mem>;
6642 }
6643
6644 /// SS41I_quaternary_int_avx - AVX SSE 4.1 with 4 operators
6645 multiclass SS41I_quaternary_int_avx<bits<8> opc, string OpcodeStr,
6646                                     RegisterClass RC, X86MemOperand x86memop,
6647                                     PatFrag mem_frag, Intrinsic IntId> {
6648   def rr : Ii8<opc, MRMSrcReg, (outs RC:$dst),
6649                   (ins RC:$src1, RC:$src2, RC:$src3),
6650                   !strconcat(OpcodeStr,
6651                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6652                   [(set RC:$dst, (IntId RC:$src1, RC:$src2, RC:$src3))],
6653                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6654
6655   def rm : Ii8<opc, MRMSrcMem, (outs RC:$dst),
6656                   (ins RC:$src1, x86memop:$src2, RC:$src3),
6657                   !strconcat(OpcodeStr,
6658                     "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6659                   [(set RC:$dst,
6660                         (IntId RC:$src1, (bitconvert (mem_frag addr:$src2)),
6661                                RC:$src3))],
6662                   IIC_DEFAULT, SSEPackedInt>, OpSize, TA, VEX_4V, VEX_I8IMM;
6663 }
6664
6665 let Predicates = [HasAVX] in {
6666 let ExeDomain = SSEPackedDouble in {
6667 defm VBLENDVPD  : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR128, f128mem,
6668                                            memopv2f64, int_x86_sse41_blendvpd>;
6669 defm VBLENDVPDY : SS41I_quaternary_int_avx<0x4B, "vblendvpd", VR256, f256mem,
6670                                   memopv4f64, int_x86_avx_blendv_pd_256>, VEX_L;
6671 } // ExeDomain = SSEPackedDouble
6672 let ExeDomain = SSEPackedSingle in {
6673 defm VBLENDVPS  : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR128, f128mem,
6674                                            memopv4f32, int_x86_sse41_blendvps>;
6675 defm VBLENDVPSY : SS41I_quaternary_int_avx<0x4A, "vblendvps", VR256, f256mem,
6676                                   memopv8f32, int_x86_avx_blendv_ps_256>, VEX_L;
6677 } // ExeDomain = SSEPackedSingle
6678 defm VPBLENDVB  : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR128, i128mem,
6679                                            memopv2i64, int_x86_sse41_pblendvb>;
6680 }
6681
6682 let Predicates = [HasAVX2] in {
6683 defm VPBLENDVBY : SS41I_quaternary_int_avx<0x4C, "vpblendvb", VR256, i256mem,
6684                                       memopv4i64, int_x86_avx2_pblendvb>, VEX_L;
6685 }
6686
6687 let Predicates = [HasAVX] in {
6688   def : Pat<(v16i8 (vselect (v16i8 VR128:$mask), (v16i8 VR128:$src1),
6689                             (v16i8 VR128:$src2))),
6690             (VPBLENDVBrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6691   def : Pat<(v4i32 (vselect (v4i32 VR128:$mask), (v4i32 VR128:$src1),
6692                             (v4i32 VR128:$src2))),
6693             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6694   def : Pat<(v4f32 (vselect (v4i32 VR128:$mask), (v4f32 VR128:$src1),
6695                             (v4f32 VR128:$src2))),
6696             (VBLENDVPSrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6697   def : Pat<(v2i64 (vselect (v2i64 VR128:$mask), (v2i64 VR128:$src1),
6698                             (v2i64 VR128:$src2))),
6699             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6700   def : Pat<(v2f64 (vselect (v2i64 VR128:$mask), (v2f64 VR128:$src1),
6701                             (v2f64 VR128:$src2))),
6702             (VBLENDVPDrr VR128:$src2, VR128:$src1, VR128:$mask)>;
6703   def : Pat<(v8i32 (vselect (v8i32 VR256:$mask), (v8i32 VR256:$src1),
6704                             (v8i32 VR256:$src2))),
6705             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6706   def : Pat<(v8f32 (vselect (v8i32 VR256:$mask), (v8f32 VR256:$src1),
6707                             (v8f32 VR256:$src2))),
6708             (VBLENDVPSYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6709   def : Pat<(v4i64 (vselect (v4i64 VR256:$mask), (v4i64 VR256:$src1),
6710                             (v4i64 VR256:$src2))),
6711             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6712   def : Pat<(v4f64 (vselect (v4i64 VR256:$mask), (v4f64 VR256:$src1),
6713                             (v4f64 VR256:$src2))),
6714             (VBLENDVPDYrr VR256:$src2, VR256:$src1, VR256:$mask)>;
6715
6716   def : Pat<(v8f32 (X86Blendi (v8f32 VR256:$src1), (v8f32 VR256:$src2),
6717                                (imm:$mask))),
6718             (VBLENDPSYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6719   def : Pat<(v4f64 (X86Blendi (v4f64 VR256:$src1), (v4f64 VR256:$src2),
6720                                (imm:$mask))),
6721             (VBLENDPDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6722
6723   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6724                                (imm:$mask))),
6725             (VPBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6726   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6727                                (imm:$mask))),
6728             (VBLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6729   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6730                                (imm:$mask))),
6731             (VBLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6732 }
6733
6734 let Predicates = [HasAVX2] in {
6735   def : Pat<(v32i8 (vselect (v32i8 VR256:$mask), (v32i8 VR256:$src1),
6736                             (v32i8 VR256:$src2))),
6737             (VPBLENDVBYrr VR256:$src1, VR256:$src2, VR256:$mask)>;
6738   def : Pat<(v16i16 (X86Blendi (v16i16 VR256:$src1), (v16i16 VR256:$src2),
6739                                (imm:$mask))),
6740             (VPBLENDWYrri VR256:$src1, VR256:$src2, imm:$mask)>;
6741 }
6742
6743 /// SS41I_ternary_int - SSE 4.1 ternary operator
6744 let Uses = [XMM0], Constraints = "$src1 = $dst" in {
6745   multiclass SS41I_ternary_int<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
6746                                X86MemOperand x86memop, Intrinsic IntId> {
6747     def rr0 : SS48I<opc, MRMSrcReg, (outs VR128:$dst),
6748                     (ins VR128:$src1, VR128:$src2),
6749                     !strconcat(OpcodeStr,
6750                      "\t{$src2, $dst|$dst, $src2}"),
6751                     [(set VR128:$dst, (IntId VR128:$src1, VR128:$src2, XMM0))]>,
6752                     OpSize;
6753
6754     def rm0 : SS48I<opc, MRMSrcMem, (outs VR128:$dst),
6755                     (ins VR128:$src1, x86memop:$src2),
6756                     !strconcat(OpcodeStr,
6757                      "\t{$src2, $dst|$dst, $src2}"),
6758                     [(set VR128:$dst,
6759                       (IntId VR128:$src1,
6760                        (bitconvert (mem_frag addr:$src2)), XMM0))]>, OpSize;
6761   }
6762 }
6763
6764 let ExeDomain = SSEPackedDouble in
6765 defm BLENDVPD : SS41I_ternary_int<0x15, "blendvpd", memopv2f64, f128mem,
6766                                   int_x86_sse41_blendvpd>;
6767 let ExeDomain = SSEPackedSingle in
6768 defm BLENDVPS : SS41I_ternary_int<0x14, "blendvps", memopv4f32, f128mem,
6769                                   int_x86_sse41_blendvps>;
6770 defm PBLENDVB : SS41I_ternary_int<0x10, "pblendvb", memopv2i64, i128mem,
6771                                   int_x86_sse41_pblendvb>;
6772
6773 // Aliases with the implicit xmm0 argument
6774 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6775                 (BLENDVPDrr0 VR128:$dst, VR128:$src2)>;
6776 def : InstAlias<"blendvpd\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6777                 (BLENDVPDrm0 VR128:$dst, f128mem:$src2)>;
6778 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6779                 (BLENDVPSrr0 VR128:$dst, VR128:$src2)>;
6780 def : InstAlias<"blendvps\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6781                 (BLENDVPSrm0 VR128:$dst, f128mem:$src2)>;
6782 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6783                 (PBLENDVBrr0 VR128:$dst, VR128:$src2)>;
6784 def : InstAlias<"pblendvb\t{%xmm0, $src2, $dst|$dst, $src2, %xmm0}",
6785                 (PBLENDVBrm0 VR128:$dst, i128mem:$src2)>;
6786
6787 let Predicates = [UseSSE41] in {
6788   def : Pat<(v16i8 (vselect (v16i8 XMM0), (v16i8 VR128:$src1),
6789                             (v16i8 VR128:$src2))),
6790             (PBLENDVBrr0 VR128:$src2, VR128:$src1)>;
6791   def : Pat<(v4i32 (vselect (v4i32 XMM0), (v4i32 VR128:$src1),
6792                             (v4i32 VR128:$src2))),
6793             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6794   def : Pat<(v4f32 (vselect (v4i32 XMM0), (v4f32 VR128:$src1),
6795                             (v4f32 VR128:$src2))),
6796             (BLENDVPSrr0 VR128:$src2, VR128:$src1)>;
6797   def : Pat<(v2i64 (vselect (v2i64 XMM0), (v2i64 VR128:$src1),
6798                             (v2i64 VR128:$src2))),
6799             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6800   def : Pat<(v2f64 (vselect (v2i64 XMM0), (v2f64 VR128:$src1),
6801                             (v2f64 VR128:$src2))),
6802             (BLENDVPDrr0 VR128:$src2, VR128:$src1)>;
6803
6804   def : Pat<(v8i16 (X86Blendi (v8i16 VR128:$src1), (v8i16 VR128:$src2),
6805                                (imm:$mask))),
6806             (PBLENDWrri VR128:$src1, VR128:$src2, imm:$mask)>;
6807   def : Pat<(v4f32 (X86Blendi (v4f32 VR128:$src1), (v4f32 VR128:$src2),
6808                                (imm:$mask))),
6809             (BLENDPSrri VR128:$src1, VR128:$src2, imm:$mask)>;
6810   def : Pat<(v2f64 (X86Blendi (v2f64 VR128:$src1), (v2f64 VR128:$src2),
6811                                (imm:$mask))),
6812             (BLENDPDrri VR128:$src1, VR128:$src2, imm:$mask)>;
6813
6814 }
6815
6816 let Predicates = [HasAVX] in
6817 def VMOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6818                        "vmovntdqa\t{$src, $dst|$dst, $src}",
6819                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6820                        OpSize, VEX;
6821 let Predicates = [HasAVX2] in
6822 def VMOVNTDQAYrm : SS48I<0x2A, MRMSrcMem, (outs VR256:$dst), (ins i256mem:$src),
6823                          "vmovntdqa\t{$src, $dst|$dst, $src}",
6824                          [(set VR256:$dst, (int_x86_avx2_movntdqa addr:$src))]>,
6825                          OpSize, VEX, VEX_L;
6826 def MOVNTDQArm : SS48I<0x2A, MRMSrcMem, (outs VR128:$dst), (ins i128mem:$src),
6827                        "movntdqa\t{$src, $dst|$dst, $src}",
6828                        [(set VR128:$dst, (int_x86_sse41_movntdqa addr:$src))]>,
6829                        OpSize;
6830
6831 //===----------------------------------------------------------------------===//
6832 // SSE4.2 - Compare Instructions
6833 //===----------------------------------------------------------------------===//
6834
6835 /// SS42I_binop_rm - Simple SSE 4.2 binary operator
6836 multiclass SS42I_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6837                           ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
6838                           X86MemOperand x86memop, bit Is2Addr = 1> {
6839   def rr : SS428I<opc, MRMSrcReg, (outs RC:$dst),
6840        (ins RC:$src1, RC:$src2),
6841        !if(Is2Addr,
6842            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6843            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6844        [(set RC:$dst, (OpVT (OpNode RC:$src1, RC:$src2)))]>,
6845        OpSize;
6846   def rm : SS428I<opc, MRMSrcMem, (outs RC:$dst),
6847        (ins RC:$src1, x86memop:$src2),
6848        !if(Is2Addr,
6849            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
6850            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
6851        [(set RC:$dst,
6852          (OpVT (OpNode RC:$src1, (memop_frag addr:$src2))))]>, OpSize;
6853 }
6854
6855 let Predicates = [HasAVX] in
6856   defm VPCMPGTQ : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v2i64, VR128,
6857                                  memopv2i64, i128mem, 0>, VEX_4V;
6858
6859 let Predicates = [HasAVX2] in
6860   defm VPCMPGTQY : SS42I_binop_rm<0x37, "vpcmpgtq", X86pcmpgt, v4i64, VR256,
6861                                   memopv4i64, i256mem, 0>, VEX_4V, VEX_L;
6862
6863 let Constraints = "$src1 = $dst" in
6864   defm PCMPGTQ : SS42I_binop_rm<0x37, "pcmpgtq", X86pcmpgt, v2i64, VR128,
6865                                 memopv2i64, i128mem>;
6866
6867 //===----------------------------------------------------------------------===//
6868 // SSE4.2 - String/text Processing Instructions
6869 //===----------------------------------------------------------------------===//
6870
6871 // Packed Compare Implicit Length Strings, Return Mask
6872 multiclass pseudo_pcmpistrm<string asm> {
6873   def REG : PseudoI<(outs VR128:$dst),
6874                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6875     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1, VR128:$src2,
6876                                                   imm:$src3))]>;
6877   def MEM : PseudoI<(outs VR128:$dst),
6878                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6879     [(set VR128:$dst, (int_x86_sse42_pcmpistrm128 VR128:$src1,
6880                        (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6881 }
6882
6883 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6884   defm VPCMPISTRM128 : pseudo_pcmpistrm<"#VPCMPISTRM128">, Requires<[HasAVX]>;
6885   defm PCMPISTRM128 : pseudo_pcmpistrm<"#PCMPISTRM128">, Requires<[UseSSE42]>;
6886 }
6887
6888 multiclass pcmpistrm_SS42AI<string asm> {
6889   def rr : SS42AI<0x62, MRMSrcReg, (outs),
6890     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6891     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6892     []>, OpSize;
6893   let mayLoad = 1 in
6894   def rm :SS42AI<0x62, MRMSrcMem, (outs),
6895     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6896     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6897     []>, OpSize;
6898 }
6899
6900 let Defs = [XMM0, EFLAGS], neverHasSideEffects = 1 in {
6901   let Predicates = [HasAVX] in
6902   defm VPCMPISTRM128 : pcmpistrm_SS42AI<"vpcmpistrm">, VEX;
6903   defm PCMPISTRM128  : pcmpistrm_SS42AI<"pcmpistrm"> ;
6904 }
6905
6906 // Packed Compare Explicit Length Strings, Return Mask
6907 multiclass pseudo_pcmpestrm<string asm> {
6908   def REG : PseudoI<(outs VR128:$dst),
6909                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6910     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128
6911                        VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6912   def MEM : PseudoI<(outs VR128:$dst),
6913                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6914     [(set VR128:$dst, (int_x86_sse42_pcmpestrm128 VR128:$src1, EAX,
6915                        (bc_v16i8 (memopv2i64 addr:$src3)), EDX, imm:$src5))]>;
6916 }
6917
6918 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6919   defm VPCMPESTRM128 : pseudo_pcmpestrm<"#VPCMPESTRM128">, Requires<[HasAVX]>;
6920   defm PCMPESTRM128 : pseudo_pcmpestrm<"#PCMPESTRM128">, Requires<[UseSSE42]>;
6921 }
6922
6923 multiclass SS42AI_pcmpestrm<string asm> {
6924   def rr : SS42AI<0x60, MRMSrcReg, (outs),
6925     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6926     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6927     []>, OpSize;
6928   let mayLoad = 1 in
6929   def rm : SS42AI<0x60, MRMSrcMem, (outs),
6930     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6931     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6932     []>, OpSize;
6933 }
6934
6935 let Defs = [XMM0, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
6936   let Predicates = [HasAVX] in
6937   defm VPCMPESTRM128 : SS42AI_pcmpestrm<"vpcmpestrm">, VEX;
6938   defm PCMPESTRM128 :  SS42AI_pcmpestrm<"pcmpestrm">;
6939 }
6940
6941 // Packed Compare Implicit Length Strings, Return Index
6942 multiclass pseudo_pcmpistri<string asm> {
6943   def REG : PseudoI<(outs GR32:$dst),
6944                     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6945     [(set GR32:$dst, EFLAGS,
6946       (X86pcmpistri VR128:$src1, VR128:$src2, imm:$src3))]>;
6947   def MEM : PseudoI<(outs GR32:$dst),
6948                     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6949     [(set GR32:$dst, EFLAGS, (X86pcmpistri VR128:$src1,
6950                               (bc_v16i8 (memopv2i64 addr:$src2)), imm:$src3))]>;
6951 }
6952
6953 let Defs = [EFLAGS], usesCustomInserter = 1 in {
6954   defm VPCMPISTRI : pseudo_pcmpistri<"#VPCMPISTRI">, Requires<[HasAVX]>;
6955   defm PCMPISTRI  : pseudo_pcmpistri<"#PCMPISTRI">, Requires<[UseSSE42]>;
6956 }
6957
6958 multiclass SS42AI_pcmpistri<string asm> {
6959   def rr : SS42AI<0x63, MRMSrcReg, (outs),
6960     (ins VR128:$src1, VR128:$src2, i8imm:$src3),
6961     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6962     []>, OpSize;
6963   let mayLoad = 1 in
6964   def rm : SS42AI<0x63, MRMSrcMem, (outs),
6965     (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
6966     !strconcat(asm, "\t{$src3, $src2, $src1|$src1, $src2, $src3}"),
6967     []>, OpSize;
6968 }
6969
6970 let Defs = [ECX, EFLAGS], neverHasSideEffects = 1 in {
6971   let Predicates = [HasAVX] in
6972   defm VPCMPISTRI : SS42AI_pcmpistri<"vpcmpistri">, VEX;
6973   defm PCMPISTRI  : SS42AI_pcmpistri<"pcmpistri">;
6974 }
6975
6976 // Packed Compare Explicit Length Strings, Return Index
6977 multiclass pseudo_pcmpestri<string asm> {
6978   def REG : PseudoI<(outs GR32:$dst),
6979                     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6980     [(set GR32:$dst, EFLAGS,
6981       (X86pcmpestri VR128:$src1, EAX, VR128:$src3, EDX, imm:$src5))]>;
6982   def MEM : PseudoI<(outs GR32:$dst),
6983                     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
6984     [(set GR32:$dst, EFLAGS,
6985       (X86pcmpestri VR128:$src1, EAX, (bc_v16i8 (memopv2i64 addr:$src3)), EDX,
6986        imm:$src5))]>;
6987 }
6988
6989 let Defs = [EFLAGS], Uses = [EAX, EDX], usesCustomInserter = 1 in {
6990   defm VPCMPESTRI : pseudo_pcmpestri<"#VPCMPESTRI">, Requires<[HasAVX]>;
6991   defm PCMPESTRI  : pseudo_pcmpestri<"#PCMPESTRI">, Requires<[UseSSE42]>;
6992 }
6993
6994 multiclass SS42AI_pcmpestri<string asm> {
6995   def rr : SS42AI<0x61, MRMSrcReg, (outs),
6996     (ins VR128:$src1, VR128:$src3, i8imm:$src5),
6997     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
6998     []>, OpSize;
6999   let mayLoad = 1 in
7000   def rm : SS42AI<0x61, MRMSrcMem, (outs),
7001     (ins VR128:$src1, i128mem:$src3, i8imm:$src5),
7002     !strconcat(asm, "\t{$src5, $src3, $src1|$src1, $src3, $src5}"),
7003     []>, OpSize;
7004 }
7005
7006 let Defs = [ECX, EFLAGS], Uses = [EAX, EDX], neverHasSideEffects = 1 in {
7007   let Predicates = [HasAVX] in
7008   defm VPCMPESTRI : SS42AI_pcmpestri<"vpcmpestri">, VEX;
7009   defm PCMPESTRI  : SS42AI_pcmpestri<"pcmpestri">;
7010 }
7011
7012 //===----------------------------------------------------------------------===//
7013 // SSE4.2 - CRC Instructions
7014 //===----------------------------------------------------------------------===//
7015
7016 // No CRC instructions have AVX equivalents
7017
7018 // crc intrinsic instruction
7019 // This set of instructions are only rm, the only difference is the size
7020 // of r and m.
7021 let Constraints = "$src1 = $dst" in {
7022   def CRC32r32m8  : SS42FI<0xF0, MRMSrcMem, (outs GR32:$dst),
7023                       (ins GR32:$src1, i8mem:$src2),
7024                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7025                        [(set GR32:$dst,
7026                          (int_x86_sse42_crc32_32_8 GR32:$src1,
7027                          (load addr:$src2)))]>;
7028   def CRC32r32r8  : SS42FI<0xF0, MRMSrcReg, (outs GR32:$dst),
7029                       (ins GR32:$src1, GR8:$src2),
7030                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7031                        [(set GR32:$dst,
7032                          (int_x86_sse42_crc32_32_8 GR32:$src1, GR8:$src2))]>;
7033   def CRC32r32m16  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7034                       (ins GR32:$src1, i16mem:$src2),
7035                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7036                        [(set GR32:$dst,
7037                          (int_x86_sse42_crc32_32_16 GR32:$src1,
7038                          (load addr:$src2)))]>,
7039                          OpSize;
7040   def CRC32r32r16  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7041                       (ins GR32:$src1, GR16:$src2),
7042                       "crc32{w} \t{$src2, $src1|$src1, $src2}",
7043                        [(set GR32:$dst,
7044                          (int_x86_sse42_crc32_32_16 GR32:$src1, GR16:$src2))]>,
7045                          OpSize;
7046   def CRC32r32m32  : SS42FI<0xF1, MRMSrcMem, (outs GR32:$dst),
7047                       (ins GR32:$src1, i32mem:$src2),
7048                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7049                        [(set GR32:$dst,
7050                          (int_x86_sse42_crc32_32_32 GR32:$src1,
7051                          (load addr:$src2)))]>;
7052   def CRC32r32r32  : SS42FI<0xF1, MRMSrcReg, (outs GR32:$dst),
7053                       (ins GR32:$src1, GR32:$src2),
7054                       "crc32{l} \t{$src2, $src1|$src1, $src2}",
7055                        [(set GR32:$dst,
7056                          (int_x86_sse42_crc32_32_32 GR32:$src1, GR32:$src2))]>;
7057   def CRC32r64m8  : SS42FI<0xF0, MRMSrcMem, (outs GR64:$dst),
7058                       (ins GR64:$src1, i8mem:$src2),
7059                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7060                        [(set GR64:$dst,
7061                          (int_x86_sse42_crc32_64_8 GR64:$src1,
7062                          (load addr:$src2)))]>,
7063                          REX_W;
7064   def CRC32r64r8  : SS42FI<0xF0, MRMSrcReg, (outs GR64:$dst),
7065                       (ins GR64:$src1, GR8:$src2),
7066                       "crc32{b} \t{$src2, $src1|$src1, $src2}",
7067                        [(set GR64:$dst,
7068                          (int_x86_sse42_crc32_64_8 GR64:$src1, GR8:$src2))]>,
7069                          REX_W;
7070   def CRC32r64m64  : SS42FI<0xF1, MRMSrcMem, (outs GR64:$dst),
7071                       (ins GR64:$src1, i64mem:$src2),
7072                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7073                        [(set GR64:$dst,
7074                          (int_x86_sse42_crc32_64_64 GR64:$src1,
7075                          (load addr:$src2)))]>,
7076                          REX_W;
7077   def CRC32r64r64  : SS42FI<0xF1, MRMSrcReg, (outs GR64:$dst),
7078                       (ins GR64:$src1, GR64:$src2),
7079                       "crc32{q} \t{$src2, $src1|$src1, $src2}",
7080                        [(set GR64:$dst,
7081                          (int_x86_sse42_crc32_64_64 GR64:$src1, GR64:$src2))]>,
7082                          REX_W;
7083 }
7084
7085 //===----------------------------------------------------------------------===//
7086 // AES-NI Instructions
7087 //===----------------------------------------------------------------------===//
7088
7089 multiclass AESI_binop_rm_int<bits<8> opc, string OpcodeStr,
7090                               Intrinsic IntId128, bit Is2Addr = 1> {
7091   def rr : AES8I<opc, MRMSrcReg, (outs VR128:$dst),
7092        (ins VR128:$src1, VR128:$src2),
7093        !if(Is2Addr,
7094            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7095            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7096        [(set VR128:$dst, (IntId128 VR128:$src1, VR128:$src2))]>,
7097        OpSize;
7098   def rm : AES8I<opc, MRMSrcMem, (outs VR128:$dst),
7099        (ins VR128:$src1, i128mem:$src2),
7100        !if(Is2Addr,
7101            !strconcat(OpcodeStr, "\t{$src2, $dst|$dst, $src2}"),
7102            !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}")),
7103        [(set VR128:$dst,
7104          (IntId128 VR128:$src1, (memopv2i64 addr:$src2)))]>, OpSize;
7105 }
7106
7107 // Perform One Round of an AES Encryption/Decryption Flow
7108 let Predicates = [HasAVX, HasAES] in {
7109   defm VAESENC          : AESI_binop_rm_int<0xDC, "vaesenc",
7110                          int_x86_aesni_aesenc, 0>, VEX_4V;
7111   defm VAESENCLAST      : AESI_binop_rm_int<0xDD, "vaesenclast",
7112                          int_x86_aesni_aesenclast, 0>, VEX_4V;
7113   defm VAESDEC          : AESI_binop_rm_int<0xDE, "vaesdec",
7114                          int_x86_aesni_aesdec, 0>, VEX_4V;
7115   defm VAESDECLAST      : AESI_binop_rm_int<0xDF, "vaesdeclast",
7116                          int_x86_aesni_aesdeclast, 0>, VEX_4V;
7117 }
7118
7119 let Constraints = "$src1 = $dst" in {
7120   defm AESENC          : AESI_binop_rm_int<0xDC, "aesenc",
7121                          int_x86_aesni_aesenc>;
7122   defm AESENCLAST      : AESI_binop_rm_int<0xDD, "aesenclast",
7123                          int_x86_aesni_aesenclast>;
7124   defm AESDEC          : AESI_binop_rm_int<0xDE, "aesdec",
7125                          int_x86_aesni_aesdec>;
7126   defm AESDECLAST      : AESI_binop_rm_int<0xDF, "aesdeclast",
7127                          int_x86_aesni_aesdeclast>;
7128 }
7129
7130 // Perform the AES InvMixColumn Transformation
7131 let Predicates = [HasAVX, HasAES] in {
7132   def VAESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7133       (ins VR128:$src1),
7134       "vaesimc\t{$src1, $dst|$dst, $src1}",
7135       [(set VR128:$dst,
7136         (int_x86_aesni_aesimc VR128:$src1))]>,
7137       OpSize, VEX;
7138   def VAESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7139       (ins i128mem:$src1),
7140       "vaesimc\t{$src1, $dst|$dst, $src1}",
7141       [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7142       OpSize, VEX;
7143 }
7144 def AESIMCrr : AES8I<0xDB, MRMSrcReg, (outs VR128:$dst),
7145   (ins VR128:$src1),
7146   "aesimc\t{$src1, $dst|$dst, $src1}",
7147   [(set VR128:$dst,
7148     (int_x86_aesni_aesimc VR128:$src1))]>,
7149   OpSize;
7150 def AESIMCrm : AES8I<0xDB, MRMSrcMem, (outs VR128:$dst),
7151   (ins i128mem:$src1),
7152   "aesimc\t{$src1, $dst|$dst, $src1}",
7153   [(set VR128:$dst, (int_x86_aesni_aesimc (memopv2i64 addr:$src1)))]>,
7154   OpSize;
7155
7156 // AES Round Key Generation Assist
7157 let Predicates = [HasAVX, HasAES] in {
7158   def VAESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7159       (ins VR128:$src1, i8imm:$src2),
7160       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7161       [(set VR128:$dst,
7162         (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7163       OpSize, VEX;
7164   def VAESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7165       (ins i128mem:$src1, i8imm:$src2),
7166       "vaeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7167       [(set VR128:$dst,
7168         (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7169       OpSize, VEX;
7170 }
7171 def AESKEYGENASSIST128rr : AESAI<0xDF, MRMSrcReg, (outs VR128:$dst),
7172   (ins VR128:$src1, i8imm:$src2),
7173   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7174   [(set VR128:$dst,
7175     (int_x86_aesni_aeskeygenassist VR128:$src1, imm:$src2))]>,
7176   OpSize;
7177 def AESKEYGENASSIST128rm : AESAI<0xDF, MRMSrcMem, (outs VR128:$dst),
7178   (ins i128mem:$src1, i8imm:$src2),
7179   "aeskeygenassist\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7180   [(set VR128:$dst,
7181     (int_x86_aesni_aeskeygenassist (memopv2i64 addr:$src1), imm:$src2))]>,
7182   OpSize;
7183
7184 //===----------------------------------------------------------------------===//
7185 // PCLMUL Instructions
7186 //===----------------------------------------------------------------------===//
7187
7188 // AVX carry-less Multiplication instructions
7189 def VPCLMULQDQrr : AVXPCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7190            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7191            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7192            [(set VR128:$dst,
7193              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7194
7195 def VPCLMULQDQrm : AVXPCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7196            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7197            "vpclmulqdq\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7198            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7199                               (memopv2i64 addr:$src2), imm:$src3))]>;
7200
7201 // Carry-less Multiplication instructions
7202 let Constraints = "$src1 = $dst" in {
7203 def PCLMULQDQrr : PCLMULIi8<0x44, MRMSrcReg, (outs VR128:$dst),
7204            (ins VR128:$src1, VR128:$src2, i8imm:$src3),
7205            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7206            [(set VR128:$dst,
7207              (int_x86_pclmulqdq VR128:$src1, VR128:$src2, imm:$src3))]>;
7208
7209 def PCLMULQDQrm : PCLMULIi8<0x44, MRMSrcMem, (outs VR128:$dst),
7210            (ins VR128:$src1, i128mem:$src2, i8imm:$src3),
7211            "pclmulqdq\t{$src3, $src2, $dst|$dst, $src2, $src3}",
7212            [(set VR128:$dst, (int_x86_pclmulqdq VR128:$src1,
7213                               (memopv2i64 addr:$src2), imm:$src3))]>;
7214 } // Constraints = "$src1 = $dst"
7215
7216
7217 multiclass pclmul_alias<string asm, int immop> {
7218   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7219                   (PCLMULQDQrr VR128:$dst, VR128:$src, immop)>;
7220
7221   def : InstAlias<!strconcat("pclmul", asm, "dq {$src, $dst|$dst, $src}"),
7222                   (PCLMULQDQrm VR128:$dst, i128mem:$src, immop)>;
7223
7224   def : InstAlias<!strconcat("vpclmul", asm,
7225                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7226                   (VPCLMULQDQrr VR128:$dst, VR128:$src1, VR128:$src2, immop)>;
7227
7228   def : InstAlias<!strconcat("vpclmul", asm,
7229                              "dq {$src2, $src1, $dst|$dst, $src1, $src2}"),
7230                   (VPCLMULQDQrm VR128:$dst, VR128:$src1, i128mem:$src2, immop)>;
7231 }
7232 defm : pclmul_alias<"hqhq", 0x11>;
7233 defm : pclmul_alias<"hqlq", 0x01>;
7234 defm : pclmul_alias<"lqhq", 0x10>;
7235 defm : pclmul_alias<"lqlq", 0x00>;
7236
7237 //===----------------------------------------------------------------------===//
7238 // SSE4A Instructions
7239 //===----------------------------------------------------------------------===//
7240
7241 let Predicates = [HasSSE4A] in {
7242
7243 let Constraints = "$src = $dst" in {
7244 def EXTRQI : Ii8<0x78, MRM0r, (outs VR128:$dst),
7245                  (ins VR128:$src, i8imm:$len, i8imm:$idx),
7246                  "extrq\t{$idx, $len, $src|$src, $len, $idx}",
7247                  [(set VR128:$dst, (int_x86_sse4a_extrqi VR128:$src, imm:$len,
7248                                     imm:$idx))]>, TB, OpSize;
7249 def EXTRQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7250               (ins VR128:$src, VR128:$mask),
7251               "extrq\t{$mask, $src|$src, $mask}",
7252               [(set VR128:$dst, (int_x86_sse4a_extrq VR128:$src,
7253                                  VR128:$mask))]>, TB, OpSize;
7254
7255 def INSERTQI : Ii8<0x78, MRMSrcReg, (outs VR128:$dst),
7256                    (ins VR128:$src, VR128:$src2, i8imm:$len, i8imm:$idx),
7257                    "insertq\t{$idx, $len, $src2, $src|$src, $src2, $len, $idx}",
7258                    [(set VR128:$dst, (int_x86_sse4a_insertqi VR128:$src,
7259                                       VR128:$src2, imm:$len, imm:$idx))]>, XD;
7260 def INSERTQ  : I<0x79, MRMSrcReg, (outs VR128:$dst),
7261                  (ins VR128:$src, VR128:$mask),
7262                  "insertq\t{$mask, $src|$src, $mask}",
7263                  [(set VR128:$dst, (int_x86_sse4a_insertq VR128:$src,
7264                                     VR128:$mask))]>, XD;
7265 }
7266
7267 def MOVNTSS : I<0x2B, MRMDestMem, (outs), (ins f32mem:$dst, VR128:$src),
7268                 "movntss\t{$src, $dst|$dst, $src}",
7269                 [(int_x86_sse4a_movnt_ss addr:$dst, VR128:$src)]>, XS;
7270
7271 def MOVNTSD : I<0x2B, MRMDestMem, (outs), (ins f64mem:$dst, VR128:$src),
7272                 "movntsd\t{$src, $dst|$dst, $src}",
7273                 [(int_x86_sse4a_movnt_sd addr:$dst, VR128:$src)]>, XD;
7274 }
7275
7276 //===----------------------------------------------------------------------===//
7277 // AVX Instructions
7278 //===----------------------------------------------------------------------===//
7279
7280 //===----------------------------------------------------------------------===//
7281 // VBROADCAST - Load from memory and broadcast to all elements of the
7282 //              destination operand
7283 //
7284 class avx_broadcast<bits<8> opc, string OpcodeStr, RegisterClass RC,
7285                     X86MemOperand x86memop, Intrinsic Int> :
7286   AVX8I<opc, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7287         !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7288         [(set RC:$dst, (Int addr:$src))]>, VEX;
7289
7290 // AVX2 adds register forms
7291 class avx2_broadcast_reg<bits<8> opc, string OpcodeStr, RegisterClass RC,
7292                          Intrinsic Int> :
7293   AVX28I<opc, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7294          !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7295          [(set RC:$dst, (Int VR128:$src))]>, VEX;
7296
7297 let ExeDomain = SSEPackedSingle in {
7298   def VBROADCASTSSrm  : avx_broadcast<0x18, "vbroadcastss", VR128, f32mem,
7299                                       int_x86_avx_vbroadcast_ss>;
7300   def VBROADCASTSSYrm : avx_broadcast<0x18, "vbroadcastss", VR256, f32mem,
7301                                       int_x86_avx_vbroadcast_ss_256>, VEX_L;
7302 }
7303 let ExeDomain = SSEPackedDouble in
7304 def VBROADCASTSDYrm  : avx_broadcast<0x19, "vbroadcastsd", VR256, f64mem,
7305                                     int_x86_avx_vbroadcast_sd_256>, VEX_L;
7306 def VBROADCASTF128 : avx_broadcast<0x1A, "vbroadcastf128", VR256, f128mem,
7307                                    int_x86_avx_vbroadcastf128_pd_256>, VEX_L;
7308
7309 let ExeDomain = SSEPackedSingle in {
7310   def VBROADCASTSSrr  : avx2_broadcast_reg<0x18, "vbroadcastss", VR128,
7311                                            int_x86_avx2_vbroadcast_ss_ps>;
7312   def VBROADCASTSSYrr : avx2_broadcast_reg<0x18, "vbroadcastss", VR256,
7313                                       int_x86_avx2_vbroadcast_ss_ps_256>, VEX_L;
7314 }
7315 let ExeDomain = SSEPackedDouble in
7316 def VBROADCASTSDYrr  : avx2_broadcast_reg<0x19, "vbroadcastsd", VR256,
7317                                       int_x86_avx2_vbroadcast_sd_pd_256>, VEX_L;
7318
7319 let Predicates = [HasAVX2] in
7320 def VBROADCASTI128 : avx_broadcast<0x5A, "vbroadcasti128", VR256, i128mem,
7321                                    int_x86_avx2_vbroadcasti128>, VEX_L;
7322
7323 let Predicates = [HasAVX] in
7324 def : Pat<(int_x86_avx_vbroadcastf128_ps_256 addr:$src),
7325           (VBROADCASTF128 addr:$src)>;
7326
7327
7328 //===----------------------------------------------------------------------===//
7329 // VINSERTF128 - Insert packed floating-point values
7330 //
7331 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7332 def VINSERTF128rr : AVXAIi8<0x18, MRMSrcReg, (outs VR256:$dst),
7333           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7334           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7335           []>, VEX_4V, VEX_L;
7336 let mayLoad = 1 in
7337 def VINSERTF128rm : AVXAIi8<0x18, MRMSrcMem, (outs VR256:$dst),
7338           (ins VR256:$src1, f128mem:$src2, i8imm:$src3),
7339           "vinsertf128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7340           []>, VEX_4V, VEX_L;
7341 }
7342
7343 let Predicates = [HasAVX] in {
7344 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (v4f32 VR128:$src2),
7345                                    (iPTR imm)),
7346           (VINSERTF128rr VR256:$src1, VR128:$src2,
7347                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7348 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (v2f64 VR128:$src2),
7349                                    (iPTR imm)),
7350           (VINSERTF128rr VR256:$src1, VR128:$src2,
7351                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7352
7353 def : Pat<(vinsertf128_insert:$ins (v8f32 VR256:$src1), (memopv4f32 addr:$src2),
7354                                    (iPTR imm)),
7355           (VINSERTF128rm VR256:$src1, addr:$src2,
7356                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7357 def : Pat<(vinsertf128_insert:$ins (v4f64 VR256:$src1), (memopv2f64 addr:$src2),
7358                                    (iPTR imm)),
7359           (VINSERTF128rm VR256:$src1, addr:$src2,
7360                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7361 }
7362
7363 let Predicates = [HasAVX1Only] in {
7364 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7365                                    (iPTR imm)),
7366           (VINSERTF128rr VR256:$src1, VR128:$src2,
7367                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7368 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7369                                    (iPTR imm)),
7370           (VINSERTF128rr VR256:$src1, VR128:$src2,
7371                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7372 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7373                                    (iPTR imm)),
7374           (VINSERTF128rr VR256:$src1, VR128:$src2,
7375                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7376 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7377                                    (iPTR imm)),
7378           (VINSERTF128rr VR256:$src1, VR128:$src2,
7379                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7380
7381 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7382                                    (iPTR imm)),
7383           (VINSERTF128rm VR256:$src1, addr:$src2,
7384                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7385 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7386                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7387                                    (iPTR imm)),
7388           (VINSERTF128rm VR256:$src1, addr:$src2,
7389                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7390 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7391                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7392                                    (iPTR imm)),
7393           (VINSERTF128rm VR256:$src1, addr:$src2,
7394                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7395 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7396                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7397                                    (iPTR imm)),
7398           (VINSERTF128rm VR256:$src1, addr:$src2,
7399                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7400 }
7401
7402 //===----------------------------------------------------------------------===//
7403 // VEXTRACTF128 - Extract packed floating-point values
7404 //
7405 let neverHasSideEffects = 1, ExeDomain = SSEPackedSingle in {
7406 def VEXTRACTF128rr : AVXAIi8<0x19, MRMDestReg, (outs VR128:$dst),
7407           (ins VR256:$src1, i8imm:$src2),
7408           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7409           []>, VEX, VEX_L;
7410 let mayStore = 1 in
7411 def VEXTRACTF128mr : AVXAIi8<0x19, MRMDestMem, (outs),
7412           (ins f128mem:$dst, VR256:$src1, i8imm:$src2),
7413           "vextractf128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7414           []>, VEX, VEX_L;
7415 }
7416
7417 // AVX1 patterns
7418 let Predicates = [HasAVX] in {
7419 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7420           (v4f32 (VEXTRACTF128rr
7421                     (v8f32 VR256:$src1),
7422                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7423 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7424           (v2f64 (VEXTRACTF128rr
7425                     (v4f64 VR256:$src1),
7426                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7427
7428 def : Pat<(alignedstore (v4f32 (vextractf128_extract:$ext (v8f32 VR256:$src1),
7429                                 (iPTR imm))), addr:$dst),
7430           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7431            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7432 def : Pat<(alignedstore (v2f64 (vextractf128_extract:$ext (v4f64 VR256:$src1),
7433                                 (iPTR imm))), addr:$dst),
7434           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7435            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7436 }
7437
7438 let Predicates = [HasAVX1Only] in {
7439 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7440           (v2i64 (VEXTRACTF128rr
7441                   (v4i64 VR256:$src1),
7442                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7443 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7444           (v4i32 (VEXTRACTF128rr
7445                   (v8i32 VR256:$src1),
7446                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7447 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7448           (v8i16 (VEXTRACTF128rr
7449                   (v16i16 VR256:$src1),
7450                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7451 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
7452           (v16i8 (VEXTRACTF128rr
7453                   (v32i8 VR256:$src1),
7454                   (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
7455
7456 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
7457                                 (iPTR imm))), addr:$dst),
7458           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7459            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7460 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
7461                                 (iPTR imm))), addr:$dst),
7462           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7463            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7464 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
7465                                 (iPTR imm))), addr:$dst),
7466           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7467            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7468 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
7469                                 (iPTR imm))), addr:$dst),
7470           (VEXTRACTF128mr addr:$dst, VR256:$src1,
7471            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
7472 }
7473
7474 //===----------------------------------------------------------------------===//
7475 // VMASKMOV - Conditional SIMD Packed Loads and Stores
7476 //
7477 multiclass avx_movmask_rm<bits<8> opc_rm, bits<8> opc_mr, string OpcodeStr,
7478                           Intrinsic IntLd, Intrinsic IntLd256,
7479                           Intrinsic IntSt, Intrinsic IntSt256> {
7480   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs VR128:$dst),
7481              (ins VR128:$src1, f128mem:$src2),
7482              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7483              [(set VR128:$dst, (IntLd addr:$src2, VR128:$src1))]>,
7484              VEX_4V;
7485   def Yrm : AVX8I<opc_rm, MRMSrcMem, (outs VR256:$dst),
7486              (ins VR256:$src1, f256mem:$src2),
7487              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7488              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
7489              VEX_4V, VEX_L;
7490   def mr  : AVX8I<opc_mr, MRMDestMem, (outs),
7491              (ins f128mem:$dst, VR128:$src1, VR128:$src2),
7492              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7493              [(IntSt addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
7494   def Ymr : AVX8I<opc_mr, MRMDestMem, (outs),
7495              (ins f256mem:$dst, VR256:$src1, VR256:$src2),
7496              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7497              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
7498 }
7499
7500 let ExeDomain = SSEPackedSingle in
7501 defm VMASKMOVPS : avx_movmask_rm<0x2C, 0x2E, "vmaskmovps",
7502                                  int_x86_avx_maskload_ps,
7503                                  int_x86_avx_maskload_ps_256,
7504                                  int_x86_avx_maskstore_ps,
7505                                  int_x86_avx_maskstore_ps_256>;
7506 let ExeDomain = SSEPackedDouble in
7507 defm VMASKMOVPD : avx_movmask_rm<0x2D, 0x2F, "vmaskmovpd",
7508                                  int_x86_avx_maskload_pd,
7509                                  int_x86_avx_maskload_pd_256,
7510                                  int_x86_avx_maskstore_pd,
7511                                  int_x86_avx_maskstore_pd_256>;
7512
7513 //===----------------------------------------------------------------------===//
7514 // VPERMIL - Permute Single and Double Floating-Point Values
7515 //
7516 multiclass avx_permil<bits<8> opc_rm, bits<8> opc_rmi, string OpcodeStr,
7517                       RegisterClass RC, X86MemOperand x86memop_f,
7518                       X86MemOperand x86memop_i, PatFrag i_frag,
7519                       Intrinsic IntVar, ValueType vt> {
7520   def rr  : AVX8I<opc_rm, MRMSrcReg, (outs RC:$dst),
7521              (ins RC:$src1, RC:$src2),
7522              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7523              [(set RC:$dst, (IntVar RC:$src1, RC:$src2))]>, VEX_4V;
7524   def rm  : AVX8I<opc_rm, MRMSrcMem, (outs RC:$dst),
7525              (ins RC:$src1, x86memop_i:$src2),
7526              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7527              [(set RC:$dst, (IntVar RC:$src1,
7528                              (bitconvert (i_frag addr:$src2))))]>, VEX_4V;
7529
7530   def ri  : AVXAIi8<opc_rmi, MRMSrcReg, (outs RC:$dst),
7531              (ins RC:$src1, i8imm:$src2),
7532              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7533              [(set RC:$dst, (vt (X86VPermilp RC:$src1, (i8 imm:$src2))))]>, VEX;
7534   def mi  : AVXAIi8<opc_rmi, MRMSrcMem, (outs RC:$dst),
7535              (ins x86memop_f:$src1, i8imm:$src2),
7536              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7537              [(set RC:$dst,
7538                (vt (X86VPermilp (memop addr:$src1), (i8 imm:$src2))))]>, VEX;
7539 }
7540
7541 let ExeDomain = SSEPackedSingle in {
7542   defm VPERMILPS  : avx_permil<0x0C, 0x04, "vpermilps", VR128, f128mem, i128mem,
7543                                memopv2i64, int_x86_avx_vpermilvar_ps, v4f32>;
7544   defm VPERMILPSY : avx_permil<0x0C, 0x04, "vpermilps", VR256, f256mem, i256mem,
7545                        memopv4i64, int_x86_avx_vpermilvar_ps_256, v8f32>, VEX_L;
7546 }
7547 let ExeDomain = SSEPackedDouble in {
7548   defm VPERMILPD  : avx_permil<0x0D, 0x05, "vpermilpd", VR128, f128mem, i128mem,
7549                                memopv2i64, int_x86_avx_vpermilvar_pd, v2f64>;
7550   defm VPERMILPDY : avx_permil<0x0D, 0x05, "vpermilpd", VR256, f256mem, i256mem,
7551                        memopv4i64, int_x86_avx_vpermilvar_pd_256, v4f64>, VEX_L;
7552 }
7553
7554 let Predicates = [HasAVX] in {
7555 def : Pat<(v8i32 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7556           (VPERMILPSYri VR256:$src1, imm:$imm)>;
7557 def : Pat<(v4i64 (X86VPermilp VR256:$src1, (i8 imm:$imm))),
7558           (VPERMILPDYri VR256:$src1, imm:$imm)>;
7559 def : Pat<(v8i32 (X86VPermilp (bc_v8i32 (memopv4i64 addr:$src1)),
7560                                (i8 imm:$imm))),
7561           (VPERMILPSYmi addr:$src1, imm:$imm)>;
7562 def : Pat<(v4i64 (X86VPermilp (memopv4i64 addr:$src1), (i8 imm:$imm))),
7563           (VPERMILPDYmi addr:$src1, imm:$imm)>;
7564
7565 def : Pat<(v2i64 (X86VPermilp VR128:$src1, (i8 imm:$imm))),
7566           (VPERMILPDri VR128:$src1, imm:$imm)>;
7567 def : Pat<(v2i64 (X86VPermilp (memopv2i64 addr:$src1), (i8 imm:$imm))),
7568           (VPERMILPDmi addr:$src1, imm:$imm)>;
7569 }
7570
7571 //===----------------------------------------------------------------------===//
7572 // VPERM2F128 - Permute Floating-Point Values in 128-bit chunks
7573 //
7574 let ExeDomain = SSEPackedSingle in {
7575 def VPERM2F128rr : AVXAIi8<0x06, MRMSrcReg, (outs VR256:$dst),
7576           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7577           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7578           [(set VR256:$dst, (v8f32 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7579                               (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7580 def VPERM2F128rm : AVXAIi8<0x06, MRMSrcMem, (outs VR256:$dst),
7581           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7582           "vperm2f128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7583           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv8f32 addr:$src2),
7584                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7585 }
7586
7587 let Predicates = [HasAVX] in {
7588 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7589           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7590 def : Pat<(v4f64 (X86VPerm2x128 VR256:$src1,
7591                   (memopv4f64 addr:$src2), (i8 imm:$imm))),
7592           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7593 }
7594
7595 let Predicates = [HasAVX1Only] in {
7596 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7597           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7598 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7599           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7600 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7601           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7602 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7603           (VPERM2F128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7604
7605 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1,
7606                   (bc_v8i32 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7607           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7608 def : Pat<(v4i64 (X86VPerm2x128 VR256:$src1,
7609                   (memopv4i64 addr:$src2), (i8 imm:$imm))),
7610           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7611 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1,
7612                   (bc_v32i8 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7613           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7614 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7615                   (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7616           (VPERM2F128rm VR256:$src1, addr:$src2, imm:$imm)>;
7617 }
7618
7619 //===----------------------------------------------------------------------===//
7620 // VZERO - Zero YMM registers
7621 //
7622 let Defs = [YMM0, YMM1, YMM2, YMM3, YMM4, YMM5, YMM6, YMM7,
7623             YMM8, YMM9, YMM10, YMM11, YMM12, YMM13, YMM14, YMM15] in {
7624   // Zero All YMM registers
7625   def VZEROALL : I<0x77, RawFrm, (outs), (ins), "vzeroall",
7626                   [(int_x86_avx_vzeroall)]>, TB, VEX, VEX_L, Requires<[HasAVX]>;
7627
7628   // Zero Upper bits of YMM registers
7629   def VZEROUPPER : I<0x77, RawFrm, (outs), (ins), "vzeroupper",
7630                      [(int_x86_avx_vzeroupper)]>, TB, VEX, Requires<[HasAVX]>;
7631 }
7632
7633 //===----------------------------------------------------------------------===//
7634 // Half precision conversion instructions
7635 //===----------------------------------------------------------------------===//
7636 multiclass f16c_ph2ps<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7637   def rr : I<0x13, MRMSrcReg, (outs RC:$dst), (ins VR128:$src),
7638              "vcvtph2ps\t{$src, $dst|$dst, $src}",
7639              [(set RC:$dst, (Int VR128:$src))]>,
7640              T8, OpSize, VEX;
7641   let neverHasSideEffects = 1, mayLoad = 1 in
7642   def rm : I<0x13, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
7643              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, T8, OpSize, VEX;
7644 }
7645
7646 multiclass f16c_ps2ph<RegisterClass RC, X86MemOperand x86memop, Intrinsic Int> {
7647   def rr : Ii8<0x1D, MRMDestReg, (outs VR128:$dst),
7648                (ins RC:$src1, i32i8imm:$src2),
7649                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7650                [(set VR128:$dst, (Int RC:$src1, imm:$src2))]>,
7651                TA, OpSize, VEX;
7652   let neverHasSideEffects = 1, mayStore = 1 in
7653   def mr : Ii8<0x1D, MRMDestMem, (outs),
7654                (ins x86memop:$dst, RC:$src1, i32i8imm:$src2),
7655                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
7656                TA, OpSize, VEX;
7657 }
7658
7659 let Predicates = [HasAVX, HasF16C] in {
7660   defm VCVTPH2PS  : f16c_ph2ps<VR128, f64mem, int_x86_vcvtph2ps_128>;
7661   defm VCVTPH2PSY : f16c_ph2ps<VR256, f128mem, int_x86_vcvtph2ps_256>, VEX_L;
7662   defm VCVTPS2PH  : f16c_ps2ph<VR128, f64mem, int_x86_vcvtps2ph_128>;
7663   defm VCVTPS2PHY : f16c_ps2ph<VR256, f128mem, int_x86_vcvtps2ph_256>, VEX_L;
7664 }
7665
7666 //===----------------------------------------------------------------------===//
7667 // AVX2 Instructions
7668 //===----------------------------------------------------------------------===//
7669
7670 /// AVX2_binop_rmi_int - AVX2 binary operator with 8-bit immediate
7671 multiclass AVX2_binop_rmi_int<bits<8> opc, string OpcodeStr,
7672                  Intrinsic IntId, RegisterClass RC, PatFrag memop_frag,
7673                  X86MemOperand x86memop> {
7674   let isCommutable = 1 in
7675   def rri : AVX2AIi8<opc, MRMSrcReg, (outs RC:$dst),
7676         (ins RC:$src1, RC:$src2, u32u8imm:$src3),
7677         !strconcat(OpcodeStr,
7678             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7679         [(set RC:$dst, (IntId RC:$src1, RC:$src2, imm:$src3))]>,
7680         VEX_4V;
7681   def rmi : AVX2AIi8<opc, MRMSrcMem, (outs RC:$dst),
7682         (ins RC:$src1, x86memop:$src2, u32u8imm:$src3),
7683         !strconcat(OpcodeStr,
7684             "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
7685         [(set RC:$dst,
7686           (IntId RC:$src1,
7687            (bitconvert (memop_frag addr:$src2)), imm:$src3))]>,
7688         VEX_4V;
7689 }
7690
7691 let isCommutable = 0 in {
7692 defm VPBLENDD : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_128,
7693                                    VR128, memopv2i64, i128mem>;
7694 defm VPBLENDDY : AVX2_binop_rmi_int<0x02, "vpblendd", int_x86_avx2_pblendd_256,
7695                                     VR256, memopv4i64, i256mem>, VEX_L;
7696 }
7697
7698 def : Pat<(v4i32 (X86Blendi (v4i32 VR128:$src1), (v4i32 VR128:$src2),
7699                   imm:$mask)),
7700           (VPBLENDDrri VR128:$src1, VR128:$src2, imm:$mask)>;
7701 def : Pat<(v8i32 (X86Blendi (v8i32 VR256:$src1), (v8i32 VR256:$src2),
7702                   imm:$mask)),
7703           (VPBLENDDYrri VR256:$src1, VR256:$src2, imm:$mask)>;
7704
7705 //===----------------------------------------------------------------------===//
7706 // VPBROADCAST - Load from memory and broadcast to all elements of the
7707 //               destination operand
7708 //
7709 multiclass avx2_broadcast<bits<8> opc, string OpcodeStr,
7710                           X86MemOperand x86memop, PatFrag ld_frag,
7711                           Intrinsic Int128, Intrinsic Int256> {
7712   def rr : AVX28I<opc, MRMSrcReg, (outs VR128:$dst), (ins VR128:$src),
7713                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7714                   [(set VR128:$dst, (Int128 VR128:$src))]>, VEX;
7715   def rm : AVX28I<opc, MRMSrcMem, (outs VR128:$dst), (ins x86memop:$src),
7716                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7717                   [(set VR128:$dst,
7718                     (Int128 (scalar_to_vector (ld_frag addr:$src))))]>, VEX;
7719   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst), (ins VR128:$src),
7720                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7721                    [(set VR256:$dst, (Int256 VR128:$src))]>, VEX, VEX_L;
7722   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst), (ins x86memop:$src),
7723                    !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
7724                    [(set VR256:$dst,
7725                     (Int256 (scalar_to_vector (ld_frag addr:$src))))]>,
7726                    VEX, VEX_L;
7727 }
7728
7729 defm VPBROADCASTB  : avx2_broadcast<0x78, "vpbroadcastb", i8mem, loadi8,
7730                                     int_x86_avx2_pbroadcastb_128,
7731                                     int_x86_avx2_pbroadcastb_256>;
7732 defm VPBROADCASTW  : avx2_broadcast<0x79, "vpbroadcastw", i16mem, loadi16,
7733                                     int_x86_avx2_pbroadcastw_128,
7734                                     int_x86_avx2_pbroadcastw_256>;
7735 defm VPBROADCASTD  : avx2_broadcast<0x58, "vpbroadcastd", i32mem, loadi32,
7736                                     int_x86_avx2_pbroadcastd_128,
7737                                     int_x86_avx2_pbroadcastd_256>;
7738 defm VPBROADCASTQ  : avx2_broadcast<0x59, "vpbroadcastq", i64mem, loadi64,
7739                                     int_x86_avx2_pbroadcastq_128,
7740                                     int_x86_avx2_pbroadcastq_256>;
7741
7742 let Predicates = [HasAVX2] in {
7743   def : Pat<(v16i8 (X86VBroadcast (loadi8 addr:$src))),
7744           (VPBROADCASTBrm addr:$src)>;
7745   def : Pat<(v32i8 (X86VBroadcast (loadi8 addr:$src))),
7746           (VPBROADCASTBYrm addr:$src)>;
7747   def : Pat<(v8i16 (X86VBroadcast (loadi16 addr:$src))),
7748           (VPBROADCASTWrm addr:$src)>;
7749   def : Pat<(v16i16 (X86VBroadcast (loadi16 addr:$src))),
7750           (VPBROADCASTWYrm addr:$src)>;
7751   def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7752           (VPBROADCASTDrm addr:$src)>;
7753   def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7754           (VPBROADCASTDYrm addr:$src)>;
7755   def : Pat<(v2i64 (X86VBroadcast (loadi64 addr:$src))),
7756           (VPBROADCASTQrm addr:$src)>;
7757   def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7758           (VPBROADCASTQYrm addr:$src)>;
7759
7760   def : Pat<(v16i8 (X86VBroadcast (v16i8 VR128:$src))),
7761           (VPBROADCASTBrr VR128:$src)>;
7762   def : Pat<(v32i8 (X86VBroadcast (v16i8 VR128:$src))),
7763           (VPBROADCASTBYrr VR128:$src)>;
7764   def : Pat<(v8i16 (X86VBroadcast (v8i16 VR128:$src))),
7765           (VPBROADCASTWrr VR128:$src)>;
7766   def : Pat<(v16i16 (X86VBroadcast (v8i16 VR128:$src))),
7767           (VPBROADCASTWYrr VR128:$src)>;
7768   def : Pat<(v4i32 (X86VBroadcast (v4i32 VR128:$src))),
7769           (VPBROADCASTDrr VR128:$src)>;
7770   def : Pat<(v8i32 (X86VBroadcast (v4i32 VR128:$src))),
7771           (VPBROADCASTDYrr VR128:$src)>;
7772   def : Pat<(v2i64 (X86VBroadcast (v2i64 VR128:$src))),
7773           (VPBROADCASTQrr VR128:$src)>;
7774   def : Pat<(v4i64 (X86VBroadcast (v2i64 VR128:$src))),
7775           (VPBROADCASTQYrr VR128:$src)>;
7776   def : Pat<(v4f32 (X86VBroadcast (v4f32 VR128:$src))),
7777           (VBROADCASTSSrr VR128:$src)>;
7778   def : Pat<(v8f32 (X86VBroadcast (v4f32 VR128:$src))),
7779           (VBROADCASTSSYrr VR128:$src)>;
7780   def : Pat<(v2f64 (X86VBroadcast (v2f64 VR128:$src))),
7781           (VPBROADCASTQrr VR128:$src)>;
7782   def : Pat<(v4f64 (X86VBroadcast (v2f64 VR128:$src))),
7783           (VBROADCASTSDYrr VR128:$src)>;
7784
7785   // Provide fallback in case the load node that is used in the patterns above
7786   // is used by additional users, which prevents the pattern selection.
7787   let AddedComplexity = 20 in {
7788     def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7789               (VBROADCASTSSrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7790     def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7791               (VBROADCASTSSYrr (COPY_TO_REGCLASS FR32:$src, VR128))>;
7792     def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7793               (VBROADCASTSDYrr (COPY_TO_REGCLASS FR64:$src, VR128))>;
7794
7795     def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7796               (VBROADCASTSSrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7797     def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7798               (VBROADCASTSSYrr (COPY_TO_REGCLASS GR32:$src, VR128))>;
7799     def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7800               (VBROADCASTSDYrr (COPY_TO_REGCLASS GR64:$src, VR128))>;
7801   }
7802 }
7803
7804 // AVX1 broadcast patterns
7805 let Predicates = [HasAVX1Only] in {
7806 def : Pat<(v8i32 (X86VBroadcast (loadi32 addr:$src))),
7807           (VBROADCASTSSYrm addr:$src)>;
7808 def : Pat<(v4i64 (X86VBroadcast (loadi64 addr:$src))),
7809           (VBROADCASTSDYrm addr:$src)>;
7810 def : Pat<(v4i32 (X86VBroadcast (loadi32 addr:$src))),
7811           (VBROADCASTSSrm addr:$src)>;
7812 }
7813
7814 let Predicates = [HasAVX] in {
7815 def : Pat<(v8f32 (X86VBroadcast (loadf32 addr:$src))),
7816           (VBROADCASTSSYrm addr:$src)>;
7817 def : Pat<(v4f64 (X86VBroadcast (loadf64 addr:$src))),
7818           (VBROADCASTSDYrm addr:$src)>;
7819 def : Pat<(v4f32 (X86VBroadcast (loadf32 addr:$src))),
7820           (VBROADCASTSSrm addr:$src)>;
7821
7822   // Provide fallback in case the load node that is used in the patterns above
7823   // is used by additional users, which prevents the pattern selection.
7824   let AddedComplexity = 20 in {
7825   // 128bit broadcasts:
7826   def : Pat<(v4f32 (X86VBroadcast FR32:$src)),
7827             (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0)>;
7828   def : Pat<(v8f32 (X86VBroadcast FR32:$src)),
7829             (VINSERTF128rr (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)),
7830               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), sub_xmm),
7831               (VPSHUFDri (COPY_TO_REGCLASS FR32:$src, VR128), 0), 1)>;
7832   def : Pat<(v4f64 (X86VBroadcast FR64:$src)),
7833             (VINSERTF128rr (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)),
7834               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), sub_xmm),
7835               (VPSHUFDri (COPY_TO_REGCLASS FR64:$src, VR128), 0x44), 1)>;
7836
7837   def : Pat<(v4i32 (X86VBroadcast GR32:$src)),
7838             (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0)>;
7839   def : Pat<(v8i32 (X86VBroadcast GR32:$src)),
7840             (VINSERTF128rr (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)),
7841               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), sub_xmm),
7842               (VPSHUFDri (COPY_TO_REGCLASS GR32:$src, VR128), 0), 1)>;
7843   def : Pat<(v4i64 (X86VBroadcast GR64:$src)),
7844             (VINSERTF128rr (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)),
7845               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), sub_xmm),
7846               (VPSHUFDri (COPY_TO_REGCLASS GR64:$src, VR128), 0x44), 1)>;
7847   }
7848 }
7849
7850 //===----------------------------------------------------------------------===//
7851 // VPERM - Permute instructions
7852 //
7853
7854 multiclass avx2_perm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7855                      ValueType OpVT> {
7856   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
7857                    (ins VR256:$src1, VR256:$src2),
7858                    !strconcat(OpcodeStr,
7859                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7860                    [(set VR256:$dst,
7861                      (OpVT (X86VPermv VR256:$src1, VR256:$src2)))]>,
7862                    VEX_4V, VEX_L;
7863   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
7864                    (ins VR256:$src1, i256mem:$src2),
7865                    !strconcat(OpcodeStr,
7866                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7867                    [(set VR256:$dst,
7868                      (OpVT (X86VPermv VR256:$src1,
7869                             (bitconvert (mem_frag addr:$src2)))))]>,
7870                    VEX_4V, VEX_L;
7871 }
7872
7873 defm VPERMD : avx2_perm<0x36, "vpermd", memopv4i64, v8i32>;
7874 let ExeDomain = SSEPackedSingle in
7875 defm VPERMPS : avx2_perm<0x16, "vpermps", memopv8f32, v8f32>;
7876
7877 multiclass avx2_perm_imm<bits<8> opc, string OpcodeStr, PatFrag mem_frag,
7878                          ValueType OpVT> {
7879   def Yri : AVX2AIi8<opc, MRMSrcReg, (outs VR256:$dst),
7880                      (ins VR256:$src1, i8imm:$src2),
7881                      !strconcat(OpcodeStr,
7882                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7883                      [(set VR256:$dst,
7884                        (OpVT (X86VPermi VR256:$src1, (i8 imm:$src2))))]>,
7885                      VEX, VEX_L;
7886   def Ymi : AVX2AIi8<opc, MRMSrcMem, (outs VR256:$dst),
7887                      (ins i256mem:$src1, i8imm:$src2),
7888                      !strconcat(OpcodeStr,
7889                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
7890                      [(set VR256:$dst,
7891                        (OpVT (X86VPermi (mem_frag addr:$src1),
7892                               (i8 imm:$src2))))]>, VEX, VEX_L;
7893 }
7894
7895 defm VPERMQ : avx2_perm_imm<0x00, "vpermq", memopv4i64, v4i64>, VEX_W;
7896 let ExeDomain = SSEPackedDouble in
7897 defm VPERMPD : avx2_perm_imm<0x01, "vpermpd", memopv4f64, v4f64>, VEX_W;
7898
7899 //===----------------------------------------------------------------------===//
7900 // VPERM2I128 - Permute Floating-Point Values in 128-bit chunks
7901 //
7902 def VPERM2I128rr : AVX2AIi8<0x46, MRMSrcReg, (outs VR256:$dst),
7903           (ins VR256:$src1, VR256:$src2, i8imm:$src3),
7904           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7905           [(set VR256:$dst, (v4i64 (X86VPerm2x128 VR256:$src1, VR256:$src2,
7906                             (i8 imm:$src3))))]>, VEX_4V, VEX_L;
7907 def VPERM2I128rm : AVX2AIi8<0x46, MRMSrcMem, (outs VR256:$dst),
7908           (ins VR256:$src1, f256mem:$src2, i8imm:$src3),
7909           "vperm2i128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7910           [(set VR256:$dst, (X86VPerm2x128 VR256:$src1, (memopv4i64 addr:$src2),
7911                              (i8 imm:$src3)))]>, VEX_4V, VEX_L;
7912
7913 let Predicates = [HasAVX2] in {
7914 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7915           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7916 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7917           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7918 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1, VR256:$src2, (i8 imm:$imm))),
7919           (VPERM2I128rr VR256:$src1, VR256:$src2, imm:$imm)>;
7920
7921 def : Pat<(v32i8 (X86VPerm2x128 VR256:$src1, (bc_v32i8 (memopv4i64 addr:$src2)),
7922                   (i8 imm:$imm))),
7923           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7924 def : Pat<(v16i16 (X86VPerm2x128 VR256:$src1,
7925                    (bc_v16i16 (memopv4i64 addr:$src2)), (i8 imm:$imm))),
7926           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7927 def : Pat<(v8i32 (X86VPerm2x128 VR256:$src1, (bc_v8i32 (memopv4i64 addr:$src2)),
7928                   (i8 imm:$imm))),
7929           (VPERM2I128rm VR256:$src1, addr:$src2, imm:$imm)>;
7930 }
7931
7932
7933 //===----------------------------------------------------------------------===//
7934 // VINSERTI128 - Insert packed integer values
7935 //
7936 let neverHasSideEffects = 1 in {
7937 def VINSERTI128rr : AVX2AIi8<0x38, MRMSrcReg, (outs VR256:$dst),
7938           (ins VR256:$src1, VR128:$src2, i8imm:$src3),
7939           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7940           []>, VEX_4V, VEX_L;
7941 let mayLoad = 1 in
7942 def VINSERTI128rm : AVX2AIi8<0x38, MRMSrcMem, (outs VR256:$dst),
7943           (ins VR256:$src1, i128mem:$src2, i8imm:$src3),
7944           "vinserti128\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
7945           []>, VEX_4V, VEX_L;
7946 }
7947
7948 let Predicates = [HasAVX2] in {
7949 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (v2i64 VR128:$src2),
7950                                    (iPTR imm)),
7951           (VINSERTI128rr VR256:$src1, VR128:$src2,
7952                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7953 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1), (v4i32 VR128:$src2),
7954                                    (iPTR imm)),
7955           (VINSERTI128rr VR256:$src1, VR128:$src2,
7956                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7957 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1), (v16i8 VR128:$src2),
7958                                    (iPTR imm)),
7959           (VINSERTI128rr VR256:$src1, VR128:$src2,
7960                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7961 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1), (v8i16 VR128:$src2),
7962                                    (iPTR imm)),
7963           (VINSERTI128rr VR256:$src1, VR128:$src2,
7964                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7965
7966 def : Pat<(vinsertf128_insert:$ins (v4i64 VR256:$src1), (memopv2i64 addr:$src2),
7967                                    (iPTR imm)),
7968           (VINSERTI128rm VR256:$src1, addr:$src2,
7969                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7970 def : Pat<(vinsertf128_insert:$ins (v8i32 VR256:$src1),
7971                                    (bc_v4i32 (memopv2i64 addr:$src2)),
7972                                    (iPTR imm)),
7973           (VINSERTI128rm VR256:$src1, addr:$src2,
7974                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7975 def : Pat<(vinsertf128_insert:$ins (v32i8 VR256:$src1),
7976                                    (bc_v16i8 (memopv2i64 addr:$src2)),
7977                                    (iPTR imm)),
7978           (VINSERTI128rm VR256:$src1, addr:$src2,
7979                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7980 def : Pat<(vinsertf128_insert:$ins (v16i16 VR256:$src1),
7981                                    (bc_v8i16 (memopv2i64 addr:$src2)),
7982                                    (iPTR imm)),
7983           (VINSERTI128rm VR256:$src1, addr:$src2,
7984                          (INSERT_get_vinsertf128_imm VR256:$ins))>;
7985 }
7986
7987 //===----------------------------------------------------------------------===//
7988 // VEXTRACTI128 - Extract packed integer values
7989 //
7990 def VEXTRACTI128rr : AVX2AIi8<0x39, MRMDestReg, (outs VR128:$dst),
7991           (ins VR256:$src1, i8imm:$src2),
7992           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}",
7993           [(set VR128:$dst,
7994             (int_x86_avx2_vextracti128 VR256:$src1, imm:$src2))]>,
7995           VEX, VEX_L;
7996 let neverHasSideEffects = 1, mayStore = 1 in
7997 def VEXTRACTI128mr : AVX2AIi8<0x39, MRMDestMem, (outs),
7998           (ins i128mem:$dst, VR256:$src1, i8imm:$src2),
7999           "vextracti128\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>,
8000           VEX, VEX_L;
8001
8002 let Predicates = [HasAVX2] in {
8003 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8004           (v2i64 (VEXTRACTI128rr
8005                     (v4i64 VR256:$src1),
8006                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8007 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8008           (v4i32 (VEXTRACTI128rr
8009                     (v8i32 VR256:$src1),
8010                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8011 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8012           (v8i16 (VEXTRACTI128rr
8013                     (v16i16 VR256:$src1),
8014                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8015 def : Pat<(vextractf128_extract:$ext VR256:$src1, (iPTR imm)),
8016           (v16i8 (VEXTRACTI128rr
8017                     (v32i8 VR256:$src1),
8018                     (EXTRACT_get_vextractf128_imm VR128:$ext)))>;
8019
8020 def : Pat<(alignedstore (v2i64 (vextractf128_extract:$ext (v4i64 VR256:$src1),
8021                                 (iPTR imm))), addr:$dst),
8022           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8023            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8024 def : Pat<(alignedstore (v4i32 (vextractf128_extract:$ext (v8i32 VR256:$src1),
8025                                 (iPTR imm))), addr:$dst),
8026           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8027            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8028 def : Pat<(alignedstore (v8i16 (vextractf128_extract:$ext (v16i16 VR256:$src1),
8029                                 (iPTR imm))), addr:$dst),
8030           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8031            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8032 def : Pat<(alignedstore (v16i8 (vextractf128_extract:$ext (v32i8 VR256:$src1),
8033                                 (iPTR imm))), addr:$dst),
8034           (VEXTRACTI128mr addr:$dst, VR256:$src1,
8035            (EXTRACT_get_vextractf128_imm VR128:$ext))>;
8036 }
8037
8038 //===----------------------------------------------------------------------===//
8039 // VPMASKMOV - Conditional SIMD Integer Packed Loads and Stores
8040 //
8041 multiclass avx2_pmovmask<string OpcodeStr,
8042                          Intrinsic IntLd128, Intrinsic IntLd256,
8043                          Intrinsic IntSt128, Intrinsic IntSt256> {
8044   def rm  : AVX28I<0x8c, MRMSrcMem, (outs VR128:$dst),
8045              (ins VR128:$src1, i128mem:$src2),
8046              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8047              [(set VR128:$dst, (IntLd128 addr:$src2, VR128:$src1))]>, VEX_4V;
8048   def Yrm : AVX28I<0x8c, MRMSrcMem, (outs VR256:$dst),
8049              (ins VR256:$src1, i256mem:$src2),
8050              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8051              [(set VR256:$dst, (IntLd256 addr:$src2, VR256:$src1))]>,
8052              VEX_4V, VEX_L;
8053   def mr  : AVX28I<0x8e, MRMDestMem, (outs),
8054              (ins i128mem:$dst, VR128:$src1, VR128:$src2),
8055              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8056              [(IntSt128 addr:$dst, VR128:$src1, VR128:$src2)]>, VEX_4V;
8057   def Ymr : AVX28I<0x8e, MRMDestMem, (outs),
8058              (ins i256mem:$dst, VR256:$src1, VR256:$src2),
8059              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8060              [(IntSt256 addr:$dst, VR256:$src1, VR256:$src2)]>, VEX_4V, VEX_L;
8061 }
8062
8063 defm VPMASKMOVD : avx2_pmovmask<"vpmaskmovd",
8064                                 int_x86_avx2_maskload_d,
8065                                 int_x86_avx2_maskload_d_256,
8066                                 int_x86_avx2_maskstore_d,
8067                                 int_x86_avx2_maskstore_d_256>;
8068 defm VPMASKMOVQ : avx2_pmovmask<"vpmaskmovq",
8069                                 int_x86_avx2_maskload_q,
8070                                 int_x86_avx2_maskload_q_256,
8071                                 int_x86_avx2_maskstore_q,
8072                                 int_x86_avx2_maskstore_q_256>, VEX_W;
8073
8074
8075 //===----------------------------------------------------------------------===//
8076 // Variable Bit Shifts
8077 //
8078 multiclass avx2_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
8079                           ValueType vt128, ValueType vt256> {
8080   def rr  : AVX28I<opc, MRMSrcReg, (outs VR128:$dst),
8081              (ins VR128:$src1, VR128:$src2),
8082              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8083              [(set VR128:$dst,
8084                (vt128 (OpNode VR128:$src1, (vt128 VR128:$src2))))]>,
8085              VEX_4V;
8086   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst),
8087              (ins VR128:$src1, i128mem:$src2),
8088              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8089              [(set VR128:$dst,
8090                (vt128 (OpNode VR128:$src1,
8091                        (vt128 (bitconvert (memopv2i64 addr:$src2))))))]>,
8092              VEX_4V;
8093   def Yrr : AVX28I<opc, MRMSrcReg, (outs VR256:$dst),
8094              (ins VR256:$src1, VR256:$src2),
8095              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8096              [(set VR256:$dst,
8097                (vt256 (OpNode VR256:$src1, (vt256 VR256:$src2))))]>,
8098              VEX_4V, VEX_L;
8099   def Yrm : AVX28I<opc, MRMSrcMem, (outs VR256:$dst),
8100              (ins VR256:$src1, i256mem:$src2),
8101              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
8102              [(set VR256:$dst,
8103                (vt256 (OpNode VR256:$src1,
8104                        (vt256 (bitconvert (memopv4i64 addr:$src2))))))]>,
8105              VEX_4V, VEX_L;
8106 }
8107
8108 defm VPSLLVD : avx2_var_shift<0x47, "vpsllvd", shl, v4i32, v8i32>;
8109 defm VPSLLVQ : avx2_var_shift<0x47, "vpsllvq", shl, v2i64, v4i64>, VEX_W;
8110 defm VPSRLVD : avx2_var_shift<0x45, "vpsrlvd", srl, v4i32, v8i32>;
8111 defm VPSRLVQ : avx2_var_shift<0x45, "vpsrlvq", srl, v2i64, v4i64>, VEX_W;
8112 defm VPSRAVD : avx2_var_shift<0x46, "vpsravd", sra, v4i32, v8i32>;
8113
8114 //===----------------------------------------------------------------------===//
8115 // VGATHER - GATHER Operations
8116 multiclass avx2_gather<bits<8> opc, string OpcodeStr, RegisterClass RC256,
8117                        X86MemOperand memop128, X86MemOperand memop256> {
8118   def rm  : AVX28I<opc, MRMSrcMem, (outs VR128:$dst, VR128:$mask_wb),
8119             (ins VR128:$src1, memop128:$src2, VR128:$mask),
8120             !strconcat(OpcodeStr,
8121               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8122             []>, VEX_4VOp3;
8123   def Yrm : AVX28I<opc, MRMSrcMem, (outs RC256:$dst, RC256:$mask_wb),
8124             (ins RC256:$src1, memop256:$src2, RC256:$mask),
8125             !strconcat(OpcodeStr,
8126               "\t{$mask, $src2, $dst|$dst, $src2, $mask}"),
8127             []>, VEX_4VOp3, VEX_L;
8128 }
8129
8130 let mayLoad = 1, Constraints = "$src1 = $dst, $mask = $mask_wb" in {
8131   defm VGATHERDPD : avx2_gather<0x92, "vgatherdpd", VR256, vx64mem, vx64mem>, VEX_W;
8132   defm VGATHERQPD : avx2_gather<0x93, "vgatherqpd", VR256, vx64mem, vy64mem>, VEX_W;
8133   defm VGATHERDPS : avx2_gather<0x92, "vgatherdps", VR256, vx32mem, vy32mem>;
8134   defm VGATHERQPS : avx2_gather<0x93, "vgatherqps", VR128, vx32mem, vy32mem>;
8135   defm VPGATHERDQ : avx2_gather<0x90, "vpgatherdq", VR256, vx64mem, vx64mem>, VEX_W;
8136   defm VPGATHERQQ : avx2_gather<0x91, "vpgatherqq", VR256, vx64mem, vy64mem>, VEX_W;
8137   defm VPGATHERDD : avx2_gather<0x90, "vpgatherdd", VR256, vx32mem, vy32mem>;
8138   defm VPGATHERQD : avx2_gather<0x91, "vpgatherqd", VR128, vx32mem, vy32mem>;
8139 }