lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 4;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8 },
  47       { "reloc_pcrel_1byte", 0, 1 * 8 },
  48       { "reloc_riprel_4byte", 0, 4 * 8 },
  49       { "reloc_riprel_4byte_movq_load", 0, 4 * 8 }
  50     };
  51
  52     if (Kind < FirstTargetFixupKind)
  53       return MCCodeEmitter::getFixupKindInfo(Kind);
  54
  55     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  56            "Invalid kind!");
  57     return Infos[Kind - FirstTargetFixupKind];
  58   }
  59
  60   static unsigned GetX86RegNum(const MCOperand &MO) {
  61     return X86RegisterInfo::getX86RegNum(MO.getReg());
  62   }
  63
  64   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  65     OS << (char)C;
  66     ++CurByte;
  67   }
  68
  69   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  70                     raw_ostream &OS) const {
  71     // Output the constant in little endian byte order.
  72     for (unsigned i = 0; i != Size; ++i) {
  73       EmitByte(Val & 255, CurByte, OS);
  74       Val >>= 8;
  75     }
  76   }
  77
  78   void EmitImmediate(const MCOperand &Disp,
  79                      unsigned ImmSize, MCFixupKind FixupKind,
  80                      unsigned &CurByte, raw_ostream &OS,
  81                      SmallVectorImpl<MCFixup> &Fixups,
  82                      int ImmOffset = 0) const;
  83
  84   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  85                                         unsigned RM) {
  86     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  87     return RM | (RegOpcode << 3) | (Mod << 6);
  88   }
  89
  90   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
  91                         unsigned &CurByte, raw_ostream &OS) const {
  92     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
  93   }
  94
  95   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
  96                    unsigned &CurByte, raw_ostream &OS) const {
  97     // SIB byte is in the same format as the ModRMByte.
  98     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
  99   }
 100
 101
 102   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 103                         unsigned RegOpcodeField,
 104                         unsigned TSFlags, unsigned &CurByte, raw_ostream &OS,
 105                         SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 108                          SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110 };
 111
 112 } // end anonymous namespace
 113
 114
 115 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 116                                                TargetMachine &TM,
 117                                                MCContext &Ctx) {
 118   return new X86MCCodeEmitter(TM, Ctx, false);
 119 }
 120
 121 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 122                                                TargetMachine &TM,
 123                                                MCContext &Ctx) {
 124   return new X86MCCodeEmitter(TM, Ctx, true);
 125 }
 126
 127
 128 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 129 /// sign-extended field.
 130 static bool isDisp8(int Value) {
 131   return Value == (signed char)Value;
 132 }
 133
 134 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 135 /// in an instruction with the specified TSFlags.
 136 static MCFixupKind getImmFixupKind(unsigned TSFlags) {
 137   unsigned Size = X86II::getSizeOfImm(TSFlags);
 138   bool isPCRel = X86II::isImmPCRel(TSFlags);
 139
 140   switch (Size) {
 141   default: assert(0 && "Unknown immediate size");
 142   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 143   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 144   case 2: assert(!isPCRel); return FK_Data_2;
 145   case 8: assert(!isPCRel); return FK_Data_8;
 146   }
 147 }
 148
 149
 150 void X86MCCodeEmitter::
 151 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 152               unsigned &CurByte, raw_ostream &OS,
 153               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 154   // If this is a simple integer displacement that doesn't require a relocation,
 155   // emit it now.
 156   if (DispOp.isImm()) {
 157     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 158     // a fixup if so.
 159     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 160     return;
 161   }
 162
 163   // If we have an immoffset, add it to the expression.
 164   const MCExpr *Expr = DispOp.getExpr();
 165
 166   // If the fixup is pc-relative, we need to bias the value to be relative to
 167   // the start of the field, not the end of the field.
 168   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 169       FixupKind == MCFixupKind(X86::reloc_riprel_4byte))
 170     ImmOffset -= 4;
 171   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 172     ImmOffset -= 1;
 173
 174   if (ImmOffset)
 175     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 176                                    Ctx);
 177
 178   // Emit a symbolic constant as a fixup and 4 zeros.
 179   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 180   EmitConstant(0, Size, CurByte, OS);
 181 }
 182
 183
 184 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 185                                         unsigned RegOpcodeField,
 186                                         unsigned TSFlags, unsigned &CurByte,
 187                                         raw_ostream &OS,
 188                                         SmallVectorImpl<MCFixup> &Fixups) const{
 189   const MCOperand &Disp     = MI.getOperand(Op+3);
 190   const MCOperand &Base     = MI.getOperand(Op);
 191   const MCOperand &Scale    = MI.getOperand(Op+1);
 192   const MCOperand &IndexReg = MI.getOperand(Op+2);
 193   unsigned BaseReg = Base.getReg();
 194
 195   // Handle %rip relative addressing.
 196   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 197     assert(IndexReg.getReg() == 0 && Is64BitMode &&
 198            "Invalid rip-relative address");
 199     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 200
 201     unsigned FixupKind = X86::reloc_riprel_4byte;
 202
 203     // movq loads are handled with a special relocation form which allows the
 204     // linker to eliminate some loads for GOT references which end up in the
 205     // same linkage unit.
 206     if (MI.getOpcode() == X86::MOV64rm_TC)
 207       FixupKind = X86::reloc_riprel_4byte_movq_load;
 208
 209     // rip-relative addressing is actually relative to the *next* instruction.
 210     // Since an immediate can follow the mod/rm byte for an instruction, this
 211     // means that we need to bias the immediate field of the instruction with
 212     // the size of the immediate field.  If we have this case, add it into the
 213     // expression to emit.
 214     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 215
 216     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 217                   CurByte, OS, Fixups, -ImmSize);
 218     return;
 219   }
 220
 221   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 222
 223   // Determine whether a SIB byte is needed.
 224   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 225   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 226   // 2-7) and absolute references.
 227
 228   if (// The SIB byte must be used if there is an index register.
 229       IndexReg.getReg() == 0 &&
 230       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 231       // encode to an R/M value of 4, which indicates that a SIB byte is
 232       // present.
 233       BaseRegNo != N86::ESP &&
 234       // If there is no base register and we're in 64-bit mode, we need a SIB
 235       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 236       (!Is64BitMode || BaseReg != 0)) {
 237
 238     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 239       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 240       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 241       return;
 242     }
 243
 244     // If the base is not EBP/ESP and there is no displacement, use simple
 245     // indirect register encoding, this handles addresses like [EAX].  The
 246     // encoding for [EBP] with no displacement means [disp32] so we handle it
 247     // by emitting a displacement of 0 below.
 248     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 249       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 250       return;
 251     }
 252
 253     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 254     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 255       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 256       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 257       return;
 258     }
 259
 260     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 261     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 262     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 263     return;
 264   }
 265
 266   // We need a SIB byte, so start by outputting the ModR/M byte first
 267   assert(IndexReg.getReg() != X86::ESP &&
 268          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 269
 270   bool ForceDisp32 = false;
 271   bool ForceDisp8  = false;
 272   if (BaseReg == 0) {
 273     // If there is no base register, we emit the special case SIB byte with
 274     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 275     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 276     ForceDisp32 = true;
 277   } else if (!Disp.isImm()) {
 278     // Emit the normal disp32 encoding.
 279     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 280     ForceDisp32 = true;
 281   } else if (Disp.getImm() == 0 && BaseReg != X86::EBP) {
 282     // Emit no displacement ModR/M byte
 283     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 284   } else if (isDisp8(Disp.getImm())) {
 285     // Emit the disp8 encoding.
 286     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 287     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 288   } else {
 289     // Emit the normal disp32 encoding.
 290     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 291   }
 292
 293   // Calculate what the SS field value should be...
 294   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 295   unsigned SS = SSTable[Scale.getImm()];
 296
 297   if (BaseReg == 0) {
 298     // Handle the SIB byte for the case where there is no base, see Intel
 299     // Manual 2A, table 2-7. The displacement has already been output.
 300     unsigned IndexRegNo;
 301     if (IndexReg.getReg())
 302       IndexRegNo = GetX86RegNum(IndexReg);
 303     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 304       IndexRegNo = 4;
 305     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 306   } else {
 307     unsigned IndexRegNo;
 308     if (IndexReg.getReg())
 309       IndexRegNo = GetX86RegNum(IndexReg);
 310     else
 311       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 312     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 313   }
 314
 315   // Do we need to output a displacement?
 316   if (ForceDisp8)
 317     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 318   else if (ForceDisp32 || Disp.getImm() != 0)
 319     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 320 }
 321
 322 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 323 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 324 /// size, and 3) use of X86-64 extended registers.
 325 static unsigned DetermineREXPrefix(const MCInst &MI, unsigned TSFlags,
 326                                    const TargetInstrDesc &Desc) {
 327   // Pseudo instructions never have a rex byte.
 328   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 329     return 0;
 330
 331   unsigned REX = 0;
 332   if (TSFlags & X86II::REX_W)
 333     REX |= 1 << 3;
 334
 335   if (MI.getNumOperands() == 0) return REX;
 336
 337   unsigned NumOps = MI.getNumOperands();
 338   // FIXME: MCInst should explicitize the two-addrness.
 339   bool isTwoAddr = NumOps > 1 &&
 340                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 341
 342   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 343   unsigned i = isTwoAddr ? 1 : 0;
 344   for (; i != NumOps; ++i) {
 345     const MCOperand &MO = MI.getOperand(i);
 346     if (!MO.isReg()) continue;
 347     unsigned Reg = MO.getReg();
 348     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 349     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 350     // that returns non-zero.
 351     REX |= 0x40;
 352     break;
 353   }
 354
 355   switch (TSFlags & X86II::FormMask) {
 356   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 357   case X86II::MRMSrcReg:
 358     if (MI.getOperand(0).isReg() &&
 359         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 360       REX |= 1 << 2;
 361     i = isTwoAddr ? 2 : 1;
 362     for (; i != NumOps; ++i) {
 363       const MCOperand &MO = MI.getOperand(i);
 364       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 365         REX |= 1 << 0;
 366     }
 367     break;
 368   case X86II::MRMSrcMem: {
 369     if (MI.getOperand(0).isReg() &&
 370         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 371       REX |= 1 << 2;
 372     unsigned Bit = 0;
 373     i = isTwoAddr ? 2 : 1;
 374     for (; i != NumOps; ++i) {
 375       const MCOperand &MO = MI.getOperand(i);
 376       if (MO.isReg()) {
 377         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 378           REX |= 1 << Bit;
 379         Bit++;
 380       }
 381     }
 382     break;
 383   }
 384   case X86II::MRM0m: case X86II::MRM1m:
 385   case X86II::MRM2m: case X86II::MRM3m:
 386   case X86II::MRM4m: case X86II::MRM5m:
 387   case X86II::MRM6m: case X86II::MRM7m:
 388   case X86II::MRMDestMem: {
 389     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 390     i = isTwoAddr ? 1 : 0;
 391     if (NumOps > e && MI.getOperand(e).isReg() &&
 392         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 393       REX |= 1 << 2;
 394     unsigned Bit = 0;
 395     for (; i != e; ++i) {
 396       const MCOperand &MO = MI.getOperand(i);
 397       if (MO.isReg()) {
 398         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 399           REX |= 1 << Bit;
 400         Bit++;
 401       }
 402     }
 403     break;
 404   }
 405   default:
 406     if (MI.getOperand(0).isReg() &&
 407         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 408       REX |= 1 << 0;
 409     i = isTwoAddr ? 2 : 1;
 410     for (unsigned e = NumOps; i != e; ++i) {
 411       const MCOperand &MO = MI.getOperand(i);
 412       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 413         REX |= 1 << 2;
 414     }
 415     break;
 416   }
 417   return REX;
 418 }
 419
 420 void X86MCCodeEmitter::
 421 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 422                   SmallVectorImpl<MCFixup> &Fixups) const {
 423   unsigned Opcode = MI.getOpcode();
 424   const TargetInstrDesc &Desc = TII.get(Opcode);
 425   unsigned TSFlags = Desc.TSFlags;
 426
 427   // Keep track of the current byte being emitted.
 428   unsigned CurByte = 0;
 429
 430   // FIXME: We should emit the prefixes in exactly the same order as GAS does,
 431   // in order to provide diffability.
 432
 433   // Emit the lock opcode prefix as needed.
 434   if (TSFlags & X86II::LOCK)
 435     EmitByte(0xF0, CurByte, OS);
 436
 437   // Emit segment override opcode prefix as needed.
 438   switch (TSFlags & X86II::SegOvrMask) {
 439   default: assert(0 && "Invalid segment!");
 440   case 0: break;  // No segment override!
 441   case X86II::FS:
 442     EmitByte(0x64, CurByte, OS);
 443     break;
 444   case X86II::GS:
 445     EmitByte(0x65, CurByte, OS);
 446     break;
 447   }
 448
 449   // Emit the repeat opcode prefix as needed.
 450   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 451     EmitByte(0xF3, CurByte, OS);
 452
 453   // Emit the operand size opcode prefix as needed.
 454   if (TSFlags & X86II::OpSize)
 455     EmitByte(0x66, CurByte, OS);
 456
 457   // Emit the address size opcode prefix as needed.
 458   if (TSFlags & X86II::AdSize)
 459     EmitByte(0x67, CurByte, OS);
 460
 461   bool Need0FPrefix = false;
 462   switch (TSFlags & X86II::Op0Mask) {
 463   default: assert(0 && "Invalid prefix!");
 464   case 0: break;  // No prefix!
 465   case X86II::REP: break; // already handled.
 466   case X86II::TB:  // Two-byte opcode prefix
 467   case X86II::T8:  // 0F 38
 468   case X86II::TA:  // 0F 3A
 469     Need0FPrefix = true;
 470     break;
 471   case X86II::TF: // F2 0F 38
 472     EmitByte(0xF2, CurByte, OS);
 473     Need0FPrefix = true;
 474     break;
 475   case X86II::XS:   // F3 0F
 476     EmitByte(0xF3, CurByte, OS);
 477     Need0FPrefix = true;
 478     break;
 479   case X86II::XD:   // F2 0F
 480     EmitByte(0xF2, CurByte, OS);
 481     Need0FPrefix = true;
 482     break;
 483   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 484   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 485   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 486   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 487   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 488   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 489   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 490   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 491   }
 492
 493   // Handle REX prefix.
 494   // FIXME: Can this come before F2 etc to simplify emission?
 495   if (Is64BitMode) {
 496     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 497       EmitByte(0x40 | REX, CurByte, OS);
 498   }
 499
 500   // 0x0F escape code must be emitted just before the opcode.
 501   if (Need0FPrefix)
 502     EmitByte(0x0F, CurByte, OS);
 503
 504   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 505   switch (TSFlags & X86II::Op0Mask) {
 506   case X86II::TF:    // F2 0F 38
 507   case X86II::T8:    // 0F 38
 508     EmitByte(0x38, CurByte, OS);
 509     break;
 510   case X86II::TA:    // 0F 3A
 511     EmitByte(0x3A, CurByte, OS);
 512     break;
 513   }
 514
 515   // If this is a two-address instruction, skip one of the register operands.
 516   unsigned NumOps = Desc.getNumOperands();
 517   unsigned CurOp = 0;
 518   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 519     ++CurOp;
 520   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 521     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 522     --NumOps;
 523
 524   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 525   switch (TSFlags & X86II::FormMask) {
 526   case X86II::MRMInitReg:
 527     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 528   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 529     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 530   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 531   case X86II::RawFrm:
 532     EmitByte(BaseOpcode, CurByte, OS);
 533     break;
 534
 535   case X86II::AddRegFrm:
 536     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 537     break;
 538
 539   case X86II::MRMDestReg:
 540     EmitByte(BaseOpcode, CurByte, OS);
 541     EmitRegModRMByte(MI.getOperand(CurOp),
 542                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 543     CurOp += 2;
 544     break;
 545
 546   case X86II::MRMDestMem:
 547     EmitByte(BaseOpcode, CurByte, OS);
 548     EmitMemModRMByte(MI, CurOp,
 549                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 550                      TSFlags, CurByte, OS, Fixups);
 551     CurOp += X86AddrNumOperands + 1;
 552     break;
 553
 554   case X86II::MRMSrcReg:
 555     EmitByte(BaseOpcode, CurByte, OS);
 556     EmitRegModRMByte(MI.getOperand(CurOp+1), GetX86RegNum(MI.getOperand(CurOp)),
 557                      CurByte, OS);
 558     CurOp += 2;
 559     break;
 560
 561   case X86II::MRMSrcMem: {
 562     EmitByte(BaseOpcode, CurByte, OS);
 563
 564     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 565     int AddrOperands;
 566     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 567         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 568       AddrOperands = X86AddrNumOperands - 1; // No segment register
 569     else
 570       AddrOperands = X86AddrNumOperands;
 571
 572     EmitMemModRMByte(MI, CurOp+1, GetX86RegNum(MI.getOperand(CurOp)),
 573                      TSFlags, CurByte, OS, Fixups);
 574     CurOp += AddrOperands + 1;
 575     break;
 576   }
 577
 578   case X86II::MRM0r: case X86II::MRM1r:
 579   case X86II::MRM2r: case X86II::MRM3r:
 580   case X86II::MRM4r: case X86II::MRM5r:
 581   case X86II::MRM6r: case X86II::MRM7r:
 582     EmitByte(BaseOpcode, CurByte, OS);
 583     EmitRegModRMByte(MI.getOperand(CurOp++),
 584                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 585                      CurByte, OS);
 586     break;
 587   case X86II::MRM0m: case X86II::MRM1m:
 588   case X86II::MRM2m: case X86II::MRM3m:
 589   case X86II::MRM4m: case X86II::MRM5m:
 590   case X86II::MRM6m: case X86II::MRM7m:
 591     EmitByte(BaseOpcode, CurByte, OS);
 592     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 593                      TSFlags, CurByte, OS, Fixups);
 594     CurOp += X86AddrNumOperands;
 595     break;
 596   case X86II::MRM_C1:
 597     EmitByte(BaseOpcode, CurByte, OS);
 598     EmitByte(0xC1, CurByte, OS);
 599     break;
 600   case X86II::MRM_C2:
 601     EmitByte(BaseOpcode, CurByte, OS);
 602     EmitByte(0xC2, CurByte, OS);
 603     break;
 604   case X86II::MRM_C3:
 605     EmitByte(BaseOpcode, CurByte, OS);
 606     EmitByte(0xC3, CurByte, OS);
 607     break;
 608   case X86II::MRM_C4:
 609     EmitByte(BaseOpcode, CurByte, OS);
 610     EmitByte(0xC4, CurByte, OS);
 611     break;
 612   case X86II::MRM_C8:
 613     EmitByte(BaseOpcode, CurByte, OS);
 614     EmitByte(0xC8, CurByte, OS);
 615     break;
 616   case X86II::MRM_C9:
 617     EmitByte(BaseOpcode, CurByte, OS);
 618     EmitByte(0xC9, CurByte, OS);
 619     break;
 620   case X86II::MRM_E8:
 621     EmitByte(BaseOpcode, CurByte, OS);
 622     EmitByte(0xE8, CurByte, OS);
 623     break;
 624   case X86II::MRM_F0:
 625     EmitByte(BaseOpcode, CurByte, OS);
 626     EmitByte(0xF0, CurByte, OS);
 627     break;
 628   case X86II::MRM_F8:
 629     EmitByte(BaseOpcode, CurByte, OS);
 630     EmitByte(0xF8, CurByte, OS);
 631     break;
 632   case X86II::MRM_F9:
 633     EmitByte(BaseOpcode, CurByte, OS);
 634     EmitByte(0xF9, CurByte, OS);
 635     break;
 636   }
 637
 638   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 639   // according to the right size for the instruction.
 640   if (CurOp != NumOps)
 641     EmitImmediate(MI.getOperand(CurOp++),
 642                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 643                   CurByte, OS, Fixups);
 644
 645 #ifndef NDEBUG
 646   // FIXME: Verify.
 647   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 648     errs() << "Cannot encode all operands of: ";
 649     MI.dump();
 650     errs() << '\n';
 651     abort();
 652   }
 653 #endif
 654 }