lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
  79       SrcRegNum += 8;
  80
  81     // The registers represented through VEX_VVVV should
  82     // be encoded in 1's complement form.
  83     return (~SrcRegNum) & 0xf;
  84   }
  85
  86   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  87     OS << (char)C;
  88     ++CurByte;
  89   }
  90
  91   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  92                     raw_ostream &OS) const {
  93     // Output the constant in little endian byte order.
  94     for (unsigned i = 0; i != Size; ++i) {
  95       EmitByte(Val & 255, CurByte, OS);
  96       Val >>= 8;
  97     }
  98   }
  99
 100   void EmitImmediate(const MCOperand &Disp,
 101                      unsigned ImmSize, MCFixupKind FixupKind,
 102                      unsigned &CurByte, raw_ostream &OS,
 103                      SmallVectorImpl<MCFixup> &Fixups,
 104                      int ImmOffset = 0) const;
 105
 106   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 107                                         unsigned RM) {
 108     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 109     return RM | (RegOpcode << 3) | (Mod << 6);
 110   }
 111
 112   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 113                         unsigned &CurByte, raw_ostream &OS) const {
 114     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 115   }
 116
 117   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 118                    unsigned &CurByte, raw_ostream &OS) const {
 119     // SIB byte is in the same format as the ModRMByte.
 120     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 121   }
 122
 123
 124   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 125                         unsigned RegOpcodeField,
 126                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 127                         SmallVectorImpl<MCFixup> &Fixups) const;
 128
 129   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 130                          SmallVectorImpl<MCFixup> &Fixups) const;
 131
 132   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 133                            const MCInst &MI, const TargetInstrDesc &Desc,
 134                            raw_ostream &OS) const;
 135
 136   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 137                                  int MemOperand, const MCInst &MI,
 138                                  raw_ostream &OS) const;
 139
 140   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 141                         const MCInst &MI, const TargetInstrDesc &Desc,
 142                         raw_ostream &OS) const;
 143 };
 144
 145 } // end anonymous namespace
 146
 147
 148 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 149                                                TargetMachine &TM,
 150                                                MCContext &Ctx) {
 151   return new X86MCCodeEmitter(TM, Ctx, false);
 152 }
 153
 154 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 155                                                TargetMachine &TM,
 156                                                MCContext &Ctx) {
 157   return new X86MCCodeEmitter(TM, Ctx, true);
 158 }
 159
 160 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 161 /// sign-extended field.
 162 static bool isDisp8(int Value) {
 163   return Value == (signed char)Value;
 164 }
 165
 166 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 167 /// in an instruction with the specified TSFlags.
 168 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 169   unsigned Size = X86II::getSizeOfImm(TSFlags);
 170   bool isPCRel = X86II::isImmPCRel(TSFlags);
 171
 172   switch (Size) {
 173   default: assert(0 && "Unknown immediate size");
 174   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 175   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 176   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 177   case 8: assert(!isPCRel); return FK_Data_8;
 178   }
 179 }
 180
 181
 182 void X86MCCodeEmitter::
 183 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 184               unsigned &CurByte, raw_ostream &OS,
 185               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 186   // If this is a simple integer displacement that doesn't require a relocation,
 187   // emit it now.
 188   if (DispOp.isImm()) {
 189     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 190     // a fixup if so.
 191     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 192     return;
 193   }
 194
 195   // If we have an immoffset, add it to the expression.
 196   const MCExpr *Expr = DispOp.getExpr();
 197
 198   // If the fixup is pc-relative, we need to bias the value to be relative to
 199   // the start of the field, not the end of the field.
 200   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 201       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 202       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 203     ImmOffset -= 4;
 204   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 205     ImmOffset -= 2;
 206   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 207     ImmOffset -= 1;
 208
 209   if (ImmOffset)
 210     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 211                                    Ctx);
 212
 213   // Emit a symbolic constant as a fixup and 4 zeros.
 214   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 215   EmitConstant(0, Size, CurByte, OS);
 216 }
 217
 218 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 219                                         unsigned RegOpcodeField,
 220                                         uint64_t TSFlags, unsigned &CurByte,
 221                                         raw_ostream &OS,
 222                                         SmallVectorImpl<MCFixup> &Fixups) const{
 223   const MCOperand &Disp     = MI.getOperand(Op+3);
 224   const MCOperand &Base     = MI.getOperand(Op);
 225   const MCOperand &Scale    = MI.getOperand(Op+1);
 226   const MCOperand &IndexReg = MI.getOperand(Op+2);
 227   unsigned BaseReg = Base.getReg();
 228
 229   // Handle %rip relative addressing.
 230   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 231     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 232     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 233     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 234
 235     unsigned FixupKind = X86::reloc_riprel_4byte;
 236
 237     // movq loads are handled with a special relocation form which allows the
 238     // linker to eliminate some loads for GOT references which end up in the
 239     // same linkage unit.
 240     if (MI.getOpcode() == X86::MOV64rm ||
 241         MI.getOpcode() == X86::MOV64rm_TC)
 242       FixupKind = X86::reloc_riprel_4byte_movq_load;
 243
 244     // rip-relative addressing is actually relative to the *next* instruction.
 245     // Since an immediate can follow the mod/rm byte for an instruction, this
 246     // means that we need to bias the immediate field of the instruction with
 247     // the size of the immediate field.  If we have this case, add it into the
 248     // expression to emit.
 249     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 250
 251     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 252                   CurByte, OS, Fixups, -ImmSize);
 253     return;
 254   }
 255
 256   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 257
 258   // Determine whether a SIB byte is needed.
 259   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 260   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 261   // 2-7) and absolute references.
 262
 263   if (// The SIB byte must be used if there is an index register.
 264       IndexReg.getReg() == 0 &&
 265       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 266       // encode to an R/M value of 4, which indicates that a SIB byte is
 267       // present.
 268       BaseRegNo != N86::ESP &&
 269       // If there is no base register and we're in 64-bit mode, we need a SIB
 270       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 271       (!Is64BitMode || BaseReg != 0)) {
 272
 273     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 274       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 275       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 276       return;
 277     }
 278
 279     // If the base is not EBP/ESP and there is no displacement, use simple
 280     // indirect register encoding, this handles addresses like [EAX].  The
 281     // encoding for [EBP] with no displacement means [disp32] so we handle it
 282     // by emitting a displacement of 0 below.
 283     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 284       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 285       return;
 286     }
 287
 288     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 289     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 290       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 291       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 292       return;
 293     }
 294
 295     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 296     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 297     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 298     return;
 299   }
 300
 301   // We need a SIB byte, so start by outputting the ModR/M byte first
 302   assert(IndexReg.getReg() != X86::ESP &&
 303          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 304
 305   bool ForceDisp32 = false;
 306   bool ForceDisp8  = false;
 307   if (BaseReg == 0) {
 308     // If there is no base register, we emit the special case SIB byte with
 309     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 310     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 311     ForceDisp32 = true;
 312   } else if (!Disp.isImm()) {
 313     // Emit the normal disp32 encoding.
 314     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 315     ForceDisp32 = true;
 316   } else if (Disp.getImm() == 0 &&
 317              // Base reg can't be anything that ends up with '5' as the base
 318              // reg, it is the magic [*] nomenclature that indicates no base.
 319              BaseRegNo != N86::EBP) {
 320     // Emit no displacement ModR/M byte
 321     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 322   } else if (isDisp8(Disp.getImm())) {
 323     // Emit the disp8 encoding.
 324     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 325     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 326   } else {
 327     // Emit the normal disp32 encoding.
 328     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 329   }
 330
 331   // Calculate what the SS field value should be...
 332   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 333   unsigned SS = SSTable[Scale.getImm()];
 334
 335   if (BaseReg == 0) {
 336     // Handle the SIB byte for the case where there is no base, see Intel
 337     // Manual 2A, table 2-7. The displacement has already been output.
 338     unsigned IndexRegNo;
 339     if (IndexReg.getReg())
 340       IndexRegNo = GetX86RegNum(IndexReg);
 341     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 342       IndexRegNo = 4;
 343     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 344   } else {
 345     unsigned IndexRegNo;
 346     if (IndexReg.getReg())
 347       IndexRegNo = GetX86RegNum(IndexReg);
 348     else
 349       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 350     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 351   }
 352
 353   // Do we need to output a displacement?
 354   if (ForceDisp8)
 355     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 356   else if (ForceDisp32 || Disp.getImm() != 0)
 357     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 358 }
 359
 360 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 361 /// called VEX.
 362 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 363                                            int MemOperand, const MCInst &MI,
 364                                            const TargetInstrDesc &Desc,
 365                                            raw_ostream &OS) const {
 366   bool HasVEX_4V = false;
 367   if ((TSFlags >> 32) & X86II::VEX_4V)
 368     HasVEX_4V = true;
 369
 370   // VEX_R: opcode externsion equivalent to REX.R in
 371   // 1's complement (inverted) form
 372   //
 373   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 374   //  0: Same as REX_R=1 (64 bit mode only)
 375   //
 376   unsigned char VEX_R = 0x1;
 377
 378   // VEX_X: equivalent to REX.X, only used when a
 379   // register is used for index in SIB Byte.
 380   //
 381   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 382   //  0: Same as REX.X=1 (64-bit mode only)
 383   unsigned char VEX_X = 0x1;
 384
 385   // VEX_B:
 386   //
 387   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 388   //  0: Same as REX_B=1 (64 bit mode only)
 389   //
 390   unsigned char VEX_B = 0x1;
 391
 392   // VEX_W: opcode specific (use like REX.W, or used for
 393   // opcode extension, or ignored, depending on the opcode byte)
 394   unsigned char VEX_W = 0;
 395
 396   // VEX_5M (VEX m-mmmmm field):
 397   //
 398   //  0b00000: Reserved for future use
 399   //  0b00001: implied 0F leading opcode
 400   //  0b00010: implied 0F 38 leading opcode bytes
 401   //  0b00011: implied 0F 3A leading opcode bytes
 402   //  0b00100-0b11111: Reserved for future use
 403   //
 404   unsigned char VEX_5M = 0x1;
 405
 406   // VEX_4V (VEX vvvv field): a register specifier
 407   // (in 1's complement form) or 1111 if unused.
 408   unsigned char VEX_4V = 0xf;
 409
 410   // VEX_L (Vector Length):
 411   //
 412   //  0: scalar or 128-bit vector
 413   //  1: 256-bit vector
 414   //
 415   unsigned char VEX_L = 0;
 416
 417   // VEX_PP: opcode extension providing equivalent
 418   // functionality of a SIMD prefix
 419   //
 420   //  0b00: None
 421   //  0b01: 66
 422   //  0b10: F3
 423   //  0b11: F2
 424   //
 425   unsigned char VEX_PP = 0;
 426
 427   // Encode the operand size opcode prefix as needed.
 428   if (TSFlags & X86II::OpSize)
 429     VEX_PP = 0x01;
 430
 431   if ((TSFlags >> 32) & X86II::VEX_W)
 432     VEX_W = 1;
 433
 434   switch (TSFlags & X86II::Op0Mask) {
 435   default: assert(0 && "Invalid prefix!");
 436   case X86II::T8:  // 0F 38
 437     VEX_5M = 0x2;
 438     break;
 439   case X86II::TA:  // 0F 3A
 440     VEX_5M = 0x3;
 441     break;
 442   case X86II::TF:  // F2 0F 38
 443     VEX_PP = 0x3;
 444     VEX_5M = 0x2;
 445     break;
 446   case X86II::XS:  // F3 0F
 447     VEX_PP = 0x2;
 448     break;
 449   case X86II::XD:  // F2 0F
 450     VEX_PP = 0x3;
 451     break;
 452   case X86II::TB:  // Bypass: Not used by VEX
 453   case 0:
 454     break;  // No prefix!
 455   }
 456
 457   unsigned NumOps = MI.getNumOperands();
 458   unsigned CurOp = 0;
 459
 460   switch (TSFlags & X86II::FormMask) {
 461   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 462   case X86II::MRM0m: case X86II::MRM1m:
 463   case X86II::MRM2m: case X86II::MRM3m:
 464   case X86II::MRM4m: case X86II::MRM5m:
 465   case X86II::MRM6m: case X86II::MRM7m:
 466   case X86II::MRMDestMem:
 467     NumOps = CurOp = X86::AddrNumOperands;
 468   case X86II::MRMSrcMem:
 469   case X86II::MRMSrcReg:
 470     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 471         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 472       VEX_R = 0x0;
 473
 474     // CurOp and NumOps are equal when VEX_R represents a register used
 475     // to index a memory destination (which is the last operand)
 476     CurOp = (CurOp == NumOps) ? 0 : CurOp+1;
 477
 478     if (HasVEX_4V) {
 479       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 480       CurOp++;
 481     }
 482
 483     // If the last register should be encoded in the immediate field
 484     // do not use any bit from VEX prefix to this register, ignore it
 485     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 486       NumOps--;
 487
 488     for (; CurOp != NumOps; ++CurOp) {
 489       const MCOperand &MO = MI.getOperand(CurOp);
 490       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 491         VEX_B = 0x0;
 492       if (!VEX_B && MO.isReg() &&
 493           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 494           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 495         VEX_X = 0x0;
 496     }
 497     break;
 498   default: // MRMDestReg, MRM0r-MRM7r
 499     if (MI.getOperand(CurOp).isReg() &&
 500         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 501       VEX_B = 0;
 502
 503     if (HasVEX_4V)
 504       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 505
 506     CurOp++;
 507     for (; CurOp != NumOps; ++CurOp) {
 508       const MCOperand &MO = MI.getOperand(CurOp);
 509       if (MO.isReg() && !HasVEX_4V &&
 510           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 511         VEX_R = 0x0;
 512     }
 513     break;
 514     assert(0 && "Not implemented!");
 515   }
 516
 517   // Emit segment override opcode prefix as needed.
 518   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 519
 520   // VEX opcode prefix can have 2 or 3 bytes
 521   //
 522   //  3 bytes:
 523   //    +-----+ +--------------+ +-------------------+
 524   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 525   //    +-----+ +--------------+ +-------------------+
 526   //  2 bytes:
 527   //    +-----+ +-------------------+
 528   //    | C5h | | R | vvvv | L | pp |
 529   //    +-----+ +-------------------+
 530   //
 531   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 532
 533   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 534     EmitByte(0xC5, CurByte, OS);
 535     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 536     return;
 537   }
 538
 539   // 3 byte VEX prefix
 540   EmitByte(0xC4, CurByte, OS);
 541   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 542   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 543 }
 544
 545 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 546 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 547 /// size, and 3) use of X86-64 extended registers.
 548 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 549                                    const TargetInstrDesc &Desc) {
 550   unsigned REX = 0;
 551   if (TSFlags & X86II::REX_W)
 552     REX |= 1 << 3; // set REX.W
 553
 554   if (MI.getNumOperands() == 0) return REX;
 555
 556   unsigned NumOps = MI.getNumOperands();
 557   // FIXME: MCInst should explicitize the two-addrness.
 558   bool isTwoAddr = NumOps > 1 &&
 559                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 560
 561   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 562   unsigned i = isTwoAddr ? 1 : 0;
 563   for (; i != NumOps; ++i) {
 564     const MCOperand &MO = MI.getOperand(i);
 565     if (!MO.isReg()) continue;
 566     unsigned Reg = MO.getReg();
 567     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 568     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 569     // that returns non-zero.
 570     REX |= 0x40; // REX fixed encoding prefix
 571     break;
 572   }
 573
 574   switch (TSFlags & X86II::FormMask) {
 575   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 576   case X86II::MRMSrcReg:
 577     if (MI.getOperand(0).isReg() &&
 578         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 579       REX |= 1 << 2; // set REX.R
 580     i = isTwoAddr ? 2 : 1;
 581     for (; i != NumOps; ++i) {
 582       const MCOperand &MO = MI.getOperand(i);
 583       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 584         REX |= 1 << 0; // set REX.B
 585     }
 586     break;
 587   case X86II::MRMSrcMem: {
 588     if (MI.getOperand(0).isReg() &&
 589         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 590       REX |= 1 << 2; // set REX.R
 591     unsigned Bit = 0;
 592     i = isTwoAddr ? 2 : 1;
 593     for (; i != NumOps; ++i) {
 594       const MCOperand &MO = MI.getOperand(i);
 595       if (MO.isReg()) {
 596         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 597           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 598         Bit++;
 599       }
 600     }
 601     break;
 602   }
 603   case X86II::MRM0m: case X86II::MRM1m:
 604   case X86II::MRM2m: case X86II::MRM3m:
 605   case X86II::MRM4m: case X86II::MRM5m:
 606   case X86II::MRM6m: case X86II::MRM7m:
 607   case X86II::MRMDestMem: {
 608     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 609     i = isTwoAddr ? 1 : 0;
 610     if (NumOps > e && MI.getOperand(e).isReg() &&
 611         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 612       REX |= 1 << 2; // set REX.R
 613     unsigned Bit = 0;
 614     for (; i != e; ++i) {
 615       const MCOperand &MO = MI.getOperand(i);
 616       if (MO.isReg()) {
 617         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 618           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 619         Bit++;
 620       }
 621     }
 622     break;
 623   }
 624   default:
 625     if (MI.getOperand(0).isReg() &&
 626         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 627       REX |= 1 << 0; // set REX.B
 628     i = isTwoAddr ? 2 : 1;
 629     for (unsigned e = NumOps; i != e; ++i) {
 630       const MCOperand &MO = MI.getOperand(i);
 631       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 632         REX |= 1 << 2; // set REX.R
 633     }
 634     break;
 635   }
 636   return REX;
 637 }
 638
 639 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 640 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 641                                         unsigned &CurByte, int MemOperand,
 642                                         const MCInst &MI,
 643                                         raw_ostream &OS) const {
 644   switch (TSFlags & X86II::SegOvrMask) {
 645   default: assert(0 && "Invalid segment!");
 646   case 0:
 647     // No segment override, check for explicit one on memory operand.
 648     if (MemOperand != -1) {   // If the instruction has a memory operand.
 649       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 650       default: assert(0 && "Unknown segment register!");
 651       case 0: break;
 652       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 653       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 654       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 655       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 656       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 657       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 658       }
 659     }
 660     break;
 661   case X86II::FS:
 662     EmitByte(0x64, CurByte, OS);
 663     break;
 664   case X86II::GS:
 665     EmitByte(0x65, CurByte, OS);
 666     break;
 667   }
 668 }
 669
 670 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 671 ///
 672 /// MemOperand is the operand # of the start of a memory operand if present.  If
 673 /// Not present, it is -1.
 674 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 675                                         int MemOperand, const MCInst &MI,
 676                                         const TargetInstrDesc &Desc,
 677                                         raw_ostream &OS) const {
 678
 679   // Emit the lock opcode prefix as needed.
 680   if (TSFlags & X86II::LOCK)
 681     EmitByte(0xF0, CurByte, OS);
 682
 683   // Emit segment override opcode prefix as needed.
 684   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 685
 686   // Emit the repeat opcode prefix as needed.
 687   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 688     EmitByte(0xF3, CurByte, OS);
 689
 690   // Emit the operand size opcode prefix as needed.
 691   if (TSFlags & X86II::OpSize)
 692     EmitByte(0x66, CurByte, OS);
 693
 694   // Emit the address size opcode prefix as needed.
 695   if (TSFlags & X86II::AdSize)
 696     EmitByte(0x67, CurByte, OS);
 697
 698   bool Need0FPrefix = false;
 699   switch (TSFlags & X86II::Op0Mask) {
 700   default: assert(0 && "Invalid prefix!");
 701   case 0: break;  // No prefix!
 702   case X86II::REP: break; // already handled.
 703   case X86II::TB:  // Two-byte opcode prefix
 704   case X86II::T8:  // 0F 38
 705   case X86II::TA:  // 0F 3A
 706     Need0FPrefix = true;
 707     break;
 708   case X86II::TF: // F2 0F 38
 709     EmitByte(0xF2, CurByte, OS);
 710     Need0FPrefix = true;
 711     break;
 712   case X86II::XS:   // F3 0F
 713     EmitByte(0xF3, CurByte, OS);
 714     Need0FPrefix = true;
 715     break;
 716   case X86II::XD:   // F2 0F
 717     EmitByte(0xF2, CurByte, OS);
 718     Need0FPrefix = true;
 719     break;
 720   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 721   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 722   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 723   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 724   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 725   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 726   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 727   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 728   }
 729
 730   // Handle REX prefix.
 731   // FIXME: Can this come before F2 etc to simplify emission?
 732   if (Is64BitMode) {
 733     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 734       EmitByte(0x40 | REX, CurByte, OS);
 735   }
 736
 737   // 0x0F escape code must be emitted just before the opcode.
 738   if (Need0FPrefix)
 739     EmitByte(0x0F, CurByte, OS);
 740
 741   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 742   switch (TSFlags & X86II::Op0Mask) {
 743   case X86II::TF:    // F2 0F 38
 744   case X86II::T8:    // 0F 38
 745     EmitByte(0x38, CurByte, OS);
 746     break;
 747   case X86II::TA:    // 0F 3A
 748     EmitByte(0x3A, CurByte, OS);
 749     break;
 750   }
 751 }
 752
 753 void X86MCCodeEmitter::
 754 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 755                   SmallVectorImpl<MCFixup> &Fixups) const {
 756   unsigned Opcode = MI.getOpcode();
 757   const TargetInstrDesc &Desc = TII.get(Opcode);
 758   uint64_t TSFlags = Desc.TSFlags;
 759
 760   // Pseudo instructions don't get encoded.
 761   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 762     return;
 763
 764   // If this is a two-address instruction, skip one of the register operands.
 765   // FIXME: This should be handled during MCInst lowering.
 766   unsigned NumOps = Desc.getNumOperands();
 767   unsigned CurOp = 0;
 768   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 769     ++CurOp;
 770   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 771     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 772     --NumOps;
 773
 774   // Keep track of the current byte being emitted.
 775   unsigned CurByte = 0;
 776
 777   // Is this instruction encoded using the AVX VEX prefix?
 778   bool HasVEXPrefix = false;
 779
 780   // It uses the VEX.VVVV field?
 781   bool HasVEX_4V = false;
 782
 783   if ((TSFlags >> 32) & X86II::VEX)
 784     HasVEXPrefix = true;
 785   if ((TSFlags >> 32) & X86II::VEX_4V)
 786     HasVEX_4V = true;
 787
 788   // Determine where the memory operand starts, if present.
 789   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 790   if (MemoryOperand != -1) MemoryOperand += CurOp;
 791
 792   if (!HasVEXPrefix)
 793     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 794   else
 795     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 796
 797   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 798   unsigned SrcRegNum = 0;
 799   switch (TSFlags & X86II::FormMask) {
 800   case X86II::MRMInitReg:
 801     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 802   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 803     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 804   case X86II::Pseudo:
 805     assert(0 && "Pseudo instruction shouldn't be emitted");
 806   case X86II::RawFrm:
 807     EmitByte(BaseOpcode, CurByte, OS);
 808     break;
 809
 810   case X86II::AddRegFrm:
 811     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 812     break;
 813
 814   case X86II::MRMDestReg:
 815     EmitByte(BaseOpcode, CurByte, OS);
 816     EmitRegModRMByte(MI.getOperand(CurOp),
 817                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 818     CurOp += 2;
 819     break;
 820
 821   case X86II::MRMDestMem:
 822     EmitByte(BaseOpcode, CurByte, OS);
 823     EmitMemModRMByte(MI, CurOp,
 824                      GetX86RegNum(MI.getOperand(CurOp + X86::AddrNumOperands)),
 825                      TSFlags, CurByte, OS, Fixups);
 826     CurOp += X86::AddrNumOperands + 1;
 827     break;
 828
 829   case X86II::MRMSrcReg:
 830     EmitByte(BaseOpcode, CurByte, OS);
 831     SrcRegNum = CurOp + 1;
 832
 833     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 834       SrcRegNum++;
 835
 836     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 837                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 838     CurOp = SrcRegNum + 1;
 839     break;
 840
 841   case X86II::MRMSrcMem: {
 842     int AddrOperands = X86::AddrNumOperands;
 843     unsigned FirstMemOp = CurOp+1;
 844     if (HasVEX_4V) {
 845       ++AddrOperands;
 846       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 847     }
 848
 849     EmitByte(BaseOpcode, CurByte, OS);
 850
 851     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 852                      TSFlags, CurByte, OS, Fixups);
 853     CurOp += AddrOperands + 1;
 854     break;
 855   }
 856
 857   case X86II::MRM0r: case X86II::MRM1r:
 858   case X86II::MRM2r: case X86II::MRM3r:
 859   case X86II::MRM4r: case X86II::MRM5r:
 860   case X86II::MRM6r: case X86II::MRM7r:
 861     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 862       CurOp++;
 863     EmitByte(BaseOpcode, CurByte, OS);
 864     EmitRegModRMByte(MI.getOperand(CurOp++),
 865                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 866                      CurByte, OS);
 867     break;
 868   case X86II::MRM0m: case X86II::MRM1m:
 869   case X86II::MRM2m: case X86II::MRM3m:
 870   case X86II::MRM4m: case X86II::MRM5m:
 871   case X86II::MRM6m: case X86II::MRM7m:
 872     EmitByte(BaseOpcode, CurByte, OS);
 873     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 874                      TSFlags, CurByte, OS, Fixups);
 875     CurOp += X86::AddrNumOperands;
 876     break;
 877   case X86II::MRM_C1:
 878     EmitByte(BaseOpcode, CurByte, OS);
 879     EmitByte(0xC1, CurByte, OS);
 880     break;
 881   case X86II::MRM_C2:
 882     EmitByte(BaseOpcode, CurByte, OS);
 883     EmitByte(0xC2, CurByte, OS);
 884     break;
 885   case X86II::MRM_C3:
 886     EmitByte(BaseOpcode, CurByte, OS);
 887     EmitByte(0xC3, CurByte, OS);
 888     break;
 889   case X86II::MRM_C4:
 890     EmitByte(BaseOpcode, CurByte, OS);
 891     EmitByte(0xC4, CurByte, OS);
 892     break;
 893   case X86II::MRM_C8:
 894     EmitByte(BaseOpcode, CurByte, OS);
 895     EmitByte(0xC8, CurByte, OS);
 896     break;
 897   case X86II::MRM_C9:
 898     EmitByte(BaseOpcode, CurByte, OS);
 899     EmitByte(0xC9, CurByte, OS);
 900     break;
 901   case X86II::MRM_E8:
 902     EmitByte(BaseOpcode, CurByte, OS);
 903     EmitByte(0xE8, CurByte, OS);
 904     break;
 905   case X86II::MRM_F0:
 906     EmitByte(BaseOpcode, CurByte, OS);
 907     EmitByte(0xF0, CurByte, OS);
 908     break;
 909   case X86II::MRM_F8:
 910     EmitByte(BaseOpcode, CurByte, OS);
 911     EmitByte(0xF8, CurByte, OS);
 912     break;
 913   case X86II::MRM_F9:
 914     EmitByte(BaseOpcode, CurByte, OS);
 915     EmitByte(0xF9, CurByte, OS);
 916     break;
 917   }
 918
 919   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 920   // according to the right size for the instruction.
 921   if (CurOp != NumOps) {
 922     // The last source register of a 4 operand instruction in AVX is encoded
 923     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 924     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 925       const MCOperand &MO = MI.getOperand(CurOp++);
 926       bool IsExtReg =
 927         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 928       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 929       RegNum |= GetX86RegNum(MO) << 4;
 930       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 931                     Fixups);
 932     } else
 933       EmitImmediate(MI.getOperand(CurOp++),
 934                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 935                     CurByte, OS, Fixups);
 936   }
 937
 938
 939 #ifndef NDEBUG
 940   // FIXME: Verify.
 941   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 942     errs() << "Cannot encode all operands of: ";
 943     MI.dump();
 944     errs() << '\n';
 945     abort();
 946   }
 947 #endif
 948 }