lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
  79       SrcRegNum += 8;
  80
  81     // The registers represented through VEX_VVVV should
  82     // be encoded in 1's complement form.
  83     return (~SrcRegNum) & 0xf;
  84   }
  85
  86   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  87     OS << (char)C;
  88     ++CurByte;
  89   }
  90
  91   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  92                     raw_ostream &OS) const {
  93     // Output the constant in little endian byte order.
  94     for (unsigned i = 0; i != Size; ++i) {
  95       EmitByte(Val & 255, CurByte, OS);
  96       Val >>= 8;
  97     }
  98   }
  99
 100   void EmitImmediate(const MCOperand &Disp,
 101                      unsigned ImmSize, MCFixupKind FixupKind,
 102                      unsigned &CurByte, raw_ostream &OS,
 103                      SmallVectorImpl<MCFixup> &Fixups,
 104                      int ImmOffset = 0) const;
 105
 106   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 107                                         unsigned RM) {
 108     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 109     return RM | (RegOpcode << 3) | (Mod << 6);
 110   }
 111
 112   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 113                         unsigned &CurByte, raw_ostream &OS) const {
 114     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 115   }
 116
 117   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 118                    unsigned &CurByte, raw_ostream &OS) const {
 119     // SIB byte is in the same format as the ModRMByte.
 120     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 121   }
 122
 123
 124   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 125                         unsigned RegOpcodeField,
 126                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 127                         SmallVectorImpl<MCFixup> &Fixups) const;
 128
 129   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 130                          SmallVectorImpl<MCFixup> &Fixups) const;
 131
 132   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 133                            const MCInst &MI, const TargetInstrDesc &Desc,
 134                            raw_ostream &OS) const;
 135
 136   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 137                         const MCInst &MI, const TargetInstrDesc &Desc,
 138                         raw_ostream &OS) const;
 139 };
 140
 141 } // end anonymous namespace
 142
 143
 144 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 145                                                TargetMachine &TM,
 146                                                MCContext &Ctx) {
 147   return new X86MCCodeEmitter(TM, Ctx, false);
 148 }
 149
 150 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 151                                                TargetMachine &TM,
 152                                                MCContext &Ctx) {
 153   return new X86MCCodeEmitter(TM, Ctx, true);
 154 }
 155
 156 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 157 /// sign-extended field.
 158 static bool isDisp8(int Value) {
 159   return Value == (signed char)Value;
 160 }
 161
 162 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 163 /// in an instruction with the specified TSFlags.
 164 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 165   unsigned Size = X86II::getSizeOfImm(TSFlags);
 166   bool isPCRel = X86II::isImmPCRel(TSFlags);
 167
 168   switch (Size) {
 169   default: assert(0 && "Unknown immediate size");
 170   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 171   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 172   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 173   case 8: assert(!isPCRel); return FK_Data_8;
 174   }
 175 }
 176
 177
 178 void X86MCCodeEmitter::
 179 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 180               unsigned &CurByte, raw_ostream &OS,
 181               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 182   // If this is a simple integer displacement that doesn't require a relocation,
 183   // emit it now.
 184   if (DispOp.isImm()) {
 185     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 186     // a fixup if so.
 187     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 188     return;
 189   }
 190
 191   // If we have an immoffset, add it to the expression.
 192   const MCExpr *Expr = DispOp.getExpr();
 193
 194   // If the fixup is pc-relative, we need to bias the value to be relative to
 195   // the start of the field, not the end of the field.
 196   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 197       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 198       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 199     ImmOffset -= 4;
 200   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 201     ImmOffset -= 2;
 202   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 203     ImmOffset -= 1;
 204
 205   if (ImmOffset)
 206     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 207                                    Ctx);
 208
 209   // Emit a symbolic constant as a fixup and 4 zeros.
 210   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 211   EmitConstant(0, Size, CurByte, OS);
 212 }
 213
 214 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 215                                         unsigned RegOpcodeField,
 216                                         uint64_t TSFlags, unsigned &CurByte,
 217                                         raw_ostream &OS,
 218                                         SmallVectorImpl<MCFixup> &Fixups) const{
 219   const MCOperand &Disp     = MI.getOperand(Op+3);
 220   const MCOperand &Base     = MI.getOperand(Op);
 221   const MCOperand &Scale    = MI.getOperand(Op+1);
 222   const MCOperand &IndexReg = MI.getOperand(Op+2);
 223   unsigned BaseReg = Base.getReg();
 224
 225   // Handle %rip relative addressing.
 226   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 227     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 228     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 229     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 230
 231     unsigned FixupKind = X86::reloc_riprel_4byte;
 232
 233     // movq loads are handled with a special relocation form which allows the
 234     // linker to eliminate some loads for GOT references which end up in the
 235     // same linkage unit.
 236     if (MI.getOpcode() == X86::MOV64rm ||
 237         MI.getOpcode() == X86::MOV64rm_TC)
 238       FixupKind = X86::reloc_riprel_4byte_movq_load;
 239
 240     // rip-relative addressing is actually relative to the *next* instruction.
 241     // Since an immediate can follow the mod/rm byte for an instruction, this
 242     // means that we need to bias the immediate field of the instruction with
 243     // the size of the immediate field.  If we have this case, add it into the
 244     // expression to emit.
 245     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 246
 247     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 248                   CurByte, OS, Fixups, -ImmSize);
 249     return;
 250   }
 251
 252   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 253
 254   // Determine whether a SIB byte is needed.
 255   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 256   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 257   // 2-7) and absolute references.
 258
 259   if (// The SIB byte must be used if there is an index register.
 260       IndexReg.getReg() == 0 &&
 261       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 262       // encode to an R/M value of 4, which indicates that a SIB byte is
 263       // present.
 264       BaseRegNo != N86::ESP &&
 265       // If there is no base register and we're in 64-bit mode, we need a SIB
 266       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 267       (!Is64BitMode || BaseReg != 0)) {
 268
 269     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 270       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 271       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 272       return;
 273     }
 274
 275     // If the base is not EBP/ESP and there is no displacement, use simple
 276     // indirect register encoding, this handles addresses like [EAX].  The
 277     // encoding for [EBP] with no displacement means [disp32] so we handle it
 278     // by emitting a displacement of 0 below.
 279     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 280       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 281       return;
 282     }
 283
 284     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 285     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 286       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 287       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 288       return;
 289     }
 290
 291     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 292     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 293     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 294     return;
 295   }
 296
 297   // We need a SIB byte, so start by outputting the ModR/M byte first
 298   assert(IndexReg.getReg() != X86::ESP &&
 299          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 300
 301   bool ForceDisp32 = false;
 302   bool ForceDisp8  = false;
 303   if (BaseReg == 0) {
 304     // If there is no base register, we emit the special case SIB byte with
 305     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 306     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 307     ForceDisp32 = true;
 308   } else if (!Disp.isImm()) {
 309     // Emit the normal disp32 encoding.
 310     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 311     ForceDisp32 = true;
 312   } else if (Disp.getImm() == 0 &&
 313              // Base reg can't be anything that ends up with '5' as the base
 314              // reg, it is the magic [*] nomenclature that indicates no base.
 315              BaseRegNo != N86::EBP) {
 316     // Emit no displacement ModR/M byte
 317     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 318   } else if (isDisp8(Disp.getImm())) {
 319     // Emit the disp8 encoding.
 320     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 321     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 322   } else {
 323     // Emit the normal disp32 encoding.
 324     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 325   }
 326
 327   // Calculate what the SS field value should be...
 328   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 329   unsigned SS = SSTable[Scale.getImm()];
 330
 331   if (BaseReg == 0) {
 332     // Handle the SIB byte for the case where there is no base, see Intel
 333     // Manual 2A, table 2-7. The displacement has already been output.
 334     unsigned IndexRegNo;
 335     if (IndexReg.getReg())
 336       IndexRegNo = GetX86RegNum(IndexReg);
 337     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 338       IndexRegNo = 4;
 339     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 340   } else {
 341     unsigned IndexRegNo;
 342     if (IndexReg.getReg())
 343       IndexRegNo = GetX86RegNum(IndexReg);
 344     else
 345       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 346     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 347   }
 348
 349   // Do we need to output a displacement?
 350   if (ForceDisp8)
 351     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 352   else if (ForceDisp32 || Disp.getImm() != 0)
 353     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 354 }
 355
 356 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 357 /// called VEX.
 358 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 359                             const MCInst &MI, const TargetInstrDesc &Desc,
 360                             raw_ostream &OS) const {
 361   bool HasVEX_4V = false;
 362   if ((TSFlags >> 32) & X86II::VEX_4V)
 363     HasVEX_4V = true;
 364
 365   // VEX_R: opcode externsion equivalent to REX.R in
 366   // 1's complement (inverted) form
 367   //
 368   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 369   //  0: Same as REX_R=1 (64 bit mode only)
 370   //
 371   unsigned char VEX_R = 0x1;
 372
 373   // VEX_X: equivalent to REX.X, only used when a
 374   // register is used for index in SIB Byte.
 375   //
 376   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 377   //  0: Same as REX.X=1 (64-bit mode only)
 378   unsigned char VEX_X = 0x1;
 379
 380   // VEX_B:
 381   //
 382   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 383   //  0: Same as REX_B=1 (64 bit mode only)
 384   //
 385   unsigned char VEX_B = 0x1;
 386
 387   // VEX_W: opcode specific (use like REX.W, or used for
 388   // opcode extension, or ignored, depending on the opcode byte)
 389   unsigned char VEX_W = 0;
 390
 391   // VEX_5M (VEX m-mmmmm field):
 392   //
 393   //  0b00000: Reserved for future use
 394   //  0b00001: implied 0F leading opcode
 395   //  0b00010: implied 0F 38 leading opcode bytes
 396   //  0b00011: implied 0F 3A leading opcode bytes
 397   //  0b00100-0b11111: Reserved for future use
 398   //
 399   unsigned char VEX_5M = 0x1;
 400
 401   // VEX_4V (VEX vvvv field): a register specifier
 402   // (in 1's complement form) or 1111 if unused.
 403   unsigned char VEX_4V = 0xf;
 404
 405   // VEX_L (Vector Length):
 406   //
 407   //  0: scalar or 128-bit vector
 408   //  1: 256-bit vector
 409   //
 410   unsigned char VEX_L = 0;
 411
 412   // VEX_PP: opcode extension providing equivalent
 413   // functionality of a SIMD prefix
 414   //
 415   //  0b00: None
 416   //  0b01: 66
 417   //  0b10: F3
 418   //  0b11: F2
 419   //
 420   unsigned char VEX_PP = 0;
 421
 422   // Encode the operand size opcode prefix as needed.
 423   if (TSFlags & X86II::OpSize)
 424     VEX_PP = 0x01;
 425
 426   if ((TSFlags >> 32) & X86II::VEX_W)
 427     VEX_W = 1;
 428
 429   switch (TSFlags & X86II::Op0Mask) {
 430   default: assert(0 && "Invalid prefix!");
 431   case X86II::T8:  // 0F 38
 432     VEX_5M = 0x2;
 433     break;
 434   case X86II::TA:  // 0F 3A
 435     VEX_5M = 0x3;
 436     break;
 437   case X86II::TF:  // F2 0F 38
 438     VEX_PP = 0x3;
 439     VEX_5M = 0x2;
 440     break;
 441   case X86II::XS:  // F3 0F
 442     VEX_PP = 0x2;
 443     break;
 444   case X86II::XD:  // F2 0F
 445     VEX_PP = 0x3;
 446     break;
 447   case X86II::TB:  // Bypass: Not used by VEX
 448   case 0:
 449     break;  // No prefix!
 450   }
 451
 452   unsigned NumOps = MI.getNumOperands();
 453   unsigned CurOp = 0;
 454
 455   switch (TSFlags & X86II::FormMask) {
 456   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 457   case X86II::MRM0m: case X86II::MRM1m:
 458   case X86II::MRM2m: case X86II::MRM3m:
 459   case X86II::MRM4m: case X86II::MRM5m:
 460   case X86II::MRM6m: case X86II::MRM7m:
 461   case X86II::MRMDestMem:
 462     NumOps = CurOp = X86::AddrNumOperands;
 463   case X86II::MRMSrcMem:
 464   case X86II::MRMSrcReg:
 465     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 466         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 467       VEX_R = 0x0;
 468
 469     // CurOp and NumOps are equal when VEX_R represents a register used
 470     // to index a memory destination (which is the last operand)
 471     CurOp = (CurOp == NumOps) ? 0 : CurOp+1;
 472
 473     if (HasVEX_4V) {
 474       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 475       CurOp++;
 476     }
 477
 478     // If the last register should be encoded in the immediate field
 479     // do not use any bit from VEX prefix to this register, ignore it
 480     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 481       NumOps--;
 482
 483     for (; CurOp != NumOps; ++CurOp) {
 484       const MCOperand &MO = MI.getOperand(CurOp);
 485       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 486         VEX_B = 0x0;
 487       if (!VEX_B && MO.isReg() &&
 488           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 489           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 490         VEX_X = 0x0;
 491     }
 492     break;
 493   default: // MRMDestReg, MRM0r-MRM7r
 494     if (MI.getOperand(CurOp).isReg() &&
 495         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 496       VEX_B = 0;
 497
 498     if (HasVEX_4V)
 499       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 500
 501     CurOp++;
 502     for (; CurOp != NumOps; ++CurOp) {
 503       const MCOperand &MO = MI.getOperand(CurOp);
 504       if (MO.isReg() && !HasVEX_4V &&
 505           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 506         VEX_R = 0x0;
 507     }
 508     break;
 509     assert(0 && "Not implemented!");
 510   }
 511
 512   // VEX opcode prefix can have 2 or 3 bytes
 513   //
 514   //  3 bytes:
 515   //    +-----+ +--------------+ +-------------------+
 516   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 517   //    +-----+ +--------------+ +-------------------+
 518   //  2 bytes:
 519   //    +-----+ +-------------------+
 520   //    | C5h | | R | vvvv | L | pp |
 521   //    +-----+ +-------------------+
 522   //
 523   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 524
 525   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 526     EmitByte(0xC5, CurByte, OS);
 527     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 528     return;
 529   }
 530
 531   // 3 byte VEX prefix
 532   EmitByte(0xC4, CurByte, OS);
 533   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 534   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 535 }
 536
 537 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 538 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 539 /// size, and 3) use of X86-64 extended registers.
 540 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 541                                    const TargetInstrDesc &Desc) {
 542   unsigned REX = 0;
 543   if (TSFlags & X86II::REX_W)
 544     REX |= 1 << 3; // set REX.W
 545
 546   if (MI.getNumOperands() == 0) return REX;
 547
 548   unsigned NumOps = MI.getNumOperands();
 549   // FIXME: MCInst should explicitize the two-addrness.
 550   bool isTwoAddr = NumOps > 1 &&
 551                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 552
 553   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 554   unsigned i = isTwoAddr ? 1 : 0;
 555   for (; i != NumOps; ++i) {
 556     const MCOperand &MO = MI.getOperand(i);
 557     if (!MO.isReg()) continue;
 558     unsigned Reg = MO.getReg();
 559     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 560     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 561     // that returns non-zero.
 562     REX |= 0x40; // REX fixed encoding prefix
 563     break;
 564   }
 565
 566   switch (TSFlags & X86II::FormMask) {
 567   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 568   case X86II::MRMSrcReg:
 569     if (MI.getOperand(0).isReg() &&
 570         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 571       REX |= 1 << 2; // set REX.R
 572     i = isTwoAddr ? 2 : 1;
 573     for (; i != NumOps; ++i) {
 574       const MCOperand &MO = MI.getOperand(i);
 575       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 576         REX |= 1 << 0; // set REX.B
 577     }
 578     break;
 579   case X86II::MRMSrcMem: {
 580     if (MI.getOperand(0).isReg() &&
 581         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 582       REX |= 1 << 2; // set REX.R
 583     unsigned Bit = 0;
 584     i = isTwoAddr ? 2 : 1;
 585     for (; i != NumOps; ++i) {
 586       const MCOperand &MO = MI.getOperand(i);
 587       if (MO.isReg()) {
 588         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 589           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 590         Bit++;
 591       }
 592     }
 593     break;
 594   }
 595   case X86II::MRM0m: case X86II::MRM1m:
 596   case X86II::MRM2m: case X86II::MRM3m:
 597   case X86II::MRM4m: case X86II::MRM5m:
 598   case X86II::MRM6m: case X86II::MRM7m:
 599   case X86II::MRMDestMem: {
 600     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 601     i = isTwoAddr ? 1 : 0;
 602     if (NumOps > e && MI.getOperand(e).isReg() &&
 603         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 604       REX |= 1 << 2; // set REX.R
 605     unsigned Bit = 0;
 606     for (; i != e; ++i) {
 607       const MCOperand &MO = MI.getOperand(i);
 608       if (MO.isReg()) {
 609         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 610           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 611         Bit++;
 612       }
 613     }
 614     break;
 615   }
 616   default:
 617     if (MI.getOperand(0).isReg() &&
 618         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 619       REX |= 1 << 0; // set REX.B
 620     i = isTwoAddr ? 2 : 1;
 621     for (unsigned e = NumOps; i != e; ++i) {
 622       const MCOperand &MO = MI.getOperand(i);
 623       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 624         REX |= 1 << 2; // set REX.R
 625     }
 626     break;
 627   }
 628   return REX;
 629 }
 630
 631 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 632 ///
 633 /// MemOperand is the operand # of the start of a memory operand if present.  If
 634 /// Not present, it is -1.
 635 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 636                                         int MemOperand, const MCInst &MI,
 637                                         const TargetInstrDesc &Desc,
 638                                         raw_ostream &OS) const {
 639
 640   // Emit the lock opcode prefix as needed.
 641   if (TSFlags & X86II::LOCK)
 642     EmitByte(0xF0, CurByte, OS);
 643
 644   // Emit segment override opcode prefix as needed.
 645   switch (TSFlags & X86II::SegOvrMask) {
 646   default: assert(0 && "Invalid segment!");
 647   case 0:
 648     // No segment override, check for explicit one on memory operand.
 649     if (MemOperand != -1) {   // If the instruction has a memory operand.
 650       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 651       default: assert(0 && "Unknown segment register!");
 652       case 0: break;
 653       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 654       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 655       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 656       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 657       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 658       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 659       }
 660     }
 661     break;
 662   case X86II::FS:
 663     EmitByte(0x64, CurByte, OS);
 664     break;
 665   case X86II::GS:
 666     EmitByte(0x65, CurByte, OS);
 667     break;
 668   }
 669
 670   // Emit the repeat opcode prefix as needed.
 671   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 672     EmitByte(0xF3, CurByte, OS);
 673
 674   // Emit the operand size opcode prefix as needed.
 675   if (TSFlags & X86II::OpSize)
 676     EmitByte(0x66, CurByte, OS);
 677
 678   // Emit the address size opcode prefix as needed.
 679   if (TSFlags & X86II::AdSize)
 680     EmitByte(0x67, CurByte, OS);
 681
 682   bool Need0FPrefix = false;
 683   switch (TSFlags & X86II::Op0Mask) {
 684   default: assert(0 && "Invalid prefix!");
 685   case 0: break;  // No prefix!
 686   case X86II::REP: break; // already handled.
 687   case X86II::TB:  // Two-byte opcode prefix
 688   case X86II::T8:  // 0F 38
 689   case X86II::TA:  // 0F 3A
 690     Need0FPrefix = true;
 691     break;
 692   case X86II::TF: // F2 0F 38
 693     EmitByte(0xF2, CurByte, OS);
 694     Need0FPrefix = true;
 695     break;
 696   case X86II::XS:   // F3 0F
 697     EmitByte(0xF3, CurByte, OS);
 698     Need0FPrefix = true;
 699     break;
 700   case X86II::XD:   // F2 0F
 701     EmitByte(0xF2, CurByte, OS);
 702     Need0FPrefix = true;
 703     break;
 704   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 705   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 706   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 707   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 708   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 709   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 710   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 711   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 712   }
 713
 714   // Handle REX prefix.
 715   // FIXME: Can this come before F2 etc to simplify emission?
 716   if (Is64BitMode) {
 717     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 718       EmitByte(0x40 | REX, CurByte, OS);
 719   }
 720
 721   // 0x0F escape code must be emitted just before the opcode.
 722   if (Need0FPrefix)
 723     EmitByte(0x0F, CurByte, OS);
 724
 725   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 726   switch (TSFlags & X86II::Op0Mask) {
 727   case X86II::TF:    // F2 0F 38
 728   case X86II::T8:    // 0F 38
 729     EmitByte(0x38, CurByte, OS);
 730     break;
 731   case X86II::TA:    // 0F 3A
 732     EmitByte(0x3A, CurByte, OS);
 733     break;
 734   }
 735 }
 736
 737 void X86MCCodeEmitter::
 738 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 739                   SmallVectorImpl<MCFixup> &Fixups) const {
 740   unsigned Opcode = MI.getOpcode();
 741   const TargetInstrDesc &Desc = TII.get(Opcode);
 742   uint64_t TSFlags = Desc.TSFlags;
 743
 744   // Pseudo instructions don't get encoded.
 745   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 746     return;
 747
 748   // If this is a two-address instruction, skip one of the register operands.
 749   // FIXME: This should be handled during MCInst lowering.
 750   unsigned NumOps = Desc.getNumOperands();
 751   unsigned CurOp = 0;
 752   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 753     ++CurOp;
 754   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 755     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 756     --NumOps;
 757
 758   // Keep track of the current byte being emitted.
 759   unsigned CurByte = 0;
 760
 761   // Is this instruction encoded using the AVX VEX prefix?
 762   bool HasVEXPrefix = false;
 763
 764   // It uses the VEX.VVVV field?
 765   bool HasVEX_4V = false;
 766
 767   if ((TSFlags >> 32) & X86II::VEX)
 768     HasVEXPrefix = true;
 769   if ((TSFlags >> 32) & X86II::VEX_4V)
 770     HasVEX_4V = true;
 771
 772   // Determine where the memory operand starts, if present.
 773   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 774   if (MemoryOperand != -1) MemoryOperand += CurOp;
 775
 776   if (!HasVEXPrefix)
 777     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 778   else
 779     // FIXME: Segment overrides??
 780     EmitVEXOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 781
 782   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 783   unsigned SrcRegNum = 0;
 784   switch (TSFlags & X86II::FormMask) {
 785   case X86II::MRMInitReg:
 786     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 787   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 788     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 789   case X86II::Pseudo:
 790     assert(0 && "Pseudo instruction shouldn't be emitted");
 791   case X86II::RawFrm:
 792     EmitByte(BaseOpcode, CurByte, OS);
 793     break;
 794
 795   case X86II::AddRegFrm:
 796     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 797     break;
 798
 799   case X86II::MRMDestReg:
 800     EmitByte(BaseOpcode, CurByte, OS);
 801     EmitRegModRMByte(MI.getOperand(CurOp),
 802                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 803     CurOp += 2;
 804     break;
 805
 806   case X86II::MRMDestMem:
 807     EmitByte(BaseOpcode, CurByte, OS);
 808     EmitMemModRMByte(MI, CurOp,
 809                      GetX86RegNum(MI.getOperand(CurOp + X86::AddrNumOperands)),
 810                      TSFlags, CurByte, OS, Fixups);
 811     CurOp += X86::AddrNumOperands + 1;
 812     break;
 813
 814   case X86II::MRMSrcReg:
 815     EmitByte(BaseOpcode, CurByte, OS);
 816     SrcRegNum = CurOp + 1;
 817
 818     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 819       SrcRegNum++;
 820
 821     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 822                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 823     CurOp = SrcRegNum + 1;
 824     break;
 825
 826   case X86II::MRMSrcMem: {
 827     int AddrOperands = X86::AddrNumOperands;
 828     unsigned FirstMemOp = CurOp+1;
 829     if (HasVEX_4V) {
 830       ++AddrOperands;
 831       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 832     }
 833
 834     EmitByte(BaseOpcode, CurByte, OS);
 835
 836     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 837                      TSFlags, CurByte, OS, Fixups);
 838     CurOp += AddrOperands + 1;
 839     break;
 840   }
 841
 842   case X86II::MRM0r: case X86II::MRM1r:
 843   case X86II::MRM2r: case X86II::MRM3r:
 844   case X86II::MRM4r: case X86II::MRM5r:
 845   case X86II::MRM6r: case X86II::MRM7r:
 846     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 847       CurOp++;
 848     EmitByte(BaseOpcode, CurByte, OS);
 849     EmitRegModRMByte(MI.getOperand(CurOp++),
 850                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 851                      CurByte, OS);
 852     break;
 853   case X86II::MRM0m: case X86II::MRM1m:
 854   case X86II::MRM2m: case X86II::MRM3m:
 855   case X86II::MRM4m: case X86II::MRM5m:
 856   case X86II::MRM6m: case X86II::MRM7m:
 857     EmitByte(BaseOpcode, CurByte, OS);
 858     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 859                      TSFlags, CurByte, OS, Fixups);
 860     CurOp += X86::AddrNumOperands;
 861     break;
 862   case X86II::MRM_C1:
 863     EmitByte(BaseOpcode, CurByte, OS);
 864     EmitByte(0xC1, CurByte, OS);
 865     break;
 866   case X86II::MRM_C2:
 867     EmitByte(BaseOpcode, CurByte, OS);
 868     EmitByte(0xC2, CurByte, OS);
 869     break;
 870   case X86II::MRM_C3:
 871     EmitByte(BaseOpcode, CurByte, OS);
 872     EmitByte(0xC3, CurByte, OS);
 873     break;
 874   case X86II::MRM_C4:
 875     EmitByte(BaseOpcode, CurByte, OS);
 876     EmitByte(0xC4, CurByte, OS);
 877     break;
 878   case X86II::MRM_C8:
 879     EmitByte(BaseOpcode, CurByte, OS);
 880     EmitByte(0xC8, CurByte, OS);
 881     break;
 882   case X86II::MRM_C9:
 883     EmitByte(BaseOpcode, CurByte, OS);
 884     EmitByte(0xC9, CurByte, OS);
 885     break;
 886   case X86II::MRM_E8:
 887     EmitByte(BaseOpcode, CurByte, OS);
 888     EmitByte(0xE8, CurByte, OS);
 889     break;
 890   case X86II::MRM_F0:
 891     EmitByte(BaseOpcode, CurByte, OS);
 892     EmitByte(0xF0, CurByte, OS);
 893     break;
 894   case X86II::MRM_F8:
 895     EmitByte(BaseOpcode, CurByte, OS);
 896     EmitByte(0xF8, CurByte, OS);
 897     break;
 898   case X86II::MRM_F9:
 899     EmitByte(BaseOpcode, CurByte, OS);
 900     EmitByte(0xF9, CurByte, OS);
 901     break;
 902   }
 903
 904   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 905   // according to the right size for the instruction.
 906   if (CurOp != NumOps) {
 907     // The last source register of a 4 operand instruction in AVX is encoded
 908     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 909     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 910       const MCOperand &MO = MI.getOperand(CurOp++);
 911       bool IsExtReg =
 912         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 913       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 914       RegNum |= GetX86RegNum(MO) << 4;
 915       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 916                     Fixups);
 917     } else
 918       EmitImmediate(MI.getOperand(CurOp++),
 919                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 920                     CurByte, OS, Fixups);
 921   }
 922
 923
 924 #ifndef NDEBUG
 925   // FIXME: Verify.
 926   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 927     errs() << "Cannot encode all operands of: ";
 928     MI.dump();
 929     errs() << '\n';
 930     abort();
 931   }
 932 #endif
 933 }