lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 5;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  51     };
  52
  53     if (Kind < FirstTargetFixupKind)
  54       return MCCodeEmitter::getFixupKindInfo(Kind);
  55
  56     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  57            "Invalid kind!");
  58     return Infos[Kind - FirstTargetFixupKind];
  59   }
  60
  61   static unsigned GetX86RegNum(const MCOperand &MO) {
  62     return X86RegisterInfo::getX86RegNum(MO.getReg());
  63   }
  64
  65   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  66   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  67   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  68   // in 1's complement form, example:
  69   //
  70   //  ModRM field => XMM9 => 1
  71   //  VEX.VVVV    => XMM9 => ~9
  72   //
  73   // See table 4-35 of Intel AVX Programming Reference for details.
  74   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  75                                               unsigned OpNum) {
  76     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  77     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  78     if ((SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15) ||
  79         (SrcReg >= X86::YMM8 && SrcReg <= X86::YMM15))
  80       SrcRegNum += 8;
  81
  82     // The registers represented through VEX_VVVV should
  83     // be encoded in 1's complement form.
  84     return (~SrcRegNum) & 0xf;
  85   }
  86
  87   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  88     OS << (char)C;
  89     ++CurByte;
  90   }
  91
  92   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  93                     raw_ostream &OS) const {
  94     // Output the constant in little endian byte order.
  95     for (unsigned i = 0; i != Size; ++i) {
  96       EmitByte(Val & 255, CurByte, OS);
  97       Val >>= 8;
  98     }
  99   }
 100
 101   void EmitImmediate(const MCOperand &Disp,
 102                      unsigned ImmSize, MCFixupKind FixupKind,
 103                      unsigned &CurByte, raw_ostream &OS,
 104                      SmallVectorImpl<MCFixup> &Fixups,
 105                      int ImmOffset = 0) const;
 106
 107   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 108                                         unsigned RM) {
 109     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 110     return RM | (RegOpcode << 3) | (Mod << 6);
 111   }
 112
 113   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 114                         unsigned &CurByte, raw_ostream &OS) const {
 115     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 116   }
 117
 118   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 119                    unsigned &CurByte, raw_ostream &OS) const {
 120     // SIB byte is in the same format as the ModRMByte.
 121     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 122   }
 123
 124
 125   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 126                         unsigned RegOpcodeField,
 127                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 128                         SmallVectorImpl<MCFixup> &Fixups) const;
 129
 130   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 131                          SmallVectorImpl<MCFixup> &Fixups) const;
 132
 133   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 134                            const MCInst &MI, const TargetInstrDesc &Desc,
 135                            raw_ostream &OS) const;
 136
 137   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 138                                  int MemOperand, const MCInst &MI,
 139                                  raw_ostream &OS) const;
 140
 141   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 142                         const MCInst &MI, const TargetInstrDesc &Desc,
 143                         raw_ostream &OS) const;
 144 };
 145
 146 } // end anonymous namespace
 147
 148
 149 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 150                                                TargetMachine &TM,
 151                                                MCContext &Ctx) {
 152   return new X86MCCodeEmitter(TM, Ctx, false);
 153 }
 154
 155 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 156                                                TargetMachine &TM,
 157                                                MCContext &Ctx) {
 158   return new X86MCCodeEmitter(TM, Ctx, true);
 159 }
 160
 161 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 162 /// sign-extended field.
 163 static bool isDisp8(int Value) {
 164   return Value == (signed char)Value;
 165 }
 166
 167 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 168 /// in an instruction with the specified TSFlags.
 169 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 170   unsigned Size = X86II::getSizeOfImm(TSFlags);
 171   bool isPCRel = X86II::isImmPCRel(TSFlags);
 172
 173   switch (Size) {
 174   default: assert(0 && "Unknown immediate size");
 175   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 176   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 177   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 178   case 8: assert(!isPCRel); return FK_Data_8;
 179   }
 180 }
 181
 182 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 183 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 184 /// memory operand.  Op specifies the operand # of the memoperand.
 185 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 186   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 187   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 188
 189   if ((BaseReg.getReg() != 0 && X86::GR32RegClass.contains(BaseReg.getReg())) ||
 190       (IndexReg.getReg() != 0 && X86::GR32RegClass.contains(IndexReg.getReg())))
 191     return true;
 192   return false;
 193 }
 194
 195 void X86MCCodeEmitter::
 196 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 197               unsigned &CurByte, raw_ostream &OS,
 198               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 199   // If this is a simple integer displacement that doesn't require a relocation,
 200   // emit it now.
 201   if (DispOp.isImm()) {
 202     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 203     // a fixup if so.
 204     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 205     return;
 206   }
 207
 208   // If we have an immoffset, add it to the expression.
 209   const MCExpr *Expr = DispOp.getExpr();
 210
 211   // If the fixup is pc-relative, we need to bias the value to be relative to
 212   // the start of the field, not the end of the field.
 213   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 214       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 215       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 216     ImmOffset -= 4;
 217   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 218     ImmOffset -= 2;
 219   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 220     ImmOffset -= 1;
 221
 222   if (ImmOffset)
 223     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 224                                    Ctx);
 225
 226   // Emit a symbolic constant as a fixup and 4 zeros.
 227   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 228   EmitConstant(0, Size, CurByte, OS);
 229 }
 230
 231 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 232                                         unsigned RegOpcodeField,
 233                                         uint64_t TSFlags, unsigned &CurByte,
 234                                         raw_ostream &OS,
 235                                         SmallVectorImpl<MCFixup> &Fixups) const{
 236   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 237   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 238   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 239   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 240   unsigned BaseReg = Base.getReg();
 241
 242   // Handle %rip relative addressing.
 243   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 244     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 245     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 246     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 247
 248     unsigned FixupKind = X86::reloc_riprel_4byte;
 249
 250     // movq loads are handled with a special relocation form which allows the
 251     // linker to eliminate some loads for GOT references which end up in the
 252     // same linkage unit.
 253     if (MI.getOpcode() == X86::MOV64rm ||
 254         MI.getOpcode() == X86::MOV64rm_TC)
 255       FixupKind = X86::reloc_riprel_4byte_movq_load;
 256
 257     // rip-relative addressing is actually relative to the *next* instruction.
 258     // Since an immediate can follow the mod/rm byte for an instruction, this
 259     // means that we need to bias the immediate field of the instruction with
 260     // the size of the immediate field.  If we have this case, add it into the
 261     // expression to emit.
 262     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 263
 264     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 265                   CurByte, OS, Fixups, -ImmSize);
 266     return;
 267   }
 268
 269   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 270
 271   // Determine whether a SIB byte is needed.
 272   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 273   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 274   // 2-7) and absolute references.
 275
 276   if (// The SIB byte must be used if there is an index register.
 277       IndexReg.getReg() == 0 &&
 278       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 279       // encode to an R/M value of 4, which indicates that a SIB byte is
 280       // present.
 281       BaseRegNo != N86::ESP &&
 282       // If there is no base register and we're in 64-bit mode, we need a SIB
 283       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 284       (!Is64BitMode || BaseReg != 0)) {
 285
 286     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 287       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 288       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 289       return;
 290     }
 291
 292     // If the base is not EBP/ESP and there is no displacement, use simple
 293     // indirect register encoding, this handles addresses like [EAX].  The
 294     // encoding for [EBP] with no displacement means [disp32] so we handle it
 295     // by emitting a displacement of 0 below.
 296     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 297       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 298       return;
 299     }
 300
 301     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 302     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 303       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 304       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 305       return;
 306     }
 307
 308     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 309     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 310     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 311     return;
 312   }
 313
 314   // We need a SIB byte, so start by outputting the ModR/M byte first
 315   assert(IndexReg.getReg() != X86::ESP &&
 316          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 317
 318   bool ForceDisp32 = false;
 319   bool ForceDisp8  = false;
 320   if (BaseReg == 0) {
 321     // If there is no base register, we emit the special case SIB byte with
 322     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 323     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 324     ForceDisp32 = true;
 325   } else if (!Disp.isImm()) {
 326     // Emit the normal disp32 encoding.
 327     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 328     ForceDisp32 = true;
 329   } else if (Disp.getImm() == 0 &&
 330              // Base reg can't be anything that ends up with '5' as the base
 331              // reg, it is the magic [*] nomenclature that indicates no base.
 332              BaseRegNo != N86::EBP) {
 333     // Emit no displacement ModR/M byte
 334     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 335   } else if (isDisp8(Disp.getImm())) {
 336     // Emit the disp8 encoding.
 337     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 338     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 339   } else {
 340     // Emit the normal disp32 encoding.
 341     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 342   }
 343
 344   // Calculate what the SS field value should be...
 345   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 346   unsigned SS = SSTable[Scale.getImm()];
 347
 348   if (BaseReg == 0) {
 349     // Handle the SIB byte for the case where there is no base, see Intel
 350     // Manual 2A, table 2-7. The displacement has already been output.
 351     unsigned IndexRegNo;
 352     if (IndexReg.getReg())
 353       IndexRegNo = GetX86RegNum(IndexReg);
 354     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 355       IndexRegNo = 4;
 356     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 357   } else {
 358     unsigned IndexRegNo;
 359     if (IndexReg.getReg())
 360       IndexRegNo = GetX86RegNum(IndexReg);
 361     else
 362       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 363     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 364   }
 365
 366   // Do we need to output a displacement?
 367   if (ForceDisp8)
 368     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 369   else if (ForceDisp32 || Disp.getImm() != 0)
 370     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 371 }
 372
 373 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 374 /// called VEX.
 375 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 376                                            int MemOperand, const MCInst &MI,
 377                                            const TargetInstrDesc &Desc,
 378                                            raw_ostream &OS) const {
 379   bool HasVEX_4V = false;
 380   if ((TSFlags >> 32) & X86II::VEX_4V)
 381     HasVEX_4V = true;
 382
 383   // VEX_R: opcode externsion equivalent to REX.R in
 384   // 1's complement (inverted) form
 385   //
 386   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 387   //  0: Same as REX_R=1 (64 bit mode only)
 388   //
 389   unsigned char VEX_R = 0x1;
 390
 391   // VEX_X: equivalent to REX.X, only used when a
 392   // register is used for index in SIB Byte.
 393   //
 394   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 395   //  0: Same as REX.X=1 (64-bit mode only)
 396   unsigned char VEX_X = 0x1;
 397
 398   // VEX_B:
 399   //
 400   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 401   //  0: Same as REX_B=1 (64 bit mode only)
 402   //
 403   unsigned char VEX_B = 0x1;
 404
 405   // VEX_W: opcode specific (use like REX.W, or used for
 406   // opcode extension, or ignored, depending on the opcode byte)
 407   unsigned char VEX_W = 0;
 408
 409   // VEX_5M (VEX m-mmmmm field):
 410   //
 411   //  0b00000: Reserved for future use
 412   //  0b00001: implied 0F leading opcode
 413   //  0b00010: implied 0F 38 leading opcode bytes
 414   //  0b00011: implied 0F 3A leading opcode bytes
 415   //  0b00100-0b11111: Reserved for future use
 416   //
 417   unsigned char VEX_5M = 0x1;
 418
 419   // VEX_4V (VEX vvvv field): a register specifier
 420   // (in 1's complement form) or 1111 if unused.
 421   unsigned char VEX_4V = 0xf;
 422
 423   // VEX_L (Vector Length):
 424   //
 425   //  0: scalar or 128-bit vector
 426   //  1: 256-bit vector
 427   //
 428   unsigned char VEX_L = 0;
 429
 430   // VEX_PP: opcode extension providing equivalent
 431   // functionality of a SIMD prefix
 432   //
 433   //  0b00: None
 434   //  0b01: 66
 435   //  0b10: F3
 436   //  0b11: F2
 437   //
 438   unsigned char VEX_PP = 0;
 439
 440   // Encode the operand size opcode prefix as needed.
 441   if (TSFlags & X86II::OpSize)
 442     VEX_PP = 0x01;
 443
 444   if ((TSFlags >> 32) & X86II::VEX_W)
 445     VEX_W = 1;
 446
 447   if ((TSFlags >> 32) & X86II::VEX_L)
 448     VEX_L = 1;
 449
 450   switch (TSFlags & X86II::Op0Mask) {
 451   default: assert(0 && "Invalid prefix!");
 452   case X86II::T8:  // 0F 38
 453     VEX_5M = 0x2;
 454     break;
 455   case X86II::TA:  // 0F 3A
 456     VEX_5M = 0x3;
 457     break;
 458   case X86II::TF:  // F2 0F 38
 459     VEX_PP = 0x3;
 460     VEX_5M = 0x2;
 461     break;
 462   case X86II::XS:  // F3 0F
 463     VEX_PP = 0x2;
 464     break;
 465   case X86II::XD:  // F2 0F
 466     VEX_PP = 0x3;
 467     break;
 468   case X86II::TB:  // Bypass: Not used by VEX
 469   case 0:
 470     break;  // No prefix!
 471   }
 472
 473   // Set the vector length to 256-bit if YMM0-YMM15 is used
 474   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 475     if (!MI.getOperand(i).isReg())
 476       continue;
 477     unsigned SrcReg = MI.getOperand(i).getReg();
 478     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 479       VEX_L = 1;
 480   }
 481
 482   unsigned NumOps = MI.getNumOperands();
 483   unsigned CurOp = 0;
 484   bool IsDestMem = false;
 485
 486   switch (TSFlags & X86II::FormMask) {
 487   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 488   case X86II::MRMDestMem:
 489     IsDestMem = true;
 490     // The important info for the VEX prefix is never beyond the address
 491     // registers. Don't check beyond that.
 492     NumOps = CurOp = X86::AddrNumOperands;
 493   case X86II::MRM0m: case X86II::MRM1m:
 494   case X86II::MRM2m: case X86II::MRM3m:
 495   case X86II::MRM4m: case X86II::MRM5m:
 496   case X86II::MRM6m: case X86II::MRM7m:
 497   case X86II::MRMSrcMem:
 498   case X86II::MRMSrcReg:
 499     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 500         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 501       VEX_R = 0x0;
 502     CurOp++;
 503
 504     if (HasVEX_4V) {
 505       VEX_4V = getVEXRegisterEncoding(MI, IsDestMem ? CurOp-1 : CurOp);
 506       CurOp++;
 507     }
 508
 509     // To only check operands before the memory address ones, start
 510     // the search from the begining
 511     if (IsDestMem)
 512       CurOp = 0;
 513
 514     // If the last register should be encoded in the immediate field
 515     // do not use any bit from VEX prefix to this register, ignore it
 516     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 517       NumOps--;
 518
 519     for (; CurOp != NumOps; ++CurOp) {
 520       const MCOperand &MO = MI.getOperand(CurOp);
 521       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 522         VEX_B = 0x0;
 523       if (!VEX_B && MO.isReg() &&
 524           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 525           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 526         VEX_X = 0x0;
 527     }
 528     break;
 529   default: // MRMDestReg, MRM0r-MRM7r, RawFrm
 530     if (!MI.getNumOperands())
 531       break;
 532
 533     if (MI.getOperand(CurOp).isReg() &&
 534         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 535       VEX_B = 0;
 536
 537     if (HasVEX_4V)
 538       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 539
 540     CurOp++;
 541     for (; CurOp != NumOps; ++CurOp) {
 542       const MCOperand &MO = MI.getOperand(CurOp);
 543       if (MO.isReg() && !HasVEX_4V &&
 544           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 545         VEX_R = 0x0;
 546     }
 547     break;
 548   }
 549
 550   // Emit segment override opcode prefix as needed.
 551   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 552
 553   // VEX opcode prefix can have 2 or 3 bytes
 554   //
 555   //  3 bytes:
 556   //    +-----+ +--------------+ +-------------------+
 557   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 558   //    +-----+ +--------------+ +-------------------+
 559   //  2 bytes:
 560   //    +-----+ +-------------------+
 561   //    | C5h | | R | vvvv | L | pp |
 562   //    +-----+ +-------------------+
 563   //
 564   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 565
 566   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 567     EmitByte(0xC5, CurByte, OS);
 568     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 569     return;
 570   }
 571
 572   // 3 byte VEX prefix
 573   EmitByte(0xC4, CurByte, OS);
 574   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 575   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 576 }
 577
 578 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 579 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 580 /// size, and 3) use of X86-64 extended registers.
 581 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 582                                    const TargetInstrDesc &Desc) {
 583   unsigned REX = 0;
 584   if (TSFlags & X86II::REX_W)
 585     REX |= 1 << 3; // set REX.W
 586
 587   if (MI.getNumOperands() == 0) return REX;
 588
 589   unsigned NumOps = MI.getNumOperands();
 590   // FIXME: MCInst should explicitize the two-addrness.
 591   bool isTwoAddr = NumOps > 1 &&
 592                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 593
 594   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 595   unsigned i = isTwoAddr ? 1 : 0;
 596   for (; i != NumOps; ++i) {
 597     const MCOperand &MO = MI.getOperand(i);
 598     if (!MO.isReg()) continue;
 599     unsigned Reg = MO.getReg();
 600     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 601     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 602     // that returns non-zero.
 603     REX |= 0x40; // REX fixed encoding prefix
 604     break;
 605   }
 606
 607   switch (TSFlags & X86II::FormMask) {
 608   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 609   case X86II::MRMSrcReg:
 610     if (MI.getOperand(0).isReg() &&
 611         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 612       REX |= 1 << 2; // set REX.R
 613     i = isTwoAddr ? 2 : 1;
 614     for (; i != NumOps; ++i) {
 615       const MCOperand &MO = MI.getOperand(i);
 616       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 617         REX |= 1 << 0; // set REX.B
 618     }
 619     break;
 620   case X86II::MRMSrcMem: {
 621     if (MI.getOperand(0).isReg() &&
 622         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 623       REX |= 1 << 2; // set REX.R
 624     unsigned Bit = 0;
 625     i = isTwoAddr ? 2 : 1;
 626     for (; i != NumOps; ++i) {
 627       const MCOperand &MO = MI.getOperand(i);
 628       if (MO.isReg()) {
 629         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 630           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 631         Bit++;
 632       }
 633     }
 634     break;
 635   }
 636   case X86II::MRM0m: case X86II::MRM1m:
 637   case X86II::MRM2m: case X86II::MRM3m:
 638   case X86II::MRM4m: case X86II::MRM5m:
 639   case X86II::MRM6m: case X86II::MRM7m:
 640   case X86II::MRMDestMem: {
 641     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 642     i = isTwoAddr ? 1 : 0;
 643     if (NumOps > e && MI.getOperand(e).isReg() &&
 644         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 645       REX |= 1 << 2; // set REX.R
 646     unsigned Bit = 0;
 647     for (; i != e; ++i) {
 648       const MCOperand &MO = MI.getOperand(i);
 649       if (MO.isReg()) {
 650         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 651           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 652         Bit++;
 653       }
 654     }
 655     break;
 656   }
 657   default:
 658     if (MI.getOperand(0).isReg() &&
 659         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 660       REX |= 1 << 0; // set REX.B
 661     i = isTwoAddr ? 2 : 1;
 662     for (unsigned e = NumOps; i != e; ++i) {
 663       const MCOperand &MO = MI.getOperand(i);
 664       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 665         REX |= 1 << 2; // set REX.R
 666     }
 667     break;
 668   }
 669   return REX;
 670 }
 671
 672 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 673 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 674                                         unsigned &CurByte, int MemOperand,
 675                                         const MCInst &MI,
 676                                         raw_ostream &OS) const {
 677   switch (TSFlags & X86II::SegOvrMask) {
 678   default: assert(0 && "Invalid segment!");
 679   case 0:
 680     // No segment override, check for explicit one on memory operand.
 681     if (MemOperand != -1) {   // If the instruction has a memory operand.
 682       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 683       default: assert(0 && "Unknown segment register!");
 684       case 0: break;
 685       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 686       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 687       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 688       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 689       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 690       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 691       }
 692     }
 693     break;
 694   case X86II::FS:
 695     EmitByte(0x64, CurByte, OS);
 696     break;
 697   case X86II::GS:
 698     EmitByte(0x65, CurByte, OS);
 699     break;
 700   }
 701 }
 702
 703 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 704 ///
 705 /// MemOperand is the operand # of the start of a memory operand if present.  If
 706 /// Not present, it is -1.
 707 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 708                                         int MemOperand, const MCInst &MI,
 709                                         const TargetInstrDesc &Desc,
 710                                         raw_ostream &OS) const {
 711
 712   // Emit the lock opcode prefix as needed.
 713   if (TSFlags & X86II::LOCK)
 714     EmitByte(0xF0, CurByte, OS);
 715
 716   // Emit segment override opcode prefix as needed.
 717   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 718
 719   // Emit the repeat opcode prefix as needed.
 720   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 721     EmitByte(0xF3, CurByte, OS);
 722
 723   // Emit the address size opcode prefix as needed.
 724   if ((TSFlags & X86II::AdSize) ||
 725       (MemOperand != -1 && Is64BitMode && Is32BitMemOperand(MI, MemOperand)))
 726     EmitByte(0x67, CurByte, OS);
 727
 728   // Emit the operand size opcode prefix as needed.
 729   if (TSFlags & X86II::OpSize)
 730     EmitByte(0x66, CurByte, OS);
 731
 732   bool Need0FPrefix = false;
 733   switch (TSFlags & X86II::Op0Mask) {
 734   default: assert(0 && "Invalid prefix!");
 735   case 0: break;  // No prefix!
 736   case X86II::REP: break; // already handled.
 737   case X86II::TB:  // Two-byte opcode prefix
 738   case X86II::T8:  // 0F 38
 739   case X86II::TA:  // 0F 3A
 740     Need0FPrefix = true;
 741     break;
 742   case X86II::TF: // F2 0F 38
 743     EmitByte(0xF2, CurByte, OS);
 744     Need0FPrefix = true;
 745     break;
 746   case X86II::XS:   // F3 0F
 747     EmitByte(0xF3, CurByte, OS);
 748     Need0FPrefix = true;
 749     break;
 750   case X86II::XD:   // F2 0F
 751     EmitByte(0xF2, CurByte, OS);
 752     Need0FPrefix = true;
 753     break;
 754   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 755   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 756   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 757   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 758   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 759   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 760   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 761   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 762   }
 763
 764   // Handle REX prefix.
 765   // FIXME: Can this come before F2 etc to simplify emission?
 766   if (Is64BitMode) {
 767     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 768       EmitByte(0x40 | REX, CurByte, OS);
 769   }
 770
 771   // 0x0F escape code must be emitted just before the opcode.
 772   if (Need0FPrefix)
 773     EmitByte(0x0F, CurByte, OS);
 774
 775   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 776   switch (TSFlags & X86II::Op0Mask) {
 777   case X86II::TF:    // F2 0F 38
 778   case X86II::T8:    // 0F 38
 779     EmitByte(0x38, CurByte, OS);
 780     break;
 781   case X86II::TA:    // 0F 3A
 782     EmitByte(0x3A, CurByte, OS);
 783     break;
 784   }
 785 }
 786
 787 void X86MCCodeEmitter::
 788 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 789                   SmallVectorImpl<MCFixup> &Fixups) const {
 790   unsigned Opcode = MI.getOpcode();
 791   const TargetInstrDesc &Desc = TII.get(Opcode);
 792   uint64_t TSFlags = Desc.TSFlags;
 793
 794   // Pseudo instructions don't get encoded.
 795   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 796     return;
 797
 798   // If this is a two-address instruction, skip one of the register operands.
 799   // FIXME: This should be handled during MCInst lowering.
 800   unsigned NumOps = Desc.getNumOperands();
 801   unsigned CurOp = 0;
 802   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 803     ++CurOp;
 804   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 805     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 806     --NumOps;
 807
 808   // Keep track of the current byte being emitted.
 809   unsigned CurByte = 0;
 810
 811   // Is this instruction encoded using the AVX VEX prefix?
 812   bool HasVEXPrefix = false;
 813
 814   // It uses the VEX.VVVV field?
 815   bool HasVEX_4V = false;
 816
 817   if ((TSFlags >> 32) & X86II::VEX)
 818     HasVEXPrefix = true;
 819   if ((TSFlags >> 32) & X86II::VEX_4V)
 820     HasVEX_4V = true;
 821
 822   // Determine where the memory operand starts, if present.
 823   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 824   if (MemoryOperand != -1) MemoryOperand += CurOp;
 825
 826   if (!HasVEXPrefix)
 827     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 828   else
 829     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 830
 831   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 832   unsigned SrcRegNum = 0;
 833   switch (TSFlags & X86II::FormMask) {
 834   case X86II::MRMInitReg:
 835     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 836   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 837     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 838   case X86II::Pseudo:
 839     assert(0 && "Pseudo instruction shouldn't be emitted");
 840   case X86II::RawFrm:
 841     EmitByte(BaseOpcode, CurByte, OS);
 842     break;
 843
 844   case X86II::RawFrmImm8:
 845     EmitByte(BaseOpcode, CurByte, OS);
 846     EmitImmediate(MI.getOperand(CurOp++),
 847                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 848                   CurByte, OS, Fixups);
 849     EmitImmediate(MI.getOperand(CurOp++), 1, FK_Data_1, CurByte, OS, Fixups);
 850     break;
 851   case X86II::RawFrmImm16:
 852     EmitByte(BaseOpcode, CurByte, OS);
 853     EmitImmediate(MI.getOperand(CurOp++),
 854                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 855                   CurByte, OS, Fixups);
 856     EmitImmediate(MI.getOperand(CurOp++), 2, FK_Data_2, CurByte, OS, Fixups);
 857     break;
 858
 859   case X86II::AddRegFrm:
 860     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 861     break;
 862
 863   case X86II::MRMDestReg:
 864     EmitByte(BaseOpcode, CurByte, OS);
 865     EmitRegModRMByte(MI.getOperand(CurOp),
 866                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 867     CurOp += 2;
 868     break;
 869
 870   case X86II::MRMDestMem:
 871     EmitByte(BaseOpcode, CurByte, OS);
 872     SrcRegNum = CurOp + X86::AddrNumOperands;
 873
 874     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 875       SrcRegNum++;
 876
 877     EmitMemModRMByte(MI, CurOp,
 878                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 879                      TSFlags, CurByte, OS, Fixups);
 880     CurOp = SrcRegNum + 1;
 881     break;
 882
 883   case X86II::MRMSrcReg:
 884     EmitByte(BaseOpcode, CurByte, OS);
 885     SrcRegNum = CurOp + 1;
 886
 887     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 888       SrcRegNum++;
 889
 890     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 891                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 892     CurOp = SrcRegNum + 1;
 893     break;
 894
 895   case X86II::MRMSrcMem: {
 896     int AddrOperands = X86::AddrNumOperands;
 897     unsigned FirstMemOp = CurOp+1;
 898     if (HasVEX_4V) {
 899       ++AddrOperands;
 900       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 901     }
 902
 903     EmitByte(BaseOpcode, CurByte, OS);
 904
 905     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 906                      TSFlags, CurByte, OS, Fixups);
 907     CurOp += AddrOperands + 1;
 908     break;
 909   }
 910
 911   case X86II::MRM0r: case X86II::MRM1r:
 912   case X86II::MRM2r: case X86II::MRM3r:
 913   case X86II::MRM4r: case X86II::MRM5r:
 914   case X86II::MRM6r: case X86II::MRM7r:
 915     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 916       CurOp++;
 917     EmitByte(BaseOpcode, CurByte, OS);
 918     EmitRegModRMByte(MI.getOperand(CurOp++),
 919                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 920                      CurByte, OS);
 921     break;
 922   case X86II::MRM0m: case X86II::MRM1m:
 923   case X86II::MRM2m: case X86II::MRM3m:
 924   case X86II::MRM4m: case X86II::MRM5m:
 925   case X86II::MRM6m: case X86II::MRM7m:
 926     EmitByte(BaseOpcode, CurByte, OS);
 927     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 928                      TSFlags, CurByte, OS, Fixups);
 929     CurOp += X86::AddrNumOperands;
 930     break;
 931   case X86II::MRM_C1:
 932     EmitByte(BaseOpcode, CurByte, OS);
 933     EmitByte(0xC1, CurByte, OS);
 934     break;
 935   case X86II::MRM_C2:
 936     EmitByte(BaseOpcode, CurByte, OS);
 937     EmitByte(0xC2, CurByte, OS);
 938     break;
 939   case X86II::MRM_C3:
 940     EmitByte(BaseOpcode, CurByte, OS);
 941     EmitByte(0xC3, CurByte, OS);
 942     break;
 943   case X86II::MRM_C4:
 944     EmitByte(BaseOpcode, CurByte, OS);
 945     EmitByte(0xC4, CurByte, OS);
 946     break;
 947   case X86II::MRM_C8:
 948     EmitByte(BaseOpcode, CurByte, OS);
 949     EmitByte(0xC8, CurByte, OS);
 950     break;
 951   case X86II::MRM_C9:
 952     EmitByte(BaseOpcode, CurByte, OS);
 953     EmitByte(0xC9, CurByte, OS);
 954     break;
 955   case X86II::MRM_E8:
 956     EmitByte(BaseOpcode, CurByte, OS);
 957     EmitByte(0xE8, CurByte, OS);
 958     break;
 959   case X86II::MRM_F0:
 960     EmitByte(BaseOpcode, CurByte, OS);
 961     EmitByte(0xF0, CurByte, OS);
 962     break;
 963   case X86II::MRM_F8:
 964     EmitByte(BaseOpcode, CurByte, OS);
 965     EmitByte(0xF8, CurByte, OS);
 966     break;
 967   case X86II::MRM_F9:
 968     EmitByte(BaseOpcode, CurByte, OS);
 969     EmitByte(0xF9, CurByte, OS);
 970     break;
 971   }
 972
 973   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 974   // according to the right size for the instruction.
 975   if (CurOp != NumOps) {
 976     // The last source register of a 4 operand instruction in AVX is encoded
 977     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 978     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 979       const MCOperand &MO = MI.getOperand(CurOp++);
 980       bool IsExtReg =
 981         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 982       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 983       RegNum |= GetX86RegNum(MO) << 4;
 984       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 985                     Fixups);
 986     } else
 987       EmitImmediate(MI.getOperand(CurOp++),
 988                     X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 989                     CurByte, OS, Fixups);
 990   }
 991
 992
 993 #ifndef NDEBUG
 994   // FIXME: Verify.
 995   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 996     errs() << "Cannot encode all operands of: ";
 997     MI.dump();
 998     errs() << '\n';
 999     abort();
1000   }
1001 #endif
1002 }