lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 6;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  51       { "reloc_signed_4byte", 0, 4 * 8, 0}
  52     };
  53
  54     if (Kind < FirstTargetFixupKind)
  55       return MCCodeEmitter::getFixupKindInfo(Kind);
  56
  57     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  58            "Invalid kind!");
  59     return Infos[Kind - FirstTargetFixupKind];
  60   }
  61
  62   static unsigned GetX86RegNum(const MCOperand &MO) {
  63     return X86RegisterInfo::getX86RegNum(MO.getReg());
  64   }
  65
  66   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  67   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  68   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  69   // in 1's complement form, example:
  70   //
  71   //  ModRM field => XMM9 => 1
  72   //  VEX.VVVV    => XMM9 => ~9
  73   //
  74   // See table 4-35 of Intel AVX Programming Reference for details.
  75   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  76                                               unsigned OpNum) {
  77     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  78     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  79     if ((SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15) ||
  80         (SrcReg >= X86::YMM8 && SrcReg <= X86::YMM15))
  81       SrcRegNum += 8;
  82
  83     // The registers represented through VEX_VVVV should
  84     // be encoded in 1's complement form.
  85     return (~SrcRegNum) & 0xf;
  86   }
  87
  88   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  89     OS << (char)C;
  90     ++CurByte;
  91   }
  92
  93   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  94                     raw_ostream &OS) const {
  95     // Output the constant in little endian byte order.
  96     for (unsigned i = 0; i != Size; ++i) {
  97       EmitByte(Val & 255, CurByte, OS);
  98       Val >>= 8;
  99     }
 100   }
 101
 102   void EmitImmediate(const MCOperand &Disp,
 103                      unsigned ImmSize, MCFixupKind FixupKind,
 104                      unsigned &CurByte, raw_ostream &OS,
 105                      SmallVectorImpl<MCFixup> &Fixups,
 106                      int ImmOffset = 0) const;
 107
 108   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 109                                         unsigned RM) {
 110     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 111     return RM | (RegOpcode << 3) | (Mod << 6);
 112   }
 113
 114   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 115                         unsigned &CurByte, raw_ostream &OS) const {
 116     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 117   }
 118
 119   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 120                    unsigned &CurByte, raw_ostream &OS) const {
 121     // SIB byte is in the same format as the ModRMByte.
 122     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 123   }
 124
 125
 126   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 127                         unsigned RegOpcodeField,
 128                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 129                         SmallVectorImpl<MCFixup> &Fixups) const;
 130
 131   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 132                          SmallVectorImpl<MCFixup> &Fixups) const;
 133
 134   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 135                            const MCInst &MI, const TargetInstrDesc &Desc,
 136                            raw_ostream &OS) const;
 137
 138   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 139                                  int MemOperand, const MCInst &MI,
 140                                  raw_ostream &OS) const;
 141
 142   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 143                         const MCInst &MI, const TargetInstrDesc &Desc,
 144                         raw_ostream &OS) const;
 145 };
 146
 147 } // end anonymous namespace
 148
 149
 150 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 151                                                TargetMachine &TM,
 152                                                MCContext &Ctx) {
 153   return new X86MCCodeEmitter(TM, Ctx, false);
 154 }
 155
 156 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 157                                                TargetMachine &TM,
 158                                                MCContext &Ctx) {
 159   return new X86MCCodeEmitter(TM, Ctx, true);
 160 }
 161
 162 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 163 /// sign-extended field.
 164 static bool isDisp8(int Value) {
 165   return Value == (signed char)Value;
 166 }
 167
 168 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 169 /// in an instruction with the specified TSFlags.
 170 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 171   unsigned Size = X86II::getSizeOfImm(TSFlags);
 172   bool isPCRel = X86II::isImmPCRel(TSFlags);
 173
 174   switch (Size) {
 175   default: assert(0 && "Unknown immediate size");
 176   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 177   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 178   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 179   case 8: assert(!isPCRel); return FK_Data_8;
 180   }
 181 }
 182
 183 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 184 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 185 /// memory operand.  Op specifies the operand # of the memoperand.
 186 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 187   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 188   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 189
 190   if ((BaseReg.getReg() != 0 && X86::GR32RegClass.contains(BaseReg.getReg())) ||
 191       (IndexReg.getReg() != 0 && X86::GR32RegClass.contains(IndexReg.getReg())))
 192     return true;
 193   return false;
 194 }
 195
 196 void X86MCCodeEmitter::
 197 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 198               unsigned &CurByte, raw_ostream &OS,
 199               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 200   // If this is a simple integer displacement that doesn't require a relocation,
 201   // emit it now.
 202   if (DispOp.isImm()) {
 203     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 204     // a fixup if so.
 205     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 206     return;
 207   }
 208
 209   // If we have an immoffset, add it to the expression.
 210   const MCExpr *Expr = DispOp.getExpr();
 211
 212   // If the fixup is pc-relative, we need to bias the value to be relative to
 213   // the start of the field, not the end of the field.
 214   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 215       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 216       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 217     ImmOffset -= 4;
 218   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 219     ImmOffset -= 2;
 220   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 221     ImmOffset -= 1;
 222
 223   if (ImmOffset)
 224     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 225                                    Ctx);
 226
 227   // Emit a symbolic constant as a fixup and 4 zeros.
 228   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 229   EmitConstant(0, Size, CurByte, OS);
 230 }
 231
 232 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 233                                         unsigned RegOpcodeField,
 234                                         uint64_t TSFlags, unsigned &CurByte,
 235                                         raw_ostream &OS,
 236                                         SmallVectorImpl<MCFixup> &Fixups) const{
 237   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 238   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 239   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 240   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 241   unsigned BaseReg = Base.getReg();
 242
 243   // Handle %rip relative addressing.
 244   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 245     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 246     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 247     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 248
 249     unsigned FixupKind = X86::reloc_riprel_4byte;
 250
 251     // movq loads are handled with a special relocation form which allows the
 252     // linker to eliminate some loads for GOT references which end up in the
 253     // same linkage unit.
 254     if (MI.getOpcode() == X86::MOV64rm ||
 255         MI.getOpcode() == X86::MOV64rm_TC)
 256       FixupKind = X86::reloc_riprel_4byte_movq_load;
 257
 258     // rip-relative addressing is actually relative to the *next* instruction.
 259     // Since an immediate can follow the mod/rm byte for an instruction, this
 260     // means that we need to bias the immediate field of the instruction with
 261     // the size of the immediate field.  If we have this case, add it into the
 262     // expression to emit.
 263     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 264
 265     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 266                   CurByte, OS, Fixups, -ImmSize);
 267     return;
 268   }
 269
 270   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 271
 272   // Determine whether a SIB byte is needed.
 273   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 274   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 275   // 2-7) and absolute references.
 276
 277   if (// The SIB byte must be used if there is an index register.
 278       IndexReg.getReg() == 0 &&
 279       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 280       // encode to an R/M value of 4, which indicates that a SIB byte is
 281       // present.
 282       BaseRegNo != N86::ESP &&
 283       // If there is no base register and we're in 64-bit mode, we need a SIB
 284       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 285       (!Is64BitMode || BaseReg != 0)) {
 286
 287     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 288       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 289       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 290       return;
 291     }
 292
 293     // If the base is not EBP/ESP and there is no displacement, use simple
 294     // indirect register encoding, this handles addresses like [EAX].  The
 295     // encoding for [EBP] with no displacement means [disp32] so we handle it
 296     // by emitting a displacement of 0 below.
 297     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 298       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 299       return;
 300     }
 301
 302     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 303     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 304       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 305       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 306       return;
 307     }
 308
 309     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 310     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 311     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 312                   Fixups);
 313     return;
 314   }
 315
 316   // We need a SIB byte, so start by outputting the ModR/M byte first
 317   assert(IndexReg.getReg() != X86::ESP &&
 318          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 319
 320   bool ForceDisp32 = false;
 321   bool ForceDisp8  = false;
 322   if (BaseReg == 0) {
 323     // If there is no base register, we emit the special case SIB byte with
 324     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 325     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 326     ForceDisp32 = true;
 327   } else if (!Disp.isImm()) {
 328     // Emit the normal disp32 encoding.
 329     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 330     ForceDisp32 = true;
 331   } else if (Disp.getImm() == 0 &&
 332              // Base reg can't be anything that ends up with '5' as the base
 333              // reg, it is the magic [*] nomenclature that indicates no base.
 334              BaseRegNo != N86::EBP) {
 335     // Emit no displacement ModR/M byte
 336     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 337   } else if (isDisp8(Disp.getImm())) {
 338     // Emit the disp8 encoding.
 339     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 340     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 341   } else {
 342     // Emit the normal disp32 encoding.
 343     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 344   }
 345
 346   // Calculate what the SS field value should be...
 347   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 348   unsigned SS = SSTable[Scale.getImm()];
 349
 350   if (BaseReg == 0) {
 351     // Handle the SIB byte for the case where there is no base, see Intel
 352     // Manual 2A, table 2-7. The displacement has already been output.
 353     unsigned IndexRegNo;
 354     if (IndexReg.getReg())
 355       IndexRegNo = GetX86RegNum(IndexReg);
 356     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 357       IndexRegNo = 4;
 358     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 359   } else {
 360     unsigned IndexRegNo;
 361     if (IndexReg.getReg())
 362       IndexRegNo = GetX86RegNum(IndexReg);
 363     else
 364       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 365     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 366   }
 367
 368   // Do we need to output a displacement?
 369   if (ForceDisp8)
 370     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 371   else if (ForceDisp32 || Disp.getImm() != 0)
 372     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 373                   Fixups);
 374 }
 375
 376 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 377 /// called VEX.
 378 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 379                                            int MemOperand, const MCInst &MI,
 380                                            const TargetInstrDesc &Desc,
 381                                            raw_ostream &OS) const {
 382   bool HasVEX_4V = false;
 383   if ((TSFlags >> 32) & X86II::VEX_4V)
 384     HasVEX_4V = true;
 385
 386   // VEX_R: opcode externsion equivalent to REX.R in
 387   // 1's complement (inverted) form
 388   //
 389   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 390   //  0: Same as REX_R=1 (64 bit mode only)
 391   //
 392   unsigned char VEX_R = 0x1;
 393
 394   // VEX_X: equivalent to REX.X, only used when a
 395   // register is used for index in SIB Byte.
 396   //
 397   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 398   //  0: Same as REX.X=1 (64-bit mode only)
 399   unsigned char VEX_X = 0x1;
 400
 401   // VEX_B:
 402   //
 403   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 404   //  0: Same as REX_B=1 (64 bit mode only)
 405   //
 406   unsigned char VEX_B = 0x1;
 407
 408   // VEX_W: opcode specific (use like REX.W, or used for
 409   // opcode extension, or ignored, depending on the opcode byte)
 410   unsigned char VEX_W = 0;
 411
 412   // VEX_5M (VEX m-mmmmm field):
 413   //
 414   //  0b00000: Reserved for future use
 415   //  0b00001: implied 0F leading opcode
 416   //  0b00010: implied 0F 38 leading opcode bytes
 417   //  0b00011: implied 0F 3A leading opcode bytes
 418   //  0b00100-0b11111: Reserved for future use
 419   //
 420   unsigned char VEX_5M = 0x1;
 421
 422   // VEX_4V (VEX vvvv field): a register specifier
 423   // (in 1's complement form) or 1111 if unused.
 424   unsigned char VEX_4V = 0xf;
 425
 426   // VEX_L (Vector Length):
 427   //
 428   //  0: scalar or 128-bit vector
 429   //  1: 256-bit vector
 430   //
 431   unsigned char VEX_L = 0;
 432
 433   // VEX_PP: opcode extension providing equivalent
 434   // functionality of a SIMD prefix
 435   //
 436   //  0b00: None
 437   //  0b01: 66
 438   //  0b10: F3
 439   //  0b11: F2
 440   //
 441   unsigned char VEX_PP = 0;
 442
 443   // Encode the operand size opcode prefix as needed.
 444   if (TSFlags & X86II::OpSize)
 445     VEX_PP = 0x01;
 446
 447   if ((TSFlags >> 32) & X86II::VEX_W)
 448     VEX_W = 1;
 449
 450   if ((TSFlags >> 32) & X86II::VEX_L)
 451     VEX_L = 1;
 452
 453   switch (TSFlags & X86II::Op0Mask) {
 454   default: assert(0 && "Invalid prefix!");
 455   case X86II::T8:  // 0F 38
 456     VEX_5M = 0x2;
 457     break;
 458   case X86II::TA:  // 0F 3A
 459     VEX_5M = 0x3;
 460     break;
 461   case X86II::TF:  // F2 0F 38
 462     VEX_PP = 0x3;
 463     VEX_5M = 0x2;
 464     break;
 465   case X86II::XS:  // F3 0F
 466     VEX_PP = 0x2;
 467     break;
 468   case X86II::XD:  // F2 0F
 469     VEX_PP = 0x3;
 470     break;
 471   case X86II::TB:  // Bypass: Not used by VEX
 472   case 0:
 473     break;  // No prefix!
 474   }
 475
 476   // Set the vector length to 256-bit if YMM0-YMM15 is used
 477   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 478     if (!MI.getOperand(i).isReg())
 479       continue;
 480     unsigned SrcReg = MI.getOperand(i).getReg();
 481     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 482       VEX_L = 1;
 483   }
 484
 485   unsigned NumOps = MI.getNumOperands();
 486   unsigned CurOp = 0;
 487   bool IsDestMem = false;
 488
 489   switch (TSFlags & X86II::FormMask) {
 490   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 491   case X86II::MRMDestMem:
 492     IsDestMem = true;
 493     // The important info for the VEX prefix is never beyond the address
 494     // registers. Don't check beyond that.
 495     NumOps = CurOp = X86::AddrNumOperands;
 496   case X86II::MRM0m: case X86II::MRM1m:
 497   case X86II::MRM2m: case X86II::MRM3m:
 498   case X86II::MRM4m: case X86II::MRM5m:
 499   case X86II::MRM6m: case X86II::MRM7m:
 500   case X86II::MRMSrcMem:
 501   case X86II::MRMSrcReg:
 502     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 503         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 504       VEX_R = 0x0;
 505     CurOp++;
 506
 507     if (HasVEX_4V) {
 508       VEX_4V = getVEXRegisterEncoding(MI, IsDestMem ? CurOp-1 : CurOp);
 509       CurOp++;
 510     }
 511
 512     // To only check operands before the memory address ones, start
 513     // the search from the begining
 514     if (IsDestMem)
 515       CurOp = 0;
 516
 517     // If the last register should be encoded in the immediate field
 518     // do not use any bit from VEX prefix to this register, ignore it
 519     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 520       NumOps--;
 521
 522     for (; CurOp != NumOps; ++CurOp) {
 523       const MCOperand &MO = MI.getOperand(CurOp);
 524       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 525         VEX_B = 0x0;
 526       if (!VEX_B && MO.isReg() &&
 527           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 528           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 529         VEX_X = 0x0;
 530     }
 531     break;
 532   default: // MRMDestReg, MRM0r-MRM7r, RawFrm
 533     if (!MI.getNumOperands())
 534       break;
 535
 536     if (MI.getOperand(CurOp).isReg() &&
 537         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 538       VEX_B = 0;
 539
 540     if (HasVEX_4V)
 541       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 542
 543     CurOp++;
 544     for (; CurOp != NumOps; ++CurOp) {
 545       const MCOperand &MO = MI.getOperand(CurOp);
 546       if (MO.isReg() && !HasVEX_4V &&
 547           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 548         VEX_R = 0x0;
 549     }
 550     break;
 551   }
 552
 553   // Emit segment override opcode prefix as needed.
 554   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 555
 556   // VEX opcode prefix can have 2 or 3 bytes
 557   //
 558   //  3 bytes:
 559   //    +-----+ +--------------+ +-------------------+
 560   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 561   //    +-----+ +--------------+ +-------------------+
 562   //  2 bytes:
 563   //    +-----+ +-------------------+
 564   //    | C5h | | R | vvvv | L | pp |
 565   //    +-----+ +-------------------+
 566   //
 567   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 568
 569   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 570     EmitByte(0xC5, CurByte, OS);
 571     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 572     return;
 573   }
 574
 575   // 3 byte VEX prefix
 576   EmitByte(0xC4, CurByte, OS);
 577   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 578   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 579 }
 580
 581 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 582 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 583 /// size, and 3) use of X86-64 extended registers.
 584 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 585                                    const TargetInstrDesc &Desc) {
 586   unsigned REX = 0;
 587   if (TSFlags & X86II::REX_W)
 588     REX |= 1 << 3; // set REX.W
 589
 590   if (MI.getNumOperands() == 0) return REX;
 591
 592   unsigned NumOps = MI.getNumOperands();
 593   // FIXME: MCInst should explicitize the two-addrness.
 594   bool isTwoAddr = NumOps > 1 &&
 595                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 596
 597   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 598   unsigned i = isTwoAddr ? 1 : 0;
 599   for (; i != NumOps; ++i) {
 600     const MCOperand &MO = MI.getOperand(i);
 601     if (!MO.isReg()) continue;
 602     unsigned Reg = MO.getReg();
 603     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 604     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 605     // that returns non-zero.
 606     REX |= 0x40; // REX fixed encoding prefix
 607     break;
 608   }
 609
 610   switch (TSFlags & X86II::FormMask) {
 611   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 612   case X86II::MRMSrcReg:
 613     if (MI.getOperand(0).isReg() &&
 614         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 615       REX |= 1 << 2; // set REX.R
 616     i = isTwoAddr ? 2 : 1;
 617     for (; i != NumOps; ++i) {
 618       const MCOperand &MO = MI.getOperand(i);
 619       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 620         REX |= 1 << 0; // set REX.B
 621     }
 622     break;
 623   case X86II::MRMSrcMem: {
 624     if (MI.getOperand(0).isReg() &&
 625         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 626       REX |= 1 << 2; // set REX.R
 627     unsigned Bit = 0;
 628     i = isTwoAddr ? 2 : 1;
 629     for (; i != NumOps; ++i) {
 630       const MCOperand &MO = MI.getOperand(i);
 631       if (MO.isReg()) {
 632         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 633           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 634         Bit++;
 635       }
 636     }
 637     break;
 638   }
 639   case X86II::MRM0m: case X86II::MRM1m:
 640   case X86II::MRM2m: case X86II::MRM3m:
 641   case X86II::MRM4m: case X86II::MRM5m:
 642   case X86II::MRM6m: case X86II::MRM7m:
 643   case X86II::MRMDestMem: {
 644     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 645     i = isTwoAddr ? 1 : 0;
 646     if (NumOps > e && MI.getOperand(e).isReg() &&
 647         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 648       REX |= 1 << 2; // set REX.R
 649     unsigned Bit = 0;
 650     for (; i != e; ++i) {
 651       const MCOperand &MO = MI.getOperand(i);
 652       if (MO.isReg()) {
 653         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 654           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 655         Bit++;
 656       }
 657     }
 658     break;
 659   }
 660   default:
 661     if (MI.getOperand(0).isReg() &&
 662         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 663       REX |= 1 << 0; // set REX.B
 664     i = isTwoAddr ? 2 : 1;
 665     for (unsigned e = NumOps; i != e; ++i) {
 666       const MCOperand &MO = MI.getOperand(i);
 667       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 668         REX |= 1 << 2; // set REX.R
 669     }
 670     break;
 671   }
 672   return REX;
 673 }
 674
 675 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 676 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 677                                         unsigned &CurByte, int MemOperand,
 678                                         const MCInst &MI,
 679                                         raw_ostream &OS) const {
 680   switch (TSFlags & X86II::SegOvrMask) {
 681   default: assert(0 && "Invalid segment!");
 682   case 0:
 683     // No segment override, check for explicit one on memory operand.
 684     if (MemOperand != -1) {   // If the instruction has a memory operand.
 685       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 686       default: assert(0 && "Unknown segment register!");
 687       case 0: break;
 688       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 689       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 690       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 691       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 692       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 693       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 694       }
 695     }
 696     break;
 697   case X86II::FS:
 698     EmitByte(0x64, CurByte, OS);
 699     break;
 700   case X86II::GS:
 701     EmitByte(0x65, CurByte, OS);
 702     break;
 703   }
 704 }
 705
 706 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 707 ///
 708 /// MemOperand is the operand # of the start of a memory operand if present.  If
 709 /// Not present, it is -1.
 710 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 711                                         int MemOperand, const MCInst &MI,
 712                                         const TargetInstrDesc &Desc,
 713                                         raw_ostream &OS) const {
 714
 715   // Emit the lock opcode prefix as needed.
 716   if (TSFlags & X86II::LOCK)
 717     EmitByte(0xF0, CurByte, OS);
 718
 719   // Emit segment override opcode prefix as needed.
 720   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 721
 722   // Emit the repeat opcode prefix as needed.
 723   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 724     EmitByte(0xF3, CurByte, OS);
 725
 726   // Emit the address size opcode prefix as needed.
 727   if ((TSFlags & X86II::AdSize) ||
 728       (MemOperand != -1 && Is64BitMode && Is32BitMemOperand(MI, MemOperand)))
 729     EmitByte(0x67, CurByte, OS);
 730
 731   // Emit the operand size opcode prefix as needed.
 732   if (TSFlags & X86II::OpSize)
 733     EmitByte(0x66, CurByte, OS);
 734
 735   bool Need0FPrefix = false;
 736   switch (TSFlags & X86II::Op0Mask) {
 737   default: assert(0 && "Invalid prefix!");
 738   case 0: break;  // No prefix!
 739   case X86II::REP: break; // already handled.
 740   case X86II::TB:  // Two-byte opcode prefix
 741   case X86II::T8:  // 0F 38
 742   case X86II::TA:  // 0F 3A
 743     Need0FPrefix = true;
 744     break;
 745   case X86II::TF: // F2 0F 38
 746     EmitByte(0xF2, CurByte, OS);
 747     Need0FPrefix = true;
 748     break;
 749   case X86II::XS:   // F3 0F
 750     EmitByte(0xF3, CurByte, OS);
 751     Need0FPrefix = true;
 752     break;
 753   case X86II::XD:   // F2 0F
 754     EmitByte(0xF2, CurByte, OS);
 755     Need0FPrefix = true;
 756     break;
 757   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 758   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 759   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 760   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 761   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 762   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 763   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 764   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 765   }
 766
 767   // Handle REX prefix.
 768   // FIXME: Can this come before F2 etc to simplify emission?
 769   if (Is64BitMode) {
 770     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 771       EmitByte(0x40 | REX, CurByte, OS);
 772   }
 773
 774   // 0x0F escape code must be emitted just before the opcode.
 775   if (Need0FPrefix)
 776     EmitByte(0x0F, CurByte, OS);
 777
 778   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 779   switch (TSFlags & X86II::Op0Mask) {
 780   case X86II::TF:    // F2 0F 38
 781   case X86II::T8:    // 0F 38
 782     EmitByte(0x38, CurByte, OS);
 783     break;
 784   case X86II::TA:    // 0F 3A
 785     EmitByte(0x3A, CurByte, OS);
 786     break;
 787   }
 788 }
 789
 790 void X86MCCodeEmitter::
 791 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 792                   SmallVectorImpl<MCFixup> &Fixups) const {
 793   unsigned Opcode = MI.getOpcode();
 794   const TargetInstrDesc &Desc = TII.get(Opcode);
 795   uint64_t TSFlags = Desc.TSFlags;
 796
 797   // Pseudo instructions don't get encoded.
 798   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 799     return;
 800
 801   // If this is a two-address instruction, skip one of the register operands.
 802   // FIXME: This should be handled during MCInst lowering.
 803   unsigned NumOps = Desc.getNumOperands();
 804   unsigned CurOp = 0;
 805   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 806     ++CurOp;
 807   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 808     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 809     --NumOps;
 810
 811   // Keep track of the current byte being emitted.
 812   unsigned CurByte = 0;
 813
 814   // Is this instruction encoded using the AVX VEX prefix?
 815   bool HasVEXPrefix = false;
 816
 817   // It uses the VEX.VVVV field?
 818   bool HasVEX_4V = false;
 819
 820   if ((TSFlags >> 32) & X86II::VEX)
 821     HasVEXPrefix = true;
 822   if ((TSFlags >> 32) & X86II::VEX_4V)
 823     HasVEX_4V = true;
 824
 825   // Determine where the memory operand starts, if present.
 826   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 827   if (MemoryOperand != -1) MemoryOperand += CurOp;
 828
 829   if (!HasVEXPrefix)
 830     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 831   else
 832     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 833
 834   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 835   unsigned SrcRegNum = 0;
 836   switch (TSFlags & X86II::FormMask) {
 837   case X86II::MRMInitReg:
 838     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 839   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 840     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 841   case X86II::Pseudo:
 842     assert(0 && "Pseudo instruction shouldn't be emitted");
 843   case X86II::RawFrm:
 844     EmitByte(BaseOpcode, CurByte, OS);
 845     break;
 846
 847   case X86II::RawFrmImm8:
 848     EmitByte(BaseOpcode, CurByte, OS);
 849     EmitImmediate(MI.getOperand(CurOp++),
 850                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 851                   CurByte, OS, Fixups);
 852     EmitImmediate(MI.getOperand(CurOp++), 1, FK_Data_1, CurByte, OS, Fixups);
 853     break;
 854   case X86II::RawFrmImm16:
 855     EmitByte(BaseOpcode, CurByte, OS);
 856     EmitImmediate(MI.getOperand(CurOp++),
 857                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 858                   CurByte, OS, Fixups);
 859     EmitImmediate(MI.getOperand(CurOp++), 2, FK_Data_2, CurByte, OS, Fixups);
 860     break;
 861
 862   case X86II::AddRegFrm:
 863     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 864     break;
 865
 866   case X86II::MRMDestReg:
 867     EmitByte(BaseOpcode, CurByte, OS);
 868     EmitRegModRMByte(MI.getOperand(CurOp),
 869                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 870     CurOp += 2;
 871     break;
 872
 873   case X86II::MRMDestMem:
 874     EmitByte(BaseOpcode, CurByte, OS);
 875     SrcRegNum = CurOp + X86::AddrNumOperands;
 876
 877     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 878       SrcRegNum++;
 879
 880     EmitMemModRMByte(MI, CurOp,
 881                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 882                      TSFlags, CurByte, OS, Fixups);
 883     CurOp = SrcRegNum + 1;
 884     break;
 885
 886   case X86II::MRMSrcReg:
 887     EmitByte(BaseOpcode, CurByte, OS);
 888     SrcRegNum = CurOp + 1;
 889
 890     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 891       SrcRegNum++;
 892
 893     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 894                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 895     CurOp = SrcRegNum + 1;
 896     break;
 897
 898   case X86II::MRMSrcMem: {
 899     int AddrOperands = X86::AddrNumOperands;
 900     unsigned FirstMemOp = CurOp+1;
 901     if (HasVEX_4V) {
 902       ++AddrOperands;
 903       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 904     }
 905
 906     EmitByte(BaseOpcode, CurByte, OS);
 907
 908     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 909                      TSFlags, CurByte, OS, Fixups);
 910     CurOp += AddrOperands + 1;
 911     break;
 912   }
 913
 914   case X86II::MRM0r: case X86II::MRM1r:
 915   case X86II::MRM2r: case X86II::MRM3r:
 916   case X86II::MRM4r: case X86II::MRM5r:
 917   case X86II::MRM6r: case X86II::MRM7r:
 918     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 919       CurOp++;
 920     EmitByte(BaseOpcode, CurByte, OS);
 921     EmitRegModRMByte(MI.getOperand(CurOp++),
 922                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 923                      CurByte, OS);
 924     break;
 925   case X86II::MRM0m: case X86II::MRM1m:
 926   case X86II::MRM2m: case X86II::MRM3m:
 927   case X86II::MRM4m: case X86II::MRM5m:
 928   case X86II::MRM6m: case X86II::MRM7m:
 929     EmitByte(BaseOpcode, CurByte, OS);
 930     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 931                      TSFlags, CurByte, OS, Fixups);
 932     CurOp += X86::AddrNumOperands;
 933     break;
 934   case X86II::MRM_C1:
 935     EmitByte(BaseOpcode, CurByte, OS);
 936     EmitByte(0xC1, CurByte, OS);
 937     break;
 938   case X86II::MRM_C2:
 939     EmitByte(BaseOpcode, CurByte, OS);
 940     EmitByte(0xC2, CurByte, OS);
 941     break;
 942   case X86II::MRM_C3:
 943     EmitByte(BaseOpcode, CurByte, OS);
 944     EmitByte(0xC3, CurByte, OS);
 945     break;
 946   case X86II::MRM_C4:
 947     EmitByte(BaseOpcode, CurByte, OS);
 948     EmitByte(0xC4, CurByte, OS);
 949     break;
 950   case X86II::MRM_C8:
 951     EmitByte(BaseOpcode, CurByte, OS);
 952     EmitByte(0xC8, CurByte, OS);
 953     break;
 954   case X86II::MRM_C9:
 955     EmitByte(BaseOpcode, CurByte, OS);
 956     EmitByte(0xC9, CurByte, OS);
 957     break;
 958   case X86II::MRM_E8:
 959     EmitByte(BaseOpcode, CurByte, OS);
 960     EmitByte(0xE8, CurByte, OS);
 961     break;
 962   case X86II::MRM_F0:
 963     EmitByte(BaseOpcode, CurByte, OS);
 964     EmitByte(0xF0, CurByte, OS);
 965     break;
 966   case X86II::MRM_F8:
 967     EmitByte(BaseOpcode, CurByte, OS);
 968     EmitByte(0xF8, CurByte, OS);
 969     break;
 970   case X86II::MRM_F9:
 971     EmitByte(BaseOpcode, CurByte, OS);
 972     EmitByte(0xF9, CurByte, OS);
 973     break;
 974   }
 975
 976   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 977   // according to the right size for the instruction.
 978   if (CurOp != NumOps) {
 979     // The last source register of a 4 operand instruction in AVX is encoded
 980     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 981     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 982       const MCOperand &MO = MI.getOperand(CurOp++);
 983       bool IsExtReg =
 984         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 985       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 986       RegNum |= GetX86RegNum(MO) << 4;
 987       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 988                     Fixups);
 989     } else {
 990       unsigned FixupKind;
 991       if (MI.getOpcode() == X86::MOV64ri32 || MI.getOpcode() == X86::MOV64mi32)
 992         FixupKind = X86::reloc_signed_4byte;
 993       else
 994         FixupKind = getImmFixupKind(TSFlags);
 995       EmitImmediate(MI.getOperand(CurOp++),
 996                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
 997                     CurByte, OS, Fixups);
 998     }
 999   }
1000
1001
1002 #ifndef NDEBUG
1003   // FIXME: Verify.
1004   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1005     errs() << "Cannot encode all operands of: ";
1006     MI.dump();
1007     errs() << '\n';
1008     abort();
1009   }
1010 #endif
1011 }