lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 6;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_pcrel_2byte", 0, 2 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  50       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  51       { "reloc_signed_4byte", 0, 4 * 8, 0}
  52     };
  53
  54     if (Kind < FirstTargetFixupKind)
  55       return MCCodeEmitter::getFixupKindInfo(Kind);
  56
  57     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  58            "Invalid kind!");
  59     return Infos[Kind - FirstTargetFixupKind];
  60   }
  61
  62   static unsigned GetX86RegNum(const MCOperand &MO) {
  63     return X86RegisterInfo::getX86RegNum(MO.getReg());
  64   }
  65
  66   // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the range
  67   // 0-7 and the difference between the 2 groups is given by the REX prefix.
  68   // In the VEX prefix, registers are seen sequencially from 0-15 and encoded
  69   // in 1's complement form, example:
  70   //
  71   //  ModRM field => XMM9 => 1
  72   //  VEX.VVVV    => XMM9 => ~9
  73   //
  74   // See table 4-35 of Intel AVX Programming Reference for details.
  75   static unsigned char getVEXRegisterEncoding(const MCInst &MI,
  76                                               unsigned OpNum) {
  77     unsigned SrcReg = MI.getOperand(OpNum).getReg();
  78     unsigned SrcRegNum = GetX86RegNum(MI.getOperand(OpNum));
  79     if ((SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15) ||
  80         (SrcReg >= X86::YMM8 && SrcReg <= X86::YMM15))
  81       SrcRegNum += 8;
  82
  83     // The registers represented through VEX_VVVV should
  84     // be encoded in 1's complement form.
  85     return (~SrcRegNum) & 0xf;
  86   }
  87
  88   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  89     OS << (char)C;
  90     ++CurByte;
  91   }
  92
  93   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  94                     raw_ostream &OS) const {
  95     // Output the constant in little endian byte order.
  96     for (unsigned i = 0; i != Size; ++i) {
  97       EmitByte(Val & 255, CurByte, OS);
  98       Val >>= 8;
  99     }
 100   }
 101
 102   void EmitImmediate(const MCOperand &Disp,
 103                      unsigned ImmSize, MCFixupKind FixupKind,
 104                      unsigned &CurByte, raw_ostream &OS,
 105                      SmallVectorImpl<MCFixup> &Fixups,
 106                      int ImmOffset = 0) const;
 107
 108   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
 109                                         unsigned RM) {
 110     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
 111     return RM | (RegOpcode << 3) | (Mod << 6);
 112   }
 113
 114   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
 115                         unsigned &CurByte, raw_ostream &OS) const {
 116     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
 117   }
 118
 119   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
 120                    unsigned &CurByte, raw_ostream &OS) const {
 121     // SIB byte is in the same format as the ModRMByte.
 122     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
 123   }
 124
 125
 126   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 127                         unsigned RegOpcodeField,
 128                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 129                         SmallVectorImpl<MCFixup> &Fixups) const;
 130
 131   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 132                          SmallVectorImpl<MCFixup> &Fixups) const;
 133
 134   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 135                            const MCInst &MI, const TargetInstrDesc &Desc,
 136                            raw_ostream &OS) const;
 137
 138   void EmitSegmentOverridePrefix(uint64_t TSFlags, unsigned &CurByte,
 139                                  int MemOperand, const MCInst &MI,
 140                                  raw_ostream &OS) const;
 141
 142   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte, int MemOperand,
 143                         const MCInst &MI, const TargetInstrDesc &Desc,
 144                         raw_ostream &OS) const;
 145 };
 146
 147 } // end anonymous namespace
 148
 149
 150 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 151                                                TargetMachine &TM,
 152                                                MCContext &Ctx) {
 153   return new X86MCCodeEmitter(TM, Ctx, false);
 154 }
 155
 156 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 157                                                TargetMachine &TM,
 158                                                MCContext &Ctx) {
 159   return new X86MCCodeEmitter(TM, Ctx, true);
 160 }
 161
 162 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 163 /// sign-extended field.
 164 static bool isDisp8(int Value) {
 165   return Value == (signed char)Value;
 166 }
 167
 168 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 169 /// in an instruction with the specified TSFlags.
 170 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 171   unsigned Size = X86II::getSizeOfImm(TSFlags);
 172   bool isPCRel = X86II::isImmPCRel(TSFlags);
 173
 174   switch (Size) {
 175   default: assert(0 && "Unknown immediate size");
 176   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 177   case 2: return isPCRel ? MCFixupKind(X86::reloc_pcrel_2byte) : FK_Data_2;
 178   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 179   case 8: assert(!isPCRel); return FK_Data_8;
 180   }
 181 }
 182
 183 /// Is32BitMemOperand - Return true if the specified instruction with a memory
 184 /// operand should emit the 0x67 prefix byte in 64-bit mode due to a 32-bit
 185 /// memory operand.  Op specifies the operand # of the memoperand.
 186 static bool Is32BitMemOperand(const MCInst &MI, unsigned Op) {
 187   const MCOperand &BaseReg  = MI.getOperand(Op+X86::AddrBaseReg);
 188   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 189
 190   if ((BaseReg.getReg() != 0 && X86::GR32RegClass.contains(BaseReg.getReg())) ||
 191       (IndexReg.getReg() != 0 && X86::GR32RegClass.contains(IndexReg.getReg())))
 192     return true;
 193   return false;
 194 }
 195
 196 void X86MCCodeEmitter::
 197 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 198               unsigned &CurByte, raw_ostream &OS,
 199               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 200   // If this is a simple integer displacement that doesn't require a relocation,
 201   // emit it now.
 202   if (DispOp.isImm()) {
 203     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 204     // a fixup if so.
 205     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 206     return;
 207   }
 208
 209   // If we have an immoffset, add it to the expression.
 210   const MCExpr *Expr = DispOp.getExpr();
 211
 212   // If the fixup is pc-relative, we need to bias the value to be relative to
 213   // the start of the field, not the end of the field.
 214   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 215       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 216       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 217     ImmOffset -= 4;
 218   if (FixupKind == MCFixupKind(X86::reloc_pcrel_2byte))
 219     ImmOffset -= 2;
 220   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 221     ImmOffset -= 1;
 222
 223   if (ImmOffset)
 224     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 225                                    Ctx);
 226
 227   // Emit a symbolic constant as a fixup and 4 zeros.
 228   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 229   EmitConstant(0, Size, CurByte, OS);
 230 }
 231
 232 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 233                                         unsigned RegOpcodeField,
 234                                         uint64_t TSFlags, unsigned &CurByte,
 235                                         raw_ostream &OS,
 236                                         SmallVectorImpl<MCFixup> &Fixups) const{
 237   const MCOperand &Disp     = MI.getOperand(Op+X86::AddrDisp);
 238   const MCOperand &Base     = MI.getOperand(Op+X86::AddrBaseReg);
 239   const MCOperand &Scale    = MI.getOperand(Op+X86::AddrScaleAmt);
 240   const MCOperand &IndexReg = MI.getOperand(Op+X86::AddrIndexReg);
 241   unsigned BaseReg = Base.getReg();
 242
 243   // Handle %rip relative addressing.
 244   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 245     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 246     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 247     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 248
 249     unsigned FixupKind = X86::reloc_riprel_4byte;
 250
 251     // movq loads are handled with a special relocation form which allows the
 252     // linker to eliminate some loads for GOT references which end up in the
 253     // same linkage unit.
 254     if (MI.getOpcode() == X86::MOV64rm)
 255       FixupKind = X86::reloc_riprel_4byte_movq_load;
 256
 257     // rip-relative addressing is actually relative to the *next* instruction.
 258     // Since an immediate can follow the mod/rm byte for an instruction, this
 259     // means that we need to bias the immediate field of the instruction with
 260     // the size of the immediate field.  If we have this case, add it into the
 261     // expression to emit.
 262     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 263
 264     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 265                   CurByte, OS, Fixups, -ImmSize);
 266     return;
 267   }
 268
 269   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 270
 271   // Determine whether a SIB byte is needed.
 272   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 273   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 274   // 2-7) and absolute references.
 275
 276   if (// The SIB byte must be used if there is an index register.
 277       IndexReg.getReg() == 0 &&
 278       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 279       // encode to an R/M value of 4, which indicates that a SIB byte is
 280       // present.
 281       BaseRegNo != N86::ESP &&
 282       // If there is no base register and we're in 64-bit mode, we need a SIB
 283       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 284       (!Is64BitMode || BaseReg != 0)) {
 285
 286     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 287       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 288       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 289       return;
 290     }
 291
 292     // If the base is not EBP/ESP and there is no displacement, use simple
 293     // indirect register encoding, this handles addresses like [EAX].  The
 294     // encoding for [EBP] with no displacement means [disp32] so we handle it
 295     // by emitting a displacement of 0 below.
 296     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 297       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 298       return;
 299     }
 300
 301     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 302     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 303       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 304       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 305       return;
 306     }
 307
 308     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 309     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 310     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 311                   Fixups);
 312     return;
 313   }
 314
 315   // We need a SIB byte, so start by outputting the ModR/M byte first
 316   assert(IndexReg.getReg() != X86::ESP &&
 317          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 318
 319   bool ForceDisp32 = false;
 320   bool ForceDisp8  = false;
 321   if (BaseReg == 0) {
 322     // If there is no base register, we emit the special case SIB byte with
 323     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 324     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 325     ForceDisp32 = true;
 326   } else if (!Disp.isImm()) {
 327     // Emit the normal disp32 encoding.
 328     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 329     ForceDisp32 = true;
 330   } else if (Disp.getImm() == 0 &&
 331              // Base reg can't be anything that ends up with '5' as the base
 332              // reg, it is the magic [*] nomenclature that indicates no base.
 333              BaseRegNo != N86::EBP) {
 334     // Emit no displacement ModR/M byte
 335     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 336   } else if (isDisp8(Disp.getImm())) {
 337     // Emit the disp8 encoding.
 338     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 339     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 340   } else {
 341     // Emit the normal disp32 encoding.
 342     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 343   }
 344
 345   // Calculate what the SS field value should be...
 346   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 347   unsigned SS = SSTable[Scale.getImm()];
 348
 349   if (BaseReg == 0) {
 350     // Handle the SIB byte for the case where there is no base, see Intel
 351     // Manual 2A, table 2-7. The displacement has already been output.
 352     unsigned IndexRegNo;
 353     if (IndexReg.getReg())
 354       IndexRegNo = GetX86RegNum(IndexReg);
 355     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 356       IndexRegNo = 4;
 357     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 358   } else {
 359     unsigned IndexRegNo;
 360     if (IndexReg.getReg())
 361       IndexRegNo = GetX86RegNum(IndexReg);
 362     else
 363       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 364     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 365   }
 366
 367   // Do we need to output a displacement?
 368   if (ForceDisp8)
 369     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 370   else if (ForceDisp32 || Disp.getImm() != 0)
 371     EmitImmediate(Disp, 4, MCFixupKind(X86::reloc_signed_4byte), CurByte, OS,
 372                   Fixups);
 373 }
 374
 375 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 376 /// called VEX.
 377 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 378                                            int MemOperand, const MCInst &MI,
 379                                            const TargetInstrDesc &Desc,
 380                                            raw_ostream &OS) const {
 381   bool HasVEX_4V = false;
 382   if ((TSFlags >> 32) & X86II::VEX_4V)
 383     HasVEX_4V = true;
 384
 385   // VEX_R: opcode externsion equivalent to REX.R in
 386   // 1's complement (inverted) form
 387   //
 388   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 389   //  0: Same as REX_R=1 (64 bit mode only)
 390   //
 391   unsigned char VEX_R = 0x1;
 392
 393   // VEX_X: equivalent to REX.X, only used when a
 394   // register is used for index in SIB Byte.
 395   //
 396   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 397   //  0: Same as REX.X=1 (64-bit mode only)
 398   unsigned char VEX_X = 0x1;
 399
 400   // VEX_B:
 401   //
 402   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 403   //  0: Same as REX_B=1 (64 bit mode only)
 404   //
 405   unsigned char VEX_B = 0x1;
 406
 407   // VEX_W: opcode specific (use like REX.W, or used for
 408   // opcode extension, or ignored, depending on the opcode byte)
 409   unsigned char VEX_W = 0;
 410
 411   // VEX_5M (VEX m-mmmmm field):
 412   //
 413   //  0b00000: Reserved for future use
 414   //  0b00001: implied 0F leading opcode
 415   //  0b00010: implied 0F 38 leading opcode bytes
 416   //  0b00011: implied 0F 3A leading opcode bytes
 417   //  0b00100-0b11111: Reserved for future use
 418   //
 419   unsigned char VEX_5M = 0x1;
 420
 421   // VEX_4V (VEX vvvv field): a register specifier
 422   // (in 1's complement form) or 1111 if unused.
 423   unsigned char VEX_4V = 0xf;
 424
 425   // VEX_L (Vector Length):
 426   //
 427   //  0: scalar or 128-bit vector
 428   //  1: 256-bit vector
 429   //
 430   unsigned char VEX_L = 0;
 431
 432   // VEX_PP: opcode extension providing equivalent
 433   // functionality of a SIMD prefix
 434   //
 435   //  0b00: None
 436   //  0b01: 66
 437   //  0b10: F3
 438   //  0b11: F2
 439   //
 440   unsigned char VEX_PP = 0;
 441
 442   // Encode the operand size opcode prefix as needed.
 443   if (TSFlags & X86II::OpSize)
 444     VEX_PP = 0x01;
 445
 446   if ((TSFlags >> 32) & X86II::VEX_W)
 447     VEX_W = 1;
 448
 449   if ((TSFlags >> 32) & X86II::VEX_L)
 450     VEX_L = 1;
 451
 452   switch (TSFlags & X86II::Op0Mask) {
 453   default: assert(0 && "Invalid prefix!");
 454   case X86II::T8:  // 0F 38
 455     VEX_5M = 0x2;
 456     break;
 457   case X86II::TA:  // 0F 3A
 458     VEX_5M = 0x3;
 459     break;
 460   case X86II::TF:  // F2 0F 38
 461     VEX_PP = 0x3;
 462     VEX_5M = 0x2;
 463     break;
 464   case X86II::XS:  // F3 0F
 465     VEX_PP = 0x2;
 466     break;
 467   case X86II::XD:  // F2 0F
 468     VEX_PP = 0x3;
 469     break;
 470   case X86II::TB:  // Bypass: Not used by VEX
 471   case 0:
 472     break;  // No prefix!
 473   }
 474
 475   // Set the vector length to 256-bit if YMM0-YMM15 is used
 476   for (unsigned i = 0; i != MI.getNumOperands(); ++i) {
 477     if (!MI.getOperand(i).isReg())
 478       continue;
 479     unsigned SrcReg = MI.getOperand(i).getReg();
 480     if (SrcReg >= X86::YMM0 && SrcReg <= X86::YMM15)
 481       VEX_L = 1;
 482   }
 483
 484   unsigned NumOps = MI.getNumOperands();
 485   unsigned CurOp = 0;
 486   bool IsDestMem = false;
 487
 488   switch (TSFlags & X86II::FormMask) {
 489   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 490   case X86II::MRMDestMem:
 491     IsDestMem = true;
 492     // The important info for the VEX prefix is never beyond the address
 493     // registers. Don't check beyond that.
 494     NumOps = CurOp = X86::AddrNumOperands;
 495   case X86II::MRM0m: case X86II::MRM1m:
 496   case X86II::MRM2m: case X86II::MRM3m:
 497   case X86II::MRM4m: case X86II::MRM5m:
 498   case X86II::MRM6m: case X86II::MRM7m:
 499   case X86II::MRMSrcMem:
 500   case X86II::MRMSrcReg:
 501     if (MI.getNumOperands() > CurOp && MI.getOperand(CurOp).isReg() &&
 502         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 503       VEX_R = 0x0;
 504     CurOp++;
 505
 506     if (HasVEX_4V) {
 507       VEX_4V = getVEXRegisterEncoding(MI, IsDestMem ? CurOp-1 : CurOp);
 508       CurOp++;
 509     }
 510
 511     // To only check operands before the memory address ones, start
 512     // the search from the begining
 513     if (IsDestMem)
 514       CurOp = 0;
 515
 516     // If the last register should be encoded in the immediate field
 517     // do not use any bit from VEX prefix to this register, ignore it
 518     if ((TSFlags >> 32) & X86II::VEX_I8IMM)
 519       NumOps--;
 520
 521     for (; CurOp != NumOps; ++CurOp) {
 522       const MCOperand &MO = MI.getOperand(CurOp);
 523       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 524         VEX_B = 0x0;
 525       if (!VEX_B && MO.isReg() &&
 526           ((TSFlags & X86II::FormMask) == X86II::MRMSrcMem) &&
 527           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 528         VEX_X = 0x0;
 529     }
 530     break;
 531   default: // MRMDestReg, MRM0r-MRM7r, RawFrm
 532     if (!MI.getNumOperands())
 533       break;
 534
 535     if (MI.getOperand(CurOp).isReg() &&
 536         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(CurOp).getReg()))
 537       VEX_B = 0;
 538
 539     if (HasVEX_4V)
 540       VEX_4V = getVEXRegisterEncoding(MI, CurOp);
 541
 542     CurOp++;
 543     for (; CurOp != NumOps; ++CurOp) {
 544       const MCOperand &MO = MI.getOperand(CurOp);
 545       if (MO.isReg() && !HasVEX_4V &&
 546           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 547         VEX_R = 0x0;
 548     }
 549     break;
 550   }
 551
 552   // Emit segment override opcode prefix as needed.
 553   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 554
 555   // VEX opcode prefix can have 2 or 3 bytes
 556   //
 557   //  3 bytes:
 558   //    +-----+ +--------------+ +-------------------+
 559   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 560   //    +-----+ +--------------+ +-------------------+
 561   //  2 bytes:
 562   //    +-----+ +-------------------+
 563   //    | C5h | | R | vvvv | L | pp |
 564   //    +-----+ +-------------------+
 565   //
 566   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 567
 568   if (VEX_B && VEX_X && !VEX_W && (VEX_5M == 1)) { // 2 byte VEX prefix
 569     EmitByte(0xC5, CurByte, OS);
 570     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 571     return;
 572   }
 573
 574   // 3 byte VEX prefix
 575   EmitByte(0xC4, CurByte, OS);
 576   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_B << 5 | VEX_5M, CurByte, OS);
 577   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 578 }
 579
 580 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 581 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 582 /// size, and 3) use of X86-64 extended registers.
 583 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 584                                    const TargetInstrDesc &Desc) {
 585   unsigned REX = 0;
 586   if (TSFlags & X86II::REX_W)
 587     REX |= 1 << 3; // set REX.W
 588
 589   if (MI.getNumOperands() == 0) return REX;
 590
 591   unsigned NumOps = MI.getNumOperands();
 592   // FIXME: MCInst should explicitize the two-addrness.
 593   bool isTwoAddr = NumOps > 1 &&
 594                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 595
 596   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 597   unsigned i = isTwoAddr ? 1 : 0;
 598   for (; i != NumOps; ++i) {
 599     const MCOperand &MO = MI.getOperand(i);
 600     if (!MO.isReg()) continue;
 601     unsigned Reg = MO.getReg();
 602     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 603     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 604     // that returns non-zero.
 605     REX |= 0x40; // REX fixed encoding prefix
 606     break;
 607   }
 608
 609   switch (TSFlags & X86II::FormMask) {
 610   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 611   case X86II::MRMSrcReg:
 612     if (MI.getOperand(0).isReg() &&
 613         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 614       REX |= 1 << 2; // set REX.R
 615     i = isTwoAddr ? 2 : 1;
 616     for (; i != NumOps; ++i) {
 617       const MCOperand &MO = MI.getOperand(i);
 618       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 619         REX |= 1 << 0; // set REX.B
 620     }
 621     break;
 622   case X86II::MRMSrcMem: {
 623     if (MI.getOperand(0).isReg() &&
 624         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 625       REX |= 1 << 2; // set REX.R
 626     unsigned Bit = 0;
 627     i = isTwoAddr ? 2 : 1;
 628     for (; i != NumOps; ++i) {
 629       const MCOperand &MO = MI.getOperand(i);
 630       if (MO.isReg()) {
 631         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 632           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 633         Bit++;
 634       }
 635     }
 636     break;
 637   }
 638   case X86II::MRM0m: case X86II::MRM1m:
 639   case X86II::MRM2m: case X86II::MRM3m:
 640   case X86II::MRM4m: case X86II::MRM5m:
 641   case X86II::MRM6m: case X86II::MRM7m:
 642   case X86II::MRMDestMem: {
 643     unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
 644     i = isTwoAddr ? 1 : 0;
 645     if (NumOps > e && MI.getOperand(e).isReg() &&
 646         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 647       REX |= 1 << 2; // set REX.R
 648     unsigned Bit = 0;
 649     for (; i != e; ++i) {
 650       const MCOperand &MO = MI.getOperand(i);
 651       if (MO.isReg()) {
 652         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 653           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 654         Bit++;
 655       }
 656     }
 657     break;
 658   }
 659   default:
 660     if (MI.getOperand(0).isReg() &&
 661         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 662       REX |= 1 << 0; // set REX.B
 663     i = isTwoAddr ? 2 : 1;
 664     for (unsigned e = NumOps; i != e; ++i) {
 665       const MCOperand &MO = MI.getOperand(i);
 666       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 667         REX |= 1 << 2; // set REX.R
 668     }
 669     break;
 670   }
 671   return REX;
 672 }
 673
 674 /// EmitSegmentOverridePrefix - Emit segment override opcode prefix as needed
 675 void X86MCCodeEmitter::EmitSegmentOverridePrefix(uint64_t TSFlags,
 676                                         unsigned &CurByte, int MemOperand,
 677                                         const MCInst &MI,
 678                                         raw_ostream &OS) const {
 679   switch (TSFlags & X86II::SegOvrMask) {
 680   default: assert(0 && "Invalid segment!");
 681   case 0:
 682     // No segment override, check for explicit one on memory operand.
 683     if (MemOperand != -1) {   // If the instruction has a memory operand.
 684       switch (MI.getOperand(MemOperand+X86::AddrSegmentReg).getReg()) {
 685       default: assert(0 && "Unknown segment register!");
 686       case 0: break;
 687       case X86::CS: EmitByte(0x2E, CurByte, OS); break;
 688       case X86::SS: EmitByte(0x36, CurByte, OS); break;
 689       case X86::DS: EmitByte(0x3E, CurByte, OS); break;
 690       case X86::ES: EmitByte(0x26, CurByte, OS); break;
 691       case X86::FS: EmitByte(0x64, CurByte, OS); break;
 692       case X86::GS: EmitByte(0x65, CurByte, OS); break;
 693       }
 694     }
 695     break;
 696   case X86II::FS:
 697     EmitByte(0x64, CurByte, OS);
 698     break;
 699   case X86II::GS:
 700     EmitByte(0x65, CurByte, OS);
 701     break;
 702   }
 703 }
 704
 705 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 706 ///
 707 /// MemOperand is the operand # of the start of a memory operand if present.  If
 708 /// Not present, it is -1.
 709 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 710                                         int MemOperand, const MCInst &MI,
 711                                         const TargetInstrDesc &Desc,
 712                                         raw_ostream &OS) const {
 713
 714   // Emit the lock opcode prefix as needed.
 715   if (TSFlags & X86II::LOCK)
 716     EmitByte(0xF0, CurByte, OS);
 717
 718   // Emit segment override opcode prefix as needed.
 719   EmitSegmentOverridePrefix(TSFlags, CurByte, MemOperand, MI, OS);
 720
 721   // Emit the repeat opcode prefix as needed.
 722   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 723     EmitByte(0xF3, CurByte, OS);
 724
 725   // Emit the address size opcode prefix as needed.
 726   if ((TSFlags & X86II::AdSize) ||
 727       (MemOperand != -1 && Is64BitMode && Is32BitMemOperand(MI, MemOperand)))
 728     EmitByte(0x67, CurByte, OS);
 729
 730   // Emit the operand size opcode prefix as needed.
 731   if (TSFlags & X86II::OpSize)
 732     EmitByte(0x66, CurByte, OS);
 733
 734   bool Need0FPrefix = false;
 735   switch (TSFlags & X86II::Op0Mask) {
 736   default: assert(0 && "Invalid prefix!");
 737   case 0: break;  // No prefix!
 738   case X86II::REP: break; // already handled.
 739   case X86II::TB:  // Two-byte opcode prefix
 740   case X86II::T8:  // 0F 38
 741   case X86II::TA:  // 0F 3A
 742     Need0FPrefix = true;
 743     break;
 744   case X86II::TF: // F2 0F 38
 745     EmitByte(0xF2, CurByte, OS);
 746     Need0FPrefix = true;
 747     break;
 748   case X86II::XS:   // F3 0F
 749     EmitByte(0xF3, CurByte, OS);
 750     Need0FPrefix = true;
 751     break;
 752   case X86II::XD:   // F2 0F
 753     EmitByte(0xF2, CurByte, OS);
 754     Need0FPrefix = true;
 755     break;
 756   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 757   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 758   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 759   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 760   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 761   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 762   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 763   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 764   }
 765
 766   // Handle REX prefix.
 767   // FIXME: Can this come before F2 etc to simplify emission?
 768   if (Is64BitMode) {
 769     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 770       EmitByte(0x40 | REX, CurByte, OS);
 771   }
 772
 773   // 0x0F escape code must be emitted just before the opcode.
 774   if (Need0FPrefix)
 775     EmitByte(0x0F, CurByte, OS);
 776
 777   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 778   switch (TSFlags & X86II::Op0Mask) {
 779   case X86II::TF:    // F2 0F 38
 780   case X86II::T8:    // 0F 38
 781     EmitByte(0x38, CurByte, OS);
 782     break;
 783   case X86II::TA:    // 0F 3A
 784     EmitByte(0x3A, CurByte, OS);
 785     break;
 786   }
 787 }
 788
 789 void X86MCCodeEmitter::
 790 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 791                   SmallVectorImpl<MCFixup> &Fixups) const {
 792   unsigned Opcode = MI.getOpcode();
 793   const TargetInstrDesc &Desc = TII.get(Opcode);
 794   uint64_t TSFlags = Desc.TSFlags;
 795
 796   // Pseudo instructions don't get encoded.
 797   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 798     return;
 799
 800   // If this is a two-address instruction, skip one of the register operands.
 801   // FIXME: This should be handled during MCInst lowering.
 802   unsigned NumOps = Desc.getNumOperands();
 803   unsigned CurOp = 0;
 804   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 805     ++CurOp;
 806   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 807     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 808     --NumOps;
 809
 810   // Keep track of the current byte being emitted.
 811   unsigned CurByte = 0;
 812
 813   // Is this instruction encoded using the AVX VEX prefix?
 814   bool HasVEXPrefix = false;
 815
 816   // It uses the VEX.VVVV field?
 817   bool HasVEX_4V = false;
 818
 819   if ((TSFlags >> 32) & X86II::VEX)
 820     HasVEXPrefix = true;
 821   if ((TSFlags >> 32) & X86II::VEX_4V)
 822     HasVEX_4V = true;
 823
 824
 825   // Determine where the memory operand starts, if present.
 826   int MemoryOperand = X86II::getMemoryOperandNo(TSFlags);
 827   if (MemoryOperand != -1) MemoryOperand += CurOp;
 828
 829   if (!HasVEXPrefix)
 830     EmitOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 831   else
 832     EmitVEXOpcodePrefix(TSFlags, CurByte, MemoryOperand, MI, Desc, OS);
 833
 834
 835   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 836
 837   if ((TSFlags >> 32) & X86II::Has3DNow0F0FOpcode)
 838     BaseOpcode = 0x0F;   // Weird 3DNow! encoding.
 839
 840   unsigned SrcRegNum = 0;
 841   switch (TSFlags & X86II::FormMask) {
 842   case X86II::MRMInitReg:
 843     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 844   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 845     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 846   case X86II::Pseudo:
 847     assert(0 && "Pseudo instruction shouldn't be emitted");
 848   case X86II::RawFrm:
 849     EmitByte(BaseOpcode, CurByte, OS);
 850     break;
 851
 852   case X86II::RawFrmImm8:
 853     EmitByte(BaseOpcode, CurByte, OS);
 854     EmitImmediate(MI.getOperand(CurOp++),
 855                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 856                   CurByte, OS, Fixups);
 857     EmitImmediate(MI.getOperand(CurOp++), 1, FK_Data_1, CurByte, OS, Fixups);
 858     break;
 859   case X86II::RawFrmImm16:
 860     EmitByte(BaseOpcode, CurByte, OS);
 861     EmitImmediate(MI.getOperand(CurOp++),
 862                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 863                   CurByte, OS, Fixups);
 864     EmitImmediate(MI.getOperand(CurOp++), 2, FK_Data_2, CurByte, OS, Fixups);
 865     break;
 866
 867   case X86II::AddRegFrm:
 868     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 869     break;
 870
 871   case X86II::MRMDestReg:
 872     EmitByte(BaseOpcode, CurByte, OS);
 873     EmitRegModRMByte(MI.getOperand(CurOp),
 874                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 875     CurOp += 2;
 876     break;
 877
 878   case X86II::MRMDestMem:
 879     EmitByte(BaseOpcode, CurByte, OS);
 880     SrcRegNum = CurOp + X86::AddrNumOperands;
 881
 882     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 883       SrcRegNum++;
 884
 885     EmitMemModRMByte(MI, CurOp,
 886                      GetX86RegNum(MI.getOperand(SrcRegNum)),
 887                      TSFlags, CurByte, OS, Fixups);
 888     CurOp = SrcRegNum + 1;
 889     break;
 890
 891   case X86II::MRMSrcReg:
 892     EmitByte(BaseOpcode, CurByte, OS);
 893     SrcRegNum = CurOp + 1;
 894
 895     if (HasVEX_4V) // Skip 1st src (which is encoded in VEX_VVVV)
 896       SrcRegNum++;
 897
 898     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 899                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 900     CurOp = SrcRegNum + 1;
 901     break;
 902
 903   case X86II::MRMSrcMem: {
 904     int AddrOperands = X86::AddrNumOperands;
 905     unsigned FirstMemOp = CurOp+1;
 906     if (HasVEX_4V) {
 907       ++AddrOperands;
 908       ++FirstMemOp;  // Skip the register source (which is encoded in VEX_VVVV).
 909     }
 910
 911     EmitByte(BaseOpcode, CurByte, OS);
 912
 913     EmitMemModRMByte(MI, FirstMemOp, GetX86RegNum(MI.getOperand(CurOp)),
 914                      TSFlags, CurByte, OS, Fixups);
 915     CurOp += AddrOperands + 1;
 916     break;
 917   }
 918
 919   case X86II::MRM0r: case X86II::MRM1r:
 920   case X86II::MRM2r: case X86II::MRM3r:
 921   case X86II::MRM4r: case X86II::MRM5r:
 922   case X86II::MRM6r: case X86II::MRM7r:
 923     if (HasVEX_4V) // Skip the register dst (which is encoded in VEX_VVVV).
 924       CurOp++;
 925     EmitByte(BaseOpcode, CurByte, OS);
 926     EmitRegModRMByte(MI.getOperand(CurOp++),
 927                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 928                      CurByte, OS);
 929     break;
 930   case X86II::MRM0m: case X86II::MRM1m:
 931   case X86II::MRM2m: case X86II::MRM3m:
 932   case X86II::MRM4m: case X86II::MRM5m:
 933   case X86II::MRM6m: case X86II::MRM7m:
 934     EmitByte(BaseOpcode, CurByte, OS);
 935     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 936                      TSFlags, CurByte, OS, Fixups);
 937     CurOp += X86::AddrNumOperands;
 938     break;
 939   case X86II::MRM_C1:
 940     EmitByte(BaseOpcode, CurByte, OS);
 941     EmitByte(0xC1, CurByte, OS);
 942     break;
 943   case X86II::MRM_C2:
 944     EmitByte(BaseOpcode, CurByte, OS);
 945     EmitByte(0xC2, CurByte, OS);
 946     break;
 947   case X86II::MRM_C3:
 948     EmitByte(BaseOpcode, CurByte, OS);
 949     EmitByte(0xC3, CurByte, OS);
 950     break;
 951   case X86II::MRM_C4:
 952     EmitByte(BaseOpcode, CurByte, OS);
 953     EmitByte(0xC4, CurByte, OS);
 954     break;
 955   case X86II::MRM_C8:
 956     EmitByte(BaseOpcode, CurByte, OS);
 957     EmitByte(0xC8, CurByte, OS);
 958     break;
 959   case X86II::MRM_C9:
 960     EmitByte(BaseOpcode, CurByte, OS);
 961     EmitByte(0xC9, CurByte, OS);
 962     break;
 963   case X86II::MRM_E8:
 964     EmitByte(BaseOpcode, CurByte, OS);
 965     EmitByte(0xE8, CurByte, OS);
 966     break;
 967   case X86II::MRM_F0:
 968     EmitByte(BaseOpcode, CurByte, OS);
 969     EmitByte(0xF0, CurByte, OS);
 970     break;
 971   case X86II::MRM_F8:
 972     EmitByte(BaseOpcode, CurByte, OS);
 973     EmitByte(0xF8, CurByte, OS);
 974     break;
 975   case X86II::MRM_F9:
 976     EmitByte(BaseOpcode, CurByte, OS);
 977     EmitByte(0xF9, CurByte, OS);
 978     break;
 979   }
 980
 981   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 982   // according to the right size for the instruction.
 983   if (CurOp != NumOps) {
 984     // The last source register of a 4 operand instruction in AVX is encoded
 985     // in bits[7:4] of a immediate byte, and bits[3:0] are ignored.
 986     if ((TSFlags >> 32) & X86II::VEX_I8IMM) {
 987       const MCOperand &MO = MI.getOperand(CurOp++);
 988       bool IsExtReg =
 989         X86InstrInfo::isX86_64ExtendedReg(MO.getReg());
 990       unsigned RegNum = (IsExtReg ? (1 << 7) : 0);
 991       RegNum |= GetX86RegNum(MO) << 4;
 992       EmitImmediate(MCOperand::CreateImm(RegNum), 1, FK_Data_1, CurByte, OS,
 993                     Fixups);
 994     } else {
 995       unsigned FixupKind;
 996       if (MI.getOpcode() == X86::MOV64ri32 || MI.getOpcode() == X86::MOV64mi32)
 997         FixupKind = X86::reloc_signed_4byte;
 998       else
 999         FixupKind = getImmFixupKind(TSFlags);
1000       EmitImmediate(MI.getOperand(CurOp++),
1001                     X86II::getSizeOfImm(TSFlags), MCFixupKind(FixupKind),
1002                     CurByte, OS, Fixups);
1003     }
1004   }
1005
1006   if ((TSFlags >> 32) & X86II::Has3DNow0F0FOpcode)
1007     EmitByte(X86II::getBaseOpcodeFor(TSFlags), CurByte, OS);
1008
1009
1010 #ifndef NDEBUG
1011   // FIXME: Verify.
1012   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
1013     errs() << "Cannot encode all operands of: ";
1014     MI.dump();
1015     errs() << '\n';
1016     abort();
1017   }
1018 #endif
1019 }