lib/Target/X86/X86MCCodeEmitter.cpp

   1 //===-- X86/X86MCCodeEmitter.cpp - Convert X86 code to machine code -------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file implements the X86MCCodeEmitter class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #define DEBUG_TYPE "x86-emitter"
  15 #include "X86.h"
  16 #include "X86InstrInfo.h"
  17 #include "X86FixupKinds.h"
  18 #include "llvm/MC/MCCodeEmitter.h"
  19 #include "llvm/MC/MCExpr.h"
  20 #include "llvm/MC/MCInst.h"
  21 #include "llvm/Support/raw_ostream.h"
  22 using namespace llvm;
  23
  24 namespace {
  25 class X86MCCodeEmitter : public MCCodeEmitter {
  26   X86MCCodeEmitter(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  27   void operator=(const X86MCCodeEmitter &); // DO NOT IMPLEMENT
  28   const TargetMachine &TM;
  29   const TargetInstrInfo &TII;
  30   MCContext &Ctx;
  31   bool Is64BitMode;
  32 public:
  33   X86MCCodeEmitter(TargetMachine &tm, MCContext &ctx, bool is64Bit)
  34     : TM(tm), TII(*TM.getInstrInfo()), Ctx(ctx) {
  35     Is64BitMode = is64Bit;
  36   }
  37
  38   ~X86MCCodeEmitter() {}
  39
  40   unsigned getNumFixupKinds() const {
  41     return 4;
  42   }
  43
  44   const MCFixupKindInfo &getFixupKindInfo(MCFixupKind Kind) const {
  45     const static MCFixupKindInfo Infos[] = {
  46       { "reloc_pcrel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  47       { "reloc_pcrel_1byte", 0, 1 * 8, MCFixupKindInfo::FKF_IsPCRel },
  48       { "reloc_riprel_4byte", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel },
  49       { "reloc_riprel_4byte_movq_load", 0, 4 * 8, MCFixupKindInfo::FKF_IsPCRel }
  50     };
  51
  52     if (Kind < FirstTargetFixupKind)
  53       return MCCodeEmitter::getFixupKindInfo(Kind);
  54
  55     assert(unsigned(Kind - FirstTargetFixupKind) < getNumFixupKinds() &&
  56            "Invalid kind!");
  57     return Infos[Kind - FirstTargetFixupKind];
  58   }
  59
  60   static unsigned GetX86RegNum(const MCOperand &MO) {
  61     return X86RegisterInfo::getX86RegNum(MO.getReg());
  62   }
  63
  64   void EmitByte(unsigned char C, unsigned &CurByte, raw_ostream &OS) const {
  65     OS << (char)C;
  66     ++CurByte;
  67   }
  68
  69   void EmitConstant(uint64_t Val, unsigned Size, unsigned &CurByte,
  70                     raw_ostream &OS) const {
  71     // Output the constant in little endian byte order.
  72     for (unsigned i = 0; i != Size; ++i) {
  73       EmitByte(Val & 255, CurByte, OS);
  74       Val >>= 8;
  75     }
  76   }
  77
  78   void EmitImmediate(const MCOperand &Disp,
  79                      unsigned ImmSize, MCFixupKind FixupKind,
  80                      unsigned &CurByte, raw_ostream &OS,
  81                      SmallVectorImpl<MCFixup> &Fixups,
  82                      int ImmOffset = 0) const;
  83
  84   inline static unsigned char ModRMByte(unsigned Mod, unsigned RegOpcode,
  85                                         unsigned RM) {
  86     assert(Mod < 4 && RegOpcode < 8 && RM < 8 && "ModRM Fields out of range!");
  87     return RM | (RegOpcode << 3) | (Mod << 6);
  88   }
  89
  90   void EmitRegModRMByte(const MCOperand &ModRMReg, unsigned RegOpcodeFld,
  91                         unsigned &CurByte, raw_ostream &OS) const {
  92     EmitByte(ModRMByte(3, RegOpcodeFld, GetX86RegNum(ModRMReg)), CurByte, OS);
  93   }
  94
  95   void EmitSIBByte(unsigned SS, unsigned Index, unsigned Base,
  96                    unsigned &CurByte, raw_ostream &OS) const {
  97     // SIB byte is in the same format as the ModRMByte.
  98     EmitByte(ModRMByte(SS, Index, Base), CurByte, OS);
  99   }
 100
 101
 102   void EmitMemModRMByte(const MCInst &MI, unsigned Op,
 103                         unsigned RegOpcodeField,
 104                         uint64_t TSFlags, unsigned &CurByte, raw_ostream &OS,
 105                         SmallVectorImpl<MCFixup> &Fixups) const;
 106
 107   void EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 108                          SmallVectorImpl<MCFixup> &Fixups) const;
 109
 110   void EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 111                            const MCInst &MI, const TargetInstrDesc &Desc,
 112                            raw_ostream &OS) const;
 113
 114   void EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 115                         const MCInst &MI, const TargetInstrDesc &Desc,
 116                         raw_ostream &OS) const;
 117 };
 118
 119 } // end anonymous namespace
 120
 121
 122 MCCodeEmitter *llvm::createX86_32MCCodeEmitter(const Target &,
 123                                                TargetMachine &TM,
 124                                                MCContext &Ctx) {
 125   return new X86MCCodeEmitter(TM, Ctx, false);
 126 }
 127
 128 MCCodeEmitter *llvm::createX86_64MCCodeEmitter(const Target &,
 129                                                TargetMachine &TM,
 130                                                MCContext &Ctx) {
 131   return new X86MCCodeEmitter(TM, Ctx, true);
 132 }
 133
 134
 135 /// isDisp8 - Return true if this signed displacement fits in a 8-bit
 136 /// sign-extended field.
 137 static bool isDisp8(int Value) {
 138   return Value == (signed char)Value;
 139 }
 140
 141 /// getImmFixupKind - Return the appropriate fixup kind to use for an immediate
 142 /// in an instruction with the specified TSFlags.
 143 static MCFixupKind getImmFixupKind(uint64_t TSFlags) {
 144   unsigned Size = X86II::getSizeOfImm(TSFlags);
 145   bool isPCRel = X86II::isImmPCRel(TSFlags);
 146
 147   switch (Size) {
 148   default: assert(0 && "Unknown immediate size");
 149   case 1: return isPCRel ? MCFixupKind(X86::reloc_pcrel_1byte) : FK_Data_1;
 150   case 4: return isPCRel ? MCFixupKind(X86::reloc_pcrel_4byte) : FK_Data_4;
 151   case 2: assert(!isPCRel); return FK_Data_2;
 152   case 8: assert(!isPCRel); return FK_Data_8;
 153   }
 154 }
 155
 156
 157 void X86MCCodeEmitter::
 158 EmitImmediate(const MCOperand &DispOp, unsigned Size, MCFixupKind FixupKind,
 159               unsigned &CurByte, raw_ostream &OS,
 160               SmallVectorImpl<MCFixup> &Fixups, int ImmOffset) const {
 161   // If this is a simple integer displacement that doesn't require a relocation,
 162   // emit it now.
 163   if (DispOp.isImm()) {
 164     // FIXME: is this right for pc-rel encoding??  Probably need to emit this as
 165     // a fixup if so.
 166     EmitConstant(DispOp.getImm()+ImmOffset, Size, CurByte, OS);
 167     return;
 168   }
 169
 170   // If we have an immoffset, add it to the expression.
 171   const MCExpr *Expr = DispOp.getExpr();
 172
 173   // If the fixup is pc-relative, we need to bias the value to be relative to
 174   // the start of the field, not the end of the field.
 175   if (FixupKind == MCFixupKind(X86::reloc_pcrel_4byte) ||
 176       FixupKind == MCFixupKind(X86::reloc_riprel_4byte) ||
 177       FixupKind == MCFixupKind(X86::reloc_riprel_4byte_movq_load))
 178     ImmOffset -= 4;
 179   if (FixupKind == MCFixupKind(X86::reloc_pcrel_1byte))
 180     ImmOffset -= 1;
 181
 182   if (ImmOffset)
 183     Expr = MCBinaryExpr::CreateAdd(Expr, MCConstantExpr::Create(ImmOffset, Ctx),
 184                                    Ctx);
 185
 186   // Emit a symbolic constant as a fixup and 4 zeros.
 187   Fixups.push_back(MCFixup::Create(CurByte, Expr, FixupKind));
 188   EmitConstant(0, Size, CurByte, OS);
 189 }
 190
 191
 192 void X86MCCodeEmitter::EmitMemModRMByte(const MCInst &MI, unsigned Op,
 193                                         unsigned RegOpcodeField,
 194                                         uint64_t TSFlags, unsigned &CurByte,
 195                                         raw_ostream &OS,
 196                                         SmallVectorImpl<MCFixup> &Fixups) const{
 197   const MCOperand &Disp     = MI.getOperand(Op+3);
 198   const MCOperand &Base     = MI.getOperand(Op);
 199   const MCOperand &Scale    = MI.getOperand(Op+1);
 200   const MCOperand &IndexReg = MI.getOperand(Op+2);
 201   unsigned BaseReg = Base.getReg();
 202
 203   // Handle %rip relative addressing.
 204   if (BaseReg == X86::RIP) {    // [disp32+RIP] in X86-64 mode
 205     assert(Is64BitMode && "Rip-relative addressing requires 64-bit mode");
 206     assert(IndexReg.getReg() == 0 && "Invalid rip-relative address");
 207     EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 208
 209     unsigned FixupKind = X86::reloc_riprel_4byte;
 210
 211     // movq loads are handled with a special relocation form which allows the
 212     // linker to eliminate some loads for GOT references which end up in the
 213     // same linkage unit.
 214     if (MI.getOpcode() == X86::MOV64rm ||
 215         MI.getOpcode() == X86::MOV64rm_TC)
 216       FixupKind = X86::reloc_riprel_4byte_movq_load;
 217
 218     // rip-relative addressing is actually relative to the *next* instruction.
 219     // Since an immediate can follow the mod/rm byte for an instruction, this
 220     // means that we need to bias the immediate field of the instruction with
 221     // the size of the immediate field.  If we have this case, add it into the
 222     // expression to emit.
 223     int ImmSize = X86II::hasImm(TSFlags) ? X86II::getSizeOfImm(TSFlags) : 0;
 224
 225     EmitImmediate(Disp, 4, MCFixupKind(FixupKind),
 226                   CurByte, OS, Fixups, -ImmSize);
 227     return;
 228   }
 229
 230   unsigned BaseRegNo = BaseReg ? GetX86RegNum(Base) : -1U;
 231
 232   // Determine whether a SIB byte is needed.
 233   // If no BaseReg, issue a RIP relative instruction only if the MCE can
 234   // resolve addresses on-the-fly, otherwise use SIB (Intel Manual 2A, table
 235   // 2-7) and absolute references.
 236
 237   if (// The SIB byte must be used if there is an index register.
 238       IndexReg.getReg() == 0 &&
 239       // The SIB byte must be used if the base is ESP/RSP/R12, all of which
 240       // encode to an R/M value of 4, which indicates that a SIB byte is
 241       // present.
 242       BaseRegNo != N86::ESP &&
 243       // If there is no base register and we're in 64-bit mode, we need a SIB
 244       // byte to emit an addr that is just 'disp32' (the non-RIP relative form).
 245       (!Is64BitMode || BaseReg != 0)) {
 246
 247     if (BaseReg == 0) {          // [disp32]     in X86-32 mode
 248       EmitByte(ModRMByte(0, RegOpcodeField, 5), CurByte, OS);
 249       EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 250       return;
 251     }
 252
 253     // If the base is not EBP/ESP and there is no displacement, use simple
 254     // indirect register encoding, this handles addresses like [EAX].  The
 255     // encoding for [EBP] with no displacement means [disp32] so we handle it
 256     // by emitting a displacement of 0 below.
 257     if (Disp.isImm() && Disp.getImm() == 0 && BaseRegNo != N86::EBP) {
 258       EmitByte(ModRMByte(0, RegOpcodeField, BaseRegNo), CurByte, OS);
 259       return;
 260     }
 261
 262     // Otherwise, if the displacement fits in a byte, encode as [REG+disp8].
 263     if (Disp.isImm() && isDisp8(Disp.getImm())) {
 264       EmitByte(ModRMByte(1, RegOpcodeField, BaseRegNo), CurByte, OS);
 265       EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 266       return;
 267     }
 268
 269     // Otherwise, emit the most general non-SIB encoding: [REG+disp32]
 270     EmitByte(ModRMByte(2, RegOpcodeField, BaseRegNo), CurByte, OS);
 271     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 272     return;
 273   }
 274
 275   // We need a SIB byte, so start by outputting the ModR/M byte first
 276   assert(IndexReg.getReg() != X86::ESP &&
 277          IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
 278
 279   bool ForceDisp32 = false;
 280   bool ForceDisp8  = false;
 281   if (BaseReg == 0) {
 282     // If there is no base register, we emit the special case SIB byte with
 283     // MOD=0, BASE=5, to JUST get the index, scale, and displacement.
 284     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 285     ForceDisp32 = true;
 286   } else if (!Disp.isImm()) {
 287     // Emit the normal disp32 encoding.
 288     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 289     ForceDisp32 = true;
 290   } else if (Disp.getImm() == 0 &&
 291              // Base reg can't be anything that ends up with '5' as the base
 292              // reg, it is the magic [*] nomenclature that indicates no base.
 293              BaseRegNo != N86::EBP) {
 294     // Emit no displacement ModR/M byte
 295     EmitByte(ModRMByte(0, RegOpcodeField, 4), CurByte, OS);
 296   } else if (isDisp8(Disp.getImm())) {
 297     // Emit the disp8 encoding.
 298     EmitByte(ModRMByte(1, RegOpcodeField, 4), CurByte, OS);
 299     ForceDisp8 = true;           // Make sure to force 8 bit disp if Base=EBP
 300   } else {
 301     // Emit the normal disp32 encoding.
 302     EmitByte(ModRMByte(2, RegOpcodeField, 4), CurByte, OS);
 303   }
 304
 305   // Calculate what the SS field value should be...
 306   static const unsigned SSTable[] = { ~0, 0, 1, ~0, 2, ~0, ~0, ~0, 3 };
 307   unsigned SS = SSTable[Scale.getImm()];
 308
 309   if (BaseReg == 0) {
 310     // Handle the SIB byte for the case where there is no base, see Intel
 311     // Manual 2A, table 2-7. The displacement has already been output.
 312     unsigned IndexRegNo;
 313     if (IndexReg.getReg())
 314       IndexRegNo = GetX86RegNum(IndexReg);
 315     else // Examples: [ESP+1*<noreg>+4] or [scaled idx]+disp32 (MOD=0,BASE=5)
 316       IndexRegNo = 4;
 317     EmitSIBByte(SS, IndexRegNo, 5, CurByte, OS);
 318   } else {
 319     unsigned IndexRegNo;
 320     if (IndexReg.getReg())
 321       IndexRegNo = GetX86RegNum(IndexReg);
 322     else
 323       IndexRegNo = 4;   // For example [ESP+1*<noreg>+4]
 324     EmitSIBByte(SS, IndexRegNo, GetX86RegNum(Base), CurByte, OS);
 325   }
 326
 327   // Do we need to output a displacement?
 328   if (ForceDisp8)
 329     EmitImmediate(Disp, 1, FK_Data_1, CurByte, OS, Fixups);
 330   else if (ForceDisp32 || Disp.getImm() != 0)
 331     EmitImmediate(Disp, 4, FK_Data_4, CurByte, OS, Fixups);
 332 }
 333
 334 /// EmitVEXOpcodePrefix - AVX instructions are encoded using a opcode prefix
 335 /// called VEX.
 336 void X86MCCodeEmitter::EmitVEXOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 337                             const MCInst &MI, const TargetInstrDesc &Desc,
 338                             raw_ostream &OS) const {
 339
 340   // Pseudo instructions never have a VEX prefix.
 341   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 342     return;
 343
 344   // VEX_R: opcode externsion equivalent to REX.R in
 345   // 1's complement (inverted) form
 346   //
 347   //  1: Same as REX_R=0 (must be 1 in 32-bit mode)
 348   //  0: Same as REX_R=1 (64 bit mode only)
 349   //
 350   unsigned char VEX_R = 0x1;
 351
 352   // VEX_X: equivalent to REX.X, only used when a
 353   // register is used for index in SIB Byte.
 354   //
 355   //  1: Same as REX.X=0 (must be 1 in 32-bit mode)
 356   //  0: Same as REX.X=1 (64-bit mode only)
 357   unsigned char VEX_X = 0x1;
 358
 359   // VEX_B:
 360   //
 361   //  1: Same as REX_B=0 (ignored in 32-bit mode)
 362   //  0: Same as REX_B=1 (64 bit mode only)
 363   //
 364   unsigned char VEX_B = 0x1;
 365
 366   // VEX_W: opcode specific (use like REX.W, or used for
 367   // opcode extension, or ignored, depending on the opcode byte)
 368   unsigned char VEX_W = 0;
 369
 370   // VEX_5M (VEX m-mmmmm field):
 371   //
 372   //  0b00000: Reserved for future use
 373   //  0b00001: implied 0F leading opcode
 374   //  0b00010: implied 0F 38 leading opcode bytes
 375   //  0b00011: implied 0F 3A leading opcode bytes
 376   //  0b00100-0b11111: Reserved for future use
 377   //
 378   unsigned char VEX_5M = 0x1;
 379
 380   // VEX_4V (VEX vvvv field): a register specifier
 381   // (in 1's complement form) or 1111 if unused.
 382   unsigned char VEX_4V = 0xf;
 383
 384   // VEX_L (Vector Length):
 385   //
 386   //  0: scalar or 128-bit vector
 387   //  1: 256-bit vector
 388   //
 389   unsigned char VEX_L = 0;
 390
 391   // VEX_PP: opcode extension providing equivalent
 392   // functionality of a SIMD prefix
 393   //
 394   //  0b00: None
 395   //  0b01: 66 (not handled yet)
 396   //  0b10: F3
 397   //  0b11: F2
 398   //
 399   unsigned char VEX_PP = 0;
 400
 401   switch (TSFlags & X86II::Op0Mask) {
 402   default: assert(0 && "Invalid prefix!");
 403   case 0: break;  // No prefix!
 404   case X86II::T8:  // 0F 38
 405     VEX_5M = 0x2;
 406     break;
 407   case X86II::TA:  // 0F 3A
 408     VEX_5M = 0x3;
 409     break;
 410   case X86II::TF:  // F2 0F 38
 411     VEX_PP = 0x3;
 412     VEX_5M = 0x2;
 413     break;
 414   case X86II::XS:  // F3 0F
 415     VEX_PP = 0x2;
 416     break;
 417   case X86II::XD:  // F2 0F
 418     VEX_PP = 0x3;
 419     break;
 420   }
 421
 422   unsigned NumOps = MI.getNumOperands();
 423   unsigned i = 0;
 424   unsigned SrcReg = 0, SrcRegNum = 0;
 425   bool IsSrcMem = false;
 426
 427   switch (TSFlags & X86II::FormMask) {
 428   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 429   case X86II::MRMSrcMem:
 430     IsSrcMem = true;
 431   case X86II::MRMSrcReg:
 432     if (MI.getOperand(0).isReg() &&
 433         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 434       VEX_R = 0x0;
 435
 436     // On regular x86, both XMM0-XMM7 and XMM8-XMM15 are encoded in the
 437     // range 0-7 and the difference between the 2 groups is given by the
 438     // REX prefix. In the VEX prefix, registers are seen sequencially
 439     // from 0-15 and encoded in 1's complement form, example:
 440     //
 441     //  ModRM field => XMM9 => 1
 442     //  VEX.VVVV    => XMM9 => ~9
 443     //
 444     // See table 4-35 of Intel AVX Programming Reference for details.
 445     SrcReg = MI.getOperand(1).getReg();
 446     SrcRegNum = GetX86RegNum(MI.getOperand(1));
 447     if (SrcReg >= X86::XMM8 && SrcReg <= X86::XMM15)
 448       SrcRegNum += 8;
 449
 450     // The registers represented through VEX_VVVV should
 451     // be encoded in 1's complement form.
 452     if ((TSFlags >> 32) & X86II::VEX_4V)
 453       VEX_4V = (~SrcRegNum) & 0xf;
 454
 455     i = 2; // Skip the VEX.VVVV operand.
 456     for (; i != NumOps; ++i) {
 457       const MCOperand &MO = MI.getOperand(i);
 458       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 459         VEX_B = 0x0;
 460       if (!VEX_B && MO.isReg() && IsSrcMem &&
 461           X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 462         VEX_X = 0x0;
 463     }
 464     break;
 465   default:
 466     assert(0 && "Not implemented!");
 467   }
 468
 469   // VEX opcode prefix can have 2 or 3 bytes
 470   //
 471   //  3 bytes:
 472   //    +-----+ +--------------+ +-------------------+
 473   //    | C4h | | RXB | m-mmmm | | W | vvvv | L | pp |
 474   //    +-----+ +--------------+ +-------------------+
 475   //  2 bytes:
 476   //    +-----+ +-------------------+
 477   //    | C5h | | R | vvvv | L | pp |
 478   //    +-----+ +-------------------+
 479   //
 480   unsigned char LastByte = VEX_PP | (VEX_L << 2) | (VEX_4V << 3);
 481
 482   if (VEX_B && VEX_X) { // 2 byte VEX prefix
 483     EmitByte(0xC5, CurByte, OS);
 484     EmitByte(LastByte | (VEX_R << 7), CurByte, OS);
 485     return;
 486   }
 487
 488   // 3 byte VEX prefix
 489   EmitByte(0xC4, CurByte, OS);
 490   EmitByte(VEX_R << 7 | VEX_X << 6 | VEX_5M, CurByte, OS);
 491   EmitByte(LastByte | (VEX_W << 7), CurByte, OS);
 492 }
 493
 494 /// DetermineREXPrefix - Determine if the MCInst has to be encoded with a X86-64
 495 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
 496 /// size, and 3) use of X86-64 extended registers.
 497 static unsigned DetermineREXPrefix(const MCInst &MI, uint64_t TSFlags,
 498                                    const TargetInstrDesc &Desc) {
 499   // Pseudo instructions never have a rex byte.
 500   if ((TSFlags & X86II::FormMask) == X86II::Pseudo)
 501     return 0;
 502
 503   unsigned REX = 0;
 504   if (TSFlags & X86II::REX_W)
 505     REX |= 1 << 3; // set REX.W
 506
 507   if (MI.getNumOperands() == 0) return REX;
 508
 509   unsigned NumOps = MI.getNumOperands();
 510   // FIXME: MCInst should explicitize the two-addrness.
 511   bool isTwoAddr = NumOps > 1 &&
 512                       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
 513
 514   // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
 515   unsigned i = isTwoAddr ? 1 : 0;
 516   for (; i != NumOps; ++i) {
 517     const MCOperand &MO = MI.getOperand(i);
 518     if (!MO.isReg()) continue;
 519     unsigned Reg = MO.getReg();
 520     if (!X86InstrInfo::isX86_64NonExtLowByteReg(Reg)) continue;
 521     // FIXME: The caller of DetermineREXPrefix slaps this prefix onto anything
 522     // that returns non-zero.
 523     REX |= 0x40; // REX fixed encoding prefix
 524     break;
 525   }
 526
 527   switch (TSFlags & X86II::FormMask) {
 528   case X86II::MRMInitReg: assert(0 && "FIXME: Remove this!");
 529   case X86II::MRMSrcReg:
 530     if (MI.getOperand(0).isReg() &&
 531         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 532       REX |= 1 << 2; // set REX.R
 533     i = isTwoAddr ? 2 : 1;
 534     for (; i != NumOps; ++i) {
 535       const MCOperand &MO = MI.getOperand(i);
 536       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 537         REX |= 1 << 0; // set REX.B
 538     }
 539     break;
 540   case X86II::MRMSrcMem: {
 541     if (MI.getOperand(0).isReg() &&
 542         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 543       REX |= 1 << 2; // set REX.R
 544     unsigned Bit = 0;
 545     i = isTwoAddr ? 2 : 1;
 546     for (; i != NumOps; ++i) {
 547       const MCOperand &MO = MI.getOperand(i);
 548       if (MO.isReg()) {
 549         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 550           REX |= 1 << Bit; // set REX.B (Bit=0) and REX.X (Bit=1)
 551         Bit++;
 552       }
 553     }
 554     break;
 555   }
 556   case X86II::MRM0m: case X86II::MRM1m:
 557   case X86II::MRM2m: case X86II::MRM3m:
 558   case X86II::MRM4m: case X86II::MRM5m:
 559   case X86II::MRM6m: case X86II::MRM7m:
 560   case X86II::MRMDestMem: {
 561     unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
 562     i = isTwoAddr ? 1 : 0;
 563     if (NumOps > e && MI.getOperand(e).isReg() &&
 564         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(e).getReg()))
 565       REX |= 1 << 2; // set REX.R
 566     unsigned Bit = 0;
 567     for (; i != e; ++i) {
 568       const MCOperand &MO = MI.getOperand(i);
 569       if (MO.isReg()) {
 570         if (X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 571           REX |= 1 << Bit; // REX.B (Bit=0) and REX.X (Bit=1)
 572         Bit++;
 573       }
 574     }
 575     break;
 576   }
 577   default:
 578     if (MI.getOperand(0).isReg() &&
 579         X86InstrInfo::isX86_64ExtendedReg(MI.getOperand(0).getReg()))
 580       REX |= 1 << 0; // set REX.B
 581     i = isTwoAddr ? 2 : 1;
 582     for (unsigned e = NumOps; i != e; ++i) {
 583       const MCOperand &MO = MI.getOperand(i);
 584       if (MO.isReg() && X86InstrInfo::isX86_64ExtendedReg(MO.getReg()))
 585         REX |= 1 << 2; // set REX.R
 586     }
 587     break;
 588   }
 589   return REX;
 590 }
 591
 592 /// EmitOpcodePrefix - Emit all instruction prefixes prior to the opcode.
 593 void X86MCCodeEmitter::EmitOpcodePrefix(uint64_t TSFlags, unsigned &CurByte,
 594                             const MCInst &MI, const TargetInstrDesc &Desc,
 595                             raw_ostream &OS) const {
 596
 597   // Emit the lock opcode prefix as needed.
 598   if (TSFlags & X86II::LOCK)
 599     EmitByte(0xF0, CurByte, OS);
 600
 601   // Emit segment override opcode prefix as needed.
 602   switch (TSFlags & X86II::SegOvrMask) {
 603   default: assert(0 && "Invalid segment!");
 604   case 0: break;  // No segment override!
 605   case X86II::FS:
 606     EmitByte(0x64, CurByte, OS);
 607     break;
 608   case X86II::GS:
 609     EmitByte(0x65, CurByte, OS);
 610     break;
 611   }
 612
 613   // Emit the repeat opcode prefix as needed.
 614   if ((TSFlags & X86II::Op0Mask) == X86II::REP)
 615     EmitByte(0xF3, CurByte, OS);
 616
 617   // Emit the operand size opcode prefix as needed.
 618   if (TSFlags & X86II::OpSize)
 619     EmitByte(0x66, CurByte, OS);
 620
 621   // Emit the address size opcode prefix as needed.
 622   if (TSFlags & X86II::AdSize)
 623     EmitByte(0x67, CurByte, OS);
 624
 625   bool Need0FPrefix = false;
 626   switch (TSFlags & X86II::Op0Mask) {
 627   default: assert(0 && "Invalid prefix!");
 628   case 0: break;  // No prefix!
 629   case X86II::REP: break; // already handled.
 630   case X86II::TB:  // Two-byte opcode prefix
 631   case X86II::T8:  // 0F 38
 632   case X86II::TA:  // 0F 3A
 633     Need0FPrefix = true;
 634     break;
 635   case X86II::TF: // F2 0F 38
 636     EmitByte(0xF2, CurByte, OS);
 637     Need0FPrefix = true;
 638     break;
 639   case X86II::XS:   // F3 0F
 640     EmitByte(0xF3, CurByte, OS);
 641     Need0FPrefix = true;
 642     break;
 643   case X86II::XD:   // F2 0F
 644     EmitByte(0xF2, CurByte, OS);
 645     Need0FPrefix = true;
 646     break;
 647   case X86II::D8: EmitByte(0xD8, CurByte, OS); break;
 648   case X86II::D9: EmitByte(0xD9, CurByte, OS); break;
 649   case X86II::DA: EmitByte(0xDA, CurByte, OS); break;
 650   case X86II::DB: EmitByte(0xDB, CurByte, OS); break;
 651   case X86II::DC: EmitByte(0xDC, CurByte, OS); break;
 652   case X86II::DD: EmitByte(0xDD, CurByte, OS); break;
 653   case X86II::DE: EmitByte(0xDE, CurByte, OS); break;
 654   case X86II::DF: EmitByte(0xDF, CurByte, OS); break;
 655   }
 656
 657   // Handle REX prefix.
 658   // FIXME: Can this come before F2 etc to simplify emission?
 659   if (Is64BitMode) {
 660     if (unsigned REX = DetermineREXPrefix(MI, TSFlags, Desc))
 661       EmitByte(0x40 | REX, CurByte, OS);
 662   }
 663
 664   // 0x0F escape code must be emitted just before the opcode.
 665   if (Need0FPrefix)
 666     EmitByte(0x0F, CurByte, OS);
 667
 668   // FIXME: Pull this up into previous switch if REX can be moved earlier.
 669   switch (TSFlags & X86II::Op0Mask) {
 670   case X86II::TF:    // F2 0F 38
 671   case X86II::T8:    // 0F 38
 672     EmitByte(0x38, CurByte, OS);
 673     break;
 674   case X86II::TA:    // 0F 3A
 675     EmitByte(0x3A, CurByte, OS);
 676     break;
 677   }
 678 }
 679
 680 void X86MCCodeEmitter::
 681 EncodeInstruction(const MCInst &MI, raw_ostream &OS,
 682                   SmallVectorImpl<MCFixup> &Fixups) const {
 683   unsigned Opcode = MI.getOpcode();
 684   const TargetInstrDesc &Desc = TII.get(Opcode);
 685   uint64_t TSFlags = Desc.TSFlags;
 686
 687   // Keep track of the current byte being emitted.
 688   unsigned CurByte = 0;
 689
 690   // Is this instruction encoded in AVX form?
 691   bool IsAVXForm = false;
 692   if ((TSFlags >> 32) & X86II::VEX_4V)
 693     IsAVXForm = true;
 694
 695   // FIXME: We should emit the prefixes in exactly the same order as GAS does,
 696   // in order to provide diffability.
 697
 698   if (!IsAVXForm)
 699     EmitOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 700   else
 701     EmitVEXOpcodePrefix(TSFlags, CurByte, MI, Desc, OS);
 702
 703   // If this is a two-address instruction, skip one of the register operands.
 704   unsigned NumOps = Desc.getNumOperands();
 705   unsigned CurOp = 0;
 706   if (NumOps > 1 && Desc.getOperandConstraint(1, TOI::TIED_TO) != -1)
 707     ++CurOp;
 708   else if (NumOps > 2 && Desc.getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
 709     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
 710     --NumOps;
 711
 712   unsigned char BaseOpcode = X86II::getBaseOpcodeFor(TSFlags);
 713   unsigned SrcRegNum = 0;
 714   switch (TSFlags & X86II::FormMask) {
 715   case X86II::MRMInitReg:
 716     assert(0 && "FIXME: Remove this form when the JIT moves to MCCodeEmitter!");
 717   default: errs() << "FORM: " << (TSFlags & X86II::FormMask) << "\n";
 718     assert(0 && "Unknown FormMask value in X86MCCodeEmitter!");
 719   case X86II::Pseudo: return; // Pseudo instructions encode to nothing.
 720   case X86II::RawFrm:
 721     EmitByte(BaseOpcode, CurByte, OS);
 722     break;
 723
 724   case X86II::AddRegFrm:
 725     EmitByte(BaseOpcode + GetX86RegNum(MI.getOperand(CurOp++)), CurByte, OS);
 726     break;
 727
 728   case X86II::MRMDestReg:
 729     EmitByte(BaseOpcode, CurByte, OS);
 730     EmitRegModRMByte(MI.getOperand(CurOp),
 731                      GetX86RegNum(MI.getOperand(CurOp+1)), CurByte, OS);
 732     CurOp += 2;
 733     break;
 734
 735   case X86II::MRMDestMem:
 736     EmitByte(BaseOpcode, CurByte, OS);
 737     EmitMemModRMByte(MI, CurOp,
 738                      GetX86RegNum(MI.getOperand(CurOp + X86AddrNumOperands)),
 739                      TSFlags, CurByte, OS, Fixups);
 740     CurOp += X86AddrNumOperands + 1;
 741     break;
 742
 743   case X86II::MRMSrcReg:
 744     EmitByte(BaseOpcode, CurByte, OS);
 745     SrcRegNum = CurOp + 1;
 746
 747     if (IsAVXForm) // Skip 1st src (which is encoded in VEX_VVVV)
 748       SrcRegNum++;
 749
 750     EmitRegModRMByte(MI.getOperand(SrcRegNum),
 751                      GetX86RegNum(MI.getOperand(CurOp)), CurByte, OS);
 752     CurOp = SrcRegNum + 1;
 753     break;
 754
 755   case X86II::MRMSrcMem: {
 756     EmitByte(BaseOpcode, CurByte, OS);
 757
 758     // FIXME: Maybe lea should have its own form?  This is a horrible hack.
 759     int AddrOperands;
 760     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
 761         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
 762       AddrOperands = X86AddrNumOperands - 1; // No segment register
 763     else
 764       AddrOperands = X86AddrNumOperands;
 765
 766     if (IsAVXForm)
 767       AddrOperands++;
 768
 769     // Skip the register source (which is encoded in VEX_VVVV)
 770     EmitMemModRMByte(MI, IsAVXForm ? CurOp+2 : CurOp+1,
 771                      GetX86RegNum(MI.getOperand(CurOp)),
 772                      TSFlags, CurByte, OS, Fixups);
 773     CurOp += AddrOperands + 1;
 774     break;
 775   }
 776
 777   case X86II::MRM0r: case X86II::MRM1r:
 778   case X86II::MRM2r: case X86II::MRM3r:
 779   case X86II::MRM4r: case X86II::MRM5r:
 780   case X86II::MRM6r: case X86II::MRM7r:
 781     EmitByte(BaseOpcode, CurByte, OS);
 782     EmitRegModRMByte(MI.getOperand(CurOp++),
 783                      (TSFlags & X86II::FormMask)-X86II::MRM0r,
 784                      CurByte, OS);
 785     break;
 786   case X86II::MRM0m: case X86II::MRM1m:
 787   case X86II::MRM2m: case X86II::MRM3m:
 788   case X86II::MRM4m: case X86II::MRM5m:
 789   case X86II::MRM6m: case X86II::MRM7m:
 790     EmitByte(BaseOpcode, CurByte, OS);
 791     EmitMemModRMByte(MI, CurOp, (TSFlags & X86II::FormMask)-X86II::MRM0m,
 792                      TSFlags, CurByte, OS, Fixups);
 793     CurOp += X86AddrNumOperands;
 794     break;
 795   case X86II::MRM_C1:
 796     EmitByte(BaseOpcode, CurByte, OS);
 797     EmitByte(0xC1, CurByte, OS);
 798     break;
 799   case X86II::MRM_C2:
 800     EmitByte(BaseOpcode, CurByte, OS);
 801     EmitByte(0xC2, CurByte, OS);
 802     break;
 803   case X86II::MRM_C3:
 804     EmitByte(BaseOpcode, CurByte, OS);
 805     EmitByte(0xC3, CurByte, OS);
 806     break;
 807   case X86II::MRM_C4:
 808     EmitByte(BaseOpcode, CurByte, OS);
 809     EmitByte(0xC4, CurByte, OS);
 810     break;
 811   case X86II::MRM_C8:
 812     EmitByte(BaseOpcode, CurByte, OS);
 813     EmitByte(0xC8, CurByte, OS);
 814     break;
 815   case X86II::MRM_C9:
 816     EmitByte(BaseOpcode, CurByte, OS);
 817     EmitByte(0xC9, CurByte, OS);
 818     break;
 819   case X86II::MRM_E8:
 820     EmitByte(BaseOpcode, CurByte, OS);
 821     EmitByte(0xE8, CurByte, OS);
 822     break;
 823   case X86II::MRM_F0:
 824     EmitByte(BaseOpcode, CurByte, OS);
 825     EmitByte(0xF0, CurByte, OS);
 826     break;
 827   case X86II::MRM_F8:
 828     EmitByte(BaseOpcode, CurByte, OS);
 829     EmitByte(0xF8, CurByte, OS);
 830     break;
 831   case X86II::MRM_F9:
 832     EmitByte(BaseOpcode, CurByte, OS);
 833     EmitByte(0xF9, CurByte, OS);
 834     break;
 835   }
 836
 837   // If there is a remaining operand, it must be a trailing immediate.  Emit it
 838   // according to the right size for the instruction.
 839   if (CurOp != NumOps)
 840     EmitImmediate(MI.getOperand(CurOp++),
 841                   X86II::getSizeOfImm(TSFlags), getImmFixupKind(TSFlags),
 842                   CurByte, OS, Fixups);
 843
 844 #ifndef NDEBUG
 845   // FIXME: Verify.
 846   if (/*!Desc.isVariadic() &&*/ CurOp != NumOps) {
 847     errs() << "Cannot encode all operands of: ";
 848     MI.dump();
 849     errs() << '\n';
 850     abort();
 851   }
 852 #endif
 853 }