lib/Target/X86/X86PeepholeOpt.cpp

   1 //===-- PeepholeOptimizer.cpp - X86 Peephole Optimizer --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains a peephole optimizer for the X86.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "llvm/CodeGen/MachineFunctionPass.h"
  16 #include "llvm/CodeGen/MachineInstrBuilder.h"
  17 #include "llvm/Target/MRegisterInfo.h"
  18 #include "Support/Statistic.h"
  19 #include "Support/STLExtras.h"
  20
  21 using namespace llvm;
  22
  23 namespace {
  24   Statistic<> NumPHOpts("x86-peephole",
  25                         "Number of peephole optimization performed");
  26   struct PH : public MachineFunctionPass {
  27     virtual bool runOnMachineFunction(MachineFunction &MF);
  28
  29     bool PeepholeOptimize(MachineBasicBlock &MBB,
  30                           MachineBasicBlock::iterator &I);
  31
  32     virtual const char *getPassName() const { return "X86 Peephole Optimizer"; }
  33   };
  34 }
  35
  36 FunctionPass *llvm::createX86PeepholeOptimizerPass() { return new PH(); }
  37
  38 bool PH::runOnMachineFunction(MachineFunction &MF) {
  39   bool Changed = false;
  40
  41   for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
  42     for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
  43       if (PeepholeOptimize(*BI, I)) {
  44         Changed = true;
  45         ++NumPHOpts;
  46       } else
  47         ++I;
  48
  49   return Changed;
  50 }
  51
  52
  53 bool PH::PeepholeOptimize(MachineBasicBlock &MBB,
  54                           MachineBasicBlock::iterator &I) {
  55   assert(I != MBB.end());
  56   MachineBasicBlock::iterator NextI = next(I);
  57
  58   MachineInstr *MI = I;
  59   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
  60   unsigned Size = 0;
  61   switch (MI->getOpcode()) {
  62   case X86::MOVrr8:
  63   case X86::MOVrr16:
  64   case X86::MOVrr32:   // Destroy X = X copies...
  65     if (MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
  66       I = MBB.erase(I);
  67       return true;
  68     }
  69     return false;
  70
  71     // A large number of X86 instructions have forms which take an 8-bit
  72     // immediate despite the fact that the operands are 16 or 32 bits.  Because
  73     // this can save three bytes of code size (and icache space), we want to
  74     // shrink them if possible.
  75   case X86::IMULrri16: case X86::IMULrri32:
  76     assert(MI->getNumOperands() == 3 && "These should all have 3 operands!");
  77     if (MI->getOperand(2).isImmediate()) {
  78       int Val = MI->getOperand(2).getImmedValue();
  79       // If the value is the same when signed extended from 8 bits...
  80       if (Val == (signed int)(signed char)Val) {
  81         unsigned Opcode;
  82         switch (MI->getOpcode()) {
  83         default: assert(0 && "Unknown opcode value!");
  84         case X86::IMULrri16: Opcode = X86::IMULrri16b; break;
  85         case X86::IMULrri32: Opcode = X86::IMULrri32b; break;
  86         }
  87         unsigned R0 = MI->getOperand(0).getReg();
  88         unsigned R1 = MI->getOperand(1).getReg();
  89         I = MBB.insert(MBB.erase(I),
  90                        BuildMI(Opcode, 2, R0).addReg(R1).addZImm((char)Val));
  91         return true;
  92       }
  93     }
  94     return false;
  95
  96   case X86::IMULrmi16: case X86::IMULrmi32:
  97     assert(MI->getNumOperands() == 6 && "These should all have 6 operands!");
  98     if (MI->getOperand(5).isImmediate()) {
  99       int Val = MI->getOperand(5).getImmedValue();
 100       // If the value is the same when signed extended from 8 bits...
 101       if (Val == (signed int)(signed char)Val) {
 102         unsigned Opcode;
 103         switch (MI->getOpcode()) {
 104         default: assert(0 && "Unknown opcode value!");
 105         case X86::IMULrmi16: Opcode = X86::IMULrmi16b; break;
 106         case X86::IMULrmi32: Opcode = X86::IMULrmi32b; break;
 107         }
 108         unsigned R0 = MI->getOperand(0).getReg();
 109         unsigned R1 = MI->getOperand(1).getReg();
 110         unsigned Scale = MI->getOperand(2).getImmedValue();
 111         unsigned R2 = MI->getOperand(3).getReg();
 112         unsigned Offset = MI->getOperand(3).getImmedValue();
 113         I = MBB.insert(MBB.erase(I),
 114                        BuildMI(Opcode, 2, R0).addReg(R1).addZImm(Scale).
 115                              addReg(R2).addSImm(Offset).addZImm((char)Val));
 116         return true;
 117       }
 118     }
 119     return false;
 120
 121   case X86::ADDri16:  case X86::ADDri32:
 122   case X86::ADDmi16:  case X86::ADDmi32:
 123   case X86::SUBri16:  case X86::SUBri32:
 124   case X86::ANDri16:  case X86::ANDri32:
 125   case X86::ORri16:   case X86::ORri32:
 126   case X86::XORri16:  case X86::XORri32:
 127     assert(MI->getNumOperands() == 2 && "These should all have 2 operands!");
 128     if (MI->getOperand(1).isImmediate()) {
 129       int Val = MI->getOperand(1).getImmedValue();
 130       // If the value is the same when signed extended from 8 bits...
 131       if (Val == (signed int)(signed char)Val) {
 132         unsigned Opcode;
 133         switch (MI->getOpcode()) {
 134         default: assert(0 && "Unknown opcode value!");
 135         case X86::ADDri16:  Opcode = X86::ADDri16b; break;
 136         case X86::ADDri32:  Opcode = X86::ADDri32b; break;
 137         case X86::ADDmi16:  Opcode = X86::ADDmi16b; break;
 138         case X86::ADDmi32:  Opcode = X86::ADDmi32b; break;
 139         case X86::SUBri16:  Opcode = X86::SUBri16b; break;
 140         case X86::SUBri32:  Opcode = X86::SUBri32b; break;
 141         case X86::ANDri16:  Opcode = X86::ANDri16b; break;
 142         case X86::ANDri32:  Opcode = X86::ANDri32b; break;
 143         case X86::ORri16:   Opcode = X86::ORri16b; break;
 144         case X86::ORri32:   Opcode = X86::ORri32b; break;
 145         case X86::XORri16:  Opcode = X86::XORri16b; break;
 146         case X86::XORri32:  Opcode = X86::XORri32b; break;
 147         }
 148         unsigned R0 = MI->getOperand(0).getReg();
 149         I = MBB.insert(MBB.erase(I),
 150                     BuildMI(Opcode, 1, R0, MOTy::UseAndDef).addZImm((char)Val));
 151         return true;
 152       }
 153     }
 154     return false;
 155
 156 #if 0
 157   case X86::MOVir32: Size++;
 158   case X86::MOVir16: Size++;
 159   case X86::MOVir8:
 160     // FIXME: We can only do this transformation if we know that flags are not
 161     // used here, because XOR clobbers the flags!
 162     if (MI->getOperand(1).isImmediate()) {         // avoid mov EAX, <value>
 163       int Val = MI->getOperand(1).getImmedValue();
 164       if (Val == 0) {                              // mov EAX, 0 -> xor EAX, EAX
 165         static const unsigned Opcode[] ={X86::XORrr8,X86::XORrr16,X86::XORrr32};
 166         unsigned Reg = MI->getOperand(0).getReg();
 167         I = MBB.insert(MBB.erase(I),
 168                        BuildMI(Opcode[Size], 2, Reg).addReg(Reg).addReg(Reg));
 169         return true;
 170       } else if (Val == -1) {                     // mov EAX, -1 -> or EAX, -1
 171         // TODO: 'or Reg, -1' has a smaller encoding than 'mov Reg, -1'
 172       }
 173     }
 174     return false;
 175 #endif
 176   case X86::BSWAPr32:        // Change bswap EAX, bswap EAX into nothing
 177     if (Next->getOpcode() == X86::BSWAPr32 &&
 178         MI->getOperand(0).getReg() == Next->getOperand(0).getReg()) {
 179       I = MBB.erase(MBB.erase(I));
 180       return true;
 181     }
 182     return false;
 183   default:
 184     return false;
 185   }
 186 }
 187
 188 namespace {
 189   class UseDefChains : public MachineFunctionPass {
 190     std::vector<MachineInstr*> DefiningInst;
 191   public:
 192     // getDefinition - Return the machine instruction that defines the specified
 193     // SSA virtual register.
 194     MachineInstr *getDefinition(unsigned Reg) {
 195       assert(MRegisterInfo::isVirtualRegister(Reg) &&
 196              "use-def chains only exist for SSA registers!");
 197       assert(Reg - MRegisterInfo::FirstVirtualRegister < DefiningInst.size() &&
 198              "Unknown register number!");
 199       assert(DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] &&
 200              "Unknown register number!");
 201       return DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister];
 202     }
 203
 204     // setDefinition - Update the use-def chains to indicate that MI defines
 205     // register Reg.
 206     void setDefinition(unsigned Reg, MachineInstr *MI) {
 207       if (Reg-MRegisterInfo::FirstVirtualRegister >= DefiningInst.size())
 208         DefiningInst.resize(Reg-MRegisterInfo::FirstVirtualRegister+1);
 209       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = MI;
 210     }
 211
 212     // removeDefinition - Update the use-def chains to forget about Reg
 213     // entirely.
 214     void removeDefinition(unsigned Reg) {
 215       assert(getDefinition(Reg));      // Check validity
 216       DefiningInst[Reg-MRegisterInfo::FirstVirtualRegister] = 0;
 217     }
 218
 219     virtual bool runOnMachineFunction(MachineFunction &MF) {
 220       for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI!=E; ++BI)
 221         for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); ++I) {
 222           for (unsigned i = 0, e = I->getNumOperands(); i != e; ++i) {
 223             MachineOperand &MO = I->getOperand(i);
 224             if (MO.isRegister() && MO.isDef() && !MO.isUse() &&
 225                 MRegisterInfo::isVirtualRegister(MO.getReg()))
 226               setDefinition(MO.getReg(), I);
 227           }
 228         }
 229       return false;
 230     }
 231
 232     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 233       AU.setPreservesAll();
 234       MachineFunctionPass::getAnalysisUsage(AU);
 235     }
 236
 237     virtual void releaseMemory() {
 238       std::vector<MachineInstr*>().swap(DefiningInst);
 239     }
 240   };
 241
 242   RegisterAnalysis<UseDefChains> X("use-def-chains",
 243                                 "use-def chain construction for machine code");
 244 }
 245
 246
 247 namespace {
 248   Statistic<> NumSSAPHOpts("x86-ssa-peephole",
 249                            "Number of SSA peephole optimization performed");
 250
 251   /// SSAPH - This pass is an X86-specific, SSA-based, peephole optimizer.  This
 252   /// pass is really a bad idea: a better instruction selector should completely
 253   /// supersume it.  However, that will take some time to develop, and the
 254   /// simple things this can do are important now.
 255   class SSAPH : public MachineFunctionPass {
 256     UseDefChains *UDC;
 257   public:
 258     virtual bool runOnMachineFunction(MachineFunction &MF);
 259
 260     bool PeepholeOptimize(MachineBasicBlock &MBB,
 261                           MachineBasicBlock::iterator &I);
 262
 263     virtual const char *getPassName() const {
 264       return "X86 SSA-based Peephole Optimizer";
 265     }
 266
 267     /// Propagate - Set MI[DestOpNo] = Src[SrcOpNo], optionally change the
 268     /// opcode of the instruction, then return true.
 269     bool Propagate(MachineInstr *MI, unsigned DestOpNo,
 270                    MachineInstr *Src, unsigned SrcOpNo, unsigned NewOpcode = 0){
 271       MI->getOperand(DestOpNo) = Src->getOperand(SrcOpNo);
 272       if (NewOpcode) MI->setOpcode(NewOpcode);
 273       return true;
 274     }
 275
 276     /// OptimizeAddress - If we can fold the addressing arithmetic for this
 277     /// memory instruction into the instruction itself, do so and return true.
 278     bool OptimizeAddress(MachineInstr *MI, unsigned OpNo);
 279
 280     /// getDefininingInst - If the specified operand is a read of an SSA
 281     /// register, return the machine instruction defining it, otherwise, return
 282     /// null.
 283     MachineInstr *getDefiningInst(MachineOperand &MO) {
 284       if (MO.isDef() || !MO.isRegister() ||
 285           !MRegisterInfo::isVirtualRegister(MO.getReg())) return 0;
 286       return UDC->getDefinition(MO.getReg());
 287     }
 288
 289     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
 290       AU.addRequired<UseDefChains>();
 291       AU.addPreserved<UseDefChains>();
 292       MachineFunctionPass::getAnalysisUsage(AU);
 293     }
 294   };
 295 }
 296
 297 FunctionPass *llvm::createX86SSAPeepholeOptimizerPass() { return new SSAPH(); }
 298
 299 bool SSAPH::runOnMachineFunction(MachineFunction &MF) {
 300   bool Changed = false;
 301   bool LocalChanged;
 302
 303   UDC = &getAnalysis<UseDefChains>();
 304
 305   do {
 306     LocalChanged = false;
 307
 308     for (MachineFunction::iterator BI = MF.begin(), E = MF.end(); BI != E; ++BI)
 309       for (MachineBasicBlock::iterator I = BI->begin(); I != BI->end(); )
 310         if (PeepholeOptimize(*BI, I)) {
 311           LocalChanged = true;
 312           ++NumSSAPHOpts;
 313         } else
 314           ++I;
 315     Changed |= LocalChanged;
 316   } while (LocalChanged);
 317
 318   return Changed;
 319 }
 320
 321 static bool isValidScaleAmount(unsigned Scale) {
 322   return Scale == 1 || Scale == 2 || Scale == 4 || Scale == 8;
 323 }
 324
 325 /// OptimizeAddress - If we can fold the addressing arithmetic for this
 326 /// memory instruction into the instruction itself, do so and return true.
 327 bool SSAPH::OptimizeAddress(MachineInstr *MI, unsigned OpNo) {
 328   MachineOperand &BaseRegOp      = MI->getOperand(OpNo+0);
 329   MachineOperand &ScaleOp        = MI->getOperand(OpNo+1);
 330   MachineOperand &IndexRegOp     = MI->getOperand(OpNo+2);
 331   MachineOperand &DisplacementOp = MI->getOperand(OpNo+3);
 332
 333   unsigned BaseReg  = BaseRegOp.hasAllocatedReg() ? BaseRegOp.getReg() : 0;
 334   unsigned Scale    = ScaleOp.getImmedValue();
 335   unsigned IndexReg = IndexRegOp.hasAllocatedReg() ? IndexRegOp.getReg() : 0;
 336
 337   bool Changed = false;
 338
 339   // If the base register is unset, and the index register is set with a scale
 340   // of 1, move it to be the base register.
 341   if (BaseRegOp.hasAllocatedReg() && BaseReg == 0 &&
 342       Scale == 1 && IndexReg != 0) {
 343     BaseRegOp.setReg(IndexReg);
 344     IndexRegOp.setReg(0);
 345     return true;
 346   }
 347
 348   // Attempt to fold instructions used by the base register into the instruction
 349   if (MachineInstr *DefInst = getDefiningInst(BaseRegOp)) {
 350     switch (DefInst->getOpcode()) {
 351     case X86::MOVir32:
 352       // If there is no displacement set for this instruction set one now.
 353       // FIXME: If we can fold two immediates together, we should do so!
 354       if (DisplacementOp.isImmediate() && !DisplacementOp.getImmedValue()) {
 355         if (DefInst->getOperand(1).isImmediate()) {
 356           BaseRegOp.setReg(0);
 357           return Propagate(MI, OpNo+3, DefInst, 1);
 358         }
 359       }
 360       break;
 361
 362     case X86::ADDrr32:
 363       // If the source is a register-register add, and we do not yet have an
 364       // index register, fold the add into the memory address.
 365       if (IndexReg == 0) {
 366         BaseRegOp = DefInst->getOperand(1);
 367         IndexRegOp = DefInst->getOperand(2);
 368         ScaleOp.setImmedValue(1);
 369         return true;
 370       }
 371       break;
 372
 373     case X86::SHLir32:
 374       // If this shift could be folded into the index portion of the address if
 375       // it were the index register, move it to the index register operand now,
 376       // so it will be folded in below.
 377       if ((Scale == 1 || (IndexReg == 0 && IndexRegOp.hasAllocatedReg())) &&
 378           DefInst->getOperand(2).getImmedValue() < 4) {
 379         std::swap(BaseRegOp, IndexRegOp);
 380         ScaleOp.setImmedValue(1); Scale = 1;
 381         std::swap(IndexReg, BaseReg);
 382         Changed = true;
 383         break;
 384       }
 385     }
 386   }
 387
 388   // Attempt to fold instructions used by the index into the instruction
 389   if (MachineInstr *DefInst = getDefiningInst(IndexRegOp)) {
 390     switch (DefInst->getOpcode()) {
 391     case X86::SHLir32: {
 392       // Figure out what the resulting scale would be if we folded this shift.
 393       unsigned ResScale = Scale * (1 << DefInst->getOperand(2).getImmedValue());
 394       if (isValidScaleAmount(ResScale)) {
 395         IndexRegOp = DefInst->getOperand(1);
 396         ScaleOp.setImmedValue(ResScale);
 397         return true;
 398       }
 399       break;
 400     }
 401     }
 402   }
 403
 404   return Changed;
 405 }
 406
 407 bool SSAPH::PeepholeOptimize(MachineBasicBlock &MBB,
 408                              MachineBasicBlock::iterator &I) {
 409     MachineBasicBlock::iterator NextI = next(I);
 410
 411   MachineInstr *MI = I;
 412   MachineInstr *Next = (NextI != MBB.end()) ? &*NextI : (MachineInstr*)0;
 413
 414   bool Changed = false;
 415
 416   // Scan the operands of this instruction.  If any operands are
 417   // register-register copies, replace the operand with the source.
 418   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i)
 419     // Is this an SSA register use?
 420     if (MachineInstr *DefInst = getDefiningInst(MI->getOperand(i)))
 421       // If the operand is a vreg-vreg copy, it is always safe to replace the
 422       // source value with the input operand.
 423       if (DefInst->getOpcode() == X86::MOVrr8  ||
 424           DefInst->getOpcode() == X86::MOVrr16 ||
 425           DefInst->getOpcode() == X86::MOVrr32) {
 426         // Don't propagate physical registers into PHI nodes...
 427         if (MI->getOpcode() != X86::PHI ||
 428             (DefInst->getOperand(1).isRegister() &&
 429              MRegisterInfo::isVirtualRegister(DefInst->getOperand(1).getReg())))
 430         Changed = Propagate(MI, i, DefInst, 1);
 431       }
 432
 433
 434   // Perform instruction specific optimizations.
 435   switch (MI->getOpcode()) {
 436
 437     // Register to memory stores.  Format: <base,scale,indexreg,immdisp>, srcreg
 438   case X86::MOVrm32: case X86::MOVrm16: case X86::MOVrm8:
 439   case X86::MOVim32: case X86::MOVim16: case X86::MOVim8:
 440     // Check to see if we can fold the source instruction into this one...
 441     if (MachineInstr *SrcInst = getDefiningInst(MI->getOperand(4))) {
 442       switch (SrcInst->getOpcode()) {
 443         // Fold the immediate value into the store, if possible.
 444       case X86::MOVir8:  return Propagate(MI, 4, SrcInst, 1, X86::MOVim8);
 445       case X86::MOVir16: return Propagate(MI, 4, SrcInst, 1, X86::MOVim16);
 446       case X86::MOVir32: return Propagate(MI, 4, SrcInst, 1, X86::MOVim32);
 447       default: break;
 448       }
 449     }
 450
 451     // If we can optimize the addressing expression, do so now.
 452     if (OptimizeAddress(MI, 0))
 453       return true;
 454     break;
 455
 456   case X86::MOVmr32:
 457   case X86::MOVmr16:
 458   case X86::MOVmr8:
 459     // If we can optimize the addressing expression, do so now.
 460     if (OptimizeAddress(MI, 1))
 461       return true;
 462     break;
 463
 464   default: break;
 465   }
 466
 467   return Changed;
 468 }