lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/Target/TargetAsmInfo.h"
  30 #include "llvm/Target/TargetFrameInfo.h"
  31 #include "llvm/Target/TargetInstrInfo.h"
  32 #include "llvm/Target/TargetMachine.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/ADT/BitVector.h"
  36 #include "llvm/ADT/STLExtras.h"
  37 using namespace llvm;
  38
  39 namespace {
  40   cl::opt<bool>
  41   NoFusing("disable-spill-fusing",
  42            cl::desc("Disable fusing of spill code into instructions"));
  43   cl::opt<bool>
  44   PrintFailedFusing("print-failed-fuse-candidates",
  45                     cl::desc("Print instructions that the allocator wants to"
  46                              " fuse, but the X86 backend currently can't"),
  47                     cl::Hidden);
  48 }
  49
  50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  51                                  const TargetInstrInfo &tii)
  52   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  53     TM(tm), TII(tii) {
  54   // Cache some information.
  55   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  56   Is64Bit = Subtarget->is64Bit();
  57   if (Is64Bit) {
  58     SlotSize = 8;
  59     StackPtr = X86::RSP;
  60     FramePtr = X86::RBP;
  61   } else {
  62     SlotSize = 4;
  63     StackPtr = X86::ESP;
  64     FramePtr = X86::EBP;
  65   }
  66 }
  67
  68 // getX86RegNum - This function maps LLVM register identifiers to their X86
  69 // specific numbering, which is used in various places encoding instructions.
  70 //
  71 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
  72   switch(RegNo) {
  73   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
  74   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
  75   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
  76   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
  77   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
  78     return N86::ESP;
  79   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
  80     return N86::EBP;
  81   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
  82     return N86::ESI;
  83   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
  84     return N86::EDI;
  85
  86   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
  87     return N86::EAX;
  88   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
  89     return N86::ECX;
  90   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
  91     return N86::EDX;
  92   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
  93     return N86::EBX;
  94   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
  95     return N86::ESP;
  96   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
  97     return N86::EBP;
  98   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
  99     return N86::ESI;
 100   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 101     return N86::EDI;
 102
 103   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 104   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 105     return RegNo-X86::ST0;
 106
 107   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
 108   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
 109     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
 110   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 111   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 112     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
 113
 114   default:
 115     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 116     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 117     return 0;
 118   }
 119 }
 120
 121 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 122                                                 MachineBasicBlock::iterator MI,
 123                                 const std::vector<CalleeSavedInfo> &CSI) const {
 124   if (CSI.empty())
 125     return false;
 126
 127   MachineFunction &MF = *MBB.getParent();
 128   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 129   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 130   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 131   for (unsigned i = CSI.size(); i != 0; --i) {
 132     unsigned Reg = CSI[i-1].getReg();
 133     // Add the callee-saved register as live-in. It's killed at the spill.
 134     MBB.addLiveIn(Reg);
 135     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 136   }
 137   return true;
 138 }
 139
 140 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 141                                                  MachineBasicBlock::iterator MI,
 142                                 const std::vector<CalleeSavedInfo> &CSI) const {
 143   if (CSI.empty())
 144     return false;
 145
 146   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 147   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 148     unsigned Reg = CSI[i].getReg();
 149     BuildMI(MBB, MI, TII.get(Opc), Reg);
 150   }
 151   return true;
 152 }
 153
 154 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 155                                           MachineBasicBlock::iterator MI,
 156                                           unsigned SrcReg, int FrameIdx,
 157                                           const TargetRegisterClass *RC) const {
 158   unsigned Opc;
 159   if (RC == &X86::GR64RegClass) {
 160     Opc = X86::MOV64mr;
 161   } else if (RC == &X86::GR32RegClass) {
 162     Opc = X86::MOV32mr;
 163   } else if (RC == &X86::GR16RegClass) {
 164     Opc = X86::MOV16mr;
 165   } else if (RC == &X86::GR8RegClass) {
 166     Opc = X86::MOV8mr;
 167   } else if (RC == &X86::GR32_RegClass) {
 168     Opc = X86::MOV32_mr;
 169   } else if (RC == &X86::GR16_RegClass) {
 170     Opc = X86::MOV16_mr;
 171   } else if (RC == &X86::RFP80RegClass) {
 172     Opc = X86::ST_FpP80m;   // pops
 173   } else if (RC == &X86::RFP64RegClass) {
 174     Opc = X86::ST_Fp64m;
 175   } else if (RC == &X86::RFP32RegClass) {
 176     Opc = X86::ST_Fp32m;
 177   } else if (RC == &X86::FR32RegClass) {
 178     Opc = X86::MOVSSmr;
 179   } else if (RC == &X86::FR64RegClass) {
 180     Opc = X86::MOVSDmr;
 181   } else if (RC == &X86::VR128RegClass) {
 182     Opc = X86::MOVAPSmr;
 183   } else if (RC == &X86::VR64RegClass) {
 184     Opc = X86::MMX_MOVQ64mr;
 185   } else {
 186     assert(0 && "Unknown regclass");
 187     abort();
 188   }
 189   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 190     .addReg(SrcReg, false, false, true);
 191 }
 192
 193 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 194                                            MachineBasicBlock::iterator MI,
 195                                            unsigned DestReg, int FrameIdx,
 196                                            const TargetRegisterClass *RC) const{
 197   unsigned Opc;
 198   if (RC == &X86::GR64RegClass) {
 199     Opc = X86::MOV64rm;
 200   } else if (RC == &X86::GR32RegClass) {
 201     Opc = X86::MOV32rm;
 202   } else if (RC == &X86::GR16RegClass) {
 203     Opc = X86::MOV16rm;
 204   } else if (RC == &X86::GR8RegClass) {
 205     Opc = X86::MOV8rm;
 206   } else if (RC == &X86::GR32_RegClass) {
 207     Opc = X86::MOV32_rm;
 208   } else if (RC == &X86::GR16_RegClass) {
 209     Opc = X86::MOV16_rm;
 210   } else if (RC == &X86::RFP80RegClass) {
 211     Opc = X86::LD_Fp80m;
 212   } else if (RC == &X86::RFP64RegClass) {
 213     Opc = X86::LD_Fp64m;
 214   } else if (RC == &X86::RFP32RegClass) {
 215     Opc = X86::LD_Fp32m;
 216   } else if (RC == &X86::FR32RegClass) {
 217     Opc = X86::MOVSSrm;
 218   } else if (RC == &X86::FR64RegClass) {
 219     Opc = X86::MOVSDrm;
 220   } else if (RC == &X86::VR128RegClass) {
 221     Opc = X86::MOVAPSrm;
 222   } else if (RC == &X86::VR64RegClass) {
 223     Opc = X86::MMX_MOVQ64rm;
 224   } else {
 225     assert(0 && "Unknown regclass");
 226     abort();
 227   }
 228   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 229 }
 230
 231 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 232                                    MachineBasicBlock::iterator MI,
 233                                    unsigned DestReg, unsigned SrcReg,
 234                                    const TargetRegisterClass *DestRC,
 235                                    const TargetRegisterClass *SrcRC) const {
 236   if (DestRC != SrcRC) {
 237     // Moving EFLAGS to / from another register requires a push and a pop.
 238     if (SrcRC == &X86::CCRRegClass) {
 239       assert(SrcReg == X86::EFLAGS);
 240       if (DestRC == &X86::GR64RegClass) {
 241         BuildMI(MBB, MI, TII.get(X86::PUSHFQ));
 242         BuildMI(MBB, MI, TII.get(X86::POP64r), DestReg);
 243         return;
 244       } else if (DestRC == &X86::GR32RegClass) {
 245         BuildMI(MBB, MI, TII.get(X86::PUSHFD));
 246         BuildMI(MBB, MI, TII.get(X86::POP32r), DestReg);
 247         return;
 248       }
 249     } else if (DestRC == &X86::CCRRegClass) {
 250       assert(DestReg == X86::EFLAGS);
 251       if (SrcRC == &X86::GR64RegClass) {
 252         BuildMI(MBB, MI, TII.get(X86::PUSH64r)).addReg(SrcReg);
 253         BuildMI(MBB, MI, TII.get(X86::POPFQ));
 254         return;
 255       } else if (SrcRC == &X86::GR32RegClass) {
 256         BuildMI(MBB, MI, TII.get(X86::PUSH32r)).addReg(SrcReg);
 257         BuildMI(MBB, MI, TII.get(X86::POPFD));
 258         return;
 259       }
 260     }
 261     cerr << "Not yet supported!";
 262     abort();
 263   }
 264
 265   unsigned Opc;
 266   if (DestRC == &X86::GR64RegClass) {
 267     Opc = X86::MOV64rr;
 268   } else if (DestRC == &X86::GR32RegClass) {
 269     Opc = X86::MOV32rr;
 270   } else if (DestRC == &X86::GR16RegClass) {
 271     Opc = X86::MOV16rr;
 272   } else if (DestRC == &X86::GR8RegClass) {
 273     Opc = X86::MOV8rr;
 274   } else if (DestRC == &X86::GR32_RegClass) {
 275     Opc = X86::MOV32_rr;
 276   } else if (DestRC == &X86::GR16_RegClass) {
 277     Opc = X86::MOV16_rr;
 278   } else if (DestRC == &X86::RFP32RegClass) {
 279     Opc = X86::MOV_Fp3232;
 280   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
 281     Opc = X86::MOV_Fp6464;
 282   } else if (DestRC == &X86::RFP80RegClass) {
 283     Opc = X86::MOV_Fp8080;
 284   } else if (DestRC == &X86::FR32RegClass) {
 285     Opc = X86::FsMOVAPSrr;
 286   } else if (DestRC == &X86::FR64RegClass) {
 287     Opc = X86::FsMOVAPDrr;
 288   } else if (DestRC == &X86::VR128RegClass) {
 289     Opc = X86::MOVAPSrr;
 290   } else if (DestRC == &X86::VR64RegClass) {
 291     Opc = X86::MMX_MOVQ64rr;
 292   } else {
 293     assert(0 && "Unknown regclass");
 294     abort();
 295   }
 296   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 297 }
 298
 299 const TargetRegisterClass *
 300 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 301   if (RC == &X86::CCRRegClass)
 302     if (Is64Bit)
 303       return &X86::GR64RegClass;
 304     else
 305       return &X86::GR32RegClass;
 306   return NULL;
 307 }
 308
 309 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 310                                     MachineBasicBlock::iterator I,
 311                                     unsigned DestReg,
 312                                     const MachineInstr *Orig) const {
 313   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 314   // Re-materialize them as movri instructions to avoid side effects.
 315   switch (Orig->getOpcode()) {
 316   case X86::MOV8r0:
 317     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 318     break;
 319   case X86::MOV16r0:
 320     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 321     break;
 322   case X86::MOV32r0:
 323     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 324     break;
 325   case X86::MOV64r0:
 326     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 327     break;
 328   default: {
 329     MachineInstr *MI = Orig->clone();
 330     MI->getOperand(0).setReg(DestReg);
 331     MBB.insert(I, MI);
 332     break;
 333   }
 334   }
 335 }
 336
 337 static const MachineInstrBuilder &FuseInstrAddOperand(MachineInstrBuilder &MIB,
 338                                                       MachineOperand &MO) {
 339   if (MO.isRegister())
 340     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 341   else if (MO.isImmediate())
 342     MIB = MIB.addImm(MO.getImm());
 343   else if (MO.isFrameIndex())
 344     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 345   else if (MO.isGlobalAddress())
 346     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 347   else if (MO.isConstantPoolIndex())
 348     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 349   else if (MO.isJumpTableIndex())
 350     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 351   else if (MO.isExternalSymbol())
 352     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 353   else
 354     assert(0 && "Unknown operand for FuseInst!");
 355
 356   return MIB;
 357 }
 358
 359 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 360                                      SmallVector<MachineOperand,4> &MOs,
 361                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 362   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 363
 364   // Create the base instruction with the memory operand as the first part.
 365   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 366   unsigned NumAddrOps = MOs.size();
 367   for (unsigned i = 0; i != NumAddrOps; ++i)
 368     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 369   if (NumAddrOps < 4)  // FrameIndex only
 370     MIB.addImm(1).addReg(0).addImm(0);
 371
 372   // Loop over the rest of the ri operands, converting them over.
 373   for (unsigned i = 0; i != NumOps; ++i) {
 374     MachineOperand &MO = MI->getOperand(i+2);
 375     MIB = FuseInstrAddOperand(MIB, MO);
 376   }
 377   return MIB;
 378 }
 379
 380 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 381                               SmallVector<MachineOperand,4> &MOs,
 382                               MachineInstr *MI, const TargetInstrInfo &TII) {
 383   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 384
 385   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 386     MachineOperand &MO = MI->getOperand(i);
 387     if (i == OpNo) {
 388       assert(MO.isRegister() && "Expected to fold into reg operand!");
 389       unsigned NumAddrOps = MOs.size();
 390       for (unsigned i = 0; i != NumAddrOps; ++i)
 391         MIB = FuseInstrAddOperand(MIB, MOs[i]);
 392       if (NumAddrOps < 4)  // FrameIndex only
 393         MIB.addImm(1).addReg(0).addImm(0);
 394     } else {
 395       MIB = FuseInstrAddOperand(MIB, MO);
 396     }
 397   }
 398   return MIB;
 399 }
 400
 401 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
 402                                 SmallVector<MachineOperand,4> &MOs,
 403                                 MachineInstr *MI) {
 404   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
 405
 406   unsigned NumAddrOps = MOs.size();
 407   for (unsigned i = 0; i != NumAddrOps; ++i)
 408     MIB = FuseInstrAddOperand(MIB, MOs[i]);
 409   if (NumAddrOps < 4)  // FrameIndex only
 410     MIB.addImm(1).addReg(0).addImm(0);
 411   return MIB.addImm(0);
 412 }
 413
 414
 415 //===----------------------------------------------------------------------===//
 416 // Efficient Lookup Table Support
 417 //===----------------------------------------------------------------------===//
 418
 419 namespace {
 420   /// TableEntry - Maps the 'from' opcode to a fused form of the 'to' opcode.
 421   ///
 422   struct TableEntry {
 423     unsigned from;                      // Original opcode.
 424     unsigned to;                        // New opcode.
 425
 426     // less operators used by STL search.
 427     bool operator<(const TableEntry &TE) const { return from < TE.from; }
 428     friend bool operator<(const TableEntry &TE, unsigned V) {
 429       return TE.from < V;
 430     }
 431     friend bool operator<(unsigned V, const TableEntry &TE) {
 432       return V < TE.from;
 433     }
 434   };
 435 }
 436
 437 /// TableIsSorted - Return true if the table is in 'from' opcode order.
 438 ///
 439 static bool TableIsSorted(const TableEntry *Table, unsigned NumEntries) {
 440   for (unsigned i = 1; i != NumEntries; ++i)
 441     if (!(Table[i-1] < Table[i])) {
 442       cerr << "Entries out of order " << Table[i-1].from
 443            << " " << Table[i].from << "\n";
 444       return false;
 445     }
 446   return true;
 447 }
 448
 449 /// TableLookup - Return the table entry matching the specified opcode.
 450 /// Otherwise return NULL.
 451 static const TableEntry *TableLookup(const TableEntry *Table, unsigned N,
 452                                 unsigned Opcode) {
 453   const TableEntry *I = std::lower_bound(Table, Table+N, Opcode);
 454   if (I != Table+N && I->from == Opcode)
 455     return I;
 456   return NULL;
 457 }
 458
 459 #ifdef NDEBUG
 460 #define ASSERT_SORTED(TABLE)
 461 #else
 462 #define ASSERT_SORTED(TABLE)                                              \
 463   { static bool TABLE##Checked = false;                                   \
 464     if (!TABLE##Checked) {                                                \
 465        assert(TableIsSorted(TABLE, array_lengthof(TABLE)) &&              \
 466               "All lookup tables must be sorted for efficient access!");  \
 467        TABLE##Checked = true;                                             \
 468     }                                                                     \
 469   }
 470 #endif
 471
 472 MachineInstr*
 473 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
 474                                    SmallVector<MachineOperand,4> &MOs) const {
 475   // Table (and size) to search
 476   const TableEntry *OpcodeTablePtr = NULL;
 477   unsigned OpcodeTableSize = 0;
 478   bool isTwoAddrFold = false;
 479   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
 480   bool isTwoAddr = NumOps > 1 &&
 481     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
 482
 483   MachineInstr *NewMI = NULL;
 484   // Folding a memory location into the two-address part of a two-address
 485   // instruction is different than folding it other places.  It requires
 486   // replacing the *two* registers with the memory location.
 487   if (isTwoAddr && NumOps >= 2 && i < 2 &&
 488       MI->getOperand(0).isRegister() &&
 489       MI->getOperand(1).isRegister() &&
 490       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
 491     static const TableEntry OpcodeTable[] = {
 492       { X86::ADC32ri,     X86::ADC32mi },
 493       { X86::ADC32ri8,    X86::ADC32mi8 },
 494       { X86::ADC32rr,     X86::ADC32mr },
 495       { X86::ADC64ri32,   X86::ADC64mi32 },
 496       { X86::ADC64ri8,    X86::ADC64mi8 },
 497       { X86::ADC64rr,     X86::ADC64mr },
 498       { X86::ADD16ri,     X86::ADD16mi },
 499       { X86::ADD16ri8,    X86::ADD16mi8 },
 500       { X86::ADD16rr,     X86::ADD16mr },
 501       { X86::ADD32ri,     X86::ADD32mi },
 502       { X86::ADD32ri8,    X86::ADD32mi8 },
 503       { X86::ADD32rr,     X86::ADD32mr },
 504       { X86::ADD64ri32,   X86::ADD64mi32 },
 505       { X86::ADD64ri8,    X86::ADD64mi8 },
 506       { X86::ADD64rr,     X86::ADD64mr },
 507       { X86::ADD8ri,      X86::ADD8mi },
 508       { X86::ADD8rr,      X86::ADD8mr },
 509       { X86::AND16ri,     X86::AND16mi },
 510       { X86::AND16ri8,    X86::AND16mi8 },
 511       { X86::AND16rr,     X86::AND16mr },
 512       { X86::AND32ri,     X86::AND32mi },
 513       { X86::AND32ri8,    X86::AND32mi8 },
 514       { X86::AND32rr,     X86::AND32mr },
 515       { X86::AND64ri32,   X86::AND64mi32 },
 516       { X86::AND64ri8,    X86::AND64mi8 },
 517       { X86::AND64rr,     X86::AND64mr },
 518       { X86::AND8ri,      X86::AND8mi },
 519       { X86::AND8rr,      X86::AND8mr },
 520       { X86::DEC16r,      X86::DEC16m },
 521       { X86::DEC32r,      X86::DEC32m },
 522       { X86::DEC64_16r,   X86::DEC16m },
 523       { X86::DEC64_32r,   X86::DEC32m },
 524       { X86::DEC64r,      X86::DEC64m },
 525       { X86::DEC8r,       X86::DEC8m },
 526       { X86::INC16r,      X86::INC16m },
 527       { X86::INC32r,      X86::INC32m },
 528       { X86::INC64_16r,   X86::INC16m },
 529       { X86::INC64_32r,   X86::INC32m },
 530       { X86::INC64r,      X86::INC64m },
 531       { X86::INC8r,       X86::INC8m },
 532       { X86::NEG16r,      X86::NEG16m },
 533       { X86::NEG32r,      X86::NEG32m },
 534       { X86::NEG64r,      X86::NEG64m },
 535       { X86::NEG8r,       X86::NEG8m },
 536       { X86::NOT16r,      X86::NOT16m },
 537       { X86::NOT32r,      X86::NOT32m },
 538       { X86::NOT64r,      X86::NOT64m },
 539       { X86::NOT8r,       X86::NOT8m },
 540       { X86::OR16ri,      X86::OR16mi },
 541       { X86::OR16ri8,     X86::OR16mi8 },
 542       { X86::OR16rr,      X86::OR16mr },
 543       { X86::OR32ri,      X86::OR32mi },
 544       { X86::OR32ri8,     X86::OR32mi8 },
 545       { X86::OR32rr,      X86::OR32mr },
 546       { X86::OR64ri32,    X86::OR64mi32 },
 547       { X86::OR64ri8,     X86::OR64mi8 },
 548       { X86::OR64rr,      X86::OR64mr },
 549       { X86::OR8ri,       X86::OR8mi },
 550       { X86::OR8rr,       X86::OR8mr },
 551       { X86::ROL16r1,     X86::ROL16m1 },
 552       { X86::ROL16rCL,    X86::ROL16mCL },
 553       { X86::ROL16ri,     X86::ROL16mi },
 554       { X86::ROL32r1,     X86::ROL32m1 },
 555       { X86::ROL32rCL,    X86::ROL32mCL },
 556       { X86::ROL32ri,     X86::ROL32mi },
 557       { X86::ROL64r1,     X86::ROL64m1 },
 558       { X86::ROL64rCL,    X86::ROL64mCL },
 559       { X86::ROL64ri,     X86::ROL64mi },
 560       { X86::ROL8r1,      X86::ROL8m1 },
 561       { X86::ROL8rCL,     X86::ROL8mCL },
 562       { X86::ROL8ri,      X86::ROL8mi },
 563       { X86::ROR16r1,     X86::ROR16m1 },
 564       { X86::ROR16rCL,    X86::ROR16mCL },
 565       { X86::ROR16ri,     X86::ROR16mi },
 566       { X86::ROR32r1,     X86::ROR32m1 },
 567       { X86::ROR32rCL,    X86::ROR32mCL },
 568       { X86::ROR32ri,     X86::ROR32mi },
 569       { X86::ROR64r1,     X86::ROR64m1 },
 570       { X86::ROR64rCL,    X86::ROR64mCL },
 571       { X86::ROR64ri,     X86::ROR64mi },
 572       { X86::ROR8r1,      X86::ROR8m1 },
 573       { X86::ROR8rCL,     X86::ROR8mCL },
 574       { X86::ROR8ri,      X86::ROR8mi },
 575       { X86::SAR16r1,     X86::SAR16m1 },
 576       { X86::SAR16rCL,    X86::SAR16mCL },
 577       { X86::SAR16ri,     X86::SAR16mi },
 578       { X86::SAR32r1,     X86::SAR32m1 },
 579       { X86::SAR32rCL,    X86::SAR32mCL },
 580       { X86::SAR32ri,     X86::SAR32mi },
 581       { X86::SAR64r1,     X86::SAR64m1 },
 582       { X86::SAR64rCL,    X86::SAR64mCL },
 583       { X86::SAR64ri,     X86::SAR64mi },
 584       { X86::SAR8r1,      X86::SAR8m1 },
 585       { X86::SAR8rCL,     X86::SAR8mCL },
 586       { X86::SAR8ri,      X86::SAR8mi },
 587       { X86::SBB32ri,     X86::SBB32mi },
 588       { X86::SBB32ri8,    X86::SBB32mi8 },
 589       { X86::SBB32rr,     X86::SBB32mr },
 590       { X86::SBB64ri32,   X86::SBB64mi32 },
 591       { X86::SBB64ri8,    X86::SBB64mi8 },
 592       { X86::SBB64rr,     X86::SBB64mr },
 593       { X86::SHL16r1,     X86::SHL16m1 },
 594       { X86::SHL16rCL,    X86::SHL16mCL },
 595       { X86::SHL16ri,     X86::SHL16mi },
 596       { X86::SHL32r1,     X86::SHL32m1 },
 597       { X86::SHL32rCL,    X86::SHL32mCL },
 598       { X86::SHL32ri,     X86::SHL32mi },
 599       { X86::SHL64r1,     X86::SHL64m1 },
 600       { X86::SHL64rCL,    X86::SHL64mCL },
 601       { X86::SHL64ri,     X86::SHL64mi },
 602       { X86::SHL8r1,      X86::SHL8m1 },
 603       { X86::SHL8rCL,     X86::SHL8mCL },
 604       { X86::SHL8ri,      X86::SHL8mi },
 605       { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 606       { X86::SHLD16rri8,  X86::SHLD16mri8 },
 607       { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 608       { X86::SHLD32rri8,  X86::SHLD32mri8 },
 609       { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 610       { X86::SHLD64rri8,  X86::SHLD64mri8 },
 611       { X86::SHR16r1,     X86::SHR16m1 },
 612       { X86::SHR16rCL,    X86::SHR16mCL },
 613       { X86::SHR16ri,     X86::SHR16mi },
 614       { X86::SHR32r1,     X86::SHR32m1 },
 615       { X86::SHR32rCL,    X86::SHR32mCL },
 616       { X86::SHR32ri,     X86::SHR32mi },
 617       { X86::SHR64r1,     X86::SHR64m1 },
 618       { X86::SHR64rCL,    X86::SHR64mCL },
 619       { X86::SHR64ri,     X86::SHR64mi },
 620       { X86::SHR8r1,      X86::SHR8m1 },
 621       { X86::SHR8rCL,     X86::SHR8mCL },
 622       { X86::SHR8ri,      X86::SHR8mi },
 623       { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 624       { X86::SHRD16rri8,  X86::SHRD16mri8 },
 625       { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 626       { X86::SHRD32rri8,  X86::SHRD32mri8 },
 627       { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 628       { X86::SHRD64rri8,  X86::SHRD64mri8 },
 629       { X86::SUB16ri,     X86::SUB16mi },
 630       { X86::SUB16ri8,    X86::SUB16mi8 },
 631       { X86::SUB16rr,     X86::SUB16mr },
 632       { X86::SUB32ri,     X86::SUB32mi },
 633       { X86::SUB32ri8,    X86::SUB32mi8 },
 634       { X86::SUB32rr,     X86::SUB32mr },
 635       { X86::SUB64ri32,   X86::SUB64mi32 },
 636       { X86::SUB64ri8,    X86::SUB64mi8 },
 637       { X86::SUB64rr,     X86::SUB64mr },
 638       { X86::SUB8ri,      X86::SUB8mi },
 639       { X86::SUB8rr,      X86::SUB8mr },
 640       { X86::XOR16ri,     X86::XOR16mi },
 641       { X86::XOR16ri8,    X86::XOR16mi8 },
 642       { X86::XOR16rr,     X86::XOR16mr },
 643       { X86::XOR32ri,     X86::XOR32mi },
 644       { X86::XOR32ri8,    X86::XOR32mi8 },
 645       { X86::XOR32rr,     X86::XOR32mr },
 646       { X86::XOR64ri32,   X86::XOR64mi32 },
 647       { X86::XOR64ri8,    X86::XOR64mi8 },
 648       { X86::XOR64rr,     X86::XOR64mr },
 649       { X86::XOR8ri,      X86::XOR8mi },
 650       { X86::XOR8rr,      X86::XOR8mr }
 651     };
 652     ASSERT_SORTED(OpcodeTable);
 653     OpcodeTablePtr = OpcodeTable;
 654     OpcodeTableSize = array_lengthof(OpcodeTable);
 655     isTwoAddrFold = true;
 656   } else if (i == 0) { // If operand 0
 657     if (MI->getOpcode() == X86::MOV16r0)
 658       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
 659     else if (MI->getOpcode() == X86::MOV32r0)
 660       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
 661     else if (MI->getOpcode() == X86::MOV64r0)
 662       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
 663     else if (MI->getOpcode() == X86::MOV8r0)
 664       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
 665     if (NewMI) {
 666       NewMI->copyKillDeadInfo(MI);
 667       return NewMI;
 668     }
 669
 670     static const TableEntry OpcodeTable[] = {
 671       { X86::CALL32r,     X86::CALL32m },
 672       { X86::CALL64r,     X86::CALL64m },
 673       { X86::CMP16ri,     X86::CMP16mi },
 674       { X86::CMP16ri8,    X86::CMP16mi8 },
 675       { X86::CMP32ri,     X86::CMP32mi },
 676       { X86::CMP32ri8,    X86::CMP32mi8 },
 677       { X86::CMP64ri32,   X86::CMP64mi32 },
 678       { X86::CMP64ri8,    X86::CMP64mi8 },
 679       { X86::CMP8ri,      X86::CMP8mi },
 680       { X86::DIV16r,      X86::DIV16m },
 681       { X86::DIV32r,      X86::DIV32m },
 682       { X86::DIV64r,      X86::DIV64m },
 683       { X86::DIV8r,       X86::DIV8m },
 684       { X86::FsMOVAPDrr,  X86::MOVSDmr },
 685       { X86::FsMOVAPSrr,  X86::MOVSSmr },
 686       { X86::IDIV16r,     X86::IDIV16m },
 687       { X86::IDIV32r,     X86::IDIV32m },
 688       { X86::IDIV64r,     X86::IDIV64m },
 689       { X86::IDIV8r,      X86::IDIV8m },
 690       { X86::IMUL16r,     X86::IMUL16m },
 691       { X86::IMUL32r,     X86::IMUL32m },
 692       { X86::IMUL64r,     X86::IMUL64m },
 693       { X86::IMUL8r,      X86::IMUL8m },
 694       { X86::JMP32r,      X86::JMP32m },
 695       { X86::JMP64r,      X86::JMP64m },
 696       { X86::MOV16ri,     X86::MOV16mi },
 697       { X86::MOV16rr,     X86::MOV16mr },
 698       { X86::MOV32ri,     X86::MOV32mi },
 699       { X86::MOV32rr,     X86::MOV32mr },
 700       { X86::MOV64ri32,   X86::MOV64mi32 },
 701       { X86::MOV64rr,     X86::MOV64mr },
 702       { X86::MOV8ri,      X86::MOV8mi },
 703       { X86::MOV8rr,      X86::MOV8mr },
 704       { X86::MOVAPDrr,    X86::MOVAPDmr },
 705       { X86::MOVAPSrr,    X86::MOVAPSmr },
 706       { X86::MOVPDI2DIrr, X86::MOVPDI2DImr },
 707       { X86::MOVPQIto64rr,X86::MOVPQIto64mr },
 708       { X86::MOVPS2SSrr,  X86::MOVPS2SSmr },
 709       { X86::MOVSDrr,     X86::MOVSDmr },
 710       { X86::MOVSDto64rr, X86::MOVSDto64mr },
 711       { X86::MOVSS2DIrr,  X86::MOVSS2DImr },
 712       { X86::MOVSSrr,     X86::MOVSSmr },
 713       { X86::MOVUPDrr,    X86::MOVUPDmr },
 714       { X86::MOVUPSrr,    X86::MOVUPSmr },
 715       { X86::MUL16r,      X86::MUL16m },
 716       { X86::MUL32r,      X86::MUL32m },
 717       { X86::MUL64r,      X86::MUL64m },
 718       { X86::MUL8r,       X86::MUL8m },
 719       { X86::SETAEr,      X86::SETAEm },
 720       { X86::SETAr,       X86::SETAm },
 721       { X86::SETBEr,      X86::SETBEm },
 722       { X86::SETBr,       X86::SETBm },
 723       { X86::SETEr,       X86::SETEm },
 724       { X86::SETGEr,      X86::SETGEm },
 725       { X86::SETGr,       X86::SETGm },
 726       { X86::SETLEr,      X86::SETLEm },
 727       { X86::SETLr,       X86::SETLm },
 728       { X86::SETNEr,      X86::SETNEm },
 729       { X86::SETNPr,      X86::SETNPm },
 730       { X86::SETNSr,      X86::SETNSm },
 731       { X86::SETPr,       X86::SETPm },
 732       { X86::SETSr,       X86::SETSm },
 733       { X86::TAILJMPr,    X86::TAILJMPm },
 734       { X86::TEST16ri,    X86::TEST16mi },
 735       { X86::TEST32ri,    X86::TEST32mi },
 736       { X86::TEST64ri32,  X86::TEST64mi32 },
 737       { X86::TEST8ri,     X86::TEST8mi },
 738       { X86::XCHG16rr,    X86::XCHG16mr },
 739       { X86::XCHG32rr,    X86::XCHG32mr },
 740       { X86::XCHG64rr,    X86::XCHG64mr },
 741       { X86::XCHG8rr,     X86::XCHG8mr }
 742     };
 743
 744     ASSERT_SORTED(OpcodeTable);
 745     OpcodeTablePtr = OpcodeTable;
 746     OpcodeTableSize = array_lengthof(OpcodeTable);
 747   } else if (i == 1) {
 748     static const TableEntry OpcodeTable[] = {
 749       { X86::CMP16rr,         X86::CMP16rm },
 750       { X86::CMP32rr,         X86::CMP32rm },
 751       { X86::CMP64rr,         X86::CMP64rm },
 752       { X86::CMP8rr,          X86::CMP8rm },
 753       { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 754       { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 755       { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 756       { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 757       { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 758       { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 759       { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 760       { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 761       { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 762       { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 763       { X86::FsMOVAPDrr,      X86::MOVSDrm },
 764       { X86::FsMOVAPSrr,      X86::MOVSSrm },
 765       { X86::IMUL16rri,       X86::IMUL16rmi },
 766       { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 767       { X86::IMUL32rri,       X86::IMUL32rmi },
 768       { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 769       { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 770       { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 771       { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 772       { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 773       { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 774       { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 775       { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 776       { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 777       { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 778       { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 779       { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 780       { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 781       { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 782       { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 783       { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 784       { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 785       { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 786       { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 787       { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 788       { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 789       { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 790       { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 791       { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 792       { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 793       { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 794       { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 795       { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 796       { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 797       { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 798       { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 799       { X86::MOV16rr,         X86::MOV16rm },
 800       { X86::MOV32rr,         X86::MOV32rm },
 801       { X86::MOV64rr,         X86::MOV64rm },
 802       { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 803       { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 804       { X86::MOV8rr,          X86::MOV8rm },
 805       { X86::MOVAPDrr,        X86::MOVAPDrm },
 806       { X86::MOVAPSrr,        X86::MOVAPSrm },
 807       { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 808       { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 809       { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 810       { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 811       { X86::MOVSDrr,         X86::MOVSDrm },
 812       { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 813       { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 814       { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 815       { X86::MOVSSrr,         X86::MOVSSrm },
 816       { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 817       { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 818       { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 819       { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 820       { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 821       { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 822       { X86::MOVUPDrr,        X86::MOVUPDrm },
 823       { X86::MOVUPSrr,        X86::MOVUPSrm },
 824       { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 825       { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 826       { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 827       { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 828       { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 829       { X86::PSHUFDri,        X86::PSHUFDmi },
 830       { X86::PSHUFHWri,       X86::PSHUFHWmi },
 831       { X86::PSHUFLWri,       X86::PSHUFLWmi },
 832       { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 833       { X86::RCPPSr,          X86::RCPPSm },
 834       { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 835       { X86::RSQRTPSr,        X86::RSQRTPSm },
 836       { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 837       { X86::RSQRTSSr,        X86::RSQRTSSm },
 838       { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 839       { X86::SQRTPDr,         X86::SQRTPDm },
 840       { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 841       { X86::SQRTPSr,         X86::SQRTPSm },
 842       { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 843       { X86::SQRTSDr,         X86::SQRTSDm },
 844       { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 845       { X86::SQRTSSr,         X86::SQRTSSm },
 846       { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 847       { X86::TEST16rr,        X86::TEST16rm },
 848       { X86::TEST32rr,        X86::TEST32rm },
 849       { X86::TEST64rr,        X86::TEST64rm },
 850       { X86::TEST8rr,         X86::TEST8rm },
 851       // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 852       { X86::UCOMISDrr,       X86::UCOMISDrm },
 853       { X86::UCOMISSrr,       X86::UCOMISSrm },
 854       { X86::XCHG16rr,        X86::XCHG16rm },
 855       { X86::XCHG32rr,        X86::XCHG32rm },
 856       { X86::XCHG64rr,        X86::XCHG64rm },
 857       { X86::XCHG8rr,         X86::XCHG8rm }
 858     };
 859
 860     ASSERT_SORTED(OpcodeTable);
 861     OpcodeTablePtr = OpcodeTable;
 862     OpcodeTableSize = array_lengthof(OpcodeTable);
 863   } else if (i == 2) {
 864     static const TableEntry OpcodeTable[] = {
 865       { X86::ADC32rr,         X86::ADC32rm },
 866       { X86::ADC64rr,         X86::ADC64rm },
 867       { X86::ADD16rr,         X86::ADD16rm },
 868       { X86::ADD32rr,         X86::ADD32rm },
 869       { X86::ADD64rr,         X86::ADD64rm },
 870       { X86::ADD8rr,          X86::ADD8rm },
 871       { X86::ADDPDrr,         X86::ADDPDrm },
 872       { X86::ADDPSrr,         X86::ADDPSrm },
 873       { X86::ADDSDrr,         X86::ADDSDrm },
 874       { X86::ADDSSrr,         X86::ADDSSrm },
 875       { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 876       { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 877       { X86::AND16rr,         X86::AND16rm },
 878       { X86::AND32rr,         X86::AND32rm },
 879       { X86::AND64rr,         X86::AND64rm },
 880       { X86::AND8rr,          X86::AND8rm },
 881       { X86::ANDNPDrr,        X86::ANDNPDrm },
 882       { X86::ANDNPSrr,        X86::ANDNPSrm },
 883       { X86::ANDPDrr,         X86::ANDPDrm },
 884       { X86::ANDPSrr,         X86::ANDPSrm },
 885       { X86::CMOVA16rr,       X86::CMOVA16rm },
 886       { X86::CMOVA32rr,       X86::CMOVA32rm },
 887       { X86::CMOVA64rr,       X86::CMOVA64rm },
 888       { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 889       { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 890       { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 891       { X86::CMOVB16rr,       X86::CMOVB16rm },
 892       { X86::CMOVB32rr,       X86::CMOVB32rm },
 893       { X86::CMOVB64rr,       X86::CMOVB64rm },
 894       { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 895       { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 896       { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 897       { X86::CMOVE16rr,       X86::CMOVE16rm },
 898       { X86::CMOVE32rr,       X86::CMOVE32rm },
 899       { X86::CMOVE64rr,       X86::CMOVE64rm },
 900       { X86::CMOVG16rr,       X86::CMOVG16rm },
 901       { X86::CMOVG32rr,       X86::CMOVG32rm },
 902       { X86::CMOVG64rr,       X86::CMOVG64rm },
 903       { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 904       { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 905       { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 906       { X86::CMOVL16rr,       X86::CMOVL16rm },
 907       { X86::CMOVL32rr,       X86::CMOVL32rm },
 908       { X86::CMOVL64rr,       X86::CMOVL64rm },
 909       { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 910       { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 911       { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 912       { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 913       { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 914       { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 915       { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 916       { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 917       { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 918       { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 919       { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 920       { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 921       { X86::CMOVP16rr,       X86::CMOVP16rm },
 922       { X86::CMOVP32rr,       X86::CMOVP32rm },
 923       { X86::CMOVP64rr,       X86::CMOVP64rm },
 924       { X86::CMOVS16rr,       X86::CMOVS16rm },
 925       { X86::CMOVS32rr,       X86::CMOVS32rm },
 926       { X86::CMOVS64rr,       X86::CMOVS64rm },
 927       { X86::CMPPDrri,        X86::CMPPDrmi },
 928       { X86::CMPPSrri,        X86::CMPPSrmi },
 929       { X86::CMPSDrr,         X86::CMPSDrm },
 930       { X86::CMPSSrr,         X86::CMPSSrm },
 931       { X86::DIVPDrr,         X86::DIVPDrm },
 932       { X86::DIVPSrr,         X86::DIVPSrm },
 933       { X86::DIVSDrr,         X86::DIVSDrm },
 934       { X86::DIVSSrr,         X86::DIVSSrm },
 935       { X86::HADDPDrr,        X86::HADDPDrm },
 936       { X86::HADDPSrr,        X86::HADDPSrm },
 937       { X86::HSUBPDrr,        X86::HSUBPDrm },
 938       { X86::HSUBPSrr,        X86::HSUBPSrm },
 939       { X86::IMUL16rr,        X86::IMUL16rm },
 940       { X86::IMUL32rr,        X86::IMUL32rm },
 941       { X86::IMUL64rr,        X86::IMUL64rm },
 942       { X86::MAXPDrr,         X86::MAXPDrm },
 943       { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 944       { X86::MAXPSrr,         X86::MAXPSrm },
 945       { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 946       { X86::MAXSDrr,         X86::MAXSDrm },
 947       { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 948       { X86::MAXSSrr,         X86::MAXSSrm },
 949       { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 950       { X86::MINPDrr,         X86::MINPDrm },
 951       { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 952       { X86::MINPSrr,         X86::MINPSrm },
 953       { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 954       { X86::MINSDrr,         X86::MINSDrm },
 955       { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 956       { X86::MINSSrr,         X86::MINSSrm },
 957       { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 958       { X86::MULPDrr,         X86::MULPDrm },
 959       { X86::MULPSrr,         X86::MULPSrm },
 960       { X86::MULSDrr,         X86::MULSDrm },
 961       { X86::MULSSrr,         X86::MULSSrm },
 962       { X86::OR16rr,          X86::OR16rm },
 963       { X86::OR32rr,          X86::OR32rm },
 964       { X86::OR64rr,          X86::OR64rm },
 965       { X86::OR8rr,           X86::OR8rm },
 966       { X86::ORPDrr,          X86::ORPDrm },
 967       { X86::ORPSrr,          X86::ORPSrm },
 968       { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 969       { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 970       { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 971       { X86::PADDBrr,         X86::PADDBrm },
 972       { X86::PADDDrr,         X86::PADDDrm },
 973       { X86::PADDQrr,         X86::PADDQrm },
 974       { X86::PADDSBrr,        X86::PADDSBrm },
 975       { X86::PADDSWrr,        X86::PADDSWrm },
 976       { X86::PADDWrr,         X86::PADDWrm },
 977       { X86::PANDNrr,         X86::PANDNrm },
 978       { X86::PANDrr,          X86::PANDrm },
 979       { X86::PAVGBrr,         X86::PAVGBrm },
 980       { X86::PAVGWrr,         X86::PAVGWrm },
 981       { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 982       { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 983       { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 984       { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 985       { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 986       { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 987       { X86::PINSRWrri,       X86::PINSRWrmi },
 988       { X86::PMADDWDrr,       X86::PMADDWDrm },
 989       { X86::PMAXSWrr,        X86::PMAXSWrm },
 990       { X86::PMAXUBrr,        X86::PMAXUBrm },
 991       { X86::PMINSWrr,        X86::PMINSWrm },
 992       { X86::PMINUBrr,        X86::PMINUBrm },
 993       { X86::PMULHUWrr,       X86::PMULHUWrm },
 994       { X86::PMULHWrr,        X86::PMULHWrm },
 995       { X86::PMULLWrr,        X86::PMULLWrm },
 996       { X86::PMULUDQrr,       X86::PMULUDQrm },
 997       { X86::PORrr,           X86::PORrm },
 998       { X86::PSADBWrr,        X86::PSADBWrm },
 999       { X86::PSLLDrr,         X86::PSLLDrm },
1000       { X86::PSLLQrr,         X86::PSLLQrm },
1001       { X86::PSLLWrr,         X86::PSLLWrm },
1002       { X86::PSRADrr,         X86::PSRADrm },
1003       { X86::PSRAWrr,         X86::PSRAWrm },
1004       { X86::PSRLDrr,         X86::PSRLDrm },
1005       { X86::PSRLQrr,         X86::PSRLQrm },
1006       { X86::PSRLWrr,         X86::PSRLWrm },
1007       { X86::PSUBBrr,         X86::PSUBBrm },
1008       { X86::PSUBDrr,         X86::PSUBDrm },
1009       { X86::PSUBSBrr,        X86::PSUBSBrm },
1010       { X86::PSUBSWrr,        X86::PSUBSWrm },
1011       { X86::PSUBWrr,         X86::PSUBWrm },
1012       { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
1013       { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
1014       { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
1015       { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
1016       { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
1017       { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
1018       { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
1019       { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
1020       { X86::PXORrr,          X86::PXORrm },
1021       { X86::SBB32rr,         X86::SBB32rm },
1022       { X86::SBB64rr,         X86::SBB64rm },
1023       { X86::SHUFPDrri,       X86::SHUFPDrmi },
1024       { X86::SHUFPSrri,       X86::SHUFPSrmi },
1025       { X86::SUB16rr,         X86::SUB16rm },
1026       { X86::SUB32rr,         X86::SUB32rm },
1027       { X86::SUB64rr,         X86::SUB64rm },
1028       { X86::SUB8rr,          X86::SUB8rm },
1029       { X86::SUBPDrr,         X86::SUBPDrm },
1030       { X86::SUBPSrr,         X86::SUBPSrm },
1031       { X86::SUBSDrr,         X86::SUBSDrm },
1032       { X86::SUBSSrr,         X86::SUBSSrm },
1033       // FIXME: TEST*rr -> swapped operand of TEST*mr.
1034       { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
1035       { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
1036       { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
1037       { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
1038       { X86::XOR16rr,         X86::XOR16rm },
1039       { X86::XOR32rr,         X86::XOR32rm },
1040       { X86::XOR64rr,         X86::XOR64rm },
1041       { X86::XOR8rr,          X86::XOR8rm },
1042       { X86::XORPDrr,         X86::XORPDrm },
1043       { X86::XORPSrr,         X86::XORPSrm }
1044     };
1045
1046     ASSERT_SORTED(OpcodeTable);
1047     OpcodeTablePtr = OpcodeTable;
1048     OpcodeTableSize = array_lengthof(OpcodeTable);
1049   }
1050
1051   // If table selected...
1052   if (OpcodeTablePtr) {
1053     // Find the Opcode to fuse
1054     unsigned fromOpcode = MI->getOpcode();
1055     // Lookup fromOpcode in table
1056     if (const TableEntry *Entry = TableLookup(OpcodeTablePtr, OpcodeTableSize,
1057                                               fromOpcode)) {
1058       if (isTwoAddrFold)
1059         NewMI = FuseTwoAddrInst(Entry->to, MOs, MI, TII);
1060       else
1061         NewMI = FuseInst(Entry->to, i, MOs, MI, TII);
1062       NewMI->copyKillDeadInfo(MI);
1063       return NewMI;
1064     }
1065   }
1066
1067   // No fusion
1068   if (PrintFailedFusing)
1069     cerr << "We failed to fuse ("
1070          << ((i == 1) ? "r" : "s") << "): " << *MI;
1071   return NULL;
1072 }
1073
1074
1075 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1076                                                  int FrameIndex) const {
1077   // Check switch flag
1078   if (NoFusing) return NULL;
1079   SmallVector<MachineOperand,4> MOs;
1080   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1081   return foldMemoryOperand(MI, OpNum, MOs);
1082 }
1083
1084 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1085                                                  MachineInstr *LoadMI) const {
1086   // Check switch flag
1087   if (NoFusing) return NULL;
1088   SmallVector<MachineOperand,4> MOs;
1089   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1090   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1091     MOs.push_back(LoadMI->getOperand(i));
1092   return foldMemoryOperand(MI, OpNum, MOs);
1093 }
1094
1095 const unsigned *
1096 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1097   static const unsigned CalleeSavedRegs32Bit[] = {
1098     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1099   };
1100
1101   static const unsigned CalleeSavedRegs32EHRet[] = {
1102     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1103   };
1104
1105   static const unsigned CalleeSavedRegs64Bit[] = {
1106     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1107   };
1108
1109   if (Is64Bit)
1110     return CalleeSavedRegs64Bit;
1111   else {
1112     if (MF) {
1113         MachineFrameInfo *MFI = MF->getFrameInfo();
1114         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1115         if (MMI && MMI->callsEHReturn())
1116           return CalleeSavedRegs32EHRet;
1117     }
1118     return CalleeSavedRegs32Bit;
1119   }
1120 }
1121
1122 const TargetRegisterClass* const*
1123 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1124   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1125     &X86::GR32RegClass, &X86::GR32RegClass,
1126     &X86::GR32RegClass, &X86::GR32RegClass,  0
1127   };
1128   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1129     &X86::GR32RegClass, &X86::GR32RegClass,
1130     &X86::GR32RegClass, &X86::GR32RegClass,
1131     &X86::GR32RegClass, &X86::GR32RegClass,  0
1132   };
1133   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1134     &X86::GR64RegClass, &X86::GR64RegClass,
1135     &X86::GR64RegClass, &X86::GR64RegClass,
1136     &X86::GR64RegClass, &X86::GR64RegClass, 0
1137   };
1138
1139   if (Is64Bit)
1140     return CalleeSavedRegClasses64Bit;
1141   else {
1142     if (MF) {
1143         MachineFrameInfo *MFI = MF->getFrameInfo();
1144         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1145         if (MMI && MMI->callsEHReturn())
1146           return CalleeSavedRegClasses32EHRet;
1147     }
1148     return CalleeSavedRegClasses32Bit;
1149   }
1150
1151 }
1152
1153 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1154   BitVector Reserved(getNumRegs());
1155   Reserved.set(X86::RSP);
1156   Reserved.set(X86::ESP);
1157   Reserved.set(X86::SP);
1158   Reserved.set(X86::SPL);
1159   if (hasFP(MF)) {
1160     Reserved.set(X86::RBP);
1161     Reserved.set(X86::EBP);
1162     Reserved.set(X86::BP);
1163     Reserved.set(X86::BPL);
1164   }
1165   return Reserved;
1166 }
1167
1168 //===----------------------------------------------------------------------===//
1169 // Stack Frame Processing methods
1170 //===----------------------------------------------------------------------===//
1171
1172 // hasFP - Return true if the specified function should have a dedicated frame
1173 // pointer register.  This is true if the function has variable sized allocas or
1174 // if frame pointer elimination is disabled.
1175 //
1176 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1177   MachineFrameInfo *MFI = MF.getFrameInfo();
1178   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1179
1180   return (NoFramePointerElim ||
1181           MFI->hasVarSizedObjects() ||
1182           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1183           (MMI && MMI->callsUnwindInit()));
1184 }
1185
1186 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1187   return !MF.getFrameInfo()->hasVarSizedObjects();
1188 }
1189
1190 void X86RegisterInfo::
1191 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1192                               MachineBasicBlock::iterator I) const {
1193   if (!hasReservedCallFrame(MF)) {
1194     // If the stack pointer can be changed after prologue, turn the
1195     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1196     // adjcallstackdown instruction into 'add ESP, <amt>'
1197     // TODO: consider using push / pop instead of sub + store / add
1198     MachineInstr *Old = I;
1199     uint64_t Amount = Old->getOperand(0).getImm();
1200     if (Amount != 0) {
1201       // We need to keep the stack aligned properly.  To do this, we round the
1202       // amount of space needed for the outgoing arguments up to the next
1203       // alignment boundary.
1204       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1205       Amount = (Amount+Align-1)/Align*Align;
1206
1207       MachineInstr *New = 0;
1208       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1209         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1210           .addReg(StackPtr).addImm(Amount);
1211       } else {
1212         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1213         // factor out the amount the callee already popped.
1214         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1215         Amount -= CalleeAmt;
1216         if (Amount) {
1217           unsigned Opc = (Amount < 128) ?
1218             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1219             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1220           New = BuildMI(TII.get(Opc),  StackPtr)
1221                         .addReg(StackPtr).addImm(Amount);
1222         }
1223       }
1224
1225       // Replace the pseudo instruction with a new instruction...
1226       if (New) MBB.insert(I, New);
1227     }
1228   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1229     // If we are performing frame pointer elimination and if the callee pops
1230     // something off the stack pointer, add it back.  We do this until we have
1231     // more advanced stack pointer tracking ability.
1232     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1233       unsigned Opc = (CalleeAmt < 128) ?
1234         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1235         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1236       MachineInstr *New =
1237         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1238       MBB.insert(I, New);
1239     }
1240   }
1241
1242   MBB.erase(I);
1243 }
1244
1245 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1246                                           int SPAdj, RegScavenger *RS) const{
1247   assert(SPAdj == 0 && "Unexpected");
1248
1249   unsigned i = 0;
1250   MachineInstr &MI = *II;
1251   MachineFunction &MF = *MI.getParent()->getParent();
1252   while (!MI.getOperand(i).isFrameIndex()) {
1253     ++i;
1254     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1255   }
1256
1257   int FrameIndex = MI.getOperand(i).getFrameIndex();
1258   // This must be part of a four operand memory reference.  Replace the
1259   // FrameIndex with base register with EBP.  Add an offset to the offset.
1260   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1261
1262   // Now add the frame object offset to the offset from EBP.
1263   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1264                    MI.getOperand(i+3).getImm()+SlotSize;
1265
1266   if (!hasFP(MF))
1267     Offset += MF.getFrameInfo()->getStackSize();
1268   else
1269     Offset += SlotSize;  // Skip the saved EBP
1270
1271   MI.getOperand(i+3).ChangeToImmediate(Offset);
1272 }
1273
1274 void
1275 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1276   if (hasFP(MF)) {
1277     // Create a frame entry for the EBP register that must be saved.
1278     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1279                                                         (int)SlotSize * -2);
1280     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1281            "Slot for EBP register must be last in order to be found!");
1282   }
1283 }
1284
1285 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1286 /// stack pointer by a constant value.
1287 static
1288 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1289                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1290                   const TargetInstrInfo &TII) {
1291   bool isSub = NumBytes < 0;
1292   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1293   unsigned Opc = isSub
1294     ? ((Offset < 128) ?
1295        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1296        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1297     : ((Offset < 128) ?
1298        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1299        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1300   uint64_t Chunk = (1LL << 31) - 1;
1301
1302   while (Offset) {
1303     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1304     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1305     Offset -= ThisVal;
1306   }
1307 }
1308
1309 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1310   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1311   MachineFrameInfo *MFI = MF.getFrameInfo();
1312   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1313   const Function* Fn = MF.getFunction();
1314   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1315   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1316   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1317   MachineBasicBlock::iterator MBBI = MBB.begin();
1318
1319   // Prepare for frame info.
1320   unsigned FrameLabelId = 0;
1321
1322   // Get the number of bytes to allocate from the FrameInfo
1323   uint64_t StackSize = MFI->getStackSize();
1324   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1325
1326   if (hasFP(MF)) {
1327     // Get the offset of the stack slot for the EBP register... which is
1328     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1329     // Update the frame offset adjustment.
1330     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1331
1332     // Save EBP into the appropriate stack slot...
1333     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1334       .addReg(FramePtr);
1335     NumBytes -= SlotSize;
1336
1337     if (MMI && MMI->needsFrameInfo()) {
1338       // Mark effective beginning of when frame pointer becomes valid.
1339       FrameLabelId = MMI->NextLabelID();
1340       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1341     }
1342
1343     // Update EBP with the new base value...
1344     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1345       .addReg(StackPtr);
1346   }
1347
1348   unsigned ReadyLabelId = 0;
1349   if (MMI && MMI->needsFrameInfo()) {
1350     // Mark effective beginning of when frame pointer is ready.
1351     ReadyLabelId = MMI->NextLabelID();
1352     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1353   }
1354
1355   // Skip the callee-saved push instructions.
1356   while (MBBI != MBB.end() &&
1357          (MBBI->getOpcode() == X86::PUSH32r ||
1358           MBBI->getOpcode() == X86::PUSH64r))
1359     ++MBBI;
1360
1361   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1362     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1363       // Check, whether EAX is livein for this function
1364       bool isEAXAlive = false;
1365       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1366              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1367         unsigned Reg = II->first;
1368         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1369                       Reg == X86::AH || Reg == X86::AL);
1370       }
1371
1372       // Function prologue calls _alloca to probe the stack when allocating
1373       // more than 4k bytes in one go. Touching the stack at 4K increments is
1374       // necessary to ensure that the guard pages used by the OS virtual memory
1375       // manager are allocated in correct sequence.
1376       if (!isEAXAlive) {
1377         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1378         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1379           .addExternalSymbol("_alloca");
1380       } else {
1381         // Save EAX
1382         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1383         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1384         // allocated bytes for EAX.
1385         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1386         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1387           .addExternalSymbol("_alloca");
1388         // Restore EAX
1389         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1390                                         StackPtr, NumBytes-4);
1391         MBB.insert(MBBI, MI);
1392       }
1393     } else {
1394       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1395       // instruction, merge the two instructions.
1396       if (MBBI != MBB.end()) {
1397         MachineBasicBlock::iterator NI = next(MBBI);
1398         unsigned Opc = MBBI->getOpcode();
1399         if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1400              Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1401             MBBI->getOperand(0).getReg() == StackPtr) {
1402           NumBytes -= MBBI->getOperand(2).getImm();
1403           MBB.erase(MBBI);
1404           MBBI = NI;
1405         } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1406                     Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1407                    MBBI->getOperand(0).getReg() == StackPtr) {
1408           NumBytes += MBBI->getOperand(2).getImm();
1409           MBB.erase(MBBI);
1410           MBBI = NI;
1411         }
1412       }
1413
1414       if (NumBytes)
1415         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1416     }
1417   }
1418
1419   if (MMI && MMI->needsFrameInfo()) {
1420     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1421     const TargetData *TD = MF.getTarget().getTargetData();
1422
1423     // Calculate amount of bytes used for return address storing
1424     int stackGrowth =
1425       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1426        TargetFrameInfo::StackGrowsUp ?
1427        TD->getPointerSize() : -TD->getPointerSize());
1428
1429     if (StackSize) {
1430       // Show update of SP.
1431       if (hasFP(MF)) {
1432         // Adjust SP
1433         MachineLocation SPDst(MachineLocation::VirtualFP);
1434         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1435         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1436       } else {
1437         MachineLocation SPDst(MachineLocation::VirtualFP);
1438         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1439         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1440       }
1441     } else {
1442       //FIXME: Verify & implement for FP
1443       MachineLocation SPDst(StackPtr);
1444       MachineLocation SPSrc(StackPtr, stackGrowth);
1445       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1446     }
1447
1448     // Add callee saved registers to move list.
1449     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1450
1451     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1452     // It should be rewritten from scratch and generalized sometimes.
1453
1454     // Determine maximum offset (minumum due to stack growth)
1455     int64_t MaxOffset = 0;
1456     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1457       MaxOffset = std::min(MaxOffset,
1458                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1459
1460     // Calculate offsets
1461     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1462       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1463       unsigned Reg = CSI[I].getReg();
1464       Offset = (MaxOffset-Offset+3*stackGrowth);
1465       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1466       MachineLocation CSSrc(Reg);
1467       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1468     }
1469
1470     if (hasFP(MF)) {
1471       // Save FP
1472       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1473       MachineLocation FPSrc(FramePtr);
1474       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1475     }
1476
1477     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1478     MachineLocation FPSrc(MachineLocation::VirtualFP);
1479     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1480   }
1481
1482   // If it's main() on Cygwin\Mingw32 we should align stack as well
1483   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1484       Subtarget->isTargetCygMing()) {
1485     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1486                 .addReg(X86::ESP).addImm(-Align);
1487
1488     // Probe the stack
1489     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1490     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1491   }
1492 }
1493
1494 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1495                                    MachineBasicBlock &MBB) const {
1496   const MachineFrameInfo *MFI = MF.getFrameInfo();
1497   const Function* Fn = MF.getFunction();
1498   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1499   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1500   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1501   unsigned RetOpcode = MBBI->getOpcode();
1502
1503   switch (RetOpcode) {
1504   case X86::RET:
1505   case X86::RETI:
1506   case X86::EH_RETURN:
1507   case X86::TAILJMPd:
1508   case X86::TAILJMPr:
1509   case X86::TAILJMPm: break;  // These are ok
1510   default:
1511     assert(0 && "Can only insert epilog into returning blocks");
1512   }
1513
1514   // Get the number of bytes to allocate from the FrameInfo
1515   uint64_t StackSize = MFI->getStackSize();
1516   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1517   uint64_t NumBytes = StackSize - CSSize;
1518
1519   if (hasFP(MF)) {
1520     // pop EBP.
1521     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1522     NumBytes -= SlotSize;
1523   }
1524
1525   // Skip the callee-saved pop instructions.
1526   while (MBBI != MBB.begin()) {
1527     MachineBasicBlock::iterator PI = prior(MBBI);
1528     unsigned Opc = PI->getOpcode();
1529     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1530       break;
1531     --MBBI;
1532   }
1533
1534   if (NumBytes || MFI->hasVarSizedObjects()) {
1535     // If there is an ADD32ri or SUB32ri of ESP immediately before this
1536     // instruction, merge the two instructions.
1537     if (MBBI != MBB.begin()) {
1538       MachineBasicBlock::iterator PI = prior(MBBI);
1539       unsigned Opc = PI->getOpcode();
1540       if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1541            Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1542           PI->getOperand(0).getReg() == StackPtr) {
1543         NumBytes += PI->getOperand(2).getImm();
1544         MBB.erase(PI);
1545       } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1546                   Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1547                  PI->getOperand(0).getReg() == StackPtr) {
1548         NumBytes -= PI->getOperand(2).getImm();
1549         MBB.erase(PI);
1550       }
1551     }
1552   }
1553
1554   // If dynamic alloca is used, then reset esp to point to the last
1555   // callee-saved slot before popping them off!
1556   // Also, if it's main() on Cygwin/Mingw32 we aligned stack in the prologue, - revert
1557   // stack changes back. Note: we're assuming, that frame pointer was forced
1558   // for main()
1559   if (MFI->hasVarSizedObjects() ||
1560       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1561        Subtarget->isTargetCygMing())) {
1562     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1563     if (CSSize) {
1564       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1565                                       FramePtr, -CSSize);
1566       MBB.insert(MBBI, MI);
1567     } else
1568       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1569         addReg(FramePtr);
1570
1571     NumBytes = 0;
1572   }
1573
1574   // adjust stack pointer back: ESP += numbytes
1575   if (NumBytes)
1576     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1577
1578   // We're returning from function via eh_return.
1579   if (RetOpcode == X86::EH_RETURN) {
1580     MBBI = prior(MBB.end());
1581     MachineOperand &DestAddr  = MBBI->getOperand(0);
1582     assert(DestAddr.isRegister() && "Offset should be in register!");
1583     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1584       addReg(DestAddr.getReg());
1585   }
1586 }
1587
1588 unsigned X86RegisterInfo::getRARegister() const {
1589   if (Is64Bit)
1590     return X86::RIP;  // Should have dwarf #16
1591   else
1592     return X86::EIP;  // Should have dwarf #8
1593 }
1594
1595 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1596   return hasFP(MF) ? FramePtr : StackPtr;
1597 }
1598
1599 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1600                                                                          const {
1601   // Calculate amount of bytes used for return address storing
1602   int stackGrowth = (Is64Bit ? -8 : -4);
1603
1604   // Initial state of the frame pointer is esp+4.
1605   MachineLocation Dst(MachineLocation::VirtualFP);
1606   MachineLocation Src(StackPtr, stackGrowth);
1607   Moves.push_back(MachineMove(0, Dst, Src));
1608
1609   // Add return address to move list
1610   MachineLocation CSDst(StackPtr, stackGrowth);
1611   MachineLocation CSSrc(getRARegister());
1612   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1613 }
1614
1615 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1616   assert(0 && "What is the exception register");
1617   return 0;
1618 }
1619
1620 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1621   assert(0 && "What is the exception handler register");
1622   return 0;
1623 }
1624
1625 namespace llvm {
1626 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1627   switch (VT) {
1628   default: return Reg;
1629   case MVT::i8:
1630     if (High) {
1631       switch (Reg) {
1632       default: return 0;
1633       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1634         return X86::AH;
1635       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1636         return X86::DH;
1637       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1638         return X86::CH;
1639       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1640         return X86::BH;
1641       }
1642     } else {
1643       switch (Reg) {
1644       default: return 0;
1645       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1646         return X86::AL;
1647       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1648         return X86::DL;
1649       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1650         return X86::CL;
1651       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1652         return X86::BL;
1653       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1654         return X86::SIL;
1655       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1656         return X86::DIL;
1657       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1658         return X86::BPL;
1659       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1660         return X86::SPL;
1661       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1662         return X86::R8B;
1663       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1664         return X86::R9B;
1665       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1666         return X86::R10B;
1667       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1668         return X86::R11B;
1669       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1670         return X86::R12B;
1671       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1672         return X86::R13B;
1673       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1674         return X86::R14B;
1675       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1676         return X86::R15B;
1677       }
1678     }
1679   case MVT::i16:
1680     switch (Reg) {
1681     default: return Reg;
1682     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1683       return X86::AX;
1684     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1685       return X86::DX;
1686     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1687       return X86::CX;
1688     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1689       return X86::BX;
1690     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1691       return X86::SI;
1692     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1693       return X86::DI;
1694     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1695       return X86::BP;
1696     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1697       return X86::SP;
1698     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1699       return X86::R8W;
1700     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1701       return X86::R9W;
1702     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1703       return X86::R10W;
1704     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1705       return X86::R11W;
1706     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1707       return X86::R12W;
1708     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1709       return X86::R13W;
1710     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1711       return X86::R14W;
1712     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1713       return X86::R15W;
1714     }
1715   case MVT::i32:
1716     switch (Reg) {
1717     default: return Reg;
1718     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1719       return X86::EAX;
1720     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1721       return X86::EDX;
1722     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1723       return X86::ECX;
1724     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1725       return X86::EBX;
1726     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1727       return X86::ESI;
1728     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1729       return X86::EDI;
1730     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1731       return X86::EBP;
1732     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1733       return X86::ESP;
1734     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1735       return X86::R8D;
1736     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1737       return X86::R9D;
1738     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1739       return X86::R10D;
1740     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1741       return X86::R11D;
1742     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1743       return X86::R12D;
1744     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1745       return X86::R13D;
1746     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1747       return X86::R14D;
1748     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1749       return X86::R15D;
1750     }
1751   case MVT::i64:
1752     switch (Reg) {
1753     default: return Reg;
1754     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1755       return X86::RAX;
1756     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1757       return X86::RDX;
1758     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1759       return X86::RCX;
1760     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1761       return X86::RBX;
1762     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1763       return X86::RSI;
1764     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1765       return X86::RDI;
1766     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1767       return X86::RBP;
1768     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1769       return X86::RSP;
1770     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1771       return X86::R8;
1772     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1773       return X86::R9;
1774     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1775       return X86::R10;
1776     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1777       return X86::R11;
1778     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1779       return X86::R12;
1780     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1781       return X86::R13;
1782     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1783       return X86::R14;
1784     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1785       return X86::R15;
1786     }
1787   }
1788
1789   return Reg;
1790 }
1791 }
1792
1793 #include "X86GenRegisterInfo.inc"
1794