lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/SSARegMap.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetInstrInfo.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/ADT/BitVector.h"
  37 #include "llvm/ADT/STLExtras.h"
  38 using namespace llvm;
  39
  40 namespace {
  41   cl::opt<bool>
  42   NoFusing("disable-spill-fusing",
  43            cl::desc("Disable fusing of spill code into instructions"));
  44   cl::opt<bool>
  45   PrintFailedFusing("print-failed-fuse-candidates",
  46                     cl::desc("Print instructions that the allocator wants to"
  47                              " fuse, but the X86 backend currently can't"),
  48                     cl::Hidden);
  49 }
  50
  51 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  52                                  const TargetInstrInfo &tii)
  53   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  54     TM(tm), TII(tii) {
  55   // Cache some information.
  56   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  57   Is64Bit = Subtarget->is64Bit();
  58   StackAlign = TM.getFrameInfo()->getStackAlignment();
  59   if (Is64Bit) {
  60     SlotSize = 8;
  61     StackPtr = X86::RSP;
  62     FramePtr = X86::RBP;
  63   } else {
  64     SlotSize = 4;
  65     StackPtr = X86::ESP;
  66     FramePtr = X86::EBP;
  67   }
  68
  69   SmallVector<unsigned,16> AmbEntries;
  70   static const unsigned OpTbl2Addr[][2] = {
  71     { X86::ADC32ri,     X86::ADC32mi },
  72     { X86::ADC32ri8,    X86::ADC32mi8 },
  73     { X86::ADC32rr,     X86::ADC32mr },
  74     { X86::ADC64ri32,   X86::ADC64mi32 },
  75     { X86::ADC64ri8,    X86::ADC64mi8 },
  76     { X86::ADC64rr,     X86::ADC64mr },
  77     { X86::ADD16ri,     X86::ADD16mi },
  78     { X86::ADD16ri8,    X86::ADD16mi8 },
  79     { X86::ADD16rr,     X86::ADD16mr },
  80     { X86::ADD32ri,     X86::ADD32mi },
  81     { X86::ADD32ri8,    X86::ADD32mi8 },
  82     { X86::ADD32rr,     X86::ADD32mr },
  83     { X86::ADD64ri32,   X86::ADD64mi32 },
  84     { X86::ADD64ri8,    X86::ADD64mi8 },
  85     { X86::ADD64rr,     X86::ADD64mr },
  86     { X86::ADD8ri,      X86::ADD8mi },
  87     { X86::ADD8rr,      X86::ADD8mr },
  88     { X86::AND16ri,     X86::AND16mi },
  89     { X86::AND16ri8,    X86::AND16mi8 },
  90     { X86::AND16rr,     X86::AND16mr },
  91     { X86::AND32ri,     X86::AND32mi },
  92     { X86::AND32ri8,    X86::AND32mi8 },
  93     { X86::AND32rr,     X86::AND32mr },
  94     { X86::AND64ri32,   X86::AND64mi32 },
  95     { X86::AND64ri8,    X86::AND64mi8 },
  96     { X86::AND64rr,     X86::AND64mr },
  97     { X86::AND8ri,      X86::AND8mi },
  98     { X86::AND8rr,      X86::AND8mr },
  99     { X86::DEC16r,      X86::DEC16m },
 100     { X86::DEC32r,      X86::DEC32m },
 101     { X86::DEC64_16r,   X86::DEC64_16m },
 102     { X86::DEC64_32r,   X86::DEC64_32m },
 103     { X86::DEC64r,      X86::DEC64m },
 104     { X86::DEC8r,       X86::DEC8m },
 105     { X86::INC16r,      X86::INC16m },
 106     { X86::INC32r,      X86::INC32m },
 107     { X86::INC64_16r,   X86::INC64_16m },
 108     { X86::INC64_32r,   X86::INC64_32m },
 109     { X86::INC64r,      X86::INC64m },
 110     { X86::INC8r,       X86::INC8m },
 111     { X86::NEG16r,      X86::NEG16m },
 112     { X86::NEG32r,      X86::NEG32m },
 113     { X86::NEG64r,      X86::NEG64m },
 114     { X86::NEG8r,       X86::NEG8m },
 115     { X86::NOT16r,      X86::NOT16m },
 116     { X86::NOT32r,      X86::NOT32m },
 117     { X86::NOT64r,      X86::NOT64m },
 118     { X86::NOT8r,       X86::NOT8m },
 119     { X86::OR16ri,      X86::OR16mi },
 120     { X86::OR16ri8,     X86::OR16mi8 },
 121     { X86::OR16rr,      X86::OR16mr },
 122     { X86::OR32ri,      X86::OR32mi },
 123     { X86::OR32ri8,     X86::OR32mi8 },
 124     { X86::OR32rr,      X86::OR32mr },
 125     { X86::OR64ri32,    X86::OR64mi32 },
 126     { X86::OR64ri8,     X86::OR64mi8 },
 127     { X86::OR64rr,      X86::OR64mr },
 128     { X86::OR8ri,       X86::OR8mi },
 129     { X86::OR8rr,       X86::OR8mr },
 130     { X86::ROL16r1,     X86::ROL16m1 },
 131     { X86::ROL16rCL,    X86::ROL16mCL },
 132     { X86::ROL16ri,     X86::ROL16mi },
 133     { X86::ROL32r1,     X86::ROL32m1 },
 134     { X86::ROL32rCL,    X86::ROL32mCL },
 135     { X86::ROL32ri,     X86::ROL32mi },
 136     { X86::ROL64r1,     X86::ROL64m1 },
 137     { X86::ROL64rCL,    X86::ROL64mCL },
 138     { X86::ROL64ri,     X86::ROL64mi },
 139     { X86::ROL8r1,      X86::ROL8m1 },
 140     { X86::ROL8rCL,     X86::ROL8mCL },
 141     { X86::ROL8ri,      X86::ROL8mi },
 142     { X86::ROR16r1,     X86::ROR16m1 },
 143     { X86::ROR16rCL,    X86::ROR16mCL },
 144     { X86::ROR16ri,     X86::ROR16mi },
 145     { X86::ROR32r1,     X86::ROR32m1 },
 146     { X86::ROR32rCL,    X86::ROR32mCL },
 147     { X86::ROR32ri,     X86::ROR32mi },
 148     { X86::ROR64r1,     X86::ROR64m1 },
 149     { X86::ROR64rCL,    X86::ROR64mCL },
 150     { X86::ROR64ri,     X86::ROR64mi },
 151     { X86::ROR8r1,      X86::ROR8m1 },
 152     { X86::ROR8rCL,     X86::ROR8mCL },
 153     { X86::ROR8ri,      X86::ROR8mi },
 154     { X86::SAR16r1,     X86::SAR16m1 },
 155     { X86::SAR16rCL,    X86::SAR16mCL },
 156     { X86::SAR16ri,     X86::SAR16mi },
 157     { X86::SAR32r1,     X86::SAR32m1 },
 158     { X86::SAR32rCL,    X86::SAR32mCL },
 159     { X86::SAR32ri,     X86::SAR32mi },
 160     { X86::SAR64r1,     X86::SAR64m1 },
 161     { X86::SAR64rCL,    X86::SAR64mCL },
 162     { X86::SAR64ri,     X86::SAR64mi },
 163     { X86::SAR8r1,      X86::SAR8m1 },
 164     { X86::SAR8rCL,     X86::SAR8mCL },
 165     { X86::SAR8ri,      X86::SAR8mi },
 166     { X86::SBB32ri,     X86::SBB32mi },
 167     { X86::SBB32ri8,    X86::SBB32mi8 },
 168     { X86::SBB32rr,     X86::SBB32mr },
 169     { X86::SBB64ri32,   X86::SBB64mi32 },
 170     { X86::SBB64ri8,    X86::SBB64mi8 },
 171     { X86::SBB64rr,     X86::SBB64mr },
 172     { X86::SHL16r1,     X86::SHL16m1 },
 173     { X86::SHL16rCL,    X86::SHL16mCL },
 174     { X86::SHL16ri,     X86::SHL16mi },
 175     { X86::SHL32r1,     X86::SHL32m1 },
 176     { X86::SHL32rCL,    X86::SHL32mCL },
 177     { X86::SHL32ri,     X86::SHL32mi },
 178     { X86::SHL64r1,     X86::SHL64m1 },
 179     { X86::SHL64rCL,    X86::SHL64mCL },
 180     { X86::SHL64ri,     X86::SHL64mi },
 181     { X86::SHL8r1,      X86::SHL8m1 },
 182     { X86::SHL8rCL,     X86::SHL8mCL },
 183     { X86::SHL8ri,      X86::SHL8mi },
 184     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 185     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 186     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 187     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 188     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 189     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 190     { X86::SHR16r1,     X86::SHR16m1 },
 191     { X86::SHR16rCL,    X86::SHR16mCL },
 192     { X86::SHR16ri,     X86::SHR16mi },
 193     { X86::SHR32r1,     X86::SHR32m1 },
 194     { X86::SHR32rCL,    X86::SHR32mCL },
 195     { X86::SHR32ri,     X86::SHR32mi },
 196     { X86::SHR64r1,     X86::SHR64m1 },
 197     { X86::SHR64rCL,    X86::SHR64mCL },
 198     { X86::SHR64ri,     X86::SHR64mi },
 199     { X86::SHR8r1,      X86::SHR8m1 },
 200     { X86::SHR8rCL,     X86::SHR8mCL },
 201     { X86::SHR8ri,      X86::SHR8mi },
 202     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 203     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 204     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 205     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 206     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 207     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 208     { X86::SUB16ri,     X86::SUB16mi },
 209     { X86::SUB16ri8,    X86::SUB16mi8 },
 210     { X86::SUB16rr,     X86::SUB16mr },
 211     { X86::SUB32ri,     X86::SUB32mi },
 212     { X86::SUB32ri8,    X86::SUB32mi8 },
 213     { X86::SUB32rr,     X86::SUB32mr },
 214     { X86::SUB64ri32,   X86::SUB64mi32 },
 215     { X86::SUB64ri8,    X86::SUB64mi8 },
 216     { X86::SUB64rr,     X86::SUB64mr },
 217     { X86::SUB8ri,      X86::SUB8mi },
 218     { X86::SUB8rr,      X86::SUB8mr },
 219     { X86::XOR16ri,     X86::XOR16mi },
 220     { X86::XOR16ri8,    X86::XOR16mi8 },
 221     { X86::XOR16rr,     X86::XOR16mr },
 222     { X86::XOR32ri,     X86::XOR32mi },
 223     { X86::XOR32ri8,    X86::XOR32mi8 },
 224     { X86::XOR32rr,     X86::XOR32mr },
 225     { X86::XOR64ri32,   X86::XOR64mi32 },
 226     { X86::XOR64ri8,    X86::XOR64mi8 },
 227     { X86::XOR64rr,     X86::XOR64mr },
 228     { X86::XOR8ri,      X86::XOR8mi },
 229     { X86::XOR8rr,      X86::XOR8mr }
 230   };
 231
 232   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 233     unsigned RegOp = OpTbl2Addr[i][0];
 234     unsigned MemOp = OpTbl2Addr[i][1];
 235     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 236       assert(false && "Duplicated entries?");
 237     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 238     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 239                                                std::make_pair(RegOp, AuxInfo))))
 240       AmbEntries.push_back(MemOp);
 241   }
 242
 243   // If the third value is 1, then it's folding either a load or a store.
 244   static const unsigned OpTbl0[][3] = {
 245     { X86::CALL32r,     X86::CALL32m, 1 },
 246     { X86::CALL64r,     X86::CALL64m, 1 },
 247     { X86::CMP16ri,     X86::CMP16mi, 1 },
 248     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 249     { X86::CMP32ri,     X86::CMP32mi, 1 },
 250     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 251     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 252     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 253     { X86::CMP8ri,      X86::CMP8mi, 1 },
 254     { X86::DIV16r,      X86::DIV16m, 1 },
 255     { X86::DIV32r,      X86::DIV32m, 1 },
 256     { X86::DIV64r,      X86::DIV64m, 1 },
 257     { X86::DIV8r,       X86::DIV8m, 1 },
 258     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 259     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 260     { X86::IDIV16r,     X86::IDIV16m, 1 },
 261     { X86::IDIV32r,     X86::IDIV32m, 1 },
 262     { X86::IDIV64r,     X86::IDIV64m, 1 },
 263     { X86::IDIV8r,      X86::IDIV8m, 1 },
 264     { X86::IMUL16r,     X86::IMUL16m, 1 },
 265     { X86::IMUL32r,     X86::IMUL32m, 1 },
 266     { X86::IMUL64r,     X86::IMUL64m, 1 },
 267     { X86::IMUL8r,      X86::IMUL8m, 1 },
 268     { X86::JMP32r,      X86::JMP32m, 1 },
 269     { X86::JMP64r,      X86::JMP64m, 1 },
 270     { X86::MOV16ri,     X86::MOV16mi, 0 },
 271     { X86::MOV16rr,     X86::MOV16mr, 0 },
 272     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 273     { X86::MOV32ri,     X86::MOV32mi, 0 },
 274     { X86::MOV32rr,     X86::MOV32mr, 0 },
 275     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 276     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 277     { X86::MOV64rr,     X86::MOV64mr, 0 },
 278     { X86::MOV8ri,      X86::MOV8mi, 0 },
 279     { X86::MOV8rr,      X86::MOV8mr, 0 },
 280     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 281     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 282     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 283     { X86::MOVPQIto64rr,X86::MOVPQIto64mr, 0 },
 284     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 285     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 286     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 287     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 288     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 289     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 290     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 291     { X86::MUL16r,      X86::MUL16m, 1 },
 292     { X86::MUL32r,      X86::MUL32m, 1 },
 293     { X86::MUL64r,      X86::MUL64m, 1 },
 294     { X86::MUL8r,       X86::MUL8m, 1 },
 295     { X86::SETAEr,      X86::SETAEm, 0 },
 296     { X86::SETAr,       X86::SETAm, 0 },
 297     { X86::SETBEr,      X86::SETBEm, 0 },
 298     { X86::SETBr,       X86::SETBm, 0 },
 299     { X86::SETEr,       X86::SETEm, 0 },
 300     { X86::SETGEr,      X86::SETGEm, 0 },
 301     { X86::SETGr,       X86::SETGm, 0 },
 302     { X86::SETLEr,      X86::SETLEm, 0 },
 303     { X86::SETLr,       X86::SETLm, 0 },
 304     { X86::SETNEr,      X86::SETNEm, 0 },
 305     { X86::SETNPr,      X86::SETNPm, 0 },
 306     { X86::SETNSr,      X86::SETNSm, 0 },
 307     { X86::SETPr,       X86::SETPm, 0 },
 308     { X86::SETSr,       X86::SETSm, 0 },
 309     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 310     { X86::TEST16ri,    X86::TEST16mi, 1 },
 311     { X86::TEST32ri,    X86::TEST32mi, 1 },
 312     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 313     { X86::TEST8ri,     X86::TEST8mi, 1 },
 314     { X86::XCHG16rr,    X86::XCHG16mr, 0 },
 315     { X86::XCHG32rr,    X86::XCHG32mr, 0 },
 316     { X86::XCHG64rr,    X86::XCHG64mr, 0 },
 317     { X86::XCHG8rr,     X86::XCHG8mr, 0 }
 318   };
 319
 320   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 321     unsigned RegOp = OpTbl0[i][0];
 322     unsigned MemOp = OpTbl0[i][1];
 323     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 324       assert(false && "Duplicated entries?");
 325     unsigned FoldedLoad = OpTbl0[i][2];
 326     // Index 0, folded load or store.
 327     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 328     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 329       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 330                                                std::make_pair(RegOp, AuxInfo))))
 331         AmbEntries.push_back(MemOp);
 332   }
 333
 334   static const unsigned OpTbl1[][2] = {
 335     { X86::CMP16rr,         X86::CMP16rm },
 336     { X86::CMP32rr,         X86::CMP32rm },
 337     { X86::CMP64rr,         X86::CMP64rm },
 338     { X86::CMP8rr,          X86::CMP8rm },
 339     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 340     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 341     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 342     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 343     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 344     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 345     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 346     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 347     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 348     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 349     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 350     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 351     { X86::IMUL16rri,       X86::IMUL16rmi },
 352     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 353     { X86::IMUL32rri,       X86::IMUL32rmi },
 354     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 355     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 356     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 357     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 358     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 359     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 360     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 361     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 362     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 363     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 364     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 365     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 366     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 367     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 368     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 369     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 370     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 371     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 372     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 373     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 374     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 375     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 376     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 377     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 378     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 379     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 380     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 381     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 382     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 383     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 384     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 385     { X86::MOV16rr,         X86::MOV16rm },
 386     { X86::MOV16to16_,      X86::MOV16_rm },
 387     { X86::MOV32rr,         X86::MOV32rm },
 388     { X86::MOV32to32_,      X86::MOV32_rm },
 389     { X86::MOV64rr,         X86::MOV64rm },
 390     { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 391     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 392     { X86::MOV8rr,          X86::MOV8rm },
 393     { X86::MOVAPDrr,        X86::MOVAPDrm },
 394     { X86::MOVAPSrr,        X86::MOVAPSrm },
 395     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 396     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 397     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 398     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 399     { X86::MOVSDrr,         X86::MOVSDrm },
 400     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 401     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 402     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 403     { X86::MOVSSrr,         X86::MOVSSrm },
 404     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 405     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 406     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 407     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 408     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 409     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 410     { X86::MOVUPDrr,        X86::MOVUPDrm },
 411     { X86::MOVUPSrr,        X86::MOVUPSrm },
 412     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 413     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 414     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 415     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 416     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 417     { X86::PSHUFDri,        X86::PSHUFDmi },
 418     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 419     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 420     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 421     { X86::RCPPSr,          X86::RCPPSm },
 422     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 423     { X86::RSQRTPSr,        X86::RSQRTPSm },
 424     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 425     { X86::RSQRTSSr,        X86::RSQRTSSm },
 426     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 427     { X86::SQRTPDr,         X86::SQRTPDm },
 428     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 429     { X86::SQRTPSr,         X86::SQRTPSm },
 430     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 431     { X86::SQRTSDr,         X86::SQRTSDm },
 432     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 433     { X86::SQRTSSr,         X86::SQRTSSm },
 434     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 435     { X86::TEST16rr,        X86::TEST16rm },
 436     { X86::TEST32rr,        X86::TEST32rm },
 437     { X86::TEST64rr,        X86::TEST64rm },
 438     { X86::TEST8rr,         X86::TEST8rm },
 439     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 440     { X86::UCOMISDrr,       X86::UCOMISDrm },
 441     { X86::UCOMISSrr,       X86::UCOMISSrm },
 442     { X86::XCHG16rr,        X86::XCHG16rm },
 443     { X86::XCHG32rr,        X86::XCHG32rm },
 444     { X86::XCHG64rr,        X86::XCHG64rm },
 445     { X86::XCHG8rr,         X86::XCHG8rm }
 446   };
 447
 448   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 449     unsigned RegOp = OpTbl1[i][0];
 450     unsigned MemOp = OpTbl1[i][1];
 451     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 452       assert(false && "Duplicated entries?");
 453     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 454     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 455       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 456                                                std::make_pair(RegOp, AuxInfo))))
 457         AmbEntries.push_back(MemOp);
 458   }
 459
 460   static const unsigned OpTbl2[][2] = {
 461     { X86::ADC32rr,         X86::ADC32rm },
 462     { X86::ADC64rr,         X86::ADC64rm },
 463     { X86::ADD16rr,         X86::ADD16rm },
 464     { X86::ADD32rr,         X86::ADD32rm },
 465     { X86::ADD64rr,         X86::ADD64rm },
 466     { X86::ADD8rr,          X86::ADD8rm },
 467     { X86::ADDPDrr,         X86::ADDPDrm },
 468     { X86::ADDPSrr,         X86::ADDPSrm },
 469     { X86::ADDSDrr,         X86::ADDSDrm },
 470     { X86::ADDSSrr,         X86::ADDSSrm },
 471     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 472     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 473     { X86::AND16rr,         X86::AND16rm },
 474     { X86::AND32rr,         X86::AND32rm },
 475     { X86::AND64rr,         X86::AND64rm },
 476     { X86::AND8rr,          X86::AND8rm },
 477     { X86::ANDNPDrr,        X86::ANDNPDrm },
 478     { X86::ANDNPSrr,        X86::ANDNPSrm },
 479     { X86::ANDPDrr,         X86::ANDPDrm },
 480     { X86::ANDPSrr,         X86::ANDPSrm },
 481     { X86::CMOVA16rr,       X86::CMOVA16rm },
 482     { X86::CMOVA32rr,       X86::CMOVA32rm },
 483     { X86::CMOVA64rr,       X86::CMOVA64rm },
 484     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 485     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 486     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 487     { X86::CMOVB16rr,       X86::CMOVB16rm },
 488     { X86::CMOVB32rr,       X86::CMOVB32rm },
 489     { X86::CMOVB64rr,       X86::CMOVB64rm },
 490     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 491     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 492     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 493     { X86::CMOVE16rr,       X86::CMOVE16rm },
 494     { X86::CMOVE32rr,       X86::CMOVE32rm },
 495     { X86::CMOVE64rr,       X86::CMOVE64rm },
 496     { X86::CMOVG16rr,       X86::CMOVG16rm },
 497     { X86::CMOVG32rr,       X86::CMOVG32rm },
 498     { X86::CMOVG64rr,       X86::CMOVG64rm },
 499     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 500     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 501     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 502     { X86::CMOVL16rr,       X86::CMOVL16rm },
 503     { X86::CMOVL32rr,       X86::CMOVL32rm },
 504     { X86::CMOVL64rr,       X86::CMOVL64rm },
 505     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 506     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 507     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 508     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 509     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 510     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 511     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 512     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 513     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 514     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 515     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 516     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 517     { X86::CMOVP16rr,       X86::CMOVP16rm },
 518     { X86::CMOVP32rr,       X86::CMOVP32rm },
 519     { X86::CMOVP64rr,       X86::CMOVP64rm },
 520     { X86::CMOVS16rr,       X86::CMOVS16rm },
 521     { X86::CMOVS32rr,       X86::CMOVS32rm },
 522     { X86::CMOVS64rr,       X86::CMOVS64rm },
 523     { X86::CMPPDrri,        X86::CMPPDrmi },
 524     { X86::CMPPSrri,        X86::CMPPSrmi },
 525     { X86::CMPSDrr,         X86::CMPSDrm },
 526     { X86::CMPSSrr,         X86::CMPSSrm },
 527     { X86::DIVPDrr,         X86::DIVPDrm },
 528     { X86::DIVPSrr,         X86::DIVPSrm },
 529     { X86::DIVSDrr,         X86::DIVSDrm },
 530     { X86::DIVSSrr,         X86::DIVSSrm },
 531     { X86::HADDPDrr,        X86::HADDPDrm },
 532     { X86::HADDPSrr,        X86::HADDPSrm },
 533     { X86::HSUBPDrr,        X86::HSUBPDrm },
 534     { X86::HSUBPSrr,        X86::HSUBPSrm },
 535     { X86::IMUL16rr,        X86::IMUL16rm },
 536     { X86::IMUL32rr,        X86::IMUL32rm },
 537     { X86::IMUL64rr,        X86::IMUL64rm },
 538     { X86::MAXPDrr,         X86::MAXPDrm },
 539     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 540     { X86::MAXPSrr,         X86::MAXPSrm },
 541     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 542     { X86::MAXSDrr,         X86::MAXSDrm },
 543     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 544     { X86::MAXSSrr,         X86::MAXSSrm },
 545     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 546     { X86::MINPDrr,         X86::MINPDrm },
 547     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 548     { X86::MINPSrr,         X86::MINPSrm },
 549     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 550     { X86::MINSDrr,         X86::MINSDrm },
 551     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 552     { X86::MINSSrr,         X86::MINSSrm },
 553     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 554     { X86::MULPDrr,         X86::MULPDrm },
 555     { X86::MULPSrr,         X86::MULPSrm },
 556     { X86::MULSDrr,         X86::MULSDrm },
 557     { X86::MULSSrr,         X86::MULSSrm },
 558     { X86::OR16rr,          X86::OR16rm },
 559     { X86::OR32rr,          X86::OR32rm },
 560     { X86::OR64rr,          X86::OR64rm },
 561     { X86::OR8rr,           X86::OR8rm },
 562     { X86::ORPDrr,          X86::ORPDrm },
 563     { X86::ORPSrr,          X86::ORPSrm },
 564     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 565     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 566     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 567     { X86::PADDBrr,         X86::PADDBrm },
 568     { X86::PADDDrr,         X86::PADDDrm },
 569     { X86::PADDQrr,         X86::PADDQrm },
 570     { X86::PADDSBrr,        X86::PADDSBrm },
 571     { X86::PADDSWrr,        X86::PADDSWrm },
 572     { X86::PADDWrr,         X86::PADDWrm },
 573     { X86::PANDNrr,         X86::PANDNrm },
 574     { X86::PANDrr,          X86::PANDrm },
 575     { X86::PAVGBrr,         X86::PAVGBrm },
 576     { X86::PAVGWrr,         X86::PAVGWrm },
 577     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 578     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 579     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 580     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 581     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 582     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 583     { X86::PINSRWrri,       X86::PINSRWrmi },
 584     { X86::PMADDWDrr,       X86::PMADDWDrm },
 585     { X86::PMAXSWrr,        X86::PMAXSWrm },
 586     { X86::PMAXUBrr,        X86::PMAXUBrm },
 587     { X86::PMINSWrr,        X86::PMINSWrm },
 588     { X86::PMINUBrr,        X86::PMINUBrm },
 589     { X86::PMULHUWrr,       X86::PMULHUWrm },
 590     { X86::PMULHWrr,        X86::PMULHWrm },
 591     { X86::PMULLWrr,        X86::PMULLWrm },
 592     { X86::PMULUDQrr,       X86::PMULUDQrm },
 593     { X86::PORrr,           X86::PORrm },
 594     { X86::PSADBWrr,        X86::PSADBWrm },
 595     { X86::PSLLDrr,         X86::PSLLDrm },
 596     { X86::PSLLQrr,         X86::PSLLQrm },
 597     { X86::PSLLWrr,         X86::PSLLWrm },
 598     { X86::PSRADrr,         X86::PSRADrm },
 599     { X86::PSRAWrr,         X86::PSRAWrm },
 600     { X86::PSRLDrr,         X86::PSRLDrm },
 601     { X86::PSRLQrr,         X86::PSRLQrm },
 602     { X86::PSRLWrr,         X86::PSRLWrm },
 603     { X86::PSUBBrr,         X86::PSUBBrm },
 604     { X86::PSUBDrr,         X86::PSUBDrm },
 605     { X86::PSUBSBrr,        X86::PSUBSBrm },
 606     { X86::PSUBSWrr,        X86::PSUBSWrm },
 607     { X86::PSUBWrr,         X86::PSUBWrm },
 608     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 609     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 610     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 611     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 612     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 613     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 614     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 615     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 616     { X86::PXORrr,          X86::PXORrm },
 617     { X86::SBB32rr,         X86::SBB32rm },
 618     { X86::SBB64rr,         X86::SBB64rm },
 619     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 620     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 621     { X86::SUB16rr,         X86::SUB16rm },
 622     { X86::SUB32rr,         X86::SUB32rm },
 623     { X86::SUB64rr,         X86::SUB64rm },
 624     { X86::SUB8rr,          X86::SUB8rm },
 625     { X86::SUBPDrr,         X86::SUBPDrm },
 626     { X86::SUBPSrr,         X86::SUBPSrm },
 627     { X86::SUBSDrr,         X86::SUBSDrm },
 628     { X86::SUBSSrr,         X86::SUBSSrm },
 629     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 630     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 631     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 632     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 633     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 634     { X86::XOR16rr,         X86::XOR16rm },
 635     { X86::XOR32rr,         X86::XOR32rm },
 636     { X86::XOR64rr,         X86::XOR64rm },
 637     { X86::XOR8rr,          X86::XOR8rm },
 638     { X86::XORPDrr,         X86::XORPDrm },
 639     { X86::XORPSrr,         X86::XORPSrm }
 640   };
 641
 642   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 643     unsigned RegOp = OpTbl2[i][0];
 644     unsigned MemOp = OpTbl2[i][1];
 645     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 646       assert(false && "Duplicated entries?");
 647     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 648     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 649                                                std::make_pair(RegOp, AuxInfo))))
 650       AmbEntries.push_back(MemOp);
 651   }
 652
 653   // Remove ambiguous entries.
 654   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 655 }
 656
 657 // getDwarfRegNum - This function maps LLVM register identifiers to the
 658 // Dwarf specific numbering, used in debug info and exception tables.
 659 // The registers are given "basic" dwarf numbers in the .td files,
 660 // which are for the 64-bit target.  These are collected by TableGen
 661 // into X86GenRegisterInfo::getDwarfRegNum and overridden here for
 662 // other targets.
 663 // FIXME:  Comments in gcc indicate that Darwin uses different numbering
 664 // for debug info and exception handling info:(  The numbering here is
 665 // for exception handling.
 666
 667 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo) const {
 668   static const int dwarf_64bit[] = {
 669   // none,   ah,   al,   ax,   bh,   bl,   bp,  bpl,   bx,   ch,
 670        -1,    0,    0,    0,    3,    3,    6,    6,    3,    2,
 671   //   cl,   cx,   dh,   di,  dil,   dl,   dx,  eax,  ebp,  ebx,
 672         2,    2,    1,    5,    5,    1,    1,    0,    6,    3,
 673   //  ecx,  edi,  edx,  efl,  eip,  esi,  esp,  fp0,  fp1,  fp2,
 674         2,    5,    1,   -1,   16,    4,    7,   -1,   -1,   -1,
 675   //  fp3,  fp4,  fp5,  fp6,   ip,  mm0,  mm1,  mm2,  mm3,  mm4,
 676        -1,   -1,   -1,   -1,   16,   41,   42,   43,   44,   45,
 677   //  mm5,  mm6,  mm7,  r10, r10b, r10d, r10w,  r11, r11b, r11d,
 678        46,   47,   48,   10,   10,   10,   10,   11,   11,   11,
 679   // r11w,  r12, r12b, r12d, r12w,  r13, r13b, r13d, r13w,  r14,
 680        11,   12,   12,   12,   12,   13,   13,   13,   13,   14,
 681   // r14b, r14d, r14w,  r15, r15b, r15d, r15w,   r8,  r8b,  r8d,
 682        14,   14,   14,   15,   15,   15,   15,    8,    8,    8,
 683   //  r8w,   r9,  r9b,  r9d,  r9w,  rax,  rbp,  rbx,  rcx,  rdi,
 684         8,    9,    9,    9,    9,    0,    6,    3,    2,    5,
 685   //  rdx,  rip,  rsi,  rsp,   si,  sil,   sp,  spl,  st0,  st1,
 686         1,   16,    4,    7,    4,    4,    7,    7,   33,   34,
 687   //  st2,  st3,  st4,  st5,  st6,  st7, xmm0, xmm1,xmm10,xmm11,
 688        35,   36,   37,   38,   39,   40,   17,   18,   27,   28,
 689   //xmm12,xmm13,xmm14,xmm15, xmm2, xmm3, xmm4, xmm5, xmm6, xmm7,
 690        29,   30,   31,   32,   19,   20,   21,   22,   23,   24,
 691   // xmm8, xmm9
 692        25,   26 };
 693
 694   static const int dwarf_32bit_darwin[] = {
 695   // none,   ah,   al,   ax,   bh,   bl,   bp,  bpl,   bx,   ch,
 696        -1,    0,    0,    0,    3,    3,    4,    4,    3,    1,
 697   //   cl,   cx,   dh,   di,  dil,   dl,   dx,  eax,  ebp,  ebx,
 698         1,    1,    2,    7,    7,    2,    2,    0,    4,    3,
 699   //  ecx,  edi,  edx,  efl,  eip,  esi,  esp,  fp0,  fp1,  fp2,
 700         1,    7,    2,   -1,    8,    6,    5,   -1,   -1,   -1,
 701   //  fp3,  fp4,  fp5,  fp6,   ip,  mm0,  mm1,  mm2,  mm3,  mm4,
 702        -1,   -1,   -1,   -1,    8,   29,   30,   31,   32,   33,
 703   //  mm5,  mm6,  mm7,  r10, r10b, r10d, r10w,  r11, r11b, r11d,
 704        34,   35,   36,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 705   // r11w,  r12, r12b, r12d, r12w,  r13, r13b, r13d, r13w,  r14,
 706        -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 707   // r14b, r14d, r14w,  r15, r15b, r15d, r15w,   r8,  r8b,  r8d,
 708        -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 709   //  r8w,   r9,  r9b,  r9d,  r9w,  rax,  rbp,  rbx,  rcx,  rdi,
 710        -1,   -1,   -1,   -1,   -1,    0,    4,    3,    1,    7,
 711   //  rdx,  rip,  rsi,  rsp,   si,  sil,   sp,  spl,  st0,  st1,
 712         2,    8,    6,    5,    6,    6,    5,    5,   12,   13,
 713   //  st2,  st3,  st4,  st5,  st6,  st7, xmm0, xmm1,xmm10,xmm11,
 714        14,   15,   16,   17,   18,   19,   21,   22,   -1,   -1,
 715   //xmm12,xmm13,xmm14,xmm15, xmm2, xmm3, xmm4, xmm5, xmm6, xmm7,
 716        -1,   -1,   -1,   -1,   23,   24,   25,   26,   27,   28,
 717   // xmm8, xmm9
 718        -1,   -1 };
 719
 720   static const int dwarf_32bit_linux[] = {
 721   // none,   ah,   al,   ax,   bh,   bl,   bp,  bpl,   bx,   ch,
 722        -1,    0,    0,    0,    3,    3,    5,    5,    3,    1,
 723   //   cl,   cx,   dh,   di,  dil,   dl,   dx,  eax,  ebp,  ebx,
 724         1,    1,    2,    7,    7,    2,    2,    0,    5,    3,
 725   //  ecx,  edi,  edx,  efl,  eip,  esi,  esp,  fp0,  fp1,  fp2,
 726         1,    7,    2,   -1,    8,    6,    4,   -1,   -1,   -1,
 727   //  fp3,  fp4,  fp5,  fp6,   ip,  mm0,  mm1,  mm2,  mm3,  mm4,
 728        -1,   -1,   -1,   -1,    8,   29,   30,   31,   32,   33,
 729   //  mm5,  mm6,  mm7,  r10, r10b, r10d, r10w,  r11, r11b, r11d,
 730        34,   35,   36,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 731   // r11w,  r12, r12b, r12d, r12w,  r13, r13b, r13d, r13w,  r14,
 732        -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 733   // r14b, r14d, r14w,  r15, r15b, r15d, r15w,   r8,  r8b,  r8d,
 734        -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,   -1,
 735   //  r8w,   r9,  r9b,  r9d,  r9w,  rax,  rbp,  rbx,  rcx,  rdi,
 736        -1,   -1,   -1,   -1,   -1,    0,    5,    3,    1,    7,
 737   //  rdx,  rip,  rsi,  rsp,   si,  sil,   sp,  spl,  st0,  st1,
 738         2,    8,    6,    4,    6,    6,    4,    4,   11,   12,
 739   //  st2,  st3,  st4,  st5,  st6,  st7, xmm0, xmm1,xmm10,xmm11,
 740        13,   14,   15,   16,   17,   18,   21,   22,   -1,   -1,
 741   //xmm12,xmm13,xmm14,xmm15, xmm2, xmm3, xmm4, xmm5, xmm6, xmm7,
 742        -1,   -1,   -1,   -1,   23,   24,   25,   26,   27,   28,
 743   // xmm8, xmm9
 744        -1,   -1 };
 745
 746   const unsigned nelts = sizeof(dwarf_64bit) / sizeof(int);
 747   int n;
 748   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 749   if (RegNo >= nelts) {
 750     assert(0 && "Invalid argument to getDwarfRegNum");
 751     return -1;
 752   }
 753   if (Subtarget->is64Bit())
 754     n = dwarf_64bit[RegNo];
 755   else if (Subtarget->isDarwin)
 756     n = dwarf_32bit_darwin[RegNo];
 757   else
 758     n = dwarf_32bit_linux[RegNo];
 759   if (n == -1) {
 760     assert(0 && "Invalid register in getDwarfRegNum");
 761     return -1;
 762   }
 763   return n;
 764 }
 765
 766 // getX86RegNum - This function maps LLVM register identifiers to their X86
 767 // specific numbering, which is used in various places encoding instructions.
 768 //
 769 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 770   switch(RegNo) {
 771   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 772   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 773   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 774   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 775   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 776     return N86::ESP;
 777   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 778     return N86::EBP;
 779   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 780     return N86::ESI;
 781   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 782     return N86::EDI;
 783
 784   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 785     return N86::EAX;
 786   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 787     return N86::ECX;
 788   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 789     return N86::EDX;
 790   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 791     return N86::EBX;
 792   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 793     return N86::ESP;
 794   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 795     return N86::EBP;
 796   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 797     return N86::ESI;
 798   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 799     return N86::EDI;
 800
 801   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 802   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 803     return RegNo-X86::ST0;
 804
 805   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
 806   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
 807     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
 808   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
 809   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
 810     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
 811
 812   default:
 813     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 814     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 815     return 0;
 816   }
 817 }
 818
 819 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 820                                                 MachineBasicBlock::iterator MI,
 821                                 const std::vector<CalleeSavedInfo> &CSI) const {
 822   if (CSI.empty())
 823     return false;
 824
 825   MachineFunction &MF = *MBB.getParent();
 826   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 827   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 828   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 829   for (unsigned i = CSI.size(); i != 0; --i) {
 830     unsigned Reg = CSI[i-1].getReg();
 831     // Add the callee-saved register as live-in. It's killed at the spill.
 832     MBB.addLiveIn(Reg);
 833     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 834   }
 835   return true;
 836 }
 837
 838 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 839                                                  MachineBasicBlock::iterator MI,
 840                                 const std::vector<CalleeSavedInfo> &CSI) const {
 841   if (CSI.empty())
 842     return false;
 843
 844   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 845   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 846     unsigned Reg = CSI[i].getReg();
 847     BuildMI(MBB, MI, TII.get(Opc), Reg);
 848   }
 849   return true;
 850 }
 851
 852 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
 853                                                      MachineOperand &MO) {
 854   if (MO.isRegister())
 855     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
 856   else if (MO.isImmediate())
 857     MIB = MIB.addImm(MO.getImm());
 858   else if (MO.isFrameIndex())
 859     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 860   else if (MO.isGlobalAddress())
 861     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 862   else if (MO.isConstantPoolIndex())
 863     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 864   else if (MO.isJumpTableIndex())
 865     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 866   else if (MO.isExternalSymbol())
 867     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 868   else
 869     assert(0 && "Unknown operand for X86InstrAddOperand!");
 870
 871   return MIB;
 872 }
 873
 874 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
 875                                   unsigned StackAlign) {
 876   unsigned Opc = 0;
 877   if (RC == &X86::GR64RegClass) {
 878     Opc = X86::MOV64mr;
 879   } else if (RC == &X86::GR32RegClass) {
 880     Opc = X86::MOV32mr;
 881   } else if (RC == &X86::GR16RegClass) {
 882     Opc = X86::MOV16mr;
 883   } else if (RC == &X86::GR8RegClass) {
 884     Opc = X86::MOV8mr;
 885   } else if (RC == &X86::GR32_RegClass) {
 886     Opc = X86::MOV32_mr;
 887   } else if (RC == &X86::GR16_RegClass) {
 888     Opc = X86::MOV16_mr;
 889   } else if (RC == &X86::RFP80RegClass) {
 890     Opc = X86::ST_FpP80m;   // pops
 891   } else if (RC == &X86::RFP64RegClass) {
 892     Opc = X86::ST_Fp64m;
 893   } else if (RC == &X86::RFP32RegClass) {
 894     Opc = X86::ST_Fp32m;
 895   } else if (RC == &X86::FR32RegClass) {
 896     Opc = X86::MOVSSmr;
 897   } else if (RC == &X86::FR64RegClass) {
 898     Opc = X86::MOVSDmr;
 899   } else if (RC == &X86::VR128RegClass) {
 900     // FIXME: Use movaps once we are capable of selectively
 901     // aligning functions that spill SSE registers on 16-byte boundaries.
 902     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
 903   } else if (RC == &X86::VR64RegClass) {
 904     Opc = X86::MMX_MOVQ64mr;
 905   } else {
 906     assert(0 && "Unknown regclass");
 907     abort();
 908   }
 909
 910   return Opc;
 911 }
 912
 913 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 914                                           MachineBasicBlock::iterator MI,
 915                                           unsigned SrcReg, int FrameIdx,
 916                                           const TargetRegisterClass *RC) const {
 917   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 918   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 919     .addReg(SrcReg, false, false, true);
 920 }
 921
 922 void X86RegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 923                                      SmallVectorImpl<MachineOperand> &Addr,
 924                                      const TargetRegisterClass *RC,
 925                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 926   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 927   MachineInstrBuilder MIB = BuildMI(TII.get(Opc));
 928   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 929     MIB = X86InstrAddOperand(MIB, Addr[i]);
 930   MIB.addReg(SrcReg, false, false, true);
 931   NewMIs.push_back(MIB);
 932 }
 933
 934 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
 935                                  unsigned StackAlign) {
 936   unsigned Opc = 0;
 937   if (RC == &X86::GR64RegClass) {
 938     Opc = X86::MOV64rm;
 939   } else if (RC == &X86::GR32RegClass) {
 940     Opc = X86::MOV32rm;
 941   } else if (RC == &X86::GR16RegClass) {
 942     Opc = X86::MOV16rm;
 943   } else if (RC == &X86::GR8RegClass) {
 944     Opc = X86::MOV8rm;
 945   } else if (RC == &X86::GR32_RegClass) {
 946     Opc = X86::MOV32_rm;
 947   } else if (RC == &X86::GR16_RegClass) {
 948     Opc = X86::MOV16_rm;
 949   } else if (RC == &X86::RFP80RegClass) {
 950     Opc = X86::LD_Fp80m;
 951   } else if (RC == &X86::RFP64RegClass) {
 952     Opc = X86::LD_Fp64m;
 953   } else if (RC == &X86::RFP32RegClass) {
 954     Opc = X86::LD_Fp32m;
 955   } else if (RC == &X86::FR32RegClass) {
 956     Opc = X86::MOVSSrm;
 957   } else if (RC == &X86::FR64RegClass) {
 958     Opc = X86::MOVSDrm;
 959   } else if (RC == &X86::VR128RegClass) {
 960     // FIXME: Use movaps once we are capable of selectively
 961     // aligning functions that spill SSE registers on 16-byte boundaries.
 962     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
 963   } else if (RC == &X86::VR64RegClass) {
 964     Opc = X86::MMX_MOVQ64rm;
 965   } else {
 966     assert(0 && "Unknown regclass");
 967     abort();
 968   }
 969
 970   return Opc;
 971 }
 972
 973 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 974                                            MachineBasicBlock::iterator MI,
 975                                            unsigned DestReg, int FrameIdx,
 976                                            const TargetRegisterClass *RC) const{
 977   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 978   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 979 }
 980
 981 void X86RegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 982                                       SmallVectorImpl<MachineOperand> &Addr,
 983                                       const TargetRegisterClass *RC,
 984                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 985   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 986   MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 987   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 988     MIB = X86InstrAddOperand(MIB, Addr[i]);
 989   NewMIs.push_back(MIB);
 990 }
 991
 992 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 993                                    MachineBasicBlock::iterator MI,
 994                                    unsigned DestReg, unsigned SrcReg,
 995                                    const TargetRegisterClass *DestRC,
 996                                    const TargetRegisterClass *SrcRC) const {
 997   if (DestRC != SrcRC) {
 998     // Moving EFLAGS to / from another register requires a push and a pop.
 999     if (SrcRC == &X86::CCRRegClass) {
1000       assert(SrcReg == X86::EFLAGS);
1001       if (DestRC == &X86::GR64RegClass) {
1002         BuildMI(MBB, MI, TII.get(X86::PUSHFQ));
1003         BuildMI(MBB, MI, TII.get(X86::POP64r), DestReg);
1004         return;
1005       } else if (DestRC == &X86::GR32RegClass) {
1006         BuildMI(MBB, MI, TII.get(X86::PUSHFD));
1007         BuildMI(MBB, MI, TII.get(X86::POP32r), DestReg);
1008         return;
1009       }
1010     } else if (DestRC == &X86::CCRRegClass) {
1011       assert(DestReg == X86::EFLAGS);
1012       if (SrcRC == &X86::GR64RegClass) {
1013         BuildMI(MBB, MI, TII.get(X86::PUSH64r)).addReg(SrcReg);
1014         BuildMI(MBB, MI, TII.get(X86::POPFQ));
1015         return;
1016       } else if (SrcRC == &X86::GR32RegClass) {
1017         BuildMI(MBB, MI, TII.get(X86::PUSH32r)).addReg(SrcReg);
1018         BuildMI(MBB, MI, TII.get(X86::POPFD));
1019         return;
1020       }
1021     }
1022     cerr << "Not yet supported!";
1023     abort();
1024   }
1025
1026   unsigned Opc;
1027   if (DestRC == &X86::GR64RegClass) {
1028     Opc = X86::MOV64rr;
1029   } else if (DestRC == &X86::GR32RegClass) {
1030     Opc = X86::MOV32rr;
1031   } else if (DestRC == &X86::GR16RegClass) {
1032     Opc = X86::MOV16rr;
1033   } else if (DestRC == &X86::GR8RegClass) {
1034     Opc = X86::MOV8rr;
1035   } else if (DestRC == &X86::GR32_RegClass) {
1036     Opc = X86::MOV32_rr;
1037   } else if (DestRC == &X86::GR16_RegClass) {
1038     Opc = X86::MOV16_rr;
1039   } else if (DestRC == &X86::RFP32RegClass) {
1040     Opc = X86::MOV_Fp3232;
1041   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1042     Opc = X86::MOV_Fp6464;
1043   } else if (DestRC == &X86::RFP80RegClass) {
1044     Opc = X86::MOV_Fp8080;
1045   } else if (DestRC == &X86::FR32RegClass) {
1046     Opc = X86::FsMOVAPSrr;
1047   } else if (DestRC == &X86::FR64RegClass) {
1048     Opc = X86::FsMOVAPDrr;
1049   } else if (DestRC == &X86::VR128RegClass) {
1050     Opc = X86::MOVAPSrr;
1051   } else if (DestRC == &X86::VR64RegClass) {
1052     Opc = X86::MMX_MOVQ64rr;
1053   } else {
1054     assert(0 && "Unknown regclass");
1055     abort();
1056   }
1057   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
1058 }
1059
1060 const TargetRegisterClass *
1061 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
1062   if (RC == &X86::CCRRegClass)
1063     if (Is64Bit)
1064       return &X86::GR64RegClass;
1065     else
1066       return &X86::GR32RegClass;
1067   return NULL;
1068 }
1069
1070 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
1071                                     MachineBasicBlock::iterator I,
1072                                     unsigned DestReg,
1073                                     const MachineInstr *Orig) const {
1074   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1075   // Re-materialize them as movri instructions to avoid side effects.
1076   switch (Orig->getOpcode()) {
1077   case X86::MOV8r0:
1078     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
1079     break;
1080   case X86::MOV16r0:
1081     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
1082     break;
1083   case X86::MOV32r0:
1084     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
1085     break;
1086   case X86::MOV64r0:
1087     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
1088     break;
1089   default: {
1090     MachineInstr *MI = Orig->clone();
1091     MI->getOperand(0).setReg(DestReg);
1092     MBB.insert(I, MI);
1093     break;
1094   }
1095   }
1096 }
1097
1098 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1099                                      SmallVector<MachineOperand,4> &MOs,
1100                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1101   // Create the base instruction with the memory operand as the first part.
1102   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1103   MachineInstrBuilder MIB(NewMI);
1104   unsigned NumAddrOps = MOs.size();
1105   for (unsigned i = 0; i != NumAddrOps; ++i)
1106     MIB = X86InstrAddOperand(MIB, MOs[i]);
1107   if (NumAddrOps < 4)  // FrameIndex only
1108     MIB.addImm(1).addReg(0).addImm(0);
1109
1110   // Loop over the rest of the ri operands, converting them over.
1111   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
1112   for (unsigned i = 0; i != NumOps; ++i) {
1113     MachineOperand &MO = MI->getOperand(i+2);
1114     MIB = X86InstrAddOperand(MIB, MO);
1115   }
1116   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1117     MachineOperand &MO = MI->getOperand(i);
1118     MIB = X86InstrAddOperand(MIB, MO);
1119   }
1120   return MIB;
1121 }
1122
1123 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1124                               SmallVector<MachineOperand,4> &MOs,
1125                               MachineInstr *MI, const TargetInstrInfo &TII) {
1126   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1127   MachineInstrBuilder MIB(NewMI);
1128
1129   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1130     MachineOperand &MO = MI->getOperand(i);
1131     if (i == OpNo) {
1132       assert(MO.isRegister() && "Expected to fold into reg operand!");
1133       unsigned NumAddrOps = MOs.size();
1134       for (unsigned i = 0; i != NumAddrOps; ++i)
1135         MIB = X86InstrAddOperand(MIB, MOs[i]);
1136       if (NumAddrOps < 4)  // FrameIndex only
1137         MIB.addImm(1).addReg(0).addImm(0);
1138     } else {
1139       MIB = X86InstrAddOperand(MIB, MO);
1140     }
1141   }
1142   return MIB;
1143 }
1144
1145 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1146                                 SmallVector<MachineOperand,4> &MOs,
1147                                 MachineInstr *MI) {
1148   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1149
1150   unsigned NumAddrOps = MOs.size();
1151   for (unsigned i = 0; i != NumAddrOps; ++i)
1152     MIB = X86InstrAddOperand(MIB, MOs[i]);
1153   if (NumAddrOps < 4)  // FrameIndex only
1154     MIB.addImm(1).addReg(0).addImm(0);
1155   return MIB.addImm(0);
1156 }
1157
1158 MachineInstr*
1159 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1160                                    SmallVector<MachineOperand,4> &MOs) const {
1161   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1162   bool isTwoAddrFold = false;
1163   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
1164   bool isTwoAddr = NumOps > 1 &&
1165     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
1166
1167   MachineInstr *NewMI = NULL;
1168   // Folding a memory location into the two-address part of a two-address
1169   // instruction is different than folding it other places.  It requires
1170   // replacing the *two* registers with the memory location.
1171   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1172       MI->getOperand(0).isRegister() &&
1173       MI->getOperand(1).isRegister() &&
1174       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1175     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1176     isTwoAddrFold = true;
1177   } else if (i == 0) { // If operand 0
1178     if (MI->getOpcode() == X86::MOV16r0)
1179       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
1180     else if (MI->getOpcode() == X86::MOV32r0)
1181       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
1182     else if (MI->getOpcode() == X86::MOV64r0)
1183       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
1184     else if (MI->getOpcode() == X86::MOV8r0)
1185       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
1186     if (NewMI) {
1187       NewMI->copyKillDeadInfo(MI);
1188       return NewMI;
1189     }
1190
1191     OpcodeTablePtr = &RegOp2MemOpTable0;
1192   } else if (i == 1) {
1193     OpcodeTablePtr = &RegOp2MemOpTable1;
1194   } else if (i == 2) {
1195     OpcodeTablePtr = &RegOp2MemOpTable2;
1196   }
1197
1198   // If table selected...
1199   if (OpcodeTablePtr) {
1200     // Find the Opcode to fuse
1201     DenseMap<unsigned*, unsigned>::iterator I =
1202       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1203     if (I != OpcodeTablePtr->end()) {
1204       if (isTwoAddrFold)
1205         NewMI = FuseTwoAddrInst(I->second, MOs, MI, TII);
1206       else
1207         NewMI = FuseInst(I->second, i, MOs, MI, TII);
1208       NewMI->copyKillDeadInfo(MI);
1209       return NewMI;
1210     }
1211   }
1212
1213   // No fusion
1214   if (PrintFailedFusing)
1215     cerr << "We failed to fuse ("
1216          << ((i == 1) ? "r" : "s") << "): " << *MI;
1217   return NULL;
1218 }
1219
1220
1221 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1222                                                  int FrameIndex) const {
1223   // Check switch flag
1224   if (NoFusing) return NULL;
1225   SmallVector<MachineOperand,4> MOs;
1226   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1227   return foldMemoryOperand(MI, OpNum, MOs);
1228 }
1229
1230 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1231                                                  MachineInstr *LoadMI) const {
1232   // Check switch flag
1233   if (NoFusing) return NULL;
1234   SmallVector<MachineOperand,4> MOs;
1235   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1236   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1237     MOs.push_back(LoadMI->getOperand(i));
1238   return foldMemoryOperand(MI, OpNum, MOs);
1239 }
1240
1241 unsigned X86RegisterInfo::getOpcodeAfterMemoryFold(unsigned Opc,
1242                                                    unsigned OpNum) const {
1243   // Check switch flag
1244   if (NoFusing) return 0;
1245   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1246   unsigned NumOps = TII.getNumOperands(Opc);
1247   bool isTwoAddr = NumOps > 1 &&
1248     TII.getOperandConstraint(Opc, 1, TOI::TIED_TO) != -1;
1249
1250   // Folding a memory location into the two-address part of a two-address
1251   // instruction is different than folding it other places.  It requires
1252   // replacing the *two* registers with the memory location.
1253   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1254     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1255   } else if (OpNum == 0) { // If operand 0
1256     switch (Opc) {
1257     case X86::MOV16r0:
1258       return X86::MOV16mi;
1259     case X86::MOV32r0:
1260       return X86::MOV32mi;
1261     case X86::MOV64r0:
1262       return X86::MOV64mi32;
1263     case X86::MOV8r0:
1264       return X86::MOV8mi;
1265     default: break;
1266     }
1267     OpcodeTablePtr = &RegOp2MemOpTable0;
1268   } else if (OpNum == 1) {
1269     OpcodeTablePtr = &RegOp2MemOpTable1;
1270   } else if (OpNum == 2) {
1271     OpcodeTablePtr = &RegOp2MemOpTable2;
1272   }
1273
1274   if (OpcodeTablePtr) {
1275     // Find the Opcode to fuse
1276     DenseMap<unsigned*, unsigned>::iterator I =
1277       OpcodeTablePtr->find((unsigned*)Opc);
1278     if (I != OpcodeTablePtr->end())
1279       return I->second;
1280   }
1281   return 0;
1282 }
1283
1284 bool X86RegisterInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1285                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1286                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1287   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1288     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1289   if (I == MemOp2RegOpTable.end())
1290     return false;
1291   unsigned Opc = I->second.first;
1292   unsigned Index = I->second.second & 0xf;
1293   bool FoldedLoad = I->second.second & (1 << 4);
1294   bool FoldedStore = I->second.second & (1 << 5);
1295   if (UnfoldLoad && !FoldedLoad)
1296     return false;
1297   UnfoldLoad &= FoldedLoad;
1298   if (UnfoldStore && !FoldedStore)
1299     return false;
1300   UnfoldStore &= FoldedStore;
1301
1302   const TargetInstrDescriptor &TID = TII.get(Opc);
1303   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1304   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1305     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1306   SmallVector<MachineOperand,4> AddrOps;
1307   SmallVector<MachineOperand,2> BeforeOps;
1308   SmallVector<MachineOperand,2> AfterOps;
1309   SmallVector<MachineOperand,4> ImpOps;
1310   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1311     MachineOperand &Op = MI->getOperand(i);
1312     if (i >= Index && i < Index+4)
1313       AddrOps.push_back(Op);
1314     else if (Op.isRegister() && Op.isImplicit())
1315       ImpOps.push_back(Op);
1316     else if (i < Index)
1317       BeforeOps.push_back(Op);
1318     else if (i > Index)
1319       AfterOps.push_back(Op);
1320   }
1321
1322   // Emit the load instruction.
1323   if (UnfoldLoad) {
1324     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1325     if (UnfoldStore) {
1326       // Address operands cannot be marked isKill.
1327       for (unsigned i = 1; i != 5; ++i) {
1328         MachineOperand &MO = NewMIs[0]->getOperand(i);
1329         if (MO.isRegister())
1330           MO.unsetIsKill();
1331       }
1332     }
1333   }
1334
1335   // Emit the data processing instruction.
1336   MachineInstr *DataMI = new MachineInstr(TID, true);
1337   MachineInstrBuilder MIB(DataMI);
1338
1339   if (FoldedStore)
1340     MIB.addReg(Reg, true);
1341   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1342     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1343   if (FoldedLoad)
1344     MIB.addReg(Reg);
1345   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1346     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1347   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1348     MachineOperand &MO = ImpOps[i];
1349     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1350   }
1351   NewMIs.push_back(MIB);
1352
1353   // Emit the store instruction.
1354   if (UnfoldStore) {
1355     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1356     const TargetRegisterClass *DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1357       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1358     storeRegToAddr(MF, Reg, AddrOps, DstRC, NewMIs);
1359   }
1360
1361   return true;
1362 }
1363
1364
1365 bool
1366 X86RegisterInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1367                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1368   if (!N->isTargetOpcode())
1369     return false;
1370
1371   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1372     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1373   if (I == MemOp2RegOpTable.end())
1374     return false;
1375   unsigned Opc = I->second.first;
1376   unsigned Index = I->second.second & 0xf;
1377   bool FoldedLoad = I->second.second & (1 << 4);
1378   bool FoldedStore = I->second.second & (1 << 5);
1379   const TargetInstrDescriptor &TID = TII.get(Opc);
1380   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1381   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1382     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1383   std::vector<SDOperand> AddrOps;
1384   std::vector<SDOperand> BeforeOps;
1385   std::vector<SDOperand> AfterOps;
1386   unsigned NumOps = N->getNumOperands();
1387   for (unsigned i = 0; i != NumOps-1; ++i) {
1388     SDOperand Op = N->getOperand(i);
1389     if (i >= Index && i < Index+4)
1390       AddrOps.push_back(Op);
1391     else if (i < Index)
1392       BeforeOps.push_back(Op);
1393     else if (i > Index)
1394       AfterOps.push_back(Op);
1395   }
1396   SDOperand Chain = N->getOperand(NumOps-1);
1397   AddrOps.push_back(Chain);
1398
1399   // Emit the load instruction.
1400   SDNode *Load = 0;
1401   if (FoldedLoad) {
1402     MVT::ValueType VT = *RC->vt_begin();
1403     Load = DAG.getTargetNode(getLoadRegOpcode(RC, StackAlign), VT, MVT::Other,
1404                              &AddrOps[0], AddrOps.size());
1405     NewNodes.push_back(Load);
1406   }
1407
1408   // Emit the data processing instruction.
1409   std::vector<MVT::ValueType> VTs;
1410   const TargetRegisterClass *DstRC = 0;
1411   if (TID.numDefs > 0) {
1412     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1413     DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1414       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1415     VTs.push_back(*DstRC->vt_begin());
1416   }
1417   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1418     MVT::ValueType VT = N->getValueType(i);
1419     if (VT != MVT::Other && i >= TID.numDefs)
1420       VTs.push_back(VT);
1421   }
1422   if (Load)
1423     BeforeOps.push_back(SDOperand(Load, 0));
1424   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
1425   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
1426   NewNodes.push_back(NewNode);
1427
1428   // Emit the store instruction.
1429   if (FoldedStore) {
1430     AddrOps.pop_back();
1431     AddrOps.push_back(SDOperand(NewNode, 0));
1432     AddrOps.push_back(Chain);
1433     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, StackAlign),
1434                                       MVT::Other, &AddrOps[0], AddrOps.size());
1435     NewNodes.push_back(Store);
1436   }
1437
1438   return true;
1439 }
1440
1441 unsigned X86RegisterInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
1442                                       bool UnfoldLoad, bool UnfoldStore) const {
1443   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1444     MemOp2RegOpTable.find((unsigned*)Opc);
1445   if (I == MemOp2RegOpTable.end())
1446     return 0;
1447   bool FoldedLoad = I->second.second & (1 << 4);
1448   bool FoldedStore = I->second.second & (1 << 5);
1449   if (UnfoldLoad && !FoldedLoad)
1450     return 0;
1451   if (UnfoldStore && !FoldedStore)
1452     return 0;
1453   return I->second.first;
1454 }
1455
1456 const unsigned *
1457 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1458   static const unsigned CalleeSavedRegs32Bit[] = {
1459     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1460   };
1461
1462   static const unsigned CalleeSavedRegs32EHRet[] = {
1463     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1464   };
1465
1466   static const unsigned CalleeSavedRegs64Bit[] = {
1467     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1468   };
1469
1470   if (Is64Bit)
1471     return CalleeSavedRegs64Bit;
1472   else {
1473     if (MF) {
1474         MachineFrameInfo *MFI = MF->getFrameInfo();
1475         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1476         if (MMI && MMI->callsEHReturn())
1477           return CalleeSavedRegs32EHRet;
1478     }
1479     return CalleeSavedRegs32Bit;
1480   }
1481 }
1482
1483 const TargetRegisterClass* const*
1484 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1485   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1486     &X86::GR32RegClass, &X86::GR32RegClass,
1487     &X86::GR32RegClass, &X86::GR32RegClass,  0
1488   };
1489   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1490     &X86::GR32RegClass, &X86::GR32RegClass,
1491     &X86::GR32RegClass, &X86::GR32RegClass,
1492     &X86::GR32RegClass, &X86::GR32RegClass,  0
1493   };
1494   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1495     &X86::GR64RegClass, &X86::GR64RegClass,
1496     &X86::GR64RegClass, &X86::GR64RegClass,
1497     &X86::GR64RegClass, &X86::GR64RegClass, 0
1498   };
1499
1500   if (Is64Bit)
1501     return CalleeSavedRegClasses64Bit;
1502   else {
1503     if (MF) {
1504         MachineFrameInfo *MFI = MF->getFrameInfo();
1505         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1506         if (MMI && MMI->callsEHReturn())
1507           return CalleeSavedRegClasses32EHRet;
1508     }
1509     return CalleeSavedRegClasses32Bit;
1510   }
1511
1512 }
1513
1514 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1515   BitVector Reserved(getNumRegs());
1516   Reserved.set(X86::RSP);
1517   Reserved.set(X86::ESP);
1518   Reserved.set(X86::SP);
1519   Reserved.set(X86::SPL);
1520   if (hasFP(MF)) {
1521     Reserved.set(X86::RBP);
1522     Reserved.set(X86::EBP);
1523     Reserved.set(X86::BP);
1524     Reserved.set(X86::BPL);
1525   }
1526   return Reserved;
1527 }
1528
1529 //===----------------------------------------------------------------------===//
1530 // Stack Frame Processing methods
1531 //===----------------------------------------------------------------------===//
1532
1533 // hasFP - Return true if the specified function should have a dedicated frame
1534 // pointer register.  This is true if the function has variable sized allocas or
1535 // if frame pointer elimination is disabled.
1536 //
1537 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1538   MachineFrameInfo *MFI = MF.getFrameInfo();
1539   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1540
1541   return (NoFramePointerElim ||
1542           MFI->hasVarSizedObjects() ||
1543           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1544           (MMI && MMI->callsUnwindInit()));
1545 }
1546
1547 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1548   return !MF.getFrameInfo()->hasVarSizedObjects();
1549 }
1550
1551 void X86RegisterInfo::
1552 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1553                               MachineBasicBlock::iterator I) const {
1554   if (!hasReservedCallFrame(MF)) {
1555     // If the stack pointer can be changed after prologue, turn the
1556     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1557     // adjcallstackdown instruction into 'add ESP, <amt>'
1558     // TODO: consider using push / pop instead of sub + store / add
1559     MachineInstr *Old = I;
1560     uint64_t Amount = Old->getOperand(0).getImm();
1561     if (Amount != 0) {
1562       // We need to keep the stack aligned properly.  To do this, we round the
1563       // amount of space needed for the outgoing arguments up to the next
1564       // alignment boundary.
1565       Amount = (Amount+StackAlign-1)/StackAlign*StackAlign;
1566
1567       MachineInstr *New = 0;
1568       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1569         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1570           .addReg(StackPtr).addImm(Amount);
1571       } else {
1572         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1573         // factor out the amount the callee already popped.
1574         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1575         Amount -= CalleeAmt;
1576         if (Amount) {
1577           unsigned Opc = (Amount < 128) ?
1578             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1579             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1580           New = BuildMI(TII.get(Opc),  StackPtr)
1581                         .addReg(StackPtr).addImm(Amount);
1582         }
1583       }
1584
1585       // Replace the pseudo instruction with a new instruction...
1586       if (New) MBB.insert(I, New);
1587     }
1588   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1589     // If we are performing frame pointer elimination and if the callee pops
1590     // something off the stack pointer, add it back.  We do this until we have
1591     // more advanced stack pointer tracking ability.
1592     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1593       unsigned Opc = (CalleeAmt < 128) ?
1594         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1595         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1596       MachineInstr *New =
1597         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1598       MBB.insert(I, New);
1599     }
1600   }
1601
1602   MBB.erase(I);
1603 }
1604
1605 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1606                                           int SPAdj, RegScavenger *RS) const{
1607   assert(SPAdj == 0 && "Unexpected");
1608
1609   unsigned i = 0;
1610   MachineInstr &MI = *II;
1611   MachineFunction &MF = *MI.getParent()->getParent();
1612   while (!MI.getOperand(i).isFrameIndex()) {
1613     ++i;
1614     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1615   }
1616
1617   int FrameIndex = MI.getOperand(i).getFrameIndex();
1618   // This must be part of a four operand memory reference.  Replace the
1619   // FrameIndex with base register with EBP.  Add an offset to the offset.
1620   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1621
1622   // Now add the frame object offset to the offset from EBP.
1623   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1624                    MI.getOperand(i+3).getImm()+SlotSize;
1625
1626   if (!hasFP(MF))
1627     Offset += MF.getFrameInfo()->getStackSize();
1628   else {
1629     Offset += SlotSize;  // Skip the saved EBP
1630     // Skip the RETADDR move area
1631     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1632     int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1633     if (TailCallReturnAddrDelta < 0) Offset -= TailCallReturnAddrDelta;
1634   }
1635
1636   MI.getOperand(i+3).ChangeToImmediate(Offset);
1637 }
1638
1639 void
1640 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1641   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1642   int32_t TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1643   if (TailCallReturnAddrDelta < 0) {
1644     // create RETURNADDR area
1645     //   arg
1646     //   arg
1647     //   RETADDR
1648     //   { ...
1649     //     RETADDR area
1650     //     ...
1651     //   }
1652     //   [EBP]
1653     MF.getFrameInfo()->
1654       CreateFixedObject(-TailCallReturnAddrDelta,
1655                         (-1*SlotSize)+TailCallReturnAddrDelta);
1656   }
1657   if (hasFP(MF)) {
1658     assert((TailCallReturnAddrDelta <= 0) &&
1659            "The Delta should always be zero or negative");
1660     // Create a frame entry for the EBP register that must be saved.
1661     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1662                                                         (int)SlotSize * -2+
1663                                                        TailCallReturnAddrDelta);
1664     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1665            "Slot for EBP register must be last in order to be found!");
1666   }
1667 }
1668
1669 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1670 /// stack pointer by a constant value.
1671 static
1672 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1673                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1674                   const TargetInstrInfo &TII) {
1675   bool isSub = NumBytes < 0;
1676   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1677   unsigned Opc = isSub
1678     ? ((Offset < 128) ?
1679        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1680        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1681     : ((Offset < 128) ?
1682        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1683        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1684   uint64_t Chunk = (1LL << 31) - 1;
1685
1686   while (Offset) {
1687     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1688     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1689     Offset -= ThisVal;
1690   }
1691 }
1692
1693 // mergeSPUpdatesUp - Merge two stack-manipulating instructions upper iterator.
1694 static
1695 void mergeSPUpdatesUp(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1696                       unsigned StackPtr, uint64_t *NumBytes = NULL) {
1697   if (MBBI == MBB.begin()) return;
1698
1699   MachineBasicBlock::iterator PI = prior(MBBI);
1700   unsigned Opc = PI->getOpcode();
1701   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1702        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1703       PI->getOperand(0).getReg() == StackPtr) {
1704     if (NumBytes)
1705       *NumBytes += PI->getOperand(2).getImm();
1706     MBB.erase(PI);
1707   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1708               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1709              PI->getOperand(0).getReg() == StackPtr) {
1710     if (NumBytes)
1711       *NumBytes -= PI->getOperand(2).getImm();
1712     MBB.erase(PI);
1713   }
1714 }
1715
1716 // mergeSPUpdatesUp - Merge two stack-manipulating instructions lower iterator.
1717 static
1718 void mergeSPUpdatesDown(MachineBasicBlock &MBB,
1719                         MachineBasicBlock::iterator &MBBI,
1720                         unsigned StackPtr, uint64_t *NumBytes = NULL) {
1721   return;
1722
1723   if (MBBI == MBB.end()) return;
1724
1725   MachineBasicBlock::iterator NI = next(MBBI);
1726   if (NI == MBB.end()) return;
1727
1728   unsigned Opc = NI->getOpcode();
1729   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1730        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1731       NI->getOperand(0).getReg() == StackPtr) {
1732     if (NumBytes)
1733       *NumBytes -= NI->getOperand(2).getImm();
1734     MBB.erase(NI);
1735     MBBI = NI;
1736   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1737               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1738              NI->getOperand(0).getReg() == StackPtr) {
1739     if (NumBytes)
1740       *NumBytes += NI->getOperand(2).getImm();
1741     MBB.erase(NI);
1742     MBBI = NI;
1743   }
1744 }
1745
1746 /// mergeSPUpdates - Checks the instruction before/after the passed
1747 /// instruction. If it is an ADD/SUB instruction it is deleted
1748 /// argument and the stack adjustment is returned as a positive value for ADD
1749 /// and a negative for SUB.
1750 static int mergeSPUpdates(MachineBasicBlock &MBB,
1751                            MachineBasicBlock::iterator &MBBI,
1752                            unsigned StackPtr,
1753                            bool doMergeWithPrevious) {
1754
1755   if ((doMergeWithPrevious && MBBI == MBB.begin()) ||
1756       (!doMergeWithPrevious && MBBI == MBB.end()))
1757     return 0;
1758
1759   int Offset = 0;
1760
1761   MachineBasicBlock::iterator PI = doMergeWithPrevious ? prior(MBBI) : MBBI;
1762   MachineBasicBlock::iterator NI = doMergeWithPrevious ? 0 : next(MBBI);
1763   unsigned Opc = PI->getOpcode();
1764   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1765        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1766       PI->getOperand(0).getReg() == StackPtr){
1767     Offset += PI->getOperand(2).getImm();
1768     MBB.erase(PI);
1769     if (!doMergeWithPrevious) MBBI = NI;
1770   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1771               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1772              PI->getOperand(0).getReg() == StackPtr) {
1773     Offset -= PI->getOperand(2).getImm();
1774     MBB.erase(PI);
1775     if (!doMergeWithPrevious) MBBI = NI;
1776   }
1777
1778   return Offset;
1779 }
1780
1781 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1782   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1783   MachineFrameInfo *MFI = MF.getFrameInfo();
1784   const Function* Fn = MF.getFunction();
1785   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1786   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1787   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1788   MachineBasicBlock::iterator MBBI = MBB.begin();
1789
1790   // Prepare for frame info.
1791   unsigned FrameLabelId = 0;
1792
1793   // Get the number of bytes to allocate from the FrameInfo.
1794   uint64_t StackSize = MFI->getStackSize();
1795   // Add RETADDR move area to callee saved frame size.
1796   int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1797   if (TailCallReturnAddrDelta < 0)
1798     X86FI->setCalleeSavedFrameSize(
1799           X86FI->getCalleeSavedFrameSize() +(-TailCallReturnAddrDelta));
1800   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1801
1802   // Insert stack pointer adjustment for later moving of return addr.  Only
1803   // applies to tail call optimized functions where the callee argument stack
1804   // size is bigger than the callers.
1805   if (TailCallReturnAddrDelta < 0) {
1806     BuildMI(MBB, MBBI, TII.get(Is64Bit? X86::SUB64ri32 : X86::SUB32ri),
1807             StackPtr).addReg(StackPtr).addImm(-TailCallReturnAddrDelta);
1808   }
1809
1810   if (hasFP(MF)) {
1811     // Get the offset of the stack slot for the EBP register... which is
1812     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1813     // Update the frame offset adjustment.
1814     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1815
1816     // Save EBP into the appropriate stack slot...
1817     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1818       .addReg(FramePtr);
1819     NumBytes -= SlotSize;
1820
1821     if (MMI && MMI->needsFrameInfo()) {
1822       // Mark effective beginning of when frame pointer becomes valid.
1823       FrameLabelId = MMI->NextLabelID();
1824       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1825     }
1826
1827     // Update EBP with the new base value...
1828     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1829       .addReg(StackPtr);
1830   }
1831
1832   unsigned ReadyLabelId = 0;
1833   if (MMI && MMI->needsFrameInfo()) {
1834     // Mark effective beginning of when frame pointer is ready.
1835     ReadyLabelId = MMI->NextLabelID();
1836     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1837   }
1838
1839   // Skip the callee-saved push instructions.
1840   while (MBBI != MBB.end() &&
1841          (MBBI->getOpcode() == X86::PUSH32r ||
1842           MBBI->getOpcode() == X86::PUSH64r))
1843     ++MBBI;
1844
1845   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1846     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1847       // Check, whether EAX is livein for this function
1848       bool isEAXAlive = false;
1849       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1850              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1851         unsigned Reg = II->first;
1852         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1853                       Reg == X86::AH || Reg == X86::AL);
1854       }
1855
1856       // Function prologue calls _alloca to probe the stack when allocating
1857       // more than 4k bytes in one go. Touching the stack at 4K increments is
1858       // necessary to ensure that the guard pages used by the OS virtual memory
1859       // manager are allocated in correct sequence.
1860       if (!isEAXAlive) {
1861         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1862         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1863           .addExternalSymbol("_alloca");
1864       } else {
1865         // Save EAX
1866         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1867         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1868         // allocated bytes for EAX.
1869         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1870         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1871           .addExternalSymbol("_alloca");
1872         // Restore EAX
1873         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1874                                         StackPtr, NumBytes-4);
1875         MBB.insert(MBBI, MI);
1876       }
1877     } else {
1878       // If there is an SUB32ri of ESP immediately before this instruction,
1879       // merge the two. This can be the case when tail call elimination is
1880       // enabled and the callee has more arguments then the caller.
1881       NumBytes -= mergeSPUpdates(MBB, MBBI, StackPtr, true);
1882       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1883       // instruction, merge the two instructions.
1884       mergeSPUpdatesDown(MBB, MBBI, StackPtr, &NumBytes);
1885
1886       if (NumBytes)
1887         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1888     }
1889   }
1890
1891   if (MMI && MMI->needsFrameInfo()) {
1892     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1893     const TargetData *TD = MF.getTarget().getTargetData();
1894
1895     // Calculate amount of bytes used for return address storing
1896     int stackGrowth =
1897       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1898        TargetFrameInfo::StackGrowsUp ?
1899        TD->getPointerSize() : -TD->getPointerSize());
1900
1901     if (StackSize) {
1902       // Show update of SP.
1903       if (hasFP(MF)) {
1904         // Adjust SP
1905         MachineLocation SPDst(MachineLocation::VirtualFP);
1906         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1907         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1908       } else {
1909         MachineLocation SPDst(MachineLocation::VirtualFP);
1910         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1911         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1912       }
1913     } else {
1914       //FIXME: Verify & implement for FP
1915       MachineLocation SPDst(StackPtr);
1916       MachineLocation SPSrc(StackPtr, stackGrowth);
1917       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1918     }
1919
1920     // Add callee saved registers to move list.
1921     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1922
1923     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1924     // It should be rewritten from scratch and generalized sometimes.
1925
1926     // Determine maximum offset (minumum due to stack growth)
1927     int64_t MaxOffset = 0;
1928     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1929       MaxOffset = std::min(MaxOffset,
1930                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1931
1932     // Calculate offsets
1933     int64_t saveAreaOffset = (hasFP(MF) ? 3 : 2)*stackGrowth;
1934     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1935       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1936       unsigned Reg = CSI[I].getReg();
1937       Offset = (MaxOffset-Offset+saveAreaOffset);
1938       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1939       MachineLocation CSSrc(Reg);
1940       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1941     }
1942
1943     if (hasFP(MF)) {
1944       // Save FP
1945       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1946       MachineLocation FPSrc(FramePtr);
1947       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1948     }
1949
1950     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1951     MachineLocation FPSrc(MachineLocation::VirtualFP);
1952     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1953   }
1954
1955   // If it's main() on Cygwin\Mingw32 we should align stack as well
1956   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1957       Subtarget->isTargetCygMing()) {
1958     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1959                 .addReg(X86::ESP).addImm(-StackAlign);
1960
1961     // Probe the stack
1962     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(StackAlign);
1963     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1964   }
1965 }
1966
1967 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1968                                    MachineBasicBlock &MBB) const {
1969   const MachineFrameInfo *MFI = MF.getFrameInfo();
1970   const Function* Fn = MF.getFunction();
1971   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1972   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1973   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1974   unsigned RetOpcode = MBBI->getOpcode();
1975
1976   switch (RetOpcode) {
1977   case X86::RET:
1978   case X86::RETI:
1979   case X86::TCRETURNdi:
1980   case X86::TCRETURNri:
1981   case X86::TCRETURNri64:
1982   case X86::TCRETURNdi64:
1983   case X86::EH_RETURN:
1984   case X86::TAILJMPd:
1985   case X86::TAILJMPr:
1986   case X86::TAILJMPm: break;  // These are ok
1987   default:
1988     assert(0 && "Can only insert epilog into returning blocks");
1989   }
1990
1991   // Get the number of bytes to allocate from the FrameInfo
1992   uint64_t StackSize = MFI->getStackSize();
1993   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1994   uint64_t NumBytes = StackSize - CSSize;
1995
1996   if (hasFP(MF)) {
1997     // pop EBP.
1998     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1999     NumBytes -= SlotSize;
2000   }
2001
2002   // Skip the callee-saved pop instructions.
2003   while (MBBI != MBB.begin()) {
2004     MachineBasicBlock::iterator PI = prior(MBBI);
2005     unsigned Opc = PI->getOpcode();
2006     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
2007       break;
2008     --MBBI;
2009   }
2010
2011   // If there is an ADD32ri or SUB32ri of ESP immediately before this
2012   // instruction, merge the two instructions.
2013   if (NumBytes || MFI->hasVarSizedObjects())
2014     mergeSPUpdatesUp(MBB, MBBI, StackPtr, &NumBytes);
2015
2016   // If dynamic alloca is used, then reset esp to point to the last callee-saved
2017   // slot before popping them off!  Also, if it's main() on Cygwin/Mingw32 we
2018   // aligned stack in the prologue, - revert stack changes back. Note: we're
2019   // assuming, that frame pointer was forced for main()
2020   if (MFI->hasVarSizedObjects() ||
2021       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
2022        Subtarget->isTargetCygMing())) {
2023     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
2024     if (CSSize) {
2025       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
2026                                       FramePtr, -CSSize);
2027       MBB.insert(MBBI, MI);
2028     } else
2029       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
2030         addReg(FramePtr);
2031
2032     NumBytes = 0;
2033   }
2034
2035   // adjust stack pointer back: ESP += numbytes
2036   if (NumBytes)
2037     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
2038
2039   // We're returning from function via eh_return.
2040   if (RetOpcode == X86::EH_RETURN) {
2041     MBBI = prior(MBB.end());
2042     MachineOperand &DestAddr  = MBBI->getOperand(0);
2043     assert(DestAddr.isRegister() && "Offset should be in register!");
2044     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
2045       addReg(DestAddr.getReg());
2046   // Tail call return: adjust the stack pointer and jump to callee
2047   } else if (RetOpcode == X86::TCRETURNri || RetOpcode == X86::TCRETURNdi ||
2048              RetOpcode== X86::TCRETURNri64 || RetOpcode == X86::TCRETURNdi64) {
2049     MBBI = prior(MBB.end());
2050     MachineOperand &JumpTarget = MBBI->getOperand(0);
2051     MachineOperand &StackAdjust = MBBI->getOperand(1);
2052     assert( StackAdjust.isImmediate() && "Expecting immediate value.");
2053
2054     // Adjust stack pointer.
2055     int StackAdj = StackAdjust.getImm();
2056     int MaxTCDelta = X86FI->getTCReturnAddrDelta();
2057     int Offset = 0;
2058     assert(MaxTCDelta <= 0 && "MaxTCDelta should never be positive");
2059     // Incoporate the retaddr area.
2060     Offset = StackAdj-MaxTCDelta;
2061     assert(Offset >= 0 && "Offset should never be negative");
2062     if (Offset) {
2063       // Check for possible merge with preceeding ADD instruction.
2064       Offset += mergeSPUpdates(MBB, MBBI, StackPtr, true);
2065       emitSPUpdate(MBB, MBBI, StackPtr, Offset, Is64Bit, TII);
2066     }
2067     // Jump to label or value in register.
2068     if (RetOpcode == X86::TCRETURNdi|| RetOpcode == X86::TCRETURNdi64)
2069       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPd)).
2070         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
2071     else if (RetOpcode== X86::TCRETURNri64) {
2072       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr64), JumpTarget.getReg());
2073     } else
2074        BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr), JumpTarget.getReg());
2075     // Delete the pseudo instruction TCRETURN.
2076     MBB.erase(MBBI);
2077   } else if ((RetOpcode == X86::RET || RetOpcode == X86::RETI) &&
2078              (X86FI->getTCReturnAddrDelta() < 0)) {
2079     // Add the return addr area delta back since we are not tail calling.
2080     int delta = -1*X86FI->getTCReturnAddrDelta();
2081     MBBI = prior(MBB.end());
2082     // Check for possible merge with preceeding ADD instruction.
2083     delta += mergeSPUpdates(MBB, MBBI, StackPtr, true);
2084     emitSPUpdate(MBB, MBBI, StackPtr, delta, Is64Bit, TII);
2085   }
2086 }
2087
2088 unsigned X86RegisterInfo::getRARegister() const {
2089   if (Is64Bit)
2090     return X86::RIP;  // Should have dwarf #16
2091   else
2092     return X86::EIP;  // Should have dwarf #8
2093 }
2094
2095 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
2096   return hasFP(MF) ? FramePtr : StackPtr;
2097 }
2098
2099 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
2100                                                                          const {
2101   // Calculate amount of bytes used for return address storing
2102   int stackGrowth = (Is64Bit ? -8 : -4);
2103
2104   // Initial state of the frame pointer is esp+4.
2105   MachineLocation Dst(MachineLocation::VirtualFP);
2106   MachineLocation Src(StackPtr, stackGrowth);
2107   Moves.push_back(MachineMove(0, Dst, Src));
2108
2109   // Add return address to move list
2110   MachineLocation CSDst(StackPtr, stackGrowth);
2111   MachineLocation CSSrc(getRARegister());
2112   Moves.push_back(MachineMove(0, CSDst, CSSrc));
2113 }
2114
2115 unsigned X86RegisterInfo::getEHExceptionRegister() const {
2116   assert(0 && "What is the exception register");
2117   return 0;
2118 }
2119
2120 unsigned X86RegisterInfo::getEHHandlerRegister() const {
2121   assert(0 && "What is the exception handler register");
2122   return 0;
2123 }
2124
2125 namespace llvm {
2126 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
2127   switch (VT) {
2128   default: return Reg;
2129   case MVT::i8:
2130     if (High) {
2131       switch (Reg) {
2132       default: return 0;
2133       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2134         return X86::AH;
2135       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2136         return X86::DH;
2137       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2138         return X86::CH;
2139       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2140         return X86::BH;
2141       }
2142     } else {
2143       switch (Reg) {
2144       default: return 0;
2145       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2146         return X86::AL;
2147       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2148         return X86::DL;
2149       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2150         return X86::CL;
2151       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2152         return X86::BL;
2153       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2154         return X86::SIL;
2155       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2156         return X86::DIL;
2157       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2158         return X86::BPL;
2159       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2160         return X86::SPL;
2161       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2162         return X86::R8B;
2163       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2164         return X86::R9B;
2165       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2166         return X86::R10B;
2167       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2168         return X86::R11B;
2169       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2170         return X86::R12B;
2171       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2172         return X86::R13B;
2173       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2174         return X86::R14B;
2175       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2176         return X86::R15B;
2177       }
2178     }
2179   case MVT::i16:
2180     switch (Reg) {
2181     default: return Reg;
2182     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2183       return X86::AX;
2184     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2185       return X86::DX;
2186     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2187       return X86::CX;
2188     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2189       return X86::BX;
2190     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2191       return X86::SI;
2192     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2193       return X86::DI;
2194     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2195       return X86::BP;
2196     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2197       return X86::SP;
2198     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2199       return X86::R8W;
2200     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2201       return X86::R9W;
2202     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2203       return X86::R10W;
2204     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2205       return X86::R11W;
2206     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2207       return X86::R12W;
2208     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2209       return X86::R13W;
2210     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2211       return X86::R14W;
2212     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2213       return X86::R15W;
2214     }
2215   case MVT::i32:
2216     switch (Reg) {
2217     default: return Reg;
2218     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2219       return X86::EAX;
2220     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2221       return X86::EDX;
2222     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2223       return X86::ECX;
2224     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2225       return X86::EBX;
2226     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2227       return X86::ESI;
2228     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2229       return X86::EDI;
2230     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2231       return X86::EBP;
2232     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2233       return X86::ESP;
2234     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2235       return X86::R8D;
2236     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2237       return X86::R9D;
2238     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2239       return X86::R10D;
2240     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2241       return X86::R11D;
2242     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2243       return X86::R12D;
2244     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2245       return X86::R13D;
2246     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2247       return X86::R14D;
2248     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2249       return X86::R15D;
2250     }
2251   case MVT::i64:
2252     switch (Reg) {
2253     default: return Reg;
2254     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2255       return X86::RAX;
2256     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2257       return X86::RDX;
2258     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2259       return X86::RCX;
2260     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2261       return X86::RBX;
2262     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2263       return X86::RSI;
2264     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2265       return X86::RDI;
2266     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2267       return X86::RBP;
2268     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2269       return X86::RSP;
2270     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2271       return X86::R8;
2272     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2273       return X86::R9;
2274     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2275       return X86::R10;
2276     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2277       return X86::R11;
2278     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2279       return X86::R12;
2280     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2281       return X86::R13;
2282     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2283       return X86::R14;
2284     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2285       return X86::R15;
2286     }
2287   }
2288
2289   return Reg;
2290 }
2291 }
2292
2293 #include "X86GenRegisterInfo.inc"
2294