Move the entries for 64-bit CMP, IMUL, and a few others into the correct
[oota-llvm.git] / lib / Target / X86 / X86RegisterInfo.cpp
1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file was developed by the LLVM research group and is distributed under
6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the X86 implementation of the MRegisterInfo class.  This
11 // file is responsible for the frame pointer elimination optimization on X86.
12 //
13 //===----------------------------------------------------------------------===//
14
15 #include "X86.h"
16 #include "X86RegisterInfo.h"
17 #include "X86InstrBuilder.h"
18 #include "X86MachineFunctionInfo.h"
19 #include "X86Subtarget.h"
20 #include "X86TargetMachine.h"
21 #include "llvm/Constants.h"
22 #include "llvm/Function.h"
23 #include "llvm/Type.h"
24 #include "llvm/CodeGen/ValueTypes.h"
25 #include "llvm/CodeGen/MachineInstrBuilder.h"
26 #include "llvm/CodeGen/MachineFunction.h"
27 #include "llvm/CodeGen/MachineFrameInfo.h"
28 #include "llvm/CodeGen/MachineLocation.h"
29 #include "llvm/Target/TargetAsmInfo.h"
30 #include "llvm/Target/TargetFrameInfo.h"
31 #include "llvm/Target/TargetInstrInfo.h"
32 #include "llvm/Target/TargetMachine.h"
33 #include "llvm/Target/TargetOptions.h"
34 #include "llvm/Support/CommandLine.h"
35 #include "llvm/ADT/BitVector.h"
36 #include "llvm/ADT/STLExtras.h"
37 using namespace llvm;
38
39 namespace {
40   cl::opt<bool>
41   NoFusing("disable-spill-fusing",
42            cl::desc("Disable fusing of spill code into instructions"));
43   cl::opt<bool>
44   PrintFailedFusing("print-failed-fuse-candidates",
45                     cl::desc("Print instructions that the allocator wants to"
46                              " fuse, but the X86 backend currently can't"),
47                     cl::Hidden);
48 }
49
50 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
51                                  const TargetInstrInfo &tii)
52   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
53     TM(tm), TII(tii) {
54   // Cache some information.
55   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
56   Is64Bit = Subtarget->is64Bit();
57   if (Is64Bit) {
58     SlotSize = 8;
59     StackPtr = X86::RSP;
60     FramePtr = X86::RBP;
61   } else {
62     SlotSize = 4;
63     StackPtr = X86::ESP;
64     FramePtr = X86::EBP;
65   }
66 }
67
68 // getX86RegNum - This function maps LLVM register identifiers to their X86
69 // specific numbering, which is used in various places encoding instructions.
70 //
71 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
72   switch(RegNo) {
73   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
74   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
75   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
76   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
77   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
78     return N86::ESP;
79   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
80     return N86::EBP;
81   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
82     return N86::ESI;
83   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
84     return N86::EDI;
85
86   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
87     return N86::EAX;
88   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
89     return N86::ECX;
90   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
91     return N86::EDX;
92   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
93     return N86::EBX;
94   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
95     return N86::ESP;
96   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
97     return N86::EBP;
98   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
99     return N86::ESI;
100   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
101     return N86::EDI;
102
103   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
104   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
105     return RegNo-X86::ST0;
106
107   case X86::XMM0:  case X86::XMM1:  case X86::XMM2:  case X86::XMM3:
108   case X86::XMM4:  case X86::XMM5:  case X86::XMM6:  case X86::XMM7:
109     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM0);
110   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
111   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
112     return getDwarfRegNum(RegNo) - getDwarfRegNum(X86::XMM8);
113
114   default:
115     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
116     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
117     return 0;
118   }
119 }
120
121 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
122                                                 MachineBasicBlock::iterator MI,
123                                 const std::vector<CalleeSavedInfo> &CSI) const {
124   if (CSI.empty())
125     return false;
126
127   MachineFunction &MF = *MBB.getParent();
128   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
129   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
130   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
131   for (unsigned i = CSI.size(); i != 0; --i) {
132     unsigned Reg = CSI[i-1].getReg();
133     // Add the callee-saved register as live-in. It's killed at the spill.
134     MBB.addLiveIn(Reg);
135     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
136   }
137   return true;
138 }
139
140 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
141                                                  MachineBasicBlock::iterator MI,
142                                 const std::vector<CalleeSavedInfo> &CSI) const {
143   if (CSI.empty())
144     return false;
145
146   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
147   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
148     unsigned Reg = CSI[i].getReg();
149     BuildMI(MBB, MI, TII.get(Opc), Reg);
150   }
151   return true;
152 }
153
154 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
155                                           MachineBasicBlock::iterator MI,
156                                           unsigned SrcReg, int FrameIdx,
157                                           const TargetRegisterClass *RC) const {
158   unsigned Opc;
159   if (RC == &X86::GR64RegClass) {
160     Opc = X86::MOV64mr;
161   } else if (RC == &X86::GR32RegClass) {
162     Opc = X86::MOV32mr;
163   } else if (RC == &X86::GR16RegClass) {
164     Opc = X86::MOV16mr;
165   } else if (RC == &X86::GR8RegClass) {
166     Opc = X86::MOV8mr;
167   } else if (RC == &X86::GR32_RegClass) {
168     Opc = X86::MOV32_mr;
169   } else if (RC == &X86::GR16_RegClass) {
170     Opc = X86::MOV16_mr;
171   } else if (RC == &X86::RFP80RegClass) {
172     Opc = X86::ST_FpP80m;   // pops
173   } else if (RC == &X86::RFP64RegClass) {
174     Opc = X86::ST_Fp64m;
175   } else if (RC == &X86::RFP32RegClass) {
176     Opc = X86::ST_Fp32m;
177   } else if (RC == &X86::FR32RegClass) {
178     Opc = X86::MOVSSmr;
179   } else if (RC == &X86::FR64RegClass) {
180     Opc = X86::MOVSDmr;
181   } else if (RC == &X86::VR128RegClass) {
182     Opc = X86::MOVAPSmr;
183   } else if (RC == &X86::VR64RegClass) {
184     Opc = X86::MMX_MOVQ64mr;
185   } else {
186     assert(0 && "Unknown regclass");
187     abort();
188   }
189   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
190     .addReg(SrcReg, false, false, true);
191 }
192
193 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
194                                            MachineBasicBlock::iterator MI,
195                                            unsigned DestReg, int FrameIdx,
196                                            const TargetRegisterClass *RC) const{
197   unsigned Opc;
198   if (RC == &X86::GR64RegClass) {
199     Opc = X86::MOV64rm;
200   } else if (RC == &X86::GR32RegClass) {
201     Opc = X86::MOV32rm;
202   } else if (RC == &X86::GR16RegClass) {
203     Opc = X86::MOV16rm;
204   } else if (RC == &X86::GR8RegClass) {
205     Opc = X86::MOV8rm;
206   } else if (RC == &X86::GR32_RegClass) {
207     Opc = X86::MOV32_rm;
208   } else if (RC == &X86::GR16_RegClass) {
209     Opc = X86::MOV16_rm;
210   } else if (RC == &X86::RFP80RegClass) {
211     Opc = X86::LD_Fp80m;
212   } else if (RC == &X86::RFP64RegClass) {
213     Opc = X86::LD_Fp64m;
214   } else if (RC == &X86::RFP32RegClass) {
215     Opc = X86::LD_Fp32m;
216   } else if (RC == &X86::FR32RegClass) {
217     Opc = X86::MOVSSrm;
218   } else if (RC == &X86::FR64RegClass) {
219     Opc = X86::MOVSDrm;
220   } else if (RC == &X86::VR128RegClass) {
221     Opc = X86::MOVAPSrm;
222   } else if (RC == &X86::VR64RegClass) {
223     Opc = X86::MMX_MOVQ64rm;
224   } else {
225     assert(0 && "Unknown regclass");
226     abort();
227   }
228   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
229 }
230
231 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
232                                    MachineBasicBlock::iterator MI,
233                                    unsigned DestReg, unsigned SrcReg,
234                                    const TargetRegisterClass *RC) const {
235   unsigned Opc;
236   if (RC == &X86::GR64RegClass) {
237     Opc = X86::MOV64rr;
238   } else if (RC == &X86::GR32RegClass) {
239     Opc = X86::MOV32rr;
240   } else if (RC == &X86::GR16RegClass) {
241     Opc = X86::MOV16rr;
242   } else if (RC == &X86::GR8RegClass) {
243     Opc = X86::MOV8rr;
244   } else if (RC == &X86::GR32_RegClass) {
245     Opc = X86::MOV32_rr;
246   } else if (RC == &X86::GR16_RegClass) {
247     Opc = X86::MOV16_rr;
248   } else if (RC == &X86::RFP32RegClass) {
249     Opc = X86::MOV_Fp3232;
250   } else if (RC == &X86::RFP64RegClass || RC == &X86::RSTRegClass) {
251     Opc = X86::MOV_Fp6464;
252   } else if (RC == &X86::RFP80RegClass) {
253     Opc = X86::MOV_Fp8080;
254   } else if (RC == &X86::FR32RegClass) {
255     Opc = X86::FsMOVAPSrr;
256   } else if (RC == &X86::FR64RegClass) {
257     Opc = X86::FsMOVAPDrr;
258   } else if (RC == &X86::VR128RegClass) {
259     Opc = X86::MOVAPSrr;
260   } else if (RC == &X86::VR64RegClass) {
261     Opc = X86::MMX_MOVQ64rr;
262   } else {
263     assert(0 && "Unknown regclass");
264     abort();
265   }
266   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
267 }
268
269
270 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
271                                     MachineBasicBlock::iterator I,
272                                     unsigned DestReg,
273                                     const MachineInstr *Orig) const {
274   // MOV32r0 etc. are implemented with xor which clobbers condition code.
275   // Re-materialize them as movri instructions to avoid side effects.
276   switch (Orig->getOpcode()) {
277   case X86::MOV8r0:
278     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
279     break;
280   case X86::MOV16r0:
281     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
282     break;
283   case X86::MOV32r0:
284     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
285     break;
286   case X86::MOV64r0:
287     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
288     break;
289   default: {
290     MachineInstr *MI = Orig->clone();
291     MI->getOperand(0).setReg(DestReg);
292     MBB.insert(I, MI);
293     break;
294   }
295   }
296 }
297
298 static const MachineInstrBuilder &FuseInstrAddOperand(MachineInstrBuilder &MIB,
299                                                       MachineOperand &MO) {
300   if (MO.isRegister())
301     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit());
302   else if (MO.isImmediate())
303     MIB = MIB.addImm(MO.getImm());
304   else if (MO.isFrameIndex())
305     MIB = MIB.addFrameIndex(MO.getFrameIndex());
306   else if (MO.isGlobalAddress())
307     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
308   else if (MO.isConstantPoolIndex())
309     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
310   else if (MO.isJumpTableIndex())
311     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
312   else if (MO.isExternalSymbol())
313     MIB = MIB.addExternalSymbol(MO.getSymbolName());
314   else
315     assert(0 && "Unknown operand for FuseInst!");
316
317   return MIB;
318 }
319
320 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
321                                      SmallVector<MachineOperand,4> &MOs,
322                                  MachineInstr *MI, const TargetInstrInfo &TII) {
323   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
324
325   // Create the base instruction with the memory operand as the first part.
326   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
327   unsigned NumAddrOps = MOs.size();
328   for (unsigned i = 0; i != NumAddrOps; ++i)
329     MIB = FuseInstrAddOperand(MIB, MOs[i]);
330   if (NumAddrOps < 4)  // FrameIndex only
331     MIB.addImm(1).addReg(0).addImm(0);
332   
333   // Loop over the rest of the ri operands, converting them over.
334   for (unsigned i = 0; i != NumOps; ++i) {
335     MachineOperand &MO = MI->getOperand(i+2);
336     MIB = FuseInstrAddOperand(MIB, MO);
337   }
338   return MIB;
339 }
340
341 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
342                               SmallVector<MachineOperand,4> &MOs,
343                               MachineInstr *MI, const TargetInstrInfo &TII) {
344   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
345   
346   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
347     MachineOperand &MO = MI->getOperand(i);
348     if (i == OpNo) {
349       assert(MO.isRegister() && "Expected to fold into reg operand!");
350       unsigned NumAddrOps = MOs.size();
351       for (unsigned i = 0; i != NumAddrOps; ++i)
352         MIB = FuseInstrAddOperand(MIB, MOs[i]);
353       if (NumAddrOps < 4)  // FrameIndex only
354         MIB.addImm(1).addReg(0).addImm(0);
355     } else {
356       MIB = FuseInstrAddOperand(MIB, MO);
357     }
358   }
359   return MIB;
360 }
361
362 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
363                                 SmallVector<MachineOperand,4> &MOs,
364                                 MachineInstr *MI) {
365   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
366
367   unsigned NumAddrOps = MOs.size();
368   for (unsigned i = 0; i != NumAddrOps; ++i)
369     MIB = FuseInstrAddOperand(MIB, MOs[i]);
370   if (NumAddrOps < 4)  // FrameIndex only
371     MIB.addImm(1).addReg(0).addImm(0);
372   return MIB.addImm(0);
373 }
374
375
376 //===----------------------------------------------------------------------===//
377 // Efficient Lookup Table Support
378 //===----------------------------------------------------------------------===//
379
380 namespace {
381   /// TableEntry - Maps the 'from' opcode to a fused form of the 'to' opcode.
382   ///
383   struct TableEntry {
384     unsigned from;                      // Original opcode.
385     unsigned to;                        // New opcode.
386                                         
387     // less operators used by STL search.                                    
388     bool operator<(const TableEntry &TE) const { return from < TE.from; }
389     friend bool operator<(const TableEntry &TE, unsigned V) {
390       return TE.from < V;
391     }
392     friend bool operator<(unsigned V, const TableEntry &TE) {
393       return V < TE.from;
394     }
395   };
396 }
397
398 /// TableIsSorted - Return true if the table is in 'from' opcode order.
399 ///
400 static bool TableIsSorted(const TableEntry *Table, unsigned NumEntries) {
401   for (unsigned i = 1; i != NumEntries; ++i)
402     if (!(Table[i-1] < Table[i])) {
403       cerr << "Entries out of order " << Table[i-1].from
404            << " " << Table[i].from << "\n";
405       return false;
406     }
407   return true;
408 }
409
410 /// TableLookup - Return the table entry matching the specified opcode.
411 /// Otherwise return NULL.
412 static const TableEntry *TableLookup(const TableEntry *Table, unsigned N,
413                                 unsigned Opcode) {
414   const TableEntry *I = std::lower_bound(Table, Table+N, Opcode);
415   if (I != Table+N && I->from == Opcode)
416     return I;
417   return NULL;
418 }
419
420 #ifdef NDEBUG
421 #define ASSERT_SORTED(TABLE)
422 #else
423 #define ASSERT_SORTED(TABLE)                                              \
424   { static bool TABLE##Checked = false;                                   \
425     if (!TABLE##Checked) {                                                \
426        assert(TableIsSorted(TABLE, array_lengthof(TABLE)) &&              \
427               "All lookup tables must be sorted for efficient access!");  \
428        TABLE##Checked = true;                                             \
429     }                                                                     \
430   }
431 #endif
432
433 MachineInstr*
434 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
435                                    SmallVector<MachineOperand,4> &MOs) const {
436   // Table (and size) to search
437   const TableEntry *OpcodeTablePtr = NULL;
438   unsigned OpcodeTableSize = 0;
439   bool isTwoAddrFold = false;
440   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
441   bool isTwoAddr = NumOps > 1 &&
442     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
443
444   MachineInstr *NewMI = NULL;
445   // Folding a memory location into the two-address part of a two-address
446   // instruction is different than folding it other places.  It requires
447   // replacing the *two* registers with the memory location.
448   if (isTwoAddr && NumOps >= 2 && i < 2 &&
449       MI->getOperand(0).isRegister() && 
450       MI->getOperand(1).isRegister() &&
451       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) { 
452     static const TableEntry OpcodeTable[] = {
453       { X86::ADC32ri,     X86::ADC32mi },
454       { X86::ADC32ri8,    X86::ADC32mi8 },
455       { X86::ADC32rr,     X86::ADC32mr },
456       { X86::ADC64ri32,   X86::ADC64mi32 },
457       { X86::ADC64ri8,    X86::ADC64mi8 },
458       { X86::ADC64rr,     X86::ADC64mr },
459       { X86::ADD16ri,     X86::ADD16mi },
460       { X86::ADD16ri8,    X86::ADD16mi8 },
461       { X86::ADD16rr,     X86::ADD16mr },
462       { X86::ADD32ri,     X86::ADD32mi },
463       { X86::ADD32ri8,    X86::ADD32mi8 },
464       { X86::ADD32rr,     X86::ADD32mr },
465       { X86::ADD64ri32,   X86::ADD64mi32 },
466       { X86::ADD64ri8,    X86::ADD64mi8 },
467       { X86::ADD64rr,     X86::ADD64mr },
468       { X86::ADD8ri,      X86::ADD8mi },
469       { X86::ADD8rr,      X86::ADD8mr },
470       { X86::AND16ri,     X86::AND16mi },
471       { X86::AND16ri8,    X86::AND16mi8 },
472       { X86::AND16rr,     X86::AND16mr },
473       { X86::AND32ri,     X86::AND32mi },
474       { X86::AND32ri8,    X86::AND32mi8 },
475       { X86::AND32rr,     X86::AND32mr },
476       { X86::AND64ri32,   X86::AND64mi32 },
477       { X86::AND64ri8,    X86::AND64mi8 },
478       { X86::AND64rr,     X86::AND64mr },
479       { X86::AND8ri,      X86::AND8mi },
480       { X86::AND8rr,      X86::AND8mr },
481       { X86::DEC16r,      X86::DEC16m },
482       { X86::DEC32r,      X86::DEC32m },
483       { X86::DEC64_16r,   X86::DEC16m },
484       { X86::DEC64_32r,   X86::DEC32m },
485       { X86::DEC64r,      X86::DEC64m },
486       { X86::DEC8r,       X86::DEC8m },
487       { X86::INC16r,      X86::INC16m },
488       { X86::INC32r,      X86::INC32m },
489       { X86::INC64_16r,   X86::INC16m },
490       { X86::INC64_32r,   X86::INC32m },
491       { X86::INC64r,      X86::INC64m },
492       { X86::INC8r,       X86::INC8m },
493       { X86::NEG16r,      X86::NEG16m },
494       { X86::NEG32r,      X86::NEG32m },
495       { X86::NEG64r,      X86::NEG64m },
496       { X86::NEG8r,       X86::NEG8m },
497       { X86::NOT16r,      X86::NOT16m },
498       { X86::NOT32r,      X86::NOT32m },
499       { X86::NOT64r,      X86::NOT64m },
500       { X86::NOT8r,       X86::NOT8m },
501       { X86::OR16ri,      X86::OR16mi },
502       { X86::OR16ri8,     X86::OR16mi8 },
503       { X86::OR16rr,      X86::OR16mr },
504       { X86::OR32ri,      X86::OR32mi },
505       { X86::OR32ri8,     X86::OR32mi8 },
506       { X86::OR32rr,      X86::OR32mr },
507       { X86::OR64ri32,    X86::OR64mi32 },
508       { X86::OR64ri8,     X86::OR64mi8 },
509       { X86::OR64rr,      X86::OR64mr },
510       { X86::OR8ri,       X86::OR8mi },
511       { X86::OR8rr,       X86::OR8mr },
512       { X86::ROL16r1,     X86::ROL16m1 },
513       { X86::ROL16rCL,    X86::ROL16mCL },
514       { X86::ROL16ri,     X86::ROL16mi },
515       { X86::ROL32r1,     X86::ROL32m1 },
516       { X86::ROL32rCL,    X86::ROL32mCL },
517       { X86::ROL32ri,     X86::ROL32mi },
518       { X86::ROL64r1,     X86::ROL64m1 },
519       { X86::ROL64rCL,    X86::ROL64mCL },
520       { X86::ROL64ri,     X86::ROL64mi },
521       { X86::ROL8r1,      X86::ROL8m1 },
522       { X86::ROL8rCL,     X86::ROL8mCL },
523       { X86::ROL8ri,      X86::ROL8mi },
524       { X86::ROR16r1,     X86::ROR16m1 },
525       { X86::ROR16rCL,    X86::ROR16mCL },
526       { X86::ROR16ri,     X86::ROR16mi },
527       { X86::ROR32r1,     X86::ROR32m1 },
528       { X86::ROR32rCL,    X86::ROR32mCL },
529       { X86::ROR32ri,     X86::ROR32mi },
530       { X86::ROR64r1,     X86::ROR64m1 },
531       { X86::ROR64rCL,    X86::ROR64mCL },
532       { X86::ROR64ri,     X86::ROR64mi },
533       { X86::ROR8r1,      X86::ROR8m1 },
534       { X86::ROR8rCL,     X86::ROR8mCL },
535       { X86::ROR8ri,      X86::ROR8mi },
536       { X86::SAR16r1,     X86::SAR16m1 },
537       { X86::SAR16rCL,    X86::SAR16mCL },
538       { X86::SAR16ri,     X86::SAR16mi },
539       { X86::SAR32r1,     X86::SAR32m1 },
540       { X86::SAR32rCL,    X86::SAR32mCL },
541       { X86::SAR32ri,     X86::SAR32mi },
542       { X86::SAR64r1,     X86::SAR64m1 },
543       { X86::SAR64rCL,    X86::SAR64mCL },
544       { X86::SAR64ri,     X86::SAR64mi },
545       { X86::SAR8r1,      X86::SAR8m1 },
546       { X86::SAR8rCL,     X86::SAR8mCL },
547       { X86::SAR8ri,      X86::SAR8mi },
548       { X86::SBB32ri,     X86::SBB32mi },
549       { X86::SBB32ri8,    X86::SBB32mi8 },
550       { X86::SBB32rr,     X86::SBB32mr },
551       { X86::SBB64ri32,   X86::SBB64mi32 },
552       { X86::SBB64ri8,    X86::SBB64mi8 },
553       { X86::SBB64rr,     X86::SBB64mr },
554       { X86::SHL16r1,     X86::SHL16m1 },
555       { X86::SHL16rCL,    X86::SHL16mCL },
556       { X86::SHL16ri,     X86::SHL16mi },
557       { X86::SHL32r1,     X86::SHL32m1 },
558       { X86::SHL32rCL,    X86::SHL32mCL },
559       { X86::SHL32ri,     X86::SHL32mi },
560       { X86::SHL64r1,     X86::SHL64m1 },
561       { X86::SHL64rCL,    X86::SHL64mCL },
562       { X86::SHL64ri,     X86::SHL64mi },
563       { X86::SHL8r1,      X86::SHL8m1 },
564       { X86::SHL8rCL,     X86::SHL8mCL },
565       { X86::SHL8ri,      X86::SHL8mi },
566       { X86::SHLD16rrCL,  X86::SHLD16mrCL },
567       { X86::SHLD16rri8,  X86::SHLD16mri8 },
568       { X86::SHLD32rrCL,  X86::SHLD32mrCL },
569       { X86::SHLD32rri8,  X86::SHLD32mri8 },
570       { X86::SHLD64rrCL,  X86::SHLD64mrCL },
571       { X86::SHLD64rri8,  X86::SHLD64mri8 },
572       { X86::SHR16r1,     X86::SHR16m1 },
573       { X86::SHR16rCL,    X86::SHR16mCL },
574       { X86::SHR16ri,     X86::SHR16mi },
575       { X86::SHR32r1,     X86::SHR32m1 },
576       { X86::SHR32rCL,    X86::SHR32mCL },
577       { X86::SHR32ri,     X86::SHR32mi },
578       { X86::SHR64r1,     X86::SHR64m1 },
579       { X86::SHR64rCL,    X86::SHR64mCL },
580       { X86::SHR64ri,     X86::SHR64mi },
581       { X86::SHR8r1,      X86::SHR8m1 },
582       { X86::SHR8rCL,     X86::SHR8mCL },
583       { X86::SHR8ri,      X86::SHR8mi },
584       { X86::SHRD16rrCL,  X86::SHRD16mrCL },
585       { X86::SHRD16rri8,  X86::SHRD16mri8 },
586       { X86::SHRD32rrCL,  X86::SHRD32mrCL },
587       { X86::SHRD32rri8,  X86::SHRD32mri8 },
588       { X86::SHRD64rrCL,  X86::SHRD64mrCL },
589       { X86::SHRD64rri8,  X86::SHRD64mri8 },
590       { X86::SUB16ri,     X86::SUB16mi },
591       { X86::SUB16ri8,    X86::SUB16mi8 },
592       { X86::SUB16rr,     X86::SUB16mr },
593       { X86::SUB32ri,     X86::SUB32mi },
594       { X86::SUB32ri8,    X86::SUB32mi8 },
595       { X86::SUB32rr,     X86::SUB32mr },
596       { X86::SUB64ri32,   X86::SUB64mi32 },
597       { X86::SUB64ri8,    X86::SUB64mi8 },
598       { X86::SUB64rr,     X86::SUB64mr },
599       { X86::SUB8ri,      X86::SUB8mi },
600       { X86::SUB8rr,      X86::SUB8mr },
601       { X86::XOR16ri,     X86::XOR16mi },
602       { X86::XOR16ri8,    X86::XOR16mi8 },
603       { X86::XOR16rr,     X86::XOR16mr },
604       { X86::XOR32ri,     X86::XOR32mi },
605       { X86::XOR32ri8,    X86::XOR32mi8 },
606       { X86::XOR32rr,     X86::XOR32mr },
607       { X86::XOR64ri32,   X86::XOR64mi32 },
608       { X86::XOR64ri8,    X86::XOR64mi8 },
609       { X86::XOR64rr,     X86::XOR64mr },
610       { X86::XOR8ri,      X86::XOR8mi },
611       { X86::XOR8rr,      X86::XOR8mr }
612     };
613     ASSERT_SORTED(OpcodeTable);
614     OpcodeTablePtr = OpcodeTable;
615     OpcodeTableSize = array_lengthof(OpcodeTable);
616     isTwoAddrFold = true;
617   } else if (i == 0) { // If operand 0
618     if (MI->getOpcode() == X86::MOV16r0)
619       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
620     else if (MI->getOpcode() == X86::MOV32r0)
621       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
622     else if (MI->getOpcode() == X86::MOV64r0)
623       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
624     else if (MI->getOpcode() == X86::MOV8r0)
625       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
626     if (NewMI) {
627       NewMI->copyKillDeadInfo(MI);
628       return NewMI;
629     }
630     
631     static const TableEntry OpcodeTable[] = {
632       { X86::CALL32r,     X86::CALL32m },
633       { X86::CALL64r,     X86::CALL64m },
634       { X86::CMP16ri,     X86::CMP16mi },
635       { X86::CMP16ri8,    X86::CMP16mi8 },
636       { X86::CMP32ri,     X86::CMP32mi },
637       { X86::CMP32ri8,    X86::CMP32mi8 },
638       { X86::CMP64ri32,   X86::CMP64mi32 },
639       { X86::CMP64ri8,    X86::CMP64mi8 },
640       { X86::CMP8ri,      X86::CMP8mi },
641       { X86::DIV16r,      X86::DIV16m },
642       { X86::DIV32r,      X86::DIV32m },
643       { X86::DIV64r,      X86::DIV64m },
644       { X86::DIV8r,       X86::DIV8m },
645       { X86::FsMOVAPDrr,  X86::MOVSDmr },
646       { X86::FsMOVAPSrr,  X86::MOVSSmr },
647       { X86::IDIV16r,     X86::IDIV16m },
648       { X86::IDIV32r,     X86::IDIV32m },
649       { X86::IDIV64r,     X86::IDIV64m },
650       { X86::IDIV8r,      X86::IDIV8m },
651       { X86::IMUL16r,     X86::IMUL16m },
652       { X86::IMUL32r,     X86::IMUL32m },
653       { X86::IMUL64r,     X86::IMUL64m },
654       { X86::IMUL8r,      X86::IMUL8m },
655       { X86::JMP32r,      X86::JMP32m },
656       { X86::JMP64r,      X86::JMP64m },
657       { X86::MOV16ri,     X86::MOV16mi },
658       { X86::MOV16rr,     X86::MOV16mr },
659       { X86::MOV32ri,     X86::MOV32mi },
660       { X86::MOV32rr,     X86::MOV32mr },
661       { X86::MOV64ri32,   X86::MOV64mi32 },
662       { X86::MOV64rr,     X86::MOV64mr },
663       { X86::MOV8ri,      X86::MOV8mi },
664       { X86::MOV8rr,      X86::MOV8mr },
665       { X86::MOVAPDrr,    X86::MOVAPDmr },
666       { X86::MOVAPSrr,    X86::MOVAPSmr },
667       { X86::MOVPDI2DIrr, X86::MOVPDI2DImr },
668       { X86::MOVPQIto64rr,X86::MOVPQIto64mr },
669       { X86::MOVPS2SSrr,  X86::MOVPS2SSmr },
670       { X86::MOVSDrr,     X86::MOVSDmr },
671       { X86::MOVSDto64rr, X86::MOVSDto64mr },
672       { X86::MOVSS2DIrr,  X86::MOVSS2DImr },
673       { X86::MOVSSrr,     X86::MOVSSmr },
674       { X86::MOVUPDrr,    X86::MOVUPDmr },
675       { X86::MOVUPSrr,    X86::MOVUPSmr },
676       { X86::MUL16r,      X86::MUL16m },
677       { X86::MUL32r,      X86::MUL32m },
678       { X86::MUL64r,      X86::MUL64m },
679       { X86::MUL8r,       X86::MUL8m },
680       { X86::PSHUFDri,    X86::PSHUFDmi },
681       { X86::PSHUFHWri,   X86::PSHUFHWmi },
682       { X86::PSHUFLWri,   X86::PSHUFLWmi },
683       { X86::SETAEr,      X86::SETAEm },
684       { X86::SETAr,       X86::SETAm },
685       { X86::SETBEr,      X86::SETBEm },
686       { X86::SETBr,       X86::SETBm },
687       { X86::SETEr,       X86::SETEm },
688       { X86::SETGEr,      X86::SETGEm },
689       { X86::SETGr,       X86::SETGm },
690       { X86::SETLEr,      X86::SETLEm },
691       { X86::SETLr,       X86::SETLm },
692       { X86::SETNEr,      X86::SETNEm },
693       { X86::SETNPr,      X86::SETNPm },
694       { X86::SETNSr,      X86::SETNSm },
695       { X86::SETPr,       X86::SETPm },
696       { X86::SETSr,       X86::SETSm },
697       { X86::TAILJMPr,    X86::TAILJMPm },
698       { X86::TEST16ri,    X86::TEST16mi },
699       { X86::TEST32ri,    X86::TEST32mi },
700       { X86::TEST64ri32,  X86::TEST64mi32 },
701       { X86::TEST8ri,     X86::TEST8mi },
702       { X86::XCHG16rr,    X86::XCHG16mr },
703       { X86::XCHG32rr,    X86::XCHG32mr },
704       { X86::XCHG64rr,    X86::XCHG64mr },
705       { X86::XCHG8rr,     X86::XCHG8mr }
706     };
707
708     ASSERT_SORTED(OpcodeTable);
709     OpcodeTablePtr = OpcodeTable;
710     OpcodeTableSize = array_lengthof(OpcodeTable);
711   } else if (i == 1) {
712     static const TableEntry OpcodeTable[] = {
713       { X86::CMP16rr,         X86::CMP16rm },
714       { X86::CMP32rr,         X86::CMP32rm },
715       { X86::CMP64rr,         X86::CMP64rm },
716       { X86::CMP8rr,          X86::CMP8rm },
717       { X86::CMPPDrri,        X86::CMPPDrmi },
718       { X86::CMPPSrri,        X86::CMPPSrmi },
719       { X86::CMPSDrr,         X86::CMPSDrm },
720       { X86::CMPSSrr,         X86::CMPSSrm },
721       { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
722       { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
723       { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
724       { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
725       { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
726       { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
727       { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
728       { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
729       { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
730       { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
731       { X86::FsMOVAPDrr,      X86::MOVSDrm },
732       { X86::FsMOVAPSrr,      X86::MOVSSrm },
733       { X86::IMUL16rri,       X86::IMUL16rmi },
734       { X86::IMUL16rri8,      X86::IMUL16rmi8 },
735       { X86::IMUL32rri,       X86::IMUL32rmi },
736       { X86::IMUL32rri8,      X86::IMUL32rmi8 },
737       { X86::IMUL64rri32,     X86::IMUL64rmi32 },
738       { X86::IMUL64rri8,      X86::IMUL64rmi8 },
739       { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
740       { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
741       { X86::Int_COMISDrr,    X86::Int_COMISDrm },
742       { X86::Int_COMISSrr,    X86::Int_COMISSrm },
743       { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
744       { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
745       { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
746       { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
747       { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
748       { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
749       { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
750       { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
751       { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
752       { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
753       { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
754       { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
755       { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
756       { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
757       { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
758       { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
759       { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
760       { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
761       { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
762       { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
763       { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
764       { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
765       { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
766       { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
767       { X86::MOV16rr,         X86::MOV16rm },
768       { X86::MOV32rr,         X86::MOV32rm },
769       { X86::MOV64rr,         X86::MOV64rm },
770       { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
771       { X86::MOV64toSDrr,     X86::MOV64toSDrm },
772       { X86::MOV8rr,          X86::MOV8rm },
773       { X86::MOVAPDrr,        X86::MOVAPDrm },
774       { X86::MOVAPSrr,        X86::MOVAPSrm },
775       { X86::MOVDDUPrr,       X86::MOVDDUPrm },
776       { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
777       { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
778       { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
779       { X86::MOVSDrr,         X86::MOVSDrm },
780       { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
781       { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
782       { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
783       { X86::MOVSSrr,         X86::MOVSSrm },
784       { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
785       { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
786       { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
787       { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
788       { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
789       { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
790       { X86::MOVUPDrr,        X86::MOVUPDrm },
791       { X86::MOVUPSrr,        X86::MOVUPSrm },
792       { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
793       { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
794       { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
795       { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
796       { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
797       { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
798       { X86::TEST16rr,        X86::TEST16rm },
799       { X86::TEST32rr,        X86::TEST32rm },
800       { X86::TEST64rr,        X86::TEST64rm },
801       { X86::TEST8rr,         X86::TEST8rm },
802       // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
803       { X86::UCOMISDrr,       X86::UCOMISDrm },
804       { X86::UCOMISSrr,       X86::UCOMISSrm },
805       { X86::XCHG16rr,        X86::XCHG16rm },
806       { X86::XCHG32rr,        X86::XCHG32rm },
807       { X86::XCHG64rr,        X86::XCHG64rm },
808       { X86::XCHG8rr,         X86::XCHG8rm }
809     };
810
811     ASSERT_SORTED(OpcodeTable);
812     OpcodeTablePtr = OpcodeTable;
813     OpcodeTableSize = array_lengthof(OpcodeTable);
814   } else if (i == 2) {
815     static const TableEntry OpcodeTable[] = {
816       { X86::ADC32rr,         X86::ADC32rm },
817       { X86::ADC64rr,         X86::ADC64rm },
818       { X86::ADD16rr,         X86::ADD16rm },
819       { X86::ADD32rr,         X86::ADD32rm },
820       { X86::ADD64rr,         X86::ADD64rm },
821       { X86::ADD8rr,          X86::ADD8rm },
822       { X86::ADDPDrr,         X86::ADDPDrm },
823       { X86::ADDPSrr,         X86::ADDPSrm },
824       { X86::ADDSDrr,         X86::ADDSDrm },
825       { X86::ADDSSrr,         X86::ADDSSrm },
826       { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
827       { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
828       { X86::AND16rr,         X86::AND16rm },
829       { X86::AND32rr,         X86::AND32rm },
830       { X86::AND64rr,         X86::AND64rm },
831       { X86::AND8rr,          X86::AND8rm },
832       { X86::ANDNPDrr,        X86::ANDNPDrm },
833       { X86::ANDNPSrr,        X86::ANDNPSrm },
834       { X86::ANDPDrr,         X86::ANDPDrm },
835       { X86::ANDPSrr,         X86::ANDPSrm },
836       { X86::CMOVA16rr,       X86::CMOVA16rm },
837       { X86::CMOVA32rr,       X86::CMOVA32rm },
838       { X86::CMOVA64rr,       X86::CMOVA64rm },
839       { X86::CMOVAE16rr,      X86::CMOVAE16rm },
840       { X86::CMOVAE32rr,      X86::CMOVAE32rm },
841       { X86::CMOVAE64rr,      X86::CMOVAE64rm },
842       { X86::CMOVB16rr,       X86::CMOVB16rm },
843       { X86::CMOVB32rr,       X86::CMOVB32rm },
844       { X86::CMOVB64rr,       X86::CMOVB64rm },
845       { X86::CMOVBE16rr,      X86::CMOVBE16rm },
846       { X86::CMOVBE32rr,      X86::CMOVBE32rm },
847       { X86::CMOVBE64rr,      X86::CMOVBE64rm },
848       { X86::CMOVE16rr,       X86::CMOVE16rm },
849       { X86::CMOVE32rr,       X86::CMOVE32rm },
850       { X86::CMOVE64rr,       X86::CMOVE64rm },
851       { X86::CMOVG16rr,       X86::CMOVG16rm },
852       { X86::CMOVG32rr,       X86::CMOVG32rm },
853       { X86::CMOVG64rr,       X86::CMOVG64rm },
854       { X86::CMOVGE16rr,      X86::CMOVGE16rm },
855       { X86::CMOVGE32rr,      X86::CMOVGE32rm },
856       { X86::CMOVGE64rr,      X86::CMOVGE64rm },
857       { X86::CMOVL16rr,       X86::CMOVL16rm },
858       { X86::CMOVL32rr,       X86::CMOVL32rm },
859       { X86::CMOVL64rr,       X86::CMOVL64rm },
860       { X86::CMOVLE16rr,      X86::CMOVLE16rm },
861       { X86::CMOVLE32rr,      X86::CMOVLE32rm },
862       { X86::CMOVLE64rr,      X86::CMOVLE64rm },
863       { X86::CMOVNE16rr,      X86::CMOVNE16rm },
864       { X86::CMOVNE32rr,      X86::CMOVNE32rm },
865       { X86::CMOVNE64rr,      X86::CMOVNE64rm },
866       { X86::CMOVNP16rr,      X86::CMOVNP16rm },
867       { X86::CMOVNP32rr,      X86::CMOVNP32rm },
868       { X86::CMOVNP64rr,      X86::CMOVNP64rm },
869       { X86::CMOVNS16rr,      X86::CMOVNS16rm },
870       { X86::CMOVNS32rr,      X86::CMOVNS32rm },
871       { X86::CMOVNS64rr,      X86::CMOVNS64rm },
872       { X86::CMOVP16rr,       X86::CMOVP16rm },
873       { X86::CMOVP32rr,       X86::CMOVP32rm },
874       { X86::CMOVP64rr,       X86::CMOVP64rm },
875       { X86::CMOVS16rr,       X86::CMOVS16rm },
876       { X86::CMOVS32rr,       X86::CMOVS32rm },
877       { X86::CMOVS64rr,       X86::CMOVS64rm },
878       { X86::DIVPDrr,         X86::DIVPDrm },
879       { X86::DIVPSrr,         X86::DIVPSrm },
880       { X86::DIVSDrr,         X86::DIVSDrm },
881       { X86::DIVSSrr,         X86::DIVSSrm },
882       { X86::HADDPDrr,        X86::HADDPDrm },
883       { X86::HADDPSrr,        X86::HADDPSrm },
884       { X86::HSUBPDrr,        X86::HSUBPDrm },
885       { X86::HSUBPSrr,        X86::HSUBPSrm },
886       { X86::IMUL16rr,        X86::IMUL16rm },
887       { X86::IMUL32rr,        X86::IMUL32rm },
888       { X86::IMUL64rr,        X86::IMUL64rm },
889       { X86::MAXPDrr,         X86::MAXPDrm },
890       { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
891       { X86::MAXPSrr,         X86::MAXPSrm },
892       { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
893       { X86::MAXSDrr,         X86::MAXSDrm },
894       { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
895       { X86::MAXSSrr,         X86::MAXSSrm },
896       { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
897       { X86::MINPDrr,         X86::MINPDrm },
898       { X86::MINPDrr_Int,     X86::MINPDrm_Int },
899       { X86::MINPSrr,         X86::MINPSrm },
900       { X86::MINPSrr_Int,     X86::MINPSrm_Int },
901       { X86::MINSDrr,         X86::MINSDrm },
902       { X86::MINSDrr_Int,     X86::MINSDrm_Int },
903       { X86::MINSSrr,         X86::MINSSrm },
904       { X86::MINSSrr_Int,     X86::MINSSrm_Int },
905       { X86::MULPDrr,         X86::MULPDrm },
906       { X86::MULPSrr,         X86::MULPSrm },
907       { X86::MULSDrr,         X86::MULSDrm },
908       { X86::MULSSrr,         X86::MULSSrm },
909       { X86::OR16rr,          X86::OR16rm },
910       { X86::OR32rr,          X86::OR32rm },
911       { X86::OR64rr,          X86::OR64rm },
912       { X86::OR8rr,           X86::OR8rm },
913       { X86::ORPDrr,          X86::ORPDrm },
914       { X86::ORPSrr,          X86::ORPSrm },
915       { X86::PACKSSDWrr,      X86::PACKSSDWrm },
916       { X86::PACKSSWBrr,      X86::PACKSSWBrm },
917       { X86::PACKUSWBrr,      X86::PACKUSWBrm },
918       { X86::PADDBrr,         X86::PADDBrm },
919       { X86::PADDDrr,         X86::PADDDrm },
920       { X86::PADDQrr,         X86::PADDQrm },
921       { X86::PADDSBrr,        X86::PADDSBrm },
922       { X86::PADDSWrr,        X86::PADDSWrm },
923       { X86::PADDWrr,         X86::PADDWrm },
924       { X86::PANDNrr,         X86::PANDNrm },
925       { X86::PANDrr,          X86::PANDrm },
926       { X86::PAVGBrr,         X86::PAVGBrm },
927       { X86::PAVGWrr,         X86::PAVGWrm },
928       { X86::PCMPEQBrr,       X86::PCMPEQBrm },
929       { X86::PCMPEQDrr,       X86::PCMPEQDrm },
930       { X86::PCMPEQWrr,       X86::PCMPEQWrm },
931       { X86::PCMPGTBrr,       X86::PCMPGTBrm },
932       { X86::PCMPGTDrr,       X86::PCMPGTDrm },
933       { X86::PCMPGTWrr,       X86::PCMPGTWrm },
934       { X86::PINSRWrri,       X86::PINSRWrmi },
935       { X86::PMADDWDrr,       X86::PMADDWDrm },
936       { X86::PMAXSWrr,        X86::PMAXSWrm },
937       { X86::PMAXUBrr,        X86::PMAXUBrm },
938       { X86::PMINSWrr,        X86::PMINSWrm },
939       { X86::PMINUBrr,        X86::PMINUBrm },
940       { X86::PMULHUWrr,       X86::PMULHUWrm },
941       { X86::PMULHWrr,        X86::PMULHWrm },
942       { X86::PMULLWrr,        X86::PMULLWrm },
943       { X86::PMULUDQrr,       X86::PMULUDQrm },
944       { X86::PORrr,           X86::PORrm },
945       { X86::PSADBWrr,        X86::PSADBWrm },
946       { X86::PSLLDrr,         X86::PSLLDrm },
947       { X86::PSLLQrr,         X86::PSLLQrm },
948       { X86::PSLLWrr,         X86::PSLLWrm },
949       { X86::PSRADrr,         X86::PSRADrm },
950       { X86::PSRAWrr,         X86::PSRAWrm },
951       { X86::PSRLDrr,         X86::PSRLDrm },
952       { X86::PSRLQrr,         X86::PSRLQrm },
953       { X86::PSRLWrr,         X86::PSRLWrm },
954       { X86::PSUBBrr,         X86::PSUBBrm },
955       { X86::PSUBDrr,         X86::PSUBDrm },
956       { X86::PSUBSBrr,        X86::PSUBSBrm },
957       { X86::PSUBSWrr,        X86::PSUBSWrm },
958       { X86::PSUBWrr,         X86::PSUBWrm },
959       { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
960       { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
961       { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
962       { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
963       { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
964       { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
965       { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
966       { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
967       { X86::PXORrr,          X86::PXORrm },
968       { X86::RCPPSr,          X86::RCPPSm },
969       { X86::RCPPSr_Int,      X86::RCPPSm_Int },
970       { X86::RSQRTPSr,        X86::RSQRTPSm },
971       { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
972       { X86::RSQRTSSr,        X86::RSQRTSSm },
973       { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
974       { X86::SBB32rr,         X86::SBB32rm },
975       { X86::SBB64rr,         X86::SBB64rm },
976       { X86::SHUFPDrri,       X86::SHUFPDrmi },
977       { X86::SHUFPSrri,       X86::SHUFPSrmi },
978       { X86::SQRTPDr,         X86::SQRTPDm },
979       { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
980       { X86::SQRTPSr,         X86::SQRTPSm },
981       { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
982       { X86::SQRTSDr,         X86::SQRTSDm },
983       { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
984       { X86::SQRTSSr,         X86::SQRTSSm },
985       { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
986       { X86::SUB16rr,         X86::SUB16rm },
987       { X86::SUB32rr,         X86::SUB32rm },
988       { X86::SUB64rr,         X86::SUB64rm },
989       { X86::SUB8rr,          X86::SUB8rm },
990       { X86::SUBPDrr,         X86::SUBPDrm },
991       { X86::SUBPSrr,         X86::SUBPSrm },
992       { X86::SUBSDrr,         X86::SUBSDrm },
993       { X86::SUBSSrr,         X86::SUBSSrm },
994       // FIXME: TEST*rr -> swapped operand of TEST*mr.
995       { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
996       { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
997       { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
998       { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
999       { X86::XOR16rr,         X86::XOR16rm },
1000       { X86::XOR32rr,         X86::XOR32rm },
1001       { X86::XOR64rr,         X86::XOR64rm },
1002       { X86::XOR8rr,          X86::XOR8rm },
1003       { X86::XORPDrr,         X86::XORPDrm },
1004       { X86::XORPSrr,         X86::XORPSrm }
1005     };
1006
1007     ASSERT_SORTED(OpcodeTable);
1008     OpcodeTablePtr = OpcodeTable;
1009     OpcodeTableSize = array_lengthof(OpcodeTable);
1010   }
1011   
1012   // If table selected...
1013   if (OpcodeTablePtr) {
1014     // Find the Opcode to fuse
1015     unsigned fromOpcode = MI->getOpcode();
1016     // Lookup fromOpcode in table
1017     if (const TableEntry *Entry = TableLookup(OpcodeTablePtr, OpcodeTableSize,
1018                                               fromOpcode)) {
1019       if (isTwoAddrFold)
1020         NewMI = FuseTwoAddrInst(Entry->to, MOs, MI, TII);
1021       else
1022         NewMI = FuseInst(Entry->to, i, MOs, MI, TII);
1023       NewMI->copyKillDeadInfo(MI);
1024       return NewMI;
1025     }
1026   }
1027   
1028   // No fusion 
1029   if (PrintFailedFusing)
1030     cerr << "We failed to fuse ("
1031          << ((i == 1) ? "r" : "s") << "): " << *MI;
1032   return NULL;
1033 }
1034
1035
1036 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1037                                                  int FrameIndex) const {
1038   // Check switch flag 
1039   if (NoFusing) return NULL;
1040   SmallVector<MachineOperand,4> MOs;
1041   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1042   return foldMemoryOperand(MI, OpNum, MOs);
1043 }
1044
1045 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1046                                                  MachineInstr *LoadMI) const {
1047   // Check switch flag 
1048   if (NoFusing) return NULL;
1049   SmallVector<MachineOperand,4> MOs;
1050   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1051   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1052     MOs.push_back(LoadMI->getOperand(i));
1053   return foldMemoryOperand(MI, OpNum, MOs);
1054 }
1055
1056 const unsigned *
1057 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1058   static const unsigned CalleeSavedRegs32Bit[] = {
1059     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1060   };
1061
1062   static const unsigned CalleeSavedRegs32EHRet[] = {
1063     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1064   };
1065
1066   static const unsigned CalleeSavedRegs64Bit[] = {
1067     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1068   };
1069
1070   if (Is64Bit)
1071     return CalleeSavedRegs64Bit;
1072   else {
1073     if (MF) {
1074         MachineFrameInfo *MFI = MF->getFrameInfo();
1075         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1076         if (MMI && MMI->callsEHReturn())
1077           return CalleeSavedRegs32EHRet;
1078     }
1079     return CalleeSavedRegs32Bit;
1080   }
1081 }
1082
1083 const TargetRegisterClass* const*
1084 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1085   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1086     &X86::GR32RegClass, &X86::GR32RegClass,
1087     &X86::GR32RegClass, &X86::GR32RegClass,  0
1088   };
1089   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1090     &X86::GR32RegClass, &X86::GR32RegClass,
1091     &X86::GR32RegClass, &X86::GR32RegClass,
1092     &X86::GR32RegClass, &X86::GR32RegClass,  0
1093   };
1094   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1095     &X86::GR64RegClass, &X86::GR64RegClass,
1096     &X86::GR64RegClass, &X86::GR64RegClass,
1097     &X86::GR64RegClass, &X86::GR64RegClass, 0
1098   };
1099
1100   if (Is64Bit)
1101     return CalleeSavedRegClasses64Bit;
1102   else {
1103     if (MF) {
1104         MachineFrameInfo *MFI = MF->getFrameInfo();
1105         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1106         if (MMI && MMI->callsEHReturn())
1107           return CalleeSavedRegClasses32EHRet;
1108     }
1109     return CalleeSavedRegClasses32Bit;
1110   }
1111
1112 }
1113
1114 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1115   BitVector Reserved(getNumRegs());
1116   Reserved.set(X86::RSP);
1117   Reserved.set(X86::ESP);
1118   Reserved.set(X86::SP);
1119   Reserved.set(X86::SPL);
1120   if (hasFP(MF)) {
1121     Reserved.set(X86::RBP);
1122     Reserved.set(X86::EBP);
1123     Reserved.set(X86::BP);
1124     Reserved.set(X86::BPL);
1125   }
1126   return Reserved;
1127 }
1128
1129 //===----------------------------------------------------------------------===//
1130 // Stack Frame Processing methods
1131 //===----------------------------------------------------------------------===//
1132
1133 // hasFP - Return true if the specified function should have a dedicated frame
1134 // pointer register.  This is true if the function has variable sized allocas or
1135 // if frame pointer elimination is disabled.
1136 //
1137 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1138   MachineFrameInfo *MFI = MF.getFrameInfo();
1139   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1140
1141   return (NoFramePointerElim || 
1142           MFI->hasVarSizedObjects() ||
1143           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1144           (MMI && MMI->callsUnwindInit()));
1145 }
1146
1147 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1148   return !MF.getFrameInfo()->hasVarSizedObjects();
1149 }
1150
1151 void X86RegisterInfo::
1152 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1153                               MachineBasicBlock::iterator I) const {
1154   if (!hasReservedCallFrame(MF)) {
1155     // If the stack pointer can be changed after prologue, turn the
1156     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1157     // adjcallstackdown instruction into 'add ESP, <amt>'
1158     // TODO: consider using push / pop instead of sub + store / add
1159     MachineInstr *Old = I;
1160     uint64_t Amount = Old->getOperand(0).getImm();
1161     if (Amount != 0) {
1162       // We need to keep the stack aligned properly.  To do this, we round the
1163       // amount of space needed for the outgoing arguments up to the next
1164       // alignment boundary.
1165       unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1166       Amount = (Amount+Align-1)/Align*Align;
1167
1168       MachineInstr *New = 0;
1169       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1170         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1171           .addReg(StackPtr).addImm(Amount);
1172       } else {
1173         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1174         // factor out the amount the callee already popped.
1175         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1176         Amount -= CalleeAmt;
1177         if (Amount) {
1178           unsigned Opc = (Amount < 128) ?
1179             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1180             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1181           New = BuildMI(TII.get(Opc),  StackPtr)
1182                         .addReg(StackPtr).addImm(Amount);
1183         }
1184       }
1185
1186       // Replace the pseudo instruction with a new instruction...
1187       if (New) MBB.insert(I, New);
1188     }
1189   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1190     // If we are performing frame pointer elimination and if the callee pops
1191     // something off the stack pointer, add it back.  We do this until we have
1192     // more advanced stack pointer tracking ability.
1193     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1194       unsigned Opc = (CalleeAmt < 128) ?
1195         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1196         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1197       MachineInstr *New =
1198         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1199       MBB.insert(I, New);
1200     }
1201   }
1202
1203   MBB.erase(I);
1204 }
1205
1206 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1207                                           int SPAdj, RegScavenger *RS) const{
1208   assert(SPAdj == 0 && "Unexpected");
1209
1210   unsigned i = 0;
1211   MachineInstr &MI = *II;
1212   MachineFunction &MF = *MI.getParent()->getParent();
1213   while (!MI.getOperand(i).isFrameIndex()) {
1214     ++i;
1215     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1216   }
1217
1218   int FrameIndex = MI.getOperand(i).getFrameIndex();
1219   // This must be part of a four operand memory reference.  Replace the
1220   // FrameIndex with base register with EBP.  Add an offset to the offset.
1221   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1222
1223   // Now add the frame object offset to the offset from EBP.
1224   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1225                    MI.getOperand(i+3).getImm()+SlotSize;
1226
1227   if (!hasFP(MF))
1228     Offset += MF.getFrameInfo()->getStackSize();
1229   else
1230     Offset += SlotSize;  // Skip the saved EBP
1231
1232   MI.getOperand(i+3).ChangeToImmediate(Offset);
1233 }
1234
1235 void
1236 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1237   if (hasFP(MF)) {
1238     // Create a frame entry for the EBP register that must be saved.
1239     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1240                                                         (int)SlotSize * -2);
1241     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1242            "Slot for EBP register must be last in order to be found!");
1243   }
1244 }
1245
1246 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1247 /// stack pointer by a constant value.
1248 static
1249 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1250                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1251                   const TargetInstrInfo &TII) {
1252   bool isSub = NumBytes < 0;
1253   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1254   unsigned Opc = isSub
1255     ? ((Offset < 128) ?
1256        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1257        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1258     : ((Offset < 128) ?
1259        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1260        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1261   uint64_t Chunk = (1LL << 31) - 1;
1262
1263   while (Offset) {
1264     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1265     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1266     Offset -= ThisVal;
1267   }
1268 }
1269
1270 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1271   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1272   MachineFrameInfo *MFI = MF.getFrameInfo();
1273   unsigned Align = MF.getTarget().getFrameInfo()->getStackAlignment();
1274   const Function* Fn = MF.getFunction();
1275   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1276   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1277   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1278   MachineBasicBlock::iterator MBBI = MBB.begin();
1279   
1280   // Prepare for frame info.
1281   unsigned FrameLabelId = 0, StartLabelId = 0;
1282   
1283   // Get the number of bytes to allocate from the FrameInfo
1284   uint64_t StackSize = MFI->getStackSize();
1285   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1286
1287   if (MMI && MMI->needsFrameInfo()) {
1288     // Mark function start
1289     StartLabelId = MMI->NextLabelID();
1290     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(StartLabelId);
1291   }
1292
1293   if (hasFP(MF)) {
1294     // Get the offset of the stack slot for the EBP register... which is
1295     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1296     // Update the frame offset adjustment.
1297     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1298
1299     // Save EBP into the appropriate stack slot...
1300     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1301       .addReg(FramePtr);
1302     NumBytes -= SlotSize;
1303
1304     if (MMI && MMI->needsFrameInfo()) {
1305       // Mark effective beginning of when frame pointer becomes valid.
1306       FrameLabelId = MMI->NextLabelID();
1307       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1308     }
1309
1310     // Update EBP with the new base value...
1311     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1312       .addReg(StackPtr);
1313   }
1314   
1315   unsigned ReadyLabelId = 0;
1316   if (MMI && MMI->needsFrameInfo()) {
1317     // Mark effective beginning of when frame pointer is ready.
1318     ReadyLabelId = MMI->NextLabelID();
1319     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1320   }
1321
1322   // Skip the callee-saved push instructions.
1323   while (MBBI != MBB.end() &&
1324          (MBBI->getOpcode() == X86::PUSH32r ||
1325           MBBI->getOpcode() == X86::PUSH64r))
1326     ++MBBI;
1327
1328   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1329     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1330       // Check, whether EAX is livein for this function
1331       bool isEAXAlive = false;
1332       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1333              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1334         unsigned Reg = II->first;
1335         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1336                       Reg == X86::AH || Reg == X86::AL);
1337       }
1338
1339       // Function prologue calls _alloca to probe the stack when allocating  
1340       // more than 4k bytes in one go. Touching the stack at 4K increments is  
1341       // necessary to ensure that the guard pages used by the OS virtual memory
1342       // manager are allocated in correct sequence.
1343       if (!isEAXAlive) {
1344         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1345         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1346           .addExternalSymbol("_alloca");
1347       } else {
1348         // Save EAX
1349         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1350         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1351         // allocated bytes for EAX.
1352         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1353         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1354           .addExternalSymbol("_alloca");
1355         // Restore EAX
1356         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1357                                         StackPtr, NumBytes-4);
1358         MBB.insert(MBBI, MI);
1359       }
1360     } else {
1361       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1362       // instruction, merge the two instructions.
1363       if (MBBI != MBB.end()) {
1364         MachineBasicBlock::iterator NI = next(MBBI);
1365         unsigned Opc = MBBI->getOpcode();
1366         if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1367              Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1368             MBBI->getOperand(0).getReg() == StackPtr) {
1369           NumBytes -= MBBI->getOperand(2).getImm();
1370           MBB.erase(MBBI);
1371           MBBI = NI;
1372         } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1373                     Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1374                    MBBI->getOperand(0).getReg() == StackPtr) {
1375           NumBytes += MBBI->getOperand(2).getImm();
1376           MBB.erase(MBBI);
1377           MBBI = NI;
1378         }
1379       }
1380
1381       if (NumBytes)
1382         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1383     }
1384   }
1385
1386   if (MMI && MMI->needsFrameInfo()) {
1387     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1388     const TargetAsmInfo *TAI = MF.getTarget().getTargetAsmInfo();
1389
1390     // Calculate amount of bytes used for return address storing
1391     int stackGrowth =
1392       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1393        TargetFrameInfo::StackGrowsUp ?
1394        TAI->getAddressSize() : -TAI->getAddressSize());
1395
1396     if (StackSize) {
1397       // Show update of SP.
1398       if (hasFP(MF)) {
1399         // Adjust SP
1400         MachineLocation SPDst(MachineLocation::VirtualFP);
1401         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1402         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1403       } else {
1404         MachineLocation SPDst(MachineLocation::VirtualFP);
1405         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1406         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1407       }
1408     } else {
1409       //FIXME: Verify & implement for FP
1410       MachineLocation SPDst(StackPtr);
1411       MachineLocation SPSrc(StackPtr, stackGrowth);
1412       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1413     }
1414             
1415     // Add callee saved registers to move list.
1416     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1417
1418     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1419     // It should be rewritten from scratch and generalized sometimes.
1420     
1421     // Determine maximum offset (minumum due to stack growth)
1422     int64_t MaxOffset = 0;
1423     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1424       MaxOffset = std::min(MaxOffset,
1425                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1426
1427     // Calculate offsets
1428     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1429       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1430       unsigned Reg = CSI[I].getReg();
1431       Offset = (MaxOffset-Offset+3*stackGrowth);
1432       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1433       MachineLocation CSSrc(Reg);
1434       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1435     }
1436     
1437     if (hasFP(MF)) {
1438       // Save FP
1439       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1440       MachineLocation FPSrc(FramePtr);
1441       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1442     }
1443     
1444     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1445     MachineLocation FPSrc(MachineLocation::VirtualFP);
1446     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1447   }
1448
1449   // If it's main() on Cygwin\Mingw32 we should align stack as well
1450   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1451       Subtarget->isTargetCygMing()) {
1452     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1453                 .addReg(X86::ESP).addImm(-Align);
1454
1455     // Probe the stack
1456     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(Align);
1457     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1458   }
1459 }
1460
1461 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1462                                    MachineBasicBlock &MBB) const {
1463   const MachineFrameInfo *MFI = MF.getFrameInfo();
1464   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1465   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1466   unsigned RetOpcode = MBBI->getOpcode();
1467
1468   switch (RetOpcode) {
1469   case X86::RET:
1470   case X86::RETI:
1471   case X86::EH_RETURN:
1472   case X86::TAILJMPd:
1473   case X86::TAILJMPr:
1474   case X86::TAILJMPm: break;  // These are ok
1475   default:
1476     assert(0 && "Can only insert epilog into returning blocks");
1477   }
1478
1479   // Get the number of bytes to allocate from the FrameInfo
1480   uint64_t StackSize = MFI->getStackSize();
1481   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1482   uint64_t NumBytes = StackSize - CSSize;
1483
1484   if (hasFP(MF)) {
1485     // pop EBP.
1486     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1487     NumBytes -= SlotSize;
1488   }
1489
1490   // Skip the callee-saved pop instructions.
1491   while (MBBI != MBB.begin()) {
1492     MachineBasicBlock::iterator PI = prior(MBBI);
1493     unsigned Opc = PI->getOpcode();
1494     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1495       break;
1496     --MBBI;
1497   }
1498
1499   if (NumBytes || MFI->hasVarSizedObjects()) {
1500     // If there is an ADD32ri or SUB32ri of ESP immediately before this
1501     // instruction, merge the two instructions.
1502     if (MBBI != MBB.begin()) {
1503       MachineBasicBlock::iterator PI = prior(MBBI);
1504       unsigned Opc = PI->getOpcode();
1505       if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1506            Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1507           PI->getOperand(0).getReg() == StackPtr) {
1508         NumBytes += PI->getOperand(2).getImm();
1509         MBB.erase(PI);
1510       } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1511                   Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1512                  PI->getOperand(0).getReg() == StackPtr) {
1513         NumBytes -= PI->getOperand(2).getImm();
1514         MBB.erase(PI);
1515       }
1516     }
1517   }
1518
1519   // If dynamic alloca is used, then reset esp to point to the last
1520   // callee-saved slot before popping them off!
1521   if (MFI->hasVarSizedObjects()) {
1522     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1523     if (CSSize) {
1524       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1525                                       FramePtr, -CSSize);
1526       MBB.insert(MBBI, MI);
1527     } else
1528       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1529         addReg(FramePtr);
1530
1531     NumBytes = 0;
1532   }
1533
1534   // adjust stack pointer back: ESP += numbytes
1535   if (NumBytes)
1536     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1537
1538   // We're returning from function via eh_return.
1539   if (RetOpcode == X86::EH_RETURN) {
1540     MBBI = prior(MBB.end());
1541     MachineOperand &DestAddr  = MBBI->getOperand(0);
1542     assert(DestAddr.isRegister() && "Offset should be in register!");
1543     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1544       addReg(DestAddr.getReg());
1545   }
1546 }
1547
1548 unsigned X86RegisterInfo::getRARegister() const {
1549   if (Is64Bit)
1550     return X86::RIP;  // Should have dwarf #16
1551   else
1552     return X86::EIP;  // Should have dwarf #8
1553 }
1554
1555 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
1556   return hasFP(MF) ? FramePtr : StackPtr;
1557 }
1558
1559 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
1560                                                                          const {
1561   // Calculate amount of bytes used for return address storing
1562   int stackGrowth = (Is64Bit ? -8 : -4);
1563
1564   // Initial state of the frame pointer is esp+4.
1565   MachineLocation Dst(MachineLocation::VirtualFP);
1566   MachineLocation Src(StackPtr, stackGrowth);
1567   Moves.push_back(MachineMove(0, Dst, Src));
1568
1569   // Add return address to move list
1570   MachineLocation CSDst(StackPtr, stackGrowth);
1571   MachineLocation CSSrc(getRARegister());
1572   Moves.push_back(MachineMove(0, CSDst, CSSrc));
1573 }
1574
1575 unsigned X86RegisterInfo::getEHExceptionRegister() const {
1576   assert(0 && "What is the exception register");
1577   return 0;
1578 }
1579
1580 unsigned X86RegisterInfo::getEHHandlerRegister() const {
1581   assert(0 && "What is the exception handler register");
1582   return 0;
1583 }
1584
1585 namespace llvm {
1586 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
1587   switch (VT) {
1588   default: return Reg;
1589   case MVT::i8:
1590     if (High) {
1591       switch (Reg) {
1592       default: return 0;
1593       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1594         return X86::AH;
1595       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1596         return X86::DH;
1597       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1598         return X86::CH;
1599       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1600         return X86::BH;
1601       }
1602     } else {
1603       switch (Reg) {
1604       default: return 0;
1605       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1606         return X86::AL;
1607       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1608         return X86::DL;
1609       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1610         return X86::CL;
1611       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1612         return X86::BL;
1613       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1614         return X86::SIL;
1615       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1616         return X86::DIL;
1617       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1618         return X86::BPL;
1619       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1620         return X86::SPL;
1621       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1622         return X86::R8B;
1623       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1624         return X86::R9B;
1625       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1626         return X86::R10B;
1627       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1628         return X86::R11B;
1629       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1630         return X86::R12B;
1631       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1632         return X86::R13B;
1633       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1634         return X86::R14B;
1635       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1636         return X86::R15B;
1637       }
1638     }
1639   case MVT::i16:
1640     switch (Reg) {
1641     default: return Reg;
1642     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1643       return X86::AX;
1644     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1645       return X86::DX;
1646     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1647       return X86::CX;
1648     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1649       return X86::BX;
1650     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1651       return X86::SI;
1652     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1653       return X86::DI;
1654     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1655       return X86::BP;
1656     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1657       return X86::SP;
1658     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1659       return X86::R8W;
1660     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1661       return X86::R9W;
1662     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1663       return X86::R10W;
1664     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1665       return X86::R11W;
1666     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1667       return X86::R12W;
1668     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1669       return X86::R13W;
1670     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1671       return X86::R14W;
1672     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1673       return X86::R15W;
1674     }
1675   case MVT::i32:
1676     switch (Reg) {
1677     default: return Reg;
1678     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1679       return X86::EAX;
1680     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1681       return X86::EDX;
1682     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1683       return X86::ECX;
1684     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1685       return X86::EBX;
1686     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1687       return X86::ESI;
1688     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1689       return X86::EDI;
1690     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1691       return X86::EBP;
1692     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1693       return X86::ESP;
1694     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1695       return X86::R8D;
1696     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1697       return X86::R9D;
1698     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1699       return X86::R10D;
1700     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1701       return X86::R11D;
1702     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1703       return X86::R12D;
1704     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1705       return X86::R13D;
1706     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1707       return X86::R14D;
1708     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1709       return X86::R15D;
1710     }
1711   case MVT::i64:
1712     switch (Reg) {
1713     default: return Reg;
1714     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
1715       return X86::RAX;
1716     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
1717       return X86::RDX;
1718     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
1719       return X86::RCX;
1720     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
1721       return X86::RBX;
1722     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
1723       return X86::RSI;
1724     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
1725       return X86::RDI;
1726     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
1727       return X86::RBP;
1728     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
1729       return X86::RSP;
1730     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
1731       return X86::R8;
1732     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
1733       return X86::R9;
1734     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
1735       return X86::R10;
1736     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
1737       return X86::R11;
1738     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
1739       return X86::R12;
1740     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
1741       return X86::R13;
1742     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
1743       return X86::R14;
1744     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
1745       return X86::R15;
1746     }
1747   }
1748
1749   return Reg;
1750 }
1751 }
1752
1753 #include "X86GenRegisterInfo.inc"
1754