lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/SSARegMap.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31 #include "llvm/Target/TargetFrameInfo.h"
  32 #include "llvm/Target/TargetInstrInfo.h"
  33 #include "llvm/Target/TargetMachine.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/Support/CommandLine.h"
  36 #include "llvm/ADT/BitVector.h"
  37 #include "llvm/ADT/STLExtras.h"
  38 using namespace llvm;
  39
  40 namespace {
  41   cl::opt<bool>
  42   NoFusing("disable-spill-fusing",
  43            cl::desc("Disable fusing of spill code into instructions"));
  44   cl::opt<bool>
  45   PrintFailedFusing("print-failed-fuse-candidates",
  46                     cl::desc("Print instructions that the allocator wants to"
  47                              " fuse, but the X86 backend currently can't"),
  48                     cl::Hidden);
  49 }
  50
  51 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  52                                  const TargetInstrInfo &tii)
  53   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  54     TM(tm), TII(tii) {
  55   // Cache some information.
  56   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  57   Is64Bit = Subtarget->is64Bit();
  58   StackAlign = TM.getFrameInfo()->getStackAlignment();
  59   if (Is64Bit) {
  60     SlotSize = 8;
  61     StackPtr = X86::RSP;
  62     FramePtr = X86::RBP;
  63   } else {
  64     SlotSize = 4;
  65     StackPtr = X86::ESP;
  66     FramePtr = X86::EBP;
  67   }
  68
  69   SmallVector<unsigned,16> AmbEntries;
  70   static const unsigned OpTbl2Addr[][2] = {
  71     { X86::ADC32ri,     X86::ADC32mi },
  72     { X86::ADC32ri8,    X86::ADC32mi8 },
  73     { X86::ADC32rr,     X86::ADC32mr },
  74     { X86::ADC64ri32,   X86::ADC64mi32 },
  75     { X86::ADC64ri8,    X86::ADC64mi8 },
  76     { X86::ADC64rr,     X86::ADC64mr },
  77     { X86::ADD16ri,     X86::ADD16mi },
  78     { X86::ADD16ri8,    X86::ADD16mi8 },
  79     { X86::ADD16rr,     X86::ADD16mr },
  80     { X86::ADD32ri,     X86::ADD32mi },
  81     { X86::ADD32ri8,    X86::ADD32mi8 },
  82     { X86::ADD32rr,     X86::ADD32mr },
  83     { X86::ADD64ri32,   X86::ADD64mi32 },
  84     { X86::ADD64ri8,    X86::ADD64mi8 },
  85     { X86::ADD64rr,     X86::ADD64mr },
  86     { X86::ADD8ri,      X86::ADD8mi },
  87     { X86::ADD8rr,      X86::ADD8mr },
  88     { X86::AND16ri,     X86::AND16mi },
  89     { X86::AND16ri8,    X86::AND16mi8 },
  90     { X86::AND16rr,     X86::AND16mr },
  91     { X86::AND32ri,     X86::AND32mi },
  92     { X86::AND32ri8,    X86::AND32mi8 },
  93     { X86::AND32rr,     X86::AND32mr },
  94     { X86::AND64ri32,   X86::AND64mi32 },
  95     { X86::AND64ri8,    X86::AND64mi8 },
  96     { X86::AND64rr,     X86::AND64mr },
  97     { X86::AND8ri,      X86::AND8mi },
  98     { X86::AND8rr,      X86::AND8mr },
  99     { X86::DEC16r,      X86::DEC16m },
 100     { X86::DEC32r,      X86::DEC32m },
 101     { X86::DEC64_16r,   X86::DEC64_16m },
 102     { X86::DEC64_32r,   X86::DEC64_32m },
 103     { X86::DEC64r,      X86::DEC64m },
 104     { X86::DEC8r,       X86::DEC8m },
 105     { X86::INC16r,      X86::INC16m },
 106     { X86::INC32r,      X86::INC32m },
 107     { X86::INC64_16r,   X86::INC64_16m },
 108     { X86::INC64_32r,   X86::INC64_32m },
 109     { X86::INC64r,      X86::INC64m },
 110     { X86::INC8r,       X86::INC8m },
 111     { X86::NEG16r,      X86::NEG16m },
 112     { X86::NEG32r,      X86::NEG32m },
 113     { X86::NEG64r,      X86::NEG64m },
 114     { X86::NEG8r,       X86::NEG8m },
 115     { X86::NOT16r,      X86::NOT16m },
 116     { X86::NOT32r,      X86::NOT32m },
 117     { X86::NOT64r,      X86::NOT64m },
 118     { X86::NOT8r,       X86::NOT8m },
 119     { X86::OR16ri,      X86::OR16mi },
 120     { X86::OR16ri8,     X86::OR16mi8 },
 121     { X86::OR16rr,      X86::OR16mr },
 122     { X86::OR32ri,      X86::OR32mi },
 123     { X86::OR32ri8,     X86::OR32mi8 },
 124     { X86::OR32rr,      X86::OR32mr },
 125     { X86::OR64ri32,    X86::OR64mi32 },
 126     { X86::OR64ri8,     X86::OR64mi8 },
 127     { X86::OR64rr,      X86::OR64mr },
 128     { X86::OR8ri,       X86::OR8mi },
 129     { X86::OR8rr,       X86::OR8mr },
 130     { X86::ROL16r1,     X86::ROL16m1 },
 131     { X86::ROL16rCL,    X86::ROL16mCL },
 132     { X86::ROL16ri,     X86::ROL16mi },
 133     { X86::ROL32r1,     X86::ROL32m1 },
 134     { X86::ROL32rCL,    X86::ROL32mCL },
 135     { X86::ROL32ri,     X86::ROL32mi },
 136     { X86::ROL64r1,     X86::ROL64m1 },
 137     { X86::ROL64rCL,    X86::ROL64mCL },
 138     { X86::ROL64ri,     X86::ROL64mi },
 139     { X86::ROL8r1,      X86::ROL8m1 },
 140     { X86::ROL8rCL,     X86::ROL8mCL },
 141     { X86::ROL8ri,      X86::ROL8mi },
 142     { X86::ROR16r1,     X86::ROR16m1 },
 143     { X86::ROR16rCL,    X86::ROR16mCL },
 144     { X86::ROR16ri,     X86::ROR16mi },
 145     { X86::ROR32r1,     X86::ROR32m1 },
 146     { X86::ROR32rCL,    X86::ROR32mCL },
 147     { X86::ROR32ri,     X86::ROR32mi },
 148     { X86::ROR64r1,     X86::ROR64m1 },
 149     { X86::ROR64rCL,    X86::ROR64mCL },
 150     { X86::ROR64ri,     X86::ROR64mi },
 151     { X86::ROR8r1,      X86::ROR8m1 },
 152     { X86::ROR8rCL,     X86::ROR8mCL },
 153     { X86::ROR8ri,      X86::ROR8mi },
 154     { X86::SAR16r1,     X86::SAR16m1 },
 155     { X86::SAR16rCL,    X86::SAR16mCL },
 156     { X86::SAR16ri,     X86::SAR16mi },
 157     { X86::SAR32r1,     X86::SAR32m1 },
 158     { X86::SAR32rCL,    X86::SAR32mCL },
 159     { X86::SAR32ri,     X86::SAR32mi },
 160     { X86::SAR64r1,     X86::SAR64m1 },
 161     { X86::SAR64rCL,    X86::SAR64mCL },
 162     { X86::SAR64ri,     X86::SAR64mi },
 163     { X86::SAR8r1,      X86::SAR8m1 },
 164     { X86::SAR8rCL,     X86::SAR8mCL },
 165     { X86::SAR8ri,      X86::SAR8mi },
 166     { X86::SBB32ri,     X86::SBB32mi },
 167     { X86::SBB32ri8,    X86::SBB32mi8 },
 168     { X86::SBB32rr,     X86::SBB32mr },
 169     { X86::SBB64ri32,   X86::SBB64mi32 },
 170     { X86::SBB64ri8,    X86::SBB64mi8 },
 171     { X86::SBB64rr,     X86::SBB64mr },
 172     { X86::SHL16r1,     X86::SHL16m1 },
 173     { X86::SHL16rCL,    X86::SHL16mCL },
 174     { X86::SHL16ri,     X86::SHL16mi },
 175     { X86::SHL32r1,     X86::SHL32m1 },
 176     { X86::SHL32rCL,    X86::SHL32mCL },
 177     { X86::SHL32ri,     X86::SHL32mi },
 178     { X86::SHL64r1,     X86::SHL64m1 },
 179     { X86::SHL64rCL,    X86::SHL64mCL },
 180     { X86::SHL64ri,     X86::SHL64mi },
 181     { X86::SHL8r1,      X86::SHL8m1 },
 182     { X86::SHL8rCL,     X86::SHL8mCL },
 183     { X86::SHL8ri,      X86::SHL8mi },
 184     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 185     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 186     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 187     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 188     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 189     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 190     { X86::SHR16r1,     X86::SHR16m1 },
 191     { X86::SHR16rCL,    X86::SHR16mCL },
 192     { X86::SHR16ri,     X86::SHR16mi },
 193     { X86::SHR32r1,     X86::SHR32m1 },
 194     { X86::SHR32rCL,    X86::SHR32mCL },
 195     { X86::SHR32ri,     X86::SHR32mi },
 196     { X86::SHR64r1,     X86::SHR64m1 },
 197     { X86::SHR64rCL,    X86::SHR64mCL },
 198     { X86::SHR64ri,     X86::SHR64mi },
 199     { X86::SHR8r1,      X86::SHR8m1 },
 200     { X86::SHR8rCL,     X86::SHR8mCL },
 201     { X86::SHR8ri,      X86::SHR8mi },
 202     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 203     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 204     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 205     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 206     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 207     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 208     { X86::SUB16ri,     X86::SUB16mi },
 209     { X86::SUB16ri8,    X86::SUB16mi8 },
 210     { X86::SUB16rr,     X86::SUB16mr },
 211     { X86::SUB32ri,     X86::SUB32mi },
 212     { X86::SUB32ri8,    X86::SUB32mi8 },
 213     { X86::SUB32rr,     X86::SUB32mr },
 214     { X86::SUB64ri32,   X86::SUB64mi32 },
 215     { X86::SUB64ri8,    X86::SUB64mi8 },
 216     { X86::SUB64rr,     X86::SUB64mr },
 217     { X86::SUB8ri,      X86::SUB8mi },
 218     { X86::SUB8rr,      X86::SUB8mr },
 219     { X86::XOR16ri,     X86::XOR16mi },
 220     { X86::XOR16ri8,    X86::XOR16mi8 },
 221     { X86::XOR16rr,     X86::XOR16mr },
 222     { X86::XOR32ri,     X86::XOR32mi },
 223     { X86::XOR32ri8,    X86::XOR32mi8 },
 224     { X86::XOR32rr,     X86::XOR32mr },
 225     { X86::XOR64ri32,   X86::XOR64mi32 },
 226     { X86::XOR64ri8,    X86::XOR64mi8 },
 227     { X86::XOR64rr,     X86::XOR64mr },
 228     { X86::XOR8ri,      X86::XOR8mi },
 229     { X86::XOR8rr,      X86::XOR8mr }
 230   };
 231
 232   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 233     unsigned RegOp = OpTbl2Addr[i][0];
 234     unsigned MemOp = OpTbl2Addr[i][1];
 235     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 236       assert(false && "Duplicated entries?");
 237     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 238     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 239                                                std::make_pair(RegOp, AuxInfo))))
 240       AmbEntries.push_back(MemOp);
 241   }
 242
 243   // If the third value is 1, then it's folding either a load or a store.
 244   static const unsigned OpTbl0[][3] = {
 245     { X86::CALL32r,     X86::CALL32m, 1 },
 246     { X86::CALL64r,     X86::CALL64m, 1 },
 247     { X86::CMP16ri,     X86::CMP16mi, 1 },
 248     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 249     { X86::CMP32ri,     X86::CMP32mi, 1 },
 250     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 251     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 252     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 253     { X86::CMP8ri,      X86::CMP8mi, 1 },
 254     { X86::DIV16r,      X86::DIV16m, 1 },
 255     { X86::DIV32r,      X86::DIV32m, 1 },
 256     { X86::DIV64r,      X86::DIV64m, 1 },
 257     { X86::DIV8r,       X86::DIV8m, 1 },
 258     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 259     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 260     { X86::IDIV16r,     X86::IDIV16m, 1 },
 261     { X86::IDIV32r,     X86::IDIV32m, 1 },
 262     { X86::IDIV64r,     X86::IDIV64m, 1 },
 263     { X86::IDIV8r,      X86::IDIV8m, 1 },
 264     { X86::IMUL16r,     X86::IMUL16m, 1 },
 265     { X86::IMUL32r,     X86::IMUL32m, 1 },
 266     { X86::IMUL64r,     X86::IMUL64m, 1 },
 267     { X86::IMUL8r,      X86::IMUL8m, 1 },
 268     { X86::JMP32r,      X86::JMP32m, 1 },
 269     { X86::JMP64r,      X86::JMP64m, 1 },
 270     { X86::MOV16ri,     X86::MOV16mi, 0 },
 271     { X86::MOV16rr,     X86::MOV16mr, 0 },
 272     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 273     { X86::MOV32ri,     X86::MOV32mi, 0 },
 274     { X86::MOV32rr,     X86::MOV32mr, 0 },
 275     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 276     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 277     { X86::MOV64rr,     X86::MOV64mr, 0 },
 278     { X86::MOV8ri,      X86::MOV8mi, 0 },
 279     { X86::MOV8rr,      X86::MOV8mr, 0 },
 280     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 281     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 282     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 283     { X86::MOVPQIto64rr,X86::MOVPQIto64mr, 0 },
 284     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 285     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 286     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 287     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 288     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 289     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 290     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 291     { X86::MUL16r,      X86::MUL16m, 1 },
 292     { X86::MUL32r,      X86::MUL32m, 1 },
 293     { X86::MUL64r,      X86::MUL64m, 1 },
 294     { X86::MUL8r,       X86::MUL8m, 1 },
 295     { X86::SETAEr,      X86::SETAEm, 0 },
 296     { X86::SETAr,       X86::SETAm, 0 },
 297     { X86::SETBEr,      X86::SETBEm, 0 },
 298     { X86::SETBr,       X86::SETBm, 0 },
 299     { X86::SETEr,       X86::SETEm, 0 },
 300     { X86::SETGEr,      X86::SETGEm, 0 },
 301     { X86::SETGr,       X86::SETGm, 0 },
 302     { X86::SETLEr,      X86::SETLEm, 0 },
 303     { X86::SETLr,       X86::SETLm, 0 },
 304     { X86::SETNEr,      X86::SETNEm, 0 },
 305     { X86::SETNPr,      X86::SETNPm, 0 },
 306     { X86::SETNSr,      X86::SETNSm, 0 },
 307     { X86::SETPr,       X86::SETPm, 0 },
 308     { X86::SETSr,       X86::SETSm, 0 },
 309     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 310     { X86::TEST16ri,    X86::TEST16mi, 1 },
 311     { X86::TEST32ri,    X86::TEST32mi, 1 },
 312     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 313     { X86::TEST8ri,     X86::TEST8mi, 1 },
 314     { X86::XCHG16rr,    X86::XCHG16mr, 0 },
 315     { X86::XCHG32rr,    X86::XCHG32mr, 0 },
 316     { X86::XCHG64rr,    X86::XCHG64mr, 0 },
 317     { X86::XCHG8rr,     X86::XCHG8mr, 0 }
 318   };
 319
 320   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 321     unsigned RegOp = OpTbl0[i][0];
 322     unsigned MemOp = OpTbl0[i][1];
 323     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 324       assert(false && "Duplicated entries?");
 325     unsigned FoldedLoad = OpTbl0[i][2];
 326     // Index 0, folded load or store.
 327     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 328     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 329       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 330                                                std::make_pair(RegOp, AuxInfo))))
 331         AmbEntries.push_back(MemOp);
 332   }
 333
 334   static const unsigned OpTbl1[][2] = {
 335     { X86::CMP16rr,         X86::CMP16rm },
 336     { X86::CMP32rr,         X86::CMP32rm },
 337     { X86::CMP64rr,         X86::CMP64rm },
 338     { X86::CMP8rr,          X86::CMP8rm },
 339     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 340     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 341     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 342     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 343     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 344     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 345     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 346     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 347     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 348     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 349     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 350     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 351     { X86::IMUL16rri,       X86::IMUL16rmi },
 352     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 353     { X86::IMUL32rri,       X86::IMUL32rmi },
 354     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 355     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 356     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 357     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 358     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 359     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 360     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 361     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 362     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 363     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 364     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 365     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 366     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 367     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 368     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 369     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 370     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 371     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 372     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 373     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 374     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 375     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 376     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 377     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 378     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 379     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 380     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 381     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 382     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 383     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 384     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 385     { X86::MOV16rr,         X86::MOV16rm },
 386     { X86::MOV16to16_,      X86::MOV16_rm },
 387     { X86::MOV32rr,         X86::MOV32rm },
 388     { X86::MOV32to32_,      X86::MOV32_rm },
 389     { X86::MOV64rr,         X86::MOV64rm },
 390     { X86::MOV64toPQIrr,    X86::MOV64toPQIrm },
 391     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 392     { X86::MOV8rr,          X86::MOV8rm },
 393     { X86::MOVAPDrr,        X86::MOVAPDrm },
 394     { X86::MOVAPSrr,        X86::MOVAPSrm },
 395     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 396     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 397     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 398     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 399     { X86::MOVSDrr,         X86::MOVSDrm },
 400     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 401     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 402     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 403     { X86::MOVSSrr,         X86::MOVSSrm },
 404     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 405     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 406     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 407     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 408     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 409     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 410     { X86::MOVUPDrr,        X86::MOVUPDrm },
 411     { X86::MOVUPSrr,        X86::MOVUPSrm },
 412     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 413     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 414     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 415     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 416     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 417     { X86::PSHUFDri,        X86::PSHUFDmi },
 418     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 419     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 420     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 421     { X86::RCPPSr,          X86::RCPPSm },
 422     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 423     { X86::RSQRTPSr,        X86::RSQRTPSm },
 424     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 425     { X86::RSQRTSSr,        X86::RSQRTSSm },
 426     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 427     { X86::SQRTPDr,         X86::SQRTPDm },
 428     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 429     { X86::SQRTPSr,         X86::SQRTPSm },
 430     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 431     { X86::SQRTSDr,         X86::SQRTSDm },
 432     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 433     { X86::SQRTSSr,         X86::SQRTSSm },
 434     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 435     { X86::TEST16rr,        X86::TEST16rm },
 436     { X86::TEST32rr,        X86::TEST32rm },
 437     { X86::TEST64rr,        X86::TEST64rm },
 438     { X86::TEST8rr,         X86::TEST8rm },
 439     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 440     { X86::UCOMISDrr,       X86::UCOMISDrm },
 441     { X86::UCOMISSrr,       X86::UCOMISSrm },
 442     { X86::XCHG16rr,        X86::XCHG16rm },
 443     { X86::XCHG32rr,        X86::XCHG32rm },
 444     { X86::XCHG64rr,        X86::XCHG64rm },
 445     { X86::XCHG8rr,         X86::XCHG8rm }
 446   };
 447
 448   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 449     unsigned RegOp = OpTbl1[i][0];
 450     unsigned MemOp = OpTbl1[i][1];
 451     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 452       assert(false && "Duplicated entries?");
 453     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 454     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 455       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 456                                                std::make_pair(RegOp, AuxInfo))))
 457         AmbEntries.push_back(MemOp);
 458   }
 459
 460   static const unsigned OpTbl2[][2] = {
 461     { X86::ADC32rr,         X86::ADC32rm },
 462     { X86::ADC64rr,         X86::ADC64rm },
 463     { X86::ADD16rr,         X86::ADD16rm },
 464     { X86::ADD32rr,         X86::ADD32rm },
 465     { X86::ADD64rr,         X86::ADD64rm },
 466     { X86::ADD8rr,          X86::ADD8rm },
 467     { X86::ADDPDrr,         X86::ADDPDrm },
 468     { X86::ADDPSrr,         X86::ADDPSrm },
 469     { X86::ADDSDrr,         X86::ADDSDrm },
 470     { X86::ADDSSrr,         X86::ADDSSrm },
 471     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 472     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 473     { X86::AND16rr,         X86::AND16rm },
 474     { X86::AND32rr,         X86::AND32rm },
 475     { X86::AND64rr,         X86::AND64rm },
 476     { X86::AND8rr,          X86::AND8rm },
 477     { X86::ANDNPDrr,        X86::ANDNPDrm },
 478     { X86::ANDNPSrr,        X86::ANDNPSrm },
 479     { X86::ANDPDrr,         X86::ANDPDrm },
 480     { X86::ANDPSrr,         X86::ANDPSrm },
 481     { X86::CMOVA16rr,       X86::CMOVA16rm },
 482     { X86::CMOVA32rr,       X86::CMOVA32rm },
 483     { X86::CMOVA64rr,       X86::CMOVA64rm },
 484     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 485     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 486     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 487     { X86::CMOVB16rr,       X86::CMOVB16rm },
 488     { X86::CMOVB32rr,       X86::CMOVB32rm },
 489     { X86::CMOVB64rr,       X86::CMOVB64rm },
 490     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 491     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 492     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 493     { X86::CMOVE16rr,       X86::CMOVE16rm },
 494     { X86::CMOVE32rr,       X86::CMOVE32rm },
 495     { X86::CMOVE64rr,       X86::CMOVE64rm },
 496     { X86::CMOVG16rr,       X86::CMOVG16rm },
 497     { X86::CMOVG32rr,       X86::CMOVG32rm },
 498     { X86::CMOVG64rr,       X86::CMOVG64rm },
 499     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 500     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 501     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 502     { X86::CMOVL16rr,       X86::CMOVL16rm },
 503     { X86::CMOVL32rr,       X86::CMOVL32rm },
 504     { X86::CMOVL64rr,       X86::CMOVL64rm },
 505     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 506     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 507     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 508     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 509     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 510     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 511     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 512     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 513     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 514     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 515     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 516     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 517     { X86::CMOVP16rr,       X86::CMOVP16rm },
 518     { X86::CMOVP32rr,       X86::CMOVP32rm },
 519     { X86::CMOVP64rr,       X86::CMOVP64rm },
 520     { X86::CMOVS16rr,       X86::CMOVS16rm },
 521     { X86::CMOVS32rr,       X86::CMOVS32rm },
 522     { X86::CMOVS64rr,       X86::CMOVS64rm },
 523     { X86::CMPPDrri,        X86::CMPPDrmi },
 524     { X86::CMPPSrri,        X86::CMPPSrmi },
 525     { X86::CMPSDrr,         X86::CMPSDrm },
 526     { X86::CMPSSrr,         X86::CMPSSrm },
 527     { X86::DIVPDrr,         X86::DIVPDrm },
 528     { X86::DIVPSrr,         X86::DIVPSrm },
 529     { X86::DIVSDrr,         X86::DIVSDrm },
 530     { X86::DIVSSrr,         X86::DIVSSrm },
 531     { X86::HADDPDrr,        X86::HADDPDrm },
 532     { X86::HADDPSrr,        X86::HADDPSrm },
 533     { X86::HSUBPDrr,        X86::HSUBPDrm },
 534     { X86::HSUBPSrr,        X86::HSUBPSrm },
 535     { X86::IMUL16rr,        X86::IMUL16rm },
 536     { X86::IMUL32rr,        X86::IMUL32rm },
 537     { X86::IMUL64rr,        X86::IMUL64rm },
 538     { X86::MAXPDrr,         X86::MAXPDrm },
 539     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 540     { X86::MAXPSrr,         X86::MAXPSrm },
 541     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 542     { X86::MAXSDrr,         X86::MAXSDrm },
 543     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 544     { X86::MAXSSrr,         X86::MAXSSrm },
 545     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 546     { X86::MINPDrr,         X86::MINPDrm },
 547     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 548     { X86::MINPSrr,         X86::MINPSrm },
 549     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 550     { X86::MINSDrr,         X86::MINSDrm },
 551     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 552     { X86::MINSSrr,         X86::MINSSrm },
 553     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 554     { X86::MULPDrr,         X86::MULPDrm },
 555     { X86::MULPSrr,         X86::MULPSrm },
 556     { X86::MULSDrr,         X86::MULSDrm },
 557     { X86::MULSSrr,         X86::MULSSrm },
 558     { X86::OR16rr,          X86::OR16rm },
 559     { X86::OR32rr,          X86::OR32rm },
 560     { X86::OR64rr,          X86::OR64rm },
 561     { X86::OR8rr,           X86::OR8rm },
 562     { X86::ORPDrr,          X86::ORPDrm },
 563     { X86::ORPSrr,          X86::ORPSrm },
 564     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 565     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 566     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 567     { X86::PADDBrr,         X86::PADDBrm },
 568     { X86::PADDDrr,         X86::PADDDrm },
 569     { X86::PADDQrr,         X86::PADDQrm },
 570     { X86::PADDSBrr,        X86::PADDSBrm },
 571     { X86::PADDSWrr,        X86::PADDSWrm },
 572     { X86::PADDWrr,         X86::PADDWrm },
 573     { X86::PANDNrr,         X86::PANDNrm },
 574     { X86::PANDrr,          X86::PANDrm },
 575     { X86::PAVGBrr,         X86::PAVGBrm },
 576     { X86::PAVGWrr,         X86::PAVGWrm },
 577     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 578     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 579     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 580     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 581     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 582     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 583     { X86::PINSRWrri,       X86::PINSRWrmi },
 584     { X86::PMADDWDrr,       X86::PMADDWDrm },
 585     { X86::PMAXSWrr,        X86::PMAXSWrm },
 586     { X86::PMAXUBrr,        X86::PMAXUBrm },
 587     { X86::PMINSWrr,        X86::PMINSWrm },
 588     { X86::PMINUBrr,        X86::PMINUBrm },
 589     { X86::PMULHUWrr,       X86::PMULHUWrm },
 590     { X86::PMULHWrr,        X86::PMULHWrm },
 591     { X86::PMULLWrr,        X86::PMULLWrm },
 592     { X86::PMULUDQrr,       X86::PMULUDQrm },
 593     { X86::PORrr,           X86::PORrm },
 594     { X86::PSADBWrr,        X86::PSADBWrm },
 595     { X86::PSLLDrr,         X86::PSLLDrm },
 596     { X86::PSLLQrr,         X86::PSLLQrm },
 597     { X86::PSLLWrr,         X86::PSLLWrm },
 598     { X86::PSRADrr,         X86::PSRADrm },
 599     { X86::PSRAWrr,         X86::PSRAWrm },
 600     { X86::PSRLDrr,         X86::PSRLDrm },
 601     { X86::PSRLQrr,         X86::PSRLQrm },
 602     { X86::PSRLWrr,         X86::PSRLWrm },
 603     { X86::PSUBBrr,         X86::PSUBBrm },
 604     { X86::PSUBDrr,         X86::PSUBDrm },
 605     { X86::PSUBSBrr,        X86::PSUBSBrm },
 606     { X86::PSUBSWrr,        X86::PSUBSWrm },
 607     { X86::PSUBWrr,         X86::PSUBWrm },
 608     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 609     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 610     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 611     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 612     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 613     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 614     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 615     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 616     { X86::PXORrr,          X86::PXORrm },
 617     { X86::SBB32rr,         X86::SBB32rm },
 618     { X86::SBB64rr,         X86::SBB64rm },
 619     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 620     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 621     { X86::SUB16rr,         X86::SUB16rm },
 622     { X86::SUB32rr,         X86::SUB32rm },
 623     { X86::SUB64rr,         X86::SUB64rm },
 624     { X86::SUB8rr,          X86::SUB8rm },
 625     { X86::SUBPDrr,         X86::SUBPDrm },
 626     { X86::SUBPSrr,         X86::SUBPSrm },
 627     { X86::SUBSDrr,         X86::SUBSDrm },
 628     { X86::SUBSSrr,         X86::SUBSSrm },
 629     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 630     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 631     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 632     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 633     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 634     { X86::XOR16rr,         X86::XOR16rm },
 635     { X86::XOR32rr,         X86::XOR32rm },
 636     { X86::XOR64rr,         X86::XOR64rm },
 637     { X86::XOR8rr,          X86::XOR8rm },
 638     { X86::XORPDrr,         X86::XORPDrm },
 639     { X86::XORPSrr,         X86::XORPSrm }
 640   };
 641
 642   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 643     unsigned RegOp = OpTbl2[i][0];
 644     unsigned MemOp = OpTbl2[i][1];
 645     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 646       assert(false && "Duplicated entries?");
 647     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 648     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 649                                                std::make_pair(RegOp, AuxInfo))))
 650       AmbEntries.push_back(MemOp);
 651   }
 652
 653   // Remove ambiguous entries.
 654   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 655 }
 656
 657 // getDwarfRegNum - This function maps LLVM register identifiers to the
 658 // Dwarf specific numbering, used in debug info and exception tables.
 659
 660 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
 661   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 662   unsigned Flavour = DWARFFlavour::X86_64;
 663   if (!Subtarget->is64Bit()) {
 664     if (Subtarget->isTargetDarwin()) {
 665       Flavour = DWARFFlavour::X86_32_Darwin;
 666     } else if (Subtarget->isTargetCygMing()) {
 667       // Unsupported by now, just quick fallback
 668       Flavour = DWARFFlavour::X86_32_ELF;
 669     } else {
 670       Flavour = DWARFFlavour::X86_32_ELF;
 671     }
 672   }
 673
 674   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 675 }
 676
 677 // getX86RegNum - This function maps LLVM register identifiers to their X86
 678 // specific numbering, which is used in various places encoding instructions.
 679 //
 680 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 681   switch(RegNo) {
 682   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 683   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 684   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 685   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 686   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 687     return N86::ESP;
 688   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 689     return N86::EBP;
 690   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 691     return N86::ESI;
 692   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 693     return N86::EDI;
 694
 695   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 696     return N86::EAX;
 697   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 698     return N86::ECX;
 699   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 700     return N86::EDX;
 701   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 702     return N86::EBX;
 703   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 704     return N86::ESP;
 705   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 706     return N86::EBP;
 707   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 708     return N86::ESI;
 709   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 710     return N86::EDI;
 711
 712   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 713   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 714     return RegNo-X86::ST0;
 715
 716   case X86::XMM0: case X86::XMM8:
 717     return 0;
 718   case X86::XMM1: case X86::XMM9:
 719     return 1;
 720   case X86::XMM2: case X86::XMM10:
 721     return 2;
 722   case X86::XMM3: case X86::XMM11:
 723     return 3;
 724   case X86::XMM4: case X86::XMM12:
 725     return 4;
 726   case X86::XMM5: case X86::XMM13:
 727     return 5;
 728   case X86::XMM6: case X86::XMM14:
 729     return 6;
 730   case X86::XMM7: case X86::XMM15:
 731     return 7;
 732
 733   default:
 734     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 735     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 736     return 0;
 737   }
 738 }
 739
 740 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 741                                                 MachineBasicBlock::iterator MI,
 742                                 const std::vector<CalleeSavedInfo> &CSI) const {
 743   if (CSI.empty())
 744     return false;
 745
 746   MachineFunction &MF = *MBB.getParent();
 747   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 748   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 749   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 750   for (unsigned i = CSI.size(); i != 0; --i) {
 751     unsigned Reg = CSI[i-1].getReg();
 752     // Add the callee-saved register as live-in. It's killed at the spill.
 753     MBB.addLiveIn(Reg);
 754     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 755   }
 756   return true;
 757 }
 758
 759 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 760                                                  MachineBasicBlock::iterator MI,
 761                                 const std::vector<CalleeSavedInfo> &CSI) const {
 762   if (CSI.empty())
 763     return false;
 764
 765   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 766   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 767     unsigned Reg = CSI[i].getReg();
 768     BuildMI(MBB, MI, TII.get(Opc), Reg);
 769   }
 770   return true;
 771 }
 772
 773 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
 774                                                      MachineOperand &MO) {
 775   if (MO.isRegister())
 776     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
 777                      false, false, MO.getSubReg());
 778   else if (MO.isImmediate())
 779     MIB = MIB.addImm(MO.getImm());
 780   else if (MO.isFrameIndex())
 781     MIB = MIB.addFrameIndex(MO.getFrameIndex());
 782   else if (MO.isGlobalAddress())
 783     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 784   else if (MO.isConstantPoolIndex())
 785     MIB = MIB.addConstantPoolIndex(MO.getConstantPoolIndex(), MO.getOffset());
 786   else if (MO.isJumpTableIndex())
 787     MIB = MIB.addJumpTableIndex(MO.getJumpTableIndex());
 788   else if (MO.isExternalSymbol())
 789     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 790   else
 791     assert(0 && "Unknown operand for X86InstrAddOperand!");
 792
 793   return MIB;
 794 }
 795
 796 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
 797                                   unsigned StackAlign) {
 798   unsigned Opc = 0;
 799   if (RC == &X86::GR64RegClass) {
 800     Opc = X86::MOV64mr;
 801   } else if (RC == &X86::GR32RegClass) {
 802     Opc = X86::MOV32mr;
 803   } else if (RC == &X86::GR16RegClass) {
 804     Opc = X86::MOV16mr;
 805   } else if (RC == &X86::GR8RegClass) {
 806     Opc = X86::MOV8mr;
 807   } else if (RC == &X86::GR32_RegClass) {
 808     Opc = X86::MOV32_mr;
 809   } else if (RC == &X86::GR16_RegClass) {
 810     Opc = X86::MOV16_mr;
 811   } else if (RC == &X86::RFP80RegClass) {
 812     Opc = X86::ST_FpP80m;   // pops
 813   } else if (RC == &X86::RFP64RegClass) {
 814     Opc = X86::ST_Fp64m;
 815   } else if (RC == &X86::RFP32RegClass) {
 816     Opc = X86::ST_Fp32m;
 817   } else if (RC == &X86::FR32RegClass) {
 818     Opc = X86::MOVSSmr;
 819   } else if (RC == &X86::FR64RegClass) {
 820     Opc = X86::MOVSDmr;
 821   } else if (RC == &X86::VR128RegClass) {
 822     // FIXME: Use movaps once we are capable of selectively
 823     // aligning functions that spill SSE registers on 16-byte boundaries.
 824     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
 825   } else if (RC == &X86::VR64RegClass) {
 826     Opc = X86::MMX_MOVQ64mr;
 827   } else {
 828     assert(0 && "Unknown regclass");
 829     abort();
 830   }
 831
 832   return Opc;
 833 }
 834
 835 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 836                                           MachineBasicBlock::iterator MI,
 837                                           unsigned SrcReg, int FrameIdx,
 838                                           const TargetRegisterClass *RC) const {
 839   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 840   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 841     .addReg(SrcReg, false, false, true);
 842 }
 843
 844 void X86RegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 845                                      SmallVectorImpl<MachineOperand> &Addr,
 846                                      const TargetRegisterClass *RC,
 847                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 848   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 849   MachineInstrBuilder MIB = BuildMI(TII.get(Opc));
 850   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 851     MIB = X86InstrAddOperand(MIB, Addr[i]);
 852   MIB.addReg(SrcReg, false, false, true);
 853   NewMIs.push_back(MIB);
 854 }
 855
 856 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
 857                                  unsigned StackAlign) {
 858   unsigned Opc = 0;
 859   if (RC == &X86::GR64RegClass) {
 860     Opc = X86::MOV64rm;
 861   } else if (RC == &X86::GR32RegClass) {
 862     Opc = X86::MOV32rm;
 863   } else if (RC == &X86::GR16RegClass) {
 864     Opc = X86::MOV16rm;
 865   } else if (RC == &X86::GR8RegClass) {
 866     Opc = X86::MOV8rm;
 867   } else if (RC == &X86::GR32_RegClass) {
 868     Opc = X86::MOV32_rm;
 869   } else if (RC == &X86::GR16_RegClass) {
 870     Opc = X86::MOV16_rm;
 871   } else if (RC == &X86::RFP80RegClass) {
 872     Opc = X86::LD_Fp80m;
 873   } else if (RC == &X86::RFP64RegClass) {
 874     Opc = X86::LD_Fp64m;
 875   } else if (RC == &X86::RFP32RegClass) {
 876     Opc = X86::LD_Fp32m;
 877   } else if (RC == &X86::FR32RegClass) {
 878     Opc = X86::MOVSSrm;
 879   } else if (RC == &X86::FR64RegClass) {
 880     Opc = X86::MOVSDrm;
 881   } else if (RC == &X86::VR128RegClass) {
 882     // FIXME: Use movaps once we are capable of selectively
 883     // aligning functions that spill SSE registers on 16-byte boundaries.
 884     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
 885   } else if (RC == &X86::VR64RegClass) {
 886     Opc = X86::MMX_MOVQ64rm;
 887   } else {
 888     assert(0 && "Unknown regclass");
 889     abort();
 890   }
 891
 892   return Opc;
 893 }
 894
 895 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 896                                            MachineBasicBlock::iterator MI,
 897                                            unsigned DestReg, int FrameIdx,
 898                                            const TargetRegisterClass *RC) const{
 899   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 900   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 901 }
 902
 903 void X86RegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 904                                       SmallVectorImpl<MachineOperand> &Addr,
 905                                       const TargetRegisterClass *RC,
 906                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 907   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 908   MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 909   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 910     MIB = X86InstrAddOperand(MIB, Addr[i]);
 911   NewMIs.push_back(MIB);
 912 }
 913
 914 void X86RegisterInfo::copyRegToReg(MachineBasicBlock &MBB,
 915                                    MachineBasicBlock::iterator MI,
 916                                    unsigned DestReg, unsigned SrcReg,
 917                                    const TargetRegisterClass *DestRC,
 918                                    const TargetRegisterClass *SrcRC) const {
 919   if (DestRC != SrcRC) {
 920     // Moving EFLAGS to / from another register requires a push and a pop.
 921     if (SrcRC == &X86::CCRRegClass) {
 922       assert(SrcReg == X86::EFLAGS);
 923       if (DestRC == &X86::GR64RegClass) {
 924         BuildMI(MBB, MI, TII.get(X86::PUSHFQ));
 925         BuildMI(MBB, MI, TII.get(X86::POP64r), DestReg);
 926         return;
 927       } else if (DestRC == &X86::GR32RegClass) {
 928         BuildMI(MBB, MI, TII.get(X86::PUSHFD));
 929         BuildMI(MBB, MI, TII.get(X86::POP32r), DestReg);
 930         return;
 931       }
 932     } else if (DestRC == &X86::CCRRegClass) {
 933       assert(DestReg == X86::EFLAGS);
 934       if (SrcRC == &X86::GR64RegClass) {
 935         BuildMI(MBB, MI, TII.get(X86::PUSH64r)).addReg(SrcReg);
 936         BuildMI(MBB, MI, TII.get(X86::POPFQ));
 937         return;
 938       } else if (SrcRC == &X86::GR32RegClass) {
 939         BuildMI(MBB, MI, TII.get(X86::PUSH32r)).addReg(SrcReg);
 940         BuildMI(MBB, MI, TII.get(X86::POPFD));
 941         return;
 942       }
 943     }
 944     cerr << "Not yet supported!";
 945     abort();
 946   }
 947
 948   unsigned Opc;
 949   if (DestRC == &X86::GR64RegClass) {
 950     Opc = X86::MOV64rr;
 951   } else if (DestRC == &X86::GR32RegClass) {
 952     Opc = X86::MOV32rr;
 953   } else if (DestRC == &X86::GR16RegClass) {
 954     Opc = X86::MOV16rr;
 955   } else if (DestRC == &X86::GR8RegClass) {
 956     Opc = X86::MOV8rr;
 957   } else if (DestRC == &X86::GR32_RegClass) {
 958     Opc = X86::MOV32_rr;
 959   } else if (DestRC == &X86::GR16_RegClass) {
 960     Opc = X86::MOV16_rr;
 961   } else if (DestRC == &X86::RFP32RegClass) {
 962     Opc = X86::MOV_Fp3232;
 963   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
 964     Opc = X86::MOV_Fp6464;
 965   } else if (DestRC == &X86::RFP80RegClass) {
 966     Opc = X86::MOV_Fp8080;
 967   } else if (DestRC == &X86::FR32RegClass) {
 968     Opc = X86::FsMOVAPSrr;
 969   } else if (DestRC == &X86::FR64RegClass) {
 970     Opc = X86::FsMOVAPDrr;
 971   } else if (DestRC == &X86::VR128RegClass) {
 972     Opc = X86::MOVAPSrr;
 973   } else if (DestRC == &X86::VR64RegClass) {
 974     Opc = X86::MMX_MOVQ64rr;
 975   } else {
 976     assert(0 && "Unknown regclass");
 977     abort();
 978   }
 979   BuildMI(MBB, MI, TII.get(Opc), DestReg).addReg(SrcReg);
 980 }
 981
 982 const TargetRegisterClass *
 983 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 984   if (RC == &X86::CCRRegClass)
 985     if (Is64Bit)
 986       return &X86::GR64RegClass;
 987     else
 988       return &X86::GR32RegClass;
 989   return NULL;
 990 }
 991
 992 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 993                                     MachineBasicBlock::iterator I,
 994                                     unsigned DestReg,
 995                                     const MachineInstr *Orig) const {
 996   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 997   // Re-materialize them as movri instructions to avoid side effects.
 998   switch (Orig->getOpcode()) {
 999   case X86::MOV8r0:
1000     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
1001     break;
1002   case X86::MOV16r0:
1003     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
1004     break;
1005   case X86::MOV32r0:
1006     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
1007     break;
1008   case X86::MOV64r0:
1009     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
1010     break;
1011   default: {
1012     MachineInstr *MI = Orig->clone();
1013     MI->getOperand(0).setReg(DestReg);
1014     MBB.insert(I, MI);
1015     break;
1016   }
1017   }
1018 }
1019
1020 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1021                                      SmallVector<MachineOperand,4> &MOs,
1022                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1023   // Create the base instruction with the memory operand as the first part.
1024   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1025   MachineInstrBuilder MIB(NewMI);
1026   unsigned NumAddrOps = MOs.size();
1027   for (unsigned i = 0; i != NumAddrOps; ++i)
1028     MIB = X86InstrAddOperand(MIB, MOs[i]);
1029   if (NumAddrOps < 4)  // FrameIndex only
1030     MIB.addImm(1).addReg(0).addImm(0);
1031
1032   // Loop over the rest of the ri operands, converting them over.
1033   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
1034   for (unsigned i = 0; i != NumOps; ++i) {
1035     MachineOperand &MO = MI->getOperand(i+2);
1036     MIB = X86InstrAddOperand(MIB, MO);
1037   }
1038   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1039     MachineOperand &MO = MI->getOperand(i);
1040     MIB = X86InstrAddOperand(MIB, MO);
1041   }
1042   return MIB;
1043 }
1044
1045 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1046                               SmallVector<MachineOperand,4> &MOs,
1047                               MachineInstr *MI, const TargetInstrInfo &TII) {
1048   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1049   MachineInstrBuilder MIB(NewMI);
1050
1051   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1052     MachineOperand &MO = MI->getOperand(i);
1053     if (i == OpNo) {
1054       assert(MO.isRegister() && "Expected to fold into reg operand!");
1055       unsigned NumAddrOps = MOs.size();
1056       for (unsigned i = 0; i != NumAddrOps; ++i)
1057         MIB = X86InstrAddOperand(MIB, MOs[i]);
1058       if (NumAddrOps < 4)  // FrameIndex only
1059         MIB.addImm(1).addReg(0).addImm(0);
1060     } else {
1061       MIB = X86InstrAddOperand(MIB, MO);
1062     }
1063   }
1064   return MIB;
1065 }
1066
1067 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1068                                 SmallVector<MachineOperand,4> &MOs,
1069                                 MachineInstr *MI) {
1070   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1071
1072   unsigned NumAddrOps = MOs.size();
1073   for (unsigned i = 0; i != NumAddrOps; ++i)
1074     MIB = X86InstrAddOperand(MIB, MOs[i]);
1075   if (NumAddrOps < 4)  // FrameIndex only
1076     MIB.addImm(1).addReg(0).addImm(0);
1077   return MIB.addImm(0);
1078 }
1079
1080 MachineInstr*
1081 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1082                                    SmallVector<MachineOperand,4> &MOs) const {
1083   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1084   bool isTwoAddrFold = false;
1085   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
1086   bool isTwoAddr = NumOps > 1 &&
1087     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
1088
1089   MachineInstr *NewMI = NULL;
1090   // Folding a memory location into the two-address part of a two-address
1091   // instruction is different than folding it other places.  It requires
1092   // replacing the *two* registers with the memory location.
1093   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1094       MI->getOperand(0).isRegister() &&
1095       MI->getOperand(1).isRegister() &&
1096       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1097     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1098     isTwoAddrFold = true;
1099   } else if (i == 0) { // If operand 0
1100     if (MI->getOpcode() == X86::MOV16r0)
1101       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
1102     else if (MI->getOpcode() == X86::MOV32r0)
1103       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
1104     else if (MI->getOpcode() == X86::MOV64r0)
1105       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
1106     else if (MI->getOpcode() == X86::MOV8r0)
1107       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
1108     if (NewMI) {
1109       NewMI->copyKillDeadInfo(MI);
1110       return NewMI;
1111     }
1112
1113     OpcodeTablePtr = &RegOp2MemOpTable0;
1114   } else if (i == 1) {
1115     OpcodeTablePtr = &RegOp2MemOpTable1;
1116   } else if (i == 2) {
1117     OpcodeTablePtr = &RegOp2MemOpTable2;
1118   }
1119
1120   // If table selected...
1121   if (OpcodeTablePtr) {
1122     // Find the Opcode to fuse
1123     DenseMap<unsigned*, unsigned>::iterator I =
1124       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1125     if (I != OpcodeTablePtr->end()) {
1126       if (isTwoAddrFold)
1127         NewMI = FuseTwoAddrInst(I->second, MOs, MI, TII);
1128       else
1129         NewMI = FuseInst(I->second, i, MOs, MI, TII);
1130       NewMI->copyKillDeadInfo(MI);
1131       return NewMI;
1132     }
1133   }
1134
1135   // No fusion
1136   if (PrintFailedFusing)
1137     cerr << "We failed to fuse ("
1138          << ((i == 1) ? "r" : "s") << "): " << *MI;
1139   return NULL;
1140 }
1141
1142
1143 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1144                                                  int FrameIndex) const {
1145   // Check switch flag
1146   if (NoFusing) return NULL;
1147   SmallVector<MachineOperand,4> MOs;
1148   MOs.push_back(MachineOperand::CreateFrameIndex(FrameIndex));
1149   return foldMemoryOperand(MI, OpNum, MOs);
1150 }
1151
1152 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned OpNum,
1153                                                  MachineInstr *LoadMI) const {
1154   // Check switch flag
1155   if (NoFusing) return NULL;
1156   SmallVector<MachineOperand,4> MOs;
1157   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1158   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1159     MOs.push_back(LoadMI->getOperand(i));
1160   return foldMemoryOperand(MI, OpNum, MOs);
1161 }
1162
1163 unsigned X86RegisterInfo::getOpcodeAfterMemoryFold(unsigned Opc,
1164                                                    unsigned OpNum) const {
1165   // Check switch flag
1166   if (NoFusing) return 0;
1167   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1168   unsigned NumOps = TII.getNumOperands(Opc);
1169   bool isTwoAddr = NumOps > 1 &&
1170     TII.getOperandConstraint(Opc, 1, TOI::TIED_TO) != -1;
1171
1172   // Folding a memory location into the two-address part of a two-address
1173   // instruction is different than folding it other places.  It requires
1174   // replacing the *two* registers with the memory location.
1175   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1176     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1177   } else if (OpNum == 0) { // If operand 0
1178     switch (Opc) {
1179     case X86::MOV16r0:
1180       return X86::MOV16mi;
1181     case X86::MOV32r0:
1182       return X86::MOV32mi;
1183     case X86::MOV64r0:
1184       return X86::MOV64mi32;
1185     case X86::MOV8r0:
1186       return X86::MOV8mi;
1187     default: break;
1188     }
1189     OpcodeTablePtr = &RegOp2MemOpTable0;
1190   } else if (OpNum == 1) {
1191     OpcodeTablePtr = &RegOp2MemOpTable1;
1192   } else if (OpNum == 2) {
1193     OpcodeTablePtr = &RegOp2MemOpTable2;
1194   }
1195
1196   if (OpcodeTablePtr) {
1197     // Find the Opcode to fuse
1198     DenseMap<unsigned*, unsigned>::iterator I =
1199       OpcodeTablePtr->find((unsigned*)Opc);
1200     if (I != OpcodeTablePtr->end())
1201       return I->second;
1202   }
1203   return 0;
1204 }
1205
1206 bool X86RegisterInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1207                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1208                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1209   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1210     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1211   if (I == MemOp2RegOpTable.end())
1212     return false;
1213   unsigned Opc = I->second.first;
1214   unsigned Index = I->second.second & 0xf;
1215   bool FoldedLoad = I->second.second & (1 << 4);
1216   bool FoldedStore = I->second.second & (1 << 5);
1217   if (UnfoldLoad && !FoldedLoad)
1218     return false;
1219   UnfoldLoad &= FoldedLoad;
1220   if (UnfoldStore && !FoldedStore)
1221     return false;
1222   UnfoldStore &= FoldedStore;
1223
1224   const TargetInstrDescriptor &TID = TII.get(Opc);
1225   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1226   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1227     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1228   SmallVector<MachineOperand,4> AddrOps;
1229   SmallVector<MachineOperand,2> BeforeOps;
1230   SmallVector<MachineOperand,2> AfterOps;
1231   SmallVector<MachineOperand,4> ImpOps;
1232   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1233     MachineOperand &Op = MI->getOperand(i);
1234     if (i >= Index && i < Index+4)
1235       AddrOps.push_back(Op);
1236     else if (Op.isRegister() && Op.isImplicit())
1237       ImpOps.push_back(Op);
1238     else if (i < Index)
1239       BeforeOps.push_back(Op);
1240     else if (i > Index)
1241       AfterOps.push_back(Op);
1242   }
1243
1244   // Emit the load instruction.
1245   if (UnfoldLoad) {
1246     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1247     if (UnfoldStore) {
1248       // Address operands cannot be marked isKill.
1249       for (unsigned i = 1; i != 5; ++i) {
1250         MachineOperand &MO = NewMIs[0]->getOperand(i);
1251         if (MO.isRegister())
1252           MO.unsetIsKill();
1253       }
1254     }
1255   }
1256
1257   // Emit the data processing instruction.
1258   MachineInstr *DataMI = new MachineInstr(TID, true);
1259   MachineInstrBuilder MIB(DataMI);
1260
1261   if (FoldedStore)
1262     MIB.addReg(Reg, true);
1263   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1264     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1265   if (FoldedLoad)
1266     MIB.addReg(Reg);
1267   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1268     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1269   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1270     MachineOperand &MO = ImpOps[i];
1271     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1272   }
1273   NewMIs.push_back(MIB);
1274
1275   // Emit the store instruction.
1276   if (UnfoldStore) {
1277     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1278     const TargetRegisterClass *DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1279       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1280     storeRegToAddr(MF, Reg, AddrOps, DstRC, NewMIs);
1281   }
1282
1283   return true;
1284 }
1285
1286
1287 bool
1288 X86RegisterInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1289                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1290   if (!N->isTargetOpcode())
1291     return false;
1292
1293   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1294     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1295   if (I == MemOp2RegOpTable.end())
1296     return false;
1297   unsigned Opc = I->second.first;
1298   unsigned Index = I->second.second & 0xf;
1299   bool FoldedLoad = I->second.second & (1 << 4);
1300   bool FoldedStore = I->second.second & (1 << 5);
1301   const TargetInstrDescriptor &TID = TII.get(Opc);
1302   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1303   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1304     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1305   std::vector<SDOperand> AddrOps;
1306   std::vector<SDOperand> BeforeOps;
1307   std::vector<SDOperand> AfterOps;
1308   unsigned NumOps = N->getNumOperands();
1309   for (unsigned i = 0; i != NumOps-1; ++i) {
1310     SDOperand Op = N->getOperand(i);
1311     if (i >= Index && i < Index+4)
1312       AddrOps.push_back(Op);
1313     else if (i < Index)
1314       BeforeOps.push_back(Op);
1315     else if (i > Index)
1316       AfterOps.push_back(Op);
1317   }
1318   SDOperand Chain = N->getOperand(NumOps-1);
1319   AddrOps.push_back(Chain);
1320
1321   // Emit the load instruction.
1322   SDNode *Load = 0;
1323   if (FoldedLoad) {
1324     MVT::ValueType VT = *RC->vt_begin();
1325     Load = DAG.getTargetNode(getLoadRegOpcode(RC, StackAlign), VT, MVT::Other,
1326                              &AddrOps[0], AddrOps.size());
1327     NewNodes.push_back(Load);
1328   }
1329
1330   // Emit the data processing instruction.
1331   std::vector<MVT::ValueType> VTs;
1332   const TargetRegisterClass *DstRC = 0;
1333   if (TID.numDefs > 0) {
1334     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1335     DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1336       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1337     VTs.push_back(*DstRC->vt_begin());
1338   }
1339   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1340     MVT::ValueType VT = N->getValueType(i);
1341     if (VT != MVT::Other && i >= TID.numDefs)
1342       VTs.push_back(VT);
1343   }
1344   if (Load)
1345     BeforeOps.push_back(SDOperand(Load, 0));
1346   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
1347   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
1348   NewNodes.push_back(NewNode);
1349
1350   // Emit the store instruction.
1351   if (FoldedStore) {
1352     AddrOps.pop_back();
1353     AddrOps.push_back(SDOperand(NewNode, 0));
1354     AddrOps.push_back(Chain);
1355     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, StackAlign),
1356                                       MVT::Other, &AddrOps[0], AddrOps.size());
1357     NewNodes.push_back(Store);
1358   }
1359
1360   return true;
1361 }
1362
1363 unsigned X86RegisterInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
1364                                       bool UnfoldLoad, bool UnfoldStore) const {
1365   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1366     MemOp2RegOpTable.find((unsigned*)Opc);
1367   if (I == MemOp2RegOpTable.end())
1368     return 0;
1369   bool FoldedLoad = I->second.second & (1 << 4);
1370   bool FoldedStore = I->second.second & (1 << 5);
1371   if (UnfoldLoad && !FoldedLoad)
1372     return 0;
1373   if (UnfoldStore && !FoldedStore)
1374     return 0;
1375   return I->second.first;
1376 }
1377
1378 const unsigned *
1379 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1380   static const unsigned CalleeSavedRegs32Bit[] = {
1381     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1382   };
1383
1384   static const unsigned CalleeSavedRegs32EHRet[] = {
1385     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1386   };
1387
1388   static const unsigned CalleeSavedRegs64Bit[] = {
1389     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1390   };
1391
1392   if (Is64Bit)
1393     return CalleeSavedRegs64Bit;
1394   else {
1395     if (MF) {
1396         MachineFrameInfo *MFI = MF->getFrameInfo();
1397         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1398         if (MMI && MMI->callsEHReturn())
1399           return CalleeSavedRegs32EHRet;
1400     }
1401     return CalleeSavedRegs32Bit;
1402   }
1403 }
1404
1405 const TargetRegisterClass* const*
1406 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1407   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1408     &X86::GR32RegClass, &X86::GR32RegClass,
1409     &X86::GR32RegClass, &X86::GR32RegClass,  0
1410   };
1411   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1412     &X86::GR32RegClass, &X86::GR32RegClass,
1413     &X86::GR32RegClass, &X86::GR32RegClass,
1414     &X86::GR32RegClass, &X86::GR32RegClass,  0
1415   };
1416   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1417     &X86::GR64RegClass, &X86::GR64RegClass,
1418     &X86::GR64RegClass, &X86::GR64RegClass,
1419     &X86::GR64RegClass, &X86::GR64RegClass, 0
1420   };
1421
1422   if (Is64Bit)
1423     return CalleeSavedRegClasses64Bit;
1424   else {
1425     if (MF) {
1426         MachineFrameInfo *MFI = MF->getFrameInfo();
1427         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1428         if (MMI && MMI->callsEHReturn())
1429           return CalleeSavedRegClasses32EHRet;
1430     }
1431     return CalleeSavedRegClasses32Bit;
1432   }
1433
1434 }
1435
1436 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1437   BitVector Reserved(getNumRegs());
1438   Reserved.set(X86::RSP);
1439   Reserved.set(X86::ESP);
1440   Reserved.set(X86::SP);
1441   Reserved.set(X86::SPL);
1442   if (hasFP(MF)) {
1443     Reserved.set(X86::RBP);
1444     Reserved.set(X86::EBP);
1445     Reserved.set(X86::BP);
1446     Reserved.set(X86::BPL);
1447   }
1448   return Reserved;
1449 }
1450
1451 //===----------------------------------------------------------------------===//
1452 // Stack Frame Processing methods
1453 //===----------------------------------------------------------------------===//
1454
1455 // hasFP - Return true if the specified function should have a dedicated frame
1456 // pointer register.  This is true if the function has variable sized allocas or
1457 // if frame pointer elimination is disabled.
1458 //
1459 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1460   MachineFrameInfo *MFI = MF.getFrameInfo();
1461   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1462
1463   return (NoFramePointerElim ||
1464           MFI->hasVarSizedObjects() ||
1465           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1466           (MMI && MMI->callsUnwindInit()));
1467 }
1468
1469 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1470   return !MF.getFrameInfo()->hasVarSizedObjects();
1471 }
1472
1473 void X86RegisterInfo::
1474 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1475                               MachineBasicBlock::iterator I) const {
1476   if (!hasReservedCallFrame(MF)) {
1477     // If the stack pointer can be changed after prologue, turn the
1478     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1479     // adjcallstackdown instruction into 'add ESP, <amt>'
1480     // TODO: consider using push / pop instead of sub + store / add
1481     MachineInstr *Old = I;
1482     uint64_t Amount = Old->getOperand(0).getImm();
1483     if (Amount != 0) {
1484       // We need to keep the stack aligned properly.  To do this, we round the
1485       // amount of space needed for the outgoing arguments up to the next
1486       // alignment boundary.
1487       Amount = (Amount+StackAlign-1)/StackAlign*StackAlign;
1488
1489       MachineInstr *New = 0;
1490       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1491         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1492           .addReg(StackPtr).addImm(Amount);
1493       } else {
1494         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1495         // factor out the amount the callee already popped.
1496         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1497         Amount -= CalleeAmt;
1498         if (Amount) {
1499           unsigned Opc = (Amount < 128) ?
1500             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1501             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1502           New = BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(Amount);
1503         }
1504       }
1505
1506       // Replace the pseudo instruction with a new instruction...
1507       if (New) MBB.insert(I, New);
1508     }
1509   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1510     // If we are performing frame pointer elimination and if the callee pops
1511     // something off the stack pointer, add it back.  We do this until we have
1512     // more advanced stack pointer tracking ability.
1513     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1514       unsigned Opc = (CalleeAmt < 128) ?
1515         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1516         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1517       MachineInstr *New =
1518         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1519       MBB.insert(I, New);
1520     }
1521   }
1522
1523   MBB.erase(I);
1524 }
1525
1526 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1527                                           int SPAdj, RegScavenger *RS) const{
1528   assert(SPAdj == 0 && "Unexpected");
1529
1530   unsigned i = 0;
1531   MachineInstr &MI = *II;
1532   MachineFunction &MF = *MI.getParent()->getParent();
1533   while (!MI.getOperand(i).isFrameIndex()) {
1534     ++i;
1535     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1536   }
1537
1538   int FrameIndex = MI.getOperand(i).getFrameIndex();
1539   // This must be part of a four operand memory reference.  Replace the
1540   // FrameIndex with base register with EBP.  Add an offset to the offset.
1541   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1542
1543   // Now add the frame object offset to the offset from EBP.
1544   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1545                    MI.getOperand(i+3).getImm()+SlotSize;
1546
1547   if (!hasFP(MF))
1548     Offset += MF.getFrameInfo()->getStackSize();
1549   else {
1550     Offset += SlotSize;  // Skip the saved EBP
1551     // Skip the RETADDR move area
1552     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1553     int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1554     if (TailCallReturnAddrDelta < 0) Offset -= TailCallReturnAddrDelta;
1555   }
1556
1557   MI.getOperand(i+3).ChangeToImmediate(Offset);
1558 }
1559
1560 void
1561 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1562   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1563   int32_t TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1564   if (TailCallReturnAddrDelta < 0) {
1565     // create RETURNADDR area
1566     //   arg
1567     //   arg
1568     //   RETADDR
1569     //   { ...
1570     //     RETADDR area
1571     //     ...
1572     //   }
1573     //   [EBP]
1574     MF.getFrameInfo()->
1575       CreateFixedObject(-TailCallReturnAddrDelta,
1576                         (-1*SlotSize)+TailCallReturnAddrDelta);
1577   }
1578   if (hasFP(MF)) {
1579     assert((TailCallReturnAddrDelta <= 0) &&
1580            "The Delta should always be zero or negative");
1581     // Create a frame entry for the EBP register that must be saved.
1582     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1583                                                         (int)SlotSize * -2+
1584                                                        TailCallReturnAddrDelta);
1585     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1586            "Slot for EBP register must be last in order to be found!");
1587   }
1588 }
1589
1590 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1591 /// stack pointer by a constant value.
1592 static
1593 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1594                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1595                   const TargetInstrInfo &TII) {
1596   bool isSub = NumBytes < 0;
1597   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1598   unsigned Opc = isSub
1599     ? ((Offset < 128) ?
1600        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1601        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1602     : ((Offset < 128) ?
1603        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1604        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1605   uint64_t Chunk = (1LL << 31) - 1;
1606
1607   while (Offset) {
1608     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1609     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1610     Offset -= ThisVal;
1611   }
1612 }
1613
1614 // mergeSPUpdatesUp - Merge two stack-manipulating instructions upper iterator.
1615 static
1616 void mergeSPUpdatesUp(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1617                       unsigned StackPtr, uint64_t *NumBytes = NULL) {
1618   if (MBBI == MBB.begin()) return;
1619
1620   MachineBasicBlock::iterator PI = prior(MBBI);
1621   unsigned Opc = PI->getOpcode();
1622   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1623        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1624       PI->getOperand(0).getReg() == StackPtr) {
1625     if (NumBytes)
1626       *NumBytes += PI->getOperand(2).getImm();
1627     MBB.erase(PI);
1628   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1629               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1630              PI->getOperand(0).getReg() == StackPtr) {
1631     if (NumBytes)
1632       *NumBytes -= PI->getOperand(2).getImm();
1633     MBB.erase(PI);
1634   }
1635 }
1636
1637 // mergeSPUpdatesUp - Merge two stack-manipulating instructions lower iterator.
1638 static
1639 void mergeSPUpdatesDown(MachineBasicBlock &MBB,
1640                         MachineBasicBlock::iterator &MBBI,
1641                         unsigned StackPtr, uint64_t *NumBytes = NULL) {
1642   return;
1643
1644   if (MBBI == MBB.end()) return;
1645
1646   MachineBasicBlock::iterator NI = next(MBBI);
1647   if (NI == MBB.end()) return;
1648
1649   unsigned Opc = NI->getOpcode();
1650   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1651        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1652       NI->getOperand(0).getReg() == StackPtr) {
1653     if (NumBytes)
1654       *NumBytes -= NI->getOperand(2).getImm();
1655     MBB.erase(NI);
1656     MBBI = NI;
1657   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1658               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1659              NI->getOperand(0).getReg() == StackPtr) {
1660     if (NumBytes)
1661       *NumBytes += NI->getOperand(2).getImm();
1662     MBB.erase(NI);
1663     MBBI = NI;
1664   }
1665 }
1666
1667 /// mergeSPUpdates - Checks the instruction before/after the passed
1668 /// instruction. If it is an ADD/SUB instruction it is deleted
1669 /// argument and the stack adjustment is returned as a positive value for ADD
1670 /// and a negative for SUB.
1671 static int mergeSPUpdates(MachineBasicBlock &MBB,
1672                            MachineBasicBlock::iterator &MBBI,
1673                            unsigned StackPtr,
1674                            bool doMergeWithPrevious) {
1675
1676   if ((doMergeWithPrevious && MBBI == MBB.begin()) ||
1677       (!doMergeWithPrevious && MBBI == MBB.end()))
1678     return 0;
1679
1680   int Offset = 0;
1681
1682   MachineBasicBlock::iterator PI = doMergeWithPrevious ? prior(MBBI) : MBBI;
1683   MachineBasicBlock::iterator NI = doMergeWithPrevious ? 0 : next(MBBI);
1684   unsigned Opc = PI->getOpcode();
1685   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1686        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1687       PI->getOperand(0).getReg() == StackPtr){
1688     Offset += PI->getOperand(2).getImm();
1689     MBB.erase(PI);
1690     if (!doMergeWithPrevious) MBBI = NI;
1691   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1692               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1693              PI->getOperand(0).getReg() == StackPtr) {
1694     Offset -= PI->getOperand(2).getImm();
1695     MBB.erase(PI);
1696     if (!doMergeWithPrevious) MBBI = NI;
1697   }
1698
1699   return Offset;
1700 }
1701
1702 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1703   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1704   MachineFrameInfo *MFI = MF.getFrameInfo();
1705   const Function* Fn = MF.getFunction();
1706   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1707   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1708   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1709   MachineBasicBlock::iterator MBBI = MBB.begin();
1710
1711   // Prepare for frame info.
1712   unsigned FrameLabelId = 0;
1713
1714   // Get the number of bytes to allocate from the FrameInfo.
1715   uint64_t StackSize = MFI->getStackSize();
1716   // Add RETADDR move area to callee saved frame size.
1717   int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1718   if (TailCallReturnAddrDelta < 0)
1719     X86FI->setCalleeSavedFrameSize(
1720           X86FI->getCalleeSavedFrameSize() +(-TailCallReturnAddrDelta));
1721   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1722
1723   // Insert stack pointer adjustment for later moving of return addr.  Only
1724   // applies to tail call optimized functions where the callee argument stack
1725   // size is bigger than the callers.
1726   if (TailCallReturnAddrDelta < 0) {
1727     BuildMI(MBB, MBBI, TII.get(Is64Bit? X86::SUB64ri32 : X86::SUB32ri),
1728             StackPtr).addReg(StackPtr).addImm(-TailCallReturnAddrDelta);
1729   }
1730
1731   if (hasFP(MF)) {
1732     // Get the offset of the stack slot for the EBP register... which is
1733     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1734     // Update the frame offset adjustment.
1735     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1736
1737     // Save EBP into the appropriate stack slot...
1738     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1739       .addReg(FramePtr);
1740     NumBytes -= SlotSize;
1741
1742     if (MMI && MMI->needsFrameInfo()) {
1743       // Mark effective beginning of when frame pointer becomes valid.
1744       FrameLabelId = MMI->NextLabelID();
1745       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1746     }
1747
1748     // Update EBP with the new base value...
1749     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1750       .addReg(StackPtr);
1751   }
1752
1753   unsigned ReadyLabelId = 0;
1754   if (MMI && MMI->needsFrameInfo()) {
1755     // Mark effective beginning of when frame pointer is ready.
1756     ReadyLabelId = MMI->NextLabelID();
1757     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1758   }
1759
1760   // Skip the callee-saved push instructions.
1761   while (MBBI != MBB.end() &&
1762          (MBBI->getOpcode() == X86::PUSH32r ||
1763           MBBI->getOpcode() == X86::PUSH64r))
1764     ++MBBI;
1765
1766   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1767     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1768       // Check, whether EAX is livein for this function
1769       bool isEAXAlive = false;
1770       for (MachineFunction::livein_iterator II = MF.livein_begin(),
1771              EE = MF.livein_end(); (II != EE) && !isEAXAlive; ++II) {
1772         unsigned Reg = II->first;
1773         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1774                       Reg == X86::AH || Reg == X86::AL);
1775       }
1776
1777       // Function prologue calls _alloca to probe the stack when allocating
1778       // more than 4k bytes in one go. Touching the stack at 4K increments is
1779       // necessary to ensure that the guard pages used by the OS virtual memory
1780       // manager are allocated in correct sequence.
1781       if (!isEAXAlive) {
1782         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1783         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1784           .addExternalSymbol("_alloca");
1785       } else {
1786         // Save EAX
1787         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1788         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1789         // allocated bytes for EAX.
1790         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1791         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1792           .addExternalSymbol("_alloca");
1793         // Restore EAX
1794         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1795                                         StackPtr, NumBytes-4);
1796         MBB.insert(MBBI, MI);
1797       }
1798     } else {
1799       // If there is an SUB32ri of ESP immediately before this instruction,
1800       // merge the two. This can be the case when tail call elimination is
1801       // enabled and the callee has more arguments then the caller.
1802       NumBytes -= mergeSPUpdates(MBB, MBBI, StackPtr, true);
1803       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1804       // instruction, merge the two instructions.
1805       mergeSPUpdatesDown(MBB, MBBI, StackPtr, &NumBytes);
1806
1807       if (NumBytes)
1808         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1809     }
1810   }
1811
1812   if (MMI && MMI->needsFrameInfo()) {
1813     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1814     const TargetData *TD = MF.getTarget().getTargetData();
1815
1816     // Calculate amount of bytes used for return address storing
1817     int stackGrowth =
1818       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1819        TargetFrameInfo::StackGrowsUp ?
1820        TD->getPointerSize() : -TD->getPointerSize());
1821
1822     if (StackSize) {
1823       // Show update of SP.
1824       if (hasFP(MF)) {
1825         // Adjust SP
1826         MachineLocation SPDst(MachineLocation::VirtualFP);
1827         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1828         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1829       } else {
1830         MachineLocation SPDst(MachineLocation::VirtualFP);
1831         MachineLocation SPSrc(MachineLocation::VirtualFP, -StackSize+stackGrowth);
1832         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1833       }
1834     } else {
1835       //FIXME: Verify & implement for FP
1836       MachineLocation SPDst(StackPtr);
1837       MachineLocation SPSrc(StackPtr, stackGrowth);
1838       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1839     }
1840
1841     // Add callee saved registers to move list.
1842     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1843
1844     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1845     // It should be rewritten from scratch and generalized sometimes.
1846
1847     // Determine maximum offset (minumum due to stack growth)
1848     int64_t MaxOffset = 0;
1849     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1850       MaxOffset = std::min(MaxOffset,
1851                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1852
1853     // Calculate offsets
1854     int64_t saveAreaOffset = (hasFP(MF) ? 3 : 2)*stackGrowth;
1855     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1856       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1857       unsigned Reg = CSI[I].getReg();
1858       Offset = (MaxOffset-Offset+saveAreaOffset);
1859       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1860       MachineLocation CSSrc(Reg);
1861       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1862     }
1863
1864     if (hasFP(MF)) {
1865       // Save FP
1866       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1867       MachineLocation FPSrc(FramePtr);
1868       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1869     }
1870
1871     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1872     MachineLocation FPSrc(MachineLocation::VirtualFP);
1873     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1874   }
1875
1876   // If it's main() on Cygwin\Mingw32 we should align stack as well
1877   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1878       Subtarget->isTargetCygMing()) {
1879     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1880                 .addReg(X86::ESP).addImm(-StackAlign);
1881
1882     // Probe the stack
1883     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(StackAlign);
1884     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1885   }
1886 }
1887
1888 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1889                                    MachineBasicBlock &MBB) const {
1890   const MachineFrameInfo *MFI = MF.getFrameInfo();
1891   const Function* Fn = MF.getFunction();
1892   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1893   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1894   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1895   unsigned RetOpcode = MBBI->getOpcode();
1896
1897   switch (RetOpcode) {
1898   case X86::RET:
1899   case X86::RETI:
1900   case X86::TCRETURNdi:
1901   case X86::TCRETURNri:
1902   case X86::TCRETURNri64:
1903   case X86::TCRETURNdi64:
1904   case X86::EH_RETURN:
1905   case X86::TAILJMPd:
1906   case X86::TAILJMPr:
1907   case X86::TAILJMPm: break;  // These are ok
1908   default:
1909     assert(0 && "Can only insert epilog into returning blocks");
1910   }
1911
1912   // Get the number of bytes to allocate from the FrameInfo
1913   uint64_t StackSize = MFI->getStackSize();
1914   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1915   uint64_t NumBytes = StackSize - CSSize;
1916
1917   if (hasFP(MF)) {
1918     // pop EBP.
1919     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1920     NumBytes -= SlotSize;
1921   }
1922
1923   // Skip the callee-saved pop instructions.
1924   while (MBBI != MBB.begin()) {
1925     MachineBasicBlock::iterator PI = prior(MBBI);
1926     unsigned Opc = PI->getOpcode();
1927     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1928       break;
1929     --MBBI;
1930   }
1931
1932   // If there is an ADD32ri or SUB32ri of ESP immediately before this
1933   // instruction, merge the two instructions.
1934   if (NumBytes || MFI->hasVarSizedObjects())
1935     mergeSPUpdatesUp(MBB, MBBI, StackPtr, &NumBytes);
1936
1937   // If dynamic alloca is used, then reset esp to point to the last callee-saved
1938   // slot before popping them off!  Also, if it's main() on Cygwin/Mingw32 we
1939   // aligned stack in the prologue, - revert stack changes back. Note: we're
1940   // assuming, that frame pointer was forced for main()
1941   if (MFI->hasVarSizedObjects() ||
1942       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1943        Subtarget->isTargetCygMing())) {
1944     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1945     if (CSSize) {
1946       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1947                                       FramePtr, -CSSize);
1948       MBB.insert(MBBI, MI);
1949     } else
1950       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1951         addReg(FramePtr);
1952
1953     NumBytes = 0;
1954   }
1955
1956   // adjust stack pointer back: ESP += numbytes
1957   if (NumBytes)
1958     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1959
1960   // We're returning from function via eh_return.
1961   if (RetOpcode == X86::EH_RETURN) {
1962     MBBI = prior(MBB.end());
1963     MachineOperand &DestAddr  = MBBI->getOperand(0);
1964     assert(DestAddr.isRegister() && "Offset should be in register!");
1965     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1966       addReg(DestAddr.getReg());
1967   // Tail call return: adjust the stack pointer and jump to callee
1968   } else if (RetOpcode == X86::TCRETURNri || RetOpcode == X86::TCRETURNdi ||
1969              RetOpcode== X86::TCRETURNri64 || RetOpcode == X86::TCRETURNdi64) {
1970     MBBI = prior(MBB.end());
1971     MachineOperand &JumpTarget = MBBI->getOperand(0);
1972     MachineOperand &StackAdjust = MBBI->getOperand(1);
1973     assert( StackAdjust.isImmediate() && "Expecting immediate value.");
1974
1975     // Adjust stack pointer.
1976     int StackAdj = StackAdjust.getImm();
1977     int MaxTCDelta = X86FI->getTCReturnAddrDelta();
1978     int Offset = 0;
1979     assert(MaxTCDelta <= 0 && "MaxTCDelta should never be positive");
1980     // Incoporate the retaddr area.
1981     Offset = StackAdj-MaxTCDelta;
1982     assert(Offset >= 0 && "Offset should never be negative");
1983     if (Offset) {
1984       // Check for possible merge with preceeding ADD instruction.
1985       Offset += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1986       emitSPUpdate(MBB, MBBI, StackPtr, Offset, Is64Bit, TII);
1987     }
1988     // Jump to label or value in register.
1989     if (RetOpcode == X86::TCRETURNdi|| RetOpcode == X86::TCRETURNdi64)
1990       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPd)).
1991         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
1992     else if (RetOpcode== X86::TCRETURNri64) {
1993       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr64), JumpTarget.getReg());
1994     } else
1995        BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr), JumpTarget.getReg());
1996     // Delete the pseudo instruction TCRETURN.
1997     MBB.erase(MBBI);
1998   } else if ((RetOpcode == X86::RET || RetOpcode == X86::RETI) &&
1999              (X86FI->getTCReturnAddrDelta() < 0)) {
2000     // Add the return addr area delta back since we are not tail calling.
2001     int delta = -1*X86FI->getTCReturnAddrDelta();
2002     MBBI = prior(MBB.end());
2003     // Check for possible merge with preceeding ADD instruction.
2004     delta += mergeSPUpdates(MBB, MBBI, StackPtr, true);
2005     emitSPUpdate(MBB, MBBI, StackPtr, delta, Is64Bit, TII);
2006   }
2007 }
2008
2009 unsigned X86RegisterInfo::getRARegister() const {
2010   if (Is64Bit)
2011     return X86::RIP;  // Should have dwarf #16
2012   else
2013     return X86::EIP;  // Should have dwarf #8
2014 }
2015
2016 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
2017   return hasFP(MF) ? FramePtr : StackPtr;
2018 }
2019
2020 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
2021                                                                          const {
2022   // Calculate amount of bytes used for return address storing
2023   int stackGrowth = (Is64Bit ? -8 : -4);
2024
2025   // Initial state of the frame pointer is esp+4.
2026   MachineLocation Dst(MachineLocation::VirtualFP);
2027   MachineLocation Src(StackPtr, stackGrowth);
2028   Moves.push_back(MachineMove(0, Dst, Src));
2029
2030   // Add return address to move list
2031   MachineLocation CSDst(StackPtr, stackGrowth);
2032   MachineLocation CSSrc(getRARegister());
2033   Moves.push_back(MachineMove(0, CSDst, CSSrc));
2034 }
2035
2036 unsigned X86RegisterInfo::getEHExceptionRegister() const {
2037   assert(0 && "What is the exception register");
2038   return 0;
2039 }
2040
2041 unsigned X86RegisterInfo::getEHHandlerRegister() const {
2042   assert(0 && "What is the exception handler register");
2043   return 0;
2044 }
2045
2046 namespace llvm {
2047 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
2048   switch (VT) {
2049   default: return Reg;
2050   case MVT::i8:
2051     if (High) {
2052       switch (Reg) {
2053       default: return 0;
2054       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2055         return X86::AH;
2056       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2057         return X86::DH;
2058       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2059         return X86::CH;
2060       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2061         return X86::BH;
2062       }
2063     } else {
2064       switch (Reg) {
2065       default: return 0;
2066       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2067         return X86::AL;
2068       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2069         return X86::DL;
2070       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2071         return X86::CL;
2072       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2073         return X86::BL;
2074       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2075         return X86::SIL;
2076       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2077         return X86::DIL;
2078       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2079         return X86::BPL;
2080       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2081         return X86::SPL;
2082       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2083         return X86::R8B;
2084       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2085         return X86::R9B;
2086       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2087         return X86::R10B;
2088       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2089         return X86::R11B;
2090       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2091         return X86::R12B;
2092       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2093         return X86::R13B;
2094       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2095         return X86::R14B;
2096       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2097         return X86::R15B;
2098       }
2099     }
2100   case MVT::i16:
2101     switch (Reg) {
2102     default: return Reg;
2103     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2104       return X86::AX;
2105     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2106       return X86::DX;
2107     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2108       return X86::CX;
2109     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2110       return X86::BX;
2111     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2112       return X86::SI;
2113     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2114       return X86::DI;
2115     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2116       return X86::BP;
2117     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2118       return X86::SP;
2119     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2120       return X86::R8W;
2121     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2122       return X86::R9W;
2123     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2124       return X86::R10W;
2125     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2126       return X86::R11W;
2127     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2128       return X86::R12W;
2129     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2130       return X86::R13W;
2131     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2132       return X86::R14W;
2133     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2134       return X86::R15W;
2135     }
2136   case MVT::i32:
2137     switch (Reg) {
2138     default: return Reg;
2139     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2140       return X86::EAX;
2141     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2142       return X86::EDX;
2143     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2144       return X86::ECX;
2145     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2146       return X86::EBX;
2147     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2148       return X86::ESI;
2149     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2150       return X86::EDI;
2151     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2152       return X86::EBP;
2153     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2154       return X86::ESP;
2155     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2156       return X86::R8D;
2157     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2158       return X86::R9D;
2159     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2160       return X86::R10D;
2161     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2162       return X86::R11D;
2163     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2164       return X86::R12D;
2165     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2166       return X86::R13D;
2167     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2168       return X86::R14D;
2169     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2170       return X86::R15D;
2171     }
2172   case MVT::i64:
2173     switch (Reg) {
2174     default: return Reg;
2175     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2176       return X86::RAX;
2177     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2178       return X86::RDX;
2179     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2180       return X86::RCX;
2181     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2182       return X86::RBX;
2183     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2184       return X86::RSI;
2185     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2186       return X86::RDI;
2187     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2188       return X86::RBP;
2189     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2190       return X86::RSP;
2191     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2192       return X86::R8;
2193     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2194       return X86::R9;
2195     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2196       return X86::R10;
2197     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2198       return X86::R11;
2199     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2200       return X86::R12;
2201     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2202       return X86::R13;
2203     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2204       return X86::R14;
2205     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2206       return X86::R15;
2207     }
2208   }
2209
2210   return Reg;
2211 }
2212 }
2213
2214 #include "X86GenRegisterInfo.inc"
2215