lib/Target/X86/X86RegisterInfo.cpp

   1 //===- X86RegisterInfo.cpp - X86 Register Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the MRegisterInfo class.  This
  11 // file is responsible for the frame pointer elimination optimization on X86.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/Constants.h"
  22 #include "llvm/Function.h"
  23 #include "llvm/Type.h"
  24 #include "llvm/CodeGen/ValueTypes.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineFunction.h"
  27 #include "llvm/CodeGen/MachineFrameInfo.h"
  28 #include "llvm/CodeGen/MachineLocation.h"
  29 #include "llvm/CodeGen/MachineModuleInfo.h"
  30 #include "llvm/CodeGen/MachineRegisterInfo.h"
  31 #include "llvm/Target/TargetAsmInfo.h"
  32 #include "llvm/Target/TargetFrameInfo.h"
  33 #include "llvm/Target/TargetInstrInfo.h"
  34 #include "llvm/Target/TargetMachine.h"
  35 #include "llvm/Target/TargetOptions.h"
  36 #include "llvm/Support/CommandLine.h"
  37 #include "llvm/ADT/BitVector.h"
  38 #include "llvm/ADT/STLExtras.h"
  39 using namespace llvm;
  40
  41 namespace {
  42   cl::opt<bool>
  43   NoFusing("disable-spill-fusing",
  44            cl::desc("Disable fusing of spill code into instructions"));
  45   cl::opt<bool>
  46   PrintFailedFusing("print-failed-fuse-candidates",
  47                     cl::desc("Print instructions that the allocator wants to"
  48                              " fuse, but the X86 backend currently can't"),
  49                     cl::Hidden);
  50 }
  51
  52 X86RegisterInfo::X86RegisterInfo(X86TargetMachine &tm,
  53                                  const TargetInstrInfo &tii)
  54   : X86GenRegisterInfo(X86::ADJCALLSTACKDOWN, X86::ADJCALLSTACKUP),
  55     TM(tm), TII(tii) {
  56   // Cache some information.
  57   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
  58   Is64Bit = Subtarget->is64Bit();
  59   StackAlign = TM.getFrameInfo()->getStackAlignment();
  60   if (Is64Bit) {
  61     SlotSize = 8;
  62     StackPtr = X86::RSP;
  63     FramePtr = X86::RBP;
  64   } else {
  65     SlotSize = 4;
  66     StackPtr = X86::ESP;
  67     FramePtr = X86::EBP;
  68   }
  69
  70   SmallVector<unsigned,16> AmbEntries;
  71   static const unsigned OpTbl2Addr[][2] = {
  72     { X86::ADC32ri,     X86::ADC32mi },
  73     { X86::ADC32ri8,    X86::ADC32mi8 },
  74     { X86::ADC32rr,     X86::ADC32mr },
  75     { X86::ADC64ri32,   X86::ADC64mi32 },
  76     { X86::ADC64ri8,    X86::ADC64mi8 },
  77     { X86::ADC64rr,     X86::ADC64mr },
  78     { X86::ADD16ri,     X86::ADD16mi },
  79     { X86::ADD16ri8,    X86::ADD16mi8 },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD32ri,     X86::ADD32mi },
  82     { X86::ADD32ri8,    X86::ADD32mi8 },
  83     { X86::ADD32rr,     X86::ADD32mr },
  84     { X86::ADD64ri32,   X86::ADD64mi32 },
  85     { X86::ADD64ri8,    X86::ADD64mi8 },
  86     { X86::ADD64rr,     X86::ADD64mr },
  87     { X86::ADD8ri,      X86::ADD8mi },
  88     { X86::ADD8rr,      X86::ADD8mr },
  89     { X86::AND16ri,     X86::AND16mi },
  90     { X86::AND16ri8,    X86::AND16mi8 },
  91     { X86::AND16rr,     X86::AND16mr },
  92     { X86::AND32ri,     X86::AND32mi },
  93     { X86::AND32ri8,    X86::AND32mi8 },
  94     { X86::AND32rr,     X86::AND32mr },
  95     { X86::AND64ri32,   X86::AND64mi32 },
  96     { X86::AND64ri8,    X86::AND64mi8 },
  97     { X86::AND64rr,     X86::AND64mr },
  98     { X86::AND8ri,      X86::AND8mi },
  99     { X86::AND8rr,      X86::AND8mr },
 100     { X86::DEC16r,      X86::DEC16m },
 101     { X86::DEC32r,      X86::DEC32m },
 102     { X86::DEC64_16r,   X86::DEC64_16m },
 103     { X86::DEC64_32r,   X86::DEC64_32m },
 104     { X86::DEC64r,      X86::DEC64m },
 105     { X86::DEC8r,       X86::DEC8m },
 106     { X86::INC16r,      X86::INC16m },
 107     { X86::INC32r,      X86::INC32m },
 108     { X86::INC64_16r,   X86::INC64_16m },
 109     { X86::INC64_32r,   X86::INC64_32m },
 110     { X86::INC64r,      X86::INC64m },
 111     { X86::INC8r,       X86::INC8m },
 112     { X86::NEG16r,      X86::NEG16m },
 113     { X86::NEG32r,      X86::NEG32m },
 114     { X86::NEG64r,      X86::NEG64m },
 115     { X86::NEG8r,       X86::NEG8m },
 116     { X86::NOT16r,      X86::NOT16m },
 117     { X86::NOT32r,      X86::NOT32m },
 118     { X86::NOT64r,      X86::NOT64m },
 119     { X86::NOT8r,       X86::NOT8m },
 120     { X86::OR16ri,      X86::OR16mi },
 121     { X86::OR16ri8,     X86::OR16mi8 },
 122     { X86::OR16rr,      X86::OR16mr },
 123     { X86::OR32ri,      X86::OR32mi },
 124     { X86::OR32ri8,     X86::OR32mi8 },
 125     { X86::OR32rr,      X86::OR32mr },
 126     { X86::OR64ri32,    X86::OR64mi32 },
 127     { X86::OR64ri8,     X86::OR64mi8 },
 128     { X86::OR64rr,      X86::OR64mr },
 129     { X86::OR8ri,       X86::OR8mi },
 130     { X86::OR8rr,       X86::OR8mr },
 131     { X86::ROL16r1,     X86::ROL16m1 },
 132     { X86::ROL16rCL,    X86::ROL16mCL },
 133     { X86::ROL16ri,     X86::ROL16mi },
 134     { X86::ROL32r1,     X86::ROL32m1 },
 135     { X86::ROL32rCL,    X86::ROL32mCL },
 136     { X86::ROL32ri,     X86::ROL32mi },
 137     { X86::ROL64r1,     X86::ROL64m1 },
 138     { X86::ROL64rCL,    X86::ROL64mCL },
 139     { X86::ROL64ri,     X86::ROL64mi },
 140     { X86::ROL8r1,      X86::ROL8m1 },
 141     { X86::ROL8rCL,     X86::ROL8mCL },
 142     { X86::ROL8ri,      X86::ROL8mi },
 143     { X86::ROR16r1,     X86::ROR16m1 },
 144     { X86::ROR16rCL,    X86::ROR16mCL },
 145     { X86::ROR16ri,     X86::ROR16mi },
 146     { X86::ROR32r1,     X86::ROR32m1 },
 147     { X86::ROR32rCL,    X86::ROR32mCL },
 148     { X86::ROR32ri,     X86::ROR32mi },
 149     { X86::ROR64r1,     X86::ROR64m1 },
 150     { X86::ROR64rCL,    X86::ROR64mCL },
 151     { X86::ROR64ri,     X86::ROR64mi },
 152     { X86::ROR8r1,      X86::ROR8m1 },
 153     { X86::ROR8rCL,     X86::ROR8mCL },
 154     { X86::ROR8ri,      X86::ROR8mi },
 155     { X86::SAR16r1,     X86::SAR16m1 },
 156     { X86::SAR16rCL,    X86::SAR16mCL },
 157     { X86::SAR16ri,     X86::SAR16mi },
 158     { X86::SAR32r1,     X86::SAR32m1 },
 159     { X86::SAR32rCL,    X86::SAR32mCL },
 160     { X86::SAR32ri,     X86::SAR32mi },
 161     { X86::SAR64r1,     X86::SAR64m1 },
 162     { X86::SAR64rCL,    X86::SAR64mCL },
 163     { X86::SAR64ri,     X86::SAR64mi },
 164     { X86::SAR8r1,      X86::SAR8m1 },
 165     { X86::SAR8rCL,     X86::SAR8mCL },
 166     { X86::SAR8ri,      X86::SAR8mi },
 167     { X86::SBB32ri,     X86::SBB32mi },
 168     { X86::SBB32ri8,    X86::SBB32mi8 },
 169     { X86::SBB32rr,     X86::SBB32mr },
 170     { X86::SBB64ri32,   X86::SBB64mi32 },
 171     { X86::SBB64ri8,    X86::SBB64mi8 },
 172     { X86::SBB64rr,     X86::SBB64mr },
 173     { X86::SHL16r1,     X86::SHL16m1 },
 174     { X86::SHL16rCL,    X86::SHL16mCL },
 175     { X86::SHL16ri,     X86::SHL16mi },
 176     { X86::SHL32r1,     X86::SHL32m1 },
 177     { X86::SHL32rCL,    X86::SHL32mCL },
 178     { X86::SHL32ri,     X86::SHL32mi },
 179     { X86::SHL64r1,     X86::SHL64m1 },
 180     { X86::SHL64rCL,    X86::SHL64mCL },
 181     { X86::SHL64ri,     X86::SHL64mi },
 182     { X86::SHL8r1,      X86::SHL8m1 },
 183     { X86::SHL8rCL,     X86::SHL8mCL },
 184     { X86::SHL8ri,      X86::SHL8mi },
 185     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 186     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 187     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 188     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 189     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 190     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 191     { X86::SHR16r1,     X86::SHR16m1 },
 192     { X86::SHR16rCL,    X86::SHR16mCL },
 193     { X86::SHR16ri,     X86::SHR16mi },
 194     { X86::SHR32r1,     X86::SHR32m1 },
 195     { X86::SHR32rCL,    X86::SHR32mCL },
 196     { X86::SHR32ri,     X86::SHR32mi },
 197     { X86::SHR64r1,     X86::SHR64m1 },
 198     { X86::SHR64rCL,    X86::SHR64mCL },
 199     { X86::SHR64ri,     X86::SHR64mi },
 200     { X86::SHR8r1,      X86::SHR8m1 },
 201     { X86::SHR8rCL,     X86::SHR8mCL },
 202     { X86::SHR8ri,      X86::SHR8mi },
 203     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 204     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 205     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 206     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 207     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 208     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 209     { X86::SUB16ri,     X86::SUB16mi },
 210     { X86::SUB16ri8,    X86::SUB16mi8 },
 211     { X86::SUB16rr,     X86::SUB16mr },
 212     { X86::SUB32ri,     X86::SUB32mi },
 213     { X86::SUB32ri8,    X86::SUB32mi8 },
 214     { X86::SUB32rr,     X86::SUB32mr },
 215     { X86::SUB64ri32,   X86::SUB64mi32 },
 216     { X86::SUB64ri8,    X86::SUB64mi8 },
 217     { X86::SUB64rr,     X86::SUB64mr },
 218     { X86::SUB8ri,      X86::SUB8mi },
 219     { X86::SUB8rr,      X86::SUB8mr },
 220     { X86::XOR16ri,     X86::XOR16mi },
 221     { X86::XOR16ri8,    X86::XOR16mi8 },
 222     { X86::XOR16rr,     X86::XOR16mr },
 223     { X86::XOR32ri,     X86::XOR32mi },
 224     { X86::XOR32ri8,    X86::XOR32mi8 },
 225     { X86::XOR32rr,     X86::XOR32mr },
 226     { X86::XOR64ri32,   X86::XOR64mi32 },
 227     { X86::XOR64ri8,    X86::XOR64mi8 },
 228     { X86::XOR64rr,     X86::XOR64mr },
 229     { X86::XOR8ri,      X86::XOR8mi },
 230     { X86::XOR8rr,      X86::XOR8mr }
 231   };
 232
 233   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 234     unsigned RegOp = OpTbl2Addr[i][0];
 235     unsigned MemOp = OpTbl2Addr[i][1];
 236     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 237       assert(false && "Duplicated entries?");
 238     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 239     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 240                                                std::make_pair(RegOp, AuxInfo))))
 241       AmbEntries.push_back(MemOp);
 242   }
 243
 244   // If the third value is 1, then it's folding either a load or a store.
 245   static const unsigned OpTbl0[][3] = {
 246     { X86::CALL32r,     X86::CALL32m, 1 },
 247     { X86::CALL64r,     X86::CALL64m, 1 },
 248     { X86::CMP16ri,     X86::CMP16mi, 1 },
 249     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 250     { X86::CMP32ri,     X86::CMP32mi, 1 },
 251     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 252     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 253     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 254     { X86::CMP8ri,      X86::CMP8mi, 1 },
 255     { X86::DIV16r,      X86::DIV16m, 1 },
 256     { X86::DIV32r,      X86::DIV32m, 1 },
 257     { X86::DIV64r,      X86::DIV64m, 1 },
 258     { X86::DIV8r,       X86::DIV8m, 1 },
 259     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 260     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 261     { X86::IDIV16r,     X86::IDIV16m, 1 },
 262     { X86::IDIV32r,     X86::IDIV32m, 1 },
 263     { X86::IDIV64r,     X86::IDIV64m, 1 },
 264     { X86::IDIV8r,      X86::IDIV8m, 1 },
 265     { X86::IMUL16r,     X86::IMUL16m, 1 },
 266     { X86::IMUL32r,     X86::IMUL32m, 1 },
 267     { X86::IMUL64r,     X86::IMUL64m, 1 },
 268     { X86::IMUL8r,      X86::IMUL8m, 1 },
 269     { X86::JMP32r,      X86::JMP32m, 1 },
 270     { X86::JMP64r,      X86::JMP64m, 1 },
 271     { X86::MOV16ri,     X86::MOV16mi, 0 },
 272     { X86::MOV16rr,     X86::MOV16mr, 0 },
 273     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 274     { X86::MOV32ri,     X86::MOV32mi, 0 },
 275     { X86::MOV32rr,     X86::MOV32mr, 0 },
 276     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 277     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 278     { X86::MOV64rr,     X86::MOV64mr, 0 },
 279     { X86::MOV8ri,      X86::MOV8mi, 0 },
 280     { X86::MOV8rr,      X86::MOV8mr, 0 },
 281     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 282     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 283     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 284     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 285     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 286     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 287     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 288     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 289     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 290     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 291     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 292     { X86::MUL16r,      X86::MUL16m, 1 },
 293     { X86::MUL32r,      X86::MUL32m, 1 },
 294     { X86::MUL64r,      X86::MUL64m, 1 },
 295     { X86::MUL8r,       X86::MUL8m, 1 },
 296     { X86::SETAEr,      X86::SETAEm, 0 },
 297     { X86::SETAr,       X86::SETAm, 0 },
 298     { X86::SETBEr,      X86::SETBEm, 0 },
 299     { X86::SETBr,       X86::SETBm, 0 },
 300     { X86::SETEr,       X86::SETEm, 0 },
 301     { X86::SETGEr,      X86::SETGEm, 0 },
 302     { X86::SETGr,       X86::SETGm, 0 },
 303     { X86::SETLEr,      X86::SETLEm, 0 },
 304     { X86::SETLr,       X86::SETLm, 0 },
 305     { X86::SETNEr,      X86::SETNEm, 0 },
 306     { X86::SETNPr,      X86::SETNPm, 0 },
 307     { X86::SETNSr,      X86::SETNSm, 0 },
 308     { X86::SETPr,       X86::SETPm, 0 },
 309     { X86::SETSr,       X86::SETSm, 0 },
 310     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 311     { X86::TEST16ri,    X86::TEST16mi, 1 },
 312     { X86::TEST32ri,    X86::TEST32mi, 1 },
 313     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 314     { X86::TEST8ri,     X86::TEST8mi, 1 },
 315     { X86::XCHG16rr,    X86::XCHG16mr, 0 },
 316     { X86::XCHG32rr,    X86::XCHG32mr, 0 },
 317     { X86::XCHG64rr,    X86::XCHG64mr, 0 },
 318     { X86::XCHG8rr,     X86::XCHG8mr, 0 }
 319   };
 320
 321   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 322     unsigned RegOp = OpTbl0[i][0];
 323     unsigned MemOp = OpTbl0[i][1];
 324     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 325       assert(false && "Duplicated entries?");
 326     unsigned FoldedLoad = OpTbl0[i][2];
 327     // Index 0, folded load or store.
 328     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 329     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 330       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 331                                                std::make_pair(RegOp, AuxInfo))))
 332         AmbEntries.push_back(MemOp);
 333   }
 334
 335   static const unsigned OpTbl1[][2] = {
 336     { X86::CMP16rr,         X86::CMP16rm },
 337     { X86::CMP32rr,         X86::CMP32rm },
 338     { X86::CMP64rr,         X86::CMP64rm },
 339     { X86::CMP8rr,          X86::CMP8rm },
 340     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 341     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 342     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 343     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 344     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 345     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 346     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 347     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 348     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 349     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 350     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 351     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 352     { X86::IMUL16rri,       X86::IMUL16rmi },
 353     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 354     { X86::IMUL32rri,       X86::IMUL32rmi },
 355     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 356     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 357     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 358     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 359     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 360     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 361     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 362     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 363     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 364     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 365     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 366     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 367     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 368     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 369     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 370     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 371     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 372     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 373     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 374     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 375     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 376     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 377     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 378     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 379     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 380     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 381     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 382     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 383     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 384     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 385     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 386     { X86::MOV16rr,         X86::MOV16rm },
 387     { X86::MOV16to16_,      X86::MOV16_rm },
 388     { X86::MOV32rr,         X86::MOV32rm },
 389     { X86::MOV32to32_,      X86::MOV32_rm },
 390     { X86::MOV64rr,         X86::MOV64rm },
 391     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 392     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 393     { X86::MOV8rr,          X86::MOV8rm },
 394     { X86::MOVAPDrr,        X86::MOVAPDrm },
 395     { X86::MOVAPSrr,        X86::MOVAPSrm },
 396     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 397     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 398     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 399     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 400     { X86::MOVSDrr,         X86::MOVSDrm },
 401     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 402     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 403     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 404     { X86::MOVSSrr,         X86::MOVSSrm },
 405     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 406     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 407     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 408     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 409     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 410     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 411     { X86::MOVUPDrr,        X86::MOVUPDrm },
 412     { X86::MOVUPSrr,        X86::MOVUPSrm },
 413     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 414     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 415     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 416     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 417     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 418     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 419     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 420     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 421     { X86::PSHUFDri,        X86::PSHUFDmi },
 422     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 423     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 424     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 425     { X86::RCPPSr,          X86::RCPPSm },
 426     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 427     { X86::RSQRTPSr,        X86::RSQRTPSm },
 428     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 429     { X86::RSQRTSSr,        X86::RSQRTSSm },
 430     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 431     { X86::SQRTPDr,         X86::SQRTPDm },
 432     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 433     { X86::SQRTPSr,         X86::SQRTPSm },
 434     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 435     { X86::SQRTSDr,         X86::SQRTSDm },
 436     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 437     { X86::SQRTSSr,         X86::SQRTSSm },
 438     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 439     { X86::TEST16rr,        X86::TEST16rm },
 440     { X86::TEST32rr,        X86::TEST32rm },
 441     { X86::TEST64rr,        X86::TEST64rm },
 442     { X86::TEST8rr,         X86::TEST8rm },
 443     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 444     { X86::UCOMISDrr,       X86::UCOMISDrm },
 445     { X86::UCOMISSrr,       X86::UCOMISSrm },
 446     { X86::XCHG16rr,        X86::XCHG16rm },
 447     { X86::XCHG32rr,        X86::XCHG32rm },
 448     { X86::XCHG64rr,        X86::XCHG64rm },
 449     { X86::XCHG8rr,         X86::XCHG8rm }
 450   };
 451
 452   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 453     unsigned RegOp = OpTbl1[i][0];
 454     unsigned MemOp = OpTbl1[i][1];
 455     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 456       assert(false && "Duplicated entries?");
 457     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 458     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 459       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 460                                                std::make_pair(RegOp, AuxInfo))))
 461         AmbEntries.push_back(MemOp);
 462   }
 463
 464   static const unsigned OpTbl2[][2] = {
 465     { X86::ADC32rr,         X86::ADC32rm },
 466     { X86::ADC64rr,         X86::ADC64rm },
 467     { X86::ADD16rr,         X86::ADD16rm },
 468     { X86::ADD32rr,         X86::ADD32rm },
 469     { X86::ADD64rr,         X86::ADD64rm },
 470     { X86::ADD8rr,          X86::ADD8rm },
 471     { X86::ADDPDrr,         X86::ADDPDrm },
 472     { X86::ADDPSrr,         X86::ADDPSrm },
 473     { X86::ADDSDrr,         X86::ADDSDrm },
 474     { X86::ADDSSrr,         X86::ADDSSrm },
 475     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 476     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 477     { X86::AND16rr,         X86::AND16rm },
 478     { X86::AND32rr,         X86::AND32rm },
 479     { X86::AND64rr,         X86::AND64rm },
 480     { X86::AND8rr,          X86::AND8rm },
 481     { X86::ANDNPDrr,        X86::ANDNPDrm },
 482     { X86::ANDNPSrr,        X86::ANDNPSrm },
 483     { X86::ANDPDrr,         X86::ANDPDrm },
 484     { X86::ANDPSrr,         X86::ANDPSrm },
 485     { X86::CMOVA16rr,       X86::CMOVA16rm },
 486     { X86::CMOVA32rr,       X86::CMOVA32rm },
 487     { X86::CMOVA64rr,       X86::CMOVA64rm },
 488     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 489     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 490     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 491     { X86::CMOVB16rr,       X86::CMOVB16rm },
 492     { X86::CMOVB32rr,       X86::CMOVB32rm },
 493     { X86::CMOVB64rr,       X86::CMOVB64rm },
 494     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 495     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 496     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 497     { X86::CMOVE16rr,       X86::CMOVE16rm },
 498     { X86::CMOVE32rr,       X86::CMOVE32rm },
 499     { X86::CMOVE64rr,       X86::CMOVE64rm },
 500     { X86::CMOVG16rr,       X86::CMOVG16rm },
 501     { X86::CMOVG32rr,       X86::CMOVG32rm },
 502     { X86::CMOVG64rr,       X86::CMOVG64rm },
 503     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 504     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 505     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 506     { X86::CMOVL16rr,       X86::CMOVL16rm },
 507     { X86::CMOVL32rr,       X86::CMOVL32rm },
 508     { X86::CMOVL64rr,       X86::CMOVL64rm },
 509     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 510     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 511     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 512     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 513     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 514     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 515     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 516     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 517     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 518     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 519     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 520     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 521     { X86::CMOVP16rr,       X86::CMOVP16rm },
 522     { X86::CMOVP32rr,       X86::CMOVP32rm },
 523     { X86::CMOVP64rr,       X86::CMOVP64rm },
 524     { X86::CMOVS16rr,       X86::CMOVS16rm },
 525     { X86::CMOVS32rr,       X86::CMOVS32rm },
 526     { X86::CMOVS64rr,       X86::CMOVS64rm },
 527     { X86::CMPPDrri,        X86::CMPPDrmi },
 528     { X86::CMPPSrri,        X86::CMPPSrmi },
 529     { X86::CMPSDrr,         X86::CMPSDrm },
 530     { X86::CMPSSrr,         X86::CMPSSrm },
 531     { X86::DIVPDrr,         X86::DIVPDrm },
 532     { X86::DIVPSrr,         X86::DIVPSrm },
 533     { X86::DIVSDrr,         X86::DIVSDrm },
 534     { X86::DIVSSrr,         X86::DIVSSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULHUWrr,       X86::PMULHUWrm },
 594     { X86::PMULHWrr,        X86::PMULHWrm },
 595     { X86::PMULLWrr,        X86::PMULLWrm },
 596     { X86::PMULUDQrr,       X86::PMULUDQrm },
 597     { X86::PORrr,           X86::PORrm },
 598     { X86::PSADBWrr,        X86::PSADBWrm },
 599     { X86::PSLLDrr,         X86::PSLLDrm },
 600     { X86::PSLLQrr,         X86::PSLLQrm },
 601     { X86::PSLLWrr,         X86::PSLLWrm },
 602     { X86::PSRADrr,         X86::PSRADrm },
 603     { X86::PSRAWrr,         X86::PSRAWrm },
 604     { X86::PSRLDrr,         X86::PSRLDrm },
 605     { X86::PSRLQrr,         X86::PSRLQrm },
 606     { X86::PSRLWrr,         X86::PSRLWrm },
 607     { X86::PSUBBrr,         X86::PSUBBrm },
 608     { X86::PSUBDrr,         X86::PSUBDrm },
 609     { X86::PSUBSBrr,        X86::PSUBSBrm },
 610     { X86::PSUBSWrr,        X86::PSUBSWrm },
 611     { X86::PSUBWrr,         X86::PSUBWrm },
 612     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 613     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 614     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 615     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 616     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 617     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 618     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 619     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 620     { X86::PXORrr,          X86::PXORrm },
 621     { X86::SBB32rr,         X86::SBB32rm },
 622     { X86::SBB64rr,         X86::SBB64rm },
 623     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 624     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 625     { X86::SUB16rr,         X86::SUB16rm },
 626     { X86::SUB32rr,         X86::SUB32rm },
 627     { X86::SUB64rr,         X86::SUB64rm },
 628     { X86::SUB8rr,          X86::SUB8rm },
 629     { X86::SUBPDrr,         X86::SUBPDrm },
 630     { X86::SUBPSrr,         X86::SUBPSrm },
 631     { X86::SUBSDrr,         X86::SUBSDrm },
 632     { X86::SUBSSrr,         X86::SUBSSrm },
 633     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 634     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 635     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 636     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 637     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 638     { X86::XOR16rr,         X86::XOR16rm },
 639     { X86::XOR32rr,         X86::XOR32rm },
 640     { X86::XOR64rr,         X86::XOR64rm },
 641     { X86::XOR8rr,          X86::XOR8rm },
 642     { X86::XORPDrr,         X86::XORPDrm },
 643     { X86::XORPSrr,         X86::XORPSrm }
 644   };
 645
 646   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 647     unsigned RegOp = OpTbl2[i][0];
 648     unsigned MemOp = OpTbl2[i][1];
 649     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 650       assert(false && "Duplicated entries?");
 651     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 652     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 653                                                std::make_pair(RegOp, AuxInfo))))
 654       AmbEntries.push_back(MemOp);
 655   }
 656
 657   // Remove ambiguous entries.
 658   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 659 }
 660
 661 // getDwarfRegNum - This function maps LLVM register identifiers to the
 662 // Dwarf specific numbering, used in debug info and exception tables.
 663
 664 int X86RegisterInfo::getDwarfRegNum(unsigned RegNo, bool isEH) const {
 665   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 666   unsigned Flavour = DWARFFlavour::X86_64;
 667   if (!Subtarget->is64Bit()) {
 668     if (Subtarget->isTargetDarwin()) {
 669       Flavour = DWARFFlavour::X86_32_Darwin;
 670     } else if (Subtarget->isTargetCygMing()) {
 671       // Unsupported by now, just quick fallback
 672       Flavour = DWARFFlavour::X86_32_ELF;
 673     } else {
 674       Flavour = DWARFFlavour::X86_32_ELF;
 675     }
 676   }
 677
 678   return X86GenRegisterInfo::getDwarfRegNumFull(RegNo, Flavour);
 679 }
 680
 681 // getX86RegNum - This function maps LLVM register identifiers to their X86
 682 // specific numbering, which is used in various places encoding instructions.
 683 //
 684 unsigned X86RegisterInfo::getX86RegNum(unsigned RegNo) {
 685   switch(RegNo) {
 686   case X86::RAX: case X86::EAX: case X86::AX: case X86::AL: return N86::EAX;
 687   case X86::RCX: case X86::ECX: case X86::CX: case X86::CL: return N86::ECX;
 688   case X86::RDX: case X86::EDX: case X86::DX: case X86::DL: return N86::EDX;
 689   case X86::RBX: case X86::EBX: case X86::BX: case X86::BL: return N86::EBX;
 690   case X86::RSP: case X86::ESP: case X86::SP: case X86::SPL: case X86::AH:
 691     return N86::ESP;
 692   case X86::RBP: case X86::EBP: case X86::BP: case X86::BPL: case X86::CH:
 693     return N86::EBP;
 694   case X86::RSI: case X86::ESI: case X86::SI: case X86::SIL: case X86::DH:
 695     return N86::ESI;
 696   case X86::RDI: case X86::EDI: case X86::DI: case X86::DIL: case X86::BH:
 697     return N86::EDI;
 698
 699   case X86::R8:  case X86::R8D:  case X86::R8W:  case X86::R8B:
 700     return N86::EAX;
 701   case X86::R9:  case X86::R9D:  case X86::R9W:  case X86::R9B:
 702     return N86::ECX;
 703   case X86::R10: case X86::R10D: case X86::R10W: case X86::R10B:
 704     return N86::EDX;
 705   case X86::R11: case X86::R11D: case X86::R11W: case X86::R11B:
 706     return N86::EBX;
 707   case X86::R12: case X86::R12D: case X86::R12W: case X86::R12B:
 708     return N86::ESP;
 709   case X86::R13: case X86::R13D: case X86::R13W: case X86::R13B:
 710     return N86::EBP;
 711   case X86::R14: case X86::R14D: case X86::R14W: case X86::R14B:
 712     return N86::ESI;
 713   case X86::R15: case X86::R15D: case X86::R15W: case X86::R15B:
 714     return N86::EDI;
 715
 716   case X86::ST0: case X86::ST1: case X86::ST2: case X86::ST3:
 717   case X86::ST4: case X86::ST5: case X86::ST6: case X86::ST7:
 718     return RegNo-X86::ST0;
 719
 720   case X86::XMM0: case X86::XMM8: case X86::MM0:
 721     return 0;
 722   case X86::XMM1: case X86::XMM9: case X86::MM1:
 723     return 1;
 724   case X86::XMM2: case X86::XMM10: case X86::MM2:
 725     return 2;
 726   case X86::XMM3: case X86::XMM11: case X86::MM3:
 727     return 3;
 728   case X86::XMM4: case X86::XMM12: case X86::MM4:
 729     return 4;
 730   case X86::XMM5: case X86::XMM13: case X86::MM5:
 731     return 5;
 732   case X86::XMM6: case X86::XMM14: case X86::MM6:
 733     return 6;
 734   case X86::XMM7: case X86::XMM15: case X86::MM7:
 735     return 7;
 736
 737   default:
 738     assert(isVirtualRegister(RegNo) && "Unknown physical register!");
 739     assert(0 && "Register allocator hasn't allocated reg correctly yet!");
 740     return 0;
 741   }
 742 }
 743
 744 bool X86RegisterInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
 745                                                 MachineBasicBlock::iterator MI,
 746                                 const std::vector<CalleeSavedInfo> &CSI) const {
 747   if (CSI.empty())
 748     return false;
 749
 750   MachineFunction &MF = *MBB.getParent();
 751   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
 752   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
 753   unsigned Opc = Is64Bit ? X86::PUSH64r : X86::PUSH32r;
 754   for (unsigned i = CSI.size(); i != 0; --i) {
 755     unsigned Reg = CSI[i-1].getReg();
 756     // Add the callee-saved register as live-in. It's killed at the spill.
 757     MBB.addLiveIn(Reg);
 758     BuildMI(MBB, MI, TII.get(Opc)).addReg(Reg);
 759   }
 760   return true;
 761 }
 762
 763 bool X86RegisterInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
 764                                                  MachineBasicBlock::iterator MI,
 765                                 const std::vector<CalleeSavedInfo> &CSI) const {
 766   if (CSI.empty())
 767     return false;
 768
 769   unsigned Opc = Is64Bit ? X86::POP64r : X86::POP32r;
 770   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
 771     unsigned Reg = CSI[i].getReg();
 772     BuildMI(MBB, MI, TII.get(Opc), Reg);
 773   }
 774   return true;
 775 }
 776
 777 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
 778                                                      MachineOperand &MO) {
 779   if (MO.isRegister())
 780     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
 781                      false, false, MO.getSubReg());
 782   else if (MO.isImmediate())
 783     MIB = MIB.addImm(MO.getImm());
 784   else if (MO.isFrameIndex())
 785     MIB = MIB.addFrameIndex(MO.getIndex());
 786   else if (MO.isGlobalAddress())
 787     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
 788   else if (MO.isConstantPoolIndex())
 789     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
 790   else if (MO.isJumpTableIndex())
 791     MIB = MIB.addJumpTableIndex(MO.getIndex());
 792   else if (MO.isExternalSymbol())
 793     MIB = MIB.addExternalSymbol(MO.getSymbolName());
 794   else
 795     assert(0 && "Unknown operand for X86InstrAddOperand!");
 796
 797   return MIB;
 798 }
 799
 800 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
 801                                   unsigned StackAlign) {
 802   unsigned Opc = 0;
 803   if (RC == &X86::GR64RegClass) {
 804     Opc = X86::MOV64mr;
 805   } else if (RC == &X86::GR32RegClass) {
 806     Opc = X86::MOV32mr;
 807   } else if (RC == &X86::GR16RegClass) {
 808     Opc = X86::MOV16mr;
 809   } else if (RC == &X86::GR8RegClass) {
 810     Opc = X86::MOV8mr;
 811   } else if (RC == &X86::GR32_RegClass) {
 812     Opc = X86::MOV32_mr;
 813   } else if (RC == &X86::GR16_RegClass) {
 814     Opc = X86::MOV16_mr;
 815   } else if (RC == &X86::RFP80RegClass) {
 816     Opc = X86::ST_FpP80m;   // pops
 817   } else if (RC == &X86::RFP64RegClass) {
 818     Opc = X86::ST_Fp64m;
 819   } else if (RC == &X86::RFP32RegClass) {
 820     Opc = X86::ST_Fp32m;
 821   } else if (RC == &X86::FR32RegClass) {
 822     Opc = X86::MOVSSmr;
 823   } else if (RC == &X86::FR64RegClass) {
 824     Opc = X86::MOVSDmr;
 825   } else if (RC == &X86::VR128RegClass) {
 826     // FIXME: Use movaps once we are capable of selectively
 827     // aligning functions that spill SSE registers on 16-byte boundaries.
 828     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
 829   } else if (RC == &X86::VR64RegClass) {
 830     Opc = X86::MMX_MOVQ64mr;
 831   } else {
 832     assert(0 && "Unknown regclass");
 833     abort();
 834   }
 835
 836   return Opc;
 837 }
 838
 839 void X86RegisterInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
 840                                           MachineBasicBlock::iterator MI,
 841                                           unsigned SrcReg, bool isKill, int FrameIdx,
 842                                           const TargetRegisterClass *RC) const {
 843   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 844   addFrameReference(BuildMI(MBB, MI, TII.get(Opc)), FrameIdx)
 845     .addReg(SrcReg, false, false, isKill);
 846 }
 847
 848 void X86RegisterInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
 849                                      bool isKill,
 850                                      SmallVectorImpl<MachineOperand> &Addr,
 851                                      const TargetRegisterClass *RC,
 852                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 853   unsigned Opc = getStoreRegOpcode(RC, StackAlign);
 854   MachineInstrBuilder MIB = BuildMI(TII.get(Opc));
 855   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 856     MIB = X86InstrAddOperand(MIB, Addr[i]);
 857   MIB.addReg(SrcReg, false, false, isKill);
 858   NewMIs.push_back(MIB);
 859 }
 860
 861 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
 862                                  unsigned StackAlign) {
 863   unsigned Opc = 0;
 864   if (RC == &X86::GR64RegClass) {
 865     Opc = X86::MOV64rm;
 866   } else if (RC == &X86::GR32RegClass) {
 867     Opc = X86::MOV32rm;
 868   } else if (RC == &X86::GR16RegClass) {
 869     Opc = X86::MOV16rm;
 870   } else if (RC == &X86::GR8RegClass) {
 871     Opc = X86::MOV8rm;
 872   } else if (RC == &X86::GR32_RegClass) {
 873     Opc = X86::MOV32_rm;
 874   } else if (RC == &X86::GR16_RegClass) {
 875     Opc = X86::MOV16_rm;
 876   } else if (RC == &X86::RFP80RegClass) {
 877     Opc = X86::LD_Fp80m;
 878   } else if (RC == &X86::RFP64RegClass) {
 879     Opc = X86::LD_Fp64m;
 880   } else if (RC == &X86::RFP32RegClass) {
 881     Opc = X86::LD_Fp32m;
 882   } else if (RC == &X86::FR32RegClass) {
 883     Opc = X86::MOVSSrm;
 884   } else if (RC == &X86::FR64RegClass) {
 885     Opc = X86::MOVSDrm;
 886   } else if (RC == &X86::VR128RegClass) {
 887     // FIXME: Use movaps once we are capable of selectively
 888     // aligning functions that spill SSE registers on 16-byte boundaries.
 889     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
 890   } else if (RC == &X86::VR64RegClass) {
 891     Opc = X86::MMX_MOVQ64rm;
 892   } else {
 893     assert(0 && "Unknown regclass");
 894     abort();
 895   }
 896
 897   return Opc;
 898 }
 899
 900 void X86RegisterInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
 901                                            MachineBasicBlock::iterator MI,
 902                                            unsigned DestReg, int FrameIdx,
 903                                            const TargetRegisterClass *RC) const{
 904   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 905   addFrameReference(BuildMI(MBB, MI, TII.get(Opc), DestReg), FrameIdx);
 906 }
 907
 908 void X86RegisterInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
 909                                       SmallVectorImpl<MachineOperand> &Addr,
 910                                       const TargetRegisterClass *RC,
 911                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
 912   unsigned Opc = getLoadRegOpcode(RC, StackAlign);
 913   MachineInstrBuilder MIB = BuildMI(TII.get(Opc), DestReg);
 914   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
 915     MIB = X86InstrAddOperand(MIB, Addr[i]);
 916   NewMIs.push_back(MIB);
 917 }
 918
 919 const TargetRegisterClass *
 920 X86RegisterInfo::getCrossCopyRegClass(const TargetRegisterClass *RC) const {
 921   if (RC == &X86::CCRRegClass)
 922     if (Is64Bit)
 923       return &X86::GR64RegClass;
 924     else
 925       return &X86::GR32RegClass;
 926   return NULL;
 927 }
 928
 929 void X86RegisterInfo::reMaterialize(MachineBasicBlock &MBB,
 930                                     MachineBasicBlock::iterator I,
 931                                     unsigned DestReg,
 932                                     const MachineInstr *Orig) const {
 933   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 934   // Re-materialize them as movri instructions to avoid side effects.
 935   switch (Orig->getOpcode()) {
 936   case X86::MOV8r0:
 937     BuildMI(MBB, I, TII.get(X86::MOV8ri), DestReg).addImm(0);
 938     break;
 939   case X86::MOV16r0:
 940     BuildMI(MBB, I, TII.get(X86::MOV16ri), DestReg).addImm(0);
 941     break;
 942   case X86::MOV32r0:
 943     BuildMI(MBB, I, TII.get(X86::MOV32ri), DestReg).addImm(0);
 944     break;
 945   case X86::MOV64r0:
 946     BuildMI(MBB, I, TII.get(X86::MOV64ri32), DestReg).addImm(0);
 947     break;
 948   default: {
 949     MachineInstr *MI = Orig->clone();
 950     MI->getOperand(0).setReg(DestReg);
 951     MBB.insert(I, MI);
 952     break;
 953   }
 954   }
 955 }
 956
 957 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
 958                                      SmallVector<MachineOperand,4> &MOs,
 959                                  MachineInstr *MI, const TargetInstrInfo &TII) {
 960   // Create the base instruction with the memory operand as the first part.
 961   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
 962   MachineInstrBuilder MIB(NewMI);
 963   unsigned NumAddrOps = MOs.size();
 964   for (unsigned i = 0; i != NumAddrOps; ++i)
 965     MIB = X86InstrAddOperand(MIB, MOs[i]);
 966   if (NumAddrOps < 4)  // FrameIndex only
 967     MIB.addImm(1).addReg(0).addImm(0);
 968
 969   // Loop over the rest of the ri operands, converting them over.
 970   unsigned NumOps = TII.getNumOperands(MI->getOpcode())-2;
 971   for (unsigned i = 0; i != NumOps; ++i) {
 972     MachineOperand &MO = MI->getOperand(i+2);
 973     MIB = X86InstrAddOperand(MIB, MO);
 974   }
 975   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
 976     MachineOperand &MO = MI->getOperand(i);
 977     MIB = X86InstrAddOperand(MIB, MO);
 978   }
 979   return MIB;
 980 }
 981
 982 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
 983                               SmallVector<MachineOperand,4> &MOs,
 984                               MachineInstr *MI, const TargetInstrInfo &TII) {
 985   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
 986   MachineInstrBuilder MIB(NewMI);
 987
 988   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 989     MachineOperand &MO = MI->getOperand(i);
 990     if (i == OpNo) {
 991       assert(MO.isRegister() && "Expected to fold into reg operand!");
 992       unsigned NumAddrOps = MOs.size();
 993       for (unsigned i = 0; i != NumAddrOps; ++i)
 994         MIB = X86InstrAddOperand(MIB, MOs[i]);
 995       if (NumAddrOps < 4)  // FrameIndex only
 996         MIB.addImm(1).addReg(0).addImm(0);
 997     } else {
 998       MIB = X86InstrAddOperand(MIB, MO);
 999     }
1000   }
1001   return MIB;
1002 }
1003
1004 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1005                                 SmallVector<MachineOperand,4> &MOs,
1006                                 MachineInstr *MI) {
1007   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1008
1009   unsigned NumAddrOps = MOs.size();
1010   for (unsigned i = 0; i != NumAddrOps; ++i)
1011     MIB = X86InstrAddOperand(MIB, MOs[i]);
1012   if (NumAddrOps < 4)  // FrameIndex only
1013     MIB.addImm(1).addReg(0).addImm(0);
1014   return MIB.addImm(0);
1015 }
1016
1017 MachineInstr*
1018 X86RegisterInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1019                                    SmallVector<MachineOperand,4> &MOs) const {
1020   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1021   bool isTwoAddrFold = false;
1022   unsigned NumOps = TII.getNumOperands(MI->getOpcode());
1023   bool isTwoAddr = NumOps > 1 &&
1024     MI->getInstrDescriptor()->getOperandConstraint(1, TOI::TIED_TO) != -1;
1025
1026   MachineInstr *NewMI = NULL;
1027   // Folding a memory location into the two-address part of a two-address
1028   // instruction is different than folding it other places.  It requires
1029   // replacing the *two* registers with the memory location.
1030   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1031       MI->getOperand(0).isRegister() &&
1032       MI->getOperand(1).isRegister() &&
1033       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1034     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1035     isTwoAddrFold = true;
1036   } else if (i == 0) { // If operand 0
1037     if (MI->getOpcode() == X86::MOV16r0)
1038       NewMI = MakeM0Inst(TII, X86::MOV16mi, MOs, MI);
1039     else if (MI->getOpcode() == X86::MOV32r0)
1040       NewMI = MakeM0Inst(TII, X86::MOV32mi, MOs, MI);
1041     else if (MI->getOpcode() == X86::MOV64r0)
1042       NewMI = MakeM0Inst(TII, X86::MOV64mi32, MOs, MI);
1043     else if (MI->getOpcode() == X86::MOV8r0)
1044       NewMI = MakeM0Inst(TII, X86::MOV8mi, MOs, MI);
1045     if (NewMI) {
1046       NewMI->copyKillDeadInfo(MI);
1047       return NewMI;
1048     }
1049
1050     OpcodeTablePtr = &RegOp2MemOpTable0;
1051   } else if (i == 1) {
1052     OpcodeTablePtr = &RegOp2MemOpTable1;
1053   } else if (i == 2) {
1054     OpcodeTablePtr = &RegOp2MemOpTable2;
1055   }
1056
1057   // If table selected...
1058   if (OpcodeTablePtr) {
1059     // Find the Opcode to fuse
1060     DenseMap<unsigned*, unsigned>::iterator I =
1061       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1062     if (I != OpcodeTablePtr->end()) {
1063       if (isTwoAddrFold)
1064         NewMI = FuseTwoAddrInst(I->second, MOs, MI, TII);
1065       else
1066         NewMI = FuseInst(I->second, i, MOs, MI, TII);
1067       NewMI->copyKillDeadInfo(MI);
1068       return NewMI;
1069     }
1070   }
1071
1072   // No fusion
1073   if (PrintFailedFusing)
1074     cerr << "We failed to fuse ("
1075          << ((i == 1) ? "r" : "s") << "): " << *MI;
1076   return NULL;
1077 }
1078
1079
1080 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI,
1081                                               SmallVectorImpl<unsigned> &Ops,
1082                                               int FrameIndex) const {
1083   // Check switch flag
1084   if (NoFusing) return NULL;
1085
1086   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1087     unsigned NewOpc = 0;
1088     switch (MI->getOpcode()) {
1089     default: return NULL;
1090     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1091     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1092     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1093     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1094     }
1095     // Change to CMPXXri r, 0 first.
1096     MI->setInstrDescriptor(TII.get(NewOpc));
1097     MI->getOperand(1).ChangeToImmediate(0);
1098   } else if (Ops.size() != 1)
1099     return NULL;
1100
1101   SmallVector<MachineOperand,4> MOs;
1102   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1103   return foldMemoryOperand(MI, Ops[0], MOs);
1104 }
1105
1106 MachineInstr* X86RegisterInfo::foldMemoryOperand(MachineInstr *MI,
1107                                                  SmallVectorImpl<unsigned> &Ops,
1108                                                  MachineInstr *LoadMI) const {
1109   // Check switch flag
1110   if (NoFusing) return NULL;
1111
1112   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1113     unsigned NewOpc = 0;
1114     switch (MI->getOpcode()) {
1115     default: return NULL;
1116     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1117     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1118     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1119     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1120     }
1121     // Change to CMPXXri r, 0 first.
1122     MI->setInstrDescriptor(TII.get(NewOpc));
1123     MI->getOperand(1).ChangeToImmediate(0);
1124   } else if (Ops.size() != 1)
1125     return NULL;
1126
1127   SmallVector<MachineOperand,4> MOs;
1128   unsigned NumOps = TII.getNumOperands(LoadMI->getOpcode());
1129   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1130     MOs.push_back(LoadMI->getOperand(i));
1131   return foldMemoryOperand(MI, Ops[0], MOs);
1132 }
1133
1134
1135 bool X86RegisterInfo::canFoldMemoryOperand(MachineInstr *MI,
1136                                          SmallVectorImpl<unsigned> &Ops) const {
1137   // Check switch flag
1138   if (NoFusing) return 0;
1139
1140   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1141     switch (MI->getOpcode()) {
1142     default: return false;
1143     case X86::TEST8rr:
1144     case X86::TEST16rr:
1145     case X86::TEST32rr:
1146     case X86::TEST64rr:
1147       return true;
1148     }
1149   }
1150
1151   if (Ops.size() != 1)
1152     return false;
1153
1154   unsigned OpNum = Ops[0];
1155   unsigned Opc = MI->getOpcode();
1156   unsigned NumOps = TII.getNumOperands(Opc);
1157   bool isTwoAddr = NumOps > 1 &&
1158     TII.getOperandConstraint(Opc, 1, TOI::TIED_TO) != -1;
1159
1160   // Folding a memory location into the two-address part of a two-address
1161   // instruction is different than folding it other places.  It requires
1162   // replacing the *two* registers with the memory location.
1163   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1164   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1165     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1166   } else if (OpNum == 0) { // If operand 0
1167     switch (Opc) {
1168     case X86::MOV16r0:
1169     case X86::MOV32r0:
1170     case X86::MOV64r0:
1171     case X86::MOV8r0:
1172       return true;
1173     default: break;
1174     }
1175     OpcodeTablePtr = &RegOp2MemOpTable0;
1176   } else if (OpNum == 1) {
1177     OpcodeTablePtr = &RegOp2MemOpTable1;
1178   } else if (OpNum == 2) {
1179     OpcodeTablePtr = &RegOp2MemOpTable2;
1180   }
1181
1182   if (OpcodeTablePtr) {
1183     // Find the Opcode to fuse
1184     DenseMap<unsigned*, unsigned>::iterator I =
1185       OpcodeTablePtr->find((unsigned*)Opc);
1186     if (I != OpcodeTablePtr->end())
1187       return true;
1188   }
1189   return false;
1190 }
1191
1192 bool X86RegisterInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1193                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1194                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1195   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1196     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1197   if (I == MemOp2RegOpTable.end())
1198     return false;
1199   unsigned Opc = I->second.first;
1200   unsigned Index = I->second.second & 0xf;
1201   bool FoldedLoad = I->second.second & (1 << 4);
1202   bool FoldedStore = I->second.second & (1 << 5);
1203   if (UnfoldLoad && !FoldedLoad)
1204     return false;
1205   UnfoldLoad &= FoldedLoad;
1206   if (UnfoldStore && !FoldedStore)
1207     return false;
1208   UnfoldStore &= FoldedStore;
1209
1210   const TargetInstrDescriptor &TID = TII.get(Opc);
1211   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1212   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1213     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1214   SmallVector<MachineOperand,4> AddrOps;
1215   SmallVector<MachineOperand,2> BeforeOps;
1216   SmallVector<MachineOperand,2> AfterOps;
1217   SmallVector<MachineOperand,4> ImpOps;
1218   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1219     MachineOperand &Op = MI->getOperand(i);
1220     if (i >= Index && i < Index+4)
1221       AddrOps.push_back(Op);
1222     else if (Op.isRegister() && Op.isImplicit())
1223       ImpOps.push_back(Op);
1224     else if (i < Index)
1225       BeforeOps.push_back(Op);
1226     else if (i > Index)
1227       AfterOps.push_back(Op);
1228   }
1229
1230   // Emit the load instruction.
1231   if (UnfoldLoad) {
1232     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1233     if (UnfoldStore) {
1234       // Address operands cannot be marked isKill.
1235       for (unsigned i = 1; i != 5; ++i) {
1236         MachineOperand &MO = NewMIs[0]->getOperand(i);
1237         if (MO.isRegister())
1238           MO.setIsKill(false);
1239       }
1240     }
1241   }
1242
1243   // Emit the data processing instruction.
1244   MachineInstr *DataMI = new MachineInstr(TID, true);
1245   MachineInstrBuilder MIB(DataMI);
1246
1247   if (FoldedStore)
1248     MIB.addReg(Reg, true);
1249   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1250     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1251   if (FoldedLoad)
1252     MIB.addReg(Reg);
1253   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1254     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1255   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1256     MachineOperand &MO = ImpOps[i];
1257     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1258   }
1259   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
1260   unsigned NewOpc = 0;
1261   switch (DataMI->getOpcode()) {
1262   default: break;
1263   case X86::CMP64ri32:
1264   case X86::CMP32ri:
1265   case X86::CMP16ri:
1266   case X86::CMP8ri: {
1267     MachineOperand &MO0 = DataMI->getOperand(0);
1268     MachineOperand &MO1 = DataMI->getOperand(1);
1269     if (MO1.getImm() == 0) {
1270       switch (DataMI->getOpcode()) {
1271       default: break;
1272       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
1273       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
1274       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
1275       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
1276       }
1277       DataMI->setInstrDescriptor(TII.get(NewOpc));
1278       MO1.ChangeToRegister(MO0.getReg(), false);
1279     }
1280   }
1281   }
1282   NewMIs.push_back(DataMI);
1283
1284   // Emit the store instruction.
1285   if (UnfoldStore) {
1286     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1287     const TargetRegisterClass *DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1288       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1289     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
1290   }
1291
1292   return true;
1293 }
1294
1295
1296 bool
1297 X86RegisterInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1298                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1299   if (!N->isTargetOpcode())
1300     return false;
1301
1302   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1303     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1304   if (I == MemOp2RegOpTable.end())
1305     return false;
1306   unsigned Opc = I->second.first;
1307   unsigned Index = I->second.second & 0xf;
1308   bool FoldedLoad = I->second.second & (1 << 4);
1309   bool FoldedStore = I->second.second & (1 << 5);
1310   const TargetInstrDescriptor &TID = TII.get(Opc);
1311   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1312   const TargetRegisterClass *RC = (TOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1313     ? TII.getPointerRegClass() : getRegClass(TOI.RegClass);
1314   std::vector<SDOperand> AddrOps;
1315   std::vector<SDOperand> BeforeOps;
1316   std::vector<SDOperand> AfterOps;
1317   unsigned NumOps = N->getNumOperands();
1318   for (unsigned i = 0; i != NumOps-1; ++i) {
1319     SDOperand Op = N->getOperand(i);
1320     if (i >= Index && i < Index+4)
1321       AddrOps.push_back(Op);
1322     else if (i < Index)
1323       BeforeOps.push_back(Op);
1324     else if (i > Index)
1325       AfterOps.push_back(Op);
1326   }
1327   SDOperand Chain = N->getOperand(NumOps-1);
1328   AddrOps.push_back(Chain);
1329
1330   // Emit the load instruction.
1331   SDNode *Load = 0;
1332   if (FoldedLoad) {
1333     MVT::ValueType VT = *RC->vt_begin();
1334     Load = DAG.getTargetNode(getLoadRegOpcode(RC, StackAlign), VT, MVT::Other,
1335                              &AddrOps[0], AddrOps.size());
1336     NewNodes.push_back(Load);
1337   }
1338
1339   // Emit the data processing instruction.
1340   std::vector<MVT::ValueType> VTs;
1341   const TargetRegisterClass *DstRC = 0;
1342   if (TID.numDefs > 0) {
1343     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1344     DstRC = (DstTOI.Flags & M_LOOK_UP_PTR_REG_CLASS)
1345       ? TII.getPointerRegClass() : getRegClass(DstTOI.RegClass);
1346     VTs.push_back(*DstRC->vt_begin());
1347   }
1348   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1349     MVT::ValueType VT = N->getValueType(i);
1350     if (VT != MVT::Other && i >= TID.numDefs)
1351       VTs.push_back(VT);
1352   }
1353   if (Load)
1354     BeforeOps.push_back(SDOperand(Load, 0));
1355   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
1356   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
1357   NewNodes.push_back(NewNode);
1358
1359   // Emit the store instruction.
1360   if (FoldedStore) {
1361     AddrOps.pop_back();
1362     AddrOps.push_back(SDOperand(NewNode, 0));
1363     AddrOps.push_back(Chain);
1364     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, StackAlign),
1365                                       MVT::Other, &AddrOps[0], AddrOps.size());
1366     NewNodes.push_back(Store);
1367   }
1368
1369   return true;
1370 }
1371
1372 unsigned X86RegisterInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
1373                                       bool UnfoldLoad, bool UnfoldStore) const {
1374   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1375     MemOp2RegOpTable.find((unsigned*)Opc);
1376   if (I == MemOp2RegOpTable.end())
1377     return 0;
1378   bool FoldedLoad = I->second.second & (1 << 4);
1379   bool FoldedStore = I->second.second & (1 << 5);
1380   if (UnfoldLoad && !FoldedLoad)
1381     return 0;
1382   if (UnfoldStore && !FoldedStore)
1383     return 0;
1384   return I->second.first;
1385 }
1386
1387 const unsigned *
1388 X86RegisterInfo::getCalleeSavedRegs(const MachineFunction *MF) const {
1389   static const unsigned CalleeSavedRegs32Bit[] = {
1390     X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1391   };
1392
1393   static const unsigned CalleeSavedRegs32EHRet[] = {
1394     X86::EAX, X86::EDX, X86::ESI, X86::EDI, X86::EBX, X86::EBP,  0
1395   };
1396
1397   static const unsigned CalleeSavedRegs64Bit[] = {
1398     X86::RBX, X86::R12, X86::R13, X86::R14, X86::R15, X86::RBP, 0
1399   };
1400
1401   if (Is64Bit)
1402     return CalleeSavedRegs64Bit;
1403   else {
1404     if (MF) {
1405         MachineFrameInfo *MFI = MF->getFrameInfo();
1406         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1407         if (MMI && MMI->callsEHReturn())
1408           return CalleeSavedRegs32EHRet;
1409     }
1410     return CalleeSavedRegs32Bit;
1411   }
1412 }
1413
1414 const TargetRegisterClass* const*
1415 X86RegisterInfo::getCalleeSavedRegClasses(const MachineFunction *MF) const {
1416   static const TargetRegisterClass * const CalleeSavedRegClasses32Bit[] = {
1417     &X86::GR32RegClass, &X86::GR32RegClass,
1418     &X86::GR32RegClass, &X86::GR32RegClass,  0
1419   };
1420   static const TargetRegisterClass * const CalleeSavedRegClasses32EHRet[] = {
1421     &X86::GR32RegClass, &X86::GR32RegClass,
1422     &X86::GR32RegClass, &X86::GR32RegClass,
1423     &X86::GR32RegClass, &X86::GR32RegClass,  0
1424   };
1425   static const TargetRegisterClass * const CalleeSavedRegClasses64Bit[] = {
1426     &X86::GR64RegClass, &X86::GR64RegClass,
1427     &X86::GR64RegClass, &X86::GR64RegClass,
1428     &X86::GR64RegClass, &X86::GR64RegClass, 0
1429   };
1430
1431   if (Is64Bit)
1432     return CalleeSavedRegClasses64Bit;
1433   else {
1434     if (MF) {
1435         MachineFrameInfo *MFI = MF->getFrameInfo();
1436         MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1437         if (MMI && MMI->callsEHReturn())
1438           return CalleeSavedRegClasses32EHRet;
1439     }
1440     return CalleeSavedRegClasses32Bit;
1441   }
1442
1443 }
1444
1445 BitVector X86RegisterInfo::getReservedRegs(const MachineFunction &MF) const {
1446   BitVector Reserved(getNumRegs());
1447   Reserved.set(X86::RSP);
1448   Reserved.set(X86::ESP);
1449   Reserved.set(X86::SP);
1450   Reserved.set(X86::SPL);
1451   if (hasFP(MF)) {
1452     Reserved.set(X86::RBP);
1453     Reserved.set(X86::EBP);
1454     Reserved.set(X86::BP);
1455     Reserved.set(X86::BPL);
1456   }
1457   return Reserved;
1458 }
1459
1460 //===----------------------------------------------------------------------===//
1461 // Stack Frame Processing methods
1462 //===----------------------------------------------------------------------===//
1463
1464 // hasFP - Return true if the specified function should have a dedicated frame
1465 // pointer register.  This is true if the function has variable sized allocas or
1466 // if frame pointer elimination is disabled.
1467 //
1468 bool X86RegisterInfo::hasFP(const MachineFunction &MF) const {
1469   MachineFrameInfo *MFI = MF.getFrameInfo();
1470   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1471
1472   return (NoFramePointerElim ||
1473           MFI->hasVarSizedObjects() ||
1474           MF.getInfo<X86MachineFunctionInfo>()->getForceFramePointer() ||
1475           (MMI && MMI->callsUnwindInit()));
1476 }
1477
1478 bool X86RegisterInfo::hasReservedCallFrame(MachineFunction &MF) const {
1479   return !MF.getFrameInfo()->hasVarSizedObjects();
1480 }
1481
1482 void X86RegisterInfo::
1483 eliminateCallFramePseudoInstr(MachineFunction &MF, MachineBasicBlock &MBB,
1484                               MachineBasicBlock::iterator I) const {
1485   if (!hasReservedCallFrame(MF)) {
1486     // If the stack pointer can be changed after prologue, turn the
1487     // adjcallstackup instruction into a 'sub ESP, <amt>' and the
1488     // adjcallstackdown instruction into 'add ESP, <amt>'
1489     // TODO: consider using push / pop instead of sub + store / add
1490     MachineInstr *Old = I;
1491     uint64_t Amount = Old->getOperand(0).getImm();
1492     if (Amount != 0) {
1493       // We need to keep the stack aligned properly.  To do this, we round the
1494       // amount of space needed for the outgoing arguments up to the next
1495       // alignment boundary.
1496       Amount = (Amount+StackAlign-1)/StackAlign*StackAlign;
1497
1498       MachineInstr *New = 0;
1499       if (Old->getOpcode() == X86::ADJCALLSTACKDOWN) {
1500         New=BuildMI(TII.get(Is64Bit ? X86::SUB64ri32 : X86::SUB32ri), StackPtr)
1501           .addReg(StackPtr).addImm(Amount);
1502       } else {
1503         assert(Old->getOpcode() == X86::ADJCALLSTACKUP);
1504         // factor out the amount the callee already popped.
1505         uint64_t CalleeAmt = Old->getOperand(1).getImm();
1506         Amount -= CalleeAmt;
1507         if (Amount) {
1508           unsigned Opc = (Amount < 128) ?
1509             (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1510             (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri);
1511           New = BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(Amount);
1512         }
1513       }
1514
1515       // Replace the pseudo instruction with a new instruction...
1516       if (New) MBB.insert(I, New);
1517     }
1518   } else if (I->getOpcode() == X86::ADJCALLSTACKUP) {
1519     // If we are performing frame pointer elimination and if the callee pops
1520     // something off the stack pointer, add it back.  We do this until we have
1521     // more advanced stack pointer tracking ability.
1522     if (uint64_t CalleeAmt = I->getOperand(1).getImm()) {
1523       unsigned Opc = (CalleeAmt < 128) ?
1524         (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1525         (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri);
1526       MachineInstr *New =
1527         BuildMI(TII.get(Opc), StackPtr).addReg(StackPtr).addImm(CalleeAmt);
1528       MBB.insert(I, New);
1529     }
1530   }
1531
1532   MBB.erase(I);
1533 }
1534
1535 void X86RegisterInfo::eliminateFrameIndex(MachineBasicBlock::iterator II,
1536                                           int SPAdj, RegScavenger *RS) const{
1537   assert(SPAdj == 0 && "Unexpected");
1538
1539   unsigned i = 0;
1540   MachineInstr &MI = *II;
1541   MachineFunction &MF = *MI.getParent()->getParent();
1542   while (!MI.getOperand(i).isFrameIndex()) {
1543     ++i;
1544     assert(i < MI.getNumOperands() && "Instr doesn't have FrameIndex operand!");
1545   }
1546
1547   int FrameIndex = MI.getOperand(i).getIndex();
1548   // This must be part of a four operand memory reference.  Replace the
1549   // FrameIndex with base register with EBP.  Add an offset to the offset.
1550   MI.getOperand(i).ChangeToRegister(hasFP(MF) ? FramePtr : StackPtr, false);
1551
1552   // Now add the frame object offset to the offset from EBP.
1553   int64_t Offset = MF.getFrameInfo()->getObjectOffset(FrameIndex) +
1554                    MI.getOperand(i+3).getImm()+SlotSize;
1555
1556   if (!hasFP(MF))
1557     Offset += MF.getFrameInfo()->getStackSize();
1558   else {
1559     Offset += SlotSize;  // Skip the saved EBP
1560     // Skip the RETADDR move area
1561     X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1562     int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1563     if (TailCallReturnAddrDelta < 0) Offset -= TailCallReturnAddrDelta;
1564   }
1565
1566   MI.getOperand(i+3).ChangeToImmediate(Offset);
1567 }
1568
1569 void
1570 X86RegisterInfo::processFunctionBeforeFrameFinalized(MachineFunction &MF) const{
1571   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1572   int32_t TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1573   if (TailCallReturnAddrDelta < 0) {
1574     // create RETURNADDR area
1575     //   arg
1576     //   arg
1577     //   RETADDR
1578     //   { ...
1579     //     RETADDR area
1580     //     ...
1581     //   }
1582     //   [EBP]
1583     MF.getFrameInfo()->
1584       CreateFixedObject(-TailCallReturnAddrDelta,
1585                         (-1*SlotSize)+TailCallReturnAddrDelta);
1586   }
1587   if (hasFP(MF)) {
1588     assert((TailCallReturnAddrDelta <= 0) &&
1589            "The Delta should always be zero or negative");
1590     // Create a frame entry for the EBP register that must be saved.
1591     int FrameIdx = MF.getFrameInfo()->CreateFixedObject(SlotSize,
1592                                                         (int)SlotSize * -2+
1593                                                        TailCallReturnAddrDelta);
1594     assert(FrameIdx == MF.getFrameInfo()->getObjectIndexBegin() &&
1595            "Slot for EBP register must be last in order to be found!");
1596   }
1597 }
1598
1599 /// emitSPUpdate - Emit a series of instructions to increment / decrement the
1600 /// stack pointer by a constant value.
1601 static
1602 void emitSPUpdate(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1603                   unsigned StackPtr, int64_t NumBytes, bool Is64Bit,
1604                   const TargetInstrInfo &TII) {
1605   bool isSub = NumBytes < 0;
1606   uint64_t Offset = isSub ? -NumBytes : NumBytes;
1607   unsigned Opc = isSub
1608     ? ((Offset < 128) ?
1609        (Is64Bit ? X86::SUB64ri8 : X86::SUB32ri8) :
1610        (Is64Bit ? X86::SUB64ri32 : X86::SUB32ri))
1611     : ((Offset < 128) ?
1612        (Is64Bit ? X86::ADD64ri8 : X86::ADD32ri8) :
1613        (Is64Bit ? X86::ADD64ri32 : X86::ADD32ri));
1614   uint64_t Chunk = (1LL << 31) - 1;
1615
1616   while (Offset) {
1617     uint64_t ThisVal = (Offset > Chunk) ? Chunk : Offset;
1618     BuildMI(MBB, MBBI, TII.get(Opc), StackPtr).addReg(StackPtr).addImm(ThisVal);
1619     Offset -= ThisVal;
1620   }
1621 }
1622
1623 // mergeSPUpdatesUp - Merge two stack-manipulating instructions upper iterator.
1624 static
1625 void mergeSPUpdatesUp(MachineBasicBlock &MBB, MachineBasicBlock::iterator &MBBI,
1626                       unsigned StackPtr, uint64_t *NumBytes = NULL) {
1627   if (MBBI == MBB.begin()) return;
1628
1629   MachineBasicBlock::iterator PI = prior(MBBI);
1630   unsigned Opc = PI->getOpcode();
1631   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1632        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1633       PI->getOperand(0).getReg() == StackPtr) {
1634     if (NumBytes)
1635       *NumBytes += PI->getOperand(2).getImm();
1636     MBB.erase(PI);
1637   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1638               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1639              PI->getOperand(0).getReg() == StackPtr) {
1640     if (NumBytes)
1641       *NumBytes -= PI->getOperand(2).getImm();
1642     MBB.erase(PI);
1643   }
1644 }
1645
1646 // mergeSPUpdatesUp - Merge two stack-manipulating instructions lower iterator.
1647 static
1648 void mergeSPUpdatesDown(MachineBasicBlock &MBB,
1649                         MachineBasicBlock::iterator &MBBI,
1650                         unsigned StackPtr, uint64_t *NumBytes = NULL) {
1651   return;
1652
1653   if (MBBI == MBB.end()) return;
1654
1655   MachineBasicBlock::iterator NI = next(MBBI);
1656   if (NI == MBB.end()) return;
1657
1658   unsigned Opc = NI->getOpcode();
1659   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1660        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1661       NI->getOperand(0).getReg() == StackPtr) {
1662     if (NumBytes)
1663       *NumBytes -= NI->getOperand(2).getImm();
1664     MBB.erase(NI);
1665     MBBI = NI;
1666   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1667               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1668              NI->getOperand(0).getReg() == StackPtr) {
1669     if (NumBytes)
1670       *NumBytes += NI->getOperand(2).getImm();
1671     MBB.erase(NI);
1672     MBBI = NI;
1673   }
1674 }
1675
1676 /// mergeSPUpdates - Checks the instruction before/after the passed
1677 /// instruction. If it is an ADD/SUB instruction it is deleted
1678 /// argument and the stack adjustment is returned as a positive value for ADD
1679 /// and a negative for SUB.
1680 static int mergeSPUpdates(MachineBasicBlock &MBB,
1681                            MachineBasicBlock::iterator &MBBI,
1682                            unsigned StackPtr,
1683                            bool doMergeWithPrevious) {
1684
1685   if ((doMergeWithPrevious && MBBI == MBB.begin()) ||
1686       (!doMergeWithPrevious && MBBI == MBB.end()))
1687     return 0;
1688
1689   int Offset = 0;
1690
1691   MachineBasicBlock::iterator PI = doMergeWithPrevious ? prior(MBBI) : MBBI;
1692   MachineBasicBlock::iterator NI = doMergeWithPrevious ? 0 : next(MBBI);
1693   unsigned Opc = PI->getOpcode();
1694   if ((Opc == X86::ADD64ri32 || Opc == X86::ADD64ri8 ||
1695        Opc == X86::ADD32ri || Opc == X86::ADD32ri8) &&
1696       PI->getOperand(0).getReg() == StackPtr){
1697     Offset += PI->getOperand(2).getImm();
1698     MBB.erase(PI);
1699     if (!doMergeWithPrevious) MBBI = NI;
1700   } else if ((Opc == X86::SUB64ri32 || Opc == X86::SUB64ri8 ||
1701               Opc == X86::SUB32ri || Opc == X86::SUB32ri8) &&
1702              PI->getOperand(0).getReg() == StackPtr) {
1703     Offset -= PI->getOperand(2).getImm();
1704     MBB.erase(PI);
1705     if (!doMergeWithPrevious) MBBI = NI;
1706   }
1707
1708   return Offset;
1709 }
1710
1711 void X86RegisterInfo::emitPrologue(MachineFunction &MF) const {
1712   MachineBasicBlock &MBB = MF.front();   // Prolog goes in entry BB
1713   MachineFrameInfo *MFI = MF.getFrameInfo();
1714   const Function* Fn = MF.getFunction();
1715   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1716   MachineModuleInfo *MMI = MFI->getMachineModuleInfo();
1717   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1718   MachineBasicBlock::iterator MBBI = MBB.begin();
1719
1720   // Prepare for frame info.
1721   unsigned FrameLabelId = 0;
1722
1723   // Get the number of bytes to allocate from the FrameInfo.
1724   uint64_t StackSize = MFI->getStackSize();
1725   // Add RETADDR move area to callee saved frame size.
1726   int TailCallReturnAddrDelta = X86FI->getTCReturnAddrDelta();
1727   if (TailCallReturnAddrDelta < 0)
1728     X86FI->setCalleeSavedFrameSize(
1729           X86FI->getCalleeSavedFrameSize() +(-TailCallReturnAddrDelta));
1730   uint64_t NumBytes = StackSize - X86FI->getCalleeSavedFrameSize();
1731
1732   // Insert stack pointer adjustment for later moving of return addr.  Only
1733   // applies to tail call optimized functions where the callee argument stack
1734   // size is bigger than the callers.
1735   if (TailCallReturnAddrDelta < 0) {
1736     BuildMI(MBB, MBBI, TII.get(Is64Bit? X86::SUB64ri32 : X86::SUB32ri),
1737             StackPtr).addReg(StackPtr).addImm(-TailCallReturnAddrDelta);
1738   }
1739
1740   if (hasFP(MF)) {
1741     // Get the offset of the stack slot for the EBP register... which is
1742     // guaranteed to be the last slot by processFunctionBeforeFrameFinalized.
1743     // Update the frame offset adjustment.
1744     MFI->setOffsetAdjustment(SlotSize-NumBytes);
1745
1746     // Save EBP into the appropriate stack slot...
1747     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::PUSH64r : X86::PUSH32r))
1748       .addReg(FramePtr);
1749     NumBytes -= SlotSize;
1750
1751     if (MMI && MMI->needsFrameInfo()) {
1752       // Mark effective beginning of when frame pointer becomes valid.
1753       FrameLabelId = MMI->NextLabelID();
1754       BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(FrameLabelId);
1755     }
1756
1757     // Update EBP with the new base value...
1758     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr), FramePtr)
1759       .addReg(StackPtr);
1760   }
1761
1762   unsigned ReadyLabelId = 0;
1763   if (MMI && MMI->needsFrameInfo()) {
1764     // Mark effective beginning of when frame pointer is ready.
1765     ReadyLabelId = MMI->NextLabelID();
1766     BuildMI(MBB, MBBI, TII.get(X86::LABEL)).addImm(ReadyLabelId);
1767   }
1768
1769   // Skip the callee-saved push instructions.
1770   while (MBBI != MBB.end() &&
1771          (MBBI->getOpcode() == X86::PUSH32r ||
1772           MBBI->getOpcode() == X86::PUSH64r))
1773     ++MBBI;
1774
1775   if (NumBytes) {   // adjust stack pointer: ESP -= numbytes
1776     if (NumBytes >= 4096 && Subtarget->isTargetCygMing()) {
1777       // Check, whether EAX is livein for this function
1778       bool isEAXAlive = false;
1779       for (MachineRegisterInfo::livein_iterator
1780            II = MF.getRegInfo().livein_begin(),
1781            EE = MF.getRegInfo().livein_end(); (II != EE) && !isEAXAlive; ++II) {
1782         unsigned Reg = II->first;
1783         isEAXAlive = (Reg == X86::EAX || Reg == X86::AX ||
1784                       Reg == X86::AH || Reg == X86::AL);
1785       }
1786
1787       // Function prologue calls _alloca to probe the stack when allocating
1788       // more than 4k bytes in one go. Touching the stack at 4K increments is
1789       // necessary to ensure that the guard pages used by the OS virtual memory
1790       // manager are allocated in correct sequence.
1791       if (!isEAXAlive) {
1792         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes);
1793         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1794           .addExternalSymbol("_alloca");
1795       } else {
1796         // Save EAX
1797         BuildMI(MBB, MBBI, TII.get(X86::PUSH32r), X86::EAX);
1798         // Allocate NumBytes-4 bytes on stack. We'll also use 4 already
1799         // allocated bytes for EAX.
1800         BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(NumBytes-4);
1801         BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32))
1802           .addExternalSymbol("_alloca");
1803         // Restore EAX
1804         MachineInstr *MI = addRegOffset(BuildMI(TII.get(X86::MOV32rm),X86::EAX),
1805                                         StackPtr, NumBytes-4);
1806         MBB.insert(MBBI, MI);
1807       }
1808     } else {
1809       // If there is an SUB32ri of ESP immediately before this instruction,
1810       // merge the two. This can be the case when tail call elimination is
1811       // enabled and the callee has more arguments then the caller.
1812       NumBytes -= mergeSPUpdates(MBB, MBBI, StackPtr, true);
1813       // If there is an ADD32ri or SUB32ri of ESP immediately after this
1814       // instruction, merge the two instructions.
1815       mergeSPUpdatesDown(MBB, MBBI, StackPtr, &NumBytes);
1816
1817       if (NumBytes)
1818         emitSPUpdate(MBB, MBBI, StackPtr, -(int64_t)NumBytes, Is64Bit, TII);
1819     }
1820   }
1821
1822   if (MMI && MMI->needsFrameInfo()) {
1823     std::vector<MachineMove> &Moves = MMI->getFrameMoves();
1824     const TargetData *TD = MF.getTarget().getTargetData();
1825
1826     // Calculate amount of bytes used for return address storing
1827     int stackGrowth =
1828       (MF.getTarget().getFrameInfo()->getStackGrowthDirection() ==
1829        TargetFrameInfo::StackGrowsUp ?
1830        TD->getPointerSize() : -TD->getPointerSize());
1831
1832     if (StackSize) {
1833       // Show update of SP.
1834       if (hasFP(MF)) {
1835         // Adjust SP
1836         MachineLocation SPDst(MachineLocation::VirtualFP);
1837         MachineLocation SPSrc(MachineLocation::VirtualFP, 2*stackGrowth);
1838         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1839       } else {
1840         MachineLocation SPDst(MachineLocation::VirtualFP);
1841         MachineLocation SPSrc(MachineLocation::VirtualFP,
1842                               -StackSize+stackGrowth);
1843         Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1844       }
1845     } else {
1846       //FIXME: Verify & implement for FP
1847       MachineLocation SPDst(StackPtr);
1848       MachineLocation SPSrc(StackPtr, stackGrowth);
1849       Moves.push_back(MachineMove(FrameLabelId, SPDst, SPSrc));
1850     }
1851
1852     // Add callee saved registers to move list.
1853     const std::vector<CalleeSavedInfo> &CSI = MFI->getCalleeSavedInfo();
1854
1855     // FIXME: This is dirty hack. The code itself is pretty mess right now.
1856     // It should be rewritten from scratch and generalized sometimes.
1857
1858     // Determine maximum offset (minumum due to stack growth)
1859     int64_t MaxOffset = 0;
1860     for (unsigned I = 0, E = CSI.size(); I!=E; ++I)
1861       MaxOffset = std::min(MaxOffset,
1862                            MFI->getObjectOffset(CSI[I].getFrameIdx()));
1863
1864     // Calculate offsets
1865     int64_t saveAreaOffset = (hasFP(MF) ? 3 : 2)*stackGrowth;
1866     for (unsigned I = 0, E = CSI.size(); I!=E; ++I) {
1867       int64_t Offset = MFI->getObjectOffset(CSI[I].getFrameIdx());
1868       unsigned Reg = CSI[I].getReg();
1869       Offset = (MaxOffset-Offset+saveAreaOffset);
1870       MachineLocation CSDst(MachineLocation::VirtualFP, Offset);
1871       MachineLocation CSSrc(Reg);
1872       Moves.push_back(MachineMove(FrameLabelId, CSDst, CSSrc));
1873     }
1874
1875     if (hasFP(MF)) {
1876       // Save FP
1877       MachineLocation FPDst(MachineLocation::VirtualFP, 2*stackGrowth);
1878       MachineLocation FPSrc(FramePtr);
1879       Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1880     }
1881
1882     MachineLocation FPDst(hasFP(MF) ? FramePtr : StackPtr);
1883     MachineLocation FPSrc(MachineLocation::VirtualFP);
1884     Moves.push_back(MachineMove(ReadyLabelId, FPDst, FPSrc));
1885   }
1886
1887   // If it's main() on Cygwin\Mingw32 we should align stack as well
1888   if (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1889       Subtarget->isTargetCygMing()) {
1890     BuildMI(MBB, MBBI, TII.get(X86::AND32ri), X86::ESP)
1891                 .addReg(X86::ESP).addImm(-StackAlign);
1892
1893     // Probe the stack
1894     BuildMI(MBB, MBBI, TII.get(X86::MOV32ri), X86::EAX).addImm(StackAlign);
1895     BuildMI(MBB, MBBI, TII.get(X86::CALLpcrel32)).addExternalSymbol("_alloca");
1896   }
1897 }
1898
1899 void X86RegisterInfo::emitEpilogue(MachineFunction &MF,
1900                                    MachineBasicBlock &MBB) const {
1901   const MachineFrameInfo *MFI = MF.getFrameInfo();
1902   const Function* Fn = MF.getFunction();
1903   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1904   const X86Subtarget* Subtarget = &MF.getTarget().getSubtarget<X86Subtarget>();
1905   MachineBasicBlock::iterator MBBI = prior(MBB.end());
1906   unsigned RetOpcode = MBBI->getOpcode();
1907
1908   switch (RetOpcode) {
1909   case X86::RET:
1910   case X86::RETI:
1911   case X86::TCRETURNdi:
1912   case X86::TCRETURNri:
1913   case X86::TCRETURNri64:
1914   case X86::TCRETURNdi64:
1915   case X86::EH_RETURN:
1916   case X86::TAILJMPd:
1917   case X86::TAILJMPr:
1918   case X86::TAILJMPm: break;  // These are ok
1919   default:
1920     assert(0 && "Can only insert epilog into returning blocks");
1921   }
1922
1923   // Get the number of bytes to allocate from the FrameInfo
1924   uint64_t StackSize = MFI->getStackSize();
1925   unsigned CSSize = X86FI->getCalleeSavedFrameSize();
1926   uint64_t NumBytes = StackSize - CSSize;
1927
1928   if (hasFP(MF)) {
1929     // pop EBP.
1930     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::POP64r : X86::POP32r), FramePtr);
1931     NumBytes -= SlotSize;
1932   }
1933
1934   // Skip the callee-saved pop instructions.
1935   while (MBBI != MBB.begin()) {
1936     MachineBasicBlock::iterator PI = prior(MBBI);
1937     unsigned Opc = PI->getOpcode();
1938     if (Opc != X86::POP32r && Opc != X86::POP64r && !TII.isTerminatorInstr(Opc))
1939       break;
1940     --MBBI;
1941   }
1942
1943   // If there is an ADD32ri or SUB32ri of ESP immediately before this
1944   // instruction, merge the two instructions.
1945   if (NumBytes || MFI->hasVarSizedObjects())
1946     mergeSPUpdatesUp(MBB, MBBI, StackPtr, &NumBytes);
1947
1948   // If dynamic alloca is used, then reset esp to point to the last callee-saved
1949   // slot before popping them off!  Also, if it's main() on Cygwin/Mingw32 we
1950   // aligned stack in the prologue, - revert stack changes back. Note: we're
1951   // assuming, that frame pointer was forced for main()
1952   if (MFI->hasVarSizedObjects() ||
1953       (Fn->hasExternalLinkage() && Fn->getName() == "main" &&
1954        Subtarget->isTargetCygMing())) {
1955     unsigned Opc = Is64Bit ? X86::LEA64r : X86::LEA32r;
1956     if (CSSize) {
1957       MachineInstr *MI = addRegOffset(BuildMI(TII.get(Opc), StackPtr),
1958                                       FramePtr, -CSSize);
1959       MBB.insert(MBBI, MI);
1960     } else
1961       BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1962         addReg(FramePtr);
1963
1964     NumBytes = 0;
1965   }
1966
1967   // adjust stack pointer back: ESP += numbytes
1968   if (NumBytes)
1969     emitSPUpdate(MBB, MBBI, StackPtr, NumBytes, Is64Bit, TII);
1970
1971   // We're returning from function via eh_return.
1972   if (RetOpcode == X86::EH_RETURN) {
1973     MBBI = prior(MBB.end());
1974     MachineOperand &DestAddr  = MBBI->getOperand(0);
1975     assert(DestAddr.isRegister() && "Offset should be in register!");
1976     BuildMI(MBB, MBBI, TII.get(Is64Bit ? X86::MOV64rr : X86::MOV32rr),StackPtr).
1977       addReg(DestAddr.getReg());
1978   // Tail call return: adjust the stack pointer and jump to callee
1979   } else if (RetOpcode == X86::TCRETURNri || RetOpcode == X86::TCRETURNdi ||
1980              RetOpcode== X86::TCRETURNri64 || RetOpcode == X86::TCRETURNdi64) {
1981     MBBI = prior(MBB.end());
1982     MachineOperand &JumpTarget = MBBI->getOperand(0);
1983     MachineOperand &StackAdjust = MBBI->getOperand(1);
1984     assert( StackAdjust.isImmediate() && "Expecting immediate value.");
1985
1986     // Adjust stack pointer.
1987     int StackAdj = StackAdjust.getImm();
1988     int MaxTCDelta = X86FI->getTCReturnAddrDelta();
1989     int Offset = 0;
1990     assert(MaxTCDelta <= 0 && "MaxTCDelta should never be positive");
1991     // Incoporate the retaddr area.
1992     Offset = StackAdj-MaxTCDelta;
1993     assert(Offset >= 0 && "Offset should never be negative");
1994     if (Offset) {
1995       // Check for possible merge with preceeding ADD instruction.
1996       Offset += mergeSPUpdates(MBB, MBBI, StackPtr, true);
1997       emitSPUpdate(MBB, MBBI, StackPtr, Offset, Is64Bit, TII);
1998     }
1999     // Jump to label or value in register.
2000     if (RetOpcode == X86::TCRETURNdi|| RetOpcode == X86::TCRETURNdi64)
2001       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPd)).
2002         addGlobalAddress(JumpTarget.getGlobal(), JumpTarget.getOffset());
2003     else if (RetOpcode== X86::TCRETURNri64) {
2004       BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr64), JumpTarget.getReg());
2005     } else
2006        BuildMI(MBB, MBBI, TII.get(X86::TAILJMPr), JumpTarget.getReg());
2007     // Delete the pseudo instruction TCRETURN.
2008     MBB.erase(MBBI);
2009   } else if ((RetOpcode == X86::RET || RetOpcode == X86::RETI) &&
2010              (X86FI->getTCReturnAddrDelta() < 0)) {
2011     // Add the return addr area delta back since we are not tail calling.
2012     int delta = -1*X86FI->getTCReturnAddrDelta();
2013     MBBI = prior(MBB.end());
2014     // Check for possible merge with preceeding ADD instruction.
2015     delta += mergeSPUpdates(MBB, MBBI, StackPtr, true);
2016     emitSPUpdate(MBB, MBBI, StackPtr, delta, Is64Bit, TII);
2017   }
2018 }
2019
2020 unsigned X86RegisterInfo::getRARegister() const {
2021   if (Is64Bit)
2022     return X86::RIP;  // Should have dwarf #16
2023   else
2024     return X86::EIP;  // Should have dwarf #8
2025 }
2026
2027 unsigned X86RegisterInfo::getFrameRegister(MachineFunction &MF) const {
2028   return hasFP(MF) ? FramePtr : StackPtr;
2029 }
2030
2031 void X86RegisterInfo::getInitialFrameState(std::vector<MachineMove> &Moves)
2032                                                                          const {
2033   // Calculate amount of bytes used for return address storing
2034   int stackGrowth = (Is64Bit ? -8 : -4);
2035
2036   // Initial state of the frame pointer is esp+4.
2037   MachineLocation Dst(MachineLocation::VirtualFP);
2038   MachineLocation Src(StackPtr, stackGrowth);
2039   Moves.push_back(MachineMove(0, Dst, Src));
2040
2041   // Add return address to move list
2042   MachineLocation CSDst(StackPtr, stackGrowth);
2043   MachineLocation CSSrc(getRARegister());
2044   Moves.push_back(MachineMove(0, CSDst, CSSrc));
2045 }
2046
2047 unsigned X86RegisterInfo::getEHExceptionRegister() const {
2048   assert(0 && "What is the exception register");
2049   return 0;
2050 }
2051
2052 unsigned X86RegisterInfo::getEHHandlerRegister() const {
2053   assert(0 && "What is the exception handler register");
2054   return 0;
2055 }
2056
2057 namespace llvm {
2058 unsigned getX86SubSuperRegister(unsigned Reg, MVT::ValueType VT, bool High) {
2059   switch (VT) {
2060   default: return Reg;
2061   case MVT::i8:
2062     if (High) {
2063       switch (Reg) {
2064       default: return 0;
2065       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2066         return X86::AH;
2067       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2068         return X86::DH;
2069       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2070         return X86::CH;
2071       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2072         return X86::BH;
2073       }
2074     } else {
2075       switch (Reg) {
2076       default: return 0;
2077       case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2078         return X86::AL;
2079       case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2080         return X86::DL;
2081       case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2082         return X86::CL;
2083       case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2084         return X86::BL;
2085       case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2086         return X86::SIL;
2087       case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2088         return X86::DIL;
2089       case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2090         return X86::BPL;
2091       case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2092         return X86::SPL;
2093       case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2094         return X86::R8B;
2095       case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2096         return X86::R9B;
2097       case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2098         return X86::R10B;
2099       case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2100         return X86::R11B;
2101       case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2102         return X86::R12B;
2103       case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2104         return X86::R13B;
2105       case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2106         return X86::R14B;
2107       case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2108         return X86::R15B;
2109       }
2110     }
2111   case MVT::i16:
2112     switch (Reg) {
2113     default: return Reg;
2114     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2115       return X86::AX;
2116     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2117       return X86::DX;
2118     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2119       return X86::CX;
2120     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2121       return X86::BX;
2122     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2123       return X86::SI;
2124     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2125       return X86::DI;
2126     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2127       return X86::BP;
2128     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2129       return X86::SP;
2130     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2131       return X86::R8W;
2132     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2133       return X86::R9W;
2134     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2135       return X86::R10W;
2136     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2137       return X86::R11W;
2138     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2139       return X86::R12W;
2140     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2141       return X86::R13W;
2142     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2143       return X86::R14W;
2144     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2145       return X86::R15W;
2146     }
2147   case MVT::i32:
2148     switch (Reg) {
2149     default: return Reg;
2150     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2151       return X86::EAX;
2152     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2153       return X86::EDX;
2154     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2155       return X86::ECX;
2156     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2157       return X86::EBX;
2158     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2159       return X86::ESI;
2160     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2161       return X86::EDI;
2162     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2163       return X86::EBP;
2164     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2165       return X86::ESP;
2166     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2167       return X86::R8D;
2168     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2169       return X86::R9D;
2170     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2171       return X86::R10D;
2172     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2173       return X86::R11D;
2174     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2175       return X86::R12D;
2176     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2177       return X86::R13D;
2178     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2179       return X86::R14D;
2180     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2181       return X86::R15D;
2182     }
2183   case MVT::i64:
2184     switch (Reg) {
2185     default: return Reg;
2186     case X86::AH: case X86::AL: case X86::AX: case X86::EAX: case X86::RAX:
2187       return X86::RAX;
2188     case X86::DH: case X86::DL: case X86::DX: case X86::EDX: case X86::RDX:
2189       return X86::RDX;
2190     case X86::CH: case X86::CL: case X86::CX: case X86::ECX: case X86::RCX:
2191       return X86::RCX;
2192     case X86::BH: case X86::BL: case X86::BX: case X86::EBX: case X86::RBX:
2193       return X86::RBX;
2194     case X86::SIL: case X86::SI: case X86::ESI: case X86::RSI:
2195       return X86::RSI;
2196     case X86::DIL: case X86::DI: case X86::EDI: case X86::RDI:
2197       return X86::RDI;
2198     case X86::BPL: case X86::BP: case X86::EBP: case X86::RBP:
2199       return X86::RBP;
2200     case X86::SPL: case X86::SP: case X86::ESP: case X86::RSP:
2201       return X86::RSP;
2202     case X86::R8B: case X86::R8W: case X86::R8D: case X86::R8:
2203       return X86::R8;
2204     case X86::R9B: case X86::R9W: case X86::R9D: case X86::R9:
2205       return X86::R9;
2206     case X86::R10B: case X86::R10W: case X86::R10D: case X86::R10:
2207       return X86::R10;
2208     case X86::R11B: case X86::R11W: case X86::R11D: case X86::R11:
2209       return X86::R11;
2210     case X86::R12B: case X86::R12W: case X86::R12D: case X86::R12:
2211       return X86::R12;
2212     case X86::R13B: case X86::R13W: case X86::R13D: case X86::R13:
2213       return X86::R13;
2214     case X86::R14B: case X86::R14W: case X86::R14D: case X86::R14:
2215       return X86::R14;
2216     case X86::R15B: case X86::R15W: case X86::R15D: case X86::R15:
2217       return X86::R15;
2218     }
2219   }
2220
2221   return Reg;
2222 }
2223 }
2224
2225 #include "X86GenRegisterInfo.inc"
2226