lib/Target/XCore/XCoreInstrInfo.td

   1 //===-- XCoreInstrInfo.td - Target Description for XCore ---*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the XCore instructions in TableGen format.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 // Uses of CP, DP are not currently reflected in the patterns, since
  15 // having a physical register as an operand prevents loop hoisting and
  16 // since the value of these registers never changes during the life of the
  17 // function.
  18
  19 //===----------------------------------------------------------------------===//
  20 // Instruction format superclass.
  21 //===----------------------------------------------------------------------===//
  22
  23 include "XCoreInstrFormats.td"
  24
  25 //===----------------------------------------------------------------------===//
  26 // XCore specific DAG Nodes.
  27 //
  28
  29 // Call
  30 def SDT_XCoreBranchLink : SDTypeProfile<0, 1, [SDTCisPtrTy<0>]>;
  31 def XCoreBranchLink     : SDNode<"XCoreISD::BL",SDT_XCoreBranchLink,
  32                             [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue,
  33                              SDNPVariadic]>;
  34
  35 def XCoreRetsp       : SDNode<"XCoreISD::RETSP", SDTBrind,
  36                          [SDNPHasChain, SDNPOptInGlue, SDNPMayLoad]>;
  37
  38 def SDT_XCoreBR_JT    : SDTypeProfile<0, 2,
  39                                       [SDTCisVT<0, i32>, SDTCisVT<1, i32>]>;
  40
  41 def XCoreBR_JT : SDNode<"XCoreISD::BR_JT", SDT_XCoreBR_JT,
  42                         [SDNPHasChain]>;
  43
  44 def XCoreBR_JT32 : SDNode<"XCoreISD::BR_JT32", SDT_XCoreBR_JT,
  45                         [SDNPHasChain]>;
  46
  47 def SDT_XCoreAddress    : SDTypeProfile<1, 1,
  48                             [SDTCisSameAs<0, 1>, SDTCisPtrTy<0>]>;
  49
  50 def pcrelwrapper : SDNode<"XCoreISD::PCRelativeWrapper", SDT_XCoreAddress,
  51                            []>;
  52
  53 def dprelwrapper : SDNode<"XCoreISD::DPRelativeWrapper", SDT_XCoreAddress,
  54                            []>;
  55
  56 def cprelwrapper : SDNode<"XCoreISD::CPRelativeWrapper", SDT_XCoreAddress,
  57                            []>;
  58
  59 def SDT_XCoreStwsp    : SDTypeProfile<0, 2, [SDTCisInt<1>]>;
  60 def XCoreStwsp        : SDNode<"XCoreISD::STWSP", SDT_XCoreStwsp,
  61                                [SDNPHasChain, SDNPMayStore]>;
  62
  63 // These are target-independent nodes, but have target-specific formats.
  64 def SDT_XCoreCallSeqStart : SDCallSeqStart<[ SDTCisVT<0, i32> ]>;
  65 def SDT_XCoreCallSeqEnd   : SDCallSeqEnd<[ SDTCisVT<0, i32>,
  66                                         SDTCisVT<1, i32> ]>;
  67
  68 def callseq_start : SDNode<"ISD::CALLSEQ_START", SDT_XCoreCallSeqStart,
  69                            [SDNPHasChain, SDNPOutGlue]>;
  70 def callseq_end   : SDNode<"ISD::CALLSEQ_END",   SDT_XCoreCallSeqEnd,
  71                            [SDNPHasChain, SDNPOptInGlue, SDNPOutGlue]>;
  72
  73 //===----------------------------------------------------------------------===//
  74 // Instruction Pattern Stuff
  75 //===----------------------------------------------------------------------===//
  76
  77 def div4_xform : SDNodeXForm<imm, [{
  78   // Transformation function: imm/4
  79   assert(N->getZExtValue() % 4 == 0);
  80   return getI32Imm(N->getZExtValue()/4);
  81 }]>;
  82
  83 def msksize_xform : SDNodeXForm<imm, [{
  84   // Transformation function: get the size of a mask
  85   assert(isMask_32(N->getZExtValue()));
  86   // look for the first non-zero bit
  87   return getI32Imm(32 - CountLeadingZeros_32(N->getZExtValue()));
  88 }]>;
  89
  90 def neg_xform : SDNodeXForm<imm, [{
  91   // Transformation function: -imm
  92   uint32_t value = N->getZExtValue();
  93   return getI32Imm(-value);
  94 }]>;
  95
  96 def bpwsub_xform : SDNodeXForm<imm, [{
  97   // Transformation function: 32-imm
  98   uint32_t value = N->getZExtValue();
  99   return getI32Imm(32-value);
 100 }]>;
 101
 102 def div4neg_xform : SDNodeXForm<imm, [{
 103   // Transformation function: -imm/4
 104   uint32_t value = N->getZExtValue();
 105   assert(-value % 4 == 0);
 106   return getI32Imm(-value/4);
 107 }]>;
 108
 109 def immUs4Neg : PatLeaf<(imm), [{
 110   uint32_t value = (uint32_t)N->getZExtValue();
 111   return (-value)%4 == 0 && (-value)/4 <= 11;
 112 }]>;
 113
 114 def immUs4 : PatLeaf<(imm), [{
 115   uint32_t value = (uint32_t)N->getZExtValue();
 116   return value%4 == 0 && value/4 <= 11;
 117 }]>;
 118
 119 def immUsNeg : PatLeaf<(imm), [{
 120   return -((uint32_t)N->getZExtValue()) <= 11;
 121 }]>;
 122
 123 def immUs : PatLeaf<(imm), [{
 124   return (uint32_t)N->getZExtValue() <= 11;
 125 }]>;
 126
 127 def immU6 : PatLeaf<(imm), [{
 128   return (uint32_t)N->getZExtValue() < (1 << 6);
 129 }]>;
 130
 131 def immU10 : PatLeaf<(imm), [{
 132   return (uint32_t)N->getZExtValue() < (1 << 10);
 133 }]>;
 134
 135 def immU16 : PatLeaf<(imm), [{
 136   return (uint32_t)N->getZExtValue() < (1 << 16);
 137 }]>;
 138
 139 def immU20 : PatLeaf<(imm), [{
 140   return (uint32_t)N->getZExtValue() < (1 << 20);
 141 }]>;
 142
 143 def immMskBitp : PatLeaf<(imm), [{ return immMskBitp(N); }]>;
 144
 145 def immBitp : PatLeaf<(imm), [{
 146   uint32_t value = (uint32_t)N->getZExtValue();
 147   return (value >= 1 && value <= 8)
 148           || value == 16
 149           || value == 24
 150           || value == 32;
 151 }]>;
 152
 153 def immBpwSubBitp : PatLeaf<(imm), [{
 154   uint32_t value = (uint32_t)N->getZExtValue();
 155   return (value >= 24 && value <= 31)
 156           || value == 16
 157           || value == 8
 158           || value == 0;
 159 }]>;
 160
 161 def lda16f : PatFrag<(ops node:$addr, node:$offset),
 162                      (add node:$addr, (shl node:$offset, 1))>;
 163 def lda16b : PatFrag<(ops node:$addr, node:$offset),
 164                      (sub node:$addr, (shl node:$offset, 1))>;
 165 def ldawf : PatFrag<(ops node:$addr, node:$offset),
 166                      (add node:$addr, (shl node:$offset, 2))>;
 167 def ldawb : PatFrag<(ops node:$addr, node:$offset),
 168                      (sub node:$addr, (shl node:$offset, 2))>;
 169
 170 // Instruction operand types
 171 def calltarget  : Operand<i32>;
 172 def brtarget : Operand<OtherVT>;
 173 def pclabel : Operand<i32>;
 174
 175 // Addressing modes
 176 def ADDRspii : ComplexPattern<i32, 2, "SelectADDRspii", [add, frameindex], []>;
 177 def ADDRdpii : ComplexPattern<i32, 2, "SelectADDRdpii", [add, dprelwrapper],
 178                  []>;
 179 def ADDRcpii : ComplexPattern<i32, 2, "SelectADDRcpii", [add, cprelwrapper],
 180                  []>;
 181
 182 // Address operands
 183 def MEMii : Operand<i32> {
 184   let PrintMethod = "printMemOperand";
 185   let MIOperandInfo = (ops i32imm, i32imm);
 186 }
 187
 188 // Jump tables.
 189 def InlineJT : Operand<i32> {
 190   let PrintMethod = "printInlineJT";
 191 }
 192
 193 def InlineJT32 : Operand<i32> {
 194   let PrintMethod = "printInlineJT32";
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Instruction Class Templates
 199 //===----------------------------------------------------------------------===//
 200
 201 // Three operand short
 202
 203 multiclass F3R_2RUS<bits<5> opc1, bits<5> opc2, string OpcStr, SDNode OpNode> {
 204   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 205                 !strconcat(OpcStr, " $dst, $b, $c"),
 206                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 207   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 208                      !strconcat(OpcStr, " $dst, $b, $c"),
 209                      [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 210 }
 211
 212 multiclass F3R_2RUS_np<bits<5> opc1, bits<5> opc2, string OpcStr> {
 213   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 214                 !strconcat(OpcStr, " $dst, $b, $c"), []>;
 215   def _2rus : _F2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 216                      !strconcat(OpcStr, " $dst, $b, $c"), []>;
 217 }
 218
 219 multiclass F3R_2RBITP<bits<5> opc1, bits<5> opc2, string OpcStr,
 220                       SDNode OpNode> {
 221   def _3r: _F3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 222                 !strconcat(OpcStr, " $dst, $b, $c"),
 223                 [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 224   def _2rus : _F2RUSBitp<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 225                          !strconcat(OpcStr, " $dst, $b, $c"),
 226                          [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 227 }
 228
 229 class F3R<bits<5> opc, string OpcStr, SDNode OpNode> :
 230   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 231        !strconcat(OpcStr, " $dst, $b, $c"),
 232        [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 233
 234 class F3R_np<bits<5> opc, string OpcStr> :
 235   _F3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 236        !strconcat(OpcStr, " $dst, $b, $c"), []>;
 237 // Three operand long
 238
 239 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 240 multiclass FL3R_L2RUS<bits<9> opc1, bits<9> opc2, string OpcStr,
 241                       SDNode OpNode> {
 242   def _l3r: _FL3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 243                   !strconcat(OpcStr, " $dst, $b, $c"),
 244                   [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 245   def _l2rus : _FL2RUS<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 246                        !strconcat(OpcStr, " $dst, $b, $c"),
 247                        [(set GRRegs:$dst, (OpNode GRRegs:$b, immUs:$c))]>;
 248 }
 249
 250 /// FL3R_L2RUS multiclass - Define a normal FL3R/FL2RUS pattern in one shot.
 251 multiclass FL3R_L2RBITP<bits<9> opc1, bits<9> opc2, string OpcStr,
 252                         SDNode OpNode> {
 253   def _l3r: _FL3R<opc1, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 254                   !strconcat(OpcStr, " $dst, $b, $c"),
 255                   [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 256   def _l2rus : _FL2RUSBitp<opc2, (outs GRRegs:$dst), (ins GRRegs:$b, i32imm:$c),
 257                            !strconcat(OpcStr, " $dst, $b, $c"),
 258                            [(set GRRegs:$dst, (OpNode GRRegs:$b, immBitp:$c))]>;
 259 }
 260
 261 class FL3R<bits<9> opc, string OpcStr, SDNode OpNode> :
 262   _FL3R<opc, (outs GRRegs:$dst), (ins GRRegs:$b, GRRegs:$c),
 263         !strconcat(OpcStr, " $dst, $b, $c"),
 264         [(set GRRegs:$dst, (OpNode GRRegs:$b, GRRegs:$c))]>;
 265
 266 // Register - U6
 267 // Operand register - U6
 268 multiclass FRU6_LRU6_branch<string OpcStr> {
 269   def _ru6: _FRU6<
 270                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 271                  !strconcat(OpcStr, " $cond, $dest"),
 272                  []>;
 273   def _lru6: _FLRU6<
 274                  (outs), (ins GRRegs:$cond, brtarget:$dest),
 275                  !strconcat(OpcStr, " $cond, $dest"),
 276                  []>;
 277 }
 278
 279 multiclass FRU6_LRU6_cp<string OpcStr> {
 280   def _ru6: _FRU6<
 281                  (outs GRRegs:$dst), (ins i32imm:$a),
 282                  !strconcat(OpcStr, " $dst, cp[$a]"),
 283                  []>;
 284   def _lru6: _FLRU6<
 285                  (outs GRRegs:$dst), (ins i32imm:$a),
 286                  !strconcat(OpcStr, " $dst, cp[$a]"),
 287                  []>;
 288 }
 289
 290 // U6
 291 multiclass FU6_LU6<string OpcStr, SDNode OpNode> {
 292   def _u6: _FU6<
 293                  (outs), (ins i32imm:$b),
 294                  !strconcat(OpcStr, " $b"),
 295                  [(OpNode immU6:$b)]>;
 296   def _lu6: _FLU6<
 297                  (outs), (ins i32imm:$b),
 298                  !strconcat(OpcStr, " $b"),
 299                  [(OpNode immU16:$b)]>;
 300 }
 301 multiclass FU6_LU6_int<string OpcStr, Intrinsic Int> {
 302   def _u6: _FU6<
 303                  (outs), (ins i32imm:$b),
 304                  !strconcat(OpcStr, " $b"),
 305                  [(Int immU6:$b)]>;
 306   def _lu6: _FLU6<
 307                  (outs), (ins i32imm:$b),
 308                  !strconcat(OpcStr, " $b"),
 309                  [(Int immU16:$b)]>;
 310 }
 311
 312 multiclass FU6_LU6_np<string OpcStr> {
 313   def _u6: _FU6<
 314                  (outs), (ins i32imm:$b),
 315                  !strconcat(OpcStr, " $b"),
 316                  []>;
 317   def _lu6: _FLU6<
 318                  (outs), (ins i32imm:$b),
 319                  !strconcat(OpcStr, " $b"),
 320                  []>;
 321 }
 322
 323 // U10
 324 multiclass FU10_LU10_np<string OpcStr> {
 325   def _u10: _FU10<
 326                  (outs), (ins i32imm:$b),
 327                  !strconcat(OpcStr, " $b"),
 328                  []>;
 329   def _lu10: _FLU10<
 330                  (outs), (ins i32imm:$b),
 331                  !strconcat(OpcStr, " $b"),
 332                  []>;
 333 }
 334
 335 // Two operand short
 336
 337 class F2R_np<bits<6> opc, string OpcStr> :
 338   _F2R<opc, (outs GRRegs:$dst), (ins GRRegs:$b),
 339        !strconcat(OpcStr, " $dst, $b"), []>;
 340
 341 // Two operand long
 342
 343 //===----------------------------------------------------------------------===//
 344 // Pseudo Instructions
 345 //===----------------------------------------------------------------------===//
 346
 347 let Defs = [SP], Uses = [SP] in {
 348 def ADJCALLSTACKDOWN : PseudoInstXCore<(outs), (ins i32imm:$amt),
 349                                "# ADJCALLSTACKDOWN $amt",
 350                                [(callseq_start timm:$amt)]>;
 351 def ADJCALLSTACKUP : PseudoInstXCore<(outs), (ins i32imm:$amt1, i32imm:$amt2),
 352                             "# ADJCALLSTACKUP $amt1",
 353                             [(callseq_end timm:$amt1, timm:$amt2)]>;
 354 }
 355
 356 def LDWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 357                              "# LDWFI $dst, $addr",
 358                              [(set GRRegs:$dst, (load ADDRspii:$addr))]>;
 359
 360 def LDAWFI : PseudoInstXCore<(outs GRRegs:$dst), (ins MEMii:$addr),
 361                              "# LDAWFI $dst, $addr",
 362                              [(set GRRegs:$dst, ADDRspii:$addr)]>;
 363
 364 def STWFI : PseudoInstXCore<(outs), (ins GRRegs:$src, MEMii:$addr),
 365                             "# STWFI $src, $addr",
 366                             [(store GRRegs:$src, ADDRspii:$addr)]>;
 367
 368 // SELECT_CC_* - Used to implement the SELECT_CC DAG operation.  Expanded after
 369 // instruction selection into a branch sequence.
 370 let usesCustomInserter = 1 in {
 371   def SELECT_CC : PseudoInstXCore<(outs GRRegs:$dst),
 372                               (ins GRRegs:$cond, GRRegs:$T, GRRegs:$F),
 373                               "# SELECT_CC PSEUDO!",
 374                               [(set GRRegs:$dst,
 375                                  (select GRRegs:$cond, GRRegs:$T, GRRegs:$F))]>;
 376 }
 377
 378 //===----------------------------------------------------------------------===//
 379 // Instructions
 380 //===----------------------------------------------------------------------===//
 381
 382 // Three operand short
 383 defm ADD : F3R_2RUS<0b00010, 0b10010, "add", add>;
 384 defm SUB : F3R_2RUS<0b00011, 0b10011, "sub", sub>;
 385 let neverHasSideEffects = 1 in {
 386 defm EQ : F3R_2RUS_np<0b00110, 0b10110, "eq">;
 387 def LSS_3r : F3R_np<0b11000, "lss">;
 388 def LSU_3r : F3R_np<0b11001, "lsu">;
 389 }
 390 def AND_3r : F3R<0b00111, "and", and>;
 391 def OR_3r : F3R<0b01000, "or", or>;
 392
 393 let mayLoad=1 in {
 394 def LDW_3r : _F3R<0b01001, (outs GRRegs:$dst),
 395                   (ins GRRegs:$addr, GRRegs:$offset),
 396                   "ldw $dst, $addr[$offset]", []>;
 397
 398 def LDW_2rus : _F2RUS<0b00001, (outs GRRegs:$dst),
 399                       (ins GRRegs:$addr, i32imm:$offset),
 400                       "ldw $dst, $addr[$offset]", []>;
 401
 402 def LD16S_3r :  _F3R<0b10000, (outs GRRegs:$dst),
 403                      (ins GRRegs:$addr, GRRegs:$offset),
 404                      "ld16s $dst, $addr[$offset]", []>;
 405
 406 def LD8U_3r :  _F3R<0b10001, (outs GRRegs:$dst),
 407                     (ins GRRegs:$addr, GRRegs:$offset),
 408                     "ld8u $dst, $addr[$offset]", []>;
 409 }
 410
 411 let mayStore=1 in {
 412 def STW_3r : _FL3R<0b000001100, (outs),
 413                    (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 414                    "stw $val, $addr[$offset]", []>;
 415
 416 def STW_2rus : _F2RUS<0b0000, (outs),
 417                       (ins GRRegs:$val, GRRegs:$addr, i32imm:$offset),
 418                       "stw $val, $addr[$offset]", []>;
 419 }
 420
 421 defm SHL : F3R_2RBITP<0b00100, 0b10100, "shl", shl>;
 422 defm SHR : F3R_2RBITP<0b00101, 0b10101, "shr", srl>;
 423 // TODO tsetr
 424
 425 // Three operand long
 426 def LDAWF_l3r : _FL3R<0b000111100, (outs GRRegs:$dst),
 427                       (ins GRRegs:$addr, GRRegs:$offset),
 428                       "ldaw $dst, $addr[$offset]",
 429                       [(set GRRegs:$dst,
 430                          (ldawf GRRegs:$addr, GRRegs:$offset))]>;
 431
 432 let neverHasSideEffects = 1 in
 433 def LDAWF_l2rus : _FL2RUS<0b100111100, (outs GRRegs:$dst),
 434                           (ins GRRegs:$addr, i32imm:$offset),
 435                           "ldaw $dst, $addr[$offset]", []>;
 436
 437 def LDAWB_l3r : _FL3R<0b001001100, (outs GRRegs:$dst),
 438                       (ins GRRegs:$addr, GRRegs:$offset),
 439                       "ldaw $dst, $addr[-$offset]",
 440                       [(set GRRegs:$dst,
 441                          (ldawb GRRegs:$addr, GRRegs:$offset))]>;
 442
 443 let neverHasSideEffects = 1 in
 444 def LDAWB_l2rus : _FL2RUS<0b101001100, (outs GRRegs:$dst),
 445                          (ins GRRegs:$addr, i32imm:$offset),
 446                          "ldaw $dst, $addr[-$offset]", []>;
 447
 448 def LDA16F_l3r : _FL3R<0b001011100, (outs GRRegs:$dst),
 449                        (ins GRRegs:$addr, GRRegs:$offset),
 450                        "lda16 $dst, $addr[$offset]",
 451                        [(set GRRegs:$dst,
 452                           (lda16f GRRegs:$addr, GRRegs:$offset))]>;
 453
 454 def LDA16B_l3r : _FL3R<0b001101100, (outs GRRegs:$dst),
 455                        (ins GRRegs:$addr, GRRegs:$offset),
 456                        "lda16 $dst, $addr[-$offset]",
 457                        [(set GRRegs:$dst,
 458                           (lda16b GRRegs:$addr, GRRegs:$offset))]>;
 459
 460 def MUL_l3r : FL3R<0b001111100, "mul", mul>;
 461 // Instructions which may trap are marked as side effecting.
 462 let hasSideEffects = 1 in {
 463 def DIVS_l3r : FL3R<0b010001100, "divs", sdiv>;
 464 def DIVU_l3r : FL3R<0b010011100, "divu", udiv>;
 465 def REMS_l3r : FL3R<0b110001100, "rems", srem>;
 466 def REMU_l3r : FL3R<0b110011100, "remu", urem>;
 467 }
 468 def XOR_l3r : FL3R<0b000011100, "xor", xor>;
 469 defm ASHR : FL3R_L2RBITP<0b000101100, 0b100101100, "ashr", sra>;
 470
 471 let Constraints = "$src1 = $dst" in
 472 def CRC_l3r : _FL3RSrcDst<0b101011100, (outs GRRegs:$dst),
 473                           (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 474                           "crc32 $dst, $src2, $src3",
 475                           [(set GRRegs:$dst,
 476                              (int_xcore_crc32 GRRegs:$src1, GRRegs:$src2,
 477                                               GRRegs:$src3))]>;
 478
 479 // TODO inpw, outpw
 480 let mayStore=1 in {
 481 def ST16_l3r : _FL3R<0b100001100, (outs),
 482                      (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 483                      "st16 $val, $addr[$offset]", []>;
 484
 485 def ST8_l3r : _FL3R<0b100011100, (outs),
 486                     (ins GRRegs:$val, GRRegs:$addr, GRRegs:$offset),
 487                     "st8 $val, $addr[$offset]", []>;
 488 }
 489
 490 // Four operand long
 491 let Constraints = "$src1 = $dst1,$src2 = $dst2" in {
 492 def MACCU_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 493                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 494                       GRRegs:$src4),
 495                     "maccu $dst1, $dst2, $src3, $src4",
 496                     []>;
 497
 498 def MACCS_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 499                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 500                       GRRegs:$src4),
 501                     "maccs $dst1, $dst2, $src3, $src4",
 502                     []>;
 503 }
 504
 505 let Constraints = "$src1 = $dst1" in
 506 def CRC8_l4r : _L4R<(outs GRRegs:$dst1, GRRegs:$dst2),
 507                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 508                     "crc8 $dst1, $dst2, $src2, $src3",
 509                     []>;
 510
 511 // Five operand long
 512
 513 def LADD_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 514                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 515                     "ladd $dst1, $dst2, $src1, $src2, $src3",
 516                     []>;
 517
 518 def LSUB_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 519                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 520                     "lsub $dst1, $dst2, $src1, $src2, $src3",
 521                     []>;
 522
 523 def LDIV_l5r : _L5R<(outs GRRegs:$dst1, GRRegs:$dst2),
 524                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3),
 525                     "ldiv $dst1, $dst2, $src1, $src2, $src3",
 526                     []>;
 527
 528 // Six operand long
 529
 530 def LMUL_l6r : _L6R<(outs GRRegs:$dst1, GRRegs:$dst2),
 531                     (ins GRRegs:$src1, GRRegs:$src2, GRRegs:$src3,
 532                       GRRegs:$src4),
 533                     "lmul $dst1, $dst2, $src1, $src2, $src3, $src4",
 534                     []>;
 535
 536 // Register - U6
 537
 538 //let Uses = [DP] in ...
 539 let neverHasSideEffects = 1, isReMaterializable = 1 in
 540 def LDAWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 541                     "ldaw $dst, dp[$a]",
 542                     []>;
 543
 544 let isReMaterializable = 1 in
 545 def LDAWDP_lru6: _FLRU6<
 546                     (outs GRRegs:$dst), (ins MEMii:$a),
 547                     "ldaw $dst, dp[$a]",
 548                     [(set GRRegs:$dst, ADDRdpii:$a)]>;
 549
 550 let mayLoad=1 in
 551 def LDWDP_ru6: _FRU6<(outs GRRegs:$dst), (ins MEMii:$a),
 552                     "ldw $dst, dp[$a]",
 553                     []>;
 554
 555 def LDWDP_lru6: _FLRU6<
 556                     (outs GRRegs:$dst), (ins MEMii:$a),
 557                     "ldw $dst, dp[$a]",
 558                     [(set GRRegs:$dst, (load ADDRdpii:$a))]>;
 559
 560 let mayStore=1 in
 561 def STWDP_ru6 : _FRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 562                   "stw $val, dp[$addr]",
 563                   []>;
 564
 565 def STWDP_lru6 : _FLRU6<(outs), (ins GRRegs:$val, MEMii:$addr),
 566                   "stw $val, dp[$addr]",
 567                   [(store GRRegs:$val, ADDRdpii:$addr)]>;
 568
 569 //let Uses = [CP] in ..
 570 let mayLoad = 1, isReMaterializable = 1, neverHasSideEffects = 1 in
 571 defm LDWCP : FRU6_LRU6_cp<"ldw">;
 572
 573 let Uses = [SP] in {
 574 let mayStore=1 in {
 575 def STWSP_ru6 : _FRU6<
 576                  (outs), (ins GRRegs:$val, i32imm:$index),
 577                  "stw $val, sp[$index]",
 578                  [(XCoreStwsp GRRegs:$val, immU6:$index)]>;
 579
 580 def STWSP_lru6 : _FLRU6<
 581                  (outs), (ins GRRegs:$val, i32imm:$index),
 582                  "stw $val, sp[$index]",
 583                  [(XCoreStwsp GRRegs:$val, immU16:$index)]>;
 584 }
 585
 586 let mayLoad=1 in {
 587 def LDWSP_ru6 : _FRU6<
 588                  (outs GRRegs:$dst), (ins i32imm:$b),
 589                  "ldw $dst, sp[$b]",
 590                  []>;
 591
 592 def LDWSP_lru6 : _FLRU6<
 593                  (outs GRRegs:$dst), (ins i32imm:$b),
 594                  "ldw $dst, sp[$b]",
 595                  []>;
 596 }
 597
 598 let neverHasSideEffects = 1 in {
 599 def LDAWSP_ru6 : _FRU6<
 600                  (outs GRRegs:$dst), (ins i32imm:$b),
 601                  "ldaw $dst, sp[$b]",
 602                  []>;
 603
 604 def LDAWSP_lru6 : _FLRU6<
 605                  (outs GRRegs:$dst), (ins i32imm:$b),
 606                  "ldaw $dst, sp[$b]",
 607                  []>;
 608
 609 def LDAWSP_ru6_RRegs : _FRU6<
 610                  (outs RRegs:$dst), (ins i32imm:$b),
 611                  "ldaw $dst, sp[$b]",
 612                  []>;
 613
 614 def LDAWSP_lru6_RRegs : _FLRU6<
 615                  (outs RRegs:$dst), (ins i32imm:$b),
 616                  "ldaw $dst, sp[$b]",
 617                  []>;
 618 }
 619 }
 620
 621 let isReMaterializable = 1 in {
 622 def LDC_ru6 : _FRU6<
 623                  (outs GRRegs:$dst), (ins i32imm:$b),
 624                  "ldc $dst, $b",
 625                  [(set GRRegs:$dst, immU6:$b)]>;
 626
 627 def LDC_lru6 : _FLRU6<
 628                  (outs GRRegs:$dst), (ins i32imm:$b),
 629                  "ldc $dst, $b",
 630                  [(set GRRegs:$dst, immU16:$b)]>;
 631 }
 632
 633 def SETC_ru6 : _FRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 634                   "setc res[$r], $val",
 635                   [(int_xcore_setc GRRegs:$r, immU6:$val)]>;
 636
 637 def SETC_lru6 : _FLRU6<(outs), (ins GRRegs:$r, i32imm:$val),
 638                   "setc res[$r], $val",
 639                   [(int_xcore_setc GRRegs:$r, immU16:$val)]>;
 640
 641 // Operand register - U6
 642 let isBranch = 1, isTerminator = 1 in {
 643 defm BRFT: FRU6_LRU6_branch<"bt">;
 644 defm BRBT: FRU6_LRU6_branch<"bt">;
 645 defm BRFF: FRU6_LRU6_branch<"bf">;
 646 defm BRBF: FRU6_LRU6_branch<"bf">;
 647 }
 648
 649 // U6
 650 let Defs = [SP], Uses = [SP] in {
 651 let neverHasSideEffects = 1 in
 652 defm EXTSP : FU6_LU6_np<"extsp">;
 653 let mayStore = 1 in
 654 defm ENTSP : FU6_LU6_np<"entsp">;
 655
 656 let isReturn = 1, isTerminator = 1, mayLoad = 1, isBarrier = 1 in {
 657 defm RETSP : FU6_LU6<"retsp", XCoreRetsp>;
 658 }
 659 }
 660
 661 // TODO extdp, kentsp, krestsp, blat
 662 // getsr, kalli
 663 let isBranch = 1, isTerminator = 1, isBarrier = 1 in {
 664 def BRBU_u6 : _FU6<
 665                  (outs),
 666                  (ins brtarget:$target),
 667                  "bu $target",
 668                  []>;
 669
 670 def BRBU_lu6 : _FLU6<
 671                  (outs),
 672                  (ins brtarget:$target),
 673                  "bu $target",
 674                  []>;
 675
 676 def BRFU_u6 : _FU6<
 677                  (outs),
 678                  (ins brtarget:$target),
 679                  "bu $target",
 680                  []>;
 681
 682 def BRFU_lu6 : _FLU6<
 683                  (outs),
 684                  (ins brtarget:$target),
 685                  "bu $target",
 686                  []>;
 687 }
 688
 689 //let Uses = [CP] in ...
 690 let Defs = [R11], neverHasSideEffects = 1, isReMaterializable = 1 in
 691 def LDAWCP_u6: _FRU6<(outs), (ins MEMii:$a),
 692                     "ldaw r11, cp[$a]",
 693                     []>;
 694
 695 let Defs = [R11], isReMaterializable = 1 in
 696 def LDAWCP_lu6: _FLRU6<
 697                     (outs), (ins MEMii:$a),
 698                     "ldaw r11, cp[$a]",
 699                     [(set R11, ADDRcpii:$a)]>;
 700
 701 defm SETSR : FU6_LU6_int<"setsr", int_xcore_setsr>;
 702
 703 defm CLRSR : FU6_LU6_int<"clrsr", int_xcore_clrsr>;
 704
 705 // setsr may cause a branch if it is used to enable events. clrsr may
 706 // branch if it is executed while events are enabled.
 707 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in {
 708 defm SETSR_branch : FU6_LU6_np<"setsr">;
 709 defm CLRSR_branch : FU6_LU6_np<"clrsr">;
 710 }
 711
 712 // U10
 713 // TODO ldwcpl, blacp
 714
 715 let Defs = [R11], isReMaterializable = 1, neverHasSideEffects = 1 in
 716 def LDAP_u10 : _FU10<
 717                   (outs),
 718                   (ins i32imm:$addr),
 719                   "ldap r11, $addr",
 720                   []>;
 721
 722 let Defs = [R11], isReMaterializable = 1 in
 723 def LDAP_lu10 : _FLU10<
 724                   (outs),
 725                   (ins i32imm:$addr),
 726                   "ldap r11, $addr",
 727                   [(set R11, (pcrelwrapper tglobaladdr:$addr))]>;
 728
 729 let Defs = [R11], isReMaterializable = 1 in
 730 def LDAP_lu10_ba : _FLU10<(outs),
 731                           (ins i32imm:$addr),
 732                           "ldap r11, $addr",
 733                           [(set R11, (pcrelwrapper tblockaddress:$addr))]>;
 734
 735 let isCall=1,
 736 // All calls clobber the link register and the non-callee-saved registers:
 737 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 738 def BL_u10 : _FU10<
 739                   (outs), (ins calltarget:$target),
 740                   "bl $target",
 741                   [(XCoreBranchLink immU10:$target)]>;
 742
 743 def BL_lu10 : _FLU10<
 744                   (outs), (ins calltarget:$target),
 745                   "bl $target",
 746                   [(XCoreBranchLink immU20:$target)]>;
 747 }
 748
 749 // Two operand short
 750 // TODO eet, eef, tsetmr
 751 def NOT : _F2R<0b100010, (outs GRRegs:$dst), (ins GRRegs:$b),
 752                 "not $dst, $b", [(set GRRegs:$dst, (not GRRegs:$b))]>;
 753
 754 def NEG : _F2R<0b100100, (outs GRRegs:$dst), (ins GRRegs:$b),
 755                 "neg $dst, $b", [(set GRRegs:$dst, (ineg GRRegs:$b))]>;
 756
 757 let Constraints = "$src1 = $dst" in {
 758 def SEXT_rus :
 759   _FRUSSrcDstBitp<0b001101, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 760                   "sext $dst, $src2",
 761                   [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1,
 762                                                      immBitp:$src2))]>;
 763
 764 def SEXT_2r :
 765   _F2RSrcDst<0b001100, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 766              "sext $dst, $src2",
 767              [(set GRRegs:$dst, (int_xcore_sext GRRegs:$src1, GRRegs:$src2))]>;
 768
 769 def ZEXT_rus :
 770   _FRUSSrcDstBitp<0b010001, (outs GRRegs:$dst), (ins GRRegs:$src1, i32imm:$src2),
 771                   "zext $dst, $src2",
 772                   [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1,
 773                                                      immBitp:$src2))]>;
 774
 775 def ZEXT_2r :
 776   _F2RSrcDst<0b010000, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 777              "zext $dst, $src2",
 778              [(set GRRegs:$dst, (int_xcore_zext GRRegs:$src1, GRRegs:$src2))]>;
 779
 780 def ANDNOT_2r :
 781   _F2RSrcDst<0b001010, (outs GRRegs:$dst), (ins GRRegs:$src1, GRRegs:$src2),
 782              "andnot $dst, $src2",
 783              [(set GRRegs:$dst, (and GRRegs:$src1, (not GRRegs:$src2)))]>;
 784 }
 785
 786 let isReMaterializable = 1, neverHasSideEffects = 1 in
 787 def MKMSK_rus : _FRUSBitp<0b101001, (outs GRRegs:$dst), (ins i32imm:$size),
 788                           "mkmsk $dst, $size", []>;
 789
 790 def MKMSK_2r : _F2R<0b101000, (outs GRRegs:$dst), (ins GRRegs:$size),
 791                     "mkmsk $dst, $size",
 792                     [(set GRRegs:$dst, (add (shl 1, GRRegs:$size), -1))]>;
 793
 794 def GETR_rus : _FRUS<0b100000, (outs GRRegs:$dst), (ins i32imm:$type),
 795                      "getr $dst, $type",
 796                      [(set GRRegs:$dst, (int_xcore_getr immUs:$type))]>;
 797
 798 def GETTS_2r : _F2R<0b001110, (outs GRRegs:$dst), (ins GRRegs:$r),
 799                     "getts $dst, res[$r]",
 800                     [(set GRRegs:$dst, (int_xcore_getts GRRegs:$r))]>;
 801
 802 def SETPT_2r : _FR2R<0b001111, (outs), (ins GRRegs:$r, GRRegs:$val),
 803                      "setpt res[$r], $val",
 804                      [(int_xcore_setpt GRRegs:$r, GRRegs:$val)]>;
 805
 806 def OUTCT_2r : _F2R<0b010010, (outs), (ins GRRegs:$r, GRRegs:$val),
 807                     "outct res[$r], $val",
 808                     [(int_xcore_outct GRRegs:$r, GRRegs:$val)]>;
 809
 810 def OUTCT_rus : _FRUS<0b010011, (outs), (ins GRRegs:$r, i32imm:$val),
 811                        "outct res[$r], $val",
 812                        [(int_xcore_outct GRRegs:$r, immUs:$val)]>;
 813
 814 def OUTT_2r : _FR2R<0b000011, (outs), (ins GRRegs:$r, GRRegs:$val),
 815                     "outt res[$r], $val",
 816                     [(int_xcore_outt GRRegs:$r, GRRegs:$val)]>;
 817
 818 def OUT_2r : _FR2R<0b101010, (outs), (ins GRRegs:$r, GRRegs:$val),
 819                    "out res[$r], $val",
 820                    [(int_xcore_out GRRegs:$r, GRRegs:$val)]>;
 821
 822 let Constraints = "$src = $dst" in
 823 def OUTSHR_2r :
 824   _F2RSrcDst<0b101011, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 825              "outshr res[$r], $src",
 826              [(set GRRegs:$dst, (int_xcore_outshr GRRegs:$r, GRRegs:$src))]>;
 827
 828 def INCT_2r : _F2R<0b100001, (outs GRRegs:$dst), (ins GRRegs:$r),
 829                    "inct $dst, res[$r]",
 830                    [(set GRRegs:$dst, (int_xcore_inct GRRegs:$r))]>;
 831
 832 def INT_2r : _F2R<0b100011, (outs GRRegs:$dst), (ins GRRegs:$r),
 833                   "int $dst, res[$r]",
 834                   [(set GRRegs:$dst, (int_xcore_int GRRegs:$r))]>;
 835
 836 def IN_2r : _F2R<0b101100, (outs GRRegs:$dst), (ins GRRegs:$r),
 837                  "in $dst, res[$r]",
 838                  [(set GRRegs:$dst, (int_xcore_in GRRegs:$r))]>;
 839
 840 let Constraints = "$src = $dst" in
 841 def INSHR_2r :
 842   _F2RSrcDst<0b101101, (outs GRRegs:$dst), (ins GRRegs:$src, GRRegs:$r),
 843              "inshr $dst, res[$r]",
 844              [(set GRRegs:$dst, (int_xcore_inshr GRRegs:$r, GRRegs:$src))]>;
 845
 846 def CHKCT_2r : _F2R<0b110010, (outs), (ins GRRegs:$r, GRRegs:$val),
 847                     "chkct res[$r], $val",
 848                     [(int_xcore_chkct GRRegs:$r, GRRegs:$val)]>;
 849
 850 def CHKCT_rus : _FRUSBitp<0b110011, (outs), (ins GRRegs:$r, i32imm:$val),
 851                           "chkct res[$r], $val",
 852                           [(int_xcore_chkct GRRegs:$r, immUs:$val)]>;
 853
 854 def TESTCT_2r : _F2R<0b101111, (outs GRRegs:$dst), (ins GRRegs:$src),
 855                      "testct $dst, res[$src]",
 856                      [(set GRRegs:$dst, (int_xcore_testct GRRegs:$src))]>;
 857
 858 def TESTWCT_2r : _F2R<0b110001, (outs GRRegs:$dst), (ins GRRegs:$src),
 859                       "testwct $dst, res[$src]",
 860                       [(set GRRegs:$dst, (int_xcore_testwct GRRegs:$src))]>;
 861
 862 def SETD_2r : _FR2R<0b000101, (outs), (ins GRRegs:$r, GRRegs:$val),
 863                     "setd res[$r], $val",
 864                     [(int_xcore_setd GRRegs:$r, GRRegs:$val)]>;
 865
 866 def SETPSC_l2r : _FR2R<0b110000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 867                        "setpsc res[$src1], $src2",
 868                        [(int_xcore_setpsc GRRegs:$src1, GRRegs:$src2)]>;
 869
 870 def GETST_2r : _F2R<0b000001, (outs GRRegs:$dst), (ins GRRegs:$r),
 871                     "getst $dst, res[$r]",
 872                     [(set GRRegs:$dst, (int_xcore_getst GRRegs:$r))]>;
 873
 874 def INITSP_2r : _F2R<0b000100, (outs), (ins GRRegs:$src, GRRegs:$t),
 875                      "init t[$t]:sp, $src",
 876                      [(int_xcore_initsp GRRegs:$t, GRRegs:$src)]>;
 877
 878 def INITPC_2r : _F2R<0b000000, (outs), (ins GRRegs:$src, GRRegs:$t),
 879                      "init t[$t]:pc, $src",
 880                      [(int_xcore_initpc GRRegs:$t, GRRegs:$src)]>;
 881
 882 def INITCP_2r : _F2R<0b000110, (outs), (ins GRRegs:$src, GRRegs:$t),
 883                      "init t[$t]:cp, $src",
 884                      [(int_xcore_initcp GRRegs:$t, GRRegs:$src)]>;
 885
 886 def INITDP_2r : _F2R<0b000010, (outs), (ins GRRegs:$src, GRRegs:$t),
 887                      "init t[$t]:dp, $src",
 888                      [(int_xcore_initdp GRRegs:$t, GRRegs:$src)]>;
 889
 890 def PEEK_2r : _F2R<0b101110, (outs GRRegs:$dst), (ins GRRegs:$src),
 891                     "peek $dst, res[$src]",
 892                     [(set GRRegs:$dst, (int_xcore_peek GRRegs:$src))]>;
 893
 894 def ENDIN_2r : _F2R<0b100101, (outs GRRegs:$dst), (ins GRRegs:$src),
 895                      "endin $dst, res[$src]",
 896                      [(set GRRegs:$dst, (int_xcore_endin GRRegs:$src))]>;
 897
 898 // Two operand long
 899 // getd, testlcl
 900 def BITREV_l2r : _FL2R<0b0000011000, (outs GRRegs:$dst), (ins GRRegs:$src),
 901                        "bitrev $dst, $src",
 902                        [(set GRRegs:$dst, (int_xcore_bitrev GRRegs:$src))]>;
 903
 904 def BYTEREV_l2r : _FL2R<0b0000011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 905                         "byterev $dst, $src",
 906                         [(set GRRegs:$dst, (bswap GRRegs:$src))]>;
 907
 908 def CLZ_l2r : _FL2R<0b000111000, (outs GRRegs:$dst), (ins GRRegs:$src),
 909                     "clz $dst, $src",
 910                     [(set GRRegs:$dst, (ctlz GRRegs:$src))]>;
 911
 912 def SETC_l2r : _FL2R<0b0010111001, (outs), (ins GRRegs:$r, GRRegs:$val),
 913                      "setc res[$r], $val",
 914                      [(int_xcore_setc GRRegs:$r, GRRegs:$val)]>;
 915
 916 def SETTW_l2r : _FLR2R<0b0010011001, (outs), (ins GRRegs:$r, GRRegs:$val),
 917                        "settw res[$r], $val",
 918                        [(int_xcore_settw GRRegs:$r, GRRegs:$val)]>;
 919
 920 def GETPS_l2r : _FL2R<0b0001011001, (outs GRRegs:$dst), (ins GRRegs:$src),
 921                       "get $dst, ps[$src]",
 922                       [(set GRRegs:$dst, (int_xcore_getps GRRegs:$src))]>;
 923
 924 def SETPS_l2r : _FLR2R<0b0001111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 925                        "set ps[$src1], $src2",
 926                        [(int_xcore_setps GRRegs:$src1, GRRegs:$src2)]>;
 927
 928 def INITLR_l2r : _FL2R<0b0001011000, (outs), (ins GRRegs:$src, GRRegs:$t),
 929                        "init t[$t]:lr, $src",
 930                        [(int_xcore_initlr GRRegs:$t, GRRegs:$src)]>;
 931
 932 def SETCLK_l2r : _FLR2R<0b0000111001, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 933                         "setclk res[$src1], $src2",
 934                         [(int_xcore_setclk GRRegs:$src1, GRRegs:$src2)]>;
 935
 936 def SETRDY_l2r : _FLR2R<0b0010111000, (outs), (ins GRRegs:$src1, GRRegs:$src2),
 937                         "setrdy res[$src1], $src2",
 938                         [(int_xcore_setrdy GRRegs:$src1, GRRegs:$src2)]>;
 939
 940 // One operand short
 941 // TODO edu, eeu, waitet, waitef, tstart, clrtp
 942 // setdp, setcp, setev, kcall
 943 // dgetreg
 944 def MSYNC_1r : _F1R<0b000111, (outs), (ins GRRegs:$a),
 945                     "msync res[$a]",
 946                     [(int_xcore_msync GRRegs:$a)]>;
 947 def MJOIN_1r : _F1R<0b000101, (outs), (ins GRRegs:$a),
 948                     "mjoin res[$a]",
 949                     [(int_xcore_mjoin GRRegs:$a)]>;
 950
 951 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 952 def BAU_1r : _F1R<0b001001, (outs), (ins GRRegs:$a),
 953                  "bau $a",
 954                  [(brind GRRegs:$a)]>;
 955
 956 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 957 def BR_JT : PseudoInstXCore<(outs), (ins InlineJT:$t, GRRegs:$i),
 958                             "bru $i\n$t",
 959                             [(XCoreBR_JT tjumptable:$t, GRRegs:$i)]>;
 960
 961 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1 in
 962 def BR_JT32 : PseudoInstXCore<(outs), (ins InlineJT32:$t, GRRegs:$i),
 963                               "bru $i\n$t",
 964                               [(XCoreBR_JT32 tjumptable:$t, GRRegs:$i)]>;
 965
 966 let Defs=[SP], neverHasSideEffects=1 in
 967 def SETSP_1r : _F1R<0b001011, (outs), (ins GRRegs:$a),
 968                  "set sp, $a",
 969                  []>;
 970
 971 let hasCtrlDep = 1 in
 972 def ECALLT_1r : _F1R<0b010011, (outs), (ins GRRegs:$a),
 973                  "ecallt $a",
 974                  []>;
 975
 976 let hasCtrlDep = 1 in
 977 def ECALLF_1r : _F1R<0b010010, (outs), (ins GRRegs:$a),
 978                  "ecallf $a",
 979                  []>;
 980
 981 let isCall=1,
 982 // All calls clobber the link register and the non-callee-saved registers:
 983 Defs = [R0, R1, R2, R3, R11, LR], Uses = [SP] in {
 984 def BLA_1r : _F1R<0b001000, (outs), (ins GRRegs:$a),
 985                  "bla $a",
 986                  [(XCoreBranchLink GRRegs:$a)]>;
 987 }
 988
 989 def SYNCR_1r : _F1R<0b100001, (outs), (ins GRRegs:$a),
 990                  "syncr res[$a]",
 991                  [(int_xcore_syncr GRRegs:$a)]>;
 992
 993 def FREER_1r : _F1R<0b000100, (outs), (ins GRRegs:$a),
 994                "freer res[$a]",
 995                [(int_xcore_freer GRRegs:$a)]>;
 996
 997 let Uses=[R11] in {
 998 def SETV_1r : _F1R<0b010001, (outs), (ins GRRegs:$a),
 999                    "setv res[$a], r11",
1000                    [(int_xcore_setv GRRegs:$a, R11)]>;
1001
1002 def SETEV_1r : _F1R<0b001111, (outs), (ins GRRegs:$a),
1003                     "setev res[$a], r11",
1004                     [(int_xcore_setev GRRegs:$a, R11)]>;
1005 }
1006
1007 def EEU_1r : _F1R<0b000001, (outs), (ins GRRegs:$a),
1008                "eeu res[$a]",
1009                [(int_xcore_eeu GRRegs:$a)]>;
1010
1011 // Zero operand short
1012 // TODO freet, ldspc, stspc, ldssr, stssr, ldsed, stsed,
1013 // stet, getkep, getksp, setkep, getid, kret, dcall, dret,
1014 // dentsp, drestsp
1015
1016 def CLRE_0R : _F0R<0b0000001101, (outs), (ins), "clre", [(int_xcore_clre)]>;
1017
1018 let Defs = [R11] in {
1019 def GETID_0R : _F0R<0b0001001110, (outs), (ins),
1020                     "get r11, id",
1021                     [(set R11, (int_xcore_getid))]>;
1022
1023 def GETED_0R : _F0R<0b0000111110, (outs), (ins),
1024                     "get r11, ed",
1025                     [(set R11, (int_xcore_geted))]>;
1026
1027 def GETET_0R : _F0R<0b0000111111, (outs), (ins),
1028                     "get r11, et",
1029                     [(set R11, (int_xcore_getet))]>;
1030 }
1031
1032 def SSYNC_0r : _F0R<0b0000001110, (outs), (ins),
1033                     "ssync",
1034                     [(int_xcore_ssync)]>;
1035
1036 let isBranch=1, isIndirectBranch=1, isTerminator=1, isBarrier = 1,
1037     hasSideEffects = 1 in
1038 def WAITEU_0R : _F0R<0b0000001100, (outs), (ins),
1039                      "waiteu",
1040                      [(brind (int_xcore_waitevent))]>;
1041
1042 //===----------------------------------------------------------------------===//
1043 // Non-Instruction Patterns
1044 //===----------------------------------------------------------------------===//
1045
1046 def : Pat<(XCoreBranchLink tglobaladdr:$addr), (BL_lu10 tglobaladdr:$addr)>;
1047 def : Pat<(XCoreBranchLink texternalsym:$addr), (BL_lu10 texternalsym:$addr)>;
1048
1049 /// sext_inreg
1050 def : Pat<(sext_inreg GRRegs:$b, i1), (SEXT_rus GRRegs:$b, 1)>;
1051 def : Pat<(sext_inreg GRRegs:$b, i8), (SEXT_rus GRRegs:$b, 8)>;
1052 def : Pat<(sext_inreg GRRegs:$b, i16), (SEXT_rus GRRegs:$b, 16)>;
1053
1054 /// loads
1055 def : Pat<(zextloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1056           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1057 def : Pat<(zextloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1058
1059 def : Pat<(sextloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1060           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1061 def : Pat<(sextloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1062
1063 def : Pat<(load (ldawf GRRegs:$addr, GRRegs:$offset)),
1064           (LDW_3r GRRegs:$addr, GRRegs:$offset)>;
1065 def : Pat<(load (add GRRegs:$addr, immUs4:$offset)),
1066           (LDW_2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1067 def : Pat<(load GRRegs:$addr), (LDW_2rus GRRegs:$addr, 0)>;
1068
1069 /// anyext
1070 def : Pat<(extloadi8 (add GRRegs:$addr, GRRegs:$offset)),
1071           (LD8U_3r GRRegs:$addr, GRRegs:$offset)>;
1072 def : Pat<(extloadi8 GRRegs:$addr), (LD8U_3r GRRegs:$addr, (LDC_ru6 0))>;
1073 def : Pat<(extloadi16 (lda16f GRRegs:$addr, GRRegs:$offset)),
1074           (LD16S_3r GRRegs:$addr, GRRegs:$offset)>;
1075 def : Pat<(extloadi16 GRRegs:$addr), (LD16S_3r GRRegs:$addr, (LDC_ru6 0))>;
1076
1077 /// stores
1078 def : Pat<(truncstorei8 GRRegs:$val, (add GRRegs:$addr, GRRegs:$offset)),
1079           (ST8_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1080 def : Pat<(truncstorei8 GRRegs:$val, GRRegs:$addr),
1081           (ST8_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1082
1083 def : Pat<(truncstorei16 GRRegs:$val, (lda16f GRRegs:$addr, GRRegs:$offset)),
1084           (ST16_l3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1085 def : Pat<(truncstorei16 GRRegs:$val, GRRegs:$addr),
1086           (ST16_l3r GRRegs:$val, GRRegs:$addr, (LDC_ru6 0))>;
1087
1088 def : Pat<(store GRRegs:$val, (ldawf GRRegs:$addr, GRRegs:$offset)),
1089           (STW_3r GRRegs:$val, GRRegs:$addr, GRRegs:$offset)>;
1090 def : Pat<(store GRRegs:$val, (add GRRegs:$addr, immUs4:$offset)),
1091           (STW_2rus GRRegs:$val, GRRegs:$addr, (div4_xform immUs4:$offset))>;
1092 def : Pat<(store GRRegs:$val, GRRegs:$addr),
1093           (STW_2rus GRRegs:$val, GRRegs:$addr, 0)>;
1094
1095 /// cttz
1096 def : Pat<(cttz GRRegs:$src), (CLZ_l2r (BITREV_l2r GRRegs:$src))>;
1097
1098 /// trap
1099 def : Pat<(trap), (ECALLF_1r (LDC_ru6 0))>;
1100
1101 ///
1102 /// branch patterns
1103 ///
1104
1105 // unconditional branch
1106 def : Pat<(br bb:$addr), (BRFU_lu6 bb:$addr)>;
1107
1108 // direct match equal/notequal zero brcond
1109 def : Pat<(brcond (setne GRRegs:$lhs, 0), bb:$dst),
1110           (BRFT_lru6 GRRegs:$lhs, bb:$dst)>;
1111 def : Pat<(brcond (seteq GRRegs:$lhs, 0), bb:$dst),
1112           (BRFF_lru6 GRRegs:$lhs, bb:$dst)>;
1113
1114 def : Pat<(brcond (setle GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1115           (BRFF_lru6 (LSS_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1116 def : Pat<(brcond (setule GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1117           (BRFF_lru6 (LSU_3r GRRegs:$rhs, GRRegs:$lhs), bb:$dst)>;
1118 def : Pat<(brcond (setge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1119           (BRFF_lru6 (LSS_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1120 def : Pat<(brcond (setuge GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1121           (BRFF_lru6 (LSU_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1122 def : Pat<(brcond (setne GRRegs:$lhs, GRRegs:$rhs), bb:$dst),
1123           (BRFF_lru6 (EQ_3r GRRegs:$lhs, GRRegs:$rhs), bb:$dst)>;
1124 def : Pat<(brcond (setne GRRegs:$lhs, immUs:$rhs), bb:$dst),
1125           (BRFF_lru6 (EQ_2rus GRRegs:$lhs, immUs:$rhs), bb:$dst)>;
1126
1127 // generic brcond pattern
1128 def : Pat<(brcond GRRegs:$cond, bb:$addr), (BRFT_lru6 GRRegs:$cond, bb:$addr)>;
1129
1130
1131 ///
1132 /// Select patterns
1133 ///
1134
1135 // direct match equal/notequal zero select
1136 def : Pat<(select (setne GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1137         (SELECT_CC GRRegs:$lhs, GRRegs:$T, GRRegs:$F)>;
1138
1139 def : Pat<(select (seteq GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1140         (SELECT_CC GRRegs:$lhs, GRRegs:$F, GRRegs:$T)>;
1141
1142 def : Pat<(select (setle GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1143           (SELECT_CC (LSS_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1144 def : Pat<(select (setule GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1145           (SELECT_CC (LSU_3r GRRegs:$rhs, GRRegs:$lhs), GRRegs:$F, GRRegs:$T)>;
1146 def : Pat<(select (setge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1147           (SELECT_CC (LSS_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1148 def : Pat<(select (setuge GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1149           (SELECT_CC (LSU_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1150 def : Pat<(select (setne GRRegs:$lhs, GRRegs:$rhs), GRRegs:$T, GRRegs:$F),
1151           (SELECT_CC (EQ_3r GRRegs:$lhs, GRRegs:$rhs), GRRegs:$F, GRRegs:$T)>;
1152 def : Pat<(select (setne GRRegs:$lhs, immUs:$rhs), GRRegs:$T, GRRegs:$F),
1153           (SELECT_CC (EQ_2rus GRRegs:$lhs, immUs:$rhs), GRRegs:$F, GRRegs:$T)>;
1154
1155 ///
1156 /// setcc patterns, only matched when none of the above brcond
1157 /// patterns match
1158 ///
1159
1160 // setcc 2 register operands
1161 def : Pat<(setle GRRegs:$lhs, GRRegs:$rhs),
1162           (EQ_2rus (LSS_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1163 def : Pat<(setule GRRegs:$lhs, GRRegs:$rhs),
1164           (EQ_2rus (LSU_3r GRRegs:$rhs, GRRegs:$lhs), 0)>;
1165
1166 def : Pat<(setgt GRRegs:$lhs, GRRegs:$rhs),
1167           (LSS_3r GRRegs:$rhs, GRRegs:$lhs)>;
1168 def : Pat<(setugt GRRegs:$lhs, GRRegs:$rhs),
1169           (LSU_3r GRRegs:$rhs, GRRegs:$lhs)>;
1170
1171 def : Pat<(setge GRRegs:$lhs, GRRegs:$rhs),
1172           (EQ_2rus (LSS_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1173 def : Pat<(setuge GRRegs:$lhs, GRRegs:$rhs),
1174           (EQ_2rus (LSU_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1175
1176 def : Pat<(setlt GRRegs:$lhs, GRRegs:$rhs),
1177           (LSS_3r GRRegs:$lhs, GRRegs:$rhs)>;
1178 def : Pat<(setult GRRegs:$lhs, GRRegs:$rhs),
1179           (LSU_3r GRRegs:$lhs, GRRegs:$rhs)>;
1180
1181 def : Pat<(setne GRRegs:$lhs, GRRegs:$rhs),
1182           (EQ_2rus (EQ_3r GRRegs:$lhs, GRRegs:$rhs), 0)>;
1183
1184 def : Pat<(seteq GRRegs:$lhs, GRRegs:$rhs),
1185           (EQ_3r GRRegs:$lhs, GRRegs:$rhs)>;
1186
1187 // setcc reg/imm operands
1188 def : Pat<(seteq GRRegs:$lhs, immUs:$rhs),
1189           (EQ_2rus GRRegs:$lhs, immUs:$rhs)>;
1190 def : Pat<(setne GRRegs:$lhs, immUs:$rhs),
1191           (EQ_2rus (EQ_2rus GRRegs:$lhs, immUs:$rhs), 0)>;
1192
1193 // misc
1194 def : Pat<(add GRRegs:$addr, immUs4:$offset),
1195           (LDAWF_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1196
1197 def : Pat<(sub GRRegs:$addr, immUs4:$offset),
1198           (LDAWB_l2rus GRRegs:$addr, (div4_xform immUs4:$offset))>;
1199
1200 def : Pat<(and GRRegs:$val, immMskBitp:$mask),
1201           (ZEXT_rus GRRegs:$val, (msksize_xform immMskBitp:$mask))>;
1202
1203 // (sub X, imm) gets canonicalized to (add X, -imm).  Match this form.
1204 def : Pat<(add GRRegs:$src1, immUsNeg:$src2),
1205           (SUB_2rus GRRegs:$src1, (neg_xform immUsNeg:$src2))>;
1206
1207 def : Pat<(add GRRegs:$src1, immUs4Neg:$src2),
1208           (LDAWB_l2rus GRRegs:$src1, (div4neg_xform immUs4Neg:$src2))>;
1209
1210 ///
1211 /// Some peepholes
1212 ///
1213
1214 def : Pat<(mul GRRegs:$src, 3),
1215           (LDA16F_l3r GRRegs:$src, GRRegs:$src)>;
1216
1217 def : Pat<(mul GRRegs:$src, 5),
1218           (LDAWF_l3r GRRegs:$src, GRRegs:$src)>;
1219
1220 def : Pat<(mul GRRegs:$src, -3),
1221           (LDAWB_l3r GRRegs:$src, GRRegs:$src)>;
1222
1223 // ashr X, 32 is equivalent to ashr X, 31 on the XCore.
1224 def : Pat<(sra GRRegs:$src, 31),
1225           (ASHR_l2rus GRRegs:$src, 32)>;
1226
1227 def : Pat<(brcond (setlt GRRegs:$lhs, 0), bb:$dst),
1228           (BRFT_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1229
1230 // setge X, 0 is canonicalized to setgt X, -1
1231 def : Pat<(brcond (setgt GRRegs:$lhs, -1), bb:$dst),
1232           (BRFF_lru6 (ASHR_l2rus GRRegs:$lhs, 32), bb:$dst)>;
1233
1234 def : Pat<(select (setlt GRRegs:$lhs, 0), GRRegs:$T, GRRegs:$F),
1235           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$T, GRRegs:$F)>;
1236
1237 def : Pat<(select (setgt GRRegs:$lhs, -1), GRRegs:$T, GRRegs:$F),
1238           (SELECT_CC (ASHR_l2rus GRRegs:$lhs, 32), GRRegs:$F, GRRegs:$T)>;
1239
1240 def : Pat<(setgt GRRegs:$lhs, -1),
1241           (EQ_2rus (ASHR_l2rus GRRegs:$lhs, 32), 0)>;
1242
1243 def : Pat<(sra (shl GRRegs:$src, immBpwSubBitp:$imm), immBpwSubBitp:$imm),
1244           (SEXT_rus GRRegs:$src, (bpwsub_xform immBpwSubBitp:$imm))>;