sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 char debug_write_read = 0;
  37 #endif
  38
  39 static struct snd_soc_codec *rt3261_codec;
  40
  41 #if 1
  42 #define DBG(x...)       printk(KERN_INFO x)
  43 #else
  44 #define DBG(x...)
  45 #endif
  46
  47 //#define RTK_IOCTL
  48 #ifdef RTK_IOCTL
  49 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  50 #include "rt_codec_ioctl.h"
  51 #include "rt3261_ioctl.h"
  52 #endif
  53 #endif
  54
  55 #include "rt3261.h"
  56 #if defined (CONFIG_SND_SOC_RT3261)
  57 #include "rt3261-dsp.h"
  58 #endif
  59
  60 #define RT3261_REG_RW 1 /* for debug */
  61 #define RT3261_DET_EXT_MIC 0
  62
  63 #define VERSION "RT3261_V1.0.0"
  64
  65 struct rt3261_init_reg {
  66         u8 reg;
  67         u16 val;
  68 };
  69
  70 static struct rt3261_init_reg init_list[] = {
  71         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  72         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  73         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  74         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  75         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  76         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  77         {RT3261_PRIV_DATA       , 0x0347},
  78         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  79         {RT3261_PRIV_DATA       , 0x2600},
  80         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  81         {RT3261_PRIV_DATA       , 0x0aa8},
  82         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  83         {RT3261_PRIV_DATA       , 0x8aaa},
  84         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  85         {RT3261_PRIV_DATA       , 0x6115},
  86         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  87         {RT3261_PRIV_DATA       , 0x0804},
  88         {RT3261_SPK_VOL         , 0x8b8b},//SPKMIX -> SPKVOL
  89         {RT3261_HP_VOL          , 0x8888},
  90         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  91         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  92         {RT3261_I2S1_SDP        , 0xe000},
  93         {RT3261_I2S2_SDP        , 0x8040},
  94 };
  95 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  96
  97 static int rt3261_reg_init(struct snd_soc_codec *codec)
  98 {
  99         int i;
 100
 101         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 102                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 103
 104         return 0;
 105 }
 106
 107 static int rt3261_index_sync(struct snd_soc_codec *codec)
 108 {
 109         int i;
 110
 111         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 112                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 113                         RT3261_PRIV_DATA == init_list[i].reg)
 114                         snd_soc_write(codec, init_list[i].reg,
 115                                         init_list[i].val);
 116         return 0;
 117 }
 118
 119 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 120         [RT3261_RESET] = 0x000c,
 121         [RT3261_SPK_VOL] = 0xc8c8,
 122         [RT3261_HP_VOL] = 0xc8c8,
 123         [RT3261_OUTPUT] = 0xc8c8,
 124         [RT3261_MONO_OUT] = 0x8000,
 125         [RT3261_INL_INR_VOL] = 0x0808,
 126         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 127         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 128         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 129         [RT3261_ADC_DATA] = 0x2f2f,
 130         [RT3261_STO_ADC_MIXER] = 0x7060,
 131         [RT3261_MONO_ADC_MIXER] = 0x7070,
 132         [RT3261_AD_DA_MIXER] = 0x8080,
 133         [RT3261_STO_DAC_MIXER] = 0x5454,
 134         [RT3261_MONO_DAC_MIXER] = 0x5454,
 135         [RT3261_DIG_MIXER] = 0xaa00,
 136         [RT3261_DSP_PATH2] = 0xa000,
 137         [RT3261_REC_L2_MIXER] = 0x007f,
 138         [RT3261_REC_R2_MIXER] = 0x007f,
 139         [RT3261_HPO_MIXER] = 0xe000,
 140         [RT3261_SPK_L_MIXER] = 0x003e,
 141         [RT3261_SPK_R_MIXER] = 0x003e,
 142         [RT3261_SPO_L_MIXER] = 0xf800,
 143         [RT3261_SPO_R_MIXER] = 0x3800,
 144         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 145         [RT3261_MONO_MIXER] = 0xfc00,
 146         [RT3261_OUT_L3_MIXER] = 0x01ff,
 147         [RT3261_OUT_R3_MIXER] = 0x01ff,
 148         [RT3261_LOUT_MIXER] = 0xf000,
 149         [RT3261_PWR_ANLG1] = 0x00c0,
 150         [RT3261_I2S1_SDP] = 0x8000,
 151         [RT3261_I2S2_SDP] = 0x8000,
 152         [RT3261_I2S3_SDP] = 0x8000,
 153         [RT3261_ADDA_CLK1] = 0x1110,
 154         [RT3261_ADDA_CLK2] = 0x0c00,
 155         [RT3261_DMIC] = 0x1d00,
 156         [RT3261_ASRC_3] = 0x0008,
 157         [RT3261_HP_OVCD] = 0x0600,
 158         [RT3261_CLS_D_OVCD] = 0x0228,
 159         [RT3261_CLS_D_OUT] = 0xa800,
 160         [RT3261_DEPOP_M1] = 0x0004,
 161         [RT3261_DEPOP_M2] = 0x1100,
 162         [RT3261_DEPOP_M3] = 0x0646,
 163         [RT3261_CHARGE_PUMP] = 0x0c00,
 164         [RT3261_MICBIAS] = 0x3000,
 165         [RT3261_EQ_CTRL1] = 0x2080,
 166         [RT3261_DRC_AGC_1] = 0x2206,
 167         [RT3261_DRC_AGC_2] = 0x1f00,
 168         [RT3261_ANC_CTRL1] = 0x034b,
 169         [RT3261_ANC_CTRL2] = 0x0066,
 170         [RT3261_ANC_CTRL3] = 0x000b,
 171         [RT3261_GPIO_CTRL1] = 0x0400,
 172         [RT3261_DSP_CTRL3] = 0x2000,
 173         [RT3261_BASE_BACK] = 0x0013,
 174         [RT3261_MP3_PLUS1] = 0x0680,
 175         [RT3261_MP3_PLUS2] = 0x1c17,
 176         [RT3261_3D_HP] = 0x8c00,
 177         [RT3261_ADJ_HPF] = 0x2a20,
 178         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 179         [RT3261_SV_ZCD1] = 0x0809,
 180         [RT3261_VENDOR_ID1] = 0x10ec,
 181         [RT3261_VENDOR_ID2] = 0x6231,
 182 };
 183
 184 static int rt3261_reset(struct snd_soc_codec *codec)
 185 {
 186         return snd_soc_write(codec, RT3261_RESET, 0);
 187 }
 188
 189 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 190                 unsigned int reg)
 191 {
 192         unsigned int val;
 193
 194         val = codec->hw_read(codec, reg);
 195         return val;
 196 }
 197
 198 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 199                 unsigned int value, const void *data, int len)
 200 {
 201         int ret;
 202
 203         if (!snd_soc_codec_volatile_register(codec, reg) &&
 204                         reg < codec->driver->reg_cache_size &&
 205                         !codec->cache_bypass) {
 206                 ret = snd_soc_cache_write(codec, reg, value);
 207                 if (ret < 0)
 208                         return -1;
 209         }
 210
 211         if (codec->cache_only) {
 212                 codec->cache_sync = 1;
 213                 return 0;
 214         }
 215
 216         ret = codec->hw_write(codec->control_data, data, len);
 217         if (ret == len)
 218                 return 0;
 219         if (ret < 0)
 220                 return ret;
 221         else
 222                 return -EIO;
 223 }
 224
 225 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 226                 unsigned int value)
 227 {
 228         u8 data[3];
 229
 230         data[0] = reg;
 231         data[1] = (value >> 8) & 0xff;
 232         data[2] = value & 0xff;
 233
 234         return do_hw_write(codec, reg, value, data, 3);
 235 }
 236
 237 /**
 238  * rt3261_index_write - Write private register.
 239  * @codec: SoC audio codec device.
 240  * @reg: Private register index.
 241  * @value: Private register Data.
 242  *
 243  * Modify private register for advanced setting. It can be written through
 244  * private index (0x6a) and data (0x6c) register.
 245  *
 246  * Returns 0 for success or negative error code.
 247  */
 248 static int rt3261_index_write(struct snd_soc_codec *codec,
 249                 unsigned int reg, unsigned int value)
 250 {
 251         int ret;
 252
 253         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 254         if (ret < 0) {
 255                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 256                 goto err;
 257         }
 258         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 259         if (ret < 0) {
 260                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 261                 goto err;
 262         }
 263         return 0;
 264
 265 err:
 266         return ret;
 267 }
 268
 269 /**
 270  * rt3261_index_read - Read private register.
 271  * @codec: SoC audio codec device.
 272  * @reg: Private register index.
 273  *
 274  * Read advanced setting from private register. It can be read through
 275  * private index (0x6a) and data (0x6c) register.
 276  *
 277  * Returns private register value or negative error code.
 278  */
 279 static unsigned int rt3261_index_read(
 280         struct snd_soc_codec *codec, unsigned int reg)
 281 {
 282         int ret;
 283
 284         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 285         if (ret < 0) {
 286                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 287                 return ret;
 288         }
 289         return snd_soc_read(codec, RT3261_PRIV_DATA);
 290 }
 291
 292 /**
 293  * rt3261_index_update_bits - update private register bits
 294  * @codec: audio codec
 295  * @reg: Private register index.
 296  * @mask: register mask
 297  * @value: new value
 298  *
 299  * Writes new register value.
 300  *
 301  * Returns 1 for change, 0 for no change, or negative error code.
 302  */
 303 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 304         unsigned int reg, unsigned int mask, unsigned int value)
 305 {
 306         unsigned int old, new;
 307         int change, ret;
 308
 309         ret = rt3261_index_read(codec, reg);
 310         if (ret < 0) {
 311                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 312                 goto err;
 313         }
 314
 315         old = ret;
 316         new = (old & ~mask) | (value & mask);
 317         change = old != new;
 318         if (change) {
 319                 ret = rt3261_index_write(codec, reg, new);
 320                 if (ret < 0) {
 321                         dev_err(codec->dev,
 322                                 "Failed to write private reg: %d\n", ret);
 323                         goto err;
 324                 }
 325         }
 326         return change;
 327
 328 err:
 329         return ret;
 330 }
 331
 332 static int rt3261_volatile_register(
 333         struct snd_soc_codec *codec, unsigned int reg)
 334 {
 335         switch (reg) {
 336         case RT3261_RESET:
 337         case RT3261_PRIV_DATA:
 338         case RT3261_ASRC_5:
 339         case RT3261_EQ_CTRL1:
 340         case RT3261_DRC_AGC_1:
 341         case RT3261_ANC_CTRL1:
 342         case RT3261_IRQ_CTRL2:
 343         case RT3261_INT_IRQ_ST:
 344         case RT3261_DSP_CTRL2:
 345         case RT3261_DSP_CTRL3:
 346         case RT3261_PGM_REG_ARR1:
 347         case RT3261_PGM_REG_ARR3:
 348         case RT3261_VENDOR_ID:
 349         case RT3261_VENDOR_ID1:
 350         case RT3261_VENDOR_ID2:
 351                 return 1;
 352         default:
 353                 return 0;
 354         }
 355 }
 356
 357 static int rt3261_readable_register(
 358         struct snd_soc_codec *codec, unsigned int reg)
 359 {
 360         switch (reg) {
 361         case RT3261_RESET:
 362         case RT3261_SPK_VOL:
 363         case RT3261_HP_VOL:
 364         case RT3261_OUTPUT:
 365         case RT3261_MONO_OUT:
 366         case RT3261_IN1_IN2:
 367         case RT3261_IN3_IN4:
 368         case RT3261_INL_INR_VOL:
 369         case RT3261_DAC1_DIG_VOL:
 370         case RT3261_DAC2_DIG_VOL:
 371         case RT3261_DAC2_CTRL:
 372         case RT3261_ADC_DIG_VOL:
 373         case RT3261_ADC_DATA:
 374         case RT3261_ADC_BST_VOL:
 375         case RT3261_STO_ADC_MIXER:
 376         case RT3261_MONO_ADC_MIXER:
 377         case RT3261_AD_DA_MIXER:
 378         case RT3261_STO_DAC_MIXER:
 379         case RT3261_MONO_DAC_MIXER:
 380         case RT3261_DIG_MIXER:
 381         case RT3261_DSP_PATH1:
 382         case RT3261_DSP_PATH2:
 383         case RT3261_DIG_INF_DATA:
 384         case RT3261_REC_L1_MIXER:
 385         case RT3261_REC_L2_MIXER:
 386         case RT3261_REC_R1_MIXER:
 387         case RT3261_REC_R2_MIXER:
 388         case RT3261_HPO_MIXER:
 389         case RT3261_SPK_L_MIXER:
 390         case RT3261_SPK_R_MIXER:
 391         case RT3261_SPO_L_MIXER:
 392         case RT3261_SPO_R_MIXER:
 393         case RT3261_SPO_CLSD_RATIO:
 394         case RT3261_MONO_MIXER:
 395         case RT3261_OUT_L1_MIXER:
 396         case RT3261_OUT_L2_MIXER:
 397         case RT3261_OUT_L3_MIXER:
 398         case RT3261_OUT_R1_MIXER:
 399         case RT3261_OUT_R2_MIXER:
 400         case RT3261_OUT_R3_MIXER:
 401         case RT3261_LOUT_MIXER:
 402         case RT3261_PWR_DIG1:
 403         case RT3261_PWR_DIG2:
 404         case RT3261_PWR_ANLG1:
 405         case RT3261_PWR_ANLG2:
 406         case RT3261_PWR_MIXER:
 407         case RT3261_PWR_VOL:
 408         case RT3261_PRIV_INDEX:
 409         case RT3261_PRIV_DATA:
 410         case RT3261_I2S1_SDP:
 411         case RT3261_I2S2_SDP:
 412         case RT3261_I2S3_SDP:
 413         case RT3261_ADDA_CLK1:
 414         case RT3261_ADDA_CLK2:
 415         case RT3261_DMIC:
 416         case RT3261_GLB_CLK:
 417         case RT3261_PLL_CTRL1:
 418         case RT3261_PLL_CTRL2:
 419         case RT3261_ASRC_1:
 420         case RT3261_ASRC_2:
 421         case RT3261_ASRC_3:
 422         case RT3261_ASRC_4:
 423         case RT3261_ASRC_5:
 424         case RT3261_HP_OVCD:
 425         case RT3261_CLS_D_OVCD:
 426         case RT3261_CLS_D_OUT:
 427         case RT3261_DEPOP_M1:
 428         case RT3261_DEPOP_M2:
 429         case RT3261_DEPOP_M3:
 430         case RT3261_CHARGE_PUMP:
 431         case RT3261_PV_DET_SPK_G:
 432         case RT3261_MICBIAS:
 433         case RT3261_EQ_CTRL1:
 434         case RT3261_EQ_CTRL2:
 435         case RT3261_WIND_FILTER:
 436         case RT3261_DRC_AGC_1:
 437         case RT3261_DRC_AGC_2:
 438         case RT3261_DRC_AGC_3:
 439         case RT3261_SVOL_ZC:
 440         case RT3261_ANC_CTRL1:
 441         case RT3261_ANC_CTRL2:
 442         case RT3261_ANC_CTRL3:
 443         case RT3261_JD_CTRL:
 444         case RT3261_ANC_JD:
 445         case RT3261_IRQ_CTRL1:
 446         case RT3261_IRQ_CTRL2:
 447         case RT3261_INT_IRQ_ST:
 448         case RT3261_GPIO_CTRL1:
 449         case RT3261_GPIO_CTRL2:
 450         case RT3261_GPIO_CTRL3:
 451         case RT3261_DSP_CTRL1:
 452         case RT3261_DSP_CTRL2:
 453         case RT3261_DSP_CTRL3:
 454         case RT3261_DSP_CTRL4:
 455         case RT3261_PGM_REG_ARR1:
 456         case RT3261_PGM_REG_ARR2:
 457         case RT3261_PGM_REG_ARR3:
 458         case RT3261_PGM_REG_ARR4:
 459         case RT3261_PGM_REG_ARR5:
 460         case RT3261_SCB_FUNC:
 461         case RT3261_SCB_CTRL:
 462         case RT3261_BASE_BACK:
 463         case RT3261_MP3_PLUS1:
 464         case RT3261_MP3_PLUS2:
 465         case RT3261_3D_HP:
 466         case RT3261_ADJ_HPF:
 467         case RT3261_HP_CALIB_AMP_DET:
 468         case RT3261_HP_CALIB2:
 469         case RT3261_SV_ZCD1:
 470         case RT3261_SV_ZCD2:
 471         case RT3261_GEN_CTRL1:
 472         case RT3261_GEN_CTRL2:
 473         case RT3261_GEN_CTRL3:
 474         case RT3261_VENDOR_ID:
 475         case RT3261_VENDOR_ID1:
 476         case RT3261_VENDOR_ID2:
 477                 return 1;
 478         default:
 479                 return 0;
 480         }
 481 }
 482
 483 /**
 484  * rt3261_headset_detect - Detect headset.
 485  * @codec: SoC audio codec device.
 486  * @jack_insert: Jack insert or not.
 487  *
 488  * Detect whether is headset or not when jack inserted.
 489  *
 490  * Returns detect status.
 491  */
 492 int rt3261_headset_detect(struct snd_soc_codec *codec, int jack_insert)
 493 {
 494         int jack_type;
 495         int sclk_src;
 496
 497         if(jack_insert) {
 498                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
 499                         snd_soc_write(codec, RT3261_PWR_ANLG1, 0x2004);
 500                         snd_soc_write(codec, RT3261_MICBIAS, 0x3830);
 501                         snd_soc_write(codec, RT3261_GEN_CTRL1 , 0x3701);
 502                 }
 503                 sclk_src = snd_soc_read(codec, RT3261_GLB_CLK) &
 504                         RT3261_SCLK_SRC_MASK;
 505                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 506                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 507                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 508                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 509                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
 510                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 511                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 512                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 513                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 514                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 515                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 516                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 517                         0x1, 0x1);
 518                 msleep(100);
 519                 if (snd_soc_read(codec, RT3261_IRQ_CTRL2) & 0x8)
 520                         jack_type = RT3261_HEADPHO_DET;
 521                 else
 522                         jack_type = RT3261_HEADSET_DET;
 523                 snd_soc_update_bits(codec, RT3261_IRQ_CTRL2,
 524                         RT3261_MB1_OC_CLR, 0);
 525                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 526                         RT3261_SCLK_SRC_MASK, sclk_src);
 527         } else {
 528                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 529                         RT3261_MIC1_OVCD_MASK,
 530                         RT3261_MIC1_OVCD_DIS);
 531
 532                 jack_type = RT3261_NO_JACK;
 533         }
 534
 535         return jack_type;
 536 }
 537 EXPORT_SYMBOL(rt3261_headset_detect);
 538
 539 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 540
 541 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 542         14, rt3261_dacr2_src);
 543 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 544         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 545
 546 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 547 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 548 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 549 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 550 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 551
 552 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 553 static unsigned int bst_tlv[] = {
 554         TLV_DB_RANGE_HEAD(7),
 555         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 556         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 557         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 558         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 559         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 560         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 561         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 562 };
 563
 564 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 565                 struct snd_ctl_elem_value *ucontrol)
 566 {
 567         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 568         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 569
 570         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 571
 572         return 0;
 573 }
 574
 575 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 576                 struct snd_ctl_elem_value *ucontrol)
 577 {
 578         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 579         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 580
 581         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 582                 return 0;
 583
 584         rt3261->dmic_en = ucontrol->value.integer.value[0];
 585         switch (rt3261->dmic_en) {
 586         case RT3261_DMIC_DIS:
 587                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 588                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 589                         RT3261_GP4_PIN_MASK,
 590                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 591                         RT3261_GP4_PIN_GPIO4);
 592                 snd_soc_update_bits(codec, RT3261_DMIC,
 593                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 594                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 595                 snd_soc_update_bits(codec, RT3261_DMIC,
 596                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 597                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 598                 break;
 599
 600         case RT3261_DMIC1:
 601                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 602                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 603                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 604                 snd_soc_update_bits(codec, RT3261_DMIC,
 605                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 606                         RT3261_DMIC_1_DP_MASK,
 607                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 608                         RT3261_DMIC_1_DP_IN1P);
 609                 snd_soc_update_bits(codec, RT3261_DMIC,
 610                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 611                 break;
 612
 613         case RT3261_DMIC2:
 614                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 615                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 616                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 617                 snd_soc_update_bits(codec, RT3261_DMIC,
 618                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 619                         RT3261_DMIC_2_DP_MASK,
 620                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 621                         RT3261_DMIC_2_DP_IN1N);
 622                 snd_soc_update_bits(codec, RT3261_DMIC,
 623                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 624                 break;
 625
 626         default:
 627                 return -EINVAL;
 628         }
 629
 630         return 0;
 631 }
 632
 633 //bard 8-9 s
 634 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 635                 struct snd_ctl_elem_value *ucontrol)
 636 {
 637         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 638
 639         ucontrol->value.integer.value[0] =
 640                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 641
 642         return 0;
 643 }
 644
 645 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 646                 struct snd_ctl_elem_value *ucontrol)
 647 {
 648         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 649
 650         if(ucontrol->value.integer.value[0]) {
 651                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 652                         RT3261_M_BST1_RM_L, 0);
 653                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 654                         RT3261_M_BST1_RM_R, 0);
 655         }else {
 656                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 657                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 658                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 659                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 660         }
 661
 662         return 0;
 663 }
 664
 665 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 666                 struct snd_ctl_elem_value *ucontrol)
 667 {
 668         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 669
 670         ucontrol->value.integer.value[0] =
 671                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 672
 673         return 0;
 674 }
 675
 676 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 677                 struct snd_ctl_elem_value *ucontrol)
 678 {
 679         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 680
 681         if(ucontrol->value.integer.value[0]) {
 682                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 683                         RT3261_M_BST4_RM_L, 0);
 684                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 685                         RT3261_M_BST4_RM_R, 0);
 686         }else {
 687                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 688                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 689                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 690                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 691         }
 692
 693         return 0;
 694 }
 695 //bard 8-9 e
 696
 697 /* IN1/IN2 Input Type */
 698 static const char *rt3261_input_mode[] = {
 699         "Single ended", "Differential"};
 700
 701 static const SOC_ENUM_SINGLE_DECL(
 702         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 703         RT3261_IN_SFT1, rt3261_input_mode);
 704
 705 static const SOC_ENUM_SINGLE_DECL(
 706         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 707         RT3261_IN_SFT2, rt3261_input_mode);
 708
 709 /* Interface data select */
 710 static const char *rt3261_data_select[] = {
 711         "Normal", "left copy to right", "right copy to left", "Swap"};
 712
 713 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 714                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 715
 716 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 717                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 718
 719 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 720                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 721
 722 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 723                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 724
 725 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 726                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 727
 728 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 729                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 730
 731 /* Class D speaker gain ratio */
 732 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 733         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 734
 735 static const SOC_ENUM_SINGLE_DECL(
 736         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 737         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 738
 739 /* DMIC */
 740 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 741
 742 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 743
 744 //bard 8-9 s
 745 static const char *rt3261_mic_mode[] = {"off", "on",};
 746
 747 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 748 //bard 8-9 e
 749
 750 #ifdef RT3261_REG_RW
 751 #define REGVAL_MAX 0xffff
 752 static unsigned int regctl_addr;
 753 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 754                         struct snd_ctl_elem_info *uinfo)
 755 {
 756         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 757         uinfo->count = 2;
 758         uinfo->value.integer.min = 0;
 759         uinfo->value.integer.max = REGVAL_MAX;
 760         return 0;
 761 }
 762
 763 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 764                         struct snd_ctl_elem_value *ucontrol)
 765 {
 766         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 767         ucontrol->value.integer.value[0] = regctl_addr;
 768         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 769         return 0;
 770 }
 771
 772 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 773                         struct snd_ctl_elem_value *ucontrol)
 774 {
 775         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 776         regctl_addr = ucontrol->value.integer.value[0];
 777         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 778                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 779         return 0;
 780 }
 781 #endif
 782
 783
 784 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 785                 struct snd_ctl_elem_value *ucontrol)
 786 {
 787         struct soc_mixer_control *mc =
 788                 (struct soc_mixer_control *)kcontrol->private_value;
 789         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 790         unsigned int val = snd_soc_read(codec, mc->reg);
 791
 792         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 793                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 794         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 795                 (val & RT3261_R_VOL_MASK);
 796
 797         return 0;
 798 }
 799
 800 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 801                 struct snd_ctl_elem_value *ucontrol)
 802 {
 803         struct soc_mixer_control *mc =
 804                 (struct soc_mixer_control *)kcontrol->private_value;
 805         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 806         unsigned int val, val2;
 807
 808         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 809         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 810         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 811                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 812 }
 813
 814
 815 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 816         /* Speaker Output Volume */
 817         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 818                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 819         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 820                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 821                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 822         /* Headphone Output Volume */
 823         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 824                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 825         SOC_DOUBLE_EXT_TLV("HP Playback Volume", RT3261_HP_VOL,
 826                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 827                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 828         /* OUTPUT Control */
 829         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 830                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 831         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 832                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 833         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 834                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 835         /* MONO Output Control */
 836         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 837                                 RT3261_L_MUTE_SFT, 1, 1),
 838         /* DAC Digital Volume */
 839         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 840                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 841         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 842                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 843                         175, 0, dac_vol_tlv),
 844         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 845                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 846                         175, 0, dac_vol_tlv),
 847         /* IN1/IN2 Control */
 848         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 849         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 850                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 851         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 852         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 853                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 854         /* INL/INR Volume Control */
 855         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 856                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 857                         31, 1, in_vol_tlv),
 858         /* ADC Digital Volume Control */
 859         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 860                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 861         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 862                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 863                         127, 0, adc_vol_tlv),
 864         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
 865                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 866                         127, 0, adc_vol_tlv),
 867         /* ADC Boost Volume Control */
 868         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
 869                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
 870                         3, 0, adc_bst_tlv),
 871         /* Class D speaker gain ratio */
 872         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
 873         /* DMIC */
 874         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
 875                 rt3261_dmic_get, rt3261_dmic_put),
 876
 877 #ifdef RT3261_REG_RW
 878         {
 879                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 880                 .name = "Register Control",
 881                 .info = rt3261_regctl_info,
 882                 .get = rt3261_regctl_get,
 883                 .put = rt3261_regctl_put,
 884         },
 885 #endif
 886 //bard 8-9 s
 887         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
 888                 RT3261_BST_SFT1,  8, 0, bst_tlv),
 889         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
 890                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 891         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
 892                 rt3261_mic1_get, rt3261_mic1_put),
 893         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
 894                 rt3261_mic2_get, rt3261_mic2_put),
 895 //bard 8-9 e
 896 };
 897
 898 /**
 899  * set_dmic_clk - Set parameter of dmic.
 900  *
 901  * @w: DAPM widget.
 902  * @kcontrol: The kcontrol of this widget.
 903  * @event: Event id.
 904  *
 905  * Choose dmic clock between 1MHz and 3MHz.
 906  * It is better for clock to approximate 3MHz.
 907  */
 908 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
 909         struct snd_kcontrol *kcontrol, int event)
 910 {
 911         struct snd_soc_codec *codec = w->codec;
 912         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 913         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
 914
 915         rate = rt3261->lrck[rt3261->aif_pu] << 8;
 916         red = 3000000 * 12;
 917         for (i = 0; i < ARRAY_SIZE(div); i++) {
 918                 bound = div[i] * 3000000;
 919                 if (rate > bound)
 920                         continue;
 921                 temp = bound - rate;
 922                 if (temp < red) {
 923                         red = temp;
 924                         idx = i;
 925                 }
 926         }
 927         if (idx < 0)
 928                 dev_err(codec->dev, "Failed to set DMIC clock\n");
 929         else
 930                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
 931                                         idx << RT3261_DMIC_CLK_SFT);
 932         return idx;
 933 }
 934
 935 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
 936                          struct snd_soc_dapm_widget *sink)
 937 {
 938         unsigned int val;
 939
 940         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
 941         val &= RT3261_SCLK_SRC_MASK;
 942         if (val == RT3261_SCLK_SRC_PLL1)
 943                 return 1;
 944         else
 945                 return 0;
 946 }
 947
 948 /* Digital Mixer */
 949 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
 950         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 951                         RT3261_M_ADC_L1_SFT, 1, 1),
 952         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 953                         RT3261_M_ADC_L2_SFT, 1, 1),
 954 };
 955
 956 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
 957         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 958                         RT3261_M_ADC_R1_SFT, 1, 1),
 959         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 960                         RT3261_M_ADC_R2_SFT, 1, 1),
 961 };
 962
 963 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
 964         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 965                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
 966         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 967                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
 968 };
 969
 970 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
 971         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 972                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
 973         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 974                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
 975 };
 976
 977 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
 978         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 979                         RT3261_M_ADCMIX_L_SFT, 1, 1),
 980         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 981                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
 982 };
 983
 984 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
 985         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 986                         RT3261_M_ADCMIX_R_SFT, 1, 1),
 987         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 988                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
 989 };
 990
 991 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
 992         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
 993                         RT3261_M_DAC_L1_SFT, 1, 1),
 994         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
 995                         RT3261_M_DAC_L2_SFT, 1, 1),
 996         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
 997                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
 998 };
 999
1000 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1001         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1002                         RT3261_M_DAC_R1_SFT, 1, 1),
1003         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1004                         RT3261_M_DAC_R2_SFT, 1, 1),
1005         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1006                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1007 };
1008
1009 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1010         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1011                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1012         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1013                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1014         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1015                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1016 };
1017
1018 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1019         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1020                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1021         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1022                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1023         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1024                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1025 };
1026
1027 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1028         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1029                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1030         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1031                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1032 };
1033
1034 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1035         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1036                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1037         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1038                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1039 };
1040
1041 /* Analog Input Mixer */
1042 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1043         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1044                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1045         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1046                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1047         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1048                         RT3261_M_BST2_RM_L, 1, 1),
1049         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1050                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1051         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1052                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1053         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1054                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1055 };
1056
1057 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1058         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1059                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1060         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1061                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1062         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1063                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1064         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1065                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1066         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1067                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1068         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1069                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1070 };
1071
1072 /* Analog Output Mixer */
1073 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1074         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1075                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1076         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1077                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1078         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1079                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1080         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1081                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1082         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1083                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1084 };
1085
1086 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1087         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1088                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1089         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1090                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1091         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1092                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1093         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1094                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1095         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1096                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1097 };
1098
1099 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1100         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1101                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1102         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1103                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1104         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1105                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1106         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1107                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1108         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1109                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1110         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1111                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1112         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1113                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1114         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1115                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1116 };
1117
1118 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1119         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1120                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1121         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1122                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1123         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1124                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1125         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1126                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1127         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1128                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1129         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1130                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1131         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1132                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1133         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1134                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1135         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1136                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1137 };
1138
1139 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1140         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1141                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1142         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1143                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1144         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1145                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1146         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1147                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1148         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1149                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1150 };
1151
1152 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1153         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1154                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1155         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1156                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1157         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1158                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1159 };
1160
1161 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1162         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1163                         RT3261_M_DAC2_HM_SFT, 1, 1),
1164         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1165                         RT3261_M_DAC1_HM_SFT, 1, 1),
1166         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1167                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1168 };
1169
1170 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1171         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1172                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1173         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1174                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1175         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1176                         RT3261_M_OV_L_LM_SFT, 1, 1),
1177         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1178                         RT3261_M_OV_R_LM_SFT, 1, 1),
1179 };
1180
1181 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1182         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1183                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1184         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1185                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1186         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1187                         RT3261_M_OV_R_MM_SFT, 1, 1),
1188         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1189                         RT3261_M_OV_L_MM_SFT, 1, 1),
1190         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1191                         RT3261_M_BST1_MM_SFT, 1, 1),
1192 };
1193
1194 /* INL/R source */
1195 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1196
1197 static const SOC_ENUM_SINGLE_DECL(
1198         rt3261_inl_enum, RT3261_INL_INR_VOL,
1199         RT3261_INL_SEL_SFT, rt3261_inl_src);
1200
1201 static const struct snd_kcontrol_new rt3261_inl_mux =
1202         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1203
1204 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1205
1206 static const SOC_ENUM_SINGLE_DECL(
1207         rt3261_inr_enum, RT3261_INL_INR_VOL,
1208         RT3261_INR_SEL_SFT, rt3261_inr_src);
1209
1210 static const struct snd_kcontrol_new rt3261_inr_mux =
1211         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1212
1213 /* Stereo ADC source */
1214 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1215
1216 static const SOC_ENUM_SINGLE_DECL(
1217         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1218         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1219
1220 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1221         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1222
1223 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1224         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1225
1226 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1227
1228 static const SOC_ENUM_SINGLE_DECL(
1229         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1230         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1231
1232 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1233         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1234
1235 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1236         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1237
1238 /* Mono ADC source */
1239 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1240
1241 static const SOC_ENUM_SINGLE_DECL(
1242         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1243         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1244
1245 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1246         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1247
1248 static const char *rt3261_mono_adc_l2_src[] =
1249         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1250
1251 static const SOC_ENUM_SINGLE_DECL(
1252         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1253         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1254
1255 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1256         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1257
1258 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1259
1260 static const SOC_ENUM_SINGLE_DECL(
1261         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1262         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1263
1264 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1265         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1266
1267 static const char *rt3261_mono_adc_r2_src[] =
1268         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1269
1270 static const SOC_ENUM_SINGLE_DECL(
1271         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1272         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1273
1274 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1275         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1276
1277 /* DAC2 channel source */
1278 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1279
1280 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1281                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1282
1283 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1284         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1285
1286 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1287
1288 static const SOC_ENUM_SINGLE_DECL(
1289         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1290         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1291
1292 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1293         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1294
1295 /* Interface 2  ADC channel source */
1296 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1297
1298 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1299                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1300
1301 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1302         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1303
1304 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1305
1306 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1307                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1308
1309 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1310         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1311
1312 /* digital interface and iis interface map */
1313 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1314         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1315         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1316
1317 static const SOC_ENUM_SINGLE_DECL(
1318         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1319         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1320
1321 static const struct snd_kcontrol_new rt3261_dai_mux =
1322         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1323
1324 /* SDI select */
1325 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1326
1327 static const SOC_ENUM_SINGLE_DECL(
1328         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1329         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1330
1331 static const struct snd_kcontrol_new rt3261_sdi_mux =
1332         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1333
1334 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1335         struct snd_kcontrol *kcontrol, int event)
1336 {
1337         struct snd_soc_codec *codec = w->codec;
1338         unsigned int val, mask;
1339
1340         switch (event) {
1341         case SND_SOC_DAPM_POST_PMU:
1342                 rt3261_index_update_bits(codec,
1343                         RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1344                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1345                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1346                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1347                 if ((val & mask) ^ mask)
1348                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1349                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1350                 break;
1351
1352         case SND_SOC_DAPM_POST_PMD:
1353                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1354                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1355                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1356                 rt3261_index_update_bits(codec,
1357                         RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1358                 break;
1359
1360         default:
1361                 return 0;
1362         }
1363
1364         return 0;
1365 }
1366
1367 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1368                 struct snd_kcontrol *kcontrol, int event)
1369 {
1370         struct snd_soc_codec *codec = w->codec;
1371
1372         switch (event) {
1373         case SND_SOC_DAPM_POST_PMU:
1374                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1375                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1376                 rt3261_index_update_bits(codec,
1377                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1378                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1379                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1380                 break;
1381
1382         case SND_SOC_DAPM_PRE_PMD:
1383                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1384                         RT3261_L_MUTE | RT3261_R_MUTE,
1385                         RT3261_L_MUTE | RT3261_R_MUTE);
1386                 rt3261_index_update_bits(codec,
1387                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1388                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1389                         RT3261_PWR_CLS_D, 0);
1390                 break;
1391
1392         default:
1393                 return 0;
1394         }
1395
1396         return 0;
1397 }
1398
1399 void hp_amp_power(struct snd_soc_codec *codec, int on)
1400 {
1401         static int hp_amp_power_count;
1402         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1403 //      dump_reg(codec);
1404         if(on) {
1405                 if(hp_amp_power_count <= 0) {
1406                         /* depop parameters */
1407                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1408                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1409                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1410                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1411                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1412                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1413                         /* headphone amp power on */
1414                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1415                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1416                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1417                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1418                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1419                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1420                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1421                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1422                         msleep(50);
1423                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1424                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1425                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1426
1427                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1428                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1429                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1430                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1431                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1432                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1433                 }
1434                 hp_amp_power_count++;
1435         } else {
1436                 hp_amp_power_count--;
1437                 if(hp_amp_power_count <= 0) {
1438                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1439                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1440                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1441                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1442                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1443                         /* headphone amp power down */
1444                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1445                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1446                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1447                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1448                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1449                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1450                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1451                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1452                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1453                                 0);
1454                 }
1455         }
1456 }
1457
1458 #if 1 //seq
1459 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1460 {
1461 #if 0
1462         /* depop parameters */
1463         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1464                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1465         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1466                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1467                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1468         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1469         /* headphone amp power on */
1470         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1471                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1472         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1473                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1474                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1475         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1476                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1477                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1478         msleep(50);
1479         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1480                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1481                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1482                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1483                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1484         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1485                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1486         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1487         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1488                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1489                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1490 #else
1491         hp_amp_power(codec, 1);
1492 #endif
1493         /* headphone unmute sequence */
1494         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1495                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1496                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1497                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1498                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1499         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1500         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1501                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1502         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1503                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1504         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1505                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1506                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1507         snd_soc_update_bits(codec, RT3261_HP_VOL,
1508                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1509         msleep(100);
1510         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1511                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1512                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1513                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1514         msleep(20);
1515         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1516                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1517 }
1518
1519 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1520 {
1521         /* headphone mute sequence */
1522         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1523                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1524                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1525                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1526                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1527         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1528         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1529                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1530         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1531                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1532         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1533                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1534                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1535                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1536         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1537                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1538         msleep(90);
1539         snd_soc_update_bits(codec, RT3261_HP_VOL,
1540                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1541         msleep(30);
1542 #if 0
1543         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1544         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1545                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1546                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1547                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1548         /* headphone amp power down */
1549         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1550                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1551                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1552                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1553                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1554                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1555                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1556         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1557                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1558                 0);
1559 #else
1560         hp_amp_power(codec, 0);
1561 #endif
1562 }
1563 #else //one bit
1564 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1565 {
1566         /* depop parameters */
1567         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1568                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1569         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1570                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1571                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1572         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1573         /* headphone amp power on */
1574         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1575                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1576         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1577                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1578                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1579         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1580                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1581                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1582         msleep(50);
1583         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1584                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1585                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1586         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1587         /* headphone unmute sequence */
1588         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1589                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1590                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1591         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1592                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1593         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1594                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1595                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1596                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1597                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1598         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1599                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1600                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1601         msleep(10);
1602         snd_soc_update_bits(codec, RT3261_HP_VOL,
1603                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1604         msleep(180);
1605         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1606                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1607 }
1608
1609 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1610 {
1611         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1612                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1613         snd_soc_update_bits(codec, RT3261_HP_VOL,
1614                 RT3261_L_MUTE | RT3261_R_MUTE,
1615                 RT3261_L_MUTE | RT3261_R_MUTE);
1616         msleep(90);
1617         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1618                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1619         msleep(30);
1620         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1621         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1622                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1623                 0);
1624 }
1625 #endif
1626
1627 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1628         struct snd_kcontrol *kcontrol, int event)
1629 {
1630         struct snd_soc_codec *codec = w->codec;
1631
1632         switch (event) {
1633         case SND_SOC_DAPM_POST_PMU:
1634                 rt3261_pmu_depop(codec);
1635                 break;
1636
1637         case SND_SOC_DAPM_PRE_PMD:
1638                 rt3261_pmd_depop(codec);
1639                 break;
1640
1641         default:
1642                 return 0;
1643         }
1644
1645         return 0;
1646 }
1647
1648 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1649         struct snd_kcontrol *kcontrol, int event)
1650 {
1651         struct snd_soc_codec *codec = w->codec;
1652
1653         switch (event) {
1654         case SND_SOC_DAPM_POST_PMU:
1655                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1656                                 RT3261_L_MUTE, 0);
1657                 break;
1658
1659         case SND_SOC_DAPM_PRE_PMD:
1660                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1661                         RT3261_L_MUTE, RT3261_L_MUTE);
1662                 break;
1663
1664         default:
1665                 return 0;
1666         }
1667
1668         return 0;
1669 }
1670
1671 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1672         struct snd_kcontrol *kcontrol, int event)
1673 {
1674         struct snd_soc_codec *codec = w->codec;
1675
1676         switch (event) {
1677         case SND_SOC_DAPM_POST_PMU:
1678                 hp_amp_power(codec,1);
1679                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1680                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1681                 break;
1682
1683         case SND_SOC_DAPM_PRE_PMD:
1684                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1685                         RT3261_L_MUTE | RT3261_R_MUTE,
1686                         RT3261_L_MUTE | RT3261_R_MUTE);
1687                 hp_amp_power(codec,0);
1688                 break;
1689
1690         default:
1691                 return 0;
1692         }
1693
1694         return 0;
1695 }
1696
1697 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1698         struct snd_kcontrol *kcontrol, int event)
1699 {
1700         struct snd_soc_codec *codec = w->codec;
1701         printk("enter %s\n",__func__);
1702         switch (event) {
1703         case SND_SOC_DAPM_PRE_PMU:
1704         case SND_SOC_DAPM_POST_PMD:
1705                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1706                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1707
1708                 break;
1709         default:
1710                 return 0;
1711         }
1712
1713         return 0;
1714 }
1715
1716 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1717         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1718                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1719         /* Input Side */
1720         /* micbias */
1721         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1722                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1723         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1724                         RT3261_PWR_MB1_BIT, 0),
1725         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1726                         RT3261_PWR_MB2_BIT, 0),
1727         /* Input Lines */
1728         SND_SOC_DAPM_INPUT("MIC1"),
1729         SND_SOC_DAPM_INPUT("MIC2"),
1730         SND_SOC_DAPM_INPUT("MIC3"),
1731         SND_SOC_DAPM_INPUT("DMIC1"),
1732         SND_SOC_DAPM_INPUT("DMIC2"),
1733
1734         SND_SOC_DAPM_INPUT("IN1P"),
1735         SND_SOC_DAPM_INPUT("IN1N"),
1736         SND_SOC_DAPM_INPUT("IN2P"),
1737         SND_SOC_DAPM_INPUT("IN2N"),
1738         SND_SOC_DAPM_INPUT("IN3P"),
1739         SND_SOC_DAPM_INPUT("IN3N"),
1740         SND_SOC_DAPM_INPUT("DMIC L1"),
1741         SND_SOC_DAPM_INPUT("DMIC R1"),
1742         SND_SOC_DAPM_INPUT("DMIC L2"),
1743         SND_SOC_DAPM_INPUT("DMIC R2"),
1744         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1745                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1746         /* Boost */
1747         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1748                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1749         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1750                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1751         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1752                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1753         /* Input Volume */
1754         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1755                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1756         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1757                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1758         /* IN Mux */
1759         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1760         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1761         /* REC Mixer */
1762         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1763                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1764         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1765                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1766         /* ADCs */
1767         SND_SOC_DAPM_ADC_E("ADC L", NULL, RT3261_PWR_DIG1,
1768                 RT3261_PWR_ADC_L_BIT, 0, rt3261_adc_event,
1769                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1770         SND_SOC_DAPM_ADC_E("ADC R", NULL, RT3261_PWR_DIG1,
1771                 RT3261_PWR_ADC_R_BIT, 0, rt3261_adc_event,
1772                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1773         /* ADC Mux */
1774         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1775                                 &rt3261_sto_adc_l2_mux),
1776         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1777                                 &rt3261_sto_adc_r2_mux),
1778         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1779                                 &rt3261_sto_adc_l1_mux),
1780         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1781                                 &rt3261_sto_adc_r1_mux),
1782         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1783                                 &rt3261_mono_adc_l2_mux),
1784         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1785                                 &rt3261_mono_adc_l1_mux),
1786         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1787                                 &rt3261_mono_adc_r1_mux),
1788         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1789                                 &rt3261_mono_adc_r2_mux),
1790         /* ADC Mixer */
1791         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1792                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1793         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1794                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1795         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1796                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1797         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1798                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1799         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1800                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1801         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1802                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1803         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1804                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1805
1806         /* IF2 Mux */
1807         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1808                                 &rt3261_if2_adc_l_mux),
1809         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1810                                 &rt3261_if2_adc_r_mux),
1811
1812         /* Digital Interface */
1813         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1814                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1815         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1816         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1817         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1818         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1819         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1820         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1821         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
1822                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
1823         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1824         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1825         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1826         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1827         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1828         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1829         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
1830                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
1831         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1832         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1833         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1834         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1835         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1836         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1837
1838         /* Digital Interface Select */
1839         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1840         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1841         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1842         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1843         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1844
1845         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1846         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1847         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1848         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1849         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1850
1851         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1852         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1853
1854         /* Audio Interface */
1855         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
1856         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
1857         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
1858         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
1859         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
1860         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
1861
1862         /* Audio DSP */
1863         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
1864
1865         /* ANC */
1866         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
1867
1868         /* Output Side */
1869         /* DAC mixer before sound effect  */
1870         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
1871                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
1872         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
1873                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
1874
1875         /* DAC2 channel Mux */
1876         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
1877                                 &rt3261_dac_l2_mux),
1878         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
1879                                 &rt3261_dac_r2_mux),
1880         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
1881                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
1882         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
1883                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
1884
1885         /* DAC Mixer */
1886         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
1887                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
1888         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
1889                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
1890         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
1891                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
1892         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
1893                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
1894         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
1895                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
1896         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
1897                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
1898         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
1899                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
1900                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
1901
1902         /* DACs */
1903         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
1904                         RT3261_PWR_DAC_L1_BIT, 0),
1905         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
1906                         RT3261_PWR_DAC_L2_BIT, 0),
1907         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
1908                         RT3261_PWR_DAC_R1_BIT, 0),
1909         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
1910                         RT3261_PWR_DAC_R2_BIT, 0),
1911         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
1912                 0, 0, NULL, 0),
1913         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
1914                 0, 0, NULL, 0),
1915         /* SPK/OUT Mixer */
1916         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
1917                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
1918         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
1919                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
1920         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
1921                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
1922         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
1923                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
1924         /* Ouput Volume */
1925         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
1926                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
1927         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
1928                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
1929         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
1930                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
1931         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
1932                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
1933         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
1934                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
1935         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
1936                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
1937         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
1938                 0, 0, NULL, 0),
1939         /* SPO/HPO/LOUT/Mono Mixer */
1940         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
1941                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
1942         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
1943                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
1944         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
1945                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
1946         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
1947                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
1948         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
1949                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
1950
1951         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
1952                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1953         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
1954                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1955         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
1956                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1957         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
1958                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
1959                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1960
1961         /* Output Lines */
1962         SND_SOC_DAPM_OUTPUT("SPOLP"),
1963         SND_SOC_DAPM_OUTPUT("SPOLN"),
1964         SND_SOC_DAPM_OUTPUT("SPORP"),
1965         SND_SOC_DAPM_OUTPUT("SPORN"),
1966         SND_SOC_DAPM_OUTPUT("HPOL"),
1967         SND_SOC_DAPM_OUTPUT("HPOR"),
1968         SND_SOC_DAPM_OUTPUT("LOUTL"),
1969         SND_SOC_DAPM_OUTPUT("LOUTR"),
1970         SND_SOC_DAPM_OUTPUT("MonoP"),
1971         SND_SOC_DAPM_OUTPUT("MonoN"),
1972 };
1973
1974 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
1975         {"IN1P", NULL, "LDO2"},
1976         {"IN2P", NULL, "LDO2"},
1977         {"IN3P", NULL, "LDO2"},
1978
1979         {"IN1P", NULL, "MIC1"},
1980         {"IN1N", NULL, "MIC1"},
1981         {"IN2P", NULL, "MIC2"},
1982         {"IN2N", NULL, "MIC2"},
1983         {"IN3P", NULL, "MIC3"},
1984         {"IN3N", NULL, "MIC3"},
1985
1986         {"DMIC L1", NULL, "DMIC1"},
1987         {"DMIC R1", NULL, "DMIC1"},
1988         {"DMIC L2", NULL, "DMIC2"},
1989         {"DMIC R2", NULL, "DMIC2"},
1990
1991         {"BST1", NULL, "IN1P"},
1992         {"BST1", NULL, "IN1N"},
1993         {"BST2", NULL, "IN2P"},
1994         {"BST2", NULL, "IN2N"},
1995         {"BST3", NULL, "IN3P"},
1996         {"BST3", NULL, "IN3N"},
1997
1998         {"INL VOL", NULL, "IN2P"},
1999         {"INR VOL", NULL, "IN2N"},
2000
2001         {"RECMIXL", "HPOL Switch", "HPOL"},
2002         {"RECMIXL", "INL Switch", "INL VOL"},
2003         {"RECMIXL", "BST3 Switch", "BST3"},
2004         {"RECMIXL", "BST2 Switch", "BST2"},
2005         {"RECMIXL", "BST1 Switch", "BST1"},
2006         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2007
2008         {"RECMIXR", "HPOR Switch", "HPOR"},
2009         {"RECMIXR", "INR Switch", "INR VOL"},
2010         {"RECMIXR", "BST3 Switch", "BST3"},
2011         {"RECMIXR", "BST2 Switch", "BST2"},
2012         {"RECMIXR", "BST1 Switch", "BST1"},
2013         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2014
2015         {"ADC L", NULL, "RECMIXL"},
2016         {"ADC R", NULL, "RECMIXR"},
2017
2018         {"DMIC L1", NULL, "DMIC CLK"},
2019         {"DMIC L2", NULL, "DMIC CLK"},
2020
2021         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2022         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2023         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2024         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2025         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2026
2027         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2028         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2029         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2030         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2031         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2032
2033         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2034         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2035         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2036         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2037         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2038
2039         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2040         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2041         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2042         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2043         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2044
2045         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2046         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2047         {"Stereo ADC MIXL", NULL, "stereo filter"},
2048         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2049
2050         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2051         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2052         {"Stereo ADC MIXR", NULL, "stereo filter"},
2053         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2054
2055         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2056         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2057         {"Mono ADC MIXL", NULL, "mono left filter"},
2058         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2059
2060         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2061         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2062         {"Mono ADC MIXR", NULL, "mono right filter"},
2063         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2064
2065         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2066         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2067
2068         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2069         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2070         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2071         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2072         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2073         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2074
2075         {"IF1 ADC", NULL, "I2S1"},
2076         {"IF1 ADC", NULL, "IF1 ADC L"},
2077         {"IF1 ADC", NULL, "IF1 ADC R"},
2078         {"IF2 ADC", NULL, "I2S2"},
2079         {"IF2 ADC", NULL, "IF2 ADC L"},
2080         {"IF2 ADC", NULL, "IF2 ADC R"},
2081         {"IF3 ADC", NULL, "I2S3"},
2082         {"IF3 ADC", NULL, "IF3 ADC L"},
2083         {"IF3 ADC", NULL, "IF3 ADC R"},
2084
2085         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2086         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2087         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2088         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2089         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2090         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2091         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2092         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2093         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2094         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2095
2096         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2097         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2098         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2099         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2100         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2101         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2102         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2103         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2104         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2105         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2106
2107         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2108         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2109         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2110         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2111         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2112         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2113         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2114         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2115
2116         {"AIF1TX", NULL, "DAI1 TX Mux"},
2117         {"AIF1TX", NULL, "SDI1 TX Mux"},
2118         {"AIF2TX", NULL, "DAI2 TX Mux"},
2119         {"AIF2TX", NULL, "SDI2 TX Mux"},
2120         {"AIF3TX", NULL, "DAI3 TX Mux"},
2121
2122         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2123         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2124         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2125         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2126         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2127         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2128         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2129         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2130
2131         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2132         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2133         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2134         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2135         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2136         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2137         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2138         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2139
2140         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2141         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2142         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2143         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2144         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2145         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2146         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2147         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2148
2149         {"IF1 DAC", NULL, "I2S1"},
2150         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2151         {"IF2 DAC", NULL, "I2S2"},
2152         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2153         {"IF3 DAC", NULL, "I2S3"},
2154         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2155
2156         {"IF1 DAC L", NULL, "IF1 DAC"},
2157         {"IF1 DAC R", NULL, "IF1 DAC"},
2158         {"IF2 DAC L", NULL, "IF2 DAC"},
2159         {"IF2 DAC R", NULL, "IF2 DAC"},
2160         {"IF3 DAC L", NULL, "IF3 DAC"},
2161         {"IF3 DAC R", NULL, "IF3 DAC"},
2162
2163         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2164         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2165         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2166         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2167
2168         {"ANC", NULL, "Stereo ADC MIXL"},
2169         {"ANC", NULL, "Stereo ADC MIXR"},
2170
2171         {"Audio DSP", NULL, "DAC MIXL"},
2172         {"Audio DSP", NULL, "DAC MIXR"},
2173
2174         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2175         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2176         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2177         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2178
2179         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2180         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2181 #if defined (CONFIG_SND_SOC_RT3261)
2182         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2183         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2184         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2185 #else
2186         {"DAC R2 Volume", NULL, "DAC R2 Mux"},
2187 #endif
2188
2189         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2190         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2191         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2192         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2193         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2194         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2195
2196         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2197         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2198         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2199         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2200         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2201         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2202
2203         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2204         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2205         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2206         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2207
2208         {"DAC L1", NULL, "Stereo DAC MIXL"},
2209         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2210         {"DAC R1", NULL, "Stereo DAC MIXR"},
2211         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2212         {"DAC L2", NULL, "Mono DAC MIXL"},
2213         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2214         {"DAC R2", NULL, "Mono DAC MIXR"},
2215         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2216
2217         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2218         {"SPK MIXL", "INL Switch", "INL VOL"},
2219         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2220         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2221         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2222         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2223         {"SPK MIXR", "INR Switch", "INR VOL"},
2224         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2225         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2226         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2227
2228         {"OUT MIXL", "BST3 Switch", "BST3"},
2229         {"OUT MIXL", "BST1 Switch", "BST1"},
2230         {"OUT MIXL", "INL Switch", "INL VOL"},
2231         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2232         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2233         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2234         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2235
2236         {"OUT MIXR", "BST3 Switch", "BST3"},
2237         {"OUT MIXR", "BST2 Switch", "BST2"},
2238         {"OUT MIXR", "BST1 Switch", "BST1"},
2239         {"OUT MIXR", "INR Switch", "INR VOL"},
2240         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2241         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2242         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2243         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2244
2245         {"SPKVOL L", NULL, "SPK MIXL"},
2246         {"SPKVOL R", NULL, "SPK MIXR"},
2247         {"HPOVOL L", NULL, "OUT MIXL"},
2248         {"HPOVOL R", NULL, "OUT MIXR"},
2249         {"OUTVOL L", NULL, "OUT MIXL"},
2250         {"OUTVOL R", NULL, "OUT MIXR"},
2251
2252         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2253         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2254         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2255         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2256         {"SPOL MIX", "BST1 Switch", "BST1"},
2257         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2258         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2259         {"SPOR MIX", "BST1 Switch", "BST1"},
2260
2261         {"DAC 2", NULL, "DAC L2"},
2262         {"DAC 2", NULL, "DAC R2"},
2263         {"DAC 1", NULL, "DAC L1"},
2264         {"DAC 1", NULL, "DAC R1"},
2265         {"HPOVOL", NULL, "HPOVOL L"},
2266         {"HPOVOL", NULL, "HPOVOL R"},
2267         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2268         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2269         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2270
2271         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2272         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2273         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2274         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2275
2276         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2277         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2278         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2279         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2280         {"Mono MIX", "BST1 Switch", "BST1"},
2281
2282         {"SPK amp", NULL, "SPOL MIX"},
2283         {"SPK amp", NULL, "SPOR MIX"},
2284         {"SPOLP", NULL, "SPK amp"},
2285         {"SPOLN", NULL, "SPK amp"},
2286         {"SPORP", NULL, "SPK amp"},
2287         {"SPORN", NULL, "SPK amp"},
2288
2289         {"HP amp", NULL, "HPO MIX"},
2290         {"HPOL", NULL, "HP amp"},
2291         {"HPOR", NULL, "HP amp"},
2292
2293         {"LOUT amp", NULL, "LOUT MIX"},
2294         {"LOUTL", NULL, "LOUT amp"},
2295         {"LOUTR", NULL, "LOUT amp"},
2296
2297         {"Mono amp", NULL, "Mono MIX"},
2298         {"MonoP", NULL, "Mono amp"},
2299         {"MonoN", NULL, "Mono amp"},
2300 };
2301
2302 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2303 {
2304         int ret = 0, val;
2305
2306         if(codec == NULL)
2307                 return -EINVAL;
2308
2309         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2310         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2311         switch (dai_id) {
2312         case RT3261_AIF1:
2313                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2314                         val == RT3261_IF_113)
2315                         ret |= RT3261_U_IF1;
2316                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2317                         val == RT3261_IF_113)
2318                         ret |= RT3261_U_IF2;
2319                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2320                         ret |= RT3261_U_IF3;
2321                 break;
2322
2323         case RT3261_AIF2:
2324                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2325                         val == RT3261_IF_223)
2326                         ret |= RT3261_U_IF1;
2327                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2328                         val == RT3261_IF_223)
2329                         ret |= RT3261_U_IF2;
2330                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2331                         ret |= RT3261_U_IF3;
2332                 break;
2333
2334         default:
2335                 ret = -EINVAL;
2336                 break;
2337         }
2338
2339         return ret;
2340 }
2341
2342 static int get_clk_info(int sclk, int rate)
2343 {
2344         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2345
2346         if (sclk <= 0 || rate <= 0)
2347                 return -EINVAL;
2348
2349         rate = rate << 8;
2350         for (i = 0; i < ARRAY_SIZE(pd); i++)
2351                 if (sclk == rate * pd[i])
2352                         return i;
2353
2354         return -EINVAL;
2355 }
2356
2357 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2358         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2359 {
2360         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2361         struct snd_soc_codec *codec = rtd->codec;
2362         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2363         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2364         int pre_div, bclk_ms, frame_size;
2365
2366         rt3261->lrck[dai->id] = params_rate(params);
2367         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2368         if (pre_div < 0) {
2369                 dev_err(codec->dev, "Unsupported clock setting\n");
2370                 return -EINVAL;
2371         }
2372         frame_size = snd_soc_params_to_frame_size(params);
2373         if (frame_size < 0) {
2374                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2375                 return -EINVAL;
2376         }
2377         bclk_ms = frame_size > 32 ? 1 : 0;
2378         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2379
2380         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2381                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2382         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2383                                 bclk_ms, pre_div, dai->id);
2384
2385         switch (params_format(params)) {
2386         case SNDRV_PCM_FORMAT_S16_LE:
2387                 break;
2388         case SNDRV_PCM_FORMAT_S20_3LE:
2389                 val_len |= RT3261_I2S_DL_20;
2390                 break;
2391         case SNDRV_PCM_FORMAT_S24_LE:
2392                 val_len |= RT3261_I2S_DL_24;
2393                 break;
2394         case SNDRV_PCM_FORMAT_S8:
2395                 val_len |= RT3261_I2S_DL_8;
2396                 break;
2397         default:
2398                 return -EINVAL;
2399         }
2400
2401         dai_sel = get_sdp_info(codec, dai->id);
2402         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2403         if (dai_sel < 0) {
2404                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2405                 return -EINVAL;
2406         }
2407         if (dai_sel & RT3261_U_IF1) {
2408                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2409                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2410                         pre_div << RT3261_I2S_PD1_SFT;
2411                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2412                         RT3261_I2S_DL_MASK, val_len);
2413                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2414         }
2415         if (dai_sel & RT3261_U_IF2) {
2416                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2417                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2418                         pre_div << RT3261_I2S_PD2_SFT;
2419                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2420                         RT3261_I2S_DL_MASK, val_len);
2421                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2422         }
2423
2424         return 0;
2425 }
2426
2427 static int rt3261_prepare(struct snd_pcm_substream *substream,
2428                                 struct snd_soc_dai *dai)
2429 {
2430         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2431         struct snd_soc_codec *codec = rtd->codec;
2432         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2433
2434         rt3261->aif_pu = dai->id;
2435         return 0;
2436 }
2437
2438 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2439 {
2440         struct snd_soc_codec *codec = dai->codec;
2441         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2442         unsigned int reg_val = 0, dai_sel;
2443
2444         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2445         case SND_SOC_DAIFMT_CBM_CFM:
2446                 rt3261->master[dai->id] = 1;
2447                 break;
2448         case SND_SOC_DAIFMT_CBS_CFS:
2449                 reg_val |= RT3261_I2S_MS_S;
2450                 rt3261->master[dai->id] = 0;
2451                 break;
2452         default:
2453                 return -EINVAL;
2454         }
2455
2456         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2457         case SND_SOC_DAIFMT_NB_NF:
2458                 break;
2459         case SND_SOC_DAIFMT_IB_NF:
2460                 reg_val |= RT3261_I2S_BP_INV;
2461                 break;
2462         default:
2463                 return -EINVAL;
2464         }
2465
2466         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2467         case SND_SOC_DAIFMT_I2S:
2468                 break;
2469         case SND_SOC_DAIFMT_LEFT_J:
2470                 reg_val |= RT3261_I2S_DF_LEFT;
2471                 break;
2472         case SND_SOC_DAIFMT_DSP_A:
2473                 reg_val |= RT3261_I2S_DF_PCM_A;
2474                 break;
2475         case SND_SOC_DAIFMT_DSP_B:
2476                 reg_val |= RT3261_I2S_DF_PCM_B;
2477                 break;
2478         default:
2479                 return -EINVAL;
2480         }
2481
2482         dai_sel = get_sdp_info(codec, dai->id);
2483         if (dai_sel < 0) {
2484                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2485                 return -EINVAL;
2486         }
2487         if (dai_sel & RT3261_U_IF1) {
2488                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2489                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2490                         RT3261_I2S_DF_MASK, reg_val);
2491         }
2492         if (dai_sel & RT3261_U_IF2) {
2493                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2494                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2495                         RT3261_I2S_DF_MASK, reg_val);
2496         }
2497
2498         return 0;
2499 }
2500
2501 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2502                 int clk_id, unsigned int freq, int dir)
2503 {
2504         struct snd_soc_codec *codec = dai->codec;
2505         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2506         unsigned int reg_val = 0;
2507
2508         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2509                 return 0;
2510
2511         switch (clk_id) {
2512         case RT3261_SCLK_S_MCLK:
2513                 reg_val |= RT3261_SCLK_SRC_MCLK;
2514                 break;
2515         case RT3261_SCLK_S_PLL1:
2516                 reg_val |= RT3261_SCLK_SRC_PLL1;
2517                 break;
2518         case RT3261_SCLK_S_RCCLK:
2519                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2520                 break;
2521         default:
2522                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2523                 return -EINVAL;
2524         }
2525         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2526                 RT3261_SCLK_SRC_MASK, reg_val);
2527         rt3261->sysclk = freq;
2528         rt3261->sysclk_src = clk_id;
2529
2530         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2531
2532         return 0;
2533 }
2534
2535 /**
2536  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2537  * @freq_in: external clock provided to codec.
2538  * @freq_out: target clock which codec works on.
2539  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2540  *
2541  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2542  * which make calculation more efficiently.
2543  *
2544  * Returns 0 for success or negative error code.
2545  */
2546 static int rt3261_pll_calc(const unsigned int freq_in,
2547         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2548 {
2549         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2550         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2551         bool bypass = false;
2552
2553         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2554                 return -EINVAL;
2555
2556         for (n_t = 0; n_t <= max_n; n_t++) {
2557                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2558                 if (in_t < 0)
2559                         continue;
2560                 if (in_t == freq_out) {
2561                         bypass = true;
2562                         n = n_t;
2563                         goto code_find;
2564                 }
2565                 for (m_t = 0; m_t <= max_m; m_t++) {
2566                         out_t = in_t / (m_t + 2);
2567                         red = abs(out_t - freq_out);
2568                         if (red < red_t) {
2569                                 n = n_t;
2570                                 m = m_t;
2571                                 if (red == 0)
2572                                         goto code_find;
2573                                 red_t = red;
2574                         }
2575                 }
2576         }
2577         pr_debug("Only get approximation about PLL\n");
2578
2579 code_find:
2580
2581         pll_code->m_bp = bypass;
2582         pll_code->m_code = m;
2583         pll_code->n_code = n;
2584         pll_code->k_code = 2;
2585         return 0;
2586 }
2587
2588 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2589                         unsigned int freq_in, unsigned int freq_out)
2590 {
2591         struct snd_soc_codec *codec = dai->codec;
2592         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2593         struct rt3261_pll_code pll_code;
2594         int ret, dai_sel;
2595
2596         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2597             freq_out == rt3261->pll_out)
2598                 return 0;
2599
2600         if (!freq_in || !freq_out) {
2601                 dev_dbg(codec->dev, "PLL disabled\n");
2602
2603                 rt3261->pll_in = 0;
2604                 rt3261->pll_out = 0;
2605                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2606                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2607                 return 0;
2608         }
2609
2610         switch (source) {
2611         case RT3261_PLL1_S_MCLK:
2612                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2613                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2614                 break;
2615         case RT3261_PLL1_S_BCLK1:
2616         case RT3261_PLL1_S_BCLK2:
2617                 dai_sel = get_sdp_info(codec, dai->id);
2618                 if (dai_sel < 0) {
2619                         dev_err(codec->dev,
2620                                 "Failed to get sdp info: %d\n", dai_sel);
2621                         return -EINVAL;
2622                 }
2623                 if (dai_sel & RT3261_U_IF1) {
2624                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2625                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2626                 }
2627                 if (dai_sel & RT3261_U_IF2) {
2628                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2629                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2630                 }
2631                 if (dai_sel & RT3261_U_IF3) {
2632                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2633                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2634                 }
2635                 break;
2636         default:
2637                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2638                 return -EINVAL;
2639         }
2640
2641         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2642         if (ret < 0) {
2643                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2644                 return ret;
2645         }
2646
2647         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2648                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2649
2650         snd_soc_write(codec, RT3261_PLL_CTRL1,
2651                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2652         snd_soc_write(codec, RT3261_PLL_CTRL2,
2653                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2654                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2655
2656         rt3261->pll_in = freq_in;
2657         rt3261->pll_out = freq_out;
2658         rt3261->pll_src = source;
2659
2660         return 0;
2661 }
2662
2663 /**
2664  * rt3261_index_show - Dump private registers.
2665  * @dev: codec device.
2666  * @attr: device attribute.
2667  * @buf: buffer for display.
2668  *
2669  * To show non-zero values of all private registers.
2670  *
2671  * Returns buffer length.
2672  */
2673 static ssize_t rt3261_index_show(struct device *dev,
2674         struct device_attribute *attr, char *buf)
2675 {
2676         struct i2c_client *client = to_i2c_client(dev);
2677         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2678         struct snd_soc_codec *codec = rt3261->codec;
2679         unsigned int val;
2680         int cnt = 0, i;
2681
2682         cnt += sprintf(buf, "RT3261 index register\n");
2683         for (i = 0; i < 0xb4; i++) {
2684                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2685                         break;
2686                 val = rt3261_index_read(codec, i);
2687                 if (!val)
2688                         continue;
2689                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2690                                 "%02x: %04x\n", i, val);
2691         }
2692
2693         if (cnt >= PAGE_SIZE)
2694                 cnt = PAGE_SIZE - 1;
2695
2696         return cnt;
2697 }
2698 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2699
2700 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2701                         enum snd_soc_bias_level level)
2702 {
2703         switch (level) {
2704         case SND_SOC_BIAS_ON:
2705                 break;
2706
2707         case SND_SOC_BIAS_PREPARE:
2708                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2709                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2710                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2711                 break;
2712
2713         case SND_SOC_BIAS_STANDBY:
2714                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2715                         RT3261_PWR_MB1 | RT3261_PWR_MB2, 0);
2716                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2717                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2718                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2719                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2720                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2721                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2722                         msleep(10);
2723                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2724                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2725                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2726                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2727                         codec->cache_only = false;
2728                         codec->cache_sync = 1;
2729                         snd_soc_cache_sync(codec);
2730                         rt3261_index_sync(codec);
2731                 }
2732                 break;
2733
2734         case SND_SOC_BIAS_OFF:
2735                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2736                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2737                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2738                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2739                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2740                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2741                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2742                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2743                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2744                 break;
2745
2746         default:
2747                 break;
2748         }
2749         codec->dapm.bias_level = level;
2750
2751         return 0;
2752 }
2753
2754 static int rt3261_proc_init(void);
2755
2756
2757 static int rt3261_probe(struct snd_soc_codec *codec)
2758 {
2759         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2760         int ret;
2761         struct clk *iis_clk;
2762
2763         pr_info("Codec driver version %s\n", VERSION);
2764
2765         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2766         if (ret != 0) {
2767                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2768                 return ret;
2769         }
2770
2771         #ifdef RT3261_PROC
2772         rt3261_proc_init();
2773         #endif
2774
2775         //for rt5623 MCLK use
2776         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2777         if (IS_ERR(iis_clk)) {
2778                 printk("failed to get i2s clk\n");
2779                 ret = PTR_ERR(iis_clk);
2780         }else{
2781                 printk("I2S2 got i2s clk ok!\n");
2782                 clk_enable(iis_clk);
2783                 clk_set_rate(iis_clk, 11289600);
2784                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2785                 clk_put(iis_clk);
2786         }
2787
2788         rt3261_reset(codec);
2789         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2790                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2791                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2792                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2793                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2794         msleep(10);
2795         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2796                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2797                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2798         /* DMIC */
2799         if (rt3261->dmic_en == RT3261_DMIC1) {
2800                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2801                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2802                 snd_soc_update_bits(codec, RT3261_DMIC,
2803                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2804                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2805         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2806                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2807                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2808                 snd_soc_update_bits(codec, RT3261_DMIC,
2809                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
2810                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
2811         }
2812         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
2813         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
2814         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
2815         if(0x5==ret) {
2816                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
2817                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
2818                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
2819         }
2820         rt3261_reg_init(codec);
2821
2822         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
2823         rt3261->codec = codec;
2824
2825         snd_soc_add_controls(codec, rt3261_snd_controls,
2826                         ARRAY_SIZE(rt3261_snd_controls));
2827         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
2828                         ARRAY_SIZE(rt3261_dapm_widgets));
2829         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
2830                         ARRAY_SIZE(rt3261_dapm_routes));
2831
2832 #if 0
2833 #if defined (CONFIG_SND_SOC_RT3261)
2834         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
2835         rt3261_dsp_probe(codec);
2836 #endif
2837
2838 #ifdef RTK_IOCTL
2839 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
2840         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
2841         ioctl_ops->index_write = rt3261_index_write;
2842         ioctl_ops->index_read = rt3261_index_read;
2843         ioctl_ops->index_update_bits = rt3261_index_update_bits;
2844         ioctl_ops->ioctl_common = rt3261_ioctl_common;
2845         realtek_ce_init_hwdep(codec);
2846 #endif
2847 #endif
2848 #endif
2849
2850         ret = device_create_file(codec->dev, &dev_attr_index_reg);
2851         if (ret != 0) {
2852                 dev_err(codec->dev,
2853                         "Failed to create index_reg sysfs files: %d\n", ret);
2854                 return ret;
2855         }
2856         rt3261_codec = codec;
2857         return 0;
2858 }
2859
2860 static int rt3261_remove(struct snd_soc_codec *codec)
2861 {
2862         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2863         return 0;
2864 }
2865
2866 #ifdef CONFIG_PM
2867 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
2868 {
2869 #if defined (CONFIG_SND_SOC_RT3261)
2870         /* After opening LDO of DSP, then close LDO of codec.
2871          * (1) DSP LDO power on
2872          * (2) DSP core power off
2873          * (3) DSP IIS interface power off
2874          * (4) Toggle pin of codec LDO1 to power off
2875          */
2876         //rt3261_dsp_suspend(codec, state);
2877 #endif
2878         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2879         return 0;
2880 }
2881
2882 static int rt3261_resume(struct snd_soc_codec *codec)
2883 {
2884         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2885 #if defined (CONFIG_SND_SOC_RT3261)
2886         /* After opening LDO of codec, then close LDO of DSP. */
2887         //rt3261_dsp_resume(codec);
2888 #endif
2889         return 0;
2890 }
2891 #else
2892 #define rt3261_suspend NULL
2893 #define rt3261_resume NULL
2894 #endif
2895
2896 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
2897 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
2898                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
2899
2900 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
2901         .hw_params = rt3261_hw_params,
2902         .prepare = rt3261_prepare,
2903         .set_fmt = rt3261_set_dai_fmt,
2904         .set_sysclk = rt3261_set_dai_sysclk,
2905         .set_pll = rt3261_set_dai_pll,
2906 };
2907
2908 struct snd_soc_dai_driver rt3261_dai[] = {
2909         {
2910                 .name = "rt3261-aif1",
2911                 .id = RT3261_AIF1,
2912                 .playback = {
2913                         .stream_name = "AIF1 Playback",
2914                         .channels_min = 1,
2915                         .channels_max = 2,
2916                         .rates = RT3261_STEREO_RATES,
2917                         .formats = RT3261_FORMATS,
2918                 },
2919                 .capture = {
2920                         .stream_name = "AIF1 Capture",
2921                         .channels_min = 1,
2922                         .channels_max = 2,
2923                         .rates = RT3261_STEREO_RATES,
2924                         .formats = RT3261_FORMATS,
2925                 },
2926                 .ops = &rt3261_aif_dai_ops,
2927         },
2928         {
2929                 .name = "rt3261-aif2",
2930                 .id = RT3261_AIF2,
2931                 .playback = {
2932                         .stream_name = "AIF2 Playback",
2933                         .channels_min = 1,
2934                         .channels_max = 2,
2935                         .rates = RT3261_STEREO_RATES,
2936                         .formats = RT3261_FORMATS,
2937                 },
2938                 .capture = {
2939                         .stream_name = "AIF2 Capture",
2940                         .channels_min = 1,
2941                         .channels_max = 2,
2942                         .rates = RT3261_STEREO_RATES,
2943                         .formats = RT3261_FORMATS,
2944                 },
2945                 .ops = &rt3261_aif_dai_ops,
2946         },
2947 };
2948
2949 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
2950         .probe = rt3261_probe,
2951         .remove = rt3261_remove,
2952         .suspend = rt3261_suspend,
2953         .resume = rt3261_resume,
2954         .set_bias_level = rt3261_set_bias_level,
2955         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
2956         .reg_word_size = sizeof(u16),
2957         .reg_cache_default = rt3261_reg,
2958         .volatile_register = rt3261_volatile_register,
2959         .readable_register = rt3261_readable_register,
2960         .reg_cache_step = 1,
2961 };
2962
2963 static const struct i2c_device_id rt3261_i2c_id[] = {
2964         { "rt3261", 0 },
2965         { }
2966 };
2967 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
2968
2969 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
2970                     const struct i2c_device_id *id)
2971 {
2972         struct rt3261_priv *rt3261;
2973         int ret;
2974         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
2975
2976         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
2977         if (NULL == rt3261)
2978                 return -ENOMEM;
2979
2980         rt3261->codec_en_gpio = pdata->codec_en_gpio;
2981         rt3261->io_init = pdata->io_init;
2982
2983         if(rt3261->io_init)
2984                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
2985
2986         i2c_set_clientdata(i2c, rt3261);
2987         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
2988         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
2989                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
2990         if (ret < 0)
2991                 kfree(rt3261);
2992
2993         return ret;
2994 }
2995
2996 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
2997 {
2998         snd_soc_unregister_codec(&i2c->dev);
2999         kfree(i2c_get_clientdata(i2c));
3000         return 0;
3001 }
3002
3003 static void rt3261_i2c_shutdown(struct i2c_client *client)
3004 {
3005         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3006         struct snd_soc_codec *codec = rt3261->codec;
3007
3008         if (codec != NULL)
3009                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3010 }
3011
3012 struct i2c_driver rt3261_i2c_driver = {
3013         .driver = {
3014                 .name = "rt3261",
3015                 .owner = THIS_MODULE,
3016         },
3017         .probe = rt3261_i2c_probe,
3018         .remove   = __devexit_p(rt3261_i2c_remove),
3019         .shutdown = rt3261_i2c_shutdown,
3020         .id_table = rt3261_i2c_id,
3021 };
3022
3023 static int __init rt3261_modinit(void)
3024 {
3025         return i2c_add_driver(&rt3261_i2c_driver);
3026 }
3027 module_init(rt3261_modinit);
3028
3029 static void __exit rt3261_modexit(void)
3030 {
3031         i2c_del_driver(&rt3261_i2c_driver);
3032 }
3033 module_exit(rt3261_modexit);
3034
3035 MODULE_DESCRIPTION("ASoC RT3261 driver");
3036 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3037 MODULE_LICENSE("GPL");
3038
3039
3040 #ifdef RT3261_PROC
3041
3042 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3043                 unsigned long len, void *data)
3044 {
3045         char *cookie_pot;
3046         char *p;
3047         int reg;
3048         int i;
3049         int value;
3050
3051         cookie_pot = (char *)vmalloc( len );
3052         if (!cookie_pot)
3053         {
3054                 return -ENOMEM;
3055         }
3056         else
3057         {
3058                 if (copy_from_user( cookie_pot, buffer, len ))
3059                         return -EFAULT;
3060         }
3061
3062         switch(cookie_pot[0])
3063         {
3064                 case 'd':
3065                 case 'D':
3066                         debug_write_read ++;
3067                         debug_write_read %= 2;
3068                         if(debug_write_read != 0)
3069                                 printk("Debug read and write reg on\n");
3070                         else
3071                                 printk("Debug read and write reg off\n");
3072                         break;
3073                 case 'r':
3074                 case 'R':
3075                         printk("Read reg debug\n");
3076                         if(cookie_pot[1] ==':')
3077                         {
3078                                 debug_write_read = 1;
3079                                 strsep(&cookie_pot,":");
3080                                 while((p=strsep(&cookie_pot,",")))
3081                                 {
3082                                         reg = simple_strtol(p,NULL,16);
3083                                         value = rt3261_read(rt3261_codec,reg);
3084                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3085                                 }
3086                                 debug_write_read = 0;
3087                                 printk("\n");
3088                         }
3089                         else
3090                         {
3091                                 printk("Error Read reg debug.\n");
3092                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3093                         }
3094                         break;
3095                 case 'w':
3096                 case 'W':
3097                         printk("Write reg debug\n");
3098                         if(cookie_pot[1] ==':')
3099                         {
3100                                 debug_write_read = 1;
3101                                 strsep(&cookie_pot,":");
3102                                 while((p=strsep(&cookie_pot,"=")))
3103                                 {
3104                                         reg = simple_strtol(p,NULL,16);
3105                                         p=strsep(&cookie_pot,",");
3106                                         value = simple_strtol(p,NULL,16);
3107                                         rt3261_write(rt3261_codec,reg,value);
3108                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3109                                 }
3110                                 debug_write_read = 0;
3111                                 printk("\n");
3112                         }
3113                         else
3114                         {
3115                                 printk("Error Write reg debug.\n");
3116                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3117                         }
3118                         break;
3119                 case 'a':
3120                         printk("Dump rt3261 dsp reg \n");
3121
3122                         for (i = 0; i < 0xb4; i++)
3123                         {
3124                                 value = rt3261_index_read(rt3261_codec, i);
3125                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3126                         }
3127
3128                         break;
3129                 default:
3130                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3131                         printk("-->'d&&D' Open or Off the debug\n");
3132                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3133                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3134                         break;
3135         }
3136
3137         return len;
3138 }
3139
3140 static const struct file_operations rt3261_proc_fops = {
3141         .owner          = THIS_MODULE,
3142 };
3143
3144 static int rt3261_proc_init(void)
3145 {
3146         struct proc_dir_entry *rt3261_proc_entry;
3147         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3148         if(rt3261_proc_entry != NULL)
3149         {
3150                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3151                 return 0;
3152         }
3153         else
3154         {
3155                 printk("create proc error !\n");
3156                 return -1;
3157         }
3158 }
3159 #endif