sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 char debug_write_read = 0;
  37 #endif
  38
  39 static struct snd_soc_codec *rt3261_codec;
  40
  41 #if 1
  42 #define DBG(x...)       printk(KERN_INFO x)
  43 #else
  44 #define DBG(x...)
  45 #endif
  46
  47 //#define RTK_IOCTL
  48 #ifdef RTK_IOCTL
  49 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  50 #include "rt_codec_ioctl.h"
  51 #include "rt3261_ioctl.h"
  52 #endif
  53 #endif
  54
  55 #include "rt3261.h"
  56 #if defined (CONFIG_SND_SOC_RT3261)
  57 #include "rt3261-dsp.h"
  58 #endif
  59
  60 #define RT3261_REG_RW 1 /* for debug */
  61 #define RT3261_DET_EXT_MIC 0
  62
  63 #define VERSION "RT3261_V1.0.0"
  64
  65 struct rt3261_init_reg {
  66         u8 reg;
  67         u16 val;
  68 };
  69
  70 static struct rt3261_init_reg init_list[] = {
  71         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  72         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  73         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  74         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  75         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  76         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  77         {RT3261_PRIV_DATA       , 0x0347},
  78         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  79         {RT3261_PRIV_DATA       , 0x2600},
  80         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  81         {RT3261_PRIV_DATA       , 0x0aa8},
  82         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  83         {RT3261_PRIV_DATA       , 0x8aaa},
  84         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  85         {RT3261_PRIV_DATA       , 0x6115},
  86         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  87         {RT3261_PRIV_DATA       , 0x0804},
  88         {RT3261_SPK_VOL         , 0x8b8b},//SPKMIX -> SPKVOL
  89         {RT3261_HP_VOL          , 0x8888},
  90         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  91         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  92 };
  93 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  94
  95 static int rt3261_reg_init(struct snd_soc_codec *codec)
  96 {
  97         int i;
  98
  99         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 100                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 101
 102         return 0;
 103 }
 104
 105 static int rt3261_index_sync(struct snd_soc_codec *codec)
 106 {
 107         int i;
 108
 109         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 110                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 111                         RT3261_PRIV_DATA == init_list[i].reg)
 112                         snd_soc_write(codec, init_list[i].reg,
 113                                         init_list[i].val);
 114         return 0;
 115 }
 116
 117 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 118         [RT3261_RESET] = 0x000c,
 119         [RT3261_SPK_VOL] = 0xc8c8,
 120         [RT3261_HP_VOL] = 0xc8c8,
 121         [RT3261_OUTPUT] = 0xc8c8,
 122         [RT3261_MONO_OUT] = 0x8000,
 123         [RT3261_INL_INR_VOL] = 0x0808,
 124         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 125         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 126         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 127         [RT3261_ADC_DATA] = 0x2f2f,
 128         [RT3261_STO_ADC_MIXER] = 0x7060,
 129         [RT3261_MONO_ADC_MIXER] = 0x7070,
 130         [RT3261_AD_DA_MIXER] = 0x8080,
 131         [RT3261_STO_DAC_MIXER] = 0x5454,
 132         [RT3261_MONO_DAC_MIXER] = 0x5454,
 133         [RT3261_DIG_MIXER] = 0xaa00,
 134         [RT3261_DSP_PATH2] = 0xa000,
 135         [RT3261_REC_L2_MIXER] = 0x007f,
 136         [RT3261_REC_R2_MIXER] = 0x007f,
 137         [RT3261_HPO_MIXER] = 0xe000,
 138         [RT3261_SPK_L_MIXER] = 0x003e,
 139         [RT3261_SPK_R_MIXER] = 0x003e,
 140         [RT3261_SPO_L_MIXER] = 0xf800,
 141         [RT3261_SPO_R_MIXER] = 0x3800,
 142         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 143         [RT3261_MONO_MIXER] = 0xfc00,
 144         [RT3261_OUT_L3_MIXER] = 0x01ff,
 145         [RT3261_OUT_R3_MIXER] = 0x01ff,
 146         [RT3261_LOUT_MIXER] = 0xf000,
 147         [RT3261_PWR_ANLG1] = 0x00c0,
 148         [RT3261_I2S1_SDP] = 0x8000,
 149         [RT3261_I2S2_SDP] = 0x8000,
 150         [RT3261_I2S3_SDP] = 0x8000,
 151         [RT3261_ADDA_CLK1] = 0x1110,
 152         [RT3261_ADDA_CLK2] = 0x0c00,
 153         [RT3261_DMIC] = 0x1d00,
 154         [RT3261_ASRC_3] = 0x0008,
 155         [RT3261_HP_OVCD] = 0x0600,
 156         [RT3261_CLS_D_OVCD] = 0x0228,
 157         [RT3261_CLS_D_OUT] = 0xa800,
 158         [RT3261_DEPOP_M1] = 0x0004,
 159         [RT3261_DEPOP_M2] = 0x1100,
 160         [RT3261_DEPOP_M3] = 0x0646,
 161         [RT3261_CHARGE_PUMP] = 0x0c00,
 162         [RT3261_MICBIAS] = 0x3000,
 163         [RT3261_EQ_CTRL1] = 0x2080,
 164         [RT3261_DRC_AGC_1] = 0x2206,
 165         [RT3261_DRC_AGC_2] = 0x1f00,
 166         [RT3261_ANC_CTRL1] = 0x034b,
 167         [RT3261_ANC_CTRL2] = 0x0066,
 168         [RT3261_ANC_CTRL3] = 0x000b,
 169         [RT3261_GPIO_CTRL1] = 0x0400,
 170         [RT3261_DSP_CTRL3] = 0x2000,
 171         [RT3261_BASE_BACK] = 0x0013,
 172         [RT3261_MP3_PLUS1] = 0x0680,
 173         [RT3261_MP3_PLUS2] = 0x1c17,
 174         [RT3261_3D_HP] = 0x8c00,
 175         [RT3261_ADJ_HPF] = 0x2a20,
 176         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 177         [RT3261_SV_ZCD1] = 0x0809,
 178         [RT3261_VENDOR_ID1] = 0x10ec,
 179         [RT3261_VENDOR_ID2] = 0x6231,
 180 };
 181
 182 static int rt3261_reset(struct snd_soc_codec *codec)
 183 {
 184         return snd_soc_write(codec, RT3261_RESET, 0);
 185 }
 186
 187 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 188                 unsigned int reg)
 189 {
 190         unsigned int val;
 191
 192         val = codec->hw_read(codec, reg);
 193         return val;
 194 }
 195
 196 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 197                 unsigned int value, const void *data, int len)
 198 {
 199         int ret;
 200
 201         if (!snd_soc_codec_volatile_register(codec, reg) &&
 202                         reg < codec->driver->reg_cache_size &&
 203                         !codec->cache_bypass) {
 204                 ret = snd_soc_cache_write(codec, reg, value);
 205                 if (ret < 0)
 206                         return -1;
 207         }
 208
 209         if (codec->cache_only) {
 210                 codec->cache_sync = 1;
 211                 return 0;
 212         }
 213
 214         ret = codec->hw_write(codec->control_data, data, len);
 215         if (ret == len)
 216                 return 0;
 217         if (ret < 0)
 218                 return ret;
 219         else
 220                 return -EIO;
 221 }
 222
 223 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 224                 unsigned int value)
 225 {
 226         u8 data[3];
 227
 228         data[0] = reg;
 229         data[1] = (value >> 8) & 0xff;
 230         data[2] = value & 0xff;
 231
 232         return do_hw_write(codec, reg, value, data, 3);
 233 }
 234
 235 /**
 236  * rt3261_index_write - Write private register.
 237  * @codec: SoC audio codec device.
 238  * @reg: Private register index.
 239  * @value: Private register Data.
 240  *
 241  * Modify private register for advanced setting. It can be written through
 242  * private index (0x6a) and data (0x6c) register.
 243  *
 244  * Returns 0 for success or negative error code.
 245  */
 246 static int rt3261_index_write(struct snd_soc_codec *codec,
 247                 unsigned int reg, unsigned int value)
 248 {
 249         int ret;
 250
 251         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 252         if (ret < 0) {
 253                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 254                 goto err;
 255         }
 256         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 257         if (ret < 0) {
 258                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 259                 goto err;
 260         }
 261         return 0;
 262
 263 err:
 264         return ret;
 265 }
 266
 267 /**
 268  * rt3261_index_read - Read private register.
 269  * @codec: SoC audio codec device.
 270  * @reg: Private register index.
 271  *
 272  * Read advanced setting from private register. It can be read through
 273  * private index (0x6a) and data (0x6c) register.
 274  *
 275  * Returns private register value or negative error code.
 276  */
 277 static unsigned int rt3261_index_read(
 278         struct snd_soc_codec *codec, unsigned int reg)
 279 {
 280         int ret;
 281
 282         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 283         if (ret < 0) {
 284                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 285                 return ret;
 286         }
 287         return snd_soc_read(codec, RT3261_PRIV_DATA);
 288 }
 289
 290 /**
 291  * rt3261_index_update_bits - update private register bits
 292  * @codec: audio codec
 293  * @reg: Private register index.
 294  * @mask: register mask
 295  * @value: new value
 296  *
 297  * Writes new register value.
 298  *
 299  * Returns 1 for change, 0 for no change, or negative error code.
 300  */
 301 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 302         unsigned int reg, unsigned int mask, unsigned int value)
 303 {
 304         unsigned int old, new;
 305         int change, ret;
 306
 307         ret = rt3261_index_read(codec, reg);
 308         if (ret < 0) {
 309                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 310                 goto err;
 311         }
 312
 313         old = ret;
 314         new = (old & ~mask) | (value & mask);
 315         change = old != new;
 316         if (change) {
 317                 ret = rt3261_index_write(codec, reg, new);
 318                 if (ret < 0) {
 319                         dev_err(codec->dev,
 320                                 "Failed to write private reg: %d\n", ret);
 321                         goto err;
 322                 }
 323         }
 324         return change;
 325
 326 err:
 327         return ret;
 328 }
 329
 330 static int rt3261_volatile_register(
 331         struct snd_soc_codec *codec, unsigned int reg)
 332 {
 333         switch (reg) {
 334         case RT3261_RESET:
 335         case RT3261_PRIV_DATA:
 336         case RT3261_ASRC_5:
 337         case RT3261_EQ_CTRL1:
 338         case RT3261_DRC_AGC_1:
 339         case RT3261_ANC_CTRL1:
 340         case RT3261_IRQ_CTRL2:
 341         case RT3261_INT_IRQ_ST:
 342         case RT3261_DSP_CTRL2:
 343         case RT3261_DSP_CTRL3:
 344         case RT3261_PGM_REG_ARR1:
 345         case RT3261_PGM_REG_ARR3:
 346         case RT3261_VENDOR_ID:
 347         case RT3261_VENDOR_ID1:
 348         case RT3261_VENDOR_ID2:
 349                 return 1;
 350         default:
 351                 return 0;
 352         }
 353 }
 354
 355 static int rt3261_readable_register(
 356         struct snd_soc_codec *codec, unsigned int reg)
 357 {
 358         switch (reg) {
 359         case RT3261_RESET:
 360         case RT3261_SPK_VOL:
 361         case RT3261_HP_VOL:
 362         case RT3261_OUTPUT:
 363         case RT3261_MONO_OUT:
 364         case RT3261_IN1_IN2:
 365         case RT3261_IN3_IN4:
 366         case RT3261_INL_INR_VOL:
 367         case RT3261_DAC1_DIG_VOL:
 368         case RT3261_DAC2_DIG_VOL:
 369         case RT3261_DAC2_CTRL:
 370         case RT3261_ADC_DIG_VOL:
 371         case RT3261_ADC_DATA:
 372         case RT3261_ADC_BST_VOL:
 373         case RT3261_STO_ADC_MIXER:
 374         case RT3261_MONO_ADC_MIXER:
 375         case RT3261_AD_DA_MIXER:
 376         case RT3261_STO_DAC_MIXER:
 377         case RT3261_MONO_DAC_MIXER:
 378         case RT3261_DIG_MIXER:
 379         case RT3261_DSP_PATH1:
 380         case RT3261_DSP_PATH2:
 381         case RT3261_DIG_INF_DATA:
 382         case RT3261_REC_L1_MIXER:
 383         case RT3261_REC_L2_MIXER:
 384         case RT3261_REC_R1_MIXER:
 385         case RT3261_REC_R2_MIXER:
 386         case RT3261_HPO_MIXER:
 387         case RT3261_SPK_L_MIXER:
 388         case RT3261_SPK_R_MIXER:
 389         case RT3261_SPO_L_MIXER:
 390         case RT3261_SPO_R_MIXER:
 391         case RT3261_SPO_CLSD_RATIO:
 392         case RT3261_MONO_MIXER:
 393         case RT3261_OUT_L1_MIXER:
 394         case RT3261_OUT_L2_MIXER:
 395         case RT3261_OUT_L3_MIXER:
 396         case RT3261_OUT_R1_MIXER:
 397         case RT3261_OUT_R2_MIXER:
 398         case RT3261_OUT_R3_MIXER:
 399         case RT3261_LOUT_MIXER:
 400         case RT3261_PWR_DIG1:
 401         case RT3261_PWR_DIG2:
 402         case RT3261_PWR_ANLG1:
 403         case RT3261_PWR_ANLG2:
 404         case RT3261_PWR_MIXER:
 405         case RT3261_PWR_VOL:
 406         case RT3261_PRIV_INDEX:
 407         case RT3261_PRIV_DATA:
 408         case RT3261_I2S1_SDP:
 409         case RT3261_I2S2_SDP:
 410         case RT3261_I2S3_SDP:
 411         case RT3261_ADDA_CLK1:
 412         case RT3261_ADDA_CLK2:
 413         case RT3261_DMIC:
 414         case RT3261_GLB_CLK:
 415         case RT3261_PLL_CTRL1:
 416         case RT3261_PLL_CTRL2:
 417         case RT3261_ASRC_1:
 418         case RT3261_ASRC_2:
 419         case RT3261_ASRC_3:
 420         case RT3261_ASRC_4:
 421         case RT3261_ASRC_5:
 422         case RT3261_HP_OVCD:
 423         case RT3261_CLS_D_OVCD:
 424         case RT3261_CLS_D_OUT:
 425         case RT3261_DEPOP_M1:
 426         case RT3261_DEPOP_M2:
 427         case RT3261_DEPOP_M3:
 428         case RT3261_CHARGE_PUMP:
 429         case RT3261_PV_DET_SPK_G:
 430         case RT3261_MICBIAS:
 431         case RT3261_EQ_CTRL1:
 432         case RT3261_EQ_CTRL2:
 433         case RT3261_WIND_FILTER:
 434         case RT3261_DRC_AGC_1:
 435         case RT3261_DRC_AGC_2:
 436         case RT3261_DRC_AGC_3:
 437         case RT3261_SVOL_ZC:
 438         case RT3261_ANC_CTRL1:
 439         case RT3261_ANC_CTRL2:
 440         case RT3261_ANC_CTRL3:
 441         case RT3261_JD_CTRL:
 442         case RT3261_ANC_JD:
 443         case RT3261_IRQ_CTRL1:
 444         case RT3261_IRQ_CTRL2:
 445         case RT3261_INT_IRQ_ST:
 446         case RT3261_GPIO_CTRL1:
 447         case RT3261_GPIO_CTRL2:
 448         case RT3261_GPIO_CTRL3:
 449         case RT3261_DSP_CTRL1:
 450         case RT3261_DSP_CTRL2:
 451         case RT3261_DSP_CTRL3:
 452         case RT3261_DSP_CTRL4:
 453         case RT3261_PGM_REG_ARR1:
 454         case RT3261_PGM_REG_ARR2:
 455         case RT3261_PGM_REG_ARR3:
 456         case RT3261_PGM_REG_ARR4:
 457         case RT3261_PGM_REG_ARR5:
 458         case RT3261_SCB_FUNC:
 459         case RT3261_SCB_CTRL:
 460         case RT3261_BASE_BACK:
 461         case RT3261_MP3_PLUS1:
 462         case RT3261_MP3_PLUS2:
 463         case RT3261_3D_HP:
 464         case RT3261_ADJ_HPF:
 465         case RT3261_HP_CALIB_AMP_DET:
 466         case RT3261_HP_CALIB2:
 467         case RT3261_SV_ZCD1:
 468         case RT3261_SV_ZCD2:
 469         case RT3261_GEN_CTRL1:
 470         case RT3261_GEN_CTRL2:
 471         case RT3261_GEN_CTRL3:
 472         case RT3261_VENDOR_ID:
 473         case RT3261_VENDOR_ID1:
 474         case RT3261_VENDOR_ID2:
 475                 return 1;
 476         default:
 477                 return 0;
 478         }
 479 }
 480
 481 /**
 482  * rt3261_headset_detect - Detect headset.
 483  * @codec: SoC audio codec device.
 484  * @jack_insert: Jack insert or not.
 485  *
 486  * Detect whether is headset or not when jack inserted.
 487  *
 488  * Returns detect status.
 489  */
 490 int rt3261_headset_detect(struct snd_soc_codec *codec, int jack_insert)
 491 {
 492         int jack_type;
 493         int sclk_src;
 494
 495         if(jack_insert) {
 496                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
 497                         snd_soc_write(codec, RT3261_PWR_ANLG1, 0x2004);
 498                         snd_soc_write(codec, RT3261_MICBIAS, 0x3830);
 499                         snd_soc_write(codec, RT3261_GEN_CTRL1 , 0x3701);
 500                 }
 501                 sclk_src = snd_soc_read(codec, RT3261_GLB_CLK) &
 502                         RT3261_SCLK_SRC_MASK;
 503                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 504                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 505                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 506                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 507                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
 508                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 509                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 510                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 511                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 512                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 513                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 514                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 515                         0x1, 0x1);
 516                 msleep(100);
 517                 if (snd_soc_read(codec, RT3261_IRQ_CTRL2) & 0x8)
 518                         jack_type = RT3261_HEADPHO_DET;
 519                 else
 520                         jack_type = RT3261_HEADSET_DET;
 521                 snd_soc_update_bits(codec, RT3261_IRQ_CTRL2,
 522                         RT3261_MB1_OC_CLR, 0);
 523                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 524                         RT3261_SCLK_SRC_MASK, sclk_src);
 525         } else {
 526                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 527                         RT3261_MIC1_OVCD_MASK,
 528                         RT3261_MIC1_OVCD_DIS);
 529
 530                 jack_type = RT3261_NO_JACK;
 531         }
 532
 533         return jack_type;
 534 }
 535 EXPORT_SYMBOL(rt3261_headset_detect);
 536
 537 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 538
 539 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 540         14, rt3261_dacr2_src);
 541 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 542         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 543
 544 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 545 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 546 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 547 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 548 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 549
 550 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 551 static unsigned int bst_tlv[] = {
 552         TLV_DB_RANGE_HEAD(7),
 553         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 554         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 555         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 556         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 557         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 558         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 559         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 560 };
 561
 562 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 563                 struct snd_ctl_elem_value *ucontrol)
 564 {
 565         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 566         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 567
 568         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 569
 570         return 0;
 571 }
 572
 573 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 574                 struct snd_ctl_elem_value *ucontrol)
 575 {
 576         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 577         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 578
 579         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 580                 return 0;
 581
 582         rt3261->dmic_en = ucontrol->value.integer.value[0];
 583         switch (rt3261->dmic_en) {
 584         case RT3261_DMIC_DIS:
 585                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 586                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 587                         RT3261_GP4_PIN_MASK,
 588                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 589                         RT3261_GP4_PIN_GPIO4);
 590                 snd_soc_update_bits(codec, RT3261_DMIC,
 591                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 592                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 593                 snd_soc_update_bits(codec, RT3261_DMIC,
 594                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 595                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 596                 break;
 597
 598         case RT3261_DMIC1:
 599                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 600                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 601                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 602                 snd_soc_update_bits(codec, RT3261_DMIC,
 603                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 604                         RT3261_DMIC_1_DP_MASK,
 605                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 606                         RT3261_DMIC_1_DP_IN1P);
 607                 snd_soc_update_bits(codec, RT3261_DMIC,
 608                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 609                 break;
 610
 611         case RT3261_DMIC2:
 612                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 613                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 614                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 615                 snd_soc_update_bits(codec, RT3261_DMIC,
 616                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 617                         RT3261_DMIC_2_DP_MASK,
 618                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 619                         RT3261_DMIC_2_DP_IN1N);
 620                 snd_soc_update_bits(codec, RT3261_DMIC,
 621                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 622                 break;
 623
 624         default:
 625                 return -EINVAL;
 626         }
 627
 628         return 0;
 629 }
 630
 631 //bard 8-9 s
 632 #if 0
 633 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 634                 struct snd_ctl_elem_value *ucontrol)
 635 {
 636         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 637
 638         ucontrol->value.integer.value[0] =
 639                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 640
 641         return 0;
 642 }
 643
 644 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 645                 struct snd_ctl_elem_value *ucontrol)
 646 {
 647         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 648
 649         if(ucontrol->value.integer.value[0]) {
 650                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 651                         RT3261_M_BST1_RM_L, 0);
 652                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 653                         RT3261_M_BST1_RM_R, 0);
 654         }else {
 655                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 656                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 657                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 658                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 659         }
 660
 661         return 0;
 662 }
 663
 664 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 665                 struct snd_ctl_elem_value *ucontrol)
 666 {
 667         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 668
 669         ucontrol->value.integer.value[0] =
 670                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 671
 672         return 0;
 673 }
 674
 675 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 676                 struct snd_ctl_elem_value *ucontrol)
 677 {
 678         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 679
 680         if(ucontrol->value.integer.value[0]) {
 681                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 682                         RT3261_M_BST4_RM_L, 0);
 683                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 684                         RT3261_M_BST4_RM_R, 0);
 685         }else {
 686                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 687                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 688                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 689                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 690         }
 691
 692         return 0;
 693 }
 694 #endif
 695 //bard 8-9 e
 696
 697 /* IN1/IN2 Input Type */
 698 static const char *rt3261_input_mode[] = {
 699         "Single ended", "Differential"};
 700
 701 static const SOC_ENUM_SINGLE_DECL(
 702         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 703         RT3261_IN_SFT1, rt3261_input_mode);
 704
 705 static const SOC_ENUM_SINGLE_DECL(
 706         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 707         RT3261_IN_SFT2, rt3261_input_mode);
 708
 709 /* Interface data select */
 710 static const char *rt3261_data_select[] = {
 711         "Normal", "left copy to right", "right copy to left", "Swap"};
 712
 713 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 714                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 715
 716 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 717                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 718
 719 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 720                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 721
 722 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 723                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 724
 725 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 726                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 727
 728 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 729                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 730
 731 /* Class D speaker gain ratio */
 732 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 733         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 734
 735 static const SOC_ENUM_SINGLE_DECL(
 736         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 737         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 738
 739 /* DMIC */
 740 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 741
 742 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 743
 744 //bard 8-9 s
 745 #if 0
 746 static const char *rt3261_mic_mode[] = {"off", "on",};
 747
 748 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 749 #endif
 750 //bard 8-9 e
 751
 752 #ifdef RT3261_REG_RW
 753 #define REGVAL_MAX 0xffff
 754 static unsigned int regctl_addr;
 755 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 756                         struct snd_ctl_elem_info *uinfo)
 757 {
 758         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 759         uinfo->count = 2;
 760         uinfo->value.integer.min = 0;
 761         uinfo->value.integer.max = REGVAL_MAX;
 762         return 0;
 763 }
 764
 765 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 766                         struct snd_ctl_elem_value *ucontrol)
 767 {
 768         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 769         ucontrol->value.integer.value[0] = regctl_addr;
 770         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 771         return 0;
 772 }
 773
 774 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 775                         struct snd_ctl_elem_value *ucontrol)
 776 {
 777         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 778         regctl_addr = ucontrol->value.integer.value[0];
 779         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 780                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 781         return 0;
 782 }
 783 #endif
 784
 785
 786 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 787                 struct snd_ctl_elem_value *ucontrol)
 788 {
 789         struct soc_mixer_control *mc =
 790                 (struct soc_mixer_control *)kcontrol->private_value;
 791         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 792         unsigned int val = snd_soc_read(codec, mc->reg);
 793
 794         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 795                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 796         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 797                 (val & RT3261_R_VOL_MASK);
 798
 799         return 0;
 800 }
 801
 802 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 803                 struct snd_ctl_elem_value *ucontrol)
 804 {
 805         struct soc_mixer_control *mc =
 806                 (struct soc_mixer_control *)kcontrol->private_value;
 807         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 808         unsigned int val, val2;
 809
 810         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 811         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 812         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 813                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 814 }
 815
 816
 817 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 818         /* Speaker Output Volume */
 819         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 820                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 821         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 822                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 823                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 824         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
 825                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 826                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 827         /* Headphone Output Volume */
 828         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 829                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 830         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
 831                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 832                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 833         /* OUTPUT Control */
 834         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 835                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 836         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 837                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 838         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 839                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 840         /* MONO Output Control */
 841         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 842                                 RT3261_L_MUTE_SFT, 1, 1),
 843         /* DAC Digital Volume */
 844         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 845                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 846         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 847                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 848                         175, 0, dac_vol_tlv),
 849         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 850                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 851                         175, 0, dac_vol_tlv),
 852         /* IN1/IN2 Control */
 853         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 854         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 855                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 856         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 857         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 858                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 859         /* INL/INR Volume Control */
 860         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 861                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 862                         31, 1, in_vol_tlv),
 863         /* ADC Digital Volume Control */
 864         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 865                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 866         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 867                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 868                         127, 0, adc_vol_tlv),
 869         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
 870                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 871                         127, 0, adc_vol_tlv),
 872         /* ADC Boost Volume Control */
 873         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
 874                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
 875                         3, 0, adc_bst_tlv),
 876         /* Class D speaker gain ratio */
 877         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
 878         /* DMIC */
 879         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
 880                 rt3261_dmic_get, rt3261_dmic_put),
 881
 882 #ifdef RT3261_REG_RW
 883         {
 884                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 885                 .name = "Register Control",
 886                 .info = rt3261_regctl_info,
 887                 .get = rt3261_regctl_get,
 888                 .put = rt3261_regctl_put,
 889         },
 890 #endif
 891 //bard 8-9 s
 892 #if 0
 893         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
 894                 RT3261_BST_SFT1,  8, 0, bst_tlv),
 895         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
 896                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 897         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
 898                 rt3261_mic1_get, rt3261_mic1_put),
 899         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
 900                 rt3261_mic2_get, rt3261_mic2_put),
 901 #endif
 902 //bard 8-9 e
 903 };
 904
 905 /**
 906  * set_dmic_clk - Set parameter of dmic.
 907  *
 908  * @w: DAPM widget.
 909  * @kcontrol: The kcontrol of this widget.
 910  * @event: Event id.
 911  *
 912  * Choose dmic clock between 1MHz and 3MHz.
 913  * It is better for clock to approximate 3MHz.
 914  */
 915 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
 916         struct snd_kcontrol *kcontrol, int event)
 917 {
 918         struct snd_soc_codec *codec = w->codec;
 919         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 920         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
 921
 922         rate = rt3261->lrck[rt3261->aif_pu] << 8;
 923         red = 3000000 * 12;
 924         for (i = 0; i < ARRAY_SIZE(div); i++) {
 925                 bound = div[i] * 3000000;
 926                 if (rate > bound)
 927                         continue;
 928                 temp = bound - rate;
 929                 if (temp < red) {
 930                         red = temp;
 931                         idx = i;
 932                 }
 933         }
 934         if (idx < 0)
 935                 dev_err(codec->dev, "Failed to set DMIC clock\n");
 936         else
 937                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
 938                                         idx << RT3261_DMIC_CLK_SFT);
 939         return idx;
 940 }
 941
 942 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
 943                          struct snd_soc_dapm_widget *sink)
 944 {
 945         unsigned int val;
 946
 947         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
 948         val &= RT3261_SCLK_SRC_MASK;
 949         if (val == RT3261_SCLK_SRC_PLL1)
 950                 return 1;
 951         else
 952                 return 0;
 953 }
 954
 955 /* Digital Mixer */
 956 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
 957         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 958                         RT3261_M_ADC_L1_SFT, 1, 1),
 959         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 960                         RT3261_M_ADC_L2_SFT, 1, 1),
 961 };
 962
 963 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
 964         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 965                         RT3261_M_ADC_R1_SFT, 1, 1),
 966         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 967                         RT3261_M_ADC_R2_SFT, 1, 1),
 968 };
 969
 970 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
 971         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 972                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
 973         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 974                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
 975 };
 976
 977 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
 978         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 979                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
 980         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 981                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
 982 };
 983
 984 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
 985         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 986                         RT3261_M_ADCMIX_L_SFT, 1, 1),
 987         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 988                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
 989 };
 990
 991 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
 992         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 993                         RT3261_M_ADCMIX_R_SFT, 1, 1),
 994         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 995                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
 996 };
 997
 998 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
 999         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1000                         RT3261_M_DAC_L1_SFT, 1, 1),
1001         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1002                         RT3261_M_DAC_L2_SFT, 1, 1),
1003         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1004                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1005 };
1006
1007 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1008         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1009                         RT3261_M_DAC_R1_SFT, 1, 1),
1010         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1011                         RT3261_M_DAC_R2_SFT, 1, 1),
1012         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1013                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1014 };
1015
1016 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1017         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1018                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1019         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1020                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1021         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1022                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1023 };
1024
1025 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1026         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1027                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1028         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1029                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1030         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1031                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1032 };
1033
1034 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1035         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1036                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1037         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1038                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1039 };
1040
1041 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1042         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1043                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1044         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1045                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1046 };
1047
1048 /* Analog Input Mixer */
1049 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1050         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1051                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1052         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1053                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1054         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1055                         RT3261_M_BST2_RM_L, 1, 1),
1056         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1057                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1058         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1059                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1060         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1061                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1062 };
1063
1064 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1065         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1066                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1067         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1068                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1069         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1070                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1071         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1072                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1073         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1074                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1075         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1076                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1077 };
1078
1079 /* Analog Output Mixer */
1080 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1081         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1082                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1083         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1084                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1085         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1086                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1087         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1088                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1089         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1090                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1091 };
1092
1093 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1094         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1095                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1096         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1097                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1098         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1099                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1100         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1101                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1102         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1103                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1104 };
1105
1106 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1107         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1108                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1109         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1110                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1111         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1112                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1113         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1114                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1115         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1116                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1117         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1118                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1119         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1120                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1121         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1122                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1123 };
1124
1125 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1126         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1127                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1128         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1129                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1130         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1131                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1132         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1133                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1134         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1135                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1136         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1137                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1138         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1139                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1140         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1141                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1142         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1143                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1144 };
1145
1146 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1147         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1148                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1149         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1150                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1151         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1152                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1153         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1154                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1155         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1156                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1157 };
1158
1159 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1160         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1161                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1162         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1163                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1164         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1165                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1166 };
1167
1168 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1169         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1170                         RT3261_M_DAC2_HM_SFT, 1, 1),
1171         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1172                         RT3261_M_DAC1_HM_SFT, 1, 1),
1173         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1174                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1175 };
1176
1177 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1178         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1179                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1180         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1181                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1182         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1183                         RT3261_M_OV_L_LM_SFT, 1, 1),
1184         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1185                         RT3261_M_OV_R_LM_SFT, 1, 1),
1186 };
1187
1188 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1189         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1190                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1191         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1192                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1193         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1194                         RT3261_M_OV_R_MM_SFT, 1, 1),
1195         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1196                         RT3261_M_OV_L_MM_SFT, 1, 1),
1197         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1198                         RT3261_M_BST1_MM_SFT, 1, 1),
1199 };
1200
1201 /* INL/R source */
1202 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1203
1204 static const SOC_ENUM_SINGLE_DECL(
1205         rt3261_inl_enum, RT3261_INL_INR_VOL,
1206         RT3261_INL_SEL_SFT, rt3261_inl_src);
1207
1208 static const struct snd_kcontrol_new rt3261_inl_mux =
1209         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1210
1211 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1212
1213 static const SOC_ENUM_SINGLE_DECL(
1214         rt3261_inr_enum, RT3261_INL_INR_VOL,
1215         RT3261_INR_SEL_SFT, rt3261_inr_src);
1216
1217 static const struct snd_kcontrol_new rt3261_inr_mux =
1218         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1219
1220 /* Stereo ADC source */
1221 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1222
1223 static const SOC_ENUM_SINGLE_DECL(
1224         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1225         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1226
1227 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1228         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1229
1230 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1231         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1232
1233 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1234
1235 static const SOC_ENUM_SINGLE_DECL(
1236         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1237         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1238
1239 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1240         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1241
1242 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1243         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1244
1245 /* Mono ADC source */
1246 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1247
1248 static const SOC_ENUM_SINGLE_DECL(
1249         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1250         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1251
1252 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1253         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1254
1255 static const char *rt3261_mono_adc_l2_src[] =
1256         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1257
1258 static const SOC_ENUM_SINGLE_DECL(
1259         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1260         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1261
1262 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1263         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1264
1265 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1266
1267 static const SOC_ENUM_SINGLE_DECL(
1268         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1269         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1270
1271 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1272         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1273
1274 static const char *rt3261_mono_adc_r2_src[] =
1275         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1276
1277 static const SOC_ENUM_SINGLE_DECL(
1278         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1279         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1280
1281 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1282         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1283
1284 /* DAC2 channel source */
1285 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1286
1287 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1288                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1289
1290 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1291         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1292
1293 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1294
1295 static const SOC_ENUM_SINGLE_DECL(
1296         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1297         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1298
1299 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1300         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1301
1302 /* Interface 2  ADC channel source */
1303 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1304
1305 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1306                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1307
1308 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1309         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1310
1311 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1312
1313 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1314                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1315
1316 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1317         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1318
1319 /* digital interface and iis interface map */
1320 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1321         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1322         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1323
1324 static const SOC_ENUM_SINGLE_DECL(
1325         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1326         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1327
1328 static const struct snd_kcontrol_new rt3261_dai_mux =
1329         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1330
1331 /* SDI select */
1332 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1333
1334 static const SOC_ENUM_SINGLE_DECL(
1335         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1336         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1337
1338 static const struct snd_kcontrol_new rt3261_sdi_mux =
1339         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1340
1341 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1342         struct snd_kcontrol *kcontrol, int event)
1343 {
1344         struct snd_soc_codec *codec = w->codec;
1345         unsigned int val, mask;
1346
1347         switch (event) {
1348         case SND_SOC_DAPM_POST_PMU:
1349                 rt3261_index_update_bits(codec,
1350                         RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1351                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1352                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1353                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1354                 if ((val & mask) ^ mask)
1355                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1356                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1357                 break;
1358
1359         case SND_SOC_DAPM_POST_PMD:
1360                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1361                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1362                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1363                 rt3261_index_update_bits(codec,
1364                         RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1365                 break;
1366
1367         default:
1368                 return 0;
1369         }
1370
1371         return 0;
1372 }
1373
1374 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1375                 struct snd_kcontrol *kcontrol, int event)
1376 {
1377         struct snd_soc_codec *codec = w->codec;
1378
1379         switch (event) {
1380         case SND_SOC_DAPM_POST_PMU:
1381                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1382                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1383                 rt3261_index_update_bits(codec,
1384                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1385                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1386                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1387                 break;
1388
1389         case SND_SOC_DAPM_PRE_PMD:
1390                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1391                         RT3261_L_MUTE | RT3261_R_MUTE,
1392                         RT3261_L_MUTE | RT3261_R_MUTE);
1393                 rt3261_index_update_bits(codec,
1394                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1395                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1396                         RT3261_PWR_CLS_D, 0);
1397                 break;
1398
1399         default:
1400                 return 0;
1401         }
1402
1403         return 0;
1404 }
1405
1406 void hp_amp_power(struct snd_soc_codec *codec, int on)
1407 {
1408         static int hp_amp_power_count;
1409         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1410 //      dump_reg(codec);
1411         if(on) {
1412                 if(hp_amp_power_count <= 0) {
1413                         /* depop parameters */
1414                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1415                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1416                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1417                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1418                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1419                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1420                         /* headphone amp power on */
1421                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1422                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1423                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1424                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1425                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1426                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1427                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1428                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1429                         msleep(50);
1430                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1431                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1432                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1433
1434                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1435                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1436                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1437                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1438                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1439                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1440                 }
1441                 hp_amp_power_count++;
1442         } else {
1443                 hp_amp_power_count--;
1444                 if(hp_amp_power_count <= 0) {
1445                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1446                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1447                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1448                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1449                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1450                         /* headphone amp power down */
1451                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1452                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1453                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1454                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1455                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1456                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1457                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1458                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1459                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1460                                 0);
1461                 }
1462         }
1463 }
1464
1465 #if 1 //seq
1466 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1467 {
1468 #if 0
1469         /* depop parameters */
1470         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1471                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1472         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1473                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1474                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1475         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1476         /* headphone amp power on */
1477         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1478                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1479         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1480                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1481                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1482         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1483                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1484                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1485         msleep(50);
1486         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1487                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1488                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1489                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1490                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1491         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1492                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1493         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1494         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1495                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1496                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1497 #else
1498         hp_amp_power(codec, 1);
1499 #endif
1500         /* headphone unmute sequence */
1501         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1502                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1503                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1504                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1505                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1506         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1507         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1508                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1509         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1510                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1511         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1512                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1513                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1514         snd_soc_update_bits(codec, RT3261_HP_VOL,
1515                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1516         msleep(100);
1517         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1518                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1519                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1520                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1521         msleep(20);
1522         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1523                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1524 }
1525
1526 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1527 {
1528         /* headphone mute sequence */
1529         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1530                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1531                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1532                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1533                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1534         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1535         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1536                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1537         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1538                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1539         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1540                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1541                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1542                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1543         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1544                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1545         msleep(90);
1546         snd_soc_update_bits(codec, RT3261_HP_VOL,
1547                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1548         msleep(30);
1549 #if 0
1550         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1551         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1552                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1553                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1554                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1555         /* headphone amp power down */
1556         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1557                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1558                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1559                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1560                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1561                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1562                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1563         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1564                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1565                 0);
1566 #else
1567         hp_amp_power(codec, 0);
1568 #endif
1569 }
1570 #else //one bit
1571 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1572 {
1573         /* depop parameters */
1574         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1575                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1576         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1577                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1578                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1579         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1580         /* headphone amp power on */
1581         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1582                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1583         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1584                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1585                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1586         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1587                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1588                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1589         msleep(50);
1590         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1591                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1592                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1593         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1594         /* headphone unmute sequence */
1595         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1596                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1597                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1598         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1599                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1600         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1601                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1602                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1603                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1604                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1605         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1606                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1607                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1608         msleep(10);
1609         snd_soc_update_bits(codec, RT3261_HP_VOL,
1610                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1611         msleep(180);
1612         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1613                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1614 }
1615
1616 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1617 {
1618         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1619                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1620         snd_soc_update_bits(codec, RT3261_HP_VOL,
1621                 RT3261_L_MUTE | RT3261_R_MUTE,
1622                 RT3261_L_MUTE | RT3261_R_MUTE);
1623         msleep(90);
1624         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1625                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1626         msleep(30);
1627         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1628         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1629                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1630                 0);
1631 }
1632 #endif
1633
1634 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1635         struct snd_kcontrol *kcontrol, int event)
1636 {
1637         struct snd_soc_codec *codec = w->codec;
1638
1639         switch (event) {
1640         case SND_SOC_DAPM_POST_PMU:
1641                 rt3261_pmu_depop(codec);
1642                 break;
1643
1644         case SND_SOC_DAPM_PRE_PMD:
1645                 rt3261_pmd_depop(codec);
1646                 break;
1647
1648         default:
1649                 return 0;
1650         }
1651
1652         return 0;
1653 }
1654
1655 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1656         struct snd_kcontrol *kcontrol, int event)
1657 {
1658         struct snd_soc_codec *codec = w->codec;
1659
1660         switch (event) {
1661         case SND_SOC_DAPM_POST_PMU:
1662                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1663                                 RT3261_L_MUTE, 0);
1664                 break;
1665
1666         case SND_SOC_DAPM_PRE_PMD:
1667                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1668                         RT3261_L_MUTE, RT3261_L_MUTE);
1669                 break;
1670
1671         default:
1672                 return 0;
1673         }
1674
1675         return 0;
1676 }
1677
1678 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1679         struct snd_kcontrol *kcontrol, int event)
1680 {
1681         struct snd_soc_codec *codec = w->codec;
1682
1683         switch (event) {
1684         case SND_SOC_DAPM_POST_PMU:
1685                 hp_amp_power(codec,1);
1686                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1687                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1688                 break;
1689
1690         case SND_SOC_DAPM_PRE_PMD:
1691                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1692                         RT3261_L_MUTE | RT3261_R_MUTE,
1693                         RT3261_L_MUTE | RT3261_R_MUTE);
1694                 hp_amp_power(codec,0);
1695                 break;
1696
1697         default:
1698                 return 0;
1699         }
1700
1701         return 0;
1702 }
1703
1704 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1705         struct snd_kcontrol *kcontrol, int event)
1706 {
1707         struct snd_soc_codec *codec = w->codec;
1708         printk("enter %s\n",__func__);
1709         switch (event) {
1710         case SND_SOC_DAPM_PRE_PMU:
1711         case SND_SOC_DAPM_POST_PMD:
1712                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1713                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1714
1715                 break;
1716         default:
1717                 return 0;
1718         }
1719
1720         return 0;
1721 }
1722
1723 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1724         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1725                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1726         /* Input Side */
1727         /* micbias */
1728         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1729                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1730         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1731                         RT3261_PWR_MB1_BIT, 0),
1732         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1733                         RT3261_PWR_MB2_BIT, 0),
1734         /* Input Lines */
1735         SND_SOC_DAPM_INPUT("MIC1"),
1736         SND_SOC_DAPM_INPUT("MIC2"),
1737         SND_SOC_DAPM_INPUT("MIC3"),
1738         SND_SOC_DAPM_INPUT("DMIC1"),
1739         SND_SOC_DAPM_INPUT("DMIC2"),
1740
1741         SND_SOC_DAPM_INPUT("IN1P"),
1742         SND_SOC_DAPM_INPUT("IN1N"),
1743         SND_SOC_DAPM_INPUT("IN2P"),
1744         SND_SOC_DAPM_INPUT("IN2N"),
1745         SND_SOC_DAPM_INPUT("IN3P"),
1746         SND_SOC_DAPM_INPUT("IN3N"),
1747         SND_SOC_DAPM_INPUT("DMIC L1"),
1748         SND_SOC_DAPM_INPUT("DMIC R1"),
1749         SND_SOC_DAPM_INPUT("DMIC L2"),
1750         SND_SOC_DAPM_INPUT("DMIC R2"),
1751         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1752                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1753         /* Boost */
1754         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1755                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1756         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1757                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1758         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1759                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1760         /* Input Volume */
1761         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1762                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1763         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1764                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1765         /* IN Mux */
1766         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1767         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1768         /* REC Mixer */
1769         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1770                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1771         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1772                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1773         /* ADCs */
1774         SND_SOC_DAPM_ADC_E("ADC L", NULL, RT3261_PWR_DIG1,
1775                 RT3261_PWR_ADC_L_BIT, 0, rt3261_adc_event,
1776                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1777         SND_SOC_DAPM_ADC_E("ADC R", NULL, RT3261_PWR_DIG1,
1778                 RT3261_PWR_ADC_R_BIT, 0, rt3261_adc_event,
1779                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1780         /* ADC Mux */
1781         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1782                                 &rt3261_sto_adc_l2_mux),
1783         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1784                                 &rt3261_sto_adc_r2_mux),
1785         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1786                                 &rt3261_sto_adc_l1_mux),
1787         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1788                                 &rt3261_sto_adc_r1_mux),
1789         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1790                                 &rt3261_mono_adc_l2_mux),
1791         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1792                                 &rt3261_mono_adc_l1_mux),
1793         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1794                                 &rt3261_mono_adc_r1_mux),
1795         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1796                                 &rt3261_mono_adc_r2_mux),
1797         /* ADC Mixer */
1798         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1799                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1800         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1801                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1802         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1803                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1804         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1805                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1806         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1807                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1808         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1809                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1810         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1811                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1812
1813         /* IF2 Mux */
1814         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1815                                 &rt3261_if2_adc_l_mux),
1816         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1817                                 &rt3261_if2_adc_r_mux),
1818
1819         /* Digital Interface */
1820         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1821                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1822         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1823         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1824         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1825         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1826         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1827         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1828         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
1829                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
1830         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1831         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1832         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1833         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1834         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1835         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1836         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
1837                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
1838         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1839         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1840         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1841         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1842         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1843         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1844
1845         /* Digital Interface Select */
1846         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1847         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1848         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1849         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1850         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1851
1852         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1853         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1854         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1855         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1856         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1857
1858         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1859         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1860
1861         /* Audio Interface */
1862         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
1863         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
1864         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
1865         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
1866         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
1867         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
1868
1869         /* Audio DSP */
1870         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
1871
1872         /* ANC */
1873         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
1874
1875         /* Output Side */
1876         /* DAC mixer before sound effect  */
1877         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
1878                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
1879         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
1880                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
1881
1882         /* DAC2 channel Mux */
1883         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
1884                                 &rt3261_dac_l2_mux),
1885         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
1886                                 &rt3261_dac_r2_mux),
1887         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
1888                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
1889         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
1890                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
1891
1892         /* DAC Mixer */
1893         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
1894                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
1895         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
1896                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
1897         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
1898                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
1899         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
1900                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
1901         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
1902                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
1903         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
1904                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
1905         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
1906                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
1907                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
1908
1909         /* DACs */
1910         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
1911                         RT3261_PWR_DAC_L1_BIT, 0),
1912         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
1913                         RT3261_PWR_DAC_L2_BIT, 0),
1914         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
1915                         RT3261_PWR_DAC_R1_BIT, 0),
1916         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
1917                         RT3261_PWR_DAC_R2_BIT, 0),
1918         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
1919                 0, 0, NULL, 0),
1920         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
1921                 0, 0, NULL, 0),
1922         /* SPK/OUT Mixer */
1923         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
1924                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
1925         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
1926                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
1927         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
1928                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
1929         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
1930                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
1931         /* Ouput Volume */
1932         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
1933                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
1934         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
1935                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
1936         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
1937                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
1938         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
1939                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
1940         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
1941                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
1942         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
1943                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
1944         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
1945                 0, 0, NULL, 0),
1946         /* SPO/HPO/LOUT/Mono Mixer */
1947         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
1948                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
1949         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
1950                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
1951         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
1952                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
1953         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
1954                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
1955         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
1956                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
1957
1958         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
1959                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1960         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
1961                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1962         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
1963                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1964         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
1965                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
1966                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1967
1968         /* Output Lines */
1969         SND_SOC_DAPM_OUTPUT("SPOLP"),
1970         SND_SOC_DAPM_OUTPUT("SPOLN"),
1971         SND_SOC_DAPM_OUTPUT("SPORP"),
1972         SND_SOC_DAPM_OUTPUT("SPORN"),
1973         SND_SOC_DAPM_OUTPUT("HPOL"),
1974         SND_SOC_DAPM_OUTPUT("HPOR"),
1975         SND_SOC_DAPM_OUTPUT("LOUTL"),
1976         SND_SOC_DAPM_OUTPUT("LOUTR"),
1977         SND_SOC_DAPM_OUTPUT("MonoP"),
1978         SND_SOC_DAPM_OUTPUT("MonoN"),
1979 };
1980
1981 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
1982         {"IN1P", NULL, "LDO2"},
1983         {"IN2P", NULL, "LDO2"},
1984         {"IN3P", NULL, "LDO2"},
1985
1986         {"IN1P", NULL, "MIC1"},
1987         {"IN1N", NULL, "MIC1"},
1988         {"IN2P", NULL, "MIC2"},
1989         {"IN2N", NULL, "MIC2"},
1990         {"IN3P", NULL, "MIC3"},
1991         {"IN3N", NULL, "MIC3"},
1992
1993         {"DMIC L1", NULL, "DMIC1"},
1994         {"DMIC R1", NULL, "DMIC1"},
1995         {"DMIC L2", NULL, "DMIC2"},
1996         {"DMIC R2", NULL, "DMIC2"},
1997
1998         {"BST1", NULL, "IN1P"},
1999         {"BST1", NULL, "IN1N"},
2000         {"BST2", NULL, "IN2P"},
2001         {"BST2", NULL, "IN2N"},
2002         {"BST3", NULL, "IN3P"},
2003         {"BST3", NULL, "IN3N"},
2004
2005         {"INL VOL", NULL, "IN2P"},
2006         {"INR VOL", NULL, "IN2N"},
2007
2008         {"RECMIXL", "HPOL Switch", "HPOL"},
2009         {"RECMIXL", "INL Switch", "INL VOL"},
2010         {"RECMIXL", "BST3 Switch", "BST3"},
2011         {"RECMIXL", "BST2 Switch", "BST2"},
2012         {"RECMIXL", "BST1 Switch", "BST1"},
2013         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2014
2015         {"RECMIXR", "HPOR Switch", "HPOR"},
2016         {"RECMIXR", "INR Switch", "INR VOL"},
2017         {"RECMIXR", "BST3 Switch", "BST3"},
2018         {"RECMIXR", "BST2 Switch", "BST2"},
2019         {"RECMIXR", "BST1 Switch", "BST1"},
2020         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2021
2022         {"ADC L", NULL, "RECMIXL"},
2023         {"ADC R", NULL, "RECMIXR"},
2024
2025         {"DMIC L1", NULL, "DMIC CLK"},
2026         {"DMIC L2", NULL, "DMIC CLK"},
2027
2028         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2029         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2030         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2031         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2032         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2033
2034         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2035         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2036         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2037         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2038         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2039
2040         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2041         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2042         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2043         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2044         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2045
2046         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2047         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2048         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2049         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2050         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2051
2052         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2053         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2054         {"Stereo ADC MIXL", NULL, "stereo filter"},
2055         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2056
2057         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2058         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2059         {"Stereo ADC MIXR", NULL, "stereo filter"},
2060         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2061
2062         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2063         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2064         {"Mono ADC MIXL", NULL, "mono left filter"},
2065         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2066
2067         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2068         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2069         {"Mono ADC MIXR", NULL, "mono right filter"},
2070         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2071
2072         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2073         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2074
2075         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2076         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2077         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2078         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2079         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2080         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2081
2082         {"IF1 ADC", NULL, "I2S1"},
2083         {"IF1 ADC", NULL, "IF1 ADC L"},
2084         {"IF1 ADC", NULL, "IF1 ADC R"},
2085         {"IF2 ADC", NULL, "I2S2"},
2086         {"IF2 ADC", NULL, "IF2 ADC L"},
2087         {"IF2 ADC", NULL, "IF2 ADC R"},
2088         {"IF3 ADC", NULL, "I2S3"},
2089         {"IF3 ADC", NULL, "IF3 ADC L"},
2090         {"IF3 ADC", NULL, "IF3 ADC R"},
2091
2092         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2093         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2094         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2095         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2096         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2097         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2098         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2099         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2100         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2101         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2102
2103         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2104         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2105         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2106         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2107         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2108         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2109         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2110         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2111         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2112         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2113
2114         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2115         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2116         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2117         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2118         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2119         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2120         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2121         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2122
2123         {"AIF1TX", NULL, "DAI1 TX Mux"},
2124         {"AIF1TX", NULL, "SDI1 TX Mux"},
2125         {"AIF2TX", NULL, "DAI2 TX Mux"},
2126         {"AIF2TX", NULL, "SDI2 TX Mux"},
2127         {"AIF3TX", NULL, "DAI3 TX Mux"},
2128
2129         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2130         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2131         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2132         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2133         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2134         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2135         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2136         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2137
2138         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2139         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2140         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2141         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2142         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2143         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2144         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2145         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2146
2147         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2148         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2149         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2150         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2151         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2152         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2153         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2154         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2155
2156         {"IF1 DAC", NULL, "I2S1"},
2157         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2158         {"IF2 DAC", NULL, "I2S2"},
2159         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2160         {"IF3 DAC", NULL, "I2S3"},
2161         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2162
2163         {"IF1 DAC L", NULL, "IF1 DAC"},
2164         {"IF1 DAC R", NULL, "IF1 DAC"},
2165         {"IF2 DAC L", NULL, "IF2 DAC"},
2166         {"IF2 DAC R", NULL, "IF2 DAC"},
2167         {"IF3 DAC L", NULL, "IF3 DAC"},
2168         {"IF3 DAC R", NULL, "IF3 DAC"},
2169
2170         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2171         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2172         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2173         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2174
2175         {"ANC", NULL, "Stereo ADC MIXL"},
2176         {"ANC", NULL, "Stereo ADC MIXR"},
2177
2178         {"Audio DSP", NULL, "DAC MIXL"},
2179         {"Audio DSP", NULL, "DAC MIXR"},
2180
2181         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2182         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2183         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2184         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2185
2186         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2187         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2188 #if defined (CONFIG_SND_SOC_RT3261)
2189         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2190         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2191         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2192 #else
2193         {"DAC R2 Volume", NULL, "DAC R2 Mux"},
2194 #endif
2195
2196         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2197         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2198         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2199         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2200         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2201         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2202
2203         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2204         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2205         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2206         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2207         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2208         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2209
2210         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2211         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2212         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2213         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2214
2215         {"DAC L1", NULL, "Stereo DAC MIXL"},
2216         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2217         {"DAC R1", NULL, "Stereo DAC MIXR"},
2218         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2219         {"DAC L2", NULL, "Mono DAC MIXL"},
2220         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2221         {"DAC R2", NULL, "Mono DAC MIXR"},
2222         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2223
2224         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2225         {"SPK MIXL", "INL Switch", "INL VOL"},
2226         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2227         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2228         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2229         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2230         {"SPK MIXR", "INR Switch", "INR VOL"},
2231         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2232         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2233         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2234
2235         {"OUT MIXL", "BST3 Switch", "BST3"},
2236         {"OUT MIXL", "BST1 Switch", "BST1"},
2237         {"OUT MIXL", "INL Switch", "INL VOL"},
2238         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2239         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2240         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2241         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2242
2243         {"OUT MIXR", "BST3 Switch", "BST3"},
2244         {"OUT MIXR", "BST2 Switch", "BST2"},
2245         {"OUT MIXR", "BST1 Switch", "BST1"},
2246         {"OUT MIXR", "INR Switch", "INR VOL"},
2247         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2248         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2249         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2250         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2251
2252         {"SPKVOL L", NULL, "SPK MIXL"},
2253         {"SPKVOL R", NULL, "SPK MIXR"},
2254         {"HPOVOL L", NULL, "OUT MIXL"},
2255         {"HPOVOL R", NULL, "OUT MIXR"},
2256         {"OUTVOL L", NULL, "OUT MIXL"},
2257         {"OUTVOL R", NULL, "OUT MIXR"},
2258
2259         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2260         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2261         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2262         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2263         {"SPOL MIX", "BST1 Switch", "BST1"},
2264         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2265         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2266         {"SPOR MIX", "BST1 Switch", "BST1"},
2267
2268         {"DAC 2", NULL, "DAC L2"},
2269         {"DAC 2", NULL, "DAC R2"},
2270         {"DAC 1", NULL, "DAC L1"},
2271         {"DAC 1", NULL, "DAC R1"},
2272         {"HPOVOL", NULL, "HPOVOL L"},
2273         {"HPOVOL", NULL, "HPOVOL R"},
2274         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2275         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2276         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2277
2278         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2279         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2280         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2281         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2282
2283         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2284         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2285         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2286         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2287         {"Mono MIX", "BST1 Switch", "BST1"},
2288
2289         {"SPK amp", NULL, "SPOL MIX"},
2290         {"SPK amp", NULL, "SPOR MIX"},
2291         {"SPOLP", NULL, "SPK amp"},
2292         {"SPOLN", NULL, "SPK amp"},
2293         {"SPORP", NULL, "SPK amp"},
2294         {"SPORN", NULL, "SPK amp"},
2295
2296         {"HP amp", NULL, "HPO MIX"},
2297         {"HPOL", NULL, "HP amp"},
2298         {"HPOR", NULL, "HP amp"},
2299
2300         {"LOUT amp", NULL, "LOUT MIX"},
2301         {"LOUTL", NULL, "LOUT amp"},
2302         {"LOUTR", NULL, "LOUT amp"},
2303
2304         {"Mono amp", NULL, "Mono MIX"},
2305         {"MonoP", NULL, "Mono amp"},
2306         {"MonoN", NULL, "Mono amp"},
2307 };
2308
2309 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2310 {
2311         int ret = 0, val;
2312
2313         if(codec == NULL)
2314                 return -EINVAL;
2315
2316         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2317         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2318         switch (dai_id) {
2319         case RT3261_AIF1:
2320                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2321                         val == RT3261_IF_113)
2322                         ret |= RT3261_U_IF1;
2323                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2324                         val == RT3261_IF_113)
2325                         ret |= RT3261_U_IF2;
2326                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2327                         ret |= RT3261_U_IF3;
2328                 break;
2329
2330         case RT3261_AIF2:
2331                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2332                         val == RT3261_IF_223)
2333                         ret |= RT3261_U_IF1;
2334                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2335                         val == RT3261_IF_223)
2336                         ret |= RT3261_U_IF2;
2337                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2338                         ret |= RT3261_U_IF3;
2339                 break;
2340
2341         default:
2342                 ret = -EINVAL;
2343                 break;
2344         }
2345
2346         return ret;
2347 }
2348
2349 static int get_clk_info(int sclk, int rate)
2350 {
2351         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2352
2353         if (sclk <= 0 || rate <= 0)
2354                 return -EINVAL;
2355
2356         rate = rate << 8;
2357         for (i = 0; i < ARRAY_SIZE(pd); i++)
2358                 if (sclk == rate * pd[i])
2359                         return i;
2360
2361         return -EINVAL;
2362 }
2363
2364 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2365         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2366 {
2367         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2368         struct snd_soc_codec *codec = rtd->codec;
2369         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2370         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2371         int pre_div, bclk_ms, frame_size;
2372
2373         rt3261->lrck[dai->id] = params_rate(params);
2374         if(dai->id == 1)
2375                 rt3261->lrck[dai->id] = 8000;
2376         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2377         if (pre_div < 0) {
2378                 dev_err(codec->dev, "Unsupported clock setting\n");
2379                 return -EINVAL;
2380         }
2381         frame_size = snd_soc_params_to_frame_size(params);
2382         if (frame_size < 0) {
2383                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2384                 return -EINVAL;
2385         }
2386         bclk_ms = frame_size > 32 ? 1 : 0;
2387         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2388
2389         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2390                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2391         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2392                                 bclk_ms, pre_div, dai->id);
2393
2394         switch (params_format(params)) {
2395         case SNDRV_PCM_FORMAT_S16_LE:
2396                 break;
2397         case SNDRV_PCM_FORMAT_S20_3LE:
2398                 val_len |= RT3261_I2S_DL_20;
2399                 break;
2400         case SNDRV_PCM_FORMAT_S24_LE:
2401                 val_len |= RT3261_I2S_DL_24;
2402                 break;
2403         case SNDRV_PCM_FORMAT_S8:
2404                 val_len |= RT3261_I2S_DL_8;
2405                 break;
2406         default:
2407                 return -EINVAL;
2408         }
2409
2410         dai_sel = get_sdp_info(codec, dai->id);
2411         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2412         if (dai_sel < 0) {
2413                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2414                 return -EINVAL;
2415         }
2416         if (dai_sel & RT3261_U_IF1) {
2417                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2418                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2419                         pre_div << RT3261_I2S_PD1_SFT;
2420                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2421                         RT3261_I2S_DL_MASK, val_len);
2422                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2423         }
2424         if (dai_sel & RT3261_U_IF2) {
2425                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2426                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2427                         pre_div << RT3261_I2S_PD2_SFT;
2428                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2429                         RT3261_I2S_DL_MASK, val_len);
2430                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2431         }
2432
2433         return 0;
2434 }
2435
2436 static int rt3261_prepare(struct snd_pcm_substream *substream,
2437                                 struct snd_soc_dai *dai)
2438 {
2439         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2440         struct snd_soc_codec *codec = rtd->codec;
2441         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2442
2443         rt3261->aif_pu = dai->id;
2444         return 0;
2445 }
2446
2447 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2448 {
2449         struct snd_soc_codec *codec = dai->codec;
2450         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2451         unsigned int reg_val = 0, dai_sel;
2452
2453         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2454         case SND_SOC_DAIFMT_CBM_CFM:
2455                 rt3261->master[dai->id] = 1;
2456                 break;
2457         case SND_SOC_DAIFMT_CBS_CFS:
2458                 reg_val |= RT3261_I2S_MS_S;
2459                 rt3261->master[dai->id] = 0;
2460                 break;
2461         default:
2462                 return -EINVAL;
2463         }
2464
2465         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2466         case SND_SOC_DAIFMT_NB_NF:
2467                 break;
2468         case SND_SOC_DAIFMT_IB_NF:
2469                 reg_val |= RT3261_I2S_BP_INV;
2470                 break;
2471         default:
2472                 return -EINVAL;
2473         }
2474
2475         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2476         case SND_SOC_DAIFMT_I2S:
2477                 break;
2478         case SND_SOC_DAIFMT_LEFT_J:
2479                 reg_val |= RT3261_I2S_DF_LEFT;
2480                 break;
2481         case SND_SOC_DAIFMT_DSP_A:
2482                 reg_val |= RT3261_I2S_DF_PCM_A;
2483                 break;
2484         case SND_SOC_DAIFMT_DSP_B:
2485                 reg_val |= RT3261_I2S_DF_PCM_B;
2486                 break;
2487         default:
2488                 return -EINVAL;
2489         }
2490
2491         dai_sel = get_sdp_info(codec, dai->id);
2492         if (dai_sel < 0) {
2493                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2494                 return -EINVAL;
2495         }
2496         if (dai_sel & RT3261_U_IF1) {
2497                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2498                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2499                         RT3261_I2S_DF_MASK, reg_val);
2500         }
2501         if (dai_sel & RT3261_U_IF2) {
2502                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2503                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2504                         RT3261_I2S_DF_MASK, reg_val);
2505         }
2506
2507         return 0;
2508 }
2509
2510 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2511                 int clk_id, unsigned int freq, int dir)
2512 {
2513         struct snd_soc_codec *codec = dai->codec;
2514         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2515         unsigned int reg_val = 0;
2516
2517         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2518                 return 0;
2519
2520         switch (clk_id) {
2521         case RT3261_SCLK_S_MCLK:
2522                 reg_val |= RT3261_SCLK_SRC_MCLK;
2523                 break;
2524         case RT3261_SCLK_S_PLL1:
2525                 reg_val |= RT3261_SCLK_SRC_PLL1;
2526                 break;
2527         case RT3261_SCLK_S_RCCLK:
2528                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2529                 break;
2530         default:
2531                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2532                 return -EINVAL;
2533         }
2534         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2535                 RT3261_SCLK_SRC_MASK, reg_val);
2536         rt3261->sysclk = freq;
2537         rt3261->sysclk_src = clk_id;
2538
2539         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2540
2541         return 0;
2542 }
2543
2544 /**
2545  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2546  * @freq_in: external clock provided to codec.
2547  * @freq_out: target clock which codec works on.
2548  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2549  *
2550  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2551  * which make calculation more efficiently.
2552  *
2553  * Returns 0 for success or negative error code.
2554  */
2555 static int rt3261_pll_calc(const unsigned int freq_in,
2556         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2557 {
2558         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2559         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2560         bool bypass = false;
2561
2562         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2563                 return -EINVAL;
2564
2565         for (n_t = 0; n_t <= max_n; n_t++) {
2566                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2567                 if (in_t < 0)
2568                         continue;
2569                 if (in_t == freq_out) {
2570                         bypass = true;
2571                         n = n_t;
2572                         goto code_find;
2573                 }
2574                 for (m_t = 0; m_t <= max_m; m_t++) {
2575                         out_t = in_t / (m_t + 2);
2576                         red = abs(out_t - freq_out);
2577                         if (red < red_t) {
2578                                 n = n_t;
2579                                 m = m_t;
2580                                 if (red == 0)
2581                                         goto code_find;
2582                                 red_t = red;
2583                         }
2584                 }
2585         }
2586         pr_debug("Only get approximation about PLL\n");
2587
2588 code_find:
2589
2590         pll_code->m_bp = bypass;
2591         pll_code->m_code = m;
2592         pll_code->n_code = n;
2593         pll_code->k_code = 2;
2594         return 0;
2595 }
2596
2597 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2598                         unsigned int freq_in, unsigned int freq_out)
2599 {
2600         struct snd_soc_codec *codec = dai->codec;
2601         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2602         struct rt3261_pll_code pll_code;
2603         int ret, dai_sel;
2604
2605         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2606             freq_out == rt3261->pll_out)
2607                 return 0;
2608
2609         if (!freq_in || !freq_out) {
2610                 dev_dbg(codec->dev, "PLL disabled\n");
2611
2612                 rt3261->pll_in = 0;
2613                 rt3261->pll_out = 0;
2614                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2615                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2616                 return 0;
2617         }
2618
2619         switch (source) {
2620         case RT3261_PLL1_S_MCLK:
2621                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2622                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2623                 break;
2624         case RT3261_PLL1_S_BCLK1:
2625         case RT3261_PLL1_S_BCLK2:
2626                 dai_sel = get_sdp_info(codec, dai->id);
2627                 if (dai_sel < 0) {
2628                         dev_err(codec->dev,
2629                                 "Failed to get sdp info: %d\n", dai_sel);
2630                         return -EINVAL;
2631                 }
2632                 if (dai_sel & RT3261_U_IF1) {
2633                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2634                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2635                 }
2636                 if (dai_sel & RT3261_U_IF2) {
2637                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2638                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2639                 }
2640                 if (dai_sel & RT3261_U_IF3) {
2641                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2642                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2643                 }
2644                 break;
2645         default:
2646                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2647                 return -EINVAL;
2648         }
2649
2650         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2651         if (ret < 0) {
2652                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2653                 return ret;
2654         }
2655
2656         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2657                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2658
2659         snd_soc_write(codec, RT3261_PLL_CTRL1,
2660                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2661         snd_soc_write(codec, RT3261_PLL_CTRL2,
2662                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2663                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2664
2665         rt3261->pll_in = freq_in;
2666         rt3261->pll_out = freq_out;
2667         rt3261->pll_src = source;
2668
2669         return 0;
2670 }
2671
2672 /**
2673  * rt3261_index_show - Dump private registers.
2674  * @dev: codec device.
2675  * @attr: device attribute.
2676  * @buf: buffer for display.
2677  *
2678  * To show non-zero values of all private registers.
2679  *
2680  * Returns buffer length.
2681  */
2682 static ssize_t rt3261_index_show(struct device *dev,
2683         struct device_attribute *attr, char *buf)
2684 {
2685         struct i2c_client *client = to_i2c_client(dev);
2686         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2687         struct snd_soc_codec *codec = rt3261->codec;
2688         unsigned int val;
2689         int cnt = 0, i;
2690
2691         cnt += sprintf(buf, "RT3261 index register\n");
2692         for (i = 0; i < 0xb4; i++) {
2693                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2694                         break;
2695                 val = rt3261_index_read(codec, i);
2696                 if (!val)
2697                         continue;
2698                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2699                                 "%02x: %04x\n", i, val);
2700         }
2701
2702         if (cnt >= PAGE_SIZE)
2703                 cnt = PAGE_SIZE - 1;
2704
2705         return cnt;
2706 }
2707 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2708
2709 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2710                         enum snd_soc_bias_level level)
2711 {
2712         switch (level) {
2713         case SND_SOC_BIAS_ON:
2714                 break;
2715
2716         case SND_SOC_BIAS_PREPARE:
2717                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2718                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2719                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2720                 break;
2721
2722         case SND_SOC_BIAS_STANDBY:
2723                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2724                         RT3261_PWR_MB1 | RT3261_PWR_MB2, 0);
2725                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2726                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2727                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2728                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2729                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2730                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2731                         msleep(10);
2732                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2733                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2734                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2735                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2736                         codec->cache_only = false;
2737                         codec->cache_sync = 1;
2738                         snd_soc_cache_sync(codec);
2739                         rt3261_index_sync(codec);
2740                 }
2741                 break;
2742
2743         case SND_SOC_BIAS_OFF:
2744                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2745                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2746                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2747                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2748                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2749                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2750                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2751                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2752                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2753                 break;
2754
2755         default:
2756                 break;
2757         }
2758         codec->dapm.bias_level = level;
2759
2760         return 0;
2761 }
2762
2763 static int rt3261_proc_init(void);
2764
2765
2766 static int rt3261_probe(struct snd_soc_codec *codec)
2767 {
2768         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2769         int ret;
2770         struct clk *iis_clk;
2771
2772         pr_info("Codec driver version %s\n", VERSION);
2773
2774         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2775         if (ret != 0) {
2776                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2777                 return ret;
2778         }
2779
2780         #ifdef RT3261_PROC
2781         rt3261_proc_init();
2782         #endif
2783
2784         //for rt5623 MCLK use
2785         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2786         if (IS_ERR(iis_clk)) {
2787                 printk("failed to get i2s clk\n");
2788                 ret = PTR_ERR(iis_clk);
2789         }else{
2790                 printk("I2S2 got i2s clk ok!\n");
2791                 clk_enable(iis_clk);
2792                 clk_set_rate(iis_clk, 11289600);
2793                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2794                 clk_put(iis_clk);
2795         }
2796
2797         rt3261_reset(codec);
2798         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2799                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2800                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2801                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2802                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2803         msleep(10);
2804         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2805                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2806                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2807         /* DMIC */
2808         if (rt3261->dmic_en == RT3261_DMIC1) {
2809                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2810                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2811                 snd_soc_update_bits(codec, RT3261_DMIC,
2812                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2813                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2814         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2815                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2816                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2817                 snd_soc_update_bits(codec, RT3261_DMIC,
2818                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
2819                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
2820         }
2821         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
2822         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
2823         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
2824         if(0x5==ret) {
2825                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
2826                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
2827                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
2828         }
2829         rt3261_reg_init(codec);
2830
2831         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
2832         rt3261->codec = codec;
2833
2834         snd_soc_add_controls(codec, rt3261_snd_controls,
2835                         ARRAY_SIZE(rt3261_snd_controls));
2836         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
2837                         ARRAY_SIZE(rt3261_dapm_widgets));
2838         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
2839                         ARRAY_SIZE(rt3261_dapm_routes));
2840
2841 #if 0
2842 #if defined (CONFIG_SND_SOC_RT3261)
2843         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
2844         rt3261_dsp_probe(codec);
2845 #endif
2846
2847 #ifdef RTK_IOCTL
2848 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
2849         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
2850         ioctl_ops->index_write = rt3261_index_write;
2851         ioctl_ops->index_read = rt3261_index_read;
2852         ioctl_ops->index_update_bits = rt3261_index_update_bits;
2853         ioctl_ops->ioctl_common = rt3261_ioctl_common;
2854         realtek_ce_init_hwdep(codec);
2855 #endif
2856 #endif
2857 #endif
2858
2859         ret = device_create_file(codec->dev, &dev_attr_index_reg);
2860         if (ret != 0) {
2861                 dev_err(codec->dev,
2862                         "Failed to create index_reg sysfs files: %d\n", ret);
2863                 return ret;
2864         }
2865         rt3261_codec = codec;
2866         return 0;
2867 }
2868
2869 static int rt3261_remove(struct snd_soc_codec *codec)
2870 {
2871         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2872         return 0;
2873 }
2874
2875 #ifdef CONFIG_PM
2876 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
2877 {
2878 #if defined (CONFIG_SND_SOC_RT3261)
2879         /* After opening LDO of DSP, then close LDO of codec.
2880          * (1) DSP LDO power on
2881          * (2) DSP core power off
2882          * (3) DSP IIS interface power off
2883          * (4) Toggle pin of codec LDO1 to power off
2884          */
2885         //rt3261_dsp_suspend(codec, state);
2886 #endif
2887         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2888         return 0;
2889 }
2890
2891 static int rt3261_resume(struct snd_soc_codec *codec)
2892 {
2893         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2894 #if defined (CONFIG_SND_SOC_RT3261)
2895         /* After opening LDO of codec, then close LDO of DSP. */
2896         //rt3261_dsp_resume(codec);
2897 #endif
2898         return 0;
2899 }
2900 #else
2901 #define rt3261_suspend NULL
2902 #define rt3261_resume NULL
2903 #endif
2904
2905 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
2906 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
2907                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
2908
2909 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
2910         .hw_params = rt3261_hw_params,
2911         .prepare = rt3261_prepare,
2912         .set_fmt = rt3261_set_dai_fmt,
2913         .set_sysclk = rt3261_set_dai_sysclk,
2914         .set_pll = rt3261_set_dai_pll,
2915 };
2916
2917 struct snd_soc_dai_driver rt3261_dai[] = {
2918         {
2919                 .name = "rt3261-aif1",
2920                 .id = RT3261_AIF1,
2921                 .playback = {
2922                         .stream_name = "AIF1 Playback",
2923                         .channels_min = 1,
2924                         .channels_max = 2,
2925                         .rates = RT3261_STEREO_RATES,
2926                         .formats = RT3261_FORMATS,
2927                 },
2928                 .capture = {
2929                         .stream_name = "AIF1 Capture",
2930                         .channels_min = 1,
2931                         .channels_max = 2,
2932                         .rates = RT3261_STEREO_RATES,
2933                         .formats = RT3261_FORMATS,
2934                 },
2935                 .ops = &rt3261_aif_dai_ops,
2936         },
2937         {
2938                 .name = "rt3261-aif2",
2939                 .id = RT3261_AIF2,
2940                 .playback = {
2941                         .stream_name = "AIF2 Playback",
2942                         .channels_min = 1,
2943                         .channels_max = 2,
2944                         .rates = RT3261_STEREO_RATES,
2945                         .formats = RT3261_FORMATS,
2946                 },
2947                 .capture = {
2948                         .stream_name = "AIF2 Capture",
2949                         .channels_min = 1,
2950                         .channels_max = 2,
2951                         .rates = RT3261_STEREO_RATES,
2952                         .formats = RT3261_FORMATS,
2953                 },
2954                 .ops = &rt3261_aif_dai_ops,
2955         },
2956 };
2957
2958 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
2959         .probe = rt3261_probe,
2960         .remove = rt3261_remove,
2961         .suspend = rt3261_suspend,
2962         .resume = rt3261_resume,
2963         .set_bias_level = rt3261_set_bias_level,
2964         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
2965         .reg_word_size = sizeof(u16),
2966         .reg_cache_default = rt3261_reg,
2967         .volatile_register = rt3261_volatile_register,
2968         .readable_register = rt3261_readable_register,
2969         .reg_cache_step = 1,
2970 };
2971
2972 static const struct i2c_device_id rt3261_i2c_id[] = {
2973         { "rt3261", 0 },
2974         { }
2975 };
2976 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
2977
2978 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
2979                     const struct i2c_device_id *id)
2980 {
2981         struct rt3261_priv *rt3261;
2982         int ret;
2983         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
2984
2985         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
2986         if (NULL == rt3261)
2987                 return -ENOMEM;
2988
2989         rt3261->codec_en_gpio = pdata->codec_en_gpio;
2990         rt3261->io_init = pdata->io_init;
2991
2992         if(rt3261->io_init)
2993                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
2994
2995         i2c_set_clientdata(i2c, rt3261);
2996         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
2997         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
2998                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
2999         if (ret < 0)
3000                 kfree(rt3261);
3001
3002         return ret;
3003 }
3004
3005 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3006 {
3007         snd_soc_unregister_codec(&i2c->dev);
3008         kfree(i2c_get_clientdata(i2c));
3009         return 0;
3010 }
3011
3012 static void rt3261_i2c_shutdown(struct i2c_client *client)
3013 {
3014         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3015         struct snd_soc_codec *codec = rt3261->codec;
3016
3017         if (codec != NULL)
3018                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3019 }
3020
3021 struct i2c_driver rt3261_i2c_driver = {
3022         .driver = {
3023                 .name = "rt3261",
3024                 .owner = THIS_MODULE,
3025         },
3026         .probe = rt3261_i2c_probe,
3027         .remove   = __devexit_p(rt3261_i2c_remove),
3028         .shutdown = rt3261_i2c_shutdown,
3029         .id_table = rt3261_i2c_id,
3030 };
3031
3032 static int __init rt3261_modinit(void)
3033 {
3034         return i2c_add_driver(&rt3261_i2c_driver);
3035 }
3036 module_init(rt3261_modinit);
3037
3038 static void __exit rt3261_modexit(void)
3039 {
3040         i2c_del_driver(&rt3261_i2c_driver);
3041 }
3042 module_exit(rt3261_modexit);
3043
3044 MODULE_DESCRIPTION("ASoC RT3261 driver");
3045 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3046 MODULE_LICENSE("GPL");
3047
3048
3049 #ifdef RT3261_PROC
3050
3051 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3052                 unsigned long len, void *data)
3053 {
3054         char *cookie_pot;
3055         char *p;
3056         int reg;
3057         int i;
3058         int value;
3059
3060         cookie_pot = (char *)vmalloc( len );
3061         if (!cookie_pot)
3062         {
3063                 return -ENOMEM;
3064         }
3065         else
3066         {
3067                 if (copy_from_user( cookie_pot, buffer, len ))
3068                         return -EFAULT;
3069         }
3070
3071         switch(cookie_pot[0])
3072         {
3073                 case 'd':
3074                 case 'D':
3075                         debug_write_read ++;
3076                         debug_write_read %= 2;
3077                         if(debug_write_read != 0)
3078                                 printk("Debug read and write reg on\n");
3079                         else
3080                                 printk("Debug read and write reg off\n");
3081                         break;
3082                 case 'r':
3083                 case 'R':
3084                         printk("Read reg debug\n");
3085                         if(cookie_pot[1] ==':')
3086                         {
3087                                 debug_write_read = 1;
3088                                 strsep(&cookie_pot,":");
3089                                 while((p=strsep(&cookie_pot,",")))
3090                                 {
3091                                         reg = simple_strtol(p,NULL,16);
3092                                         value = rt3261_read(rt3261_codec,reg);
3093                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3094                                 }
3095                                 debug_write_read = 0;
3096                                 printk("\n");
3097                         }
3098                         else
3099                         {
3100                                 printk("Error Read reg debug.\n");
3101                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3102                         }
3103                         break;
3104                 case 'w':
3105                 case 'W':
3106                         printk("Write reg debug\n");
3107                         if(cookie_pot[1] ==':')
3108                         {
3109                                 debug_write_read = 1;
3110                                 strsep(&cookie_pot,":");
3111                                 while((p=strsep(&cookie_pot,"=")))
3112                                 {
3113                                         reg = simple_strtol(p,NULL,16);
3114                                         p=strsep(&cookie_pot,",");
3115                                         value = simple_strtol(p,NULL,16);
3116                                         rt3261_write(rt3261_codec,reg,value);
3117                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3118                                 }
3119                                 debug_write_read = 0;
3120                                 printk("\n");
3121                         }
3122                         else
3123                         {
3124                                 printk("Error Write reg debug.\n");
3125                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3126                         }
3127                         break;
3128                 case 'a':
3129                         printk("Dump rt3261 dsp reg \n");
3130
3131                         for (i = 0; i < 0xb4; i++)
3132                         {
3133                                 value = rt3261_index_read(rt3261_codec, i);
3134                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3135                         }
3136
3137                         break;
3138                 default:
3139                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3140                         printk("-->'d&&D' Open or Off the debug\n");
3141                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3142                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3143                         break;
3144         }
3145
3146         return len;
3147 }
3148
3149 static const struct file_operations rt3261_proc_fops = {
3150         .owner          = THIS_MODULE,
3151 };
3152
3153 static int rt3261_proc_init(void)
3154 {
3155         struct proc_dir_entry *rt3261_proc_entry;
3156         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3157         if(rt3261_proc_entry != NULL)
3158         {
3159                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3160                 return 0;
3161         }
3162         else
3163         {
3164                 printk("create proc error !\n");
3165                 return -1;
3166         }
3167 }
3168 #endif