sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 static struct snd_soc_codec *rt3261_codec;
  39
  40 #if 0
  41 #define DBG(x...)       printk(KERN_INFO x)
  42 #else
  43 #define DBG(x...)
  44 #endif
  45
  46 //#define RTK_IOCTL
  47 #ifdef RTK_IOCTL
  48 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  49 #include "rt_codec_ioctl.h"
  50 #include "rt3261_ioctl.h"
  51 #endif
  52 #endif
  53
  54 #include "rt3261.h"
  55 #if defined (CONFIG_SND_SOC_RT3261)
  56 #include "rt3261-dsp.h"
  57 #endif
  58
  59 #define RT3261_REG_RW 1 /* for debug */
  60 #define RT3261_DET_EXT_MIC 0
  61
  62 #define VERSION "RT3261_V1.2.0"
  63
  64 #if defined (CONFIG_SND_SOC_RT5623)
  65 extern void rt5623_on(void);
  66 extern void rt5623_off(void);
  67 #endif
  68
  69 struct rt3261_init_reg {
  70         u8 reg;
  71         u16 val;
  72 };
  73
  74 static struct rt3261_init_reg init_list[] = {
  75         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  76         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  77         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  78         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  79         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  80         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  81         {RT3261_PRIV_DATA       , 0x0347},
  82         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  83         {RT3261_PRIV_DATA       , 0x3600},
  84         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  85         {RT3261_PRIV_DATA       , 0x0aa8},
  86         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  87         {RT3261_PRIV_DATA       , 0x8aaa},
  88         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  89         {RT3261_PRIV_DATA       , 0x6115},
  90         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  91         {RT3261_PRIV_DATA       , 0x0804},
  92         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  93         {RT3261_HP_VOL          , 0x8888},
  94         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  95         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  96         {RT3261_I2S1_SDP        , 0xd000},
  97 };
  98 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  99
 100 static int rt3261_reg_init(struct snd_soc_codec *codec)
 101 {
 102         int i;
 103
 104         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 105                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 106
 107         return 0;
 108 }
 109
 110 static int rt3261_index_sync(struct snd_soc_codec *codec)
 111 {
 112         int i;
 113
 114         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 115                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 116                         RT3261_PRIV_DATA == init_list[i].reg)
 117                         snd_soc_write(codec, init_list[i].reg,
 118                                         init_list[i].val);
 119         return 0;
 120 }
 121
 122 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 123         [RT3261_RESET] = 0x000c,
 124         [RT3261_SPK_VOL] = 0xc8c8,
 125         [RT3261_HP_VOL] = 0xc8c8,
 126         [RT3261_OUTPUT] = 0xc8c8,
 127         [RT3261_MONO_OUT] = 0x8000,
 128         [RT3261_INL_INR_VOL] = 0x0808,
 129         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 130         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 131         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 132         [RT3261_ADC_DATA] = 0x2f2f,
 133         [RT3261_STO_ADC_MIXER] = 0x7060,
 134         [RT3261_MONO_ADC_MIXER] = 0x7070,
 135         [RT3261_AD_DA_MIXER] = 0x8080,
 136         [RT3261_STO_DAC_MIXER] = 0x5454,
 137         [RT3261_MONO_DAC_MIXER] = 0x5454,
 138         [RT3261_DIG_MIXER] = 0xaa00,
 139         [RT3261_DSP_PATH2] = 0xa000,
 140         [RT3261_REC_L2_MIXER] = 0x007f,
 141         [RT3261_REC_R2_MIXER] = 0x007f,
 142         [RT3261_HPO_MIXER] = 0xe000,
 143         [RT3261_SPK_L_MIXER] = 0x003e,
 144         [RT3261_SPK_R_MIXER] = 0x003e,
 145         [RT3261_SPO_L_MIXER] = 0xf800,
 146         [RT3261_SPO_R_MIXER] = 0x3800,
 147         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 148         [RT3261_MONO_MIXER] = 0xfc00,
 149         [RT3261_OUT_L3_MIXER] = 0x01ff,
 150         [RT3261_OUT_R3_MIXER] = 0x01ff,
 151         [RT3261_LOUT_MIXER] = 0xf000,
 152         [RT3261_PWR_ANLG1] = 0x00c0,
 153         [RT3261_I2S1_SDP] = 0x8000,
 154         [RT3261_I2S2_SDP] = 0x8000,
 155         [RT3261_I2S3_SDP] = 0x8000,
 156         [RT3261_ADDA_CLK1] = 0x1110,
 157         [RT3261_ADDA_CLK2] = 0x0c00,
 158         [RT3261_DMIC] = 0x1d00,
 159         [RT3261_ASRC_3] = 0x0008,
 160         [RT3261_HP_OVCD] = 0x0600,
 161         [RT3261_CLS_D_OVCD] = 0x0228,
 162         [RT3261_CLS_D_OUT] = 0xa800,
 163         [RT3261_DEPOP_M1] = 0x0004,
 164         [RT3261_DEPOP_M2] = 0x1100,
 165         [RT3261_DEPOP_M3] = 0x0646,
 166         [RT3261_CHARGE_PUMP] = 0x0c00,
 167         [RT3261_MICBIAS] = 0x3000,
 168         [RT3261_EQ_CTRL1] = 0x2080,
 169         [RT3261_DRC_AGC_1] = 0x2206,
 170         [RT3261_DRC_AGC_2] = 0x1f00,
 171         [RT3261_ANC_CTRL1] = 0x034b,
 172         [RT3261_ANC_CTRL2] = 0x0066,
 173         [RT3261_ANC_CTRL3] = 0x000b,
 174         [RT3261_GPIO_CTRL1] = 0x0400,
 175         [RT3261_DSP_CTRL3] = 0x2000,
 176         [RT3261_BASE_BACK] = 0x0013,
 177         [RT3261_MP3_PLUS1] = 0x0680,
 178         [RT3261_MP3_PLUS2] = 0x1c17,
 179         [RT3261_3D_HP] = 0x8c00,
 180         [RT3261_ADJ_HPF] = 0x2a20,
 181         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 182         [RT3261_SV_ZCD1] = 0x0809,
 183         [RT3261_VENDOR_ID1] = 0x10ec,
 184         [RT3261_VENDOR_ID2] = 0x6231,
 185 };
 186
 187 static int rt3261_reset(struct snd_soc_codec *codec)
 188 {
 189         return snd_soc_write(codec, RT3261_RESET, 0);
 190 }
 191
 192 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 193                 unsigned int reg)
 194 {
 195         unsigned int val;
 196
 197         val = codec->hw_read(codec, reg);
 198         return val;
 199 }
 200
 201 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 202                 unsigned int value, const void *data, int len)
 203 {
 204         int ret;
 205
 206         if (!snd_soc_codec_volatile_register(codec, reg) &&
 207                         reg < codec->driver->reg_cache_size &&
 208                         !codec->cache_bypass) {
 209                 ret = snd_soc_cache_write(codec, reg, value);
 210                 if (ret < 0)
 211                         return -1;
 212         }
 213
 214         if (codec->cache_only) {
 215                 codec->cache_sync = 1;
 216                 return 0;
 217         }
 218
 219         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 220         if (ret == len)
 221                 return 0;
 222         if (ret < 0)
 223                 return ret;
 224         else
 225                 return -EIO;
 226 }
 227
 228 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 229                 unsigned int value)
 230 {
 231         u8 data[3];
 232
 233         data[0] = reg;
 234         data[1] = (value >> 8) & 0xff;
 235         data[2] = value & 0xff;
 236
 237         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 238         return do_hw_write(codec, reg, value, data, 3);
 239 }
 240
 241 /**
 242  * rt3261_index_write - Write private register.
 243  * @codec: SoC audio codec device.
 244  * @reg: Private register index.
 245  * @value: Private register Data.
 246  *
 247  * Modify private register for advanced setting. It can be written through
 248  * private index (0x6a) and data (0x6c) register.
 249  *
 250  * Returns 0 for success or negative error code.
 251  */
 252 static int rt3261_index_write(struct snd_soc_codec *codec,
 253                 unsigned int reg, unsigned int value)
 254 {
 255         int ret;
 256
 257         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 258         if (ret < 0) {
 259                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 260                 goto err;
 261         }
 262         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 263         if (ret < 0) {
 264                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 265                 goto err;
 266         }
 267         return 0;
 268
 269 err:
 270         return ret;
 271 }
 272
 273 /**
 274  * rt3261_index_read - Read private register.
 275  * @codec: SoC audio codec device.
 276  * @reg: Private register index.
 277  *
 278  * Read advanced setting from private register. It can be read through
 279  * private index (0x6a) and data (0x6c) register.
 280  *
 281  * Returns private register value or negative error code.
 282  */
 283 static unsigned int rt3261_index_read(
 284         struct snd_soc_codec *codec, unsigned int reg)
 285 {
 286         int ret;
 287
 288         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 289         if (ret < 0) {
 290                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 291                 return ret;
 292         }
 293         return snd_soc_read(codec, RT3261_PRIV_DATA);
 294 }
 295
 296 /**
 297  * rt3261_index_update_bits - update private register bits
 298  * @codec: audio codec
 299  * @reg: Private register index.
 300  * @mask: register mask
 301  * @value: new value
 302  *
 303  * Writes new register value.
 304  *
 305  * Returns 1 for change, 0 for no change, or negative error code.
 306  */
 307 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 308         unsigned int reg, unsigned int mask, unsigned int value)
 309 {
 310         unsigned int old, new;
 311         int change, ret;
 312
 313         ret = rt3261_index_read(codec, reg);
 314         if (ret < 0) {
 315                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 316                 goto err;
 317         }
 318
 319         old = ret;
 320         new = (old & ~mask) | (value & mask);
 321         change = old != new;
 322         if (change) {
 323                 ret = rt3261_index_write(codec, reg, new);
 324                 if (ret < 0) {
 325                         dev_err(codec->dev,
 326                                 "Failed to write private reg: %d\n", ret);
 327                         goto err;
 328                 }
 329         }
 330         return change;
 331
 332 err:
 333         return ret;
 334 }
 335
 336 static int rt3261_volatile_register(
 337         struct snd_soc_codec *codec, unsigned int reg)
 338 {
 339         switch (reg) {
 340         case RT3261_RESET:
 341         case RT3261_PRIV_DATA:
 342         case RT3261_ASRC_5:
 343         case RT3261_EQ_CTRL1:
 344         case RT3261_DRC_AGC_1:
 345         case RT3261_ANC_CTRL1:
 346         case RT3261_IRQ_CTRL2:
 347         case RT3261_INT_IRQ_ST:
 348         case RT3261_DSP_CTRL2:
 349         case RT3261_DSP_CTRL3:
 350         case RT3261_PGM_REG_ARR1:
 351         case RT3261_PGM_REG_ARR3:
 352         case RT3261_VENDOR_ID:
 353         case RT3261_VENDOR_ID1:
 354         case RT3261_VENDOR_ID2:
 355                 return 1;
 356         default:
 357                 return 0;
 358         }
 359 }
 360
 361 static int rt3261_readable_register(
 362         struct snd_soc_codec *codec, unsigned int reg)
 363 {
 364         switch (reg) {
 365         case RT3261_RESET:
 366         case RT3261_SPK_VOL:
 367         case RT3261_HP_VOL:
 368         case RT3261_OUTPUT:
 369         case RT3261_MONO_OUT:
 370         case RT3261_IN1_IN2:
 371         case RT3261_IN3_IN4:
 372         case RT3261_INL_INR_VOL:
 373         case RT3261_DAC1_DIG_VOL:
 374         case RT3261_DAC2_DIG_VOL:
 375         case RT3261_DAC2_CTRL:
 376         case RT3261_ADC_DIG_VOL:
 377         case RT3261_ADC_DATA:
 378         case RT3261_ADC_BST_VOL:
 379         case RT3261_STO_ADC_MIXER:
 380         case RT3261_MONO_ADC_MIXER:
 381         case RT3261_AD_DA_MIXER:
 382         case RT3261_STO_DAC_MIXER:
 383         case RT3261_MONO_DAC_MIXER:
 384         case RT3261_DIG_MIXER:
 385         case RT3261_DSP_PATH1:
 386         case RT3261_DSP_PATH2:
 387         case RT3261_DIG_INF_DATA:
 388         case RT3261_REC_L1_MIXER:
 389         case RT3261_REC_L2_MIXER:
 390         case RT3261_REC_R1_MIXER:
 391         case RT3261_REC_R2_MIXER:
 392         case RT3261_HPO_MIXER:
 393         case RT3261_SPK_L_MIXER:
 394         case RT3261_SPK_R_MIXER:
 395         case RT3261_SPO_L_MIXER:
 396         case RT3261_SPO_R_MIXER:
 397         case RT3261_SPO_CLSD_RATIO:
 398         case RT3261_MONO_MIXER:
 399         case RT3261_OUT_L1_MIXER:
 400         case RT3261_OUT_L2_MIXER:
 401         case RT3261_OUT_L3_MIXER:
 402         case RT3261_OUT_R1_MIXER:
 403         case RT3261_OUT_R2_MIXER:
 404         case RT3261_OUT_R3_MIXER:
 405         case RT3261_LOUT_MIXER:
 406         case RT3261_PWR_DIG1:
 407         case RT3261_PWR_DIG2:
 408         case RT3261_PWR_ANLG1:
 409         case RT3261_PWR_ANLG2:
 410         case RT3261_PWR_MIXER:
 411         case RT3261_PWR_VOL:
 412         case RT3261_PRIV_INDEX:
 413         case RT3261_PRIV_DATA:
 414         case RT3261_I2S1_SDP:
 415         case RT3261_I2S2_SDP:
 416         case RT3261_I2S3_SDP:
 417         case RT3261_ADDA_CLK1:
 418         case RT3261_ADDA_CLK2:
 419         case RT3261_DMIC:
 420         case RT3261_GLB_CLK:
 421         case RT3261_PLL_CTRL1:
 422         case RT3261_PLL_CTRL2:
 423         case RT3261_ASRC_1:
 424         case RT3261_ASRC_2:
 425         case RT3261_ASRC_3:
 426         case RT3261_ASRC_4:
 427         case RT3261_ASRC_5:
 428         case RT3261_HP_OVCD:
 429         case RT3261_CLS_D_OVCD:
 430         case RT3261_CLS_D_OUT:
 431         case RT3261_DEPOP_M1:
 432         case RT3261_DEPOP_M2:
 433         case RT3261_DEPOP_M3:
 434         case RT3261_CHARGE_PUMP:
 435         case RT3261_PV_DET_SPK_G:
 436         case RT3261_MICBIAS:
 437         case RT3261_EQ_CTRL1:
 438         case RT3261_EQ_CTRL2:
 439         case RT3261_WIND_FILTER:
 440         case RT3261_DRC_AGC_1:
 441         case RT3261_DRC_AGC_2:
 442         case RT3261_DRC_AGC_3:
 443         case RT3261_SVOL_ZC:
 444         case RT3261_ANC_CTRL1:
 445         case RT3261_ANC_CTRL2:
 446         case RT3261_ANC_CTRL3:
 447         case RT3261_JD_CTRL:
 448         case RT3261_ANC_JD:
 449         case RT3261_IRQ_CTRL1:
 450         case RT3261_IRQ_CTRL2:
 451         case RT3261_INT_IRQ_ST:
 452         case RT3261_GPIO_CTRL1:
 453         case RT3261_GPIO_CTRL2:
 454         case RT3261_GPIO_CTRL3:
 455         case RT3261_DSP_CTRL1:
 456         case RT3261_DSP_CTRL2:
 457         case RT3261_DSP_CTRL3:
 458         case RT3261_DSP_CTRL4:
 459         case RT3261_PGM_REG_ARR1:
 460         case RT3261_PGM_REG_ARR2:
 461         case RT3261_PGM_REG_ARR3:
 462         case RT3261_PGM_REG_ARR4:
 463         case RT3261_PGM_REG_ARR5:
 464         case RT3261_SCB_FUNC:
 465         case RT3261_SCB_CTRL:
 466         case RT3261_BASE_BACK:
 467         case RT3261_MP3_PLUS1:
 468         case RT3261_MP3_PLUS2:
 469         case RT3261_3D_HP:
 470         case RT3261_ADJ_HPF:
 471         case RT3261_HP_CALIB_AMP_DET:
 472         case RT3261_HP_CALIB2:
 473         case RT3261_SV_ZCD1:
 474         case RT3261_SV_ZCD2:
 475         case RT3261_GEN_CTRL1:
 476         case RT3261_GEN_CTRL2:
 477         case RT3261_GEN_CTRL3:
 478         case RT3261_VENDOR_ID:
 479         case RT3261_VENDOR_ID1:
 480         case RT3261_VENDOR_ID2:
 481                 return 1;
 482         default:
 483                 return 0;
 484         }
 485 }
 486
 487 /**
 488  * rt3261_headset_mic_detect - Detect headset.
 489  * @codec: SoC audio codec device.
 490  * @jack_insert: Jack insert or not.
 491  *
 492  * Detect whether is headset or not when jack inserted.
 493  *
 494  * Returns detect status.
 495  */
 496 int rt3261_headset_mic_detect(int jack_insert)
 497 {
 498         int jack_type;
 499         int sclk_src;
 500
 501         if(jack_insert) {
 502                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 503                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 504                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 505                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 506                 }
 507                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 508                         RT3261_SCLK_SRC_MASK;
 509                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 510                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 511                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 512                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 513                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 514                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 515                 mdelay(400);
 516                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 517                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 518                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 519                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 520                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 521                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 522                         0x1, 0x1);
 523                 msleep(100);
 524                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 525                         jack_type = RT3261_HEADPHO_DET;
 526                 else
 527                         jack_type = RT3261_HEADSET_DET;
 528                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 529                         RT3261_MB1_OC_CLR, 0);
 530                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 531                         RT3261_SCLK_SRC_MASK, sclk_src);
 532         } else {
 533                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 534                         RT3261_MIC1_OVCD_MASK,
 535                         RT3261_MIC1_OVCD_DIS);
 536
 537                 jack_type = RT3261_NO_JACK;
 538         }
 539
 540         return jack_type;
 541 }
 542 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 543
 544 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 545
 546 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 547         14, rt3261_dacr2_src);
 548 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 549         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 550
 551 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 552 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 553 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 554 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 555 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 556
 557 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 558 static unsigned int bst_tlv[] = {
 559         TLV_DB_RANGE_HEAD(7),
 560         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 561         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 562         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 563         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 564         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 565         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 566         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 567 };
 568
 569 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 570                 struct snd_ctl_elem_value *ucontrol)
 571 {
 572         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 573         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 574
 575         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 576
 577         return 0;
 578 }
 579
 580 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 581                 struct snd_ctl_elem_value *ucontrol)
 582 {
 583         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 584         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 585
 586         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 587                 return 0;
 588
 589         rt3261->dmic_en = ucontrol->value.integer.value[0];
 590         switch (rt3261->dmic_en) {
 591         case RT3261_DMIC_DIS:
 592                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 593                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 594                         RT3261_GP4_PIN_MASK,
 595                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 596                         RT3261_GP4_PIN_GPIO4);
 597                 snd_soc_update_bits(codec, RT3261_DMIC,
 598                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 599                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 600                 snd_soc_update_bits(codec, RT3261_DMIC,
 601                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 602                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 603                 break;
 604
 605         case RT3261_DMIC1:
 606                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 607                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 608                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 609                 snd_soc_update_bits(codec, RT3261_DMIC,
 610                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 611                         RT3261_DMIC_1_DP_MASK,
 612                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 613                         RT3261_DMIC_1_DP_IN1P);
 614                 snd_soc_update_bits(codec, RT3261_DMIC,
 615                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 616                 break;
 617
 618         case RT3261_DMIC2:
 619                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 620                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 621                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 622                 snd_soc_update_bits(codec, RT3261_DMIC,
 623                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 624                         RT3261_DMIC_2_DP_MASK,
 625                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 626                         RT3261_DMIC_2_DP_IN1N);
 627                 snd_soc_update_bits(codec, RT3261_DMIC,
 628                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 629                 break;
 630
 631         default:
 632                 return -EINVAL;
 633         }
 634
 635         return 0;
 636 }
 637
 638 //bard 8-9 s
 639 #if 0
 640 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 641                 struct snd_ctl_elem_value *ucontrol)
 642 {
 643         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 644
 645         ucontrol->value.integer.value[0] =
 646                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 647
 648         return 0;
 649 }
 650
 651 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 652                 struct snd_ctl_elem_value *ucontrol)
 653 {
 654         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 655
 656         if(ucontrol->value.integer.value[0]) {
 657                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 658                         RT3261_M_BST1_RM_L, 0);
 659                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 660                         RT3261_M_BST1_RM_R, 0);
 661         }else {
 662                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 663                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 664                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 665                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 666         }
 667
 668         return 0;
 669 }
 670
 671 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 672                 struct snd_ctl_elem_value *ucontrol)
 673 {
 674         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 675
 676         ucontrol->value.integer.value[0] =
 677                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 678
 679         return 0;
 680 }
 681
 682 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 683                 struct snd_ctl_elem_value *ucontrol)
 684 {
 685         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 686
 687         if(ucontrol->value.integer.value[0]) {
 688                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 689                         RT3261_M_BST4_RM_L, 0);
 690                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 691                         RT3261_M_BST4_RM_R, 0);
 692         }else {
 693                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 694                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 695                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 696                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 697         }
 698
 699         return 0;
 700 }
 701 #endif
 702 //bard 8-9 e
 703
 704 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 705                 struct snd_ctl_elem_value *ucontrol)
 706 {
 707         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 708
 709         ucontrol->value.integer.value[0] =
 710                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 711
 712         return 0;
 713 }
 714
 715 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 716                 struct snd_ctl_elem_value *ucontrol)
 717 {
 718         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 719
 720         if(ucontrol->value.integer.value[0]) {
 721                 /* headphone unmute sequence */
 722                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 723                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 724                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 725                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 726                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 727                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 728                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 729                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 730                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 731                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 732                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 733                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 734                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 735                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 736                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 737                 msleep(100);
 738                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 739                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 740                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 741                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 742                 msleep(20);
 743                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 744                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 745         }else {
 746                 /* headphone mute sequence */
 747                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 748                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 749                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 750                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 751                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 752                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 753                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 754                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 755                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 756                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 757                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 758                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 759                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 760                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 761                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 762                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 763                 msleep(90);
 764                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 765                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 766                 msleep(30);
 767                 }
 768
 769         return 0;
 770 }
 771
 772 #if defined (CONFIG_SND_SOC_RT5623)
 773 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 774                 struct snd_ctl_elem_value *ucontrol)
 775 {
 776         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 777         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 778
 779         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 780         return 0;
 781 }
 782
 783 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 784                 struct snd_ctl_elem_value *ucontrol)
 785 {
 786         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 787         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 788
 789         if(ucontrol->value.integer.value[0]) {
 790                 rt5623_on( );
 791                 rt3261->modem_is_open = 1;
 792         }else {
 793                 rt5623_off( );
 794                 rt3261->modem_is_open = 0;
 795         }
 796
 797         return 0;
 798 }
 799 #endif
 800
 801 /* IN1/IN2 Input Type */
 802 static const char *rt3261_input_mode[] = {
 803         "Single ended", "Differential"};
 804
 805 static const SOC_ENUM_SINGLE_DECL(
 806         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 807         RT3261_IN_SFT1, rt3261_input_mode);
 808
 809 static const SOC_ENUM_SINGLE_DECL(
 810         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 811         RT3261_IN_SFT2, rt3261_input_mode);
 812
 813 static const SOC_ENUM_SINGLE_DECL(
 814         rt3261_in3_mode_enum, RT3261_IN1_IN2,
 815         RT3261_IN_SFT2, rt3261_input_mode);
 816
 817 //output type
 818 static const char *rt3261_output_mode[] = {
 819         "Single ended", "Differential"};
 820
 821 static const SOC_ENUM_SINGLE_DECL(
 822         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
 823         RT3261_LOUT_DF, rt3261_output_mode);
 824
 825
 826 /* Interface data select */
 827 static const char *rt3261_data_select[] = {
 828         "Normal", "Swap", "left copy to right", "right copy to left"};
 829
 830 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 831                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 832
 833 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 834                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 835
 836 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 837                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 838
 839 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 840                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 841
 842 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 843                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 844
 845 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 846                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 847
 848 /* Class D speaker gain ratio */
 849 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 850         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 851
 852 static const SOC_ENUM_SINGLE_DECL(
 853         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 854         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 855
 856 /* DMIC */
 857 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 858
 859 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 860
 861 //bard 8-9 s
 862 #if 0
 863 static const char *rt3261_mic_mode[] = {"off", "on",};
 864
 865 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 866 #endif
 867 //bard 8-9 e
 868
 869 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
 870
 871 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
 872
 873 #if defined (CONFIG_SND_SOC_RT5623)
 874 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
 875
 876 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
 877 #endif
 878
 879 #ifdef RT3261_REG_RW
 880 #define REGVAL_MAX 0xffff
 881 static unsigned int regctl_addr;
 882 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 883                         struct snd_ctl_elem_info *uinfo)
 884 {
 885         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 886         uinfo->count = 2;
 887         uinfo->value.integer.min = 0;
 888         uinfo->value.integer.max = REGVAL_MAX;
 889         return 0;
 890 }
 891
 892 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 893                         struct snd_ctl_elem_value *ucontrol)
 894 {
 895         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 896         ucontrol->value.integer.value[0] = regctl_addr;
 897         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 898         return 0;
 899 }
 900
 901 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 902                         struct snd_ctl_elem_value *ucontrol)
 903 {
 904         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 905         regctl_addr = ucontrol->value.integer.value[0];
 906         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 907                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 908         return 0;
 909 }
 910 #endif
 911
 912
 913 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 914                 struct snd_ctl_elem_value *ucontrol)
 915 {
 916         struct soc_mixer_control *mc =
 917                 (struct soc_mixer_control *)kcontrol->private_value;
 918         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 919         unsigned int val = snd_soc_read(codec, mc->reg);
 920
 921         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 922                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 923         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 924                 (val & RT3261_R_VOL_MASK);
 925
 926         return 0;
 927 }
 928
 929 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 930                 struct snd_ctl_elem_value *ucontrol)
 931 {
 932         struct soc_mixer_control *mc =
 933                 (struct soc_mixer_control *)kcontrol->private_value;
 934         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 935         unsigned int val, val2;
 936
 937         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 938         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 939         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 940                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 941 }
 942
 943
 944 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 945         /* Speaker Output Volume */
 946         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 947                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 948         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 949                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 950                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 951         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
 952                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 953                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 954         /* Headphone Output Volume */
 955         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 956                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 957         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
 958                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_HP_VOL_RSCL_RANGE, 0,
 959                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 960         /* OUTPUT Control */
 961         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 962                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 963         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 964                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 965         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 966                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 967         /* MONO Output Control */
 968         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 969                                 RT3261_L_MUTE_SFT, 1, 1),
 970         /* DAC Digital Volume */
 971         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 972                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 973         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 974                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 975                         175, 0, dac_vol_tlv),
 976         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 977                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 978                         175, 0, dac_vol_tlv),
 979         /* IN1/IN2 Control */
 980         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 981         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 982                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 983         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 984         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 985                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 986         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
 987         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
 988                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 989
 990         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
 991         /* INL/INR Volume Control */
 992         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 993                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 994                         31, 1, in_vol_tlv),
 995         /* ADC Digital Volume Control */
 996         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 997                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 998         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 999                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1000                         127, 0, adc_vol_tlv),
1001         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1002                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1003                         127, 0, adc_vol_tlv),
1004         /* ADC Boost Volume Control */
1005         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1006                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1007                         3, 0, adc_bst_tlv),
1008         /* Class D speaker gain ratio */
1009         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1010         /* DMIC */
1011         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1012                 rt3261_dmic_get, rt3261_dmic_put),
1013
1014 #ifdef RT3261_REG_RW
1015         {
1016                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1017                 .name = "Register Control",
1018                 .info = rt3261_regctl_info,
1019                 .get = rt3261_regctl_get,
1020                 .put = rt3261_regctl_put,
1021         },
1022 #endif
1023 //bard 8-9 s
1024 #if 0
1025         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1026                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1027         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1028                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1029         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1030                 rt3261_mic1_get, rt3261_mic1_put),
1031         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1032                 rt3261_mic2_get, rt3261_mic2_put),
1033 #endif
1034 //bard 8-9 e
1035
1036         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1037                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1038
1039         #if defined (CONFIG_SND_SOC_RT5623)
1040         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1041                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1042         #endif
1043
1044         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1045         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1046         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1047         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1048 };
1049
1050 /**
1051  * set_dmic_clk - Set parameter of dmic.
1052  *
1053  * @w: DAPM widget.
1054  * @kcontrol: The kcontrol of this widget.
1055  * @event: Event id.
1056  *
1057  * Choose dmic clock between 1MHz and 3MHz.
1058  * It is better for clock to approximate 3MHz.
1059  */
1060 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1061         struct snd_kcontrol *kcontrol, int event)
1062 {
1063         struct snd_soc_codec *codec = w->codec;
1064         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1065         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1066
1067         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1068         red = 3000000 * 12;
1069         for (i = 0; i < ARRAY_SIZE(div); i++) {
1070                 bound = div[i] * 3000000;
1071                 if (rate > bound)
1072                         continue;
1073                 temp = bound - rate;
1074                 if (temp < red) {
1075                         red = temp;
1076                         idx = i;
1077                 }
1078         }
1079         if (idx < 0)
1080                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1081         else
1082                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1083                                         idx << RT3261_DMIC_CLK_SFT);
1084         return idx;
1085 }
1086
1087 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1088                          struct snd_soc_dapm_widget *sink)
1089 {
1090         unsigned int val;
1091
1092         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1093         val &= RT3261_SCLK_SRC_MASK;
1094         if (val == RT3261_SCLK_SRC_PLL1)
1095                 return 1;
1096         else
1097                 return 0;
1098 }
1099
1100 /* Digital Mixer */
1101 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1102         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1103                         RT3261_M_ADC_L1_SFT, 1, 1),
1104         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1105                         RT3261_M_ADC_L2_SFT, 1, 1),
1106 };
1107
1108 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1109         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1110                         RT3261_M_ADC_R1_SFT, 1, 1),
1111         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1112                         RT3261_M_ADC_R2_SFT, 1, 1),
1113 };
1114
1115 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1116         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1117                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1118         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1119                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1120 };
1121
1122 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1123         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1124                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1125         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1126                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1127 };
1128
1129 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1130         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1131                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1132         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1133                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1134 };
1135
1136 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1137         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1138                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1139         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1140                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1141 };
1142
1143 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1144         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1145                         RT3261_M_DAC_L1_SFT, 1, 1),
1146         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1147                         RT3261_M_DAC_L2_SFT, 1, 1),
1148         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1149                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1150 };
1151
1152 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1153         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1154                         RT3261_M_DAC_R1_SFT, 1, 1),
1155         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1156                         RT3261_M_DAC_R2_SFT, 1, 1),
1157         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1158                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1159 };
1160
1161 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1162         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1163                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1164         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1165                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1166         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1167                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1168 };
1169
1170 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1171         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1172                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1173         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1174                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1175         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1176                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1177 };
1178
1179 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1180         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1181                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1182         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1183                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1184 };
1185
1186 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1187         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1188                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1189         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1190                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1191 };
1192
1193 /* Analog Input Mixer */
1194 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1195         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1196                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1197         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1198                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1199         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1200                         RT3261_M_BST2_RM_L, 1, 1),
1201         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1202                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1203         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1204                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1205         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1206                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1207 };
1208
1209 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1210         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1211                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1212         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1213                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1214         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1215                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1216         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1217                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1218         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1219                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1220         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1221                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1222 };
1223
1224 /* Analog Output Mixer */
1225 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1226         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1227                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1228         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1229                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1230         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1231                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1232         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1233                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1234         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1235                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1236 };
1237
1238 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1239         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1240                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1241         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1242                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1243         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1244                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1245         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1246                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1247         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1248                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1249 };
1250
1251 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1252         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1253                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1254         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1255                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1256         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1257                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1258         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1259                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1260         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1261                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1262         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1263                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1264         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1265                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1266         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1267                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1268 };
1269
1270 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1271         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1272                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1273         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1274                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1275         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1276                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1277         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1278                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1279         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1280                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1281         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1282                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1283         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1284                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1285         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1286                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1287         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1288                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1289 };
1290
1291 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1292 #if 0 //org
1293         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1294                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1295         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1296                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1297 #else //bard 8-27
1298         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1299                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1300 #endif
1301         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1302                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1303         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1304                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1305         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1306                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1307 };
1308 //bard 8-27 s
1309 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1310         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1311                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1312         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1313                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1314
1315 };
1316 //bard 8-27 e
1317 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1318         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1319                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1320         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1321                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1322         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1323                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1324 };
1325
1326 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1327         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1328                         RT3261_M_DAC2_HM_SFT, 1, 1),
1329         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1330                         RT3261_M_DAC1_HM_SFT, 1, 1),
1331         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1332                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1333 };
1334
1335 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1336         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1337                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1338         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1339                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1340         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1341                         RT3261_M_OV_L_LM_SFT, 1, 1),
1342         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1343                         RT3261_M_OV_R_LM_SFT, 1, 1),
1344 };
1345
1346 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1347         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1348                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1349         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1350                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1351         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1352                         RT3261_M_OV_R_MM_SFT, 1, 1),
1353         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1354                         RT3261_M_OV_L_MM_SFT, 1, 1),
1355         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1356                         RT3261_M_BST1_MM_SFT, 1, 1),
1357 };
1358
1359 /* INL/R source */
1360 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1361
1362 static const SOC_ENUM_SINGLE_DECL(
1363         rt3261_inl_enum, RT3261_INL_INR_VOL,
1364         RT3261_INL_SEL_SFT, rt3261_inl_src);
1365
1366 static const struct snd_kcontrol_new rt3261_inl_mux =
1367         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1368
1369 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1370
1371 static const SOC_ENUM_SINGLE_DECL(
1372         rt3261_inr_enum, RT3261_INL_INR_VOL,
1373         RT3261_INR_SEL_SFT, rt3261_inr_src);
1374
1375 static const struct snd_kcontrol_new rt3261_inr_mux =
1376         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1377
1378 /* Stereo ADC source */
1379 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1380
1381 static const SOC_ENUM_SINGLE_DECL(
1382         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1383         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1384
1385 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1386         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1387
1388 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1389         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1390
1391 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1392
1393 static const SOC_ENUM_SINGLE_DECL(
1394         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1395         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1396
1397 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1398         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1399
1400 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1401         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1402
1403 /* Mono ADC source */
1404 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1405
1406 static const SOC_ENUM_SINGLE_DECL(
1407         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1408         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1409
1410 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1411         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1412
1413 static const char *rt3261_mono_adc_l2_src[] =
1414         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1415
1416 static const SOC_ENUM_SINGLE_DECL(
1417         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1418         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1419
1420 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1421         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1422
1423 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1424
1425 static const SOC_ENUM_SINGLE_DECL(
1426         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1427         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1428
1429 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1430         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1431
1432 static const char *rt3261_mono_adc_r2_src[] =
1433         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1434
1435 static const SOC_ENUM_SINGLE_DECL(
1436         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1437         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1438
1439 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1440         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1441
1442 /* DAC2 channel source */
1443 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1444
1445 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1446                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1447
1448 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1449         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1450
1451 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1452
1453 static const SOC_ENUM_SINGLE_DECL(
1454         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1455         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1456
1457 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1458         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1459
1460 /* Interface 2  ADC channel source */
1461 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1462
1463 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1464                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1465
1466 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1467         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1468
1469 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1470
1471 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1472                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1473
1474 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1475         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1476
1477 /* digital interface and iis interface map */
1478 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1479         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1480         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1481
1482 static const SOC_ENUM_SINGLE_DECL(
1483         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1484         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1485
1486 static const struct snd_kcontrol_new rt3261_dai_mux =
1487         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1488
1489 /* SDI select */
1490 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1491
1492 static const SOC_ENUM_SINGLE_DECL(
1493         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1494         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1495
1496 static const struct snd_kcontrol_new rt3261_sdi_mux =
1497         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1498
1499 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1500         struct snd_kcontrol *kcontrol, int event)
1501 {
1502         struct snd_soc_codec *codec = w->codec;
1503         unsigned int val, mask;
1504
1505         switch (event) {
1506         case SND_SOC_DAPM_POST_PMU:
1507                 //rt3261_index_update_bits(codec,
1508                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1509                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1510                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1511                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1512                 if ((val & mask) ^ mask)
1513                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1514                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1515                 break;
1516
1517         case SND_SOC_DAPM_POST_PMD:
1518                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1519                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1520                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1521                 //rt3261_index_update_bits(codec,
1522                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1523                 break;
1524
1525         default:
1526                 return 0;
1527         }
1528
1529         return 0;
1530 }
1531
1532 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1533                 struct snd_kcontrol *kcontrol, int event)
1534 {
1535         struct snd_soc_codec *codec = w->codec;
1536         unsigned int val;
1537
1538         switch (event) {
1539         case SND_SOC_DAPM_POST_PMU:
1540 //bard 8-26 s
1541                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1542                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1543                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1544                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1545                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1546                 }
1547 //bard 8-26 e
1548                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1549                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1550                 rt3261_index_update_bits(codec,
1551                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1552                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1553                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1554                 break;
1555
1556         case SND_SOC_DAPM_PRE_PMD:
1557                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1558                         RT3261_L_MUTE | RT3261_R_MUTE,
1559                         RT3261_L_MUTE | RT3261_R_MUTE);
1560                 rt3261_index_update_bits(codec,
1561                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1562                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1563                         RT3261_PWR_CLS_D, 0);
1564                 break;
1565
1566         default:
1567                 return 0;
1568         }
1569
1570         return 0;
1571 }
1572
1573 void hp_amp_power(struct snd_soc_codec *codec, int on)
1574 {
1575         static int hp_amp_power_count;
1576         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1577 //      dump_reg(codec);
1578         if(on) {
1579                 if(hp_amp_power_count <= 0) {
1580                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1581                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
1582                         /* depop parameters */
1583                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1584                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1585                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1586                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1587                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1588                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1589                         /* headphone amp power on */
1590                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1591                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1592                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1593                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1594                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1595                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1596                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1597                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1598                         msleep(50);
1599                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1600                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1601                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1602
1603                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1604                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1605                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1606                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1607                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1608                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1609                 }
1610                 hp_amp_power_count++;
1611         } else {
1612                 hp_amp_power_count--;
1613                 if(hp_amp_power_count <= 0) {
1614                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1615                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1616                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1617                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1618                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1619                         /* headphone amp power down */
1620                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1621                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1622                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1623                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1624                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1625                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1626                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1627                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1628                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1629                                 0);
1630                 }
1631         }
1632 }
1633
1634 #if 1 //seq
1635 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1636 {
1637 #if 0
1638         /* depop parameters */
1639         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1640                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1641         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1642                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1643                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1644         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1645         /* headphone amp power on */
1646         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1647                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1648         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1649                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1650                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1651         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1652                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1653                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1654         msleep(50);
1655         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1656                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1657                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1658                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1659                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1660         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1661                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1662         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1663         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1664                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1665                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1666 #else
1667         hp_amp_power(codec, 1);
1668 #endif
1669         /* headphone unmute sequence */
1670         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1671                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1672                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1673                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1674                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1675         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1676         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1677                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1678         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1679                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1680         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1681                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1682                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1683         snd_soc_update_bits(codec, RT3261_HP_VOL,
1684                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1685         msleep(100);
1686         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1687                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1688                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1689                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1690         msleep(20);
1691         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1692                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1693 }
1694
1695 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1696 {
1697         /* headphone mute sequence */
1698         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1699                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1700                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1701                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1702                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1703         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1704         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1705                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1706         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1707                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1708         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1709                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1710                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1711                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1712         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1713                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1714         msleep(90);
1715         snd_soc_update_bits(codec, RT3261_HP_VOL,
1716                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1717         msleep(30);
1718 #if 0
1719         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1720         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1721                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1722                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1723                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1724         /* headphone amp power down */
1725         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1726                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1727                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1728                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1729                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1730                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1731                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1732         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1733                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1734                 0);
1735 #else
1736         hp_amp_power(codec, 0);
1737 #endif
1738 }
1739 #else //one bit
1740 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1741 {
1742         /* depop parameters */
1743         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1744                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1745         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1746                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1747                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1748         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1749         /* headphone amp power on */
1750         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1751                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1752         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1753                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1754                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1755         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1756                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1757                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1758         msleep(50);
1759         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1760                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1761                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1762         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1763         /* headphone unmute sequence */
1764         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1765                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1766                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1767         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1768                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1769         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1770                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1771                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1772                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1773                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1774         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1775                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1776                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1777         msleep(10);
1778         snd_soc_update_bits(codec, RT3261_HP_VOL,
1779                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1780         msleep(180);
1781         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1782                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1783 }
1784
1785 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1786 {
1787         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1788                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1789         snd_soc_update_bits(codec, RT3261_HP_VOL,
1790                 RT3261_L_MUTE | RT3261_R_MUTE,
1791                 RT3261_L_MUTE | RT3261_R_MUTE);
1792         msleep(90);
1793         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1794                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1795         msleep(30);
1796         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1797         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1798                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1799                 0);
1800 }
1801 #endif
1802
1803 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1804         struct snd_kcontrol *kcontrol, int event)
1805 {
1806         struct snd_soc_codec *codec = w->codec;
1807
1808         switch (event) {
1809         case SND_SOC_DAPM_POST_PMU:
1810                 rt3261_pmu_depop(codec);
1811                 break;
1812
1813         case SND_SOC_DAPM_PRE_PMD:
1814                 rt3261_pmd_depop(codec);
1815                 break;
1816
1817         default:
1818                 return 0;
1819         }
1820
1821         return 0;
1822 }
1823
1824 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1825         struct snd_kcontrol *kcontrol, int event)
1826 {
1827         struct snd_soc_codec *codec = w->codec;
1828
1829         switch (event) {
1830         case SND_SOC_DAPM_POST_PMU:
1831                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1832                                 RT3261_L_MUTE, 0);
1833                 break;
1834
1835         case SND_SOC_DAPM_PRE_PMD:
1836                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1837                         RT3261_L_MUTE, RT3261_L_MUTE);
1838                 break;
1839
1840         default:
1841                 return 0;
1842         }
1843
1844         return 0;
1845 }
1846
1847 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1848         struct snd_kcontrol *kcontrol, int event)
1849 {
1850         struct snd_soc_codec *codec = w->codec;
1851
1852         switch (event) {
1853         case SND_SOC_DAPM_POST_PMU:
1854                 hp_amp_power(codec,1);
1855                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1856                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1857                 break;
1858
1859         case SND_SOC_DAPM_PRE_PMD:
1860                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1861                         RT3261_L_MUTE | RT3261_R_MUTE,
1862                         RT3261_L_MUTE | RT3261_R_MUTE);
1863                 hp_amp_power(codec,0);
1864                 break;
1865
1866         default:
1867                 return 0;
1868         }
1869
1870         return 0;
1871 }
1872
1873 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1874         struct snd_kcontrol *kcontrol, int event)
1875 {
1876         struct snd_soc_codec *codec = w->codec;
1877         printk("enter %s\n",__func__);
1878         switch (event) {
1879         case SND_SOC_DAPM_PRE_PMU:
1880         case SND_SOC_DAPM_POST_PMD:
1881                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1882                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1883
1884                 break;
1885         default:
1886                 return 0;
1887         }
1888
1889         return 0;
1890 }
1891
1892 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1893         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1894                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1895         /* Input Side */
1896         /* micbias */
1897         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1898                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1899         #if 0
1900         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1901                         RT3261_PWR_MB1_BIT, 0),
1902         #else
1903         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
1904                         0, 0),
1905         #endif
1906         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1907                         RT3261_PWR_MB2_BIT, 0),
1908         /* Input Lines */
1909         SND_SOC_DAPM_INPUT("MIC1"),
1910         SND_SOC_DAPM_INPUT("MIC2"),
1911         SND_SOC_DAPM_INPUT("MIC3"),
1912         SND_SOC_DAPM_INPUT("DMIC1"),
1913         SND_SOC_DAPM_INPUT("DMIC2"),
1914
1915         SND_SOC_DAPM_INPUT("IN1P"),
1916         SND_SOC_DAPM_INPUT("IN1N"),
1917         SND_SOC_DAPM_INPUT("IN2P"),
1918         SND_SOC_DAPM_INPUT("IN2N"),
1919         SND_SOC_DAPM_INPUT("IN3P"),
1920         SND_SOC_DAPM_INPUT("IN3N"),
1921         SND_SOC_DAPM_INPUT("DMIC L1"),
1922         SND_SOC_DAPM_INPUT("DMIC R1"),
1923         SND_SOC_DAPM_INPUT("DMIC L2"),
1924         SND_SOC_DAPM_INPUT("DMIC R2"),
1925         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1926                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1927         /* Boost */
1928         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1929                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1930         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1931                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1932         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1933                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1934         /* Input Volume */
1935         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1936                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1937         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1938                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1939         /* IN Mux */
1940         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1941         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1942         /* REC Mixer */
1943         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1944                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1945         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1946                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1947         /* ADCs */
1948         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
1949                 0, 0),
1950         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
1951                 0, 0, rt3261_adc_event,
1952                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1953
1954         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
1955                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
1956         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
1957                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
1958         /* ADC Mux */
1959         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1960                                 &rt3261_sto_adc_l2_mux),
1961         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1962                                 &rt3261_sto_adc_r2_mux),
1963         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1964                                 &rt3261_sto_adc_l1_mux),
1965         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1966                                 &rt3261_sto_adc_r1_mux),
1967         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1968                                 &rt3261_mono_adc_l2_mux),
1969         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1970                                 &rt3261_mono_adc_l1_mux),
1971         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1972                                 &rt3261_mono_adc_r1_mux),
1973         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1974                                 &rt3261_mono_adc_r2_mux),
1975         /* ADC Mixer */
1976         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1977                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1978         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1979                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1980         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1981                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1982         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1983                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1984         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1985                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1986         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1987                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1988         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1989                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1990
1991         /* IF2 Mux */
1992         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1993                                 &rt3261_if2_adc_l_mux),
1994         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1995                                 &rt3261_if2_adc_r_mux),
1996
1997         /* Digital Interface */
1998         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1999                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2000         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2001         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2002         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2003         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2004         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2005         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2006         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2007                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2008         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2009         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2010         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2011         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2012         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2013         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2014         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2015                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2016         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2017         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2018         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2019         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2020         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2021         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2022
2023         /* Digital Interface Select */
2024         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2025         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2026         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2027         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2028         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2029
2030         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2031         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2032         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2033         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2034         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2035
2036         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2037         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2038
2039         /* Audio Interface */
2040         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2041         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2042         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2043         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2044         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2045         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2046
2047         /* Audio DSP */
2048         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2049
2050         /* ANC */
2051         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2052
2053         /* Output Side */
2054         /* DAC mixer before sound effect  */
2055         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2056                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2057         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2058                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2059
2060         /* DAC2 channel Mux */
2061         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2062                                 &rt3261_dac_l2_mux),
2063         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2064                                 &rt3261_dac_r2_mux),
2065         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2066                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2067         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2068                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2069
2070         /* DAC Mixer */
2071         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2072                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2073         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2074                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2075         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2076                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2077         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2078                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2079         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2080                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2081         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2082                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2083         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2084                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
2085                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
2086
2087         /* DACs */
2088         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2089                         RT3261_PWR_DAC_L1_BIT, 0),
2090         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2091                         RT3261_PWR_DAC_L2_BIT, 0),
2092         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2093                         RT3261_PWR_DAC_R1_BIT, 0),
2094         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2095                         RT3261_PWR_DAC_R2_BIT, 0),
2096         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2097                 0, 0, NULL, 0),
2098         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2099                 0, 0, NULL, 0),
2100         /* SPK/OUT Mixer */
2101         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2102                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2103         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2104                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2105         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2106                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2107         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2108                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2109         /* Ouput Volume */
2110         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2111                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2112         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2113                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2114         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2115                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2116         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2117                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2118         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2119                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2120         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2121                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2122         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2123                 0, 0, NULL, 0),
2124         /* SPO/HPO/LOUT/Mono Mixer */
2125         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2126                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2127         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2128                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2129         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2130                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2131         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2132                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2133         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2134                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2135         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2136                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2137
2138         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2139                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2140         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2141                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2142         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2143                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2144         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2145                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2146                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2147
2148         /* Output Lines */
2149         SND_SOC_DAPM_OUTPUT("SPOLP"),
2150         SND_SOC_DAPM_OUTPUT("SPOLN"),
2151         SND_SOC_DAPM_OUTPUT("SPORP"),
2152         SND_SOC_DAPM_OUTPUT("SPORN"),
2153         SND_SOC_DAPM_OUTPUT("HPOL"),
2154         SND_SOC_DAPM_OUTPUT("HPOR"),
2155         SND_SOC_DAPM_OUTPUT("LOUTL"),
2156         SND_SOC_DAPM_OUTPUT("LOUTR"),
2157         SND_SOC_DAPM_OUTPUT("MonoP"),
2158         SND_SOC_DAPM_OUTPUT("MonoN"),
2159 };
2160
2161 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2162         {"IN1P", NULL, "LDO2"},
2163         {"IN2P", NULL, "LDO2"},
2164         {"IN3P", NULL, "LDO2"},
2165
2166         {"IN1P", NULL, "MIC1"},
2167         {"IN1N", NULL, "MIC1"},
2168         {"IN2P", NULL, "MIC2"},
2169         {"IN2N", NULL, "MIC2"},
2170         {"IN3P", NULL, "MIC3"},
2171         {"IN3N", NULL, "MIC3"},
2172
2173         {"DMIC L1", NULL, "DMIC1"},
2174         {"DMIC R1", NULL, "DMIC1"},
2175         {"DMIC L2", NULL, "DMIC2"},
2176         {"DMIC R2", NULL, "DMIC2"},
2177
2178         {"BST1", NULL, "IN1P"},
2179         {"BST1", NULL, "IN1N"},
2180         {"BST2", NULL, "IN2P"},
2181         {"BST2", NULL, "IN2N"},
2182         {"BST3", NULL, "IN3P"},
2183         {"BST3", NULL, "IN3N"},
2184
2185         {"INL VOL", NULL, "IN2P"},
2186         {"INR VOL", NULL, "IN2N"},
2187
2188         {"RECMIXL", "HPOL Switch", "HPOL"},
2189         {"RECMIXL", "INL Switch", "INL VOL"},
2190         {"RECMIXL", "BST3 Switch", "BST3"},
2191         {"RECMIXL", "BST2 Switch", "BST2"},
2192         {"RECMIXL", "BST1 Switch", "BST1"},
2193         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2194
2195         {"RECMIXR", "HPOR Switch", "HPOR"},
2196         {"RECMIXR", "INR Switch", "INR VOL"},
2197         {"RECMIXR", "BST3 Switch", "BST3"},
2198         {"RECMIXR", "BST2 Switch", "BST2"},
2199         {"RECMIXR", "BST1 Switch", "BST1"},
2200         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2201
2202         {"ADC L", NULL, "RECMIXL"},
2203         {"ADC L", NULL, "ADC L power"},
2204         {"ADC R", NULL, "RECMIXR"},
2205         {"ADC R", NULL, "ADC R power"},
2206
2207         {"DMIC L1", NULL, "DMIC CLK"},
2208         {"DMIC L2", NULL, "DMIC CLK"},
2209
2210         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2211         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2212         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2213         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2214         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2215
2216         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2217         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2218         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2219         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2220         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2221
2222         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2223         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2224         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2225         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2226         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2227
2228         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2229         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2230         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2231         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2232         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2233
2234         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2235         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2236         {"Stereo ADC MIXL", NULL, "stereo filter"},
2237         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2238
2239         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2240         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2241         {"Stereo ADC MIXR", NULL, "stereo filter"},
2242         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2243
2244         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2245         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2246         {"Mono ADC MIXL", NULL, "mono left filter"},
2247         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2248
2249         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2250         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2251         {"Mono ADC MIXR", NULL, "mono right filter"},
2252         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2253
2254         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2255         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2256
2257         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2258         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2259         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2260         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2261         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2262         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2263
2264         {"IF1 ADC", NULL, "I2S1"},
2265         {"IF1 ADC", NULL, "IF1 ADC L"},
2266         {"IF1 ADC", NULL, "IF1 ADC R"},
2267         {"IF2 ADC", NULL, "I2S2"},
2268         {"IF2 ADC", NULL, "IF2 ADC L"},
2269         {"IF2 ADC", NULL, "IF2 ADC R"},
2270         {"IF3 ADC", NULL, "I2S3"},
2271         {"IF3 ADC", NULL, "IF3 ADC L"},
2272         {"IF3 ADC", NULL, "IF3 ADC R"},
2273
2274         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2275         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2276         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2277         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2278         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2279         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2280         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2281         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2282         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2283         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2284
2285         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2286         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2287         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2288         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2289         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2290         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2291         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2292         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2293         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2294         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2295
2296         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2297         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2298         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2299         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2300         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2301         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2302         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2303         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2304
2305         {"AIF1TX", NULL, "DAI1 TX Mux"},
2306         {"AIF1TX", NULL, "SDI1 TX Mux"},
2307         {"AIF2TX", NULL, "DAI2 TX Mux"},
2308         {"AIF2TX", NULL, "SDI2 TX Mux"},
2309         {"AIF3TX", NULL, "DAI3 TX Mux"},
2310
2311         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2312         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2313         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2314         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2315         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2316         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2317         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2318         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2319
2320         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2321         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2322         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2323         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2324         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2325         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2326         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2327         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2328
2329         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2330         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2331         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2332         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2333         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2334         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2335         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2336         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2337
2338         {"IF1 DAC", NULL, "I2S1"},
2339         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2340         {"IF2 DAC", NULL, "I2S2"},
2341         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2342         {"IF3 DAC", NULL, "I2S3"},
2343         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2344
2345         {"IF1 DAC L", NULL, "IF1 DAC"},
2346         {"IF1 DAC R", NULL, "IF1 DAC"},
2347         {"IF2 DAC L", NULL, "IF2 DAC"},
2348         {"IF2 DAC R", NULL, "IF2 DAC"},
2349         {"IF3 DAC L", NULL, "IF3 DAC"},
2350         {"IF3 DAC R", NULL, "IF3 DAC"},
2351
2352         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2353         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2354         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2355         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2356
2357         {"ANC", NULL, "Stereo ADC MIXL"},
2358         {"ANC", NULL, "Stereo ADC MIXR"},
2359
2360         {"Audio DSP", NULL, "DAC MIXL"},
2361         {"Audio DSP", NULL, "DAC MIXR"},
2362
2363         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2364         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2365         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2366         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2367
2368         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2369         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2370         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2371         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2372         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2373
2374         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2375         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2376         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2377         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2378         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2379         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2380
2381         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2382         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2383         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2384         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2385         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2386         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2387
2388         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2389         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2390         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2391         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2392
2393         {"DAC L1", NULL, "Stereo DAC MIXL"},
2394         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2395         {"DAC R1", NULL, "Stereo DAC MIXR"},
2396         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2397         {"DAC L2", NULL, "Mono DAC MIXL"},
2398         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2399         {"DAC R2", NULL, "Mono DAC MIXR"},
2400         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2401
2402         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2403         {"SPK MIXL", "INL Switch", "INL VOL"},
2404         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2405         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2406         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2407         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2408         {"SPK MIXR", "INR Switch", "INR VOL"},
2409         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2410         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2411         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2412
2413         {"OUT MIXL", "BST3 Switch", "BST3"},
2414         {"OUT MIXL", "BST1 Switch", "BST1"},
2415         {"OUT MIXL", "INL Switch", "INL VOL"},
2416         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2417         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2418         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2419         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2420
2421         {"OUT MIXR", "BST3 Switch", "BST3"},
2422         {"OUT MIXR", "BST2 Switch", "BST2"},
2423         {"OUT MIXR", "BST1 Switch", "BST1"},
2424         {"OUT MIXR", "INR Switch", "INR VOL"},
2425         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2426         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2427         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2428         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2429
2430         {"SPKVOL L", NULL, "SPK MIXL"},
2431         {"SPKVOL R", NULL, "SPK MIXR"},
2432         {"HPOVOL L", NULL, "OUT MIXL"},
2433         {"HPOVOL R", NULL, "OUT MIXR"},
2434         {"OUTVOL L", NULL, "OUT MIXL"},
2435         {"OUTVOL R", NULL, "OUT MIXR"},
2436 #if 0//org
2437         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2438         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2439 #else //bard 8-27
2440         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2441         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2442         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2443 #endif
2444         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2445         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2446         {"SPOL MIX", "BST1 Switch", "BST1"},
2447         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2448         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2449         {"SPOR MIX", "BST1 Switch", "BST1"},
2450
2451         {"DAC 2", NULL, "DAC L2"},
2452         {"DAC 2", NULL, "DAC R2"},
2453         {"DAC 1", NULL, "DAC L1"},
2454         {"DAC 1", NULL, "DAC R1"},
2455         {"HPOVOL", NULL, "HPOVOL L"},
2456         {"HPOVOL", NULL, "HPOVOL R"},
2457         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2458         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2459         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2460
2461         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2462         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2463         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2464         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2465
2466         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2467         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2468         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2469         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2470         {"Mono MIX", "BST1 Switch", "BST1"},
2471
2472         {"SPK amp", NULL, "SPOL MIX"},
2473         {"SPK amp", NULL, "SPOR MIX"},
2474         {"SPOLP", NULL, "SPK amp"},
2475         {"SPOLN", NULL, "SPK amp"},
2476         {"SPORP", NULL, "SPK amp"},
2477         {"SPORN", NULL, "SPK amp"},
2478
2479         {"HP amp", NULL, "HPO MIX"},
2480         {"HPOL", NULL, "HP amp"},
2481         {"HPOR", NULL, "HP amp"},
2482
2483         {"LOUT amp", NULL, "LOUT MIX"},
2484         {"LOUTL", NULL, "LOUT amp"},
2485         {"LOUTR", NULL, "LOUT amp"},
2486
2487         {"Mono amp", NULL, "Mono MIX"},
2488         {"MonoP", NULL, "Mono amp"},
2489         {"MonoN", NULL, "Mono amp"},
2490 };
2491
2492 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2493 {
2494         int ret = 0, val;
2495
2496         if(codec == NULL)
2497                 return -EINVAL;
2498
2499         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2500         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2501         switch (dai_id) {
2502         case RT3261_AIF1:
2503                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2504                         val == RT3261_IF_113)
2505                         ret |= RT3261_U_IF1;
2506                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2507                         val == RT3261_IF_113)
2508                         ret |= RT3261_U_IF2;
2509                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2510                         ret |= RT3261_U_IF3;
2511                 break;
2512
2513         case RT3261_AIF2:
2514                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2515                         val == RT3261_IF_223)
2516                         ret |= RT3261_U_IF1;
2517                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2518                         val == RT3261_IF_223)
2519                         ret |= RT3261_U_IF2;
2520                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2521                         ret |= RT3261_U_IF3;
2522                 break;
2523
2524         default:
2525                 ret = -EINVAL;
2526                 break;
2527         }
2528
2529         return ret;
2530 }
2531
2532 static int get_clk_info(int sclk, int rate)
2533 {
2534         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2535
2536         if (sclk <= 0 || rate <= 0)
2537                 return -EINVAL;
2538
2539         rate = rate << 8;
2540         for (i = 0; i < ARRAY_SIZE(pd); i++)
2541                 if (sclk == rate * pd[i])
2542                         return i;
2543
2544         return -EINVAL;
2545 }
2546
2547 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2548         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2549 {
2550         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2551         struct snd_soc_codec *codec = rtd->codec;
2552         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2553         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2554         int pre_div, bclk_ms, frame_size;
2555
2556         rt3261->lrck[dai->id] = params_rate(params);
2557         if(dai->id == 1)
2558                 rt3261->lrck[dai->id] = 8000;
2559         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2560         if (pre_div < 0) {
2561                 dev_err(codec->dev, "Unsupported clock setting\n");
2562                 return -EINVAL;
2563         }
2564         frame_size = snd_soc_params_to_frame_size(params);
2565         if (frame_size < 0) {
2566                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2567                 return -EINVAL;
2568         }
2569         bclk_ms = frame_size > 32 ? 1 : 0;
2570         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2571
2572         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2573                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2574         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2575                                 bclk_ms, pre_div, dai->id);
2576
2577         switch (params_format(params)) {
2578         case SNDRV_PCM_FORMAT_S16_LE:
2579                 break;
2580         case SNDRV_PCM_FORMAT_S20_3LE:
2581                 val_len |= RT3261_I2S_DL_20;
2582                 break;
2583         case SNDRV_PCM_FORMAT_S24_LE:
2584                 val_len |= RT3261_I2S_DL_24;
2585                 break;
2586         case SNDRV_PCM_FORMAT_S8:
2587                 val_len |= RT3261_I2S_DL_8;
2588                 break;
2589         default:
2590                 return -EINVAL;
2591         }
2592
2593         dai_sel = get_sdp_info(codec, dai->id);
2594         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2595         if (dai_sel < 0) {
2596                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2597                 return -EINVAL;
2598         }
2599         if (dai_sel & RT3261_U_IF1) {
2600                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2601                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2602                         pre_div << RT3261_I2S_PD1_SFT;
2603                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2604                         RT3261_I2S_DL_MASK, val_len);
2605                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2606         }
2607         if (dai_sel & RT3261_U_IF2) {
2608                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2609                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2610                         pre_div << RT3261_I2S_PD2_SFT;
2611                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2612                         RT3261_I2S_DL_MASK, val_len);
2613                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2614         }
2615
2616         return 0;
2617 }
2618
2619 static int rt3261_prepare(struct snd_pcm_substream *substream,
2620                                 struct snd_soc_dai *dai)
2621 {
2622         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2623         struct snd_soc_codec *codec = rtd->codec;
2624         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2625
2626         rt3261->aif_pu = dai->id;
2627         return 0;
2628 }
2629
2630 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2631 {
2632         struct snd_soc_codec *codec = dai->codec;
2633         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2634         unsigned int reg_val = 0, dai_sel;
2635
2636         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2637         case SND_SOC_DAIFMT_CBM_CFM:
2638                 rt3261->master[dai->id] = 1;
2639                 break;
2640         case SND_SOC_DAIFMT_CBS_CFS:
2641                 reg_val |= RT3261_I2S_MS_S;
2642                 rt3261->master[dai->id] = 0;
2643                 break;
2644         default:
2645                 return -EINVAL;
2646         }
2647
2648         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2649         case SND_SOC_DAIFMT_NB_NF:
2650                 break;
2651         case SND_SOC_DAIFMT_IB_NF:
2652                 reg_val |= RT3261_I2S_BP_INV;
2653                 break;
2654         default:
2655                 return -EINVAL;
2656         }
2657
2658         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2659         case SND_SOC_DAIFMT_I2S:
2660                 break;
2661         case SND_SOC_DAIFMT_LEFT_J:
2662                 reg_val |= RT3261_I2S_DF_LEFT;
2663                 break;
2664         case SND_SOC_DAIFMT_DSP_A:
2665                 reg_val |= RT3261_I2S_DF_PCM_A;
2666                 break;
2667         case SND_SOC_DAIFMT_DSP_B:
2668                 reg_val |= RT3261_I2S_DF_PCM_B;
2669                 break;
2670         default:
2671                 return -EINVAL;
2672         }
2673
2674         dai_sel = get_sdp_info(codec, dai->id);
2675         if (dai_sel < 0) {
2676                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2677                 return -EINVAL;
2678         }
2679         if (dai_sel & RT3261_U_IF1) {
2680                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2681                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2682                         RT3261_I2S_DF_MASK, reg_val);
2683         }
2684         if (dai_sel & RT3261_U_IF2) {
2685                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2686                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2687                         RT3261_I2S_DF_MASK, reg_val);
2688         }
2689
2690         return 0;
2691 }
2692
2693 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2694                 int clk_id, unsigned int freq, int dir)
2695 {
2696         struct snd_soc_codec *codec = dai->codec;
2697         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2698         unsigned int reg_val = 0;
2699
2700         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2701                 return 0;
2702
2703         switch (clk_id) {
2704         case RT3261_SCLK_S_MCLK:
2705                 reg_val |= RT3261_SCLK_SRC_MCLK;
2706                 break;
2707         case RT3261_SCLK_S_PLL1:
2708                 reg_val |= RT3261_SCLK_SRC_PLL1;
2709                 break;
2710         case RT3261_SCLK_S_RCCLK:
2711                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2712                 break;
2713         default:
2714                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2715                 return -EINVAL;
2716         }
2717         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2718                 RT3261_SCLK_SRC_MASK, reg_val);
2719         rt3261->sysclk = freq;
2720         rt3261->sysclk_src = clk_id;
2721
2722         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2723
2724         return 0;
2725 }
2726
2727 /**
2728  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2729  * @freq_in: external clock provided to codec.
2730  * @freq_out: target clock which codec works on.
2731  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2732  *
2733  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2734  * which make calculation more efficiently.
2735  *
2736  * Returns 0 for success or negative error code.
2737  */
2738 static int rt3261_pll_calc(const unsigned int freq_in,
2739         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2740 {
2741         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2742         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2743         bool bypass = false;
2744
2745         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2746                 return -EINVAL;
2747
2748         for (n_t = 0; n_t <= max_n; n_t++) {
2749                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2750                 if (in_t < 0)
2751                         continue;
2752                 if (in_t == freq_out) {
2753                         bypass = true;
2754                         n = n_t;
2755                         goto code_find;
2756                 }
2757                 for (m_t = 0; m_t <= max_m; m_t++) {
2758                         out_t = in_t / (m_t + 2);
2759                         red = abs(out_t - freq_out);
2760                         if (red < red_t) {
2761                                 n = n_t;
2762                                 m = m_t;
2763                                 if (red == 0)
2764                                         goto code_find;
2765                                 red_t = red;
2766                         }
2767                 }
2768         }
2769         pr_debug("Only get approximation about PLL\n");
2770
2771 code_find:
2772
2773         pll_code->m_bp = bypass;
2774         pll_code->m_code = m;
2775         pll_code->n_code = n;
2776         pll_code->k_code = 2;
2777         return 0;
2778 }
2779
2780 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2781                         unsigned int freq_in, unsigned int freq_out)
2782 {
2783         struct snd_soc_codec *codec = dai->codec;
2784         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2785         struct rt3261_pll_code pll_code;
2786         int ret, dai_sel;
2787
2788         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2789             freq_out == rt3261->pll_out)
2790                 return 0;
2791
2792         if (!freq_in || !freq_out) {
2793                 dev_dbg(codec->dev, "PLL disabled\n");
2794
2795                 rt3261->pll_in = 0;
2796                 rt3261->pll_out = 0;
2797                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2798                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2799                 return 0;
2800         }
2801
2802         switch (source) {
2803         case RT3261_PLL1_S_MCLK:
2804                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2805                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2806                 break;
2807         case RT3261_PLL1_S_BCLK1:
2808         case RT3261_PLL1_S_BCLK2:
2809                 dai_sel = get_sdp_info(codec, dai->id);
2810                 if (dai_sel < 0) {
2811                         dev_err(codec->dev,
2812                                 "Failed to get sdp info: %d\n", dai_sel);
2813                         return -EINVAL;
2814                 }
2815                 if (dai_sel & RT3261_U_IF1) {
2816                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2817                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2818                 }
2819                 if (dai_sel & RT3261_U_IF2) {
2820                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2821                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2822                 }
2823                 if (dai_sel & RT3261_U_IF3) {
2824                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2825                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2826                 }
2827                 break;
2828         default:
2829                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2830                 return -EINVAL;
2831         }
2832
2833         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2834         if (ret < 0) {
2835                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2836                 return ret;
2837         }
2838
2839         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2840                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2841
2842         snd_soc_write(codec, RT3261_PLL_CTRL1,
2843                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2844         snd_soc_write(codec, RT3261_PLL_CTRL2,
2845                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2846                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2847
2848         rt3261->pll_in = freq_in;
2849         rt3261->pll_out = freq_out;
2850         rt3261->pll_src = source;
2851
2852         return 0;
2853 }
2854
2855 /**
2856  * rt3261_index_show - Dump private registers.
2857  * @dev: codec device.
2858  * @attr: device attribute.
2859  * @buf: buffer for display.
2860  *
2861  * To show non-zero values of all private registers.
2862  *
2863  * Returns buffer length.
2864  */
2865 static ssize_t rt3261_index_show(struct device *dev,
2866         struct device_attribute *attr, char *buf)
2867 {
2868         struct i2c_client *client = to_i2c_client(dev);
2869         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2870         struct snd_soc_codec *codec = rt3261->codec;
2871         unsigned int val;
2872         int cnt = 0, i;
2873
2874         cnt += sprintf(buf, "RT3261 index register\n");
2875         for (i = 0; i < 0xb4; i++) {
2876                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2877                         break;
2878                 val = rt3261_index_read(codec, i);
2879                 if (!val)
2880                         continue;
2881                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2882                                 "%02x: %04x\n", i, val);
2883         }
2884
2885         if (cnt >= PAGE_SIZE)
2886                 cnt = PAGE_SIZE - 1;
2887
2888         return cnt;
2889 }
2890 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2891
2892 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2893                         enum snd_soc_bias_level level)
2894 {
2895         switch (level) {
2896         case SND_SOC_BIAS_ON:
2897                 break;
2898
2899         case SND_SOC_BIAS_PREPARE:
2900                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2901                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2902                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2903                 break;
2904
2905         case SND_SOC_BIAS_STANDBY:
2906                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2907                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2908                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2909                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2910                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2911                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2912                         msleep(10);
2913                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2914                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2915                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2916                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2917                         codec->cache_only = false;
2918                         codec->cache_sync = 1;
2919                         snd_soc_cache_sync(codec);
2920                         rt3261_index_sync(codec);
2921                 }
2922                 break;
2923
2924         case SND_SOC_BIAS_OFF:
2925                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2926                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2927                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2928                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2929                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2930                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2931                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2932                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2933                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2934                 break;
2935
2936         default:
2937                 break;
2938         }
2939         codec->dapm.bias_level = level;
2940
2941         return 0;
2942 }
2943
2944 static int rt3261_proc_init(void);
2945
2946
2947 static int rt3261_probe(struct snd_soc_codec *codec)
2948 {
2949         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2950         int ret;
2951         struct clk *iis_clk;
2952
2953         #if defined (CONFIG_SND_SOC_RT3224)
2954         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
2955         #else
2956         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
2957         #endif
2958
2959         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2960         if (ret != 0) {
2961                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2962                 return ret;
2963         }
2964         codec->write = rt3261_write;
2965
2966         #ifdef RT3261_PROC
2967         rt3261_proc_init();
2968         #endif
2969
2970         #if defined (CONFIG_SND_SOC_RT5623)
2971         //for rt5623 MCLK use
2972         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2973         if (IS_ERR(iis_clk)) {
2974                 printk("failed to get i2s clk\n");
2975                 ret = PTR_ERR(iis_clk);
2976         }else{
2977                 printk("I2S2 got i2s clk ok!\n");
2978                 clk_enable(iis_clk);
2979                 clk_set_rate(iis_clk, 11289600);
2980                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2981                 clk_put(iis_clk);
2982         }
2983         #endif
2984
2985         rt3261_reset(codec);
2986         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2987                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2988                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2989                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2990                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2991         msleep(10);
2992         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2993                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2994                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2995         /* DMIC */
2996         if (rt3261->dmic_en == RT3261_DMIC1) {
2997                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2998                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2999                 snd_soc_update_bits(codec, RT3261_DMIC,
3000                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3001                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3002         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3003                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3004                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3005                 snd_soc_update_bits(codec, RT3261_DMIC,
3006                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3007                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3008         }
3009         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3010         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3011         printk("read codec chip id is 0x%x\n",ret);
3012         if(0x5==ret) {
3013                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3014                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3015                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3016         }
3017         else if(0x3==ret)
3018         {
3019                 printk("you use an old chip, please use a new one\n");
3020         }
3021         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3022                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3023                         0<<7 | 0<<6 );
3024         rt3261_reg_init(codec);
3025
3026         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3027         rt3261->codec = codec;
3028
3029         snd_soc_add_controls(codec, rt3261_snd_controls,
3030                         ARRAY_SIZE(rt3261_snd_controls));
3031         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3032                         ARRAY_SIZE(rt3261_dapm_widgets));
3033         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3034                         ARRAY_SIZE(rt3261_dapm_routes));
3035
3036
3037 #if defined (CONFIG_SND_SOC_RT3261)
3038         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3039         rt3261_dsp_probe(codec);
3040 #endif
3041
3042 #ifdef RTK_IOCTL
3043 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3044         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3045         ioctl_ops->index_write = rt3261_index_write;
3046         ioctl_ops->index_read = rt3261_index_read;
3047         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3048         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3049         realtek_ce_init_hwdep(codec);
3050 #endif
3051 #endif
3052
3053
3054         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3055         if (ret != 0) {
3056                 dev_err(codec->dev,
3057                         "Failed to create index_reg sysfs files: %d\n", ret);
3058                 return ret;
3059         }
3060         rt3261_codec = codec;
3061         return 0;
3062 }
3063
3064 static int rt3261_remove(struct snd_soc_codec *codec)
3065 {
3066         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3067         return 0;
3068 }
3069
3070 #ifdef CONFIG_PM
3071 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3072 {
3073 #if defined (CONFIG_SND_SOC_RT3261)
3074         /* After opening LDO of DSP, then close LDO of codec.
3075          * (1) DSP LDO power on
3076          * (2) DSP core power off
3077          * (3) DSP IIS interface power off
3078          * (4) Toggle pin of codec LDO1 to power off
3079          */
3080         rt3261_dsp_suspend(codec, state);
3081 #endif
3082         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3083         return 0;
3084 }
3085
3086 static int rt3261_resume(struct snd_soc_codec *codec)
3087 {
3088         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3089 #if defined (CONFIG_SND_SOC_RT3261)
3090         /* After opening LDO of codec, then close LDO of DSP. */
3091         rt3261_dsp_resume(codec);
3092 #endif
3093         return 0;
3094 }
3095 #else
3096 #define rt3261_suspend NULL
3097 #define rt3261_resume NULL
3098 #endif
3099
3100 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3101 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3102                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3103
3104 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3105         .hw_params = rt3261_hw_params,
3106         .prepare = rt3261_prepare,
3107         .set_fmt = rt3261_set_dai_fmt,
3108         .set_sysclk = rt3261_set_dai_sysclk,
3109         .set_pll = rt3261_set_dai_pll,
3110 };
3111
3112 struct snd_soc_dai_driver rt3261_dai[] = {
3113         {
3114                 .name = "rt3261-aif1",
3115                 .id = RT3261_AIF1,
3116                 .playback = {
3117                         .stream_name = "AIF1 Playback",
3118                         .channels_min = 1,
3119                         .channels_max = 2,
3120                         .rates = RT3261_STEREO_RATES,
3121                         .formats = RT3261_FORMATS,
3122                 },
3123                 .capture = {
3124                         .stream_name = "AIF1 Capture",
3125                         .channels_min = 1,
3126                         .channels_max = 2,
3127                         .rates = RT3261_STEREO_RATES,
3128                         .formats = RT3261_FORMATS,
3129                 },
3130                 .ops = &rt3261_aif_dai_ops,
3131         },
3132         {
3133                 .name = "rt3261-aif2",
3134                 .id = RT3261_AIF2,
3135                 .playback = {
3136                         .stream_name = "AIF2 Playback",
3137                         .channels_min = 1,
3138                         .channels_max = 2,
3139                         .rates = RT3261_STEREO_RATES,
3140                         .formats = RT3261_FORMATS,
3141                 },
3142                 .capture = {
3143                         .stream_name = "AIF2 Capture",
3144                         .channels_min = 1,
3145                         .channels_max = 2,
3146                         .rates = RT3261_STEREO_RATES,
3147                         .formats = RT3261_FORMATS,
3148                 },
3149                 .ops = &rt3261_aif_dai_ops,
3150         },
3151 };
3152
3153 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3154         .probe = rt3261_probe,
3155         .remove = rt3261_remove,
3156         .suspend = rt3261_suspend,
3157         .resume = rt3261_resume,
3158         .write = rt3261_write,
3159         .set_bias_level = rt3261_set_bias_level,
3160         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3161         .reg_word_size = sizeof(u16),
3162         .reg_cache_default = rt3261_reg,
3163         .volatile_register = rt3261_volatile_register,
3164         .readable_register = rt3261_readable_register,
3165         .reg_cache_step = 1,
3166 };
3167
3168 static const struct i2c_device_id rt3261_i2c_id[] = {
3169         { "rt3261", 0 },
3170         { }
3171 };
3172 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3173
3174 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3175                     const struct i2c_device_id *id)
3176 {
3177         struct rt3261_priv *rt3261;
3178         int ret;
3179         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3180
3181         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3182         if (NULL == rt3261)
3183                 return -ENOMEM;
3184
3185         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3186         rt3261->io_init = pdata->io_init;
3187
3188         if(rt3261->io_init)
3189                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3190
3191         #if defined (CONFIG_SND_SOC_RT5623)
3192         rt3261->modem_is_open = 0;
3193         #endif
3194
3195         i2c_set_clientdata(i2c, rt3261);
3196         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3197         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3198                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3199         if (ret < 0)
3200                 kfree(rt3261);
3201
3202         return ret;
3203 }
3204
3205 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3206 {
3207         snd_soc_unregister_codec(&i2c->dev);
3208         kfree(i2c_get_clientdata(i2c));
3209         return 0;
3210 }
3211
3212 static void rt3261_i2c_shutdown(struct i2c_client *client)
3213 {
3214         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3215         struct snd_soc_codec *codec = rt3261->codec;
3216
3217         if (codec != NULL)
3218                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3219 }
3220
3221 struct i2c_driver rt3261_i2c_driver = {
3222         .driver = {
3223                 .name = "rt3261",
3224                 .owner = THIS_MODULE,
3225         },
3226         .probe = rt3261_i2c_probe,
3227         .remove   = __devexit_p(rt3261_i2c_remove),
3228         .shutdown = rt3261_i2c_shutdown,
3229         .id_table = rt3261_i2c_id,
3230 };
3231
3232 static int __init rt3261_modinit(void)
3233 {
3234         return i2c_add_driver(&rt3261_i2c_driver);
3235 }
3236 module_init(rt3261_modinit);
3237
3238 static void __exit rt3261_modexit(void)
3239 {
3240         i2c_del_driver(&rt3261_i2c_driver);
3241 }
3242 module_exit(rt3261_modexit);
3243
3244 MODULE_DESCRIPTION("ASoC RT3261 driver");
3245 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3246 MODULE_LICENSE("GPL");
3247
3248
3249 #ifdef RT3261_PROC
3250
3251 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3252                 unsigned long len, void *data)
3253 {
3254         char *cookie_pot;
3255         char *p;
3256         int reg;
3257         int i;
3258         int value;
3259         #if defined (CONFIG_SND_SOC_RT3261)
3260         struct rt3261_dsp_param param;
3261         #endif
3262
3263         cookie_pot = (char *)vmalloc( len );
3264         if (!cookie_pot)
3265         {
3266                 return -ENOMEM;
3267         }
3268         else
3269         {
3270                 if (copy_from_user( cookie_pot, buffer, len ))
3271                         return -EFAULT;
3272         }
3273
3274         switch(cookie_pot[0])
3275         {
3276                 case 'r':
3277                 case 'R':
3278                         printk("Read reg debug\n");
3279                         if(cookie_pot[1] ==':')
3280                         {
3281                                 strsep(&cookie_pot,":");
3282                                 while((p=strsep(&cookie_pot,",")))
3283                                 {
3284                                         reg = simple_strtol(p,NULL,16);
3285                                         value = rt3261_read(rt3261_codec,reg);
3286                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3287                                 }
3288                                 printk("\n");
3289                         }
3290                         else
3291                         {
3292                                 printk("Error Read reg debug.\n");
3293                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3294                         }
3295                         break;
3296                 case 'w':
3297                 case 'W':
3298                         printk("Write reg debug\n");
3299                         if(cookie_pot[1] ==':')
3300                         {
3301                                 strsep(&cookie_pot,":");
3302                                 while((p=strsep(&cookie_pot,"=")))
3303                                 {
3304                                         reg = simple_strtol(p,NULL,16);
3305                                         p=strsep(&cookie_pot,",");
3306                                         value = simple_strtol(p,NULL,16);
3307                                         rt3261_write(rt3261_codec,reg,value);
3308                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3309                                 }
3310                                 printk("\n");
3311                         }
3312                         else
3313                         {
3314                                 printk("Error Write reg debug.\n");
3315                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3316                         }
3317                         break;
3318                 case 'a':
3319                         printk("Dump rt3261 index reg \n");
3320
3321                         for (i = 0; i < 0xb4; i++)
3322                         {
3323                                 value = rt3261_index_read(rt3261_codec, i);
3324                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3325                         }
3326                         break;
3327                 #if defined (CONFIG_SND_SOC_RT3261)
3328                 case 'b':
3329                         param.cmd_fmt =  0x00e0;
3330                         param.cmd = RT3261_DSP_CMD_MW;
3331                         printk("Write dsp reg debug\n");
3332                         if(cookie_pot[1] ==':')
3333                         {
3334                                 strsep(&cookie_pot,":");
3335                                 while((p=strsep(&cookie_pot,"=")))
3336                                 {
3337                                         param.addr = simple_strtol(p,NULL,16);
3338                                         p=strsep(&cookie_pot,",");
3339                                         param.data = simple_strtol(p,NULL,16);
3340                                         rt3261_dsp_write(rt3261_codec,&param);
3341                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3342                                 }
3343                                 printk("\n");
3344                         }
3345                         break;
3346                 case 'c':
3347                         printk("Read dsp reg debug\n");
3348                         if(cookie_pot[1] ==':')
3349                         {
3350                                 strsep(&cookie_pot,":");
3351                                 while((p=strsep(&cookie_pot,",")))
3352                                 {
3353                                         reg = simple_strtol(p,NULL,16);
3354                                         value = rt3261_dsp_read(rt3261_codec,reg);
3355                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3356                                 }
3357                                 printk("\n");
3358                         }
3359                         break;
3360                 #endif
3361                 default:
3362                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3363                         printk("-->'d&&D' Open or Off the debug\n");
3364                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3365                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3366                         break;
3367         }
3368
3369         return len;
3370 }
3371
3372 static const struct file_operations rt3261_proc_fops = {
3373         .owner          = THIS_MODULE,
3374 };
3375
3376 static int rt3261_proc_init(void)
3377 {
3378         struct proc_dir_entry *rt3261_proc_entry;
3379         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3380         if(rt3261_proc_entry != NULL)
3381         {
3382                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3383                 return 0;
3384         }
3385         else
3386         {
3387                 printk("create proc error !\n");
3388                 return -1;
3389         }
3390 }
3391 #endif