sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 char debug_write_read = 0;
  37 #endif
  38
  39 static struct snd_soc_codec *rt3261_codec;
  40
  41 #if 1
  42 #define DBG(x...)       printk(KERN_INFO x)
  43 #else
  44 #define DBG(x...)
  45 #endif
  46
  47 //#define RTK_IOCTL
  48 #ifdef RTK_IOCTL
  49 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  50 #include "rt_codec_ioctl.h"
  51 #include "rt3261_ioctl.h"
  52 #endif
  53 #endif
  54
  55 #include "rt3261.h"
  56 #if defined (CONFIG_SND_SOC_RT3261)
  57 #include "rt3261-dsp.h"
  58 #endif
  59
  60 #define RT3261_REG_RW 1 /* for debug */
  61 #define RT3261_DET_EXT_MIC 0
  62
  63 #define VERSION "RT3261_V1.0.0"
  64
  65 struct rt3261_init_reg {
  66         u8 reg;
  67         u16 val;
  68 };
  69
  70 static struct rt3261_init_reg init_list[] = {
  71         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  72         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  73         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  74         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  75         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  76         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  77         {RT3261_PRIV_DATA       , 0x0347},
  78         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  79         {RT3261_PRIV_DATA       , 0x2600},
  80         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  81         {RT3261_PRIV_DATA       , 0x0aa8},
  82         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  83         {RT3261_PRIV_DATA       , 0x8aaa},
  84         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  85         {RT3261_PRIV_DATA       , 0x6115},
  86         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  87         {RT3261_PRIV_DATA       , 0x0804},
  88         {RT3261_SPK_VOL         , 0x8b8b},//SPKMIX -> SPKVOL
  89         {RT3261_HP_VOL          , 0x8888},
  90         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  91         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  92 };
  93 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  94
  95 static int rt3261_reg_init(struct snd_soc_codec *codec)
  96 {
  97         int i;
  98
  99         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 100                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 101
 102         return 0;
 103 }
 104
 105 static int rt3261_index_sync(struct snd_soc_codec *codec)
 106 {
 107         int i;
 108
 109         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 110                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 111                         RT3261_PRIV_DATA == init_list[i].reg)
 112                         snd_soc_write(codec, init_list[i].reg,
 113                                         init_list[i].val);
 114         return 0;
 115 }
 116
 117 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 118         [RT3261_RESET] = 0x000c,
 119         [RT3261_SPK_VOL] = 0xc8c8,
 120         [RT3261_HP_VOL] = 0xc8c8,
 121         [RT3261_OUTPUT] = 0xc8c8,
 122         [RT3261_MONO_OUT] = 0x8000,
 123         [RT3261_INL_INR_VOL] = 0x0808,
 124         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 125         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 126         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 127         [RT3261_ADC_DATA] = 0x2f2f,
 128         [RT3261_STO_ADC_MIXER] = 0x7060,
 129         [RT3261_MONO_ADC_MIXER] = 0x7070,
 130         [RT3261_AD_DA_MIXER] = 0x8080,
 131         [RT3261_STO_DAC_MIXER] = 0x5454,
 132         [RT3261_MONO_DAC_MIXER] = 0x5454,
 133         [RT3261_DIG_MIXER] = 0xaa00,
 134         [RT3261_DSP_PATH2] = 0xa000,
 135         [RT3261_REC_L2_MIXER] = 0x007f,
 136         [RT3261_REC_R2_MIXER] = 0x007f,
 137         [RT3261_HPO_MIXER] = 0xe000,
 138         [RT3261_SPK_L_MIXER] = 0x003e,
 139         [RT3261_SPK_R_MIXER] = 0x003e,
 140         [RT3261_SPO_L_MIXER] = 0xf800,
 141         [RT3261_SPO_R_MIXER] = 0x3800,
 142         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 143         [RT3261_MONO_MIXER] = 0xfc00,
 144         [RT3261_OUT_L3_MIXER] = 0x01ff,
 145         [RT3261_OUT_R3_MIXER] = 0x01ff,
 146         [RT3261_LOUT_MIXER] = 0xf000,
 147         [RT3261_PWR_ANLG1] = 0x00c0,
 148         [RT3261_I2S1_SDP] = 0x8000,
 149         [RT3261_I2S2_SDP] = 0x8000,
 150         [RT3261_I2S3_SDP] = 0x8000,
 151         [RT3261_ADDA_CLK1] = 0x1110,
 152         [RT3261_ADDA_CLK2] = 0x0c00,
 153         [RT3261_DMIC] = 0x1d00,
 154         [RT3261_ASRC_3] = 0x0008,
 155         [RT3261_HP_OVCD] = 0x0600,
 156         [RT3261_CLS_D_OVCD] = 0x0228,
 157         [RT3261_CLS_D_OUT] = 0xa800,
 158         [RT3261_DEPOP_M1] = 0x0004,
 159         [RT3261_DEPOP_M2] = 0x1100,
 160         [RT3261_DEPOP_M3] = 0x0646,
 161         [RT3261_CHARGE_PUMP] = 0x0c00,
 162         [RT3261_MICBIAS] = 0x3000,
 163         [RT3261_EQ_CTRL1] = 0x2080,
 164         [RT3261_DRC_AGC_1] = 0x2206,
 165         [RT3261_DRC_AGC_2] = 0x1f00,
 166         [RT3261_ANC_CTRL1] = 0x034b,
 167         [RT3261_ANC_CTRL2] = 0x0066,
 168         [RT3261_ANC_CTRL3] = 0x000b,
 169         [RT3261_GPIO_CTRL1] = 0x0400,
 170         [RT3261_DSP_CTRL3] = 0x2000,
 171         [RT3261_BASE_BACK] = 0x0013,
 172         [RT3261_MP3_PLUS1] = 0x0680,
 173         [RT3261_MP3_PLUS2] = 0x1c17,
 174         [RT3261_3D_HP] = 0x8c00,
 175         [RT3261_ADJ_HPF] = 0x2a20,
 176         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 177         [RT3261_SV_ZCD1] = 0x0809,
 178         [RT3261_VENDOR_ID1] = 0x10ec,
 179         [RT3261_VENDOR_ID2] = 0x6231,
 180 };
 181
 182 static int rt3261_reset(struct snd_soc_codec *codec)
 183 {
 184         return snd_soc_write(codec, RT3261_RESET, 0);
 185 }
 186
 187 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 188                 unsigned int reg)
 189 {
 190         unsigned int val;
 191
 192         val = codec->hw_read(codec, reg);
 193         return val;
 194 }
 195
 196 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 197                 unsigned int value, const void *data, int len)
 198 {
 199         int ret;
 200
 201         if (!snd_soc_codec_volatile_register(codec, reg) &&
 202                         reg < codec->driver->reg_cache_size &&
 203                         !codec->cache_bypass) {
 204                 ret = snd_soc_cache_write(codec, reg, value);
 205                 if (ret < 0)
 206                         return -1;
 207         }
 208
 209         if (codec->cache_only) {
 210                 codec->cache_sync = 1;
 211                 return 0;
 212         }
 213
 214         ret = codec->hw_write(codec->control_data, data, len);
 215         if (ret == len)
 216                 return 0;
 217         if (ret < 0)
 218                 return ret;
 219         else
 220                 return -EIO;
 221 }
 222
 223 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 224                 unsigned int value)
 225 {
 226         u8 data[3];
 227
 228         data[0] = reg;
 229         data[1] = (value >> 8) & 0xff;
 230         data[2] = value & 0xff;
 231
 232         return do_hw_write(codec, reg, value, data, 3);
 233 }
 234
 235 /**
 236  * rt3261_index_write - Write private register.
 237  * @codec: SoC audio codec device.
 238  * @reg: Private register index.
 239  * @value: Private register Data.
 240  *
 241  * Modify private register for advanced setting. It can be written through
 242  * private index (0x6a) and data (0x6c) register.
 243  *
 244  * Returns 0 for success or negative error code.
 245  */
 246 static int rt3261_index_write(struct snd_soc_codec *codec,
 247                 unsigned int reg, unsigned int value)
 248 {
 249         int ret;
 250
 251         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 252         if (ret < 0) {
 253                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 254                 goto err;
 255         }
 256         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 257         if (ret < 0) {
 258                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 259                 goto err;
 260         }
 261         return 0;
 262
 263 err:
 264         return ret;
 265 }
 266
 267 /**
 268  * rt3261_index_read - Read private register.
 269  * @codec: SoC audio codec device.
 270  * @reg: Private register index.
 271  *
 272  * Read advanced setting from private register. It can be read through
 273  * private index (0x6a) and data (0x6c) register.
 274  *
 275  * Returns private register value or negative error code.
 276  */
 277 static unsigned int rt3261_index_read(
 278         struct snd_soc_codec *codec, unsigned int reg)
 279 {
 280         int ret;
 281
 282         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 283         if (ret < 0) {
 284                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 285                 return ret;
 286         }
 287         return snd_soc_read(codec, RT3261_PRIV_DATA);
 288 }
 289
 290 /**
 291  * rt3261_index_update_bits - update private register bits
 292  * @codec: audio codec
 293  * @reg: Private register index.
 294  * @mask: register mask
 295  * @value: new value
 296  *
 297  * Writes new register value.
 298  *
 299  * Returns 1 for change, 0 for no change, or negative error code.
 300  */
 301 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 302         unsigned int reg, unsigned int mask, unsigned int value)
 303 {
 304         unsigned int old, new;
 305         int change, ret;
 306
 307         ret = rt3261_index_read(codec, reg);
 308         if (ret < 0) {
 309                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 310                 goto err;
 311         }
 312
 313         old = ret;
 314         new = (old & ~mask) | (value & mask);
 315         change = old != new;
 316         if (change) {
 317                 ret = rt3261_index_write(codec, reg, new);
 318                 if (ret < 0) {
 319                         dev_err(codec->dev,
 320                                 "Failed to write private reg: %d\n", ret);
 321                         goto err;
 322                 }
 323         }
 324         return change;
 325
 326 err:
 327         return ret;
 328 }
 329
 330 static int rt3261_volatile_register(
 331         struct snd_soc_codec *codec, unsigned int reg)
 332 {
 333         switch (reg) {
 334         case RT3261_RESET:
 335         case RT3261_PRIV_DATA:
 336         case RT3261_ASRC_5:
 337         case RT3261_EQ_CTRL1:
 338         case RT3261_DRC_AGC_1:
 339         case RT3261_ANC_CTRL1:
 340         case RT3261_IRQ_CTRL2:
 341         case RT3261_INT_IRQ_ST:
 342         case RT3261_DSP_CTRL2:
 343         case RT3261_DSP_CTRL3:
 344         case RT3261_PGM_REG_ARR1:
 345         case RT3261_PGM_REG_ARR3:
 346         case RT3261_VENDOR_ID:
 347         case RT3261_VENDOR_ID1:
 348         case RT3261_VENDOR_ID2:
 349                 return 1;
 350         default:
 351                 return 0;
 352         }
 353 }
 354
 355 static int rt3261_readable_register(
 356         struct snd_soc_codec *codec, unsigned int reg)
 357 {
 358         switch (reg) {
 359         case RT3261_RESET:
 360         case RT3261_SPK_VOL:
 361         case RT3261_HP_VOL:
 362         case RT3261_OUTPUT:
 363         case RT3261_MONO_OUT:
 364         case RT3261_IN1_IN2:
 365         case RT3261_IN3_IN4:
 366         case RT3261_INL_INR_VOL:
 367         case RT3261_DAC1_DIG_VOL:
 368         case RT3261_DAC2_DIG_VOL:
 369         case RT3261_DAC2_CTRL:
 370         case RT3261_ADC_DIG_VOL:
 371         case RT3261_ADC_DATA:
 372         case RT3261_ADC_BST_VOL:
 373         case RT3261_STO_ADC_MIXER:
 374         case RT3261_MONO_ADC_MIXER:
 375         case RT3261_AD_DA_MIXER:
 376         case RT3261_STO_DAC_MIXER:
 377         case RT3261_MONO_DAC_MIXER:
 378         case RT3261_DIG_MIXER:
 379         case RT3261_DSP_PATH1:
 380         case RT3261_DSP_PATH2:
 381         case RT3261_DIG_INF_DATA:
 382         case RT3261_REC_L1_MIXER:
 383         case RT3261_REC_L2_MIXER:
 384         case RT3261_REC_R1_MIXER:
 385         case RT3261_REC_R2_MIXER:
 386         case RT3261_HPO_MIXER:
 387         case RT3261_SPK_L_MIXER:
 388         case RT3261_SPK_R_MIXER:
 389         case RT3261_SPO_L_MIXER:
 390         case RT3261_SPO_R_MIXER:
 391         case RT3261_SPO_CLSD_RATIO:
 392         case RT3261_MONO_MIXER:
 393         case RT3261_OUT_L1_MIXER:
 394         case RT3261_OUT_L2_MIXER:
 395         case RT3261_OUT_L3_MIXER:
 396         case RT3261_OUT_R1_MIXER:
 397         case RT3261_OUT_R2_MIXER:
 398         case RT3261_OUT_R3_MIXER:
 399         case RT3261_LOUT_MIXER:
 400         case RT3261_PWR_DIG1:
 401         case RT3261_PWR_DIG2:
 402         case RT3261_PWR_ANLG1:
 403         case RT3261_PWR_ANLG2:
 404         case RT3261_PWR_MIXER:
 405         case RT3261_PWR_VOL:
 406         case RT3261_PRIV_INDEX:
 407         case RT3261_PRIV_DATA:
 408         case RT3261_I2S1_SDP:
 409         case RT3261_I2S2_SDP:
 410         case RT3261_I2S3_SDP:
 411         case RT3261_ADDA_CLK1:
 412         case RT3261_ADDA_CLK2:
 413         case RT3261_DMIC:
 414         case RT3261_GLB_CLK:
 415         case RT3261_PLL_CTRL1:
 416         case RT3261_PLL_CTRL2:
 417         case RT3261_ASRC_1:
 418         case RT3261_ASRC_2:
 419         case RT3261_ASRC_3:
 420         case RT3261_ASRC_4:
 421         case RT3261_ASRC_5:
 422         case RT3261_HP_OVCD:
 423         case RT3261_CLS_D_OVCD:
 424         case RT3261_CLS_D_OUT:
 425         case RT3261_DEPOP_M1:
 426         case RT3261_DEPOP_M2:
 427         case RT3261_DEPOP_M3:
 428         case RT3261_CHARGE_PUMP:
 429         case RT3261_PV_DET_SPK_G:
 430         case RT3261_MICBIAS:
 431         case RT3261_EQ_CTRL1:
 432         case RT3261_EQ_CTRL2:
 433         case RT3261_WIND_FILTER:
 434         case RT3261_DRC_AGC_1:
 435         case RT3261_DRC_AGC_2:
 436         case RT3261_DRC_AGC_3:
 437         case RT3261_SVOL_ZC:
 438         case RT3261_ANC_CTRL1:
 439         case RT3261_ANC_CTRL2:
 440         case RT3261_ANC_CTRL3:
 441         case RT3261_JD_CTRL:
 442         case RT3261_ANC_JD:
 443         case RT3261_IRQ_CTRL1:
 444         case RT3261_IRQ_CTRL2:
 445         case RT3261_INT_IRQ_ST:
 446         case RT3261_GPIO_CTRL1:
 447         case RT3261_GPIO_CTRL2:
 448         case RT3261_GPIO_CTRL3:
 449         case RT3261_DSP_CTRL1:
 450         case RT3261_DSP_CTRL2:
 451         case RT3261_DSP_CTRL3:
 452         case RT3261_DSP_CTRL4:
 453         case RT3261_PGM_REG_ARR1:
 454         case RT3261_PGM_REG_ARR2:
 455         case RT3261_PGM_REG_ARR3:
 456         case RT3261_PGM_REG_ARR4:
 457         case RT3261_PGM_REG_ARR5:
 458         case RT3261_SCB_FUNC:
 459         case RT3261_SCB_CTRL:
 460         case RT3261_BASE_BACK:
 461         case RT3261_MP3_PLUS1:
 462         case RT3261_MP3_PLUS2:
 463         case RT3261_3D_HP:
 464         case RT3261_ADJ_HPF:
 465         case RT3261_HP_CALIB_AMP_DET:
 466         case RT3261_HP_CALIB2:
 467         case RT3261_SV_ZCD1:
 468         case RT3261_SV_ZCD2:
 469         case RT3261_GEN_CTRL1:
 470         case RT3261_GEN_CTRL2:
 471         case RT3261_GEN_CTRL3:
 472         case RT3261_VENDOR_ID:
 473         case RT3261_VENDOR_ID1:
 474         case RT3261_VENDOR_ID2:
 475                 return 1;
 476         default:
 477                 return 0;
 478         }
 479 }
 480
 481 /**
 482  * rt3261_headset_detect - Detect headset.
 483  * @codec: SoC audio codec device.
 484  * @jack_insert: Jack insert or not.
 485  *
 486  * Detect whether is headset or not when jack inserted.
 487  *
 488  * Returns detect status.
 489  */
 490 int rt3261_headset_detect(struct snd_soc_codec *codec, int jack_insert)
 491 {
 492         int jack_type;
 493         int sclk_src;
 494
 495         if(jack_insert) {
 496                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
 497                         snd_soc_write(codec, RT3261_PWR_ANLG1, 0x2004);
 498                         snd_soc_write(codec, RT3261_MICBIAS, 0x3830);
 499                         snd_soc_write(codec, RT3261_GEN_CTRL1 , 0x3701);
 500                 }
 501                 sclk_src = snd_soc_read(codec, RT3261_GLB_CLK) &
 502                         RT3261_SCLK_SRC_MASK;
 503                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 504                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 505                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 506                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 507                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
 508                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 509                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 510                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 511                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 512                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 513                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 514                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 515                         0x1, 0x1);
 516                 msleep(100);
 517                 if (snd_soc_read(codec, RT3261_IRQ_CTRL2) & 0x8)
 518                         jack_type = RT3261_HEADPHO_DET;
 519                 else
 520                         jack_type = RT3261_HEADSET_DET;
 521                 snd_soc_update_bits(codec, RT3261_IRQ_CTRL2,
 522                         RT3261_MB1_OC_CLR, 0);
 523                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 524                         RT3261_SCLK_SRC_MASK, sclk_src);
 525         } else {
 526                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 527                         RT3261_MIC1_OVCD_MASK,
 528                         RT3261_MIC1_OVCD_DIS);
 529
 530                 jack_type = RT3261_NO_JACK;
 531         }
 532
 533         return jack_type;
 534 }
 535 EXPORT_SYMBOL(rt3261_headset_detect);
 536
 537 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 538
 539 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 540         14, rt3261_dacr2_src);
 541 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 542         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 543
 544 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 545 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 546 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 547 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 548 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 549
 550 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 551 static unsigned int bst_tlv[] = {
 552         TLV_DB_RANGE_HEAD(7),
 553         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 554         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 555         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 556         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 557         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 558         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 559         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 560 };
 561
 562 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 563                 struct snd_ctl_elem_value *ucontrol)
 564 {
 565         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 566         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 567
 568         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 569
 570         return 0;
 571 }
 572
 573 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 574                 struct snd_ctl_elem_value *ucontrol)
 575 {
 576         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 577         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 578
 579         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 580                 return 0;
 581
 582         rt3261->dmic_en = ucontrol->value.integer.value[0];
 583         switch (rt3261->dmic_en) {
 584         case RT3261_DMIC_DIS:
 585                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 586                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 587                         RT3261_GP4_PIN_MASK,
 588                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 589                         RT3261_GP4_PIN_GPIO4);
 590                 snd_soc_update_bits(codec, RT3261_DMIC,
 591                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 592                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 593                 snd_soc_update_bits(codec, RT3261_DMIC,
 594                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 595                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 596                 break;
 597
 598         case RT3261_DMIC1:
 599                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 600                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 601                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 602                 snd_soc_update_bits(codec, RT3261_DMIC,
 603                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 604                         RT3261_DMIC_1_DP_MASK,
 605                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 606                         RT3261_DMIC_1_DP_IN1P);
 607                 snd_soc_update_bits(codec, RT3261_DMIC,
 608                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 609                 break;
 610
 611         case RT3261_DMIC2:
 612                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 613                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 614                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 615                 snd_soc_update_bits(codec, RT3261_DMIC,
 616                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 617                         RT3261_DMIC_2_DP_MASK,
 618                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 619                         RT3261_DMIC_2_DP_IN1N);
 620                 snd_soc_update_bits(codec, RT3261_DMIC,
 621                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 622                 break;
 623
 624         default:
 625                 return -EINVAL;
 626         }
 627
 628         return 0;
 629 }
 630
 631 //bard 8-9 s
 632 #if 0
 633 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 634                 struct snd_ctl_elem_value *ucontrol)
 635 {
 636         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 637
 638         ucontrol->value.integer.value[0] =
 639                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 640
 641         return 0;
 642 }
 643
 644 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 645                 struct snd_ctl_elem_value *ucontrol)
 646 {
 647         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 648
 649         if(ucontrol->value.integer.value[0]) {
 650                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 651                         RT3261_M_BST1_RM_L, 0);
 652                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 653                         RT3261_M_BST1_RM_R, 0);
 654         }else {
 655                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 656                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 657                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 658                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 659         }
 660
 661         return 0;
 662 }
 663
 664 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 665                 struct snd_ctl_elem_value *ucontrol)
 666 {
 667         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 668
 669         ucontrol->value.integer.value[0] =
 670                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 671
 672         return 0;
 673 }
 674
 675 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 676                 struct snd_ctl_elem_value *ucontrol)
 677 {
 678         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 679
 680         if(ucontrol->value.integer.value[0]) {
 681                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 682                         RT3261_M_BST4_RM_L, 0);
 683                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 684                         RT3261_M_BST4_RM_R, 0);
 685         }else {
 686                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 687                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 688                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 689                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 690         }
 691
 692         return 0;
 693 }
 694 #endif
 695 //bard 8-9 e
 696
 697 /* IN1/IN2 Input Type */
 698 static const char *rt3261_input_mode[] = {
 699         "Single ended", "Differential"};
 700
 701 static const SOC_ENUM_SINGLE_DECL(
 702         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 703         RT3261_IN_SFT1, rt3261_input_mode);
 704
 705 static const SOC_ENUM_SINGLE_DECL(
 706         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 707         RT3261_IN_SFT2, rt3261_input_mode);
 708
 709 /* Interface data select */
 710 static const char *rt3261_data_select[] = {
 711         "Normal", "left copy to right", "right copy to left", "Swap"};
 712
 713 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 714                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 715
 716 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 717                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 718
 719 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 720                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 721
 722 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 723                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 724
 725 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 726                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 727
 728 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 729                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 730
 731 /* Class D speaker gain ratio */
 732 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 733         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 734
 735 static const SOC_ENUM_SINGLE_DECL(
 736         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 737         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 738
 739 /* DMIC */
 740 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 741
 742 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 743
 744 //bard 8-9 s
 745 #if 0
 746 static const char *rt3261_mic_mode[] = {"off", "on",};
 747
 748 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 749 #endif
 750 //bard 8-9 e
 751
 752 #ifdef RT3261_REG_RW
 753 #define REGVAL_MAX 0xffff
 754 static unsigned int regctl_addr;
 755 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 756                         struct snd_ctl_elem_info *uinfo)
 757 {
 758         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 759         uinfo->count = 2;
 760         uinfo->value.integer.min = 0;
 761         uinfo->value.integer.max = REGVAL_MAX;
 762         return 0;
 763 }
 764
 765 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 766                         struct snd_ctl_elem_value *ucontrol)
 767 {
 768         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 769         ucontrol->value.integer.value[0] = regctl_addr;
 770         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 771         return 0;
 772 }
 773
 774 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 775                         struct snd_ctl_elem_value *ucontrol)
 776 {
 777         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 778         regctl_addr = ucontrol->value.integer.value[0];
 779         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 780                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 781         return 0;
 782 }
 783 #endif
 784
 785
 786 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 787                 struct snd_ctl_elem_value *ucontrol)
 788 {
 789         struct soc_mixer_control *mc =
 790                 (struct soc_mixer_control *)kcontrol->private_value;
 791         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 792         unsigned int val = snd_soc_read(codec, mc->reg);
 793
 794         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 795                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 796         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 797                 (val & RT3261_R_VOL_MASK);
 798
 799         return 0;
 800 }
 801
 802 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 803                 struct snd_ctl_elem_value *ucontrol)
 804 {
 805         struct soc_mixer_control *mc =
 806                 (struct soc_mixer_control *)kcontrol->private_value;
 807         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 808         unsigned int val, val2;
 809
 810         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 811         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 812         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 813                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 814 }
 815
 816
 817 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 818         /* Speaker Output Volume */
 819         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 820                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 821         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 822                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 823                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 824         /* Headphone Output Volume */
 825         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 826                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 827         SOC_DOUBLE_EXT_TLV("HP Playback Volume", RT3261_HP_VOL,
 828                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 829                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 830         /* OUTPUT Control */
 831         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 832                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 833         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 834                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 835         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 836                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 837         /* MONO Output Control */
 838         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 839                                 RT3261_L_MUTE_SFT, 1, 1),
 840         /* DAC Digital Volume */
 841         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 842                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 843         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 844                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 845                         175, 0, dac_vol_tlv),
 846         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 847                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 848                         175, 0, dac_vol_tlv),
 849         /* IN1/IN2 Control */
 850         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 851         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 852                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 853         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 854         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 855                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 856         /* INL/INR Volume Control */
 857         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 858                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 859                         31, 1, in_vol_tlv),
 860         /* ADC Digital Volume Control */
 861         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 862                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 863         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 864                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 865                         127, 0, adc_vol_tlv),
 866         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
 867                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 868                         127, 0, adc_vol_tlv),
 869         /* ADC Boost Volume Control */
 870         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
 871                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
 872                         3, 0, adc_bst_tlv),
 873         /* Class D speaker gain ratio */
 874         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
 875         /* DMIC */
 876         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
 877                 rt3261_dmic_get, rt3261_dmic_put),
 878
 879 #ifdef RT3261_REG_RW
 880         {
 881                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 882                 .name = "Register Control",
 883                 .info = rt3261_regctl_info,
 884                 .get = rt3261_regctl_get,
 885                 .put = rt3261_regctl_put,
 886         },
 887 #endif
 888 //bard 8-9 s
 889 #if 0
 890         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
 891                 RT3261_BST_SFT1,  8, 0, bst_tlv),
 892         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
 893                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 894         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
 895                 rt3261_mic1_get, rt3261_mic1_put),
 896         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
 897                 rt3261_mic2_get, rt3261_mic2_put),
 898 #endif
 899 //bard 8-9 e
 900 };
 901
 902 /**
 903  * set_dmic_clk - Set parameter of dmic.
 904  *
 905  * @w: DAPM widget.
 906  * @kcontrol: The kcontrol of this widget.
 907  * @event: Event id.
 908  *
 909  * Choose dmic clock between 1MHz and 3MHz.
 910  * It is better for clock to approximate 3MHz.
 911  */
 912 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
 913         struct snd_kcontrol *kcontrol, int event)
 914 {
 915         struct snd_soc_codec *codec = w->codec;
 916         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 917         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
 918
 919         rate = rt3261->lrck[rt3261->aif_pu] << 8;
 920         red = 3000000 * 12;
 921         for (i = 0; i < ARRAY_SIZE(div); i++) {
 922                 bound = div[i] * 3000000;
 923                 if (rate > bound)
 924                         continue;
 925                 temp = bound - rate;
 926                 if (temp < red) {
 927                         red = temp;
 928                         idx = i;
 929                 }
 930         }
 931         if (idx < 0)
 932                 dev_err(codec->dev, "Failed to set DMIC clock\n");
 933         else
 934                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
 935                                         idx << RT3261_DMIC_CLK_SFT);
 936         return idx;
 937 }
 938
 939 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
 940                          struct snd_soc_dapm_widget *sink)
 941 {
 942         unsigned int val;
 943
 944         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
 945         val &= RT3261_SCLK_SRC_MASK;
 946         if (val == RT3261_SCLK_SRC_PLL1)
 947                 return 1;
 948         else
 949                 return 0;
 950 }
 951
 952 /* Digital Mixer */
 953 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
 954         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 955                         RT3261_M_ADC_L1_SFT, 1, 1),
 956         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 957                         RT3261_M_ADC_L2_SFT, 1, 1),
 958 };
 959
 960 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
 961         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 962                         RT3261_M_ADC_R1_SFT, 1, 1),
 963         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 964                         RT3261_M_ADC_R2_SFT, 1, 1),
 965 };
 966
 967 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
 968         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 969                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
 970         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 971                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
 972 };
 973
 974 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
 975         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 976                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
 977         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 978                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
 979 };
 980
 981 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
 982         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 983                         RT3261_M_ADCMIX_L_SFT, 1, 1),
 984         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 985                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
 986 };
 987
 988 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
 989         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 990                         RT3261_M_ADCMIX_R_SFT, 1, 1),
 991         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 992                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
 993 };
 994
 995 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
 996         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
 997                         RT3261_M_DAC_L1_SFT, 1, 1),
 998         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
 999                         RT3261_M_DAC_L2_SFT, 1, 1),
1000         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1001                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1002 };
1003
1004 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1005         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1006                         RT3261_M_DAC_R1_SFT, 1, 1),
1007         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1008                         RT3261_M_DAC_R2_SFT, 1, 1),
1009         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1010                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1011 };
1012
1013 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1014         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1015                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1016         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1017                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1018         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1019                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1020 };
1021
1022 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1023         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1024                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1025         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1026                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1027         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1028                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1029 };
1030
1031 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1032         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1033                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1034         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1035                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1036 };
1037
1038 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1039         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1040                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1041         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1042                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1043 };
1044
1045 /* Analog Input Mixer */
1046 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1047         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1048                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1049         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1050                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1051         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1052                         RT3261_M_BST2_RM_L, 1, 1),
1053         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1054                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1055         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1056                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1057         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1058                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1059 };
1060
1061 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1062         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1063                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1064         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1065                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1066         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1067                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1068         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1069                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1070         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1071                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1072         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1073                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1074 };
1075
1076 /* Analog Output Mixer */
1077 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1078         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1079                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1080         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1081                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1082         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1083                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1084         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1085                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1086         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1087                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1088 };
1089
1090 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1091         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1092                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1093         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1094                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1095         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1096                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1097         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1098                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1099         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1100                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1101 };
1102
1103 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1104         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1105                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1106         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1107                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1108         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1109                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1110         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1111                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1112         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1113                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1114         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1115                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1116         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1117                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1118         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1119                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1120 };
1121
1122 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1123         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1124                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1125         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1126                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1127         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1128                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1129         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1130                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1131         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1132                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1133         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1134                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1135         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1136                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1137         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1138                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1139         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1140                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1141 };
1142
1143 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1144         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1145                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1146         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1147                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1148         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1149                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1150         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1151                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1152         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1153                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1154 };
1155
1156 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1157         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1158                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1159         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1160                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1161         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1162                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1163 };
1164
1165 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1166         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1167                         RT3261_M_DAC2_HM_SFT, 1, 1),
1168         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1169                         RT3261_M_DAC1_HM_SFT, 1, 1),
1170         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1171                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1172 };
1173
1174 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1175         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1176                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1177         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1178                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1179         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1180                         RT3261_M_OV_L_LM_SFT, 1, 1),
1181         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1182                         RT3261_M_OV_R_LM_SFT, 1, 1),
1183 };
1184
1185 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1186         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1187                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1188         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1189                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1190         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1191                         RT3261_M_OV_R_MM_SFT, 1, 1),
1192         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1193                         RT3261_M_OV_L_MM_SFT, 1, 1),
1194         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1195                         RT3261_M_BST1_MM_SFT, 1, 1),
1196 };
1197
1198 /* INL/R source */
1199 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1200
1201 static const SOC_ENUM_SINGLE_DECL(
1202         rt3261_inl_enum, RT3261_INL_INR_VOL,
1203         RT3261_INL_SEL_SFT, rt3261_inl_src);
1204
1205 static const struct snd_kcontrol_new rt3261_inl_mux =
1206         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1207
1208 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1209
1210 static const SOC_ENUM_SINGLE_DECL(
1211         rt3261_inr_enum, RT3261_INL_INR_VOL,
1212         RT3261_INR_SEL_SFT, rt3261_inr_src);
1213
1214 static const struct snd_kcontrol_new rt3261_inr_mux =
1215         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1216
1217 /* Stereo ADC source */
1218 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1219
1220 static const SOC_ENUM_SINGLE_DECL(
1221         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1222         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1223
1224 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1225         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1226
1227 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1228         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1229
1230 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1231
1232 static const SOC_ENUM_SINGLE_DECL(
1233         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1234         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1235
1236 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1237         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1238
1239 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1240         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1241
1242 /* Mono ADC source */
1243 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1244
1245 static const SOC_ENUM_SINGLE_DECL(
1246         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1247         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1248
1249 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1250         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1251
1252 static const char *rt3261_mono_adc_l2_src[] =
1253         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1254
1255 static const SOC_ENUM_SINGLE_DECL(
1256         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1257         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1258
1259 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1260         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1261
1262 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1263
1264 static const SOC_ENUM_SINGLE_DECL(
1265         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1266         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1267
1268 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1269         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1270
1271 static const char *rt3261_mono_adc_r2_src[] =
1272         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1273
1274 static const SOC_ENUM_SINGLE_DECL(
1275         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1276         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1277
1278 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1279         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1280
1281 /* DAC2 channel source */
1282 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1283
1284 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1285                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1286
1287 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1288         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1289
1290 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1291
1292 static const SOC_ENUM_SINGLE_DECL(
1293         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1294         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1295
1296 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1297         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1298
1299 /* Interface 2  ADC channel source */
1300 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1301
1302 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1303                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1304
1305 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1306         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1307
1308 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1309
1310 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1311                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1312
1313 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1314         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1315
1316 /* digital interface and iis interface map */
1317 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1318         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1319         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1320
1321 static const SOC_ENUM_SINGLE_DECL(
1322         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1323         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1324
1325 static const struct snd_kcontrol_new rt3261_dai_mux =
1326         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1327
1328 /* SDI select */
1329 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1330
1331 static const SOC_ENUM_SINGLE_DECL(
1332         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1333         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1334
1335 static const struct snd_kcontrol_new rt3261_sdi_mux =
1336         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1337
1338 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1339         struct snd_kcontrol *kcontrol, int event)
1340 {
1341         struct snd_soc_codec *codec = w->codec;
1342         unsigned int val, mask;
1343
1344         switch (event) {
1345         case SND_SOC_DAPM_POST_PMU:
1346                 rt3261_index_update_bits(codec,
1347                         RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1348                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1349                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1350                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1351                 if ((val & mask) ^ mask)
1352                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1353                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1354                 break;
1355
1356         case SND_SOC_DAPM_POST_PMD:
1357                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1358                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1359                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1360                 rt3261_index_update_bits(codec,
1361                         RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1362                 break;
1363
1364         default:
1365                 return 0;
1366         }
1367
1368         return 0;
1369 }
1370
1371 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1372                 struct snd_kcontrol *kcontrol, int event)
1373 {
1374         struct snd_soc_codec *codec = w->codec;
1375
1376         switch (event) {
1377         case SND_SOC_DAPM_POST_PMU:
1378                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1379                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1380                 rt3261_index_update_bits(codec,
1381                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1382                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1383                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1384                 break;
1385
1386         case SND_SOC_DAPM_PRE_PMD:
1387                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1388                         RT3261_L_MUTE | RT3261_R_MUTE,
1389                         RT3261_L_MUTE | RT3261_R_MUTE);
1390                 rt3261_index_update_bits(codec,
1391                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1392                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1393                         RT3261_PWR_CLS_D, 0);
1394                 break;
1395
1396         default:
1397                 return 0;
1398         }
1399
1400         return 0;
1401 }
1402
1403 void hp_amp_power(struct snd_soc_codec *codec, int on)
1404 {
1405         static int hp_amp_power_count;
1406         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1407 //      dump_reg(codec);
1408         if(on) {
1409                 if(hp_amp_power_count <= 0) {
1410                         /* depop parameters */
1411                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1412                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1413                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1414                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1415                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1416                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1417                         /* headphone amp power on */
1418                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1419                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1420                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1421                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1422                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1423                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1424                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1425                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1426                         msleep(50);
1427                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1428                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1429                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1430
1431                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1432                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1433                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1434                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1435                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1436                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1437                 }
1438                 hp_amp_power_count++;
1439         } else {
1440                 hp_amp_power_count--;
1441                 if(hp_amp_power_count <= 0) {
1442                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1443                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1444                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1445                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1446                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1447                         /* headphone amp power down */
1448                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1449                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1450                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1451                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1452                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1453                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1454                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1455                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1456                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1457                                 0);
1458                 }
1459         }
1460 }
1461
1462 #if 1 //seq
1463 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1464 {
1465 #if 0
1466         /* depop parameters */
1467         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1468                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1469         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1470                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1471                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1472         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1473         /* headphone amp power on */
1474         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1475                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1476         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1477                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1478                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1479         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1480                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1481                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1482         msleep(50);
1483         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1484                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1485                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1486                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1487                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1488         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1489                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1490         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1491         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1492                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1493                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1494 #else
1495         hp_amp_power(codec, 1);
1496 #endif
1497         /* headphone unmute sequence */
1498         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1499                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1500                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1501                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1502                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1503         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1504         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1505                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1506         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1507                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1508         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1509                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1510                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1511         snd_soc_update_bits(codec, RT3261_HP_VOL,
1512                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1513         msleep(100);
1514         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1515                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1516                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1517                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1518         msleep(20);
1519         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1520                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1521 }
1522
1523 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1524 {
1525         /* headphone mute sequence */
1526         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1527                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1528                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1529                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1530                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1531         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1532         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1533                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1534         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1535                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1536         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1537                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1538                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1539                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1540         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1541                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1542         msleep(90);
1543         snd_soc_update_bits(codec, RT3261_HP_VOL,
1544                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1545         msleep(30);
1546 #if 0
1547         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1548         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1549                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1550                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1551                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1552         /* headphone amp power down */
1553         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1554                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1555                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1556                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1557                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1558                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1559                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1560         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1561                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1562                 0);
1563 #else
1564         hp_amp_power(codec, 0);
1565 #endif
1566 }
1567 #else //one bit
1568 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1569 {
1570         /* depop parameters */
1571         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1572                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1573         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1574                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1575                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1576         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1577         /* headphone amp power on */
1578         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1579                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1580         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1581                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1582                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1583         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1584                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1585                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1586         msleep(50);
1587         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1588                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1589                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1590         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1591         /* headphone unmute sequence */
1592         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1593                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1594                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1595         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1596                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1597         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1598                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1599                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1600                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1601                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1602         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1603                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1604                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1605         msleep(10);
1606         snd_soc_update_bits(codec, RT3261_HP_VOL,
1607                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1608         msleep(180);
1609         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1610                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1611 }
1612
1613 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1614 {
1615         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1616                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1617         snd_soc_update_bits(codec, RT3261_HP_VOL,
1618                 RT3261_L_MUTE | RT3261_R_MUTE,
1619                 RT3261_L_MUTE | RT3261_R_MUTE);
1620         msleep(90);
1621         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1622                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1623         msleep(30);
1624         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1625         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1626                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1627                 0);
1628 }
1629 #endif
1630
1631 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1632         struct snd_kcontrol *kcontrol, int event)
1633 {
1634         struct snd_soc_codec *codec = w->codec;
1635
1636         switch (event) {
1637         case SND_SOC_DAPM_POST_PMU:
1638                 rt3261_pmu_depop(codec);
1639                 break;
1640
1641         case SND_SOC_DAPM_PRE_PMD:
1642                 rt3261_pmd_depop(codec);
1643                 break;
1644
1645         default:
1646                 return 0;
1647         }
1648
1649         return 0;
1650 }
1651
1652 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1653         struct snd_kcontrol *kcontrol, int event)
1654 {
1655         struct snd_soc_codec *codec = w->codec;
1656
1657         switch (event) {
1658         case SND_SOC_DAPM_POST_PMU:
1659                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1660                                 RT3261_L_MUTE, 0);
1661                 break;
1662
1663         case SND_SOC_DAPM_PRE_PMD:
1664                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1665                         RT3261_L_MUTE, RT3261_L_MUTE);
1666                 break;
1667
1668         default:
1669                 return 0;
1670         }
1671
1672         return 0;
1673 }
1674
1675 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1676         struct snd_kcontrol *kcontrol, int event)
1677 {
1678         struct snd_soc_codec *codec = w->codec;
1679
1680         switch (event) {
1681         case SND_SOC_DAPM_POST_PMU:
1682                 hp_amp_power(codec,1);
1683                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1684                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1685                 break;
1686
1687         case SND_SOC_DAPM_PRE_PMD:
1688                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1689                         RT3261_L_MUTE | RT3261_R_MUTE,
1690                         RT3261_L_MUTE | RT3261_R_MUTE);
1691                 hp_amp_power(codec,0);
1692                 break;
1693
1694         default:
1695                 return 0;
1696         }
1697
1698         return 0;
1699 }
1700
1701 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1702         struct snd_kcontrol *kcontrol, int event)
1703 {
1704         struct snd_soc_codec *codec = w->codec;
1705         printk("enter %s\n",__func__);
1706         switch (event) {
1707         case SND_SOC_DAPM_PRE_PMU:
1708         case SND_SOC_DAPM_POST_PMD:
1709                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1710                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1711
1712                 break;
1713         default:
1714                 return 0;
1715         }
1716
1717         return 0;
1718 }
1719
1720 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1721         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1722                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1723         /* Input Side */
1724         /* micbias */
1725         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1726                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1727         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1728                         RT3261_PWR_MB1_BIT, 0),
1729         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1730                         RT3261_PWR_MB2_BIT, 0),
1731         /* Input Lines */
1732         SND_SOC_DAPM_INPUT("MIC1"),
1733         SND_SOC_DAPM_INPUT("MIC2"),
1734         SND_SOC_DAPM_INPUT("MIC3"),
1735         SND_SOC_DAPM_INPUT("DMIC1"),
1736         SND_SOC_DAPM_INPUT("DMIC2"),
1737
1738         SND_SOC_DAPM_INPUT("IN1P"),
1739         SND_SOC_DAPM_INPUT("IN1N"),
1740         SND_SOC_DAPM_INPUT("IN2P"),
1741         SND_SOC_DAPM_INPUT("IN2N"),
1742         SND_SOC_DAPM_INPUT("IN3P"),
1743         SND_SOC_DAPM_INPUT("IN3N"),
1744         SND_SOC_DAPM_INPUT("DMIC L1"),
1745         SND_SOC_DAPM_INPUT("DMIC R1"),
1746         SND_SOC_DAPM_INPUT("DMIC L2"),
1747         SND_SOC_DAPM_INPUT("DMIC R2"),
1748         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1749                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1750         /* Boost */
1751         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1752                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1753         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1754                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1755         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1756                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1757         /* Input Volume */
1758         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1759                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1760         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1761                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1762         /* IN Mux */
1763         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1764         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1765         /* REC Mixer */
1766         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1767                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1768         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1769                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1770         /* ADCs */
1771         SND_SOC_DAPM_ADC_E("ADC L", NULL, RT3261_PWR_DIG1,
1772                 RT3261_PWR_ADC_L_BIT, 0, rt3261_adc_event,
1773                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1774         SND_SOC_DAPM_ADC_E("ADC R", NULL, RT3261_PWR_DIG1,
1775                 RT3261_PWR_ADC_R_BIT, 0, rt3261_adc_event,
1776                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1777         /* ADC Mux */
1778         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1779                                 &rt3261_sto_adc_l2_mux),
1780         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1781                                 &rt3261_sto_adc_r2_mux),
1782         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1783                                 &rt3261_sto_adc_l1_mux),
1784         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1785                                 &rt3261_sto_adc_r1_mux),
1786         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1787                                 &rt3261_mono_adc_l2_mux),
1788         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1789                                 &rt3261_mono_adc_l1_mux),
1790         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1791                                 &rt3261_mono_adc_r1_mux),
1792         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1793                                 &rt3261_mono_adc_r2_mux),
1794         /* ADC Mixer */
1795         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1796                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1797         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1798                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1799         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1800                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1801         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1802                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1803         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1804                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1805         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1806                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1807         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1808                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1809
1810         /* IF2 Mux */
1811         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1812                                 &rt3261_if2_adc_l_mux),
1813         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1814                                 &rt3261_if2_adc_r_mux),
1815
1816         /* Digital Interface */
1817         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1818                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1819         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1820         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1821         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1822         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1823         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1824         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1825         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
1826                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
1827         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1828         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1829         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1830         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1831         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1832         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1833         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
1834                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
1835         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1836         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1837         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1838         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1839         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1840         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1841
1842         /* Digital Interface Select */
1843         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1844         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1845         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1846         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1847         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1848
1849         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1850         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1851         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1852         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1853         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1854
1855         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1856         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1857
1858         /* Audio Interface */
1859         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
1860         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
1861         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
1862         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
1863         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
1864         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
1865
1866         /* Audio DSP */
1867         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
1868
1869         /* ANC */
1870         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
1871
1872         /* Output Side */
1873         /* DAC mixer before sound effect  */
1874         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
1875                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
1876         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
1877                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
1878
1879         /* DAC2 channel Mux */
1880         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
1881                                 &rt3261_dac_l2_mux),
1882         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
1883                                 &rt3261_dac_r2_mux),
1884         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
1885                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
1886         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
1887                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
1888
1889         /* DAC Mixer */
1890         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
1891                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
1892         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
1893                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
1894         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
1895                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
1896         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
1897                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
1898         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
1899                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
1900         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
1901                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
1902         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
1903                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
1904                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
1905
1906         /* DACs */
1907         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
1908                         RT3261_PWR_DAC_L1_BIT, 0),
1909         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
1910                         RT3261_PWR_DAC_L2_BIT, 0),
1911         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
1912                         RT3261_PWR_DAC_R1_BIT, 0),
1913         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
1914                         RT3261_PWR_DAC_R2_BIT, 0),
1915         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
1916                 0, 0, NULL, 0),
1917         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
1918                 0, 0, NULL, 0),
1919         /* SPK/OUT Mixer */
1920         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
1921                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
1922         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
1923                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
1924         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
1925                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
1926         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
1927                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
1928         /* Ouput Volume */
1929         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
1930                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
1931         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
1932                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
1933         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
1934                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
1935         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
1936                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
1937         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
1938                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
1939         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
1940                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
1941         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
1942                 0, 0, NULL, 0),
1943         /* SPO/HPO/LOUT/Mono Mixer */
1944         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
1945                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
1946         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
1947                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
1948         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
1949                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
1950         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
1951                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
1952         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
1953                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
1954
1955         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
1956                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1957         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
1958                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1959         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
1960                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1961         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
1962                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
1963                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1964
1965         /* Output Lines */
1966         SND_SOC_DAPM_OUTPUT("SPOLP"),
1967         SND_SOC_DAPM_OUTPUT("SPOLN"),
1968         SND_SOC_DAPM_OUTPUT("SPORP"),
1969         SND_SOC_DAPM_OUTPUT("SPORN"),
1970         SND_SOC_DAPM_OUTPUT("HPOL"),
1971         SND_SOC_DAPM_OUTPUT("HPOR"),
1972         SND_SOC_DAPM_OUTPUT("LOUTL"),
1973         SND_SOC_DAPM_OUTPUT("LOUTR"),
1974         SND_SOC_DAPM_OUTPUT("MonoP"),
1975         SND_SOC_DAPM_OUTPUT("MonoN"),
1976 };
1977
1978 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
1979         {"IN1P", NULL, "LDO2"},
1980         {"IN2P", NULL, "LDO2"},
1981         {"IN3P", NULL, "LDO2"},
1982
1983         {"IN1P", NULL, "MIC1"},
1984         {"IN1N", NULL, "MIC1"},
1985         {"IN2P", NULL, "MIC2"},
1986         {"IN2N", NULL, "MIC2"},
1987         {"IN3P", NULL, "MIC3"},
1988         {"IN3N", NULL, "MIC3"},
1989
1990         {"DMIC L1", NULL, "DMIC1"},
1991         {"DMIC R1", NULL, "DMIC1"},
1992         {"DMIC L2", NULL, "DMIC2"},
1993         {"DMIC R2", NULL, "DMIC2"},
1994
1995         {"BST1", NULL, "IN1P"},
1996         {"BST1", NULL, "IN1N"},
1997         {"BST2", NULL, "IN2P"},
1998         {"BST2", NULL, "IN2N"},
1999         {"BST3", NULL, "IN3P"},
2000         {"BST3", NULL, "IN3N"},
2001
2002         {"INL VOL", NULL, "IN2P"},
2003         {"INR VOL", NULL, "IN2N"},
2004
2005         {"RECMIXL", "HPOL Switch", "HPOL"},
2006         {"RECMIXL", "INL Switch", "INL VOL"},
2007         {"RECMIXL", "BST3 Switch", "BST3"},
2008         {"RECMIXL", "BST2 Switch", "BST2"},
2009         {"RECMIXL", "BST1 Switch", "BST1"},
2010         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2011
2012         {"RECMIXR", "HPOR Switch", "HPOR"},
2013         {"RECMIXR", "INR Switch", "INR VOL"},
2014         {"RECMIXR", "BST3 Switch", "BST3"},
2015         {"RECMIXR", "BST2 Switch", "BST2"},
2016         {"RECMIXR", "BST1 Switch", "BST1"},
2017         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2018
2019         {"ADC L", NULL, "RECMIXL"},
2020         {"ADC R", NULL, "RECMIXR"},
2021
2022         {"DMIC L1", NULL, "DMIC CLK"},
2023         {"DMIC L2", NULL, "DMIC CLK"},
2024
2025         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2026         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2027         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2028         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2029         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2030
2031         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2032         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2033         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2034         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2035         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2036
2037         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2038         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2039         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2040         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2041         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2042
2043         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2044         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2045         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2046         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2047         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2048
2049         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2050         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2051         {"Stereo ADC MIXL", NULL, "stereo filter"},
2052         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2053
2054         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2055         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2056         {"Stereo ADC MIXR", NULL, "stereo filter"},
2057         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2058
2059         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2060         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2061         {"Mono ADC MIXL", NULL, "mono left filter"},
2062         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2063
2064         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2065         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2066         {"Mono ADC MIXR", NULL, "mono right filter"},
2067         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2068
2069         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2070         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2071
2072         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2073         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2074         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2075         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2076         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2077         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2078
2079         {"IF1 ADC", NULL, "I2S1"},
2080         {"IF1 ADC", NULL, "IF1 ADC L"},
2081         {"IF1 ADC", NULL, "IF1 ADC R"},
2082         {"IF2 ADC", NULL, "I2S2"},
2083         {"IF2 ADC", NULL, "IF2 ADC L"},
2084         {"IF2 ADC", NULL, "IF2 ADC R"},
2085         {"IF3 ADC", NULL, "I2S3"},
2086         {"IF3 ADC", NULL, "IF3 ADC L"},
2087         {"IF3 ADC", NULL, "IF3 ADC R"},
2088
2089         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2090         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2091         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2092         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2093         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2094         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2095         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2096         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2097         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2098         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2099
2100         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2101         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2102         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2103         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2104         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2105         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2106         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2107         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2108         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2109         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2110
2111         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2112         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2113         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2114         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2115         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2116         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2117         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2118         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2119
2120         {"AIF1TX", NULL, "DAI1 TX Mux"},
2121         {"AIF1TX", NULL, "SDI1 TX Mux"},
2122         {"AIF2TX", NULL, "DAI2 TX Mux"},
2123         {"AIF2TX", NULL, "SDI2 TX Mux"},
2124         {"AIF3TX", NULL, "DAI3 TX Mux"},
2125
2126         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2127         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2128         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2129         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2130         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2131         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2132         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2133         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2134
2135         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2136         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2137         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2138         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2139         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2140         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2141         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2142         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2143
2144         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2145         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2146         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2147         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2148         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2149         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2150         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2151         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2152
2153         {"IF1 DAC", NULL, "I2S1"},
2154         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2155         {"IF2 DAC", NULL, "I2S2"},
2156         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2157         {"IF3 DAC", NULL, "I2S3"},
2158         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2159
2160         {"IF1 DAC L", NULL, "IF1 DAC"},
2161         {"IF1 DAC R", NULL, "IF1 DAC"},
2162         {"IF2 DAC L", NULL, "IF2 DAC"},
2163         {"IF2 DAC R", NULL, "IF2 DAC"},
2164         {"IF3 DAC L", NULL, "IF3 DAC"},
2165         {"IF3 DAC R", NULL, "IF3 DAC"},
2166
2167         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2168         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2169         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2170         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2171
2172         {"ANC", NULL, "Stereo ADC MIXL"},
2173         {"ANC", NULL, "Stereo ADC MIXR"},
2174
2175         {"Audio DSP", NULL, "DAC MIXL"},
2176         {"Audio DSP", NULL, "DAC MIXR"},
2177
2178         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2179         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2180         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2181         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2182
2183         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2184         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2185 #if defined (CONFIG_SND_SOC_RT3261)
2186         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2187         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2188         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2189 #else
2190         {"DAC R2 Volume", NULL, "DAC R2 Mux"},
2191 #endif
2192
2193         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2194         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2195         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2196         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2197         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2198         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2199
2200         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2201         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2202         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2203         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2204         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2205         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2206
2207         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2208         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2209         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2210         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2211
2212         {"DAC L1", NULL, "Stereo DAC MIXL"},
2213         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2214         {"DAC R1", NULL, "Stereo DAC MIXR"},
2215         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2216         {"DAC L2", NULL, "Mono DAC MIXL"},
2217         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2218         {"DAC R2", NULL, "Mono DAC MIXR"},
2219         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2220
2221         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2222         {"SPK MIXL", "INL Switch", "INL VOL"},
2223         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2224         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2225         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2226         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2227         {"SPK MIXR", "INR Switch", "INR VOL"},
2228         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2229         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2230         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2231
2232         {"OUT MIXL", "BST3 Switch", "BST3"},
2233         {"OUT MIXL", "BST1 Switch", "BST1"},
2234         {"OUT MIXL", "INL Switch", "INL VOL"},
2235         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2236         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2237         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2238         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2239
2240         {"OUT MIXR", "BST3 Switch", "BST3"},
2241         {"OUT MIXR", "BST2 Switch", "BST2"},
2242         {"OUT MIXR", "BST1 Switch", "BST1"},
2243         {"OUT MIXR", "INR Switch", "INR VOL"},
2244         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2245         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2246         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2247         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2248
2249         {"SPKVOL L", NULL, "SPK MIXL"},
2250         {"SPKVOL R", NULL, "SPK MIXR"},
2251         {"HPOVOL L", NULL, "OUT MIXL"},
2252         {"HPOVOL R", NULL, "OUT MIXR"},
2253         {"OUTVOL L", NULL, "OUT MIXL"},
2254         {"OUTVOL R", NULL, "OUT MIXR"},
2255
2256         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2257         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2258         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2259         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2260         {"SPOL MIX", "BST1 Switch", "BST1"},
2261         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2262         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2263         {"SPOR MIX", "BST1 Switch", "BST1"},
2264
2265         {"DAC 2", NULL, "DAC L2"},
2266         {"DAC 2", NULL, "DAC R2"},
2267         {"DAC 1", NULL, "DAC L1"},
2268         {"DAC 1", NULL, "DAC R1"},
2269         {"HPOVOL", NULL, "HPOVOL L"},
2270         {"HPOVOL", NULL, "HPOVOL R"},
2271         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2272         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2273         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2274
2275         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2276         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2277         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2278         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2279
2280         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2281         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2282         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2283         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2284         {"Mono MIX", "BST1 Switch", "BST1"},
2285
2286         {"SPK amp", NULL, "SPOL MIX"},
2287         {"SPK amp", NULL, "SPOR MIX"},
2288         {"SPOLP", NULL, "SPK amp"},
2289         {"SPOLN", NULL, "SPK amp"},
2290         {"SPORP", NULL, "SPK amp"},
2291         {"SPORN", NULL, "SPK amp"},
2292
2293         {"HP amp", NULL, "HPO MIX"},
2294         {"HPOL", NULL, "HP amp"},
2295         {"HPOR", NULL, "HP amp"},
2296
2297         {"LOUT amp", NULL, "LOUT MIX"},
2298         {"LOUTL", NULL, "LOUT amp"},
2299         {"LOUTR", NULL, "LOUT amp"},
2300
2301         {"Mono amp", NULL, "Mono MIX"},
2302         {"MonoP", NULL, "Mono amp"},
2303         {"MonoN", NULL, "Mono amp"},
2304 };
2305
2306 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2307 {
2308         int ret = 0, val;
2309
2310         if(codec == NULL)
2311                 return -EINVAL;
2312
2313         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2314         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2315         switch (dai_id) {
2316         case RT3261_AIF1:
2317                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2318                         val == RT3261_IF_113)
2319                         ret |= RT3261_U_IF1;
2320                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2321                         val == RT3261_IF_113)
2322                         ret |= RT3261_U_IF2;
2323                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2324                         ret |= RT3261_U_IF3;
2325                 break;
2326
2327         case RT3261_AIF2:
2328                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2329                         val == RT3261_IF_223)
2330                         ret |= RT3261_U_IF1;
2331                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2332                         val == RT3261_IF_223)
2333                         ret |= RT3261_U_IF2;
2334                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2335                         ret |= RT3261_U_IF3;
2336                 break;
2337
2338         default:
2339                 ret = -EINVAL;
2340                 break;
2341         }
2342
2343         return ret;
2344 }
2345
2346 static int get_clk_info(int sclk, int rate)
2347 {
2348         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2349
2350         if (sclk <= 0 || rate <= 0)
2351                 return -EINVAL;
2352
2353         rate = rate << 8;
2354         for (i = 0; i < ARRAY_SIZE(pd); i++)
2355                 if (sclk == rate * pd[i])
2356                         return i;
2357
2358         return -EINVAL;
2359 }
2360
2361 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2362         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2363 {
2364         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2365         struct snd_soc_codec *codec = rtd->codec;
2366         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2367         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2368         int pre_div, bclk_ms, frame_size;
2369
2370         rt3261->lrck[dai->id] = params_rate(params);
2371         if(dai->id == 1)
2372                 rt3261->lrck[dai->id] = 8000;
2373         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2374         if (pre_div < 0) {
2375                 dev_err(codec->dev, "Unsupported clock setting\n");
2376                 return -EINVAL;
2377         }
2378         frame_size = snd_soc_params_to_frame_size(params);
2379         if (frame_size < 0) {
2380                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2381                 return -EINVAL;
2382         }
2383         bclk_ms = frame_size > 32 ? 1 : 0;
2384         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2385
2386         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2387                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2388         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2389                                 bclk_ms, pre_div, dai->id);
2390
2391         switch (params_format(params)) {
2392         case SNDRV_PCM_FORMAT_S16_LE:
2393                 break;
2394         case SNDRV_PCM_FORMAT_S20_3LE:
2395                 val_len |= RT3261_I2S_DL_20;
2396                 break;
2397         case SNDRV_PCM_FORMAT_S24_LE:
2398                 val_len |= RT3261_I2S_DL_24;
2399                 break;
2400         case SNDRV_PCM_FORMAT_S8:
2401                 val_len |= RT3261_I2S_DL_8;
2402                 break;
2403         default:
2404                 return -EINVAL;
2405         }
2406
2407         dai_sel = get_sdp_info(codec, dai->id);
2408         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2409         if (dai_sel < 0) {
2410                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2411                 return -EINVAL;
2412         }
2413         if (dai_sel & RT3261_U_IF1) {
2414                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2415                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2416                         pre_div << RT3261_I2S_PD1_SFT;
2417                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2418                         RT3261_I2S_DL_MASK, val_len);
2419                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2420         }
2421         if (dai_sel & RT3261_U_IF2) {
2422                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2423                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2424                         pre_div << RT3261_I2S_PD2_SFT;
2425                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2426                         RT3261_I2S_DL_MASK, val_len);
2427                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2428         }
2429
2430         return 0;
2431 }
2432
2433 static int rt3261_prepare(struct snd_pcm_substream *substream,
2434                                 struct snd_soc_dai *dai)
2435 {
2436         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2437         struct snd_soc_codec *codec = rtd->codec;
2438         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2439
2440         rt3261->aif_pu = dai->id;
2441         return 0;
2442 }
2443
2444 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2445 {
2446         struct snd_soc_codec *codec = dai->codec;
2447         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2448         unsigned int reg_val = 0, dai_sel;
2449
2450         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2451         case SND_SOC_DAIFMT_CBM_CFM:
2452                 rt3261->master[dai->id] = 1;
2453                 break;
2454         case SND_SOC_DAIFMT_CBS_CFS:
2455                 reg_val |= RT3261_I2S_MS_S;
2456                 rt3261->master[dai->id] = 0;
2457                 break;
2458         default:
2459                 return -EINVAL;
2460         }
2461
2462         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2463         case SND_SOC_DAIFMT_NB_NF:
2464                 break;
2465         case SND_SOC_DAIFMT_IB_NF:
2466                 reg_val |= RT3261_I2S_BP_INV;
2467                 break;
2468         default:
2469                 return -EINVAL;
2470         }
2471
2472         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2473         case SND_SOC_DAIFMT_I2S:
2474                 break;
2475         case SND_SOC_DAIFMT_LEFT_J:
2476                 reg_val |= RT3261_I2S_DF_LEFT;
2477                 break;
2478         case SND_SOC_DAIFMT_DSP_A:
2479                 reg_val |= RT3261_I2S_DF_PCM_A;
2480                 break;
2481         case SND_SOC_DAIFMT_DSP_B:
2482                 reg_val |= RT3261_I2S_DF_PCM_B;
2483                 break;
2484         default:
2485                 return -EINVAL;
2486         }
2487
2488         dai_sel = get_sdp_info(codec, dai->id);
2489         if (dai_sel < 0) {
2490                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2491                 return -EINVAL;
2492         }
2493         if (dai_sel & RT3261_U_IF1) {
2494                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2495                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2496                         RT3261_I2S_DF_MASK, reg_val);
2497         }
2498         if (dai_sel & RT3261_U_IF2) {
2499                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2500                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2501                         RT3261_I2S_DF_MASK, reg_val);
2502         }
2503
2504         return 0;
2505 }
2506
2507 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2508                 int clk_id, unsigned int freq, int dir)
2509 {
2510         struct snd_soc_codec *codec = dai->codec;
2511         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2512         unsigned int reg_val = 0;
2513
2514         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2515                 return 0;
2516
2517         switch (clk_id) {
2518         case RT3261_SCLK_S_MCLK:
2519                 reg_val |= RT3261_SCLK_SRC_MCLK;
2520                 break;
2521         case RT3261_SCLK_S_PLL1:
2522                 reg_val |= RT3261_SCLK_SRC_PLL1;
2523                 break;
2524         case RT3261_SCLK_S_RCCLK:
2525                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2526                 break;
2527         default:
2528                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2529                 return -EINVAL;
2530         }
2531         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2532                 RT3261_SCLK_SRC_MASK, reg_val);
2533         rt3261->sysclk = freq;
2534         rt3261->sysclk_src = clk_id;
2535
2536         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2537
2538         return 0;
2539 }
2540
2541 /**
2542  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2543  * @freq_in: external clock provided to codec.
2544  * @freq_out: target clock which codec works on.
2545  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2546  *
2547  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2548  * which make calculation more efficiently.
2549  *
2550  * Returns 0 for success or negative error code.
2551  */
2552 static int rt3261_pll_calc(const unsigned int freq_in,
2553         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2554 {
2555         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2556         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2557         bool bypass = false;
2558
2559         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2560                 return -EINVAL;
2561
2562         for (n_t = 0; n_t <= max_n; n_t++) {
2563                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2564                 if (in_t < 0)
2565                         continue;
2566                 if (in_t == freq_out) {
2567                         bypass = true;
2568                         n = n_t;
2569                         goto code_find;
2570                 }
2571                 for (m_t = 0; m_t <= max_m; m_t++) {
2572                         out_t = in_t / (m_t + 2);
2573                         red = abs(out_t - freq_out);
2574                         if (red < red_t) {
2575                                 n = n_t;
2576                                 m = m_t;
2577                                 if (red == 0)
2578                                         goto code_find;
2579                                 red_t = red;
2580                         }
2581                 }
2582         }
2583         pr_debug("Only get approximation about PLL\n");
2584
2585 code_find:
2586
2587         pll_code->m_bp = bypass;
2588         pll_code->m_code = m;
2589         pll_code->n_code = n;
2590         pll_code->k_code = 2;
2591         return 0;
2592 }
2593
2594 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2595                         unsigned int freq_in, unsigned int freq_out)
2596 {
2597         struct snd_soc_codec *codec = dai->codec;
2598         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2599         struct rt3261_pll_code pll_code;
2600         int ret, dai_sel;
2601
2602         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2603             freq_out == rt3261->pll_out)
2604                 return 0;
2605
2606         if (!freq_in || !freq_out) {
2607                 dev_dbg(codec->dev, "PLL disabled\n");
2608
2609                 rt3261->pll_in = 0;
2610                 rt3261->pll_out = 0;
2611                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2612                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2613                 return 0;
2614         }
2615
2616         switch (source) {
2617         case RT3261_PLL1_S_MCLK:
2618                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2619                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2620                 break;
2621         case RT3261_PLL1_S_BCLK1:
2622         case RT3261_PLL1_S_BCLK2:
2623                 dai_sel = get_sdp_info(codec, dai->id);
2624                 if (dai_sel < 0) {
2625                         dev_err(codec->dev,
2626                                 "Failed to get sdp info: %d\n", dai_sel);
2627                         return -EINVAL;
2628                 }
2629                 if (dai_sel & RT3261_U_IF1) {
2630                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2631                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2632                 }
2633                 if (dai_sel & RT3261_U_IF2) {
2634                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2635                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2636                 }
2637                 if (dai_sel & RT3261_U_IF3) {
2638                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2639                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2640                 }
2641                 break;
2642         default:
2643                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2644                 return -EINVAL;
2645         }
2646
2647         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2648         if (ret < 0) {
2649                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2650                 return ret;
2651         }
2652
2653         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2654                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2655
2656         snd_soc_write(codec, RT3261_PLL_CTRL1,
2657                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2658         snd_soc_write(codec, RT3261_PLL_CTRL2,
2659                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2660                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2661
2662         rt3261->pll_in = freq_in;
2663         rt3261->pll_out = freq_out;
2664         rt3261->pll_src = source;
2665
2666         return 0;
2667 }
2668
2669 /**
2670  * rt3261_index_show - Dump private registers.
2671  * @dev: codec device.
2672  * @attr: device attribute.
2673  * @buf: buffer for display.
2674  *
2675  * To show non-zero values of all private registers.
2676  *
2677  * Returns buffer length.
2678  */
2679 static ssize_t rt3261_index_show(struct device *dev,
2680         struct device_attribute *attr, char *buf)
2681 {
2682         struct i2c_client *client = to_i2c_client(dev);
2683         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2684         struct snd_soc_codec *codec = rt3261->codec;
2685         unsigned int val;
2686         int cnt = 0, i;
2687
2688         cnt += sprintf(buf, "RT3261 index register\n");
2689         for (i = 0; i < 0xb4; i++) {
2690                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2691                         break;
2692                 val = rt3261_index_read(codec, i);
2693                 if (!val)
2694                         continue;
2695                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2696                                 "%02x: %04x\n", i, val);
2697         }
2698
2699         if (cnt >= PAGE_SIZE)
2700                 cnt = PAGE_SIZE - 1;
2701
2702         return cnt;
2703 }
2704 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2705
2706 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2707                         enum snd_soc_bias_level level)
2708 {
2709         switch (level) {
2710         case SND_SOC_BIAS_ON:
2711                 break;
2712
2713         case SND_SOC_BIAS_PREPARE:
2714                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2715                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2716                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2717                 break;
2718
2719         case SND_SOC_BIAS_STANDBY:
2720                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2721                         RT3261_PWR_MB1 | RT3261_PWR_MB2, 0);
2722                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2723                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2724                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2725                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2726                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2727                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2728                         msleep(10);
2729                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2730                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2731                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2732                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2733                         codec->cache_only = false;
2734                         codec->cache_sync = 1;
2735                         snd_soc_cache_sync(codec);
2736                         rt3261_index_sync(codec);
2737                 }
2738                 break;
2739
2740         case SND_SOC_BIAS_OFF:
2741                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2742                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2743                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2744                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2745                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2746                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2747                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2748                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2749                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2750                 break;
2751
2752         default:
2753                 break;
2754         }
2755         codec->dapm.bias_level = level;
2756
2757         return 0;
2758 }
2759
2760 static int rt3261_proc_init(void);
2761
2762
2763 static int rt3261_probe(struct snd_soc_codec *codec)
2764 {
2765         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2766         int ret;
2767         struct clk *iis_clk;
2768
2769         pr_info("Codec driver version %s\n", VERSION);
2770
2771         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2772         if (ret != 0) {
2773                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2774                 return ret;
2775         }
2776
2777         #ifdef RT3261_PROC
2778         rt3261_proc_init();
2779         #endif
2780
2781         //for rt5623 MCLK use
2782         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2783         if (IS_ERR(iis_clk)) {
2784                 printk("failed to get i2s clk\n");
2785                 ret = PTR_ERR(iis_clk);
2786         }else{
2787                 printk("I2S2 got i2s clk ok!\n");
2788                 clk_enable(iis_clk);
2789                 clk_set_rate(iis_clk, 11289600);
2790                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2791                 clk_put(iis_clk);
2792         }
2793
2794         rt3261_reset(codec);
2795         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2796                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2797                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2798                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2799                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2800         msleep(10);
2801         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2802                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2803                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2804         /* DMIC */
2805         if (rt3261->dmic_en == RT3261_DMIC1) {
2806                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2807                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2808                 snd_soc_update_bits(codec, RT3261_DMIC,
2809                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2810                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2811         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2812                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2813                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2814                 snd_soc_update_bits(codec, RT3261_DMIC,
2815                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
2816                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
2817         }
2818         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
2819         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
2820         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
2821         if(0x5==ret) {
2822                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
2823                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
2824                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
2825         }
2826         rt3261_reg_init(codec);
2827
2828         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
2829         rt3261->codec = codec;
2830
2831         snd_soc_add_controls(codec, rt3261_snd_controls,
2832                         ARRAY_SIZE(rt3261_snd_controls));
2833         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
2834                         ARRAY_SIZE(rt3261_dapm_widgets));
2835         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
2836                         ARRAY_SIZE(rt3261_dapm_routes));
2837
2838 #if 0
2839 #if defined (CONFIG_SND_SOC_RT3261)
2840         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
2841         rt3261_dsp_probe(codec);
2842 #endif
2843
2844 #ifdef RTK_IOCTL
2845 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
2846         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
2847         ioctl_ops->index_write = rt3261_index_write;
2848         ioctl_ops->index_read = rt3261_index_read;
2849         ioctl_ops->index_update_bits = rt3261_index_update_bits;
2850         ioctl_ops->ioctl_common = rt3261_ioctl_common;
2851         realtek_ce_init_hwdep(codec);
2852 #endif
2853 #endif
2854 #endif
2855
2856         ret = device_create_file(codec->dev, &dev_attr_index_reg);
2857         if (ret != 0) {
2858                 dev_err(codec->dev,
2859                         "Failed to create index_reg sysfs files: %d\n", ret);
2860                 return ret;
2861         }
2862         rt3261_codec = codec;
2863         return 0;
2864 }
2865
2866 static int rt3261_remove(struct snd_soc_codec *codec)
2867 {
2868         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2869         return 0;
2870 }
2871
2872 #ifdef CONFIG_PM
2873 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
2874 {
2875 #if defined (CONFIG_SND_SOC_RT3261)
2876         /* After opening LDO of DSP, then close LDO of codec.
2877          * (1) DSP LDO power on
2878          * (2) DSP core power off
2879          * (3) DSP IIS interface power off
2880          * (4) Toggle pin of codec LDO1 to power off
2881          */
2882         //rt3261_dsp_suspend(codec, state);
2883 #endif
2884         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2885         return 0;
2886 }
2887
2888 static int rt3261_resume(struct snd_soc_codec *codec)
2889 {
2890         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2891 #if defined (CONFIG_SND_SOC_RT3261)
2892         /* After opening LDO of codec, then close LDO of DSP. */
2893         //rt3261_dsp_resume(codec);
2894 #endif
2895         return 0;
2896 }
2897 #else
2898 #define rt3261_suspend NULL
2899 #define rt3261_resume NULL
2900 #endif
2901
2902 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
2903 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
2904                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
2905
2906 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
2907         .hw_params = rt3261_hw_params,
2908         .prepare = rt3261_prepare,
2909         .set_fmt = rt3261_set_dai_fmt,
2910         .set_sysclk = rt3261_set_dai_sysclk,
2911         .set_pll = rt3261_set_dai_pll,
2912 };
2913
2914 struct snd_soc_dai_driver rt3261_dai[] = {
2915         {
2916                 .name = "rt3261-aif1",
2917                 .id = RT3261_AIF1,
2918                 .playback = {
2919                         .stream_name = "AIF1 Playback",
2920                         .channels_min = 1,
2921                         .channels_max = 2,
2922                         .rates = RT3261_STEREO_RATES,
2923                         .formats = RT3261_FORMATS,
2924                 },
2925                 .capture = {
2926                         .stream_name = "AIF1 Capture",
2927                         .channels_min = 1,
2928                         .channels_max = 2,
2929                         .rates = RT3261_STEREO_RATES,
2930                         .formats = RT3261_FORMATS,
2931                 },
2932                 .ops = &rt3261_aif_dai_ops,
2933         },
2934         {
2935                 .name = "rt3261-aif2",
2936                 .id = RT3261_AIF2,
2937                 .playback = {
2938                         .stream_name = "AIF2 Playback",
2939                         .channels_min = 1,
2940                         .channels_max = 2,
2941                         .rates = RT3261_STEREO_RATES,
2942                         .formats = RT3261_FORMATS,
2943                 },
2944                 .capture = {
2945                         .stream_name = "AIF2 Capture",
2946                         .channels_min = 1,
2947                         .channels_max = 2,
2948                         .rates = RT3261_STEREO_RATES,
2949                         .formats = RT3261_FORMATS,
2950                 },
2951                 .ops = &rt3261_aif_dai_ops,
2952         },
2953 };
2954
2955 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
2956         .probe = rt3261_probe,
2957         .remove = rt3261_remove,
2958         .suspend = rt3261_suspend,
2959         .resume = rt3261_resume,
2960         .set_bias_level = rt3261_set_bias_level,
2961         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
2962         .reg_word_size = sizeof(u16),
2963         .reg_cache_default = rt3261_reg,
2964         .volatile_register = rt3261_volatile_register,
2965         .readable_register = rt3261_readable_register,
2966         .reg_cache_step = 1,
2967 };
2968
2969 static const struct i2c_device_id rt3261_i2c_id[] = {
2970         { "rt3261", 0 },
2971         { }
2972 };
2973 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
2974
2975 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
2976                     const struct i2c_device_id *id)
2977 {
2978         struct rt3261_priv *rt3261;
2979         int ret;
2980         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
2981
2982         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
2983         if (NULL == rt3261)
2984                 return -ENOMEM;
2985
2986         rt3261->codec_en_gpio = pdata->codec_en_gpio;
2987         rt3261->io_init = pdata->io_init;
2988
2989         if(rt3261->io_init)
2990                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
2991
2992         i2c_set_clientdata(i2c, rt3261);
2993         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
2994         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
2995                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
2996         if (ret < 0)
2997                 kfree(rt3261);
2998
2999         return ret;
3000 }
3001
3002 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3003 {
3004         snd_soc_unregister_codec(&i2c->dev);
3005         kfree(i2c_get_clientdata(i2c));
3006         return 0;
3007 }
3008
3009 static void rt3261_i2c_shutdown(struct i2c_client *client)
3010 {
3011         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3012         struct snd_soc_codec *codec = rt3261->codec;
3013
3014         if (codec != NULL)
3015                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3016 }
3017
3018 struct i2c_driver rt3261_i2c_driver = {
3019         .driver = {
3020                 .name = "rt3261",
3021                 .owner = THIS_MODULE,
3022         },
3023         .probe = rt3261_i2c_probe,
3024         .remove   = __devexit_p(rt3261_i2c_remove),
3025         .shutdown = rt3261_i2c_shutdown,
3026         .id_table = rt3261_i2c_id,
3027 };
3028
3029 static int __init rt3261_modinit(void)
3030 {
3031         return i2c_add_driver(&rt3261_i2c_driver);
3032 }
3033 module_init(rt3261_modinit);
3034
3035 static void __exit rt3261_modexit(void)
3036 {
3037         i2c_del_driver(&rt3261_i2c_driver);
3038 }
3039 module_exit(rt3261_modexit);
3040
3041 MODULE_DESCRIPTION("ASoC RT3261 driver");
3042 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3043 MODULE_LICENSE("GPL");
3044
3045
3046 #ifdef RT3261_PROC
3047
3048 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3049                 unsigned long len, void *data)
3050 {
3051         char *cookie_pot;
3052         char *p;
3053         int reg;
3054         int i;
3055         int value;
3056
3057         cookie_pot = (char *)vmalloc( len );
3058         if (!cookie_pot)
3059         {
3060                 return -ENOMEM;
3061         }
3062         else
3063         {
3064                 if (copy_from_user( cookie_pot, buffer, len ))
3065                         return -EFAULT;
3066         }
3067
3068         switch(cookie_pot[0])
3069         {
3070                 case 'd':
3071                 case 'D':
3072                         debug_write_read ++;
3073                         debug_write_read %= 2;
3074                         if(debug_write_read != 0)
3075                                 printk("Debug read and write reg on\n");
3076                         else
3077                                 printk("Debug read and write reg off\n");
3078                         break;
3079                 case 'r':
3080                 case 'R':
3081                         printk("Read reg debug\n");
3082                         if(cookie_pot[1] ==':')
3083                         {
3084                                 debug_write_read = 1;
3085                                 strsep(&cookie_pot,":");
3086                                 while((p=strsep(&cookie_pot,",")))
3087                                 {
3088                                         reg = simple_strtol(p,NULL,16);
3089                                         value = rt3261_read(rt3261_codec,reg);
3090                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3091                                 }
3092                                 debug_write_read = 0;
3093                                 printk("\n");
3094                         }
3095                         else
3096                         {
3097                                 printk("Error Read reg debug.\n");
3098                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3099                         }
3100                         break;
3101                 case 'w':
3102                 case 'W':
3103                         printk("Write reg debug\n");
3104                         if(cookie_pot[1] ==':')
3105                         {
3106                                 debug_write_read = 1;
3107                                 strsep(&cookie_pot,":");
3108                                 while((p=strsep(&cookie_pot,"=")))
3109                                 {
3110                                         reg = simple_strtol(p,NULL,16);
3111                                         p=strsep(&cookie_pot,",");
3112                                         value = simple_strtol(p,NULL,16);
3113                                         rt3261_write(rt3261_codec,reg,value);
3114                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3115                                 }
3116                                 debug_write_read = 0;
3117                                 printk("\n");
3118                         }
3119                         else
3120                         {
3121                                 printk("Error Write reg debug.\n");
3122                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3123                         }
3124                         break;
3125                 case 'a':
3126                         printk("Dump rt3261 dsp reg \n");
3127
3128                         for (i = 0; i < 0xb4; i++)
3129                         {
3130                                 value = rt3261_index_read(rt3261_codec, i);
3131                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3132                         }
3133
3134                         break;
3135                 default:
3136                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3137                         printk("-->'d&&D' Open or Off the debug\n");
3138                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3139                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3140                         break;
3141         }
3142
3143         return len;
3144 }
3145
3146 static const struct file_operations rt3261_proc_fops = {
3147         .owner          = THIS_MODULE,
3148 };
3149
3150 static int rt3261_proc_init(void)
3151 {
3152         struct proc_dir_entry *rt3261_proc_entry;
3153         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3154         if(rt3261_proc_entry != NULL)
3155         {
3156                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3157                 return 0;
3158         }
3159         else
3160         {
3161                 printk("create proc error !\n");
3162                 return -1;
3163         }
3164 }
3165 #endif