sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 static struct snd_soc_codec *rt3261_codec;
  39
  40 #if 0
  41 #define DBG(x...)       printk(KERN_INFO x)
  42 #else
  43 #define DBG(x...)
  44 #endif
  45
  46 //#define RTK_IOCTL
  47 #ifdef RTK_IOCTL
  48 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  49 #include "rt_codec_ioctl.h"
  50 #include "rt3261_ioctl.h"
  51 #endif
  52 #endif
  53
  54 #include "rt3261.h"
  55 #if defined (CONFIG_SND_SOC_RT3261)
  56 #include "rt3261-dsp.h"
  57 #endif
  58
  59 #define RT3261_REG_RW 1 /* for debug */
  60 #define RT3261_DET_EXT_MIC 0
  61
  62 #define VERSION "RT3261_V1.1.0"
  63
  64 #if defined (CONFIG_SND_SOC_RT5623)
  65 extern void rt5623_on(void);
  66 extern void rt5623_off(void);
  67 #endif
  68
  69 struct rt3261_init_reg {
  70         u8 reg;
  71         u16 val;
  72 };
  73
  74 static struct rt3261_init_reg init_list[] = {
  75         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  76         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  77         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  78         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  79         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  80         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  81         {RT3261_PRIV_DATA       , 0x0347},
  82         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  83         {RT3261_PRIV_DATA       , 0x3600},
  84         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  85         {RT3261_PRIV_DATA       , 0x0aa8},
  86         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  87         {RT3261_PRIV_DATA       , 0x8aaa},
  88         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  89         {RT3261_PRIV_DATA       , 0x6115},
  90         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  91         {RT3261_PRIV_DATA       , 0x0804},
  92         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  93         {RT3261_HP_VOL          , 0x8888},
  94         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  95         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  96         {RT3261_I2S1_SDP        , 0xd000},
  97 };
  98 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  99
 100 static int rt3261_reg_init(struct snd_soc_codec *codec)
 101 {
 102         int i;
 103
 104         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 105                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 106
 107         return 0;
 108 }
 109
 110 static int rt3261_index_sync(struct snd_soc_codec *codec)
 111 {
 112         int i;
 113
 114         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 115                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 116                         RT3261_PRIV_DATA == init_list[i].reg)
 117                         snd_soc_write(codec, init_list[i].reg,
 118                                         init_list[i].val);
 119         return 0;
 120 }
 121
 122 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 123         [RT3261_RESET] = 0x000c,
 124         [RT3261_SPK_VOL] = 0xc8c8,
 125         [RT3261_HP_VOL] = 0xc8c8,
 126         [RT3261_OUTPUT] = 0xc8c8,
 127         [RT3261_MONO_OUT] = 0x8000,
 128         [RT3261_INL_INR_VOL] = 0x0808,
 129         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 130         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 131         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 132         [RT3261_ADC_DATA] = 0x2f2f,
 133         [RT3261_STO_ADC_MIXER] = 0x7060,
 134         [RT3261_MONO_ADC_MIXER] = 0x7070,
 135         [RT3261_AD_DA_MIXER] = 0x8080,
 136         [RT3261_STO_DAC_MIXER] = 0x5454,
 137         [RT3261_MONO_DAC_MIXER] = 0x5454,
 138         [RT3261_DIG_MIXER] = 0xaa00,
 139         [RT3261_DSP_PATH2] = 0xa000,
 140         [RT3261_REC_L2_MIXER] = 0x007f,
 141         [RT3261_REC_R2_MIXER] = 0x007f,
 142         [RT3261_HPO_MIXER] = 0xe000,
 143         [RT3261_SPK_L_MIXER] = 0x003e,
 144         [RT3261_SPK_R_MIXER] = 0x003e,
 145         [RT3261_SPO_L_MIXER] = 0xf800,
 146         [RT3261_SPO_R_MIXER] = 0x3800,
 147         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 148         [RT3261_MONO_MIXER] = 0xfc00,
 149         [RT3261_OUT_L3_MIXER] = 0x01ff,
 150         [RT3261_OUT_R3_MIXER] = 0x01ff,
 151         [RT3261_LOUT_MIXER] = 0xf000,
 152         [RT3261_PWR_ANLG1] = 0x00c0,
 153         [RT3261_I2S1_SDP] = 0x8000,
 154         [RT3261_I2S2_SDP] = 0x8000,
 155         [RT3261_I2S3_SDP] = 0x8000,
 156         [RT3261_ADDA_CLK1] = 0x1110,
 157         [RT3261_ADDA_CLK2] = 0x0c00,
 158         [RT3261_DMIC] = 0x1d00,
 159         [RT3261_ASRC_3] = 0x0008,
 160         [RT3261_HP_OVCD] = 0x0600,
 161         [RT3261_CLS_D_OVCD] = 0x0228,
 162         [RT3261_CLS_D_OUT] = 0xa800,
 163         [RT3261_DEPOP_M1] = 0x0004,
 164         [RT3261_DEPOP_M2] = 0x1100,
 165         [RT3261_DEPOP_M3] = 0x0646,
 166         [RT3261_CHARGE_PUMP] = 0x0c00,
 167         [RT3261_MICBIAS] = 0x3000,
 168         [RT3261_EQ_CTRL1] = 0x2080,
 169         [RT3261_DRC_AGC_1] = 0x2206,
 170         [RT3261_DRC_AGC_2] = 0x1f00,
 171         [RT3261_ANC_CTRL1] = 0x034b,
 172         [RT3261_ANC_CTRL2] = 0x0066,
 173         [RT3261_ANC_CTRL3] = 0x000b,
 174         [RT3261_GPIO_CTRL1] = 0x0400,
 175         [RT3261_DSP_CTRL3] = 0x2000,
 176         [RT3261_BASE_BACK] = 0x0013,
 177         [RT3261_MP3_PLUS1] = 0x0680,
 178         [RT3261_MP3_PLUS2] = 0x1c17,
 179         [RT3261_3D_HP] = 0x8c00,
 180         [RT3261_ADJ_HPF] = 0x2a20,
 181         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 182         [RT3261_SV_ZCD1] = 0x0809,
 183         [RT3261_VENDOR_ID1] = 0x10ec,
 184         [RT3261_VENDOR_ID2] = 0x6231,
 185 };
 186
 187 static int rt3261_reset(struct snd_soc_codec *codec)
 188 {
 189         return snd_soc_write(codec, RT3261_RESET, 0);
 190 }
 191
 192 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 193                 unsigned int reg)
 194 {
 195         unsigned int val;
 196
 197         val = codec->hw_read(codec, reg);
 198         return val;
 199 }
 200
 201 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 202                 unsigned int value, const void *data, int len)
 203 {
 204         int ret;
 205
 206         if (!snd_soc_codec_volatile_register(codec, reg) &&
 207                         reg < codec->driver->reg_cache_size &&
 208                         !codec->cache_bypass) {
 209                 ret = snd_soc_cache_write(codec, reg, value);
 210                 if (ret < 0)
 211                         return -1;
 212         }
 213
 214         if (codec->cache_only) {
 215                 codec->cache_sync = 1;
 216                 return 0;
 217         }
 218
 219         ret = codec->hw_write(codec->control_data, data, len);
 220         if (ret == len)
 221                 return 0;
 222         if (ret < 0)
 223                 return ret;
 224         else
 225                 return -EIO;
 226 }
 227
 228 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 229                 unsigned int value)
 230 {
 231         u8 data[3];
 232
 233         data[0] = reg;
 234         data[1] = (value >> 8) & 0xff;
 235         data[2] = value & 0xff;
 236
 237         return do_hw_write(codec, reg, value, data, 3);
 238 }
 239
 240 /**
 241  * rt3261_index_write - Write private register.
 242  * @codec: SoC audio codec device.
 243  * @reg: Private register index.
 244  * @value: Private register Data.
 245  *
 246  * Modify private register for advanced setting. It can be written through
 247  * private index (0x6a) and data (0x6c) register.
 248  *
 249  * Returns 0 for success or negative error code.
 250  */
 251 static int rt3261_index_write(struct snd_soc_codec *codec,
 252                 unsigned int reg, unsigned int value)
 253 {
 254         int ret;
 255
 256         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 257         if (ret < 0) {
 258                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 259                 goto err;
 260         }
 261         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 262         if (ret < 0) {
 263                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 264                 goto err;
 265         }
 266         return 0;
 267
 268 err:
 269         return ret;
 270 }
 271
 272 /**
 273  * rt3261_index_read - Read private register.
 274  * @codec: SoC audio codec device.
 275  * @reg: Private register index.
 276  *
 277  * Read advanced setting from private register. It can be read through
 278  * private index (0x6a) and data (0x6c) register.
 279  *
 280  * Returns private register value or negative error code.
 281  */
 282 static unsigned int rt3261_index_read(
 283         struct snd_soc_codec *codec, unsigned int reg)
 284 {
 285         int ret;
 286
 287         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 288         if (ret < 0) {
 289                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 290                 return ret;
 291         }
 292         return snd_soc_read(codec, RT3261_PRIV_DATA);
 293 }
 294
 295 /**
 296  * rt3261_index_update_bits - update private register bits
 297  * @codec: audio codec
 298  * @reg: Private register index.
 299  * @mask: register mask
 300  * @value: new value
 301  *
 302  * Writes new register value.
 303  *
 304  * Returns 1 for change, 0 for no change, or negative error code.
 305  */
 306 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 307         unsigned int reg, unsigned int mask, unsigned int value)
 308 {
 309         unsigned int old, new;
 310         int change, ret;
 311
 312         ret = rt3261_index_read(codec, reg);
 313         if (ret < 0) {
 314                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 315                 goto err;
 316         }
 317
 318         old = ret;
 319         new = (old & ~mask) | (value & mask);
 320         change = old != new;
 321         if (change) {
 322                 ret = rt3261_index_write(codec, reg, new);
 323                 if (ret < 0) {
 324                         dev_err(codec->dev,
 325                                 "Failed to write private reg: %d\n", ret);
 326                         goto err;
 327                 }
 328         }
 329         return change;
 330
 331 err:
 332         return ret;
 333 }
 334
 335 static int rt3261_volatile_register(
 336         struct snd_soc_codec *codec, unsigned int reg)
 337 {
 338         switch (reg) {
 339         case RT3261_RESET:
 340         case RT3261_PRIV_DATA:
 341         case RT3261_ASRC_5:
 342         case RT3261_EQ_CTRL1:
 343         case RT3261_DRC_AGC_1:
 344         case RT3261_ANC_CTRL1:
 345         case RT3261_IRQ_CTRL2:
 346         case RT3261_INT_IRQ_ST:
 347         case RT3261_DSP_CTRL2:
 348         case RT3261_DSP_CTRL3:
 349         case RT3261_PGM_REG_ARR1:
 350         case RT3261_PGM_REG_ARR3:
 351         case RT3261_VENDOR_ID:
 352         case RT3261_VENDOR_ID1:
 353         case RT3261_VENDOR_ID2:
 354                 return 1;
 355         default:
 356                 return 0;
 357         }
 358 }
 359
 360 static int rt3261_readable_register(
 361         struct snd_soc_codec *codec, unsigned int reg)
 362 {
 363         switch (reg) {
 364         case RT3261_RESET:
 365         case RT3261_SPK_VOL:
 366         case RT3261_HP_VOL:
 367         case RT3261_OUTPUT:
 368         case RT3261_MONO_OUT:
 369         case RT3261_IN1_IN2:
 370         case RT3261_IN3_IN4:
 371         case RT3261_INL_INR_VOL:
 372         case RT3261_DAC1_DIG_VOL:
 373         case RT3261_DAC2_DIG_VOL:
 374         case RT3261_DAC2_CTRL:
 375         case RT3261_ADC_DIG_VOL:
 376         case RT3261_ADC_DATA:
 377         case RT3261_ADC_BST_VOL:
 378         case RT3261_STO_ADC_MIXER:
 379         case RT3261_MONO_ADC_MIXER:
 380         case RT3261_AD_DA_MIXER:
 381         case RT3261_STO_DAC_MIXER:
 382         case RT3261_MONO_DAC_MIXER:
 383         case RT3261_DIG_MIXER:
 384         case RT3261_DSP_PATH1:
 385         case RT3261_DSP_PATH2:
 386         case RT3261_DIG_INF_DATA:
 387         case RT3261_REC_L1_MIXER:
 388         case RT3261_REC_L2_MIXER:
 389         case RT3261_REC_R1_MIXER:
 390         case RT3261_REC_R2_MIXER:
 391         case RT3261_HPO_MIXER:
 392         case RT3261_SPK_L_MIXER:
 393         case RT3261_SPK_R_MIXER:
 394         case RT3261_SPO_L_MIXER:
 395         case RT3261_SPO_R_MIXER:
 396         case RT3261_SPO_CLSD_RATIO:
 397         case RT3261_MONO_MIXER:
 398         case RT3261_OUT_L1_MIXER:
 399         case RT3261_OUT_L2_MIXER:
 400         case RT3261_OUT_L3_MIXER:
 401         case RT3261_OUT_R1_MIXER:
 402         case RT3261_OUT_R2_MIXER:
 403         case RT3261_OUT_R3_MIXER:
 404         case RT3261_LOUT_MIXER:
 405         case RT3261_PWR_DIG1:
 406         case RT3261_PWR_DIG2:
 407         case RT3261_PWR_ANLG1:
 408         case RT3261_PWR_ANLG2:
 409         case RT3261_PWR_MIXER:
 410         case RT3261_PWR_VOL:
 411         case RT3261_PRIV_INDEX:
 412         case RT3261_PRIV_DATA:
 413         case RT3261_I2S1_SDP:
 414         case RT3261_I2S2_SDP:
 415         case RT3261_I2S3_SDP:
 416         case RT3261_ADDA_CLK1:
 417         case RT3261_ADDA_CLK2:
 418         case RT3261_DMIC:
 419         case RT3261_GLB_CLK:
 420         case RT3261_PLL_CTRL1:
 421         case RT3261_PLL_CTRL2:
 422         case RT3261_ASRC_1:
 423         case RT3261_ASRC_2:
 424         case RT3261_ASRC_3:
 425         case RT3261_ASRC_4:
 426         case RT3261_ASRC_5:
 427         case RT3261_HP_OVCD:
 428         case RT3261_CLS_D_OVCD:
 429         case RT3261_CLS_D_OUT:
 430         case RT3261_DEPOP_M1:
 431         case RT3261_DEPOP_M2:
 432         case RT3261_DEPOP_M3:
 433         case RT3261_CHARGE_PUMP:
 434         case RT3261_PV_DET_SPK_G:
 435         case RT3261_MICBIAS:
 436         case RT3261_EQ_CTRL1:
 437         case RT3261_EQ_CTRL2:
 438         case RT3261_WIND_FILTER:
 439         case RT3261_DRC_AGC_1:
 440         case RT3261_DRC_AGC_2:
 441         case RT3261_DRC_AGC_3:
 442         case RT3261_SVOL_ZC:
 443         case RT3261_ANC_CTRL1:
 444         case RT3261_ANC_CTRL2:
 445         case RT3261_ANC_CTRL3:
 446         case RT3261_JD_CTRL:
 447         case RT3261_ANC_JD:
 448         case RT3261_IRQ_CTRL1:
 449         case RT3261_IRQ_CTRL2:
 450         case RT3261_INT_IRQ_ST:
 451         case RT3261_GPIO_CTRL1:
 452         case RT3261_GPIO_CTRL2:
 453         case RT3261_GPIO_CTRL3:
 454         case RT3261_DSP_CTRL1:
 455         case RT3261_DSP_CTRL2:
 456         case RT3261_DSP_CTRL3:
 457         case RT3261_DSP_CTRL4:
 458         case RT3261_PGM_REG_ARR1:
 459         case RT3261_PGM_REG_ARR2:
 460         case RT3261_PGM_REG_ARR3:
 461         case RT3261_PGM_REG_ARR4:
 462         case RT3261_PGM_REG_ARR5:
 463         case RT3261_SCB_FUNC:
 464         case RT3261_SCB_CTRL:
 465         case RT3261_BASE_BACK:
 466         case RT3261_MP3_PLUS1:
 467         case RT3261_MP3_PLUS2:
 468         case RT3261_3D_HP:
 469         case RT3261_ADJ_HPF:
 470         case RT3261_HP_CALIB_AMP_DET:
 471         case RT3261_HP_CALIB2:
 472         case RT3261_SV_ZCD1:
 473         case RT3261_SV_ZCD2:
 474         case RT3261_GEN_CTRL1:
 475         case RT3261_GEN_CTRL2:
 476         case RT3261_GEN_CTRL3:
 477         case RT3261_VENDOR_ID:
 478         case RT3261_VENDOR_ID1:
 479         case RT3261_VENDOR_ID2:
 480                 return 1;
 481         default:
 482                 return 0;
 483         }
 484 }
 485
 486 /**
 487  * rt3261_headset_mic_detect - Detect headset.
 488  * @codec: SoC audio codec device.
 489  * @jack_insert: Jack insert or not.
 490  *
 491  * Detect whether is headset or not when jack inserted.
 492  *
 493  * Returns detect status.
 494  */
 495 int rt3261_headset_mic_detect(int jack_insert)
 496 {
 497         int jack_type;
 498         int sclk_src;
 499
 500         if(jack_insert) {
 501                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 502                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 503                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 504                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 505                 }
 506                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 507                         RT3261_SCLK_SRC_MASK;
 508                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 509                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 510                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 511                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 512                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 513                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 514                 mdelay(400);
 515                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 516                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 517                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 518                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 519                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 520                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 521                         0x1, 0x1);
 522                 msleep(100);
 523                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 524                         jack_type = RT3261_HEADPHO_DET;
 525                 else
 526                         jack_type = RT3261_HEADSET_DET;
 527                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 528                         RT3261_MB1_OC_CLR, 0);
 529                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 530                         RT3261_SCLK_SRC_MASK, sclk_src);
 531         } else {
 532                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 533                         RT3261_MIC1_OVCD_MASK,
 534                         RT3261_MIC1_OVCD_DIS);
 535
 536                 jack_type = RT3261_NO_JACK;
 537         }
 538
 539         return jack_type;
 540 }
 541 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 542
 543 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 544
 545 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 546         14, rt3261_dacr2_src);
 547 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 548         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 549
 550 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 551 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 552 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 553 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 554 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 555
 556 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 557 static unsigned int bst_tlv[] = {
 558         TLV_DB_RANGE_HEAD(7),
 559         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 560         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 561         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 562         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 563         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 564         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 565         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 566 };
 567
 568 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 569                 struct snd_ctl_elem_value *ucontrol)
 570 {
 571         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 572         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 573
 574         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 575
 576         return 0;
 577 }
 578
 579 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 580                 struct snd_ctl_elem_value *ucontrol)
 581 {
 582         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 583         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 584
 585         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 586                 return 0;
 587
 588         rt3261->dmic_en = ucontrol->value.integer.value[0];
 589         switch (rt3261->dmic_en) {
 590         case RT3261_DMIC_DIS:
 591                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 592                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 593                         RT3261_GP4_PIN_MASK,
 594                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 595                         RT3261_GP4_PIN_GPIO4);
 596                 snd_soc_update_bits(codec, RT3261_DMIC,
 597                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 598                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 599                 snd_soc_update_bits(codec, RT3261_DMIC,
 600                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 601                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 602                 break;
 603
 604         case RT3261_DMIC1:
 605                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 606                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 607                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 608                 snd_soc_update_bits(codec, RT3261_DMIC,
 609                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 610                         RT3261_DMIC_1_DP_MASK,
 611                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 612                         RT3261_DMIC_1_DP_IN1P);
 613                 snd_soc_update_bits(codec, RT3261_DMIC,
 614                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 615                 break;
 616
 617         case RT3261_DMIC2:
 618                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 619                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 620                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 621                 snd_soc_update_bits(codec, RT3261_DMIC,
 622                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 623                         RT3261_DMIC_2_DP_MASK,
 624                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 625                         RT3261_DMIC_2_DP_IN1N);
 626                 snd_soc_update_bits(codec, RT3261_DMIC,
 627                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 628                 break;
 629
 630         default:
 631                 return -EINVAL;
 632         }
 633
 634         return 0;
 635 }
 636
 637 //bard 8-9 s
 638 #if 0
 639 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 640                 struct snd_ctl_elem_value *ucontrol)
 641 {
 642         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 643
 644         ucontrol->value.integer.value[0] =
 645                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 646
 647         return 0;
 648 }
 649
 650 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 651                 struct snd_ctl_elem_value *ucontrol)
 652 {
 653         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 654
 655         if(ucontrol->value.integer.value[0]) {
 656                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 657                         RT3261_M_BST1_RM_L, 0);
 658                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 659                         RT3261_M_BST1_RM_R, 0);
 660         }else {
 661                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 662                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 663                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 664                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 665         }
 666
 667         return 0;
 668 }
 669
 670 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 671                 struct snd_ctl_elem_value *ucontrol)
 672 {
 673         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 674
 675         ucontrol->value.integer.value[0] =
 676                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 677
 678         return 0;
 679 }
 680
 681 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 682                 struct snd_ctl_elem_value *ucontrol)
 683 {
 684         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 685
 686         if(ucontrol->value.integer.value[0]) {
 687                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 688                         RT3261_M_BST4_RM_L, 0);
 689                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 690                         RT3261_M_BST4_RM_R, 0);
 691         }else {
 692                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 693                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 694                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 695                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 696         }
 697
 698         return 0;
 699 }
 700 #endif
 701 //bard 8-9 e
 702
 703 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 704                 struct snd_ctl_elem_value *ucontrol)
 705 {
 706         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 707
 708         ucontrol->value.integer.value[0] =
 709                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 710
 711         return 0;
 712 }
 713
 714 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 715                 struct snd_ctl_elem_value *ucontrol)
 716 {
 717         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 718
 719         if(ucontrol->value.integer.value[0]) {
 720                 /* headphone unmute sequence */
 721                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 722                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 723                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 724                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 725                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 726                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 727                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 728                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 729                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 730                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 731                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 732                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 733                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 734                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 735                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 736                 msleep(100);
 737                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 738                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 739                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 740                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 741                 msleep(20);
 742                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 743                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 744         }else {
 745                 /* headphone mute sequence */
 746                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 747                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 748                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 749                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 750                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 751                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 752                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 753                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 754                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 755                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 756                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 757                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 758                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 759                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 760                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 761                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 762                 msleep(90);
 763                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 764                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 765                 msleep(30);
 766                 }
 767
 768         return 0;
 769 }
 770
 771 #if defined (CONFIG_SND_SOC_RT5623)
 772 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 773                 struct snd_ctl_elem_value *ucontrol)
 774 {
 775         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 776         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 777
 778         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 779         return 0;
 780 }
 781
 782 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 783                 struct snd_ctl_elem_value *ucontrol)
 784 {
 785         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 786         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 787
 788         if(ucontrol->value.integer.value[0]) {
 789                 rt5623_on( );
 790                 rt3261->modem_is_open = 1;
 791         }else {
 792                 rt5623_off( );
 793                 rt3261->modem_is_open = 0;
 794         }
 795
 796         return 0;
 797 }
 798 #endif
 799
 800 /* IN1/IN2 Input Type */
 801 static const char *rt3261_input_mode[] = {
 802         "Single ended", "Differential"};
 803
 804 static const SOC_ENUM_SINGLE_DECL(
 805         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 806         RT3261_IN_SFT1, rt3261_input_mode);
 807
 808 static const SOC_ENUM_SINGLE_DECL(
 809         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 810         RT3261_IN_SFT2, rt3261_input_mode);
 811
 812 static const SOC_ENUM_SINGLE_DECL(
 813         rt3261_in3_mode_enum, RT3261_IN1_IN2,
 814         RT3261_IN_SFT2, rt3261_input_mode);
 815
 816 //output type
 817 static const char *rt3261_output_mode[] = {
 818         "Single ended", "Differential"};
 819
 820 static const SOC_ENUM_SINGLE_DECL(
 821         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
 822         RT3261_LOUT_DF, rt3261_output_mode);
 823
 824
 825 /* Interface data select */
 826 static const char *rt3261_data_select[] = {
 827         "Normal", "left copy to right", "right copy to left", "Swap"};
 828
 829 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 830                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 831
 832 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 833                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 834
 835 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 836                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 837
 838 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 839                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 840
 841 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 842                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 843
 844 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 845                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 846
 847 /* Class D speaker gain ratio */
 848 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 849         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 850
 851 static const SOC_ENUM_SINGLE_DECL(
 852         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 853         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 854
 855 /* DMIC */
 856 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 857
 858 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 859
 860 //bard 8-9 s
 861 #if 0
 862 static const char *rt3261_mic_mode[] = {"off", "on",};
 863
 864 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 865 #endif
 866 //bard 8-9 e
 867
 868 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
 869
 870 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
 871
 872 #if defined (CONFIG_SND_SOC_RT5623)
 873 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
 874
 875 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
 876 #endif
 877
 878 #ifdef RT3261_REG_RW
 879 #define REGVAL_MAX 0xffff
 880 static unsigned int regctl_addr;
 881 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 882                         struct snd_ctl_elem_info *uinfo)
 883 {
 884         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 885         uinfo->count = 2;
 886         uinfo->value.integer.min = 0;
 887         uinfo->value.integer.max = REGVAL_MAX;
 888         return 0;
 889 }
 890
 891 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 892                         struct snd_ctl_elem_value *ucontrol)
 893 {
 894         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 895         ucontrol->value.integer.value[0] = regctl_addr;
 896         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 897         return 0;
 898 }
 899
 900 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 901                         struct snd_ctl_elem_value *ucontrol)
 902 {
 903         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 904         regctl_addr = ucontrol->value.integer.value[0];
 905         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 906                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 907         return 0;
 908 }
 909 #endif
 910
 911
 912 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 913                 struct snd_ctl_elem_value *ucontrol)
 914 {
 915         struct soc_mixer_control *mc =
 916                 (struct soc_mixer_control *)kcontrol->private_value;
 917         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 918         unsigned int val = snd_soc_read(codec, mc->reg);
 919
 920         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 921                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 922         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 923                 (val & RT3261_R_VOL_MASK);
 924
 925         return 0;
 926 }
 927
 928 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 929                 struct snd_ctl_elem_value *ucontrol)
 930 {
 931         struct soc_mixer_control *mc =
 932                 (struct soc_mixer_control *)kcontrol->private_value;
 933         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 934         unsigned int val, val2;
 935
 936         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 937         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 938         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 939                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 940 }
 941
 942
 943 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 944         /* Speaker Output Volume */
 945         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 946                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 947         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 948                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 949                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 950         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
 951                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 952                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 953         /* Headphone Output Volume */
 954         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 955                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 956         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
 957                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_HP_VOL_RSCL_RANGE, 0,
 958                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 959         /* OUTPUT Control */
 960         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 961                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 962         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 963                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 964         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 965                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 966         /* MONO Output Control */
 967         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 968                                 RT3261_L_MUTE_SFT, 1, 1),
 969         /* DAC Digital Volume */
 970         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 971                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 972         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 973                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 974                         175, 0, dac_vol_tlv),
 975         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 976                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 977                         175, 0, dac_vol_tlv),
 978         /* IN1/IN2 Control */
 979         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 980         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 981                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 982         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 983         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 984                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 985         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
 986         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
 987                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 988
 989         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
 990         /* INL/INR Volume Control */
 991         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 992                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 993                         31, 1, in_vol_tlv),
 994         /* ADC Digital Volume Control */
 995         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 996                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 997         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 998                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 999                         127, 0, adc_vol_tlv),
1000         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1001                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1002                         127, 0, adc_vol_tlv),
1003         /* ADC Boost Volume Control */
1004         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1005                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1006                         3, 0, adc_bst_tlv),
1007         /* Class D speaker gain ratio */
1008         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1009         /* DMIC */
1010         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1011                 rt3261_dmic_get, rt3261_dmic_put),
1012
1013 #ifdef RT3261_REG_RW
1014         {
1015                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1016                 .name = "Register Control",
1017                 .info = rt3261_regctl_info,
1018                 .get = rt3261_regctl_get,
1019                 .put = rt3261_regctl_put,
1020         },
1021 #endif
1022 //bard 8-9 s
1023 #if 0
1024         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1025                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1026         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1027                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1028         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1029                 rt3261_mic1_get, rt3261_mic1_put),
1030         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1031                 rt3261_mic2_get, rt3261_mic2_put),
1032 #endif
1033 //bard 8-9 e
1034
1035         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1036                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1037
1038         #if defined (CONFIG_SND_SOC_RT5623)
1039         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1040                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1041         #endif
1042 };
1043
1044 /**
1045  * set_dmic_clk - Set parameter of dmic.
1046  *
1047  * @w: DAPM widget.
1048  * @kcontrol: The kcontrol of this widget.
1049  * @event: Event id.
1050  *
1051  * Choose dmic clock between 1MHz and 3MHz.
1052  * It is better for clock to approximate 3MHz.
1053  */
1054 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1055         struct snd_kcontrol *kcontrol, int event)
1056 {
1057         struct snd_soc_codec *codec = w->codec;
1058         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1059         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1060
1061         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1062         red = 3000000 * 12;
1063         for (i = 0; i < ARRAY_SIZE(div); i++) {
1064                 bound = div[i] * 3000000;
1065                 if (rate > bound)
1066                         continue;
1067                 temp = bound - rate;
1068                 if (temp < red) {
1069                         red = temp;
1070                         idx = i;
1071                 }
1072         }
1073         if (idx < 0)
1074                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1075         else
1076                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1077                                         idx << RT3261_DMIC_CLK_SFT);
1078         return idx;
1079 }
1080
1081 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1082                          struct snd_soc_dapm_widget *sink)
1083 {
1084         unsigned int val;
1085
1086         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1087         val &= RT3261_SCLK_SRC_MASK;
1088         if (val == RT3261_SCLK_SRC_PLL1)
1089                 return 1;
1090         else
1091                 return 0;
1092 }
1093
1094 /* Digital Mixer */
1095 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1096         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1097                         RT3261_M_ADC_L1_SFT, 1, 1),
1098         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1099                         RT3261_M_ADC_L2_SFT, 1, 1),
1100 };
1101
1102 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1103         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1104                         RT3261_M_ADC_R1_SFT, 1, 1),
1105         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1106                         RT3261_M_ADC_R2_SFT, 1, 1),
1107 };
1108
1109 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1110         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1111                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1112         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1113                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1114 };
1115
1116 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1117         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1118                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1119         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1120                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1121 };
1122
1123 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1124         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1125                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1126         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1127                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1128 };
1129
1130 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1131         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1132                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1133         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1134                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1135 };
1136
1137 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1138         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1139                         RT3261_M_DAC_L1_SFT, 1, 1),
1140         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1141                         RT3261_M_DAC_L2_SFT, 1, 1),
1142         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1143                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1144 };
1145
1146 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1147         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1148                         RT3261_M_DAC_R1_SFT, 1, 1),
1149         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1150                         RT3261_M_DAC_R2_SFT, 1, 1),
1151         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1152                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1153 };
1154
1155 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1156         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1157                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1158         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1159                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1160         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1161                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1162 };
1163
1164 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1165         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1166                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1167         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1168                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1169         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1170                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1171 };
1172
1173 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1174         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1175                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1176         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1177                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1178 };
1179
1180 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1181         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1182                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1183         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1184                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1185 };
1186
1187 /* Analog Input Mixer */
1188 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1189         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1190                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1191         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1192                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1193         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1194                         RT3261_M_BST2_RM_L, 1, 1),
1195         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1196                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1197         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1198                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1199         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1200                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1201 };
1202
1203 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1204         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1205                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1206         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1207                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1208         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1209                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1210         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1211                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1212         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1213                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1214         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1215                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1216 };
1217
1218 /* Analog Output Mixer */
1219 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1220         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1221                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1222         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1223                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1224         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1225                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1226         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1227                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1228         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1229                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1230 };
1231
1232 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1233         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1234                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1235         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1236                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1237         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1238                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1239         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1240                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1241         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1242                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1243 };
1244
1245 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1246         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1247                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1248         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1249                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1250         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1251                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1252         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1253                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1254         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1255                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1256         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1257                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1258         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1259                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1260         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1261                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1262 };
1263
1264 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1265         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1266                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1267         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1268                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1269         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1270                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1271         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1272                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1273         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1274                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1275         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1276                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1277         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1278                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1279         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1280                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1281         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1282                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1283 };
1284
1285 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1286 #if 0 //org
1287         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1288                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1289         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1290                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1291 #else //bard 8-27
1292         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1293                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1294 #endif
1295         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1296                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1297         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1298                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1299         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1300                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1301 };
1302 //bard 8-27 s
1303 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1304         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1305                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1306         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1307                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1308
1309 };
1310 //bard 8-27 e
1311 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1312         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1313                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1314         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1315                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1316         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1317                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1318 };
1319
1320 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1321         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1322                         RT3261_M_DAC2_HM_SFT, 1, 1),
1323         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1324                         RT3261_M_DAC1_HM_SFT, 1, 1),
1325         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1326                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1327 };
1328
1329 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1330         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1331                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1332         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1333                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1334         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1335                         RT3261_M_OV_L_LM_SFT, 1, 1),
1336         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1337                         RT3261_M_OV_R_LM_SFT, 1, 1),
1338 };
1339
1340 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1341         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1342                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1343         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1344                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1345         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1346                         RT3261_M_OV_R_MM_SFT, 1, 1),
1347         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1348                         RT3261_M_OV_L_MM_SFT, 1, 1),
1349         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1350                         RT3261_M_BST1_MM_SFT, 1, 1),
1351 };
1352
1353 /* INL/R source */
1354 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1355
1356 static const SOC_ENUM_SINGLE_DECL(
1357         rt3261_inl_enum, RT3261_INL_INR_VOL,
1358         RT3261_INL_SEL_SFT, rt3261_inl_src);
1359
1360 static const struct snd_kcontrol_new rt3261_inl_mux =
1361         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1362
1363 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1364
1365 static const SOC_ENUM_SINGLE_DECL(
1366         rt3261_inr_enum, RT3261_INL_INR_VOL,
1367         RT3261_INR_SEL_SFT, rt3261_inr_src);
1368
1369 static const struct snd_kcontrol_new rt3261_inr_mux =
1370         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1371
1372 /* Stereo ADC source */
1373 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1374
1375 static const SOC_ENUM_SINGLE_DECL(
1376         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1377         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1378
1379 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1380         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1381
1382 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1383         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1384
1385 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1386
1387 static const SOC_ENUM_SINGLE_DECL(
1388         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1389         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1390
1391 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1392         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1393
1394 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1395         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1396
1397 /* Mono ADC source */
1398 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1399
1400 static const SOC_ENUM_SINGLE_DECL(
1401         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1402         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1403
1404 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1405         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1406
1407 static const char *rt3261_mono_adc_l2_src[] =
1408         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1409
1410 static const SOC_ENUM_SINGLE_DECL(
1411         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1412         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1413
1414 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1415         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1416
1417 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1418
1419 static const SOC_ENUM_SINGLE_DECL(
1420         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1421         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1422
1423 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1424         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1425
1426 static const char *rt3261_mono_adc_r2_src[] =
1427         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1428
1429 static const SOC_ENUM_SINGLE_DECL(
1430         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1431         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1432
1433 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1434         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1435
1436 /* DAC2 channel source */
1437 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1438
1439 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1440                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1441
1442 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1443         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1444
1445 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1446
1447 static const SOC_ENUM_SINGLE_DECL(
1448         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1449         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1450
1451 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1452         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1453
1454 /* Interface 2  ADC channel source */
1455 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1456
1457 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1458                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1459
1460 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1461         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1462
1463 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1464
1465 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1466                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1467
1468 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1469         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1470
1471 /* digital interface and iis interface map */
1472 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1473         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1474         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1475
1476 static const SOC_ENUM_SINGLE_DECL(
1477         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1478         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1479
1480 static const struct snd_kcontrol_new rt3261_dai_mux =
1481         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1482
1483 /* SDI select */
1484 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1485
1486 static const SOC_ENUM_SINGLE_DECL(
1487         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1488         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1489
1490 static const struct snd_kcontrol_new rt3261_sdi_mux =
1491         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1492
1493 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1494         struct snd_kcontrol *kcontrol, int event)
1495 {
1496         struct snd_soc_codec *codec = w->codec;
1497         unsigned int val, mask;
1498
1499         switch (event) {
1500         case SND_SOC_DAPM_POST_PMU:
1501                 //rt3261_index_update_bits(codec,
1502                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1503                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1504                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1505                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1506                 if ((val & mask) ^ mask)
1507                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1508                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1509                 break;
1510
1511         case SND_SOC_DAPM_POST_PMD:
1512                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1513                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1514                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1515                 //rt3261_index_update_bits(codec,
1516                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1517                 break;
1518
1519         default:
1520                 return 0;
1521         }
1522
1523         return 0;
1524 }
1525
1526 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1527                 struct snd_kcontrol *kcontrol, int event)
1528 {
1529         struct snd_soc_codec *codec = w->codec;
1530         unsigned int val;
1531
1532         switch (event) {
1533         case SND_SOC_DAPM_POST_PMU:
1534 //bard 8-26 s
1535                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1536                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1537                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1538                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1539                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1540                 }
1541 //bard 8-26 e
1542                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1543                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1544                 rt3261_index_update_bits(codec,
1545                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1546                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1547                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1548                 break;
1549
1550         case SND_SOC_DAPM_PRE_PMD:
1551                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1552                         RT3261_L_MUTE | RT3261_R_MUTE,
1553                         RT3261_L_MUTE | RT3261_R_MUTE);
1554                 rt3261_index_update_bits(codec,
1555                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1556                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1557                         RT3261_PWR_CLS_D, 0);
1558                 break;
1559
1560         default:
1561                 return 0;
1562         }
1563
1564         return 0;
1565 }
1566
1567 void hp_amp_power(struct snd_soc_codec *codec, int on)
1568 {
1569         static int hp_amp_power_count;
1570         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1571 //      dump_reg(codec);
1572         if(on) {
1573                 if(hp_amp_power_count <= 0) {
1574                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1575                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
1576                         /* depop parameters */
1577                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1578                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1579                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1580                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1581                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1582                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1583                         /* headphone amp power on */
1584                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1585                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1586                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1587                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1588                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1589                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1590                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1591                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1592                         msleep(50);
1593                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1594                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1595                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1596
1597                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1598                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1599                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1600                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1601                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1602                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1603                 }
1604                 hp_amp_power_count++;
1605         } else {
1606                 hp_amp_power_count--;
1607                 if(hp_amp_power_count <= 0) {
1608                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1609                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1610                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1611                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1612                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1613                         /* headphone amp power down */
1614                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1615                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1616                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1617                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1618                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1619                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1620                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1621                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1622                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1623                                 0);
1624                 }
1625         }
1626 }
1627
1628 #if 1 //seq
1629 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1630 {
1631 #if 0
1632         /* depop parameters */
1633         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1634                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1635         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1636                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1637                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1638         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1639         /* headphone amp power on */
1640         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1641                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1642         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1643                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1644                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1645         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1646                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1647                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1648         msleep(50);
1649         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1650                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1651                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1652                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1653                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1654         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1655                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1656         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1657         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1658                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1659                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1660 #else
1661         hp_amp_power(codec, 1);
1662 #endif
1663         /* headphone unmute sequence */
1664         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1665                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1666                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1667                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1668                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1669         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1670         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1671                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1672         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1673                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1674         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1675                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1676                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1677         snd_soc_update_bits(codec, RT3261_HP_VOL,
1678                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1679         msleep(100);
1680         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1681                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1682                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1683                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1684         msleep(20);
1685         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1686                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1687 }
1688
1689 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1690 {
1691         /* headphone mute sequence */
1692         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1693                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1694                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1695                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1696                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1697         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1698         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1699                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1700         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1701                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1702         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1703                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1704                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1705                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1706         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1707                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1708         msleep(90);
1709         snd_soc_update_bits(codec, RT3261_HP_VOL,
1710                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1711         msleep(30);
1712 #if 0
1713         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1714         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1715                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1716                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1717                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1718         /* headphone amp power down */
1719         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1720                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1721                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1722                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1723                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1724                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1725                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1726         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1727                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1728                 0);
1729 #else
1730         hp_amp_power(codec, 0);
1731 #endif
1732 }
1733 #else //one bit
1734 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1735 {
1736         /* depop parameters */
1737         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1738                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1739         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1740                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1741                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1742         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1743         /* headphone amp power on */
1744         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1745                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1746         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1747                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1748                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1749         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1750                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1751                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1752         msleep(50);
1753         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1754                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1755                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1756         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1757         /* headphone unmute sequence */
1758         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1759                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1760                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1761         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1762                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1763         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1764                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1765                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1766                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1767                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1768         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1769                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1770                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1771         msleep(10);
1772         snd_soc_update_bits(codec, RT3261_HP_VOL,
1773                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1774         msleep(180);
1775         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1776                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1777 }
1778
1779 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1780 {
1781         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1782                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1783         snd_soc_update_bits(codec, RT3261_HP_VOL,
1784                 RT3261_L_MUTE | RT3261_R_MUTE,
1785                 RT3261_L_MUTE | RT3261_R_MUTE);
1786         msleep(90);
1787         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1788                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1789         msleep(30);
1790         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1791         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1792                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1793                 0);
1794 }
1795 #endif
1796
1797 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1798         struct snd_kcontrol *kcontrol, int event)
1799 {
1800         struct snd_soc_codec *codec = w->codec;
1801
1802         switch (event) {
1803         case SND_SOC_DAPM_POST_PMU:
1804                 rt3261_pmu_depop(codec);
1805                 break;
1806
1807         case SND_SOC_DAPM_PRE_PMD:
1808                 rt3261_pmd_depop(codec);
1809                 break;
1810
1811         default:
1812                 return 0;
1813         }
1814
1815         return 0;
1816 }
1817
1818 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1819         struct snd_kcontrol *kcontrol, int event)
1820 {
1821         struct snd_soc_codec *codec = w->codec;
1822
1823         switch (event) {
1824         case SND_SOC_DAPM_POST_PMU:
1825                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1826                                 RT3261_L_MUTE, 0);
1827                 break;
1828
1829         case SND_SOC_DAPM_PRE_PMD:
1830                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1831                         RT3261_L_MUTE, RT3261_L_MUTE);
1832                 break;
1833
1834         default:
1835                 return 0;
1836         }
1837
1838         return 0;
1839 }
1840
1841 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1842         struct snd_kcontrol *kcontrol, int event)
1843 {
1844         struct snd_soc_codec *codec = w->codec;
1845
1846         switch (event) {
1847         case SND_SOC_DAPM_POST_PMU:
1848                 hp_amp_power(codec,1);
1849                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1850                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1851                 break;
1852
1853         case SND_SOC_DAPM_PRE_PMD:
1854                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1855                         RT3261_L_MUTE | RT3261_R_MUTE,
1856                         RT3261_L_MUTE | RT3261_R_MUTE);
1857                 hp_amp_power(codec,0);
1858                 break;
1859
1860         default:
1861                 return 0;
1862         }
1863
1864         return 0;
1865 }
1866
1867 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1868         struct snd_kcontrol *kcontrol, int event)
1869 {
1870         struct snd_soc_codec *codec = w->codec;
1871         printk("enter %s\n",__func__);
1872         switch (event) {
1873         case SND_SOC_DAPM_PRE_PMU:
1874         case SND_SOC_DAPM_POST_PMD:
1875                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1876                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1877
1878                 break;
1879         default:
1880                 return 0;
1881         }
1882
1883         return 0;
1884 }
1885
1886 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1887         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1888                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1889         /* Input Side */
1890         /* micbias */
1891         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1892                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1893         #if 0
1894         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1895                         RT3261_PWR_MB1_BIT, 0),
1896         #else
1897         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
1898                         0, 0),
1899         #endif
1900         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1901                         RT3261_PWR_MB2_BIT, 0),
1902         /* Input Lines */
1903         SND_SOC_DAPM_INPUT("MIC1"),
1904         SND_SOC_DAPM_INPUT("MIC2"),
1905         SND_SOC_DAPM_INPUT("MIC3"),
1906         SND_SOC_DAPM_INPUT("DMIC1"),
1907         SND_SOC_DAPM_INPUT("DMIC2"),
1908
1909         SND_SOC_DAPM_INPUT("IN1P"),
1910         SND_SOC_DAPM_INPUT("IN1N"),
1911         SND_SOC_DAPM_INPUT("IN2P"),
1912         SND_SOC_DAPM_INPUT("IN2N"),
1913         SND_SOC_DAPM_INPUT("IN3P"),
1914         SND_SOC_DAPM_INPUT("IN3N"),
1915         SND_SOC_DAPM_INPUT("DMIC L1"),
1916         SND_SOC_DAPM_INPUT("DMIC R1"),
1917         SND_SOC_DAPM_INPUT("DMIC L2"),
1918         SND_SOC_DAPM_INPUT("DMIC R2"),
1919         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1920                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1921         /* Boost */
1922         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1923                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1924         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1925                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1926         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1927                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1928         /* Input Volume */
1929         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1930                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1931         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1932                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1933         /* IN Mux */
1934         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1935         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1936         /* REC Mixer */
1937         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1938                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1939         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1940                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1941         /* ADCs */
1942         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
1943                 0, 0),
1944         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
1945                 0, 0, rt3261_adc_event,
1946                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1947
1948         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
1949                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
1950         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
1951                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
1952         /* ADC Mux */
1953         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1954                                 &rt3261_sto_adc_l2_mux),
1955         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1956                                 &rt3261_sto_adc_r2_mux),
1957         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1958                                 &rt3261_sto_adc_l1_mux),
1959         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1960                                 &rt3261_sto_adc_r1_mux),
1961         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1962                                 &rt3261_mono_adc_l2_mux),
1963         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1964                                 &rt3261_mono_adc_l1_mux),
1965         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1966                                 &rt3261_mono_adc_r1_mux),
1967         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1968                                 &rt3261_mono_adc_r2_mux),
1969         /* ADC Mixer */
1970         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1971                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1972         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1973                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1974         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1975                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1976         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1977                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1978         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1979                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1980         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1981                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1982         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1983                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1984
1985         /* IF2 Mux */
1986         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1987                                 &rt3261_if2_adc_l_mux),
1988         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1989                                 &rt3261_if2_adc_r_mux),
1990
1991         /* Digital Interface */
1992         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1993                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1994         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1995         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1996         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1997         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1998         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1999         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2000         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2001                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2002         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2003         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2004         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2005         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2006         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2007         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2008         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2009                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2010         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2011         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2012         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2013         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2014         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2015         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2016
2017         /* Digital Interface Select */
2018         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2019         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2020         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2021         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2022         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2023
2024         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2025         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2026         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2027         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2028         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2029
2030         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2031         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2032
2033         /* Audio Interface */
2034         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2035         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2036         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2037         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2038         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2039         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2040
2041         /* Audio DSP */
2042         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2043
2044         /* ANC */
2045         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2046
2047         /* Output Side */
2048         /* DAC mixer before sound effect  */
2049         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2050                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2051         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2052                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2053
2054         /* DAC2 channel Mux */
2055         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2056                                 &rt3261_dac_l2_mux),
2057         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2058                                 &rt3261_dac_r2_mux),
2059         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2060                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2061         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2062                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2063
2064         /* DAC Mixer */
2065         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2066                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2067         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2068                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2069         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2070                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2071         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2072                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2073         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2074                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2075         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2076                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2077         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2078                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
2079                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
2080
2081         /* DACs */
2082         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2083                         RT3261_PWR_DAC_L1_BIT, 0),
2084         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2085                         RT3261_PWR_DAC_L2_BIT, 0),
2086         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2087                         RT3261_PWR_DAC_R1_BIT, 0),
2088         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2089                         RT3261_PWR_DAC_R2_BIT, 0),
2090         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2091                 0, 0, NULL, 0),
2092         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2093                 0, 0, NULL, 0),
2094         /* SPK/OUT Mixer */
2095         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2096                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2097         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2098                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2099         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2100                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2101         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2102                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2103         /* Ouput Volume */
2104         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2105                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2106         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2107                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2108         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2109                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2110         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2111                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2112         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2113                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2114         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2115                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2116         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2117                 0, 0, NULL, 0),
2118         /* SPO/HPO/LOUT/Mono Mixer */
2119         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2120                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2121         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2122                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2123         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2124                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2125         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2126                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2127         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2128                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2129         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2130                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2131
2132         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2133                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2134         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2135                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2136         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2137                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2138         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2139                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2140                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2141
2142         /* Output Lines */
2143         SND_SOC_DAPM_OUTPUT("SPOLP"),
2144         SND_SOC_DAPM_OUTPUT("SPOLN"),
2145         SND_SOC_DAPM_OUTPUT("SPORP"),
2146         SND_SOC_DAPM_OUTPUT("SPORN"),
2147         SND_SOC_DAPM_OUTPUT("HPOL"),
2148         SND_SOC_DAPM_OUTPUT("HPOR"),
2149         SND_SOC_DAPM_OUTPUT("LOUTL"),
2150         SND_SOC_DAPM_OUTPUT("LOUTR"),
2151         SND_SOC_DAPM_OUTPUT("MonoP"),
2152         SND_SOC_DAPM_OUTPUT("MonoN"),
2153 };
2154
2155 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2156         {"IN1P", NULL, "LDO2"},
2157         {"IN2P", NULL, "LDO2"},
2158         {"IN3P", NULL, "LDO2"},
2159
2160         {"IN1P", NULL, "MIC1"},
2161         {"IN1N", NULL, "MIC1"},
2162         {"IN2P", NULL, "MIC2"},
2163         {"IN2N", NULL, "MIC2"},
2164         {"IN3P", NULL, "MIC3"},
2165         {"IN3N", NULL, "MIC3"},
2166
2167         {"DMIC L1", NULL, "DMIC1"},
2168         {"DMIC R1", NULL, "DMIC1"},
2169         {"DMIC L2", NULL, "DMIC2"},
2170         {"DMIC R2", NULL, "DMIC2"},
2171
2172         {"BST1", NULL, "IN1P"},
2173         {"BST1", NULL, "IN1N"},
2174         {"BST2", NULL, "IN2P"},
2175         {"BST2", NULL, "IN2N"},
2176         {"BST3", NULL, "IN3P"},
2177         {"BST3", NULL, "IN3N"},
2178
2179         {"INL VOL", NULL, "IN2P"},
2180         {"INR VOL", NULL, "IN2N"},
2181
2182         {"RECMIXL", "HPOL Switch", "HPOL"},
2183         {"RECMIXL", "INL Switch", "INL VOL"},
2184         {"RECMIXL", "BST3 Switch", "BST3"},
2185         {"RECMIXL", "BST2 Switch", "BST2"},
2186         {"RECMIXL", "BST1 Switch", "BST1"},
2187         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2188
2189         {"RECMIXR", "HPOR Switch", "HPOR"},
2190         {"RECMIXR", "INR Switch", "INR VOL"},
2191         {"RECMIXR", "BST3 Switch", "BST3"},
2192         {"RECMIXR", "BST2 Switch", "BST2"},
2193         {"RECMIXR", "BST1 Switch", "BST1"},
2194         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2195
2196         {"ADC L", NULL, "RECMIXL"},
2197         {"ADC L", NULL, "ADC L power"},
2198         {"ADC R", NULL, "RECMIXR"},
2199         {"ADC R", NULL, "ADC R power"},
2200
2201         {"DMIC L1", NULL, "DMIC CLK"},
2202         {"DMIC L2", NULL, "DMIC CLK"},
2203
2204         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2205         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2206         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2207         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2208         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2209
2210         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2211         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2212         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2213         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2214         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2215
2216         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2217         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2218         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2219         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2220         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2221
2222         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2223         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2224         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2225         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2226         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2227
2228         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2229         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2230         {"Stereo ADC MIXL", NULL, "stereo filter"},
2231         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2232
2233         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2234         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2235         {"Stereo ADC MIXR", NULL, "stereo filter"},
2236         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2237
2238         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2239         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2240         {"Mono ADC MIXL", NULL, "mono left filter"},
2241         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2242
2243         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2244         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2245         {"Mono ADC MIXR", NULL, "mono right filter"},
2246         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2247
2248         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2249         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2250
2251         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2252         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2253         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2254         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2255         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2256         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2257
2258         {"IF1 ADC", NULL, "I2S1"},
2259         {"IF1 ADC", NULL, "IF1 ADC L"},
2260         {"IF1 ADC", NULL, "IF1 ADC R"},
2261         {"IF2 ADC", NULL, "I2S2"},
2262         {"IF2 ADC", NULL, "IF2 ADC L"},
2263         {"IF2 ADC", NULL, "IF2 ADC R"},
2264         {"IF3 ADC", NULL, "I2S3"},
2265         {"IF3 ADC", NULL, "IF3 ADC L"},
2266         {"IF3 ADC", NULL, "IF3 ADC R"},
2267
2268         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2269         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2270         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2271         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2272         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2273         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2274         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2275         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2276         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2277         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2278
2279         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2280         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2281         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2282         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2283         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2284         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2285         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2286         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2287         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2288         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2289
2290         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2291         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2292         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2293         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2294         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2295         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2296         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2297         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2298
2299         {"AIF1TX", NULL, "DAI1 TX Mux"},
2300         {"AIF1TX", NULL, "SDI1 TX Mux"},
2301         {"AIF2TX", NULL, "DAI2 TX Mux"},
2302         {"AIF2TX", NULL, "SDI2 TX Mux"},
2303         {"AIF3TX", NULL, "DAI3 TX Mux"},
2304
2305         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2306         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2307         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2308         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2309         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2310         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2311         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2312         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2313
2314         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2315         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2316         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2317         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2318         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2319         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2320         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2321         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2322
2323         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2324         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2325         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2326         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2327         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2328         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2329         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2330         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2331
2332         {"IF1 DAC", NULL, "I2S1"},
2333         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2334         {"IF2 DAC", NULL, "I2S2"},
2335         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2336         {"IF3 DAC", NULL, "I2S3"},
2337         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2338
2339         {"IF1 DAC L", NULL, "IF1 DAC"},
2340         {"IF1 DAC R", NULL, "IF1 DAC"},
2341         {"IF2 DAC L", NULL, "IF2 DAC"},
2342         {"IF2 DAC R", NULL, "IF2 DAC"},
2343         {"IF3 DAC L", NULL, "IF3 DAC"},
2344         {"IF3 DAC R", NULL, "IF3 DAC"},
2345
2346         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2347         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2348         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2349         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2350
2351         {"ANC", NULL, "Stereo ADC MIXL"},
2352         {"ANC", NULL, "Stereo ADC MIXR"},
2353
2354         {"Audio DSP", NULL, "DAC MIXL"},
2355         {"Audio DSP", NULL, "DAC MIXR"},
2356
2357         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2358         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2359         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2360         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2361
2362         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2363         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2364         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2365         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2366         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2367
2368         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2369         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2370         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2371         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2372         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2373         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2374
2375         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2376         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2377         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2378         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2379         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2380         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2381
2382         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2383         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2384         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2385         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2386
2387         {"DAC L1", NULL, "Stereo DAC MIXL"},
2388         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2389         {"DAC R1", NULL, "Stereo DAC MIXR"},
2390         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2391         {"DAC L2", NULL, "Mono DAC MIXL"},
2392         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2393         {"DAC R2", NULL, "Mono DAC MIXR"},
2394         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2395
2396         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2397         {"SPK MIXL", "INL Switch", "INL VOL"},
2398         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2399         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2400         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2401         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2402         {"SPK MIXR", "INR Switch", "INR VOL"},
2403         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2404         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2405         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2406
2407         {"OUT MIXL", "BST3 Switch", "BST3"},
2408         {"OUT MIXL", "BST1 Switch", "BST1"},
2409         {"OUT MIXL", "INL Switch", "INL VOL"},
2410         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2411         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2412         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2413         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2414
2415         {"OUT MIXR", "BST3 Switch", "BST3"},
2416         {"OUT MIXR", "BST2 Switch", "BST2"},
2417         {"OUT MIXR", "BST1 Switch", "BST1"},
2418         {"OUT MIXR", "INR Switch", "INR VOL"},
2419         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2420         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2421         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2422         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2423
2424         {"SPKVOL L", NULL, "SPK MIXL"},
2425         {"SPKVOL R", NULL, "SPK MIXR"},
2426         {"HPOVOL L", NULL, "OUT MIXL"},
2427         {"HPOVOL R", NULL, "OUT MIXR"},
2428         {"OUTVOL L", NULL, "OUT MIXL"},
2429         {"OUTVOL R", NULL, "OUT MIXR"},
2430 #if 0//org
2431         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2432         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2433 #else //bard 8-27
2434         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2435         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2436         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2437 #endif
2438         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2439         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2440         {"SPOL MIX", "BST1 Switch", "BST1"},
2441         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2442         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2443         {"SPOR MIX", "BST1 Switch", "BST1"},
2444
2445         {"DAC 2", NULL, "DAC L2"},
2446         {"DAC 2", NULL, "DAC R2"},
2447         {"DAC 1", NULL, "DAC L1"},
2448         {"DAC 1", NULL, "DAC R1"},
2449         {"HPOVOL", NULL, "HPOVOL L"},
2450         {"HPOVOL", NULL, "HPOVOL R"},
2451         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2452         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2453         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2454
2455         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2456         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2457         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2458         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2459
2460         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2461         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2462         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2463         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2464         {"Mono MIX", "BST1 Switch", "BST1"},
2465
2466         {"SPK amp", NULL, "SPOL MIX"},
2467         {"SPK amp", NULL, "SPOR MIX"},
2468         {"SPOLP", NULL, "SPK amp"},
2469         {"SPOLN", NULL, "SPK amp"},
2470         {"SPORP", NULL, "SPK amp"},
2471         {"SPORN", NULL, "SPK amp"},
2472
2473         {"HP amp", NULL, "HPO MIX"},
2474         {"HPOL", NULL, "HP amp"},
2475         {"HPOR", NULL, "HP amp"},
2476
2477         {"LOUT amp", NULL, "LOUT MIX"},
2478         {"LOUTL", NULL, "LOUT amp"},
2479         {"LOUTR", NULL, "LOUT amp"},
2480
2481         {"Mono amp", NULL, "Mono MIX"},
2482         {"MonoP", NULL, "Mono amp"},
2483         {"MonoN", NULL, "Mono amp"},
2484 };
2485
2486 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2487 {
2488         int ret = 0, val;
2489
2490         if(codec == NULL)
2491                 return -EINVAL;
2492
2493         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2494         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2495         switch (dai_id) {
2496         case RT3261_AIF1:
2497                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2498                         val == RT3261_IF_113)
2499                         ret |= RT3261_U_IF1;
2500                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2501                         val == RT3261_IF_113)
2502                         ret |= RT3261_U_IF2;
2503                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2504                         ret |= RT3261_U_IF3;
2505                 break;
2506
2507         case RT3261_AIF2:
2508                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2509                         val == RT3261_IF_223)
2510                         ret |= RT3261_U_IF1;
2511                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2512                         val == RT3261_IF_223)
2513                         ret |= RT3261_U_IF2;
2514                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2515                         ret |= RT3261_U_IF3;
2516                 break;
2517
2518         default:
2519                 ret = -EINVAL;
2520                 break;
2521         }
2522
2523         return ret;
2524 }
2525
2526 static int get_clk_info(int sclk, int rate)
2527 {
2528         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2529
2530         if (sclk <= 0 || rate <= 0)
2531                 return -EINVAL;
2532
2533         rate = rate << 8;
2534         for (i = 0; i < ARRAY_SIZE(pd); i++)
2535                 if (sclk == rate * pd[i])
2536                         return i;
2537
2538         return -EINVAL;
2539 }
2540
2541 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2542         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2543 {
2544         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2545         struct snd_soc_codec *codec = rtd->codec;
2546         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2547         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2548         int pre_div, bclk_ms, frame_size;
2549
2550         rt3261->lrck[dai->id] = params_rate(params);
2551         if(dai->id == 1)
2552                 rt3261->lrck[dai->id] = 8000;
2553         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2554         if (pre_div < 0) {
2555                 dev_err(codec->dev, "Unsupported clock setting\n");
2556                 return -EINVAL;
2557         }
2558         frame_size = snd_soc_params_to_frame_size(params);
2559         if (frame_size < 0) {
2560                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2561                 return -EINVAL;
2562         }
2563         bclk_ms = frame_size > 32 ? 1 : 0;
2564         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2565
2566         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2567                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2568         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2569                                 bclk_ms, pre_div, dai->id);
2570
2571         switch (params_format(params)) {
2572         case SNDRV_PCM_FORMAT_S16_LE:
2573                 break;
2574         case SNDRV_PCM_FORMAT_S20_3LE:
2575                 val_len |= RT3261_I2S_DL_20;
2576                 break;
2577         case SNDRV_PCM_FORMAT_S24_LE:
2578                 val_len |= RT3261_I2S_DL_24;
2579                 break;
2580         case SNDRV_PCM_FORMAT_S8:
2581                 val_len |= RT3261_I2S_DL_8;
2582                 break;
2583         default:
2584                 return -EINVAL;
2585         }
2586
2587         dai_sel = get_sdp_info(codec, dai->id);
2588         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2589         if (dai_sel < 0) {
2590                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2591                 return -EINVAL;
2592         }
2593         if (dai_sel & RT3261_U_IF1) {
2594                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2595                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2596                         pre_div << RT3261_I2S_PD1_SFT;
2597                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2598                         RT3261_I2S_DL_MASK, val_len);
2599                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2600         }
2601         if (dai_sel & RT3261_U_IF2) {
2602                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2603                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2604                         pre_div << RT3261_I2S_PD2_SFT;
2605                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2606                         RT3261_I2S_DL_MASK, val_len);
2607                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2608         }
2609
2610         return 0;
2611 }
2612
2613 static int rt3261_prepare(struct snd_pcm_substream *substream,
2614                                 struct snd_soc_dai *dai)
2615 {
2616         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2617         struct snd_soc_codec *codec = rtd->codec;
2618         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2619
2620         rt3261->aif_pu = dai->id;
2621         return 0;
2622 }
2623
2624 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2625 {
2626         struct snd_soc_codec *codec = dai->codec;
2627         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2628         unsigned int reg_val = 0, dai_sel;
2629
2630         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2631         case SND_SOC_DAIFMT_CBM_CFM:
2632                 rt3261->master[dai->id] = 1;
2633                 break;
2634         case SND_SOC_DAIFMT_CBS_CFS:
2635                 reg_val |= RT3261_I2S_MS_S;
2636                 rt3261->master[dai->id] = 0;
2637                 break;
2638         default:
2639                 return -EINVAL;
2640         }
2641
2642         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2643         case SND_SOC_DAIFMT_NB_NF:
2644                 break;
2645         case SND_SOC_DAIFMT_IB_NF:
2646                 reg_val |= RT3261_I2S_BP_INV;
2647                 break;
2648         default:
2649                 return -EINVAL;
2650         }
2651
2652         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2653         case SND_SOC_DAIFMT_I2S:
2654                 break;
2655         case SND_SOC_DAIFMT_LEFT_J:
2656                 reg_val |= RT3261_I2S_DF_LEFT;
2657                 break;
2658         case SND_SOC_DAIFMT_DSP_A:
2659                 reg_val |= RT3261_I2S_DF_PCM_A;
2660                 break;
2661         case SND_SOC_DAIFMT_DSP_B:
2662                 reg_val |= RT3261_I2S_DF_PCM_B;
2663                 break;
2664         default:
2665                 return -EINVAL;
2666         }
2667
2668         dai_sel = get_sdp_info(codec, dai->id);
2669         if (dai_sel < 0) {
2670                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2671                 return -EINVAL;
2672         }
2673         if (dai_sel & RT3261_U_IF1) {
2674                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2675                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2676                         RT3261_I2S_DF_MASK, reg_val);
2677         }
2678         if (dai_sel & RT3261_U_IF2) {
2679                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2680                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2681                         RT3261_I2S_DF_MASK, reg_val);
2682         }
2683
2684         return 0;
2685 }
2686
2687 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2688                 int clk_id, unsigned int freq, int dir)
2689 {
2690         struct snd_soc_codec *codec = dai->codec;
2691         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2692         unsigned int reg_val = 0;
2693
2694         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2695                 return 0;
2696
2697         switch (clk_id) {
2698         case RT3261_SCLK_S_MCLK:
2699                 reg_val |= RT3261_SCLK_SRC_MCLK;
2700                 break;
2701         case RT3261_SCLK_S_PLL1:
2702                 reg_val |= RT3261_SCLK_SRC_PLL1;
2703                 break;
2704         case RT3261_SCLK_S_RCCLK:
2705                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2706                 break;
2707         default:
2708                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2709                 return -EINVAL;
2710         }
2711         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2712                 RT3261_SCLK_SRC_MASK, reg_val);
2713         rt3261->sysclk = freq;
2714         rt3261->sysclk_src = clk_id;
2715
2716         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2717
2718         return 0;
2719 }
2720
2721 /**
2722  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2723  * @freq_in: external clock provided to codec.
2724  * @freq_out: target clock which codec works on.
2725  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2726  *
2727  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2728  * which make calculation more efficiently.
2729  *
2730  * Returns 0 for success or negative error code.
2731  */
2732 static int rt3261_pll_calc(const unsigned int freq_in,
2733         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2734 {
2735         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2736         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2737         bool bypass = false;
2738
2739         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2740                 return -EINVAL;
2741
2742         for (n_t = 0; n_t <= max_n; n_t++) {
2743                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2744                 if (in_t < 0)
2745                         continue;
2746                 if (in_t == freq_out) {
2747                         bypass = true;
2748                         n = n_t;
2749                         goto code_find;
2750                 }
2751                 for (m_t = 0; m_t <= max_m; m_t++) {
2752                         out_t = in_t / (m_t + 2);
2753                         red = abs(out_t - freq_out);
2754                         if (red < red_t) {
2755                                 n = n_t;
2756                                 m = m_t;
2757                                 if (red == 0)
2758                                         goto code_find;
2759                                 red_t = red;
2760                         }
2761                 }
2762         }
2763         pr_debug("Only get approximation about PLL\n");
2764
2765 code_find:
2766
2767         pll_code->m_bp = bypass;
2768         pll_code->m_code = m;
2769         pll_code->n_code = n;
2770         pll_code->k_code = 2;
2771         return 0;
2772 }
2773
2774 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2775                         unsigned int freq_in, unsigned int freq_out)
2776 {
2777         struct snd_soc_codec *codec = dai->codec;
2778         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2779         struct rt3261_pll_code pll_code;
2780         int ret, dai_sel;
2781
2782         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2783             freq_out == rt3261->pll_out)
2784                 return 0;
2785
2786         if (!freq_in || !freq_out) {
2787                 dev_dbg(codec->dev, "PLL disabled\n");
2788
2789                 rt3261->pll_in = 0;
2790                 rt3261->pll_out = 0;
2791                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2792                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2793                 return 0;
2794         }
2795
2796         switch (source) {
2797         case RT3261_PLL1_S_MCLK:
2798                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2799                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2800                 break;
2801         case RT3261_PLL1_S_BCLK1:
2802         case RT3261_PLL1_S_BCLK2:
2803                 dai_sel = get_sdp_info(codec, dai->id);
2804                 if (dai_sel < 0) {
2805                         dev_err(codec->dev,
2806                                 "Failed to get sdp info: %d\n", dai_sel);
2807                         return -EINVAL;
2808                 }
2809                 if (dai_sel & RT3261_U_IF1) {
2810                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2811                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2812                 }
2813                 if (dai_sel & RT3261_U_IF2) {
2814                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2815                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2816                 }
2817                 if (dai_sel & RT3261_U_IF3) {
2818                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2819                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2820                 }
2821                 break;
2822         default:
2823                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2824                 return -EINVAL;
2825         }
2826
2827         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2828         if (ret < 0) {
2829                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2830                 return ret;
2831         }
2832
2833         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2834                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2835
2836         snd_soc_write(codec, RT3261_PLL_CTRL1,
2837                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2838         snd_soc_write(codec, RT3261_PLL_CTRL2,
2839                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2840                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2841
2842         rt3261->pll_in = freq_in;
2843         rt3261->pll_out = freq_out;
2844         rt3261->pll_src = source;
2845
2846         return 0;
2847 }
2848
2849 /**
2850  * rt3261_index_show - Dump private registers.
2851  * @dev: codec device.
2852  * @attr: device attribute.
2853  * @buf: buffer for display.
2854  *
2855  * To show non-zero values of all private registers.
2856  *
2857  * Returns buffer length.
2858  */
2859 static ssize_t rt3261_index_show(struct device *dev,
2860         struct device_attribute *attr, char *buf)
2861 {
2862         struct i2c_client *client = to_i2c_client(dev);
2863         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2864         struct snd_soc_codec *codec = rt3261->codec;
2865         unsigned int val;
2866         int cnt = 0, i;
2867
2868         cnt += sprintf(buf, "RT3261 index register\n");
2869         for (i = 0; i < 0xb4; i++) {
2870                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2871                         break;
2872                 val = rt3261_index_read(codec, i);
2873                 if (!val)
2874                         continue;
2875                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2876                                 "%02x: %04x\n", i, val);
2877         }
2878
2879         if (cnt >= PAGE_SIZE)
2880                 cnt = PAGE_SIZE - 1;
2881
2882         return cnt;
2883 }
2884 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2885
2886 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2887                         enum snd_soc_bias_level level)
2888 {
2889         switch (level) {
2890         case SND_SOC_BIAS_ON:
2891                 break;
2892
2893         case SND_SOC_BIAS_PREPARE:
2894                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2895                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2896                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2897                 break;
2898
2899         case SND_SOC_BIAS_STANDBY:
2900                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2901                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2902                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2903                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2904                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2905                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2906                         msleep(10);
2907                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2908                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2909                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2910                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2911                         codec->cache_only = false;
2912                         codec->cache_sync = 1;
2913                         snd_soc_cache_sync(codec);
2914                         rt3261_index_sync(codec);
2915                 }
2916                 break;
2917
2918         case SND_SOC_BIAS_OFF:
2919                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2920                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2921                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2922                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2923                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2924                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2925                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2926                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2927                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2928                 break;
2929
2930         default:
2931                 break;
2932         }
2933         codec->dapm.bias_level = level;
2934
2935         return 0;
2936 }
2937
2938 static int rt3261_proc_init(void);
2939
2940
2941 static int rt3261_probe(struct snd_soc_codec *codec)
2942 {
2943         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2944         int ret;
2945         struct clk *iis_clk;
2946
2947         #if defined (CONFIG_SND_SOC_RT3224)
2948         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
2949         #else
2950         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
2951         #endif
2952
2953         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2954         if (ret != 0) {
2955                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2956                 return ret;
2957         }
2958
2959         #ifdef RT3261_PROC
2960         rt3261_proc_init();
2961         #endif
2962
2963         #if defined (CONFIG_SND_SOC_RT5623)
2964         //for rt5623 MCLK use
2965         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2966         if (IS_ERR(iis_clk)) {
2967                 printk("failed to get i2s clk\n");
2968                 ret = PTR_ERR(iis_clk);
2969         }else{
2970                 printk("I2S2 got i2s clk ok!\n");
2971                 clk_enable(iis_clk);
2972                 clk_set_rate(iis_clk, 11289600);
2973                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2974                 clk_put(iis_clk);
2975         }
2976         #endif
2977
2978         rt3261_reset(codec);
2979         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2980                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2981                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2982                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2983                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2984         msleep(10);
2985         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2986                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2987                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2988         /* DMIC */
2989         if (rt3261->dmic_en == RT3261_DMIC1) {
2990                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2991                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2992                 snd_soc_update_bits(codec, RT3261_DMIC,
2993                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2994                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2995         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2996                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2997                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2998                 snd_soc_update_bits(codec, RT3261_DMIC,
2999                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3000                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3001         }
3002         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3003         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3004         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
3005         if(0x5==ret) {
3006                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3007                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3008                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3009         }
3010         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3011                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3012                         0<<7 | 0<<6 );
3013         rt3261_reg_init(codec);
3014
3015         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3016         rt3261->codec = codec;
3017
3018         snd_soc_add_controls(codec, rt3261_snd_controls,
3019                         ARRAY_SIZE(rt3261_snd_controls));
3020         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3021                         ARRAY_SIZE(rt3261_dapm_widgets));
3022         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3023                         ARRAY_SIZE(rt3261_dapm_routes));
3024
3025
3026 #if defined (CONFIG_SND_SOC_RT3261)
3027         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3028         rt3261_dsp_probe(codec);
3029 #endif
3030
3031 #ifdef RTK_IOCTL
3032 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3033         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3034         ioctl_ops->index_write = rt3261_index_write;
3035         ioctl_ops->index_read = rt3261_index_read;
3036         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3037         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3038         realtek_ce_init_hwdep(codec);
3039 #endif
3040 #endif
3041
3042
3043         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3044         if (ret != 0) {
3045                 dev_err(codec->dev,
3046                         "Failed to create index_reg sysfs files: %d\n", ret);
3047                 return ret;
3048         }
3049         rt3261_codec = codec;
3050         return 0;
3051 }
3052
3053 static int rt3261_remove(struct snd_soc_codec *codec)
3054 {
3055         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3056         return 0;
3057 }
3058
3059 #ifdef CONFIG_PM
3060 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3061 {
3062 #if defined (CONFIG_SND_SOC_RT3261)
3063         /* After opening LDO of DSP, then close LDO of codec.
3064          * (1) DSP LDO power on
3065          * (2) DSP core power off
3066          * (3) DSP IIS interface power off
3067          * (4) Toggle pin of codec LDO1 to power off
3068          */
3069         rt3261_dsp_suspend(codec, state);
3070 #endif
3071         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3072         return 0;
3073 }
3074
3075 static int rt3261_resume(struct snd_soc_codec *codec)
3076 {
3077         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3078 #if defined (CONFIG_SND_SOC_RT3261)
3079         /* After opening LDO of codec, then close LDO of DSP. */
3080         rt3261_dsp_resume(codec);
3081 #endif
3082         return 0;
3083 }
3084 #else
3085 #define rt3261_suspend NULL
3086 #define rt3261_resume NULL
3087 #endif
3088
3089 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3090 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3091                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3092
3093 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3094         .hw_params = rt3261_hw_params,
3095         .prepare = rt3261_prepare,
3096         .set_fmt = rt3261_set_dai_fmt,
3097         .set_sysclk = rt3261_set_dai_sysclk,
3098         .set_pll = rt3261_set_dai_pll,
3099 };
3100
3101 struct snd_soc_dai_driver rt3261_dai[] = {
3102         {
3103                 .name = "rt3261-aif1",
3104                 .id = RT3261_AIF1,
3105                 .playback = {
3106                         .stream_name = "AIF1 Playback",
3107                         .channels_min = 1,
3108                         .channels_max = 2,
3109                         .rates = RT3261_STEREO_RATES,
3110                         .formats = RT3261_FORMATS,
3111                 },
3112                 .capture = {
3113                         .stream_name = "AIF1 Capture",
3114                         .channels_min = 1,
3115                         .channels_max = 2,
3116                         .rates = RT3261_STEREO_RATES,
3117                         .formats = RT3261_FORMATS,
3118                 },
3119                 .ops = &rt3261_aif_dai_ops,
3120         },
3121         {
3122                 .name = "rt3261-aif2",
3123                 .id = RT3261_AIF2,
3124                 .playback = {
3125                         .stream_name = "AIF2 Playback",
3126                         .channels_min = 1,
3127                         .channels_max = 2,
3128                         .rates = RT3261_STEREO_RATES,
3129                         .formats = RT3261_FORMATS,
3130                 },
3131                 .capture = {
3132                         .stream_name = "AIF2 Capture",
3133                         .channels_min = 1,
3134                         .channels_max = 2,
3135                         .rates = RT3261_STEREO_RATES,
3136                         .formats = RT3261_FORMATS,
3137                 },
3138                 .ops = &rt3261_aif_dai_ops,
3139         },
3140 };
3141
3142 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3143         .probe = rt3261_probe,
3144         .remove = rt3261_remove,
3145         .suspend = rt3261_suspend,
3146         .resume = rt3261_resume,
3147         .set_bias_level = rt3261_set_bias_level,
3148         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3149         .reg_word_size = sizeof(u16),
3150         .reg_cache_default = rt3261_reg,
3151         .volatile_register = rt3261_volatile_register,
3152         .readable_register = rt3261_readable_register,
3153         .reg_cache_step = 1,
3154 };
3155
3156 static const struct i2c_device_id rt3261_i2c_id[] = {
3157         { "rt3261", 0 },
3158         { }
3159 };
3160 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3161
3162 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3163                     const struct i2c_device_id *id)
3164 {
3165         struct rt3261_priv *rt3261;
3166         int ret;
3167         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3168
3169         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3170         if (NULL == rt3261)
3171                 return -ENOMEM;
3172
3173         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3174         rt3261->io_init = pdata->io_init;
3175
3176         if(rt3261->io_init)
3177                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3178
3179         #if defined (CONFIG_SND_SOC_RT5623)
3180         rt3261->modem_is_open = 0;
3181         #endif
3182
3183         i2c_set_clientdata(i2c, rt3261);
3184         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3185         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3186                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3187         if (ret < 0)
3188                 kfree(rt3261);
3189
3190         return ret;
3191 }
3192
3193 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3194 {
3195         snd_soc_unregister_codec(&i2c->dev);
3196         kfree(i2c_get_clientdata(i2c));
3197         return 0;
3198 }
3199
3200 static void rt3261_i2c_shutdown(struct i2c_client *client)
3201 {
3202         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3203         struct snd_soc_codec *codec = rt3261->codec;
3204
3205         if (codec != NULL)
3206                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3207 }
3208
3209 struct i2c_driver rt3261_i2c_driver = {
3210         .driver = {
3211                 .name = "rt3261",
3212                 .owner = THIS_MODULE,
3213         },
3214         .probe = rt3261_i2c_probe,
3215         .remove   = __devexit_p(rt3261_i2c_remove),
3216         .shutdown = rt3261_i2c_shutdown,
3217         .id_table = rt3261_i2c_id,
3218 };
3219
3220 static int __init rt3261_modinit(void)
3221 {
3222         return i2c_add_driver(&rt3261_i2c_driver);
3223 }
3224 module_init(rt3261_modinit);
3225
3226 static void __exit rt3261_modexit(void)
3227 {
3228         i2c_del_driver(&rt3261_i2c_driver);
3229 }
3230 module_exit(rt3261_modexit);
3231
3232 MODULE_DESCRIPTION("ASoC RT3261 driver");
3233 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3234 MODULE_LICENSE("GPL");
3235
3236
3237 #ifdef RT3261_PROC
3238
3239 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3240                 unsigned long len, void *data)
3241 {
3242         char *cookie_pot;
3243         char *p;
3244         int reg;
3245         int i;
3246         int value;
3247         struct rt3261_dsp_param param;
3248
3249         cookie_pot = (char *)vmalloc( len );
3250         if (!cookie_pot)
3251         {
3252                 return -ENOMEM;
3253         }
3254         else
3255         {
3256                 if (copy_from_user( cookie_pot, buffer, len ))
3257                         return -EFAULT;
3258         }
3259
3260         switch(cookie_pot[0])
3261         {
3262                 case 'r':
3263                 case 'R':
3264                         printk("Read reg debug\n");
3265                         if(cookie_pot[1] ==':')
3266                         {
3267                                 strsep(&cookie_pot,":");
3268                                 while((p=strsep(&cookie_pot,",")))
3269                                 {
3270                                         reg = simple_strtol(p,NULL,16);
3271                                         value = rt3261_read(rt3261_codec,reg);
3272                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3273                                 }
3274                                 printk("\n");
3275                         }
3276                         else
3277                         {
3278                                 printk("Error Read reg debug.\n");
3279                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3280                         }
3281                         break;
3282                 case 'w':
3283                 case 'W':
3284                         printk("Write reg debug\n");
3285                         if(cookie_pot[1] ==':')
3286                         {
3287                                 strsep(&cookie_pot,":");
3288                                 while((p=strsep(&cookie_pot,"=")))
3289                                 {
3290                                         reg = simple_strtol(p,NULL,16);
3291                                         p=strsep(&cookie_pot,",");
3292                                         value = simple_strtol(p,NULL,16);
3293                                         rt3261_write(rt3261_codec,reg,value);
3294                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3295                                 }
3296                                 printk("\n");
3297                         }
3298                         else
3299                         {
3300                                 printk("Error Write reg debug.\n");
3301                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3302                         }
3303                         break;
3304                 case 'a':
3305                         printk("Dump rt3261 index reg \n");
3306
3307                         for (i = 0; i < 0xb4; i++)
3308                         {
3309                                 value = rt3261_index_read(rt3261_codec, i);
3310                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3311                         }
3312                         break;
3313                 #if defined (CONFIG_SND_SOC_RT3261)
3314                 case 'b':
3315                         param.cmd_fmt =  0x00e0;
3316                         param.cmd = RT3261_DSP_CMD_MW;
3317                         printk("Write dsp reg debug\n");
3318                         if(cookie_pot[1] ==':')
3319                         {
3320                                 strsep(&cookie_pot,":");
3321                                 while((p=strsep(&cookie_pot,"=")))
3322                                 {
3323                                         param.addr = simple_strtol(p,NULL,16);
3324                                         p=strsep(&cookie_pot,",");
3325                                         param.data = simple_strtol(p,NULL,16);
3326                                         rt3261_dsp_write(rt3261_codec,&param);
3327                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3328                                 }
3329                                 printk("\n");
3330                         }
3331                         break;
3332                 case 'c':
3333                         printk("Read dsp reg debug\n");
3334                         if(cookie_pot[1] ==':')
3335                         {
3336                                 strsep(&cookie_pot,":");
3337                                 while((p=strsep(&cookie_pot,",")))
3338                                 {
3339                                         reg = simple_strtol(p,NULL,16);
3340                                         value = rt3261_dsp_read(rt3261_codec,reg);
3341                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3342                                 }
3343                                 printk("\n");
3344                         }
3345                         break;
3346                 #endif
3347                 default:
3348                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3349                         printk("-->'d&&D' Open or Off the debug\n");
3350                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3351                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3352                         break;
3353         }
3354
3355         return len;
3356 }
3357
3358 static const struct file_operations rt3261_proc_fops = {
3359         .owner          = THIS_MODULE,
3360 };
3361
3362 static int rt3261_proc_init(void)
3363 {
3364         struct proc_dir_entry *rt3261_proc_entry;
3365         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3366         if(rt3261_proc_entry != NULL)
3367         {
3368                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3369                 return 0;
3370         }
3371         else
3372         {
3373                 printk("create proc error !\n");
3374                 return -1;
3375         }
3376 }
3377 #endif