sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 char debug_write_read = 0;
  37 #endif
  38
  39 static struct snd_soc_codec *rt3261_codec;
  40
  41 #if 1
  42 #define DBG(x...)       printk(KERN_INFO x)
  43 #else
  44 #define DBG(x...)
  45 #endif
  46
  47 //#define RTK_IOCTL
  48 #ifdef RTK_IOCTL
  49 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  50 #include "rt_codec_ioctl.h"
  51 #include "rt3261_ioctl.h"
  52 #endif
  53 #endif
  54
  55 #include "rt3261.h"
  56 #if defined (CONFIG_SND_SOC_RT3261)
  57 #include "rt3261-dsp.h"
  58 #endif
  59
  60 #define RT3261_REG_RW 1 /* for debug */
  61 #define RT3261_DET_EXT_MIC 0
  62
  63 #define VERSION "RT3261_V1.0.0"
  64
  65 struct rt3261_init_reg {
  66         u8 reg;
  67         u16 val;
  68 };
  69
  70 static struct rt3261_init_reg init_list[] = {
  71         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  72         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  73         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  74         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  75         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  76         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  77         {RT3261_PRIV_DATA       , 0x0347},
  78         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  79         {RT3261_PRIV_DATA       , 0x2600},
  80         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  81         {RT3261_PRIV_DATA       , 0x0aa8},
  82         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  83         {RT3261_PRIV_DATA       , 0x8aaa},
  84         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  85         {RT3261_PRIV_DATA       , 0x6115},
  86         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  87         {RT3261_PRIV_DATA       , 0x0804},
  88         {RT3261_SPK_VOL         , 0x8b8b},//SPKMIX -> SPKVOL
  89         {RT3261_HP_VOL          , 0x8888},
  90         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  91         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  92         {RT3261_I2S1_SDP        , 0xe000},
  93         {RT3261_I2S2_SDP        , 0x8040},
  94 };
  95 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  96
  97 static int rt3261_reg_init(struct snd_soc_codec *codec)
  98 {
  99         int i;
 100
 101         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 102                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 103
 104         return 0;
 105 }
 106
 107 static int rt3261_index_sync(struct snd_soc_codec *codec)
 108 {
 109         int i;
 110
 111         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 112                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 113                         RT3261_PRIV_DATA == init_list[i].reg)
 114                         snd_soc_write(codec, init_list[i].reg,
 115                                         init_list[i].val);
 116         return 0;
 117 }
 118
 119 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 120         [RT3261_RESET] = 0x000c,
 121         [RT3261_SPK_VOL] = 0xc8c8,
 122         [RT3261_HP_VOL] = 0xc8c8,
 123         [RT3261_OUTPUT] = 0xc8c8,
 124         [RT3261_MONO_OUT] = 0x8000,
 125         [RT3261_INL_INR_VOL] = 0x0808,
 126         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 127         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 128         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 129         [RT3261_ADC_DATA] = 0x2f2f,
 130         [RT3261_STO_ADC_MIXER] = 0x7060,
 131         [RT3261_MONO_ADC_MIXER] = 0x7070,
 132         [RT3261_AD_DA_MIXER] = 0x8080,
 133         [RT3261_STO_DAC_MIXER] = 0x5454,
 134         [RT3261_MONO_DAC_MIXER] = 0x5454,
 135         [RT3261_DIG_MIXER] = 0xaa00,
 136         [RT3261_DSP_PATH2] = 0xa000,
 137         [RT3261_REC_L2_MIXER] = 0x007f,
 138         [RT3261_REC_R2_MIXER] = 0x007f,
 139         [RT3261_HPO_MIXER] = 0xe000,
 140         [RT3261_SPK_L_MIXER] = 0x003e,
 141         [RT3261_SPK_R_MIXER] = 0x003e,
 142         [RT3261_SPO_L_MIXER] = 0xf800,
 143         [RT3261_SPO_R_MIXER] = 0x3800,
 144         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 145         [RT3261_MONO_MIXER] = 0xfc00,
 146         [RT3261_OUT_L3_MIXER] = 0x01ff,
 147         [RT3261_OUT_R3_MIXER] = 0x01ff,
 148         [RT3261_LOUT_MIXER] = 0xf000,
 149         [RT3261_PWR_ANLG1] = 0x00c0,
 150         [RT3261_I2S1_SDP] = 0x8000,
 151         [RT3261_I2S2_SDP] = 0x8000,
 152         [RT3261_I2S3_SDP] = 0x8000,
 153         [RT3261_ADDA_CLK1] = 0x1110,
 154         [RT3261_ADDA_CLK2] = 0x0c00,
 155         [RT3261_DMIC] = 0x1d00,
 156         [RT3261_ASRC_3] = 0x0008,
 157         [RT3261_HP_OVCD] = 0x0600,
 158         [RT3261_CLS_D_OVCD] = 0x0228,
 159         [RT3261_CLS_D_OUT] = 0xa800,
 160         [RT3261_DEPOP_M1] = 0x0004,
 161         [RT3261_DEPOP_M2] = 0x1100,
 162         [RT3261_DEPOP_M3] = 0x0646,
 163         [RT3261_CHARGE_PUMP] = 0x0c00,
 164         [RT3261_MICBIAS] = 0x3000,
 165         [RT3261_EQ_CTRL1] = 0x2080,
 166         [RT3261_DRC_AGC_1] = 0x2206,
 167         [RT3261_DRC_AGC_2] = 0x1f00,
 168         [RT3261_ANC_CTRL1] = 0x034b,
 169         [RT3261_ANC_CTRL2] = 0x0066,
 170         [RT3261_ANC_CTRL3] = 0x000b,
 171         [RT3261_GPIO_CTRL1] = 0x0400,
 172         [RT3261_DSP_CTRL3] = 0x2000,
 173         [RT3261_BASE_BACK] = 0x0013,
 174         [RT3261_MP3_PLUS1] = 0x0680,
 175         [RT3261_MP3_PLUS2] = 0x1c17,
 176         [RT3261_3D_HP] = 0x8c00,
 177         [RT3261_ADJ_HPF] = 0x2a20,
 178         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 179         [RT3261_SV_ZCD1] = 0x0809,
 180         [RT3261_VENDOR_ID1] = 0x10ec,
 181         [RT3261_VENDOR_ID2] = 0x6231,
 182 };
 183
 184 static int rt3261_reset(struct snd_soc_codec *codec)
 185 {
 186         return snd_soc_write(codec, RT3261_RESET, 0);
 187 }
 188
 189 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 190                 unsigned int reg)
 191 {
 192         unsigned int val;
 193
 194         val = codec->hw_read(codec, reg);
 195         return val;
 196 }
 197
 198 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 199                 unsigned int value, const void *data, int len)
 200 {
 201         int ret;
 202
 203         if (!snd_soc_codec_volatile_register(codec, reg) &&
 204                         reg < codec->driver->reg_cache_size &&
 205                         !codec->cache_bypass) {
 206                 ret = snd_soc_cache_write(codec, reg, value);
 207                 if (ret < 0)
 208                         return -1;
 209         }
 210
 211         if (codec->cache_only) {
 212                 codec->cache_sync = 1;
 213                 return 0;
 214         }
 215
 216         ret = codec->hw_write(codec->control_data, data, len);
 217         if (ret == len)
 218                 return 0;
 219         if (ret < 0)
 220                 return ret;
 221         else
 222                 return -EIO;
 223 }
 224
 225 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 226                 unsigned int value)
 227 {
 228         u8 data[3];
 229
 230         data[0] = reg;
 231         data[1] = (value >> 8) & 0xff;
 232         data[2] = value & 0xff;
 233
 234         return do_hw_write(codec, reg, value, data, 3);
 235 }
 236
 237 /**
 238  * rt3261_index_write - Write private register.
 239  * @codec: SoC audio codec device.
 240  * @reg: Private register index.
 241  * @value: Private register Data.
 242  *
 243  * Modify private register for advanced setting. It can be written through
 244  * private index (0x6a) and data (0x6c) register.
 245  *
 246  * Returns 0 for success or negative error code.
 247  */
 248 static int rt3261_index_write(struct snd_soc_codec *codec,
 249                 unsigned int reg, unsigned int value)
 250 {
 251         int ret;
 252
 253         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 254         if (ret < 0) {
 255                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 256                 goto err;
 257         }
 258         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 259         if (ret < 0) {
 260                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 261                 goto err;
 262         }
 263         return 0;
 264
 265 err:
 266         return ret;
 267 }
 268
 269 /**
 270  * rt3261_index_read - Read private register.
 271  * @codec: SoC audio codec device.
 272  * @reg: Private register index.
 273  *
 274  * Read advanced setting from private register. It can be read through
 275  * private index (0x6a) and data (0x6c) register.
 276  *
 277  * Returns private register value or negative error code.
 278  */
 279 static unsigned int rt3261_index_read(
 280         struct snd_soc_codec *codec, unsigned int reg)
 281 {
 282         int ret;
 283
 284         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 285         if (ret < 0) {
 286                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 287                 return ret;
 288         }
 289         return snd_soc_read(codec, RT3261_PRIV_DATA);
 290 }
 291
 292 /**
 293  * rt3261_index_update_bits - update private register bits
 294  * @codec: audio codec
 295  * @reg: Private register index.
 296  * @mask: register mask
 297  * @value: new value
 298  *
 299  * Writes new register value.
 300  *
 301  * Returns 1 for change, 0 for no change, or negative error code.
 302  */
 303 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 304         unsigned int reg, unsigned int mask, unsigned int value)
 305 {
 306         unsigned int old, new;
 307         int change, ret;
 308
 309         ret = rt3261_index_read(codec, reg);
 310         if (ret < 0) {
 311                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 312                 goto err;
 313         }
 314
 315         old = ret;
 316         new = (old & ~mask) | (value & mask);
 317         change = old != new;
 318         if (change) {
 319                 ret = rt3261_index_write(codec, reg, new);
 320                 if (ret < 0) {
 321                         dev_err(codec->dev,
 322                                 "Failed to write private reg: %d\n", ret);
 323                         goto err;
 324                 }
 325         }
 326         return change;
 327
 328 err:
 329         return ret;
 330 }
 331
 332 static int rt3261_volatile_register(
 333         struct snd_soc_codec *codec, unsigned int reg)
 334 {
 335         switch (reg) {
 336         case RT3261_RESET:
 337         case RT3261_PRIV_DATA:
 338         case RT3261_ASRC_5:
 339         case RT3261_EQ_CTRL1:
 340         case RT3261_DRC_AGC_1:
 341         case RT3261_ANC_CTRL1:
 342         case RT3261_IRQ_CTRL2:
 343         case RT3261_INT_IRQ_ST:
 344         case RT3261_DSP_CTRL2:
 345         case RT3261_DSP_CTRL3:
 346         case RT3261_PGM_REG_ARR1:
 347         case RT3261_PGM_REG_ARR3:
 348         case RT3261_VENDOR_ID:
 349         case RT3261_VENDOR_ID1:
 350         case RT3261_VENDOR_ID2:
 351                 return 1;
 352         default:
 353                 return 0;
 354         }
 355 }
 356
 357 static int rt3261_readable_register(
 358         struct snd_soc_codec *codec, unsigned int reg)
 359 {
 360         switch (reg) {
 361         case RT3261_RESET:
 362         case RT3261_SPK_VOL:
 363         case RT3261_HP_VOL:
 364         case RT3261_OUTPUT:
 365         case RT3261_MONO_OUT:
 366         case RT3261_IN1_IN2:
 367         case RT3261_IN3_IN4:
 368         case RT3261_INL_INR_VOL:
 369         case RT3261_DAC1_DIG_VOL:
 370         case RT3261_DAC2_DIG_VOL:
 371         case RT3261_DAC2_CTRL:
 372         case RT3261_ADC_DIG_VOL:
 373         case RT3261_ADC_DATA:
 374         case RT3261_ADC_BST_VOL:
 375         case RT3261_STO_ADC_MIXER:
 376         case RT3261_MONO_ADC_MIXER:
 377         case RT3261_AD_DA_MIXER:
 378         case RT3261_STO_DAC_MIXER:
 379         case RT3261_MONO_DAC_MIXER:
 380         case RT3261_DIG_MIXER:
 381         case RT3261_DSP_PATH1:
 382         case RT3261_DSP_PATH2:
 383         case RT3261_DIG_INF_DATA:
 384         case RT3261_REC_L1_MIXER:
 385         case RT3261_REC_L2_MIXER:
 386         case RT3261_REC_R1_MIXER:
 387         case RT3261_REC_R2_MIXER:
 388         case RT3261_HPO_MIXER:
 389         case RT3261_SPK_L_MIXER:
 390         case RT3261_SPK_R_MIXER:
 391         case RT3261_SPO_L_MIXER:
 392         case RT3261_SPO_R_MIXER:
 393         case RT3261_SPO_CLSD_RATIO:
 394         case RT3261_MONO_MIXER:
 395         case RT3261_OUT_L1_MIXER:
 396         case RT3261_OUT_L2_MIXER:
 397         case RT3261_OUT_L3_MIXER:
 398         case RT3261_OUT_R1_MIXER:
 399         case RT3261_OUT_R2_MIXER:
 400         case RT3261_OUT_R3_MIXER:
 401         case RT3261_LOUT_MIXER:
 402         case RT3261_PWR_DIG1:
 403         case RT3261_PWR_DIG2:
 404         case RT3261_PWR_ANLG1:
 405         case RT3261_PWR_ANLG2:
 406         case RT3261_PWR_MIXER:
 407         case RT3261_PWR_VOL:
 408         case RT3261_PRIV_INDEX:
 409         case RT3261_PRIV_DATA:
 410         case RT3261_I2S1_SDP:
 411         case RT3261_I2S2_SDP:
 412         case RT3261_I2S3_SDP:
 413         case RT3261_ADDA_CLK1:
 414         case RT3261_ADDA_CLK2:
 415         case RT3261_DMIC:
 416         case RT3261_GLB_CLK:
 417         case RT3261_PLL_CTRL1:
 418         case RT3261_PLL_CTRL2:
 419         case RT3261_ASRC_1:
 420         case RT3261_ASRC_2:
 421         case RT3261_ASRC_3:
 422         case RT3261_ASRC_4:
 423         case RT3261_ASRC_5:
 424         case RT3261_HP_OVCD:
 425         case RT3261_CLS_D_OVCD:
 426         case RT3261_CLS_D_OUT:
 427         case RT3261_DEPOP_M1:
 428         case RT3261_DEPOP_M2:
 429         case RT3261_DEPOP_M3:
 430         case RT3261_CHARGE_PUMP:
 431         case RT3261_PV_DET_SPK_G:
 432         case RT3261_MICBIAS:
 433         case RT3261_EQ_CTRL1:
 434         case RT3261_EQ_CTRL2:
 435         case RT3261_WIND_FILTER:
 436         case RT3261_DRC_AGC_1:
 437         case RT3261_DRC_AGC_2:
 438         case RT3261_DRC_AGC_3:
 439         case RT3261_SVOL_ZC:
 440         case RT3261_ANC_CTRL1:
 441         case RT3261_ANC_CTRL2:
 442         case RT3261_ANC_CTRL3:
 443         case RT3261_JD_CTRL:
 444         case RT3261_ANC_JD:
 445         case RT3261_IRQ_CTRL1:
 446         case RT3261_IRQ_CTRL2:
 447         case RT3261_INT_IRQ_ST:
 448         case RT3261_GPIO_CTRL1:
 449         case RT3261_GPIO_CTRL2:
 450         case RT3261_GPIO_CTRL3:
 451         case RT3261_DSP_CTRL1:
 452         case RT3261_DSP_CTRL2:
 453         case RT3261_DSP_CTRL3:
 454         case RT3261_DSP_CTRL4:
 455         case RT3261_PGM_REG_ARR1:
 456         case RT3261_PGM_REG_ARR2:
 457         case RT3261_PGM_REG_ARR3:
 458         case RT3261_PGM_REG_ARR4:
 459         case RT3261_PGM_REG_ARR5:
 460         case RT3261_SCB_FUNC:
 461         case RT3261_SCB_CTRL:
 462         case RT3261_BASE_BACK:
 463         case RT3261_MP3_PLUS1:
 464         case RT3261_MP3_PLUS2:
 465         case RT3261_3D_HP:
 466         case RT3261_ADJ_HPF:
 467         case RT3261_HP_CALIB_AMP_DET:
 468         case RT3261_HP_CALIB2:
 469         case RT3261_SV_ZCD1:
 470         case RT3261_SV_ZCD2:
 471         case RT3261_GEN_CTRL1:
 472         case RT3261_GEN_CTRL2:
 473         case RT3261_GEN_CTRL3:
 474         case RT3261_VENDOR_ID:
 475         case RT3261_VENDOR_ID1:
 476         case RT3261_VENDOR_ID2:
 477                 return 1;
 478         default:
 479                 return 0;
 480         }
 481 }
 482
 483 /**
 484  * rt3261_headset_detect - Detect headset.
 485  * @codec: SoC audio codec device.
 486  * @jack_insert: Jack insert or not.
 487  *
 488  * Detect whether is headset or not when jack inserted.
 489  *
 490  * Returns detect status.
 491  */
 492 int rt3261_headset_detect(struct snd_soc_codec *codec, int jack_insert)
 493 {
 494         int jack_type;
 495         int sclk_src;
 496
 497         if(jack_insert) {
 498                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
 499                         snd_soc_write(codec, RT3261_PWR_ANLG1, 0x2004);
 500                         snd_soc_write(codec, RT3261_MICBIAS, 0x3830);
 501                         snd_soc_write(codec, RT3261_GEN_CTRL1 , 0x3701);
 502                 }
 503                 sclk_src = snd_soc_read(codec, RT3261_GLB_CLK) &
 504                         RT3261_SCLK_SRC_MASK;
 505                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 506                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 507                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 508                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 509                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
 510                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 511                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 512                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 513                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 514                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 515                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 516                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 517                         0x1, 0x1);
 518                 msleep(100);
 519                 if (snd_soc_read(codec, RT3261_IRQ_CTRL2) & 0x8)
 520                         jack_type = RT3261_HEADPHO_DET;
 521                 else
 522                         jack_type = RT3261_HEADSET_DET;
 523                 snd_soc_update_bits(codec, RT3261_IRQ_CTRL2,
 524                         RT3261_MB1_OC_CLR, 0);
 525                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
 526                         RT3261_SCLK_SRC_MASK, sclk_src);
 527         } else {
 528                 snd_soc_update_bits(codec, RT3261_MICBIAS,
 529                         RT3261_MIC1_OVCD_MASK,
 530                         RT3261_MIC1_OVCD_DIS);
 531
 532                 jack_type = RT3261_NO_JACK;
 533         }
 534
 535         return jack_type;
 536 }
 537 EXPORT_SYMBOL(rt3261_headset_detect);
 538
 539 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 540
 541 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 542         14, rt3261_dacr2_src);
 543 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 544         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 545
 546 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 547 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 548 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 549 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 550 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 551
 552 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 553 static unsigned int bst_tlv[] = {
 554         TLV_DB_RANGE_HEAD(7),
 555         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 556         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 557         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 558         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 559         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 560         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 561         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 562 };
 563
 564 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 565                 struct snd_ctl_elem_value *ucontrol)
 566 {
 567         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 568         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 569
 570         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 571
 572         return 0;
 573 }
 574
 575 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 576                 struct snd_ctl_elem_value *ucontrol)
 577 {
 578         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 579         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 580
 581         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 582                 return 0;
 583
 584         rt3261->dmic_en = ucontrol->value.integer.value[0];
 585         switch (rt3261->dmic_en) {
 586         case RT3261_DMIC_DIS:
 587                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 588                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 589                         RT3261_GP4_PIN_MASK,
 590                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 591                         RT3261_GP4_PIN_GPIO4);
 592                 snd_soc_update_bits(codec, RT3261_DMIC,
 593                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 594                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 595                 snd_soc_update_bits(codec, RT3261_DMIC,
 596                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 597                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 598                 break;
 599
 600         case RT3261_DMIC1:
 601                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 602                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 603                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 604                 snd_soc_update_bits(codec, RT3261_DMIC,
 605                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 606                         RT3261_DMIC_1_DP_MASK,
 607                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 608                         RT3261_DMIC_1_DP_IN1P);
 609                 snd_soc_update_bits(codec, RT3261_DMIC,
 610                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 611                 break;
 612
 613         case RT3261_DMIC2:
 614                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 615                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 616                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 617                 snd_soc_update_bits(codec, RT3261_DMIC,
 618                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 619                         RT3261_DMIC_2_DP_MASK,
 620                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 621                         RT3261_DMIC_2_DP_IN1N);
 622                 snd_soc_update_bits(codec, RT3261_DMIC,
 623                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 624                 break;
 625
 626         default:
 627                 return -EINVAL;
 628         }
 629
 630         return 0;
 631 }
 632
 633 //bard 8-9 s
 634 #if 0
 635 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 636                 struct snd_ctl_elem_value *ucontrol)
 637 {
 638         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 639
 640         ucontrol->value.integer.value[0] =
 641                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 642
 643         return 0;
 644 }
 645
 646 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 647                 struct snd_ctl_elem_value *ucontrol)
 648 {
 649         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 650
 651         if(ucontrol->value.integer.value[0]) {
 652                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 653                         RT3261_M_BST1_RM_L, 0);
 654                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 655                         RT3261_M_BST1_RM_R, 0);
 656         }else {
 657                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 658                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 659                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 660                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 661         }
 662
 663         return 0;
 664 }
 665
 666 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 667                 struct snd_ctl_elem_value *ucontrol)
 668 {
 669         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 670
 671         ucontrol->value.integer.value[0] =
 672                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 673
 674         return 0;
 675 }
 676
 677 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 678                 struct snd_ctl_elem_value *ucontrol)
 679 {
 680         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 681
 682         if(ucontrol->value.integer.value[0]) {
 683                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 684                         RT3261_M_BST4_RM_L, 0);
 685                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 686                         RT3261_M_BST4_RM_R, 0);
 687         }else {
 688                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 689                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 690                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 691                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 692         }
 693
 694         return 0;
 695 }
 696 #endif
 697 //bard 8-9 e
 698
 699 /* IN1/IN2 Input Type */
 700 static const char *rt3261_input_mode[] = {
 701         "Single ended", "Differential"};
 702
 703 static const SOC_ENUM_SINGLE_DECL(
 704         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 705         RT3261_IN_SFT1, rt3261_input_mode);
 706
 707 static const SOC_ENUM_SINGLE_DECL(
 708         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 709         RT3261_IN_SFT2, rt3261_input_mode);
 710
 711 /* Interface data select */
 712 static const char *rt3261_data_select[] = {
 713         "Normal", "left copy to right", "right copy to left", "Swap"};
 714
 715 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 716                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 717
 718 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 719                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 720
 721 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 722                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 723
 724 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 725                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 726
 727 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 728                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 729
 730 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 731                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 732
 733 /* Class D speaker gain ratio */
 734 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 735         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 736
 737 static const SOC_ENUM_SINGLE_DECL(
 738         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 739         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 740
 741 /* DMIC */
 742 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 743
 744 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 745
 746 //bard 8-9 s
 747 #if 0
 748 static const char *rt3261_mic_mode[] = {"off", "on",};
 749
 750 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 751 #endif
 752 //bard 8-9 e
 753
 754 #ifdef RT3261_REG_RW
 755 #define REGVAL_MAX 0xffff
 756 static unsigned int regctl_addr;
 757 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 758                         struct snd_ctl_elem_info *uinfo)
 759 {
 760         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 761         uinfo->count = 2;
 762         uinfo->value.integer.min = 0;
 763         uinfo->value.integer.max = REGVAL_MAX;
 764         return 0;
 765 }
 766
 767 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 768                         struct snd_ctl_elem_value *ucontrol)
 769 {
 770         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 771         ucontrol->value.integer.value[0] = regctl_addr;
 772         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 773         return 0;
 774 }
 775
 776 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 777                         struct snd_ctl_elem_value *ucontrol)
 778 {
 779         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 780         regctl_addr = ucontrol->value.integer.value[0];
 781         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 782                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 783         return 0;
 784 }
 785 #endif
 786
 787
 788 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 789                 struct snd_ctl_elem_value *ucontrol)
 790 {
 791         struct soc_mixer_control *mc =
 792                 (struct soc_mixer_control *)kcontrol->private_value;
 793         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 794         unsigned int val = snd_soc_read(codec, mc->reg);
 795
 796         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 797                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 798         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 799                 (val & RT3261_R_VOL_MASK);
 800
 801         return 0;
 802 }
 803
 804 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 805                 struct snd_ctl_elem_value *ucontrol)
 806 {
 807         struct soc_mixer_control *mc =
 808                 (struct soc_mixer_control *)kcontrol->private_value;
 809         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 810         unsigned int val, val2;
 811
 812         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 813         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 814         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 815                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 816 }
 817
 818
 819 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 820         /* Speaker Output Volume */
 821         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 822                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 823         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 824                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 825                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 826         /* Headphone Output Volume */
 827         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 828                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 829         SOC_DOUBLE_EXT_TLV("HP Playback Volume", RT3261_HP_VOL,
 830                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 831                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 832         /* OUTPUT Control */
 833         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 834                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 835         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 836                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 837         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 838                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 839         /* MONO Output Control */
 840         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 841                                 RT3261_L_MUTE_SFT, 1, 1),
 842         /* DAC Digital Volume */
 843         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 844                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 845         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 846                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 847                         175, 0, dac_vol_tlv),
 848         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 849                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 850                         175, 0, dac_vol_tlv),
 851         /* IN1/IN2 Control */
 852         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 853         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 854                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 855         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 856         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 857                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 858         /* INL/INR Volume Control */
 859         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 860                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 861                         31, 1, in_vol_tlv),
 862         /* ADC Digital Volume Control */
 863         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 864                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 865         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 866                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 867                         127, 0, adc_vol_tlv),
 868         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
 869                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 870                         127, 0, adc_vol_tlv),
 871         /* ADC Boost Volume Control */
 872         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
 873                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
 874                         3, 0, adc_bst_tlv),
 875         /* Class D speaker gain ratio */
 876         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
 877         /* DMIC */
 878         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
 879                 rt3261_dmic_get, rt3261_dmic_put),
 880
 881 #ifdef RT3261_REG_RW
 882         {
 883                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 884                 .name = "Register Control",
 885                 .info = rt3261_regctl_info,
 886                 .get = rt3261_regctl_get,
 887                 .put = rt3261_regctl_put,
 888         },
 889 #endif
 890 //bard 8-9 s
 891 #if 0
 892         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
 893                 RT3261_BST_SFT1,  8, 0, bst_tlv),
 894         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
 895                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 896         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
 897                 rt3261_mic1_get, rt3261_mic1_put),
 898         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
 899                 rt3261_mic2_get, rt3261_mic2_put),
 900 #endif
 901 //bard 8-9 e
 902 };
 903
 904 /**
 905  * set_dmic_clk - Set parameter of dmic.
 906  *
 907  * @w: DAPM widget.
 908  * @kcontrol: The kcontrol of this widget.
 909  * @event: Event id.
 910  *
 911  * Choose dmic clock between 1MHz and 3MHz.
 912  * It is better for clock to approximate 3MHz.
 913  */
 914 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
 915         struct snd_kcontrol *kcontrol, int event)
 916 {
 917         struct snd_soc_codec *codec = w->codec;
 918         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 919         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
 920
 921         rate = rt3261->lrck[rt3261->aif_pu] << 8;
 922         red = 3000000 * 12;
 923         for (i = 0; i < ARRAY_SIZE(div); i++) {
 924                 bound = div[i] * 3000000;
 925                 if (rate > bound)
 926                         continue;
 927                 temp = bound - rate;
 928                 if (temp < red) {
 929                         red = temp;
 930                         idx = i;
 931                 }
 932         }
 933         if (idx < 0)
 934                 dev_err(codec->dev, "Failed to set DMIC clock\n");
 935         else
 936                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
 937                                         idx << RT3261_DMIC_CLK_SFT);
 938         return idx;
 939 }
 940
 941 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
 942                          struct snd_soc_dapm_widget *sink)
 943 {
 944         unsigned int val;
 945
 946         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
 947         val &= RT3261_SCLK_SRC_MASK;
 948         if (val == RT3261_SCLK_SRC_PLL1)
 949                 return 1;
 950         else
 951                 return 0;
 952 }
 953
 954 /* Digital Mixer */
 955 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
 956         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 957                         RT3261_M_ADC_L1_SFT, 1, 1),
 958         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 959                         RT3261_M_ADC_L2_SFT, 1, 1),
 960 };
 961
 962 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
 963         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
 964                         RT3261_M_ADC_R1_SFT, 1, 1),
 965         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
 966                         RT3261_M_ADC_R2_SFT, 1, 1),
 967 };
 968
 969 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
 970         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 971                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
 972         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 973                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
 974 };
 975
 976 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
 977         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
 978                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
 979         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
 980                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
 981 };
 982
 983 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
 984         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 985                         RT3261_M_ADCMIX_L_SFT, 1, 1),
 986         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 987                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
 988 };
 989
 990 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
 991         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
 992                         RT3261_M_ADCMIX_R_SFT, 1, 1),
 993         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
 994                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
 995 };
 996
 997 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
 998         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
 999                         RT3261_M_DAC_L1_SFT, 1, 1),
1000         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1001                         RT3261_M_DAC_L2_SFT, 1, 1),
1002         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1003                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1004 };
1005
1006 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1007         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1008                         RT3261_M_DAC_R1_SFT, 1, 1),
1009         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1010                         RT3261_M_DAC_R2_SFT, 1, 1),
1011         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1012                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1013 };
1014
1015 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1016         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1017                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1018         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1019                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1020         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1021                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1022 };
1023
1024 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1025         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1026                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1027         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1028                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1029         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1030                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1031 };
1032
1033 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1034         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1035                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1036         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1037                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1038 };
1039
1040 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1041         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1042                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1043         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1044                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1045 };
1046
1047 /* Analog Input Mixer */
1048 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1049         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1050                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1051         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1052                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1053         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1054                         RT3261_M_BST2_RM_L, 1, 1),
1055         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1056                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1057         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1058                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1059         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1060                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1061 };
1062
1063 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1064         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1065                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1066         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1067                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1068         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1069                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1070         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1071                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1072         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1073                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1074         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1075                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1076 };
1077
1078 /* Analog Output Mixer */
1079 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1080         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1081                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1082         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1083                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1084         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1085                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1086         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1087                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1088         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1089                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1090 };
1091
1092 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1093         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1094                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1095         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1096                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1097         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1098                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1099         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1100                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1101         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1102                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1103 };
1104
1105 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1106         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1107                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1108         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1109                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1110         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1111                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1112         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1113                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1114         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1115                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1116         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1117                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1118         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1119                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1120         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1121                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1122 };
1123
1124 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1125         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1126                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1127         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1128                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1129         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1130                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1131         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1132                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1133         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1134                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1135         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1136                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1137         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1138                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1139         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1140                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1141         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1142                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1143 };
1144
1145 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1146         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1147                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1148         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1149                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1150         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1151                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1152         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1153                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1154         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1155                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1156 };
1157
1158 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1159         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1160                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1161         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1162                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1163         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1164                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1165 };
1166
1167 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1168         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1169                         RT3261_M_DAC2_HM_SFT, 1, 1),
1170         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1171                         RT3261_M_DAC1_HM_SFT, 1, 1),
1172         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1173                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1174 };
1175
1176 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1177         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1178                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1179         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1180                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1181         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1182                         RT3261_M_OV_L_LM_SFT, 1, 1),
1183         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1184                         RT3261_M_OV_R_LM_SFT, 1, 1),
1185 };
1186
1187 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1188         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1189                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1190         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1191                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1192         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1193                         RT3261_M_OV_R_MM_SFT, 1, 1),
1194         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1195                         RT3261_M_OV_L_MM_SFT, 1, 1),
1196         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1197                         RT3261_M_BST1_MM_SFT, 1, 1),
1198 };
1199
1200 /* INL/R source */
1201 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1202
1203 static const SOC_ENUM_SINGLE_DECL(
1204         rt3261_inl_enum, RT3261_INL_INR_VOL,
1205         RT3261_INL_SEL_SFT, rt3261_inl_src);
1206
1207 static const struct snd_kcontrol_new rt3261_inl_mux =
1208         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1209
1210 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1211
1212 static const SOC_ENUM_SINGLE_DECL(
1213         rt3261_inr_enum, RT3261_INL_INR_VOL,
1214         RT3261_INR_SEL_SFT, rt3261_inr_src);
1215
1216 static const struct snd_kcontrol_new rt3261_inr_mux =
1217         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1218
1219 /* Stereo ADC source */
1220 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1221
1222 static const SOC_ENUM_SINGLE_DECL(
1223         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1224         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1225
1226 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1227         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1228
1229 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1230         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1231
1232 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1233
1234 static const SOC_ENUM_SINGLE_DECL(
1235         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1236         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1237
1238 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1239         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1240
1241 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1242         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1243
1244 /* Mono ADC source */
1245 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1246
1247 static const SOC_ENUM_SINGLE_DECL(
1248         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1249         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1250
1251 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1252         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1253
1254 static const char *rt3261_mono_adc_l2_src[] =
1255         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1256
1257 static const SOC_ENUM_SINGLE_DECL(
1258         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1259         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1260
1261 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1262         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1263
1264 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1265
1266 static const SOC_ENUM_SINGLE_DECL(
1267         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1268         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1269
1270 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1271         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1272
1273 static const char *rt3261_mono_adc_r2_src[] =
1274         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1275
1276 static const SOC_ENUM_SINGLE_DECL(
1277         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1278         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1279
1280 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1281         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1282
1283 /* DAC2 channel source */
1284 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1285
1286 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1287                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1288
1289 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1290         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1291
1292 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1293
1294 static const SOC_ENUM_SINGLE_DECL(
1295         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1296         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1297
1298 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1299         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1300
1301 /* Interface 2  ADC channel source */
1302 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1303
1304 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1305                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1306
1307 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1308         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1309
1310 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1311
1312 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1313                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1314
1315 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1316         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1317
1318 /* digital interface and iis interface map */
1319 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1320         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1321         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1322
1323 static const SOC_ENUM_SINGLE_DECL(
1324         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1325         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1326
1327 static const struct snd_kcontrol_new rt3261_dai_mux =
1328         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1329
1330 /* SDI select */
1331 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1332
1333 static const SOC_ENUM_SINGLE_DECL(
1334         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1335         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1336
1337 static const struct snd_kcontrol_new rt3261_sdi_mux =
1338         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1339
1340 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1341         struct snd_kcontrol *kcontrol, int event)
1342 {
1343         struct snd_soc_codec *codec = w->codec;
1344         unsigned int val, mask;
1345
1346         switch (event) {
1347         case SND_SOC_DAPM_POST_PMU:
1348                 rt3261_index_update_bits(codec,
1349                         RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1350                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1351                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1352                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1353                 if ((val & mask) ^ mask)
1354                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1355                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1356                 break;
1357
1358         case SND_SOC_DAPM_POST_PMD:
1359                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1360                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1361                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1362                 rt3261_index_update_bits(codec,
1363                         RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1364                 break;
1365
1366         default:
1367                 return 0;
1368         }
1369
1370         return 0;
1371 }
1372
1373 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1374                 struct snd_kcontrol *kcontrol, int event)
1375 {
1376         struct snd_soc_codec *codec = w->codec;
1377
1378         switch (event) {
1379         case SND_SOC_DAPM_POST_PMU:
1380                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1381                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1382                 rt3261_index_update_bits(codec,
1383                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1384                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1385                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1386                 break;
1387
1388         case SND_SOC_DAPM_PRE_PMD:
1389                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1390                         RT3261_L_MUTE | RT3261_R_MUTE,
1391                         RT3261_L_MUTE | RT3261_R_MUTE);
1392                 rt3261_index_update_bits(codec,
1393                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1394                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1395                         RT3261_PWR_CLS_D, 0);
1396                 break;
1397
1398         default:
1399                 return 0;
1400         }
1401
1402         return 0;
1403 }
1404
1405 void hp_amp_power(struct snd_soc_codec *codec, int on)
1406 {
1407         static int hp_amp_power_count;
1408         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1409 //      dump_reg(codec);
1410         if(on) {
1411                 if(hp_amp_power_count <= 0) {
1412                         /* depop parameters */
1413                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1414                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1415                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1416                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1417                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1418                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1419                         /* headphone amp power on */
1420                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1421                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1422                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1423                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1424                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1425                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1426                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1427                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1428                         msleep(50);
1429                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1430                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1431                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1432
1433                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1434                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1435                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1436                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1437                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1438                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1439                 }
1440                 hp_amp_power_count++;
1441         } else {
1442                 hp_amp_power_count--;
1443                 if(hp_amp_power_count <= 0) {
1444                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1445                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1446                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1447                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1448                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1449                         /* headphone amp power down */
1450                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1451                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1452                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1453                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1454                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1455                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1456                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1457                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1458                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1459                                 0);
1460                 }
1461         }
1462 }
1463
1464 #if 1 //seq
1465 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1466 {
1467 #if 0
1468         /* depop parameters */
1469         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1470                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1471         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1472                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1473                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1474         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1475         /* headphone amp power on */
1476         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1477                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1478         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1479                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1480                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1481         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1482                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1483                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1484         msleep(50);
1485         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1486                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1487                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1488                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1489                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1490         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1491                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1492         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1493         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1494                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1495                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1496 #else
1497         hp_amp_power(codec, 1);
1498 #endif
1499         /* headphone unmute sequence */
1500         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1501                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1502                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1503                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1504                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1505         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1506         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1507                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1508         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1509                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1510         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1511                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1512                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1513         snd_soc_update_bits(codec, RT3261_HP_VOL,
1514                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1515         msleep(100);
1516         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1517                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1518                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1519                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1520         msleep(20);
1521         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1522                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1523 }
1524
1525 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1526 {
1527         /* headphone mute sequence */
1528         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1529                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1530                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1531                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1532                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1533         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1534         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1535                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1536         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1537                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1538         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1539                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1540                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1541                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1542         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1543                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1544         msleep(90);
1545         snd_soc_update_bits(codec, RT3261_HP_VOL,
1546                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1547         msleep(30);
1548 #if 0
1549         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1550         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1551                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1552                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1553                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1554         /* headphone amp power down */
1555         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1556                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1557                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1558                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1559                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1560                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1561                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1562         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1563                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1564                 0);
1565 #else
1566         hp_amp_power(codec, 0);
1567 #endif
1568 }
1569 #else //one bit
1570 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1571 {
1572         /* depop parameters */
1573         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1574                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1575         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1576                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1577                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1578         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1579         /* headphone amp power on */
1580         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1581                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1582         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1583                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1584                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1585         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1586                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1587                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1588         msleep(50);
1589         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1590                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1591                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1592         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1593         /* headphone unmute sequence */
1594         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1595                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1596                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1597         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1598                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1599         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1600                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1601                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1602                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1603                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1604         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1605                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1606                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1607         msleep(10);
1608         snd_soc_update_bits(codec, RT3261_HP_VOL,
1609                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1610         msleep(180);
1611         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1612                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1613 }
1614
1615 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1616 {
1617         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1618                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1619         snd_soc_update_bits(codec, RT3261_HP_VOL,
1620                 RT3261_L_MUTE | RT3261_R_MUTE,
1621                 RT3261_L_MUTE | RT3261_R_MUTE);
1622         msleep(90);
1623         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1624                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1625         msleep(30);
1626         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1627         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1628                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1629                 0);
1630 }
1631 #endif
1632
1633 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1634         struct snd_kcontrol *kcontrol, int event)
1635 {
1636         struct snd_soc_codec *codec = w->codec;
1637
1638         switch (event) {
1639         case SND_SOC_DAPM_POST_PMU:
1640                 rt3261_pmu_depop(codec);
1641                 break;
1642
1643         case SND_SOC_DAPM_PRE_PMD:
1644                 rt3261_pmd_depop(codec);
1645                 break;
1646
1647         default:
1648                 return 0;
1649         }
1650
1651         return 0;
1652 }
1653
1654 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1655         struct snd_kcontrol *kcontrol, int event)
1656 {
1657         struct snd_soc_codec *codec = w->codec;
1658
1659         switch (event) {
1660         case SND_SOC_DAPM_POST_PMU:
1661                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1662                                 RT3261_L_MUTE, 0);
1663                 break;
1664
1665         case SND_SOC_DAPM_PRE_PMD:
1666                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1667                         RT3261_L_MUTE, RT3261_L_MUTE);
1668                 break;
1669
1670         default:
1671                 return 0;
1672         }
1673
1674         return 0;
1675 }
1676
1677 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1678         struct snd_kcontrol *kcontrol, int event)
1679 {
1680         struct snd_soc_codec *codec = w->codec;
1681
1682         switch (event) {
1683         case SND_SOC_DAPM_POST_PMU:
1684                 hp_amp_power(codec,1);
1685                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1686                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1687                 break;
1688
1689         case SND_SOC_DAPM_PRE_PMD:
1690                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1691                         RT3261_L_MUTE | RT3261_R_MUTE,
1692                         RT3261_L_MUTE | RT3261_R_MUTE);
1693                 hp_amp_power(codec,0);
1694                 break;
1695
1696         default:
1697                 return 0;
1698         }
1699
1700         return 0;
1701 }
1702
1703 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1704         struct snd_kcontrol *kcontrol, int event)
1705 {
1706         struct snd_soc_codec *codec = w->codec;
1707         printk("enter %s\n",__func__);
1708         switch (event) {
1709         case SND_SOC_DAPM_PRE_PMU:
1710         case SND_SOC_DAPM_POST_PMD:
1711                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1712                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1713
1714                 break;
1715         default:
1716                 return 0;
1717         }
1718
1719         return 0;
1720 }
1721
1722 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1723         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1724                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1725         /* Input Side */
1726         /* micbias */
1727         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1728                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1729         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1730                         RT3261_PWR_MB1_BIT, 0),
1731         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1732                         RT3261_PWR_MB2_BIT, 0),
1733         /* Input Lines */
1734         SND_SOC_DAPM_INPUT("MIC1"),
1735         SND_SOC_DAPM_INPUT("MIC2"),
1736         SND_SOC_DAPM_INPUT("MIC3"),
1737         SND_SOC_DAPM_INPUT("DMIC1"),
1738         SND_SOC_DAPM_INPUT("DMIC2"),
1739
1740         SND_SOC_DAPM_INPUT("IN1P"),
1741         SND_SOC_DAPM_INPUT("IN1N"),
1742         SND_SOC_DAPM_INPUT("IN2P"),
1743         SND_SOC_DAPM_INPUT("IN2N"),
1744         SND_SOC_DAPM_INPUT("IN3P"),
1745         SND_SOC_DAPM_INPUT("IN3N"),
1746         SND_SOC_DAPM_INPUT("DMIC L1"),
1747         SND_SOC_DAPM_INPUT("DMIC R1"),
1748         SND_SOC_DAPM_INPUT("DMIC L2"),
1749         SND_SOC_DAPM_INPUT("DMIC R2"),
1750         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1751                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1752         /* Boost */
1753         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1754                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1755         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1756                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1757         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1758                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1759         /* Input Volume */
1760         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1761                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1762         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1763                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1764         /* IN Mux */
1765         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1766         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1767         /* REC Mixer */
1768         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1769                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1770         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1771                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1772         /* ADCs */
1773         SND_SOC_DAPM_ADC_E("ADC L", NULL, RT3261_PWR_DIG1,
1774                 RT3261_PWR_ADC_L_BIT, 0, rt3261_adc_event,
1775                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1776         SND_SOC_DAPM_ADC_E("ADC R", NULL, RT3261_PWR_DIG1,
1777                 RT3261_PWR_ADC_R_BIT, 0, rt3261_adc_event,
1778                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1779         /* ADC Mux */
1780         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1781                                 &rt3261_sto_adc_l2_mux),
1782         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1783                                 &rt3261_sto_adc_r2_mux),
1784         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1785                                 &rt3261_sto_adc_l1_mux),
1786         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1787                                 &rt3261_sto_adc_r1_mux),
1788         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1789                                 &rt3261_mono_adc_l2_mux),
1790         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1791                                 &rt3261_mono_adc_l1_mux),
1792         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1793                                 &rt3261_mono_adc_r1_mux),
1794         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1795                                 &rt3261_mono_adc_r2_mux),
1796         /* ADC Mixer */
1797         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1798                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1799         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1800                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1801         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1802                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1803         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1804                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1805         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1806                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1807         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1808                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1809         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1810                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1811
1812         /* IF2 Mux */
1813         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1814                                 &rt3261_if2_adc_l_mux),
1815         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1816                                 &rt3261_if2_adc_r_mux),
1817
1818         /* Digital Interface */
1819         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1820                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1821         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1822         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1823         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1824         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1825         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1826         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1827         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
1828                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
1829         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1830         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1831         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1832         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1833         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1834         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1835         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
1836                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
1837         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1838         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1839         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1840         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1841         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1842         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1843
1844         /* Digital Interface Select */
1845         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1846         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1847         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1848         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1849         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1850
1851         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1852         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1853         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1854         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1855         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
1856
1857         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1858         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1859
1860         /* Audio Interface */
1861         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
1862         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
1863         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
1864         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
1865         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
1866         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
1867
1868         /* Audio DSP */
1869         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
1870
1871         /* ANC */
1872         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
1873
1874         /* Output Side */
1875         /* DAC mixer before sound effect  */
1876         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
1877                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
1878         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
1879                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
1880
1881         /* DAC2 channel Mux */
1882         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
1883                                 &rt3261_dac_l2_mux),
1884         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
1885                                 &rt3261_dac_r2_mux),
1886         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
1887                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
1888         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
1889                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
1890
1891         /* DAC Mixer */
1892         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
1893                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
1894         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
1895                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
1896         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
1897                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
1898         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
1899                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
1900         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
1901                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
1902         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
1903                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
1904         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
1905                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
1906                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
1907
1908         /* DACs */
1909         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
1910                         RT3261_PWR_DAC_L1_BIT, 0),
1911         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
1912                         RT3261_PWR_DAC_L2_BIT, 0),
1913         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
1914                         RT3261_PWR_DAC_R1_BIT, 0),
1915         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
1916                         RT3261_PWR_DAC_R2_BIT, 0),
1917         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
1918                 0, 0, NULL, 0),
1919         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
1920                 0, 0, NULL, 0),
1921         /* SPK/OUT Mixer */
1922         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
1923                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
1924         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
1925                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
1926         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
1927                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
1928         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
1929                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
1930         /* Ouput Volume */
1931         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
1932                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
1933         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
1934                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
1935         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
1936                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
1937         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
1938                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
1939         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
1940                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
1941         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
1942                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
1943         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
1944                 0, 0, NULL, 0),
1945         /* SPO/HPO/LOUT/Mono Mixer */
1946         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
1947                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
1948         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
1949                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
1950         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
1951                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
1952         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
1953                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
1954         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
1955                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
1956
1957         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
1958                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1959         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
1960                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1961         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
1962                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1963         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
1964                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
1965                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
1966
1967         /* Output Lines */
1968         SND_SOC_DAPM_OUTPUT("SPOLP"),
1969         SND_SOC_DAPM_OUTPUT("SPOLN"),
1970         SND_SOC_DAPM_OUTPUT("SPORP"),
1971         SND_SOC_DAPM_OUTPUT("SPORN"),
1972         SND_SOC_DAPM_OUTPUT("HPOL"),
1973         SND_SOC_DAPM_OUTPUT("HPOR"),
1974         SND_SOC_DAPM_OUTPUT("LOUTL"),
1975         SND_SOC_DAPM_OUTPUT("LOUTR"),
1976         SND_SOC_DAPM_OUTPUT("MonoP"),
1977         SND_SOC_DAPM_OUTPUT("MonoN"),
1978 };
1979
1980 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
1981         {"IN1P", NULL, "LDO2"},
1982         {"IN2P", NULL, "LDO2"},
1983         {"IN3P", NULL, "LDO2"},
1984
1985         {"IN1P", NULL, "MIC1"},
1986         {"IN1N", NULL, "MIC1"},
1987         {"IN2P", NULL, "MIC2"},
1988         {"IN2N", NULL, "MIC2"},
1989         {"IN3P", NULL, "MIC3"},
1990         {"IN3N", NULL, "MIC3"},
1991
1992         {"DMIC L1", NULL, "DMIC1"},
1993         {"DMIC R1", NULL, "DMIC1"},
1994         {"DMIC L2", NULL, "DMIC2"},
1995         {"DMIC R2", NULL, "DMIC2"},
1996
1997         {"BST1", NULL, "IN1P"},
1998         {"BST1", NULL, "IN1N"},
1999         {"BST2", NULL, "IN2P"},
2000         {"BST2", NULL, "IN2N"},
2001         {"BST3", NULL, "IN3P"},
2002         {"BST3", NULL, "IN3N"},
2003
2004         {"INL VOL", NULL, "IN2P"},
2005         {"INR VOL", NULL, "IN2N"},
2006
2007         {"RECMIXL", "HPOL Switch", "HPOL"},
2008         {"RECMIXL", "INL Switch", "INL VOL"},
2009         {"RECMIXL", "BST3 Switch", "BST3"},
2010         {"RECMIXL", "BST2 Switch", "BST2"},
2011         {"RECMIXL", "BST1 Switch", "BST1"},
2012         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2013
2014         {"RECMIXR", "HPOR Switch", "HPOR"},
2015         {"RECMIXR", "INR Switch", "INR VOL"},
2016         {"RECMIXR", "BST3 Switch", "BST3"},
2017         {"RECMIXR", "BST2 Switch", "BST2"},
2018         {"RECMIXR", "BST1 Switch", "BST1"},
2019         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2020
2021         {"ADC L", NULL, "RECMIXL"},
2022         {"ADC R", NULL, "RECMIXR"},
2023
2024         {"DMIC L1", NULL, "DMIC CLK"},
2025         {"DMIC L2", NULL, "DMIC CLK"},
2026
2027         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2028         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2029         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2030         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2031         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2032
2033         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2034         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2035         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2036         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2037         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2038
2039         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2040         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2041         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2042         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2043         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2044
2045         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2046         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2047         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2048         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2049         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2050
2051         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2052         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2053         {"Stereo ADC MIXL", NULL, "stereo filter"},
2054         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2055
2056         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2057         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2058         {"Stereo ADC MIXR", NULL, "stereo filter"},
2059         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2060
2061         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2062         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2063         {"Mono ADC MIXL", NULL, "mono left filter"},
2064         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2065
2066         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2067         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2068         {"Mono ADC MIXR", NULL, "mono right filter"},
2069         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2070
2071         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2072         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2073
2074         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2075         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2076         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2077         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2078         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2079         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2080
2081         {"IF1 ADC", NULL, "I2S1"},
2082         {"IF1 ADC", NULL, "IF1 ADC L"},
2083         {"IF1 ADC", NULL, "IF1 ADC R"},
2084         {"IF2 ADC", NULL, "I2S2"},
2085         {"IF2 ADC", NULL, "IF2 ADC L"},
2086         {"IF2 ADC", NULL, "IF2 ADC R"},
2087         {"IF3 ADC", NULL, "I2S3"},
2088         {"IF3 ADC", NULL, "IF3 ADC L"},
2089         {"IF3 ADC", NULL, "IF3 ADC R"},
2090
2091         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2092         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2093         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2094         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2095         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2096         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2097         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2098         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2099         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2100         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2101
2102         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2103         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2104         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2105         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2106         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2107         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2108         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2109         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2110         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2111         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2112
2113         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2114         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2115         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2116         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2117         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2118         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2119         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2120         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2121
2122         {"AIF1TX", NULL, "DAI1 TX Mux"},
2123         {"AIF1TX", NULL, "SDI1 TX Mux"},
2124         {"AIF2TX", NULL, "DAI2 TX Mux"},
2125         {"AIF2TX", NULL, "SDI2 TX Mux"},
2126         {"AIF3TX", NULL, "DAI3 TX Mux"},
2127
2128         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2129         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2130         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2131         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2132         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2133         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2134         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2135         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2136
2137         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2138         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2139         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2140         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2141         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2142         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2143         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2144         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2145
2146         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2147         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2148         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2149         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2150         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2151         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2152         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2153         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2154
2155         {"IF1 DAC", NULL, "I2S1"},
2156         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2157         {"IF2 DAC", NULL, "I2S2"},
2158         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2159         {"IF3 DAC", NULL, "I2S3"},
2160         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2161
2162         {"IF1 DAC L", NULL, "IF1 DAC"},
2163         {"IF1 DAC R", NULL, "IF1 DAC"},
2164         {"IF2 DAC L", NULL, "IF2 DAC"},
2165         {"IF2 DAC R", NULL, "IF2 DAC"},
2166         {"IF3 DAC L", NULL, "IF3 DAC"},
2167         {"IF3 DAC R", NULL, "IF3 DAC"},
2168
2169         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2170         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2171         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2172         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2173
2174         {"ANC", NULL, "Stereo ADC MIXL"},
2175         {"ANC", NULL, "Stereo ADC MIXR"},
2176
2177         {"Audio DSP", NULL, "DAC MIXL"},
2178         {"Audio DSP", NULL, "DAC MIXR"},
2179
2180         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2181         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2182         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2183         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2184
2185         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2186         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2187 #if defined (CONFIG_SND_SOC_RT3261)
2188         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2189         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2190         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2191 #else
2192         {"DAC R2 Volume", NULL, "DAC R2 Mux"},
2193 #endif
2194
2195         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2196         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2197         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2198         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2199         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2200         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2201
2202         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2203         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2204         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2205         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2206         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2207         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2208
2209         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2210         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2211         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2212         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2213
2214         {"DAC L1", NULL, "Stereo DAC MIXL"},
2215         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2216         {"DAC R1", NULL, "Stereo DAC MIXR"},
2217         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2218         {"DAC L2", NULL, "Mono DAC MIXL"},
2219         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2220         {"DAC R2", NULL, "Mono DAC MIXR"},
2221         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2222
2223         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2224         {"SPK MIXL", "INL Switch", "INL VOL"},
2225         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2226         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2227         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2228         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2229         {"SPK MIXR", "INR Switch", "INR VOL"},
2230         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2231         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2232         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2233
2234         {"OUT MIXL", "BST3 Switch", "BST3"},
2235         {"OUT MIXL", "BST1 Switch", "BST1"},
2236         {"OUT MIXL", "INL Switch", "INL VOL"},
2237         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2238         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2239         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2240         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2241
2242         {"OUT MIXR", "BST3 Switch", "BST3"},
2243         {"OUT MIXR", "BST2 Switch", "BST2"},
2244         {"OUT MIXR", "BST1 Switch", "BST1"},
2245         {"OUT MIXR", "INR Switch", "INR VOL"},
2246         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2247         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2248         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2249         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2250
2251         {"SPKVOL L", NULL, "SPK MIXL"},
2252         {"SPKVOL R", NULL, "SPK MIXR"},
2253         {"HPOVOL L", NULL, "OUT MIXL"},
2254         {"HPOVOL R", NULL, "OUT MIXR"},
2255         {"OUTVOL L", NULL, "OUT MIXL"},
2256         {"OUTVOL R", NULL, "OUT MIXR"},
2257
2258         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2259         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2260         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2261         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2262         {"SPOL MIX", "BST1 Switch", "BST1"},
2263         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2264         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2265         {"SPOR MIX", "BST1 Switch", "BST1"},
2266
2267         {"DAC 2", NULL, "DAC L2"},
2268         {"DAC 2", NULL, "DAC R2"},
2269         {"DAC 1", NULL, "DAC L1"},
2270         {"DAC 1", NULL, "DAC R1"},
2271         {"HPOVOL", NULL, "HPOVOL L"},
2272         {"HPOVOL", NULL, "HPOVOL R"},
2273         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2274         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2275         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2276
2277         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2278         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2279         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2280         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2281
2282         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2283         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2284         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2285         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2286         {"Mono MIX", "BST1 Switch", "BST1"},
2287
2288         {"SPK amp", NULL, "SPOL MIX"},
2289         {"SPK amp", NULL, "SPOR MIX"},
2290         {"SPOLP", NULL, "SPK amp"},
2291         {"SPOLN", NULL, "SPK amp"},
2292         {"SPORP", NULL, "SPK amp"},
2293         {"SPORN", NULL, "SPK amp"},
2294
2295         {"HP amp", NULL, "HPO MIX"},
2296         {"HPOL", NULL, "HP amp"},
2297         {"HPOR", NULL, "HP amp"},
2298
2299         {"LOUT amp", NULL, "LOUT MIX"},
2300         {"LOUTL", NULL, "LOUT amp"},
2301         {"LOUTR", NULL, "LOUT amp"},
2302
2303         {"Mono amp", NULL, "Mono MIX"},
2304         {"MonoP", NULL, "Mono amp"},
2305         {"MonoN", NULL, "Mono amp"},
2306 };
2307
2308 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2309 {
2310         int ret = 0, val;
2311
2312         if(codec == NULL)
2313                 return -EINVAL;
2314
2315         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2316         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2317         switch (dai_id) {
2318         case RT3261_AIF1:
2319                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2320                         val == RT3261_IF_113)
2321                         ret |= RT3261_U_IF1;
2322                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2323                         val == RT3261_IF_113)
2324                         ret |= RT3261_U_IF2;
2325                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2326                         ret |= RT3261_U_IF3;
2327                 break;
2328
2329         case RT3261_AIF2:
2330                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2331                         val == RT3261_IF_223)
2332                         ret |= RT3261_U_IF1;
2333                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2334                         val == RT3261_IF_223)
2335                         ret |= RT3261_U_IF2;
2336                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2337                         ret |= RT3261_U_IF3;
2338                 break;
2339
2340         default:
2341                 ret = -EINVAL;
2342                 break;
2343         }
2344
2345         return ret;
2346 }
2347
2348 static int get_clk_info(int sclk, int rate)
2349 {
2350         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2351
2352         if (sclk <= 0 || rate <= 0)
2353                 return -EINVAL;
2354
2355         rate = rate << 8;
2356         for (i = 0; i < ARRAY_SIZE(pd); i++)
2357                 if (sclk == rate * pd[i])
2358                         return i;
2359
2360         return -EINVAL;
2361 }
2362
2363 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2364         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2365 {
2366         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2367         struct snd_soc_codec *codec = rtd->codec;
2368         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2369         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2370         int pre_div, bclk_ms, frame_size;
2371
2372         rt3261->lrck[dai->id] = params_rate(params);
2373         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2374         if (pre_div < 0) {
2375                 dev_err(codec->dev, "Unsupported clock setting\n");
2376                 return -EINVAL;
2377         }
2378         frame_size = snd_soc_params_to_frame_size(params);
2379         if (frame_size < 0) {
2380                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2381                 return -EINVAL;
2382         }
2383         bclk_ms = frame_size > 32 ? 1 : 0;
2384         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2385
2386         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2387                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2388         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2389                                 bclk_ms, pre_div, dai->id);
2390
2391         switch (params_format(params)) {
2392         case SNDRV_PCM_FORMAT_S16_LE:
2393                 break;
2394         case SNDRV_PCM_FORMAT_S20_3LE:
2395                 val_len |= RT3261_I2S_DL_20;
2396                 break;
2397         case SNDRV_PCM_FORMAT_S24_LE:
2398                 val_len |= RT3261_I2S_DL_24;
2399                 break;
2400         case SNDRV_PCM_FORMAT_S8:
2401                 val_len |= RT3261_I2S_DL_8;
2402                 break;
2403         default:
2404                 return -EINVAL;
2405         }
2406
2407         dai_sel = get_sdp_info(codec, dai->id);
2408         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2409         if (dai_sel < 0) {
2410                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2411                 return -EINVAL;
2412         }
2413         if (dai_sel & RT3261_U_IF1) {
2414                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2415                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2416                         pre_div << RT3261_I2S_PD1_SFT;
2417                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2418                         RT3261_I2S_DL_MASK, val_len);
2419                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2420         }
2421         if (dai_sel & RT3261_U_IF2) {
2422                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2423                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2424                         pre_div << RT3261_I2S_PD2_SFT;
2425                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2426                         RT3261_I2S_DL_MASK, val_len);
2427                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2428         }
2429
2430         return 0;
2431 }
2432
2433 static int rt3261_prepare(struct snd_pcm_substream *substream,
2434                                 struct snd_soc_dai *dai)
2435 {
2436         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2437         struct snd_soc_codec *codec = rtd->codec;
2438         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2439
2440         rt3261->aif_pu = dai->id;
2441         return 0;
2442 }
2443
2444 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2445 {
2446         struct snd_soc_codec *codec = dai->codec;
2447         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2448         unsigned int reg_val = 0, dai_sel;
2449
2450         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2451         case SND_SOC_DAIFMT_CBM_CFM:
2452                 rt3261->master[dai->id] = 1;
2453                 break;
2454         case SND_SOC_DAIFMT_CBS_CFS:
2455                 reg_val |= RT3261_I2S_MS_S;
2456                 rt3261->master[dai->id] = 0;
2457                 break;
2458         default:
2459                 return -EINVAL;
2460         }
2461
2462         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2463         case SND_SOC_DAIFMT_NB_NF:
2464                 break;
2465         case SND_SOC_DAIFMT_IB_NF:
2466                 reg_val |= RT3261_I2S_BP_INV;
2467                 break;
2468         default:
2469                 return -EINVAL;
2470         }
2471
2472         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2473         case SND_SOC_DAIFMT_I2S:
2474                 break;
2475         case SND_SOC_DAIFMT_LEFT_J:
2476                 reg_val |= RT3261_I2S_DF_LEFT;
2477                 break;
2478         case SND_SOC_DAIFMT_DSP_A:
2479                 reg_val |= RT3261_I2S_DF_PCM_A;
2480                 break;
2481         case SND_SOC_DAIFMT_DSP_B:
2482                 reg_val |= RT3261_I2S_DF_PCM_B;
2483                 break;
2484         default:
2485                 return -EINVAL;
2486         }
2487
2488         dai_sel = get_sdp_info(codec, dai->id);
2489         if (dai_sel < 0) {
2490                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2491                 return -EINVAL;
2492         }
2493         if (dai_sel & RT3261_U_IF1) {
2494                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2495                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2496                         RT3261_I2S_DF_MASK, reg_val);
2497         }
2498         if (dai_sel & RT3261_U_IF2) {
2499                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2500                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2501                         RT3261_I2S_DF_MASK, reg_val);
2502         }
2503
2504         return 0;
2505 }
2506
2507 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2508                 int clk_id, unsigned int freq, int dir)
2509 {
2510         struct snd_soc_codec *codec = dai->codec;
2511         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2512         unsigned int reg_val = 0;
2513
2514         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2515                 return 0;
2516
2517         switch (clk_id) {
2518         case RT3261_SCLK_S_MCLK:
2519                 reg_val |= RT3261_SCLK_SRC_MCLK;
2520                 break;
2521         case RT3261_SCLK_S_PLL1:
2522                 reg_val |= RT3261_SCLK_SRC_PLL1;
2523                 break;
2524         case RT3261_SCLK_S_RCCLK:
2525                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2526                 break;
2527         default:
2528                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2529                 return -EINVAL;
2530         }
2531         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2532                 RT3261_SCLK_SRC_MASK, reg_val);
2533         rt3261->sysclk = freq;
2534         rt3261->sysclk_src = clk_id;
2535
2536         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2537
2538         return 0;
2539 }
2540
2541 /**
2542  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2543  * @freq_in: external clock provided to codec.
2544  * @freq_out: target clock which codec works on.
2545  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2546  *
2547  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2548  * which make calculation more efficiently.
2549  *
2550  * Returns 0 for success or negative error code.
2551  */
2552 static int rt3261_pll_calc(const unsigned int freq_in,
2553         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2554 {
2555         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2556         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2557         bool bypass = false;
2558
2559         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2560                 return -EINVAL;
2561
2562         for (n_t = 0; n_t <= max_n; n_t++) {
2563                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2564                 if (in_t < 0)
2565                         continue;
2566                 if (in_t == freq_out) {
2567                         bypass = true;
2568                         n = n_t;
2569                         goto code_find;
2570                 }
2571                 for (m_t = 0; m_t <= max_m; m_t++) {
2572                         out_t = in_t / (m_t + 2);
2573                         red = abs(out_t - freq_out);
2574                         if (red < red_t) {
2575                                 n = n_t;
2576                                 m = m_t;
2577                                 if (red == 0)
2578                                         goto code_find;
2579                                 red_t = red;
2580                         }
2581                 }
2582         }
2583         pr_debug("Only get approximation about PLL\n");
2584
2585 code_find:
2586
2587         pll_code->m_bp = bypass;
2588         pll_code->m_code = m;
2589         pll_code->n_code = n;
2590         pll_code->k_code = 2;
2591         return 0;
2592 }
2593
2594 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2595                         unsigned int freq_in, unsigned int freq_out)
2596 {
2597         struct snd_soc_codec *codec = dai->codec;
2598         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2599         struct rt3261_pll_code pll_code;
2600         int ret, dai_sel;
2601
2602         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2603             freq_out == rt3261->pll_out)
2604                 return 0;
2605
2606         if (!freq_in || !freq_out) {
2607                 dev_dbg(codec->dev, "PLL disabled\n");
2608
2609                 rt3261->pll_in = 0;
2610                 rt3261->pll_out = 0;
2611                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2612                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2613                 return 0;
2614         }
2615
2616         switch (source) {
2617         case RT3261_PLL1_S_MCLK:
2618                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2619                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2620                 break;
2621         case RT3261_PLL1_S_BCLK1:
2622         case RT3261_PLL1_S_BCLK2:
2623                 dai_sel = get_sdp_info(codec, dai->id);
2624                 if (dai_sel < 0) {
2625                         dev_err(codec->dev,
2626                                 "Failed to get sdp info: %d\n", dai_sel);
2627                         return -EINVAL;
2628                 }
2629                 if (dai_sel & RT3261_U_IF1) {
2630                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2631                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2632                 }
2633                 if (dai_sel & RT3261_U_IF2) {
2634                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2635                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2636                 }
2637                 if (dai_sel & RT3261_U_IF3) {
2638                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2639                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2640                 }
2641                 break;
2642         default:
2643                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2644                 return -EINVAL;
2645         }
2646
2647         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2648         if (ret < 0) {
2649                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2650                 return ret;
2651         }
2652
2653         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2654                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2655
2656         snd_soc_write(codec, RT3261_PLL_CTRL1,
2657                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2658         snd_soc_write(codec, RT3261_PLL_CTRL2,
2659                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2660                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2661
2662         rt3261->pll_in = freq_in;
2663         rt3261->pll_out = freq_out;
2664         rt3261->pll_src = source;
2665
2666         return 0;
2667 }
2668
2669 /**
2670  * rt3261_index_show - Dump private registers.
2671  * @dev: codec device.
2672  * @attr: device attribute.
2673  * @buf: buffer for display.
2674  *
2675  * To show non-zero values of all private registers.
2676  *
2677  * Returns buffer length.
2678  */
2679 static ssize_t rt3261_index_show(struct device *dev,
2680         struct device_attribute *attr, char *buf)
2681 {
2682         struct i2c_client *client = to_i2c_client(dev);
2683         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2684         struct snd_soc_codec *codec = rt3261->codec;
2685         unsigned int val;
2686         int cnt = 0, i;
2687
2688         cnt += sprintf(buf, "RT3261 index register\n");
2689         for (i = 0; i < 0xb4; i++) {
2690                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2691                         break;
2692                 val = rt3261_index_read(codec, i);
2693                 if (!val)
2694                         continue;
2695                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2696                                 "%02x: %04x\n", i, val);
2697         }
2698
2699         if (cnt >= PAGE_SIZE)
2700                 cnt = PAGE_SIZE - 1;
2701
2702         return cnt;
2703 }
2704 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2705
2706 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2707                         enum snd_soc_bias_level level)
2708 {
2709         switch (level) {
2710         case SND_SOC_BIAS_ON:
2711                 break;
2712
2713         case SND_SOC_BIAS_PREPARE:
2714                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2715                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2716                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2717                 break;
2718
2719         case SND_SOC_BIAS_STANDBY:
2720                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2721                         RT3261_PWR_MB1 | RT3261_PWR_MB2, 0);
2722                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2723                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2724                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2725                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2726                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2727                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2728                         msleep(10);
2729                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2730                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2731                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2732                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2733                         codec->cache_only = false;
2734                         codec->cache_sync = 1;
2735                         snd_soc_cache_sync(codec);
2736                         rt3261_index_sync(codec);
2737                 }
2738                 break;
2739
2740         case SND_SOC_BIAS_OFF:
2741                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2742                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2743                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2744                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2745                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2746                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2747                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2748                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2749                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2750                 break;
2751
2752         default:
2753                 break;
2754         }
2755         codec->dapm.bias_level = level;
2756
2757         return 0;
2758 }
2759
2760 static int rt3261_proc_init(void);
2761
2762
2763 static int rt3261_probe(struct snd_soc_codec *codec)
2764 {
2765         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2766         int ret;
2767         struct clk *iis_clk;
2768
2769         pr_info("Codec driver version %s\n", VERSION);
2770
2771         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2772         if (ret != 0) {
2773                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2774                 return ret;
2775         }
2776
2777         #ifdef RT3261_PROC
2778         rt3261_proc_init();
2779         #endif
2780
2781         //for rt5623 MCLK use
2782         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2783         if (IS_ERR(iis_clk)) {
2784                 printk("failed to get i2s clk\n");
2785                 ret = PTR_ERR(iis_clk);
2786         }else{
2787                 printk("I2S2 got i2s clk ok!\n");
2788                 clk_enable(iis_clk);
2789                 clk_set_rate(iis_clk, 11289600);
2790                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2791                 clk_put(iis_clk);
2792         }
2793
2794         rt3261_reset(codec);
2795         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2796                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2797                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2798                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2799                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2800         msleep(10);
2801         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2802                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2803                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2804         /* DMIC */
2805         if (rt3261->dmic_en == RT3261_DMIC1) {
2806                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2807                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2808                 snd_soc_update_bits(codec, RT3261_DMIC,
2809                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2810                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2811         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2812                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2813                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2814                 snd_soc_update_bits(codec, RT3261_DMIC,
2815                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
2816                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
2817         }
2818         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
2819         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
2820         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
2821         if(0x5==ret) {
2822                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
2823                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
2824                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
2825         }
2826         rt3261_reg_init(codec);
2827
2828         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
2829         rt3261->codec = codec;
2830
2831         snd_soc_add_controls(codec, rt3261_snd_controls,
2832                         ARRAY_SIZE(rt3261_snd_controls));
2833         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
2834                         ARRAY_SIZE(rt3261_dapm_widgets));
2835         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
2836                         ARRAY_SIZE(rt3261_dapm_routes));
2837
2838 #if 0
2839 #if defined (CONFIG_SND_SOC_RT3261)
2840         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
2841         rt3261_dsp_probe(codec);
2842 #endif
2843
2844 #ifdef RTK_IOCTL
2845 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
2846         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
2847         ioctl_ops->index_write = rt3261_index_write;
2848         ioctl_ops->index_read = rt3261_index_read;
2849         ioctl_ops->index_update_bits = rt3261_index_update_bits;
2850         ioctl_ops->ioctl_common = rt3261_ioctl_common;
2851         realtek_ce_init_hwdep(codec);
2852 #endif
2853 #endif
2854 #endif
2855
2856         ret = device_create_file(codec->dev, &dev_attr_index_reg);
2857         if (ret != 0) {
2858                 dev_err(codec->dev,
2859                         "Failed to create index_reg sysfs files: %d\n", ret);
2860                 return ret;
2861         }
2862         rt3261_codec = codec;
2863         return 0;
2864 }
2865
2866 static int rt3261_remove(struct snd_soc_codec *codec)
2867 {
2868         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2869         return 0;
2870 }
2871
2872 #ifdef CONFIG_PM
2873 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
2874 {
2875 #if defined (CONFIG_SND_SOC_RT3261)
2876         /* After opening LDO of DSP, then close LDO of codec.
2877          * (1) DSP LDO power on
2878          * (2) DSP core power off
2879          * (3) DSP IIS interface power off
2880          * (4) Toggle pin of codec LDO1 to power off
2881          */
2882         //rt3261_dsp_suspend(codec, state);
2883 #endif
2884         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
2885         return 0;
2886 }
2887
2888 static int rt3261_resume(struct snd_soc_codec *codec)
2889 {
2890         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
2891 #if defined (CONFIG_SND_SOC_RT3261)
2892         /* After opening LDO of codec, then close LDO of DSP. */
2893         //rt3261_dsp_resume(codec);
2894 #endif
2895         return 0;
2896 }
2897 #else
2898 #define rt3261_suspend NULL
2899 #define rt3261_resume NULL
2900 #endif
2901
2902 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
2903 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
2904                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
2905
2906 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
2907         .hw_params = rt3261_hw_params,
2908         .prepare = rt3261_prepare,
2909         .set_fmt = rt3261_set_dai_fmt,
2910         .set_sysclk = rt3261_set_dai_sysclk,
2911         .set_pll = rt3261_set_dai_pll,
2912 };
2913
2914 struct snd_soc_dai_driver rt3261_dai[] = {
2915         {
2916                 .name = "rt3261-aif1",
2917                 .id = RT3261_AIF1,
2918                 .playback = {
2919                         .stream_name = "AIF1 Playback",
2920                         .channels_min = 1,
2921                         .channels_max = 2,
2922                         .rates = RT3261_STEREO_RATES,
2923                         .formats = RT3261_FORMATS,
2924                 },
2925                 .capture = {
2926                         .stream_name = "AIF1 Capture",
2927                         .channels_min = 1,
2928                         .channels_max = 2,
2929                         .rates = RT3261_STEREO_RATES,
2930                         .formats = RT3261_FORMATS,
2931                 },
2932                 .ops = &rt3261_aif_dai_ops,
2933         },
2934         {
2935                 .name = "rt3261-aif2",
2936                 .id = RT3261_AIF2,
2937                 .playback = {
2938                         .stream_name = "AIF2 Playback",
2939                         .channels_min = 1,
2940                         .channels_max = 2,
2941                         .rates = RT3261_STEREO_RATES,
2942                         .formats = RT3261_FORMATS,
2943                 },
2944                 .capture = {
2945                         .stream_name = "AIF2 Capture",
2946                         .channels_min = 1,
2947                         .channels_max = 2,
2948                         .rates = RT3261_STEREO_RATES,
2949                         .formats = RT3261_FORMATS,
2950                 },
2951                 .ops = &rt3261_aif_dai_ops,
2952         },
2953 };
2954
2955 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
2956         .probe = rt3261_probe,
2957         .remove = rt3261_remove,
2958         .suspend = rt3261_suspend,
2959         .resume = rt3261_resume,
2960         .set_bias_level = rt3261_set_bias_level,
2961         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
2962         .reg_word_size = sizeof(u16),
2963         .reg_cache_default = rt3261_reg,
2964         .volatile_register = rt3261_volatile_register,
2965         .readable_register = rt3261_readable_register,
2966         .reg_cache_step = 1,
2967 };
2968
2969 static const struct i2c_device_id rt3261_i2c_id[] = {
2970         { "rt3261", 0 },
2971         { }
2972 };
2973 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
2974
2975 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
2976                     const struct i2c_device_id *id)
2977 {
2978         struct rt3261_priv *rt3261;
2979         int ret;
2980         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
2981
2982         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
2983         if (NULL == rt3261)
2984                 return -ENOMEM;
2985
2986         rt3261->codec_en_gpio = pdata->codec_en_gpio;
2987         rt3261->io_init = pdata->io_init;
2988
2989         if(rt3261->io_init)
2990                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
2991
2992         i2c_set_clientdata(i2c, rt3261);
2993         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
2994         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
2995                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
2996         if (ret < 0)
2997                 kfree(rt3261);
2998
2999         return ret;
3000 }
3001
3002 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3003 {
3004         snd_soc_unregister_codec(&i2c->dev);
3005         kfree(i2c_get_clientdata(i2c));
3006         return 0;
3007 }
3008
3009 static void rt3261_i2c_shutdown(struct i2c_client *client)
3010 {
3011         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3012         struct snd_soc_codec *codec = rt3261->codec;
3013
3014         if (codec != NULL)
3015                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3016 }
3017
3018 struct i2c_driver rt3261_i2c_driver = {
3019         .driver = {
3020                 .name = "rt3261",
3021                 .owner = THIS_MODULE,
3022         },
3023         .probe = rt3261_i2c_probe,
3024         .remove   = __devexit_p(rt3261_i2c_remove),
3025         .shutdown = rt3261_i2c_shutdown,
3026         .id_table = rt3261_i2c_id,
3027 };
3028
3029 static int __init rt3261_modinit(void)
3030 {
3031         return i2c_add_driver(&rt3261_i2c_driver);
3032 }
3033 module_init(rt3261_modinit);
3034
3035 static void __exit rt3261_modexit(void)
3036 {
3037         i2c_del_driver(&rt3261_i2c_driver);
3038 }
3039 module_exit(rt3261_modexit);
3040
3041 MODULE_DESCRIPTION("ASoC RT3261 driver");
3042 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3043 MODULE_LICENSE("GPL");
3044
3045
3046 #ifdef RT3261_PROC
3047
3048 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3049                 unsigned long len, void *data)
3050 {
3051         char *cookie_pot;
3052         char *p;
3053         int reg;
3054         int i;
3055         int value;
3056
3057         cookie_pot = (char *)vmalloc( len );
3058         if (!cookie_pot)
3059         {
3060                 return -ENOMEM;
3061         }
3062         else
3063         {
3064                 if (copy_from_user( cookie_pot, buffer, len ))
3065                         return -EFAULT;
3066         }
3067
3068         switch(cookie_pot[0])
3069         {
3070                 case 'd':
3071                 case 'D':
3072                         debug_write_read ++;
3073                         debug_write_read %= 2;
3074                         if(debug_write_read != 0)
3075                                 printk("Debug read and write reg on\n");
3076                         else
3077                                 printk("Debug read and write reg off\n");
3078                         break;
3079                 case 'r':
3080                 case 'R':
3081                         printk("Read reg debug\n");
3082                         if(cookie_pot[1] ==':')
3083                         {
3084                                 debug_write_read = 1;
3085                                 strsep(&cookie_pot,":");
3086                                 while((p=strsep(&cookie_pot,",")))
3087                                 {
3088                                         reg = simple_strtol(p,NULL,16);
3089                                         value = rt3261_read(rt3261_codec,reg);
3090                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3091                                 }
3092                                 debug_write_read = 0;
3093                                 printk("\n");
3094                         }
3095                         else
3096                         {
3097                                 printk("Error Read reg debug.\n");
3098                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3099                         }
3100                         break;
3101                 case 'w':
3102                 case 'W':
3103                         printk("Write reg debug\n");
3104                         if(cookie_pot[1] ==':')
3105                         {
3106                                 debug_write_read = 1;
3107                                 strsep(&cookie_pot,":");
3108                                 while((p=strsep(&cookie_pot,"=")))
3109                                 {
3110                                         reg = simple_strtol(p,NULL,16);
3111                                         p=strsep(&cookie_pot,",");
3112                                         value = simple_strtol(p,NULL,16);
3113                                         rt3261_write(rt3261_codec,reg,value);
3114                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3115                                 }
3116                                 debug_write_read = 0;
3117                                 printk("\n");
3118                         }
3119                         else
3120                         {
3121                                 printk("Error Write reg debug.\n");
3122                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3123                         }
3124                         break;
3125                 case 'a':
3126                         printk("Dump rt3261 dsp reg \n");
3127
3128                         for (i = 0; i < 0xb4; i++)
3129                         {
3130                                 value = rt3261_index_read(rt3261_codec, i);
3131                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3132                         }
3133
3134                         break;
3135                 default:
3136                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3137                         printk("-->'d&&D' Open or Off the debug\n");
3138                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3139                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3140                         break;
3141         }
3142
3143         return len;
3144 }
3145
3146 static const struct file_operations rt3261_proc_fops = {
3147         .owner          = THIS_MODULE,
3148 };
3149
3150 static int rt3261_proc_init(void)
3151 {
3152         struct proc_dir_entry *rt3261_proc_entry;
3153         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3154         if(rt3261_proc_entry != NULL)
3155         {
3156                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3157                 return 0;
3158         }
3159         else
3160         {
3161                 printk("create proc error !\n");
3162                 return -1;
3163         }
3164 }
3165 #endif