sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 static struct snd_soc_codec *rt3261_codec;
  39
  40 #if 0
  41 #define DBG(x...)       printk(KERN_INFO x)
  42 #else
  43 #define DBG(x...)
  44 #endif
  45
  46 //#define RTK_IOCTL
  47 #ifdef RTK_IOCTL
  48 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  49 #include "rt_codec_ioctl.h"
  50 #include "rt3261_ioctl.h"
  51 #endif
  52 #endif
  53
  54 #include "rt3261.h"
  55 #if defined (CONFIG_SND_SOC_RT3261)
  56 #include "rt3261-dsp.h"
  57 #endif
  58
  59 #define RT3261_REG_RW 1 /* for debug */
  60 #define RT3261_DET_EXT_MIC 0
  61
  62 #define VERSION "RT3261_V1.2.0"
  63
  64 #if defined (CONFIG_SND_SOC_RT5623)
  65 extern void rt5623_on(void);
  66 extern void rt5623_off(void);
  67 #endif
  68
  69 struct rt3261_init_reg {
  70         u8 reg;
  71         u16 val;
  72 };
  73
  74 static struct rt3261_init_reg init_list[] = {
  75         {RT3261_GEN_CTRL1       , 0x3f01},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  76         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  77         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  78         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  79         {RT3261_CLS_D_OVCD      , 0x0334},//8c[8] = 1'b
  80         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  81         {RT3261_PRIV_DATA       , 0x0347},
  82         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  83         {RT3261_PRIV_DATA       , 0x3600},
  84         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  85         {RT3261_PRIV_DATA       , 0x0aa8},
  86         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  87         {RT3261_PRIV_DATA       , 0x8aaa},
  88         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  89         {RT3261_PRIV_DATA       , 0x6115},
  90         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  91         {RT3261_PRIV_DATA       , 0x0804},
  92         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  93         {RT3261_HP_VOL          , 0x8888},
  94         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  95         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  96         {RT3261_I2S1_SDP        , 0xd000},
  97 };
  98 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  99
 100 static int rt3261_reg_init(struct snd_soc_codec *codec)
 101 {
 102         int i;
 103
 104         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 105                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 106
 107         return 0;
 108 }
 109
 110 static int rt3261_index_sync(struct snd_soc_codec *codec)
 111 {
 112         int i;
 113
 114         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 115                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 116                         RT3261_PRIV_DATA == init_list[i].reg)
 117                         snd_soc_write(codec, init_list[i].reg,
 118                                         init_list[i].val);
 119         return 0;
 120 }
 121
 122 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 123         [RT3261_RESET] = 0x000c,
 124         [RT3261_SPK_VOL] = 0xc8c8,
 125         [RT3261_HP_VOL] = 0xc8c8,
 126         [RT3261_OUTPUT] = 0xc8c8,
 127         [RT3261_MONO_OUT] = 0x8000,
 128         [RT3261_INL_INR_VOL] = 0x0808,
 129         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 130         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 131         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 132         [RT3261_ADC_DATA] = 0x2f2f,
 133         [RT3261_STO_ADC_MIXER] = 0x7060,
 134         [RT3261_MONO_ADC_MIXER] = 0x7070,
 135         [RT3261_AD_DA_MIXER] = 0x8080,
 136         [RT3261_STO_DAC_MIXER] = 0x5454,
 137         [RT3261_MONO_DAC_MIXER] = 0x5454,
 138         [RT3261_DIG_MIXER] = 0xaa00,
 139         [RT3261_DSP_PATH2] = 0xa000,
 140         [RT3261_REC_L2_MIXER] = 0x007f,
 141         [RT3261_REC_R2_MIXER] = 0x007f,
 142         [RT3261_HPO_MIXER] = 0xe000,
 143         [RT3261_SPK_L_MIXER] = 0x003e,
 144         [RT3261_SPK_R_MIXER] = 0x003e,
 145         [RT3261_SPO_L_MIXER] = 0xf800,
 146         [RT3261_SPO_R_MIXER] = 0x3800,
 147         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 148         [RT3261_MONO_MIXER] = 0xfc00,
 149         [RT3261_OUT_L3_MIXER] = 0x01ff,
 150         [RT3261_OUT_R3_MIXER] = 0x01ff,
 151         [RT3261_LOUT_MIXER] = 0xf000,
 152         [RT3261_PWR_ANLG1] = 0x00c0,
 153         [RT3261_I2S1_SDP] = 0x8000,
 154         [RT3261_I2S2_SDP] = 0x8000,
 155         [RT3261_I2S3_SDP] = 0x8000,
 156         [RT3261_ADDA_CLK1] = 0x1110,
 157         [RT3261_ADDA_CLK2] = 0x0c00,
 158         [RT3261_DMIC] = 0x1d00,
 159         [RT3261_ASRC_3] = 0x0008,
 160         [RT3261_HP_OVCD] = 0x0600,
 161         [RT3261_CLS_D_OVCD] = 0x0228,
 162         [RT3261_CLS_D_OUT] = 0xa800,
 163         [RT3261_DEPOP_M1] = 0x0004,
 164         [RT3261_DEPOP_M2] = 0x1100,
 165         [RT3261_DEPOP_M3] = 0x0646,
 166         [RT3261_CHARGE_PUMP] = 0x0c00,
 167         [RT3261_MICBIAS] = 0x3000,
 168         [RT3261_EQ_CTRL1] = 0x2080,
 169         [RT3261_DRC_AGC_1] = 0x2206,
 170         [RT3261_DRC_AGC_2] = 0x1f00,
 171         [RT3261_ANC_CTRL1] = 0x034b,
 172         [RT3261_ANC_CTRL2] = 0x0066,
 173         [RT3261_ANC_CTRL3] = 0x000b,
 174         [RT3261_GPIO_CTRL1] = 0x0400,
 175         [RT3261_DSP_CTRL3] = 0x2000,
 176         [RT3261_BASE_BACK] = 0x0013,
 177         [RT3261_MP3_PLUS1] = 0x0680,
 178         [RT3261_MP3_PLUS2] = 0x1c17,
 179         [RT3261_3D_HP] = 0x8c00,
 180         [RT3261_ADJ_HPF] = 0x2a20,
 181         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 182         [RT3261_SV_ZCD1] = 0x0809,
 183         [RT3261_VENDOR_ID1] = 0x10ec,
 184         [RT3261_VENDOR_ID2] = 0x6231,
 185 };
 186
 187 static int rt3261_reset(struct snd_soc_codec *codec)
 188 {
 189         return snd_soc_write(codec, RT3261_RESET, 0);
 190 }
 191
 192 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 193                 unsigned int reg)
 194 {
 195         unsigned int val;
 196
 197         val = codec->hw_read(codec, reg);
 198         return val;
 199 }
 200
 201 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 202                 unsigned int value, const void *data, int len)
 203 {
 204         int ret;
 205
 206         if (!snd_soc_codec_volatile_register(codec, reg) &&
 207                         reg < codec->driver->reg_cache_size &&
 208                         !codec->cache_bypass) {
 209                 ret = snd_soc_cache_write(codec, reg, value);
 210                 if (ret < 0)
 211                         return -1;
 212         }
 213
 214         if (codec->cache_only) {
 215                 codec->cache_sync = 1;
 216                 return 0;
 217         }
 218
 219         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 220         if (ret == len)
 221                 return 0;
 222         if (ret < 0)
 223                 return ret;
 224         else
 225                 return -EIO;
 226 }
 227
 228 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 229                 unsigned int value)
 230 {
 231         u8 data[3];
 232
 233         data[0] = reg;
 234         data[1] = (value >> 8) & 0xff;
 235         data[2] = value & 0xff;
 236
 237         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 238         return do_hw_write(codec, reg, value, data, 3);
 239 }
 240
 241 /**
 242  * rt3261_index_write - Write private register.
 243  * @codec: SoC audio codec device.
 244  * @reg: Private register index.
 245  * @value: Private register Data.
 246  *
 247  * Modify private register for advanced setting. It can be written through
 248  * private index (0x6a) and data (0x6c) register.
 249  *
 250  * Returns 0 for success or negative error code.
 251  */
 252 static int rt3261_index_write(struct snd_soc_codec *codec,
 253                 unsigned int reg, unsigned int value)
 254 {
 255         int ret;
 256
 257         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 258         if (ret < 0) {
 259                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 260                 goto err;
 261         }
 262         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 263         if (ret < 0) {
 264                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 265                 goto err;
 266         }
 267         return 0;
 268
 269 err:
 270         return ret;
 271 }
 272
 273 /**
 274  * rt3261_index_read - Read private register.
 275  * @codec: SoC audio codec device.
 276  * @reg: Private register index.
 277  *
 278  * Read advanced setting from private register. It can be read through
 279  * private index (0x6a) and data (0x6c) register.
 280  *
 281  * Returns private register value or negative error code.
 282  */
 283 static unsigned int rt3261_index_read(
 284         struct snd_soc_codec *codec, unsigned int reg)
 285 {
 286         int ret;
 287
 288         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 289         if (ret < 0) {
 290                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 291                 return ret;
 292         }
 293         return snd_soc_read(codec, RT3261_PRIV_DATA);
 294 }
 295
 296 /**
 297  * rt3261_index_update_bits - update private register bits
 298  * @codec: audio codec
 299  * @reg: Private register index.
 300  * @mask: register mask
 301  * @value: new value
 302  *
 303  * Writes new register value.
 304  *
 305  * Returns 1 for change, 0 for no change, or negative error code.
 306  */
 307 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 308         unsigned int reg, unsigned int mask, unsigned int value)
 309 {
 310         unsigned int old, new;
 311         int change, ret;
 312
 313         ret = rt3261_index_read(codec, reg);
 314         if (ret < 0) {
 315                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 316                 goto err;
 317         }
 318
 319         old = ret;
 320         new = (old & ~mask) | (value & mask);
 321         change = old != new;
 322         if (change) {
 323                 ret = rt3261_index_write(codec, reg, new);
 324                 if (ret < 0) {
 325                         dev_err(codec->dev,
 326                                 "Failed to write private reg: %d\n", ret);
 327                         goto err;
 328                 }
 329         }
 330         return change;
 331
 332 err:
 333         return ret;
 334 }
 335
 336 static int rt3261_volatile_register(
 337         struct snd_soc_codec *codec, unsigned int reg)
 338 {
 339         switch (reg) {
 340         case RT3261_RESET:
 341         case RT3261_PRIV_DATA:
 342         case RT3261_ASRC_5:
 343         case RT3261_EQ_CTRL1:
 344         case RT3261_DRC_AGC_1:
 345         case RT3261_ANC_CTRL1:
 346         case RT3261_IRQ_CTRL2:
 347         case RT3261_INT_IRQ_ST:
 348         case RT3261_DSP_CTRL2:
 349         case RT3261_DSP_CTRL3:
 350         case RT3261_PGM_REG_ARR1:
 351         case RT3261_PGM_REG_ARR3:
 352         case RT3261_VENDOR_ID:
 353         case RT3261_VENDOR_ID1:
 354         case RT3261_VENDOR_ID2:
 355                 return 1;
 356         default:
 357                 return 0;
 358         }
 359 }
 360
 361 static int rt3261_readable_register(
 362         struct snd_soc_codec *codec, unsigned int reg)
 363 {
 364         switch (reg) {
 365         case RT3261_RESET:
 366         case RT3261_SPK_VOL:
 367         case RT3261_HP_VOL:
 368         case RT3261_OUTPUT:
 369         case RT3261_MONO_OUT:
 370         case RT3261_IN1_IN2:
 371         case RT3261_IN3_IN4:
 372         case RT3261_INL_INR_VOL:
 373         case RT3261_DAC1_DIG_VOL:
 374         case RT3261_DAC2_DIG_VOL:
 375         case RT3261_DAC2_CTRL:
 376         case RT3261_ADC_DIG_VOL:
 377         case RT3261_ADC_DATA:
 378         case RT3261_ADC_BST_VOL:
 379         case RT3261_STO_ADC_MIXER:
 380         case RT3261_MONO_ADC_MIXER:
 381         case RT3261_AD_DA_MIXER:
 382         case RT3261_STO_DAC_MIXER:
 383         case RT3261_MONO_DAC_MIXER:
 384         case RT3261_DIG_MIXER:
 385         case RT3261_DSP_PATH1:
 386         case RT3261_DSP_PATH2:
 387         case RT3261_DIG_INF_DATA:
 388         case RT3261_REC_L1_MIXER:
 389         case RT3261_REC_L2_MIXER:
 390         case RT3261_REC_R1_MIXER:
 391         case RT3261_REC_R2_MIXER:
 392         case RT3261_HPO_MIXER:
 393         case RT3261_SPK_L_MIXER:
 394         case RT3261_SPK_R_MIXER:
 395         case RT3261_SPO_L_MIXER:
 396         case RT3261_SPO_R_MIXER:
 397         case RT3261_SPO_CLSD_RATIO:
 398         case RT3261_MONO_MIXER:
 399         case RT3261_OUT_L1_MIXER:
 400         case RT3261_OUT_L2_MIXER:
 401         case RT3261_OUT_L3_MIXER:
 402         case RT3261_OUT_R1_MIXER:
 403         case RT3261_OUT_R2_MIXER:
 404         case RT3261_OUT_R3_MIXER:
 405         case RT3261_LOUT_MIXER:
 406         case RT3261_PWR_DIG1:
 407         case RT3261_PWR_DIG2:
 408         case RT3261_PWR_ANLG1:
 409         case RT3261_PWR_ANLG2:
 410         case RT3261_PWR_MIXER:
 411         case RT3261_PWR_VOL:
 412         case RT3261_PRIV_INDEX:
 413         case RT3261_PRIV_DATA:
 414         case RT3261_I2S1_SDP:
 415         case RT3261_I2S2_SDP:
 416         case RT3261_I2S3_SDP:
 417         case RT3261_ADDA_CLK1:
 418         case RT3261_ADDA_CLK2:
 419         case RT3261_DMIC:
 420         case RT3261_GLB_CLK:
 421         case RT3261_PLL_CTRL1:
 422         case RT3261_PLL_CTRL2:
 423         case RT3261_ASRC_1:
 424         case RT3261_ASRC_2:
 425         case RT3261_ASRC_3:
 426         case RT3261_ASRC_4:
 427         case RT3261_ASRC_5:
 428         case RT3261_HP_OVCD:
 429         case RT3261_CLS_D_OVCD:
 430         case RT3261_CLS_D_OUT:
 431         case RT3261_DEPOP_M1:
 432         case RT3261_DEPOP_M2:
 433         case RT3261_DEPOP_M3:
 434         case RT3261_CHARGE_PUMP:
 435         case RT3261_PV_DET_SPK_G:
 436         case RT3261_MICBIAS:
 437         case RT3261_EQ_CTRL1:
 438         case RT3261_EQ_CTRL2:
 439         case RT3261_WIND_FILTER:
 440         case RT3261_DRC_AGC_1:
 441         case RT3261_DRC_AGC_2:
 442         case RT3261_DRC_AGC_3:
 443         case RT3261_SVOL_ZC:
 444         case RT3261_ANC_CTRL1:
 445         case RT3261_ANC_CTRL2:
 446         case RT3261_ANC_CTRL3:
 447         case RT3261_JD_CTRL:
 448         case RT3261_ANC_JD:
 449         case RT3261_IRQ_CTRL1:
 450         case RT3261_IRQ_CTRL2:
 451         case RT3261_INT_IRQ_ST:
 452         case RT3261_GPIO_CTRL1:
 453         case RT3261_GPIO_CTRL2:
 454         case RT3261_GPIO_CTRL3:
 455         case RT3261_DSP_CTRL1:
 456         case RT3261_DSP_CTRL2:
 457         case RT3261_DSP_CTRL3:
 458         case RT3261_DSP_CTRL4:
 459         case RT3261_PGM_REG_ARR1:
 460         case RT3261_PGM_REG_ARR2:
 461         case RT3261_PGM_REG_ARR3:
 462         case RT3261_PGM_REG_ARR4:
 463         case RT3261_PGM_REG_ARR5:
 464         case RT3261_SCB_FUNC:
 465         case RT3261_SCB_CTRL:
 466         case RT3261_BASE_BACK:
 467         case RT3261_MP3_PLUS1:
 468         case RT3261_MP3_PLUS2:
 469         case RT3261_3D_HP:
 470         case RT3261_ADJ_HPF:
 471         case RT3261_HP_CALIB_AMP_DET:
 472         case RT3261_HP_CALIB2:
 473         case RT3261_SV_ZCD1:
 474         case RT3261_SV_ZCD2:
 475         case RT3261_GEN_CTRL1:
 476         case RT3261_GEN_CTRL2:
 477         case RT3261_GEN_CTRL3:
 478         case RT3261_VENDOR_ID:
 479         case RT3261_VENDOR_ID1:
 480         case RT3261_VENDOR_ID2:
 481                 return 1;
 482         default:
 483                 return 0;
 484         }
 485 }
 486
 487 void codec_set_spk(bool on)
 488 {
 489
 490         struct snd_soc_codec *codec = rt3261_codec;
 491         DBG("%s: %d\n", __func__, on);
 492
 493         if(!codec)
 494                 return;
 495
 496         if(on){
 497                 DBG("snd_soc_dapm_enable_pin\n");
 498                 snd_soc_dapm_enable_pin(&codec->dapm, "Headphone Jack");
 499                 snd_soc_dapm_enable_pin(&codec->dapm, "Ext Spk");
 500         }else{
 501                 DBG("snd_soc_dapm_disable_pin\n");
 502                 snd_soc_dapm_disable_pin(&codec->dapm, "Headphone Jack");
 503                 snd_soc_dapm_disable_pin(&codec->dapm, "Ext Spk");
 504         }
 505         snd_soc_dapm_sync(&codec->dapm);
 506 }
 507
 508
 509
 510 /**
 511  * rt3261_headset_mic_detect - Detect headset.
 512  * @codec: SoC audio codec device.
 513  * @jack_insert: Jack insert or not.
 514  *
 515  * Detect whether is headset or not when jack inserted.
 516  *
 517  * Returns detect status.
 518  */
 519 int rt3261_headset_mic_detect(int jack_insert)
 520 {
 521         int jack_type;
 522         int sclk_src;
 523
 524         if(jack_insert) {
 525                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 526                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 527                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 528                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 529                 }
 530                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 531                         RT3261_SCLK_SRC_MASK;
 532                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 533                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 534                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 535                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 536                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 537                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 538                 mdelay(400);
 539                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 540                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 541                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 542                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 543                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 544                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 545                         0x1, 0x1);
 546                 msleep(100);
 547                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 548                         jack_type = RT3261_HEADPHO_DET;
 549                 else
 550                         jack_type = RT3261_HEADSET_DET;
 551                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 552                         RT3261_MB1_OC_CLR, 0);
 553                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 554                         RT3261_SCLK_SRC_MASK, sclk_src);
 555         } else {
 556                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 557                         RT3261_MIC1_OVCD_MASK,
 558                         RT3261_MIC1_OVCD_DIS);
 559
 560                 jack_type = RT3261_NO_JACK;
 561         }
 562
 563         return jack_type;
 564 }
 565 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 566
 567 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 568
 569 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 570         14, rt3261_dacr2_src);
 571 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 572         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 573
 574 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 575 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 576 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 577 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 578 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 579
 580 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 581 static unsigned int bst_tlv[] = {
 582         TLV_DB_RANGE_HEAD(7),
 583         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 584         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 585         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 586         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 587         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 588         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 589         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 590 };
 591
 592 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 593                 struct snd_ctl_elem_value *ucontrol)
 594 {
 595         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 596         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 597
 598         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 599
 600         return 0;
 601 }
 602
 603 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 604                 struct snd_ctl_elem_value *ucontrol)
 605 {
 606         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 607         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 608
 609         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 610                 return 0;
 611
 612         rt3261->dmic_en = ucontrol->value.integer.value[0];
 613         switch (rt3261->dmic_en) {
 614         case RT3261_DMIC_DIS:
 615                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 616                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 617                         RT3261_GP4_PIN_MASK,
 618                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 619                         RT3261_GP4_PIN_GPIO4);
 620                 snd_soc_update_bits(codec, RT3261_DMIC,
 621                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 622                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 623                 snd_soc_update_bits(codec, RT3261_DMIC,
 624                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 625                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 626                 break;
 627
 628         case RT3261_DMIC1:
 629                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 630                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 631                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 632                 snd_soc_update_bits(codec, RT3261_DMIC,
 633                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 634                         RT3261_DMIC_1_DP_MASK,
 635                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 636                         RT3261_DMIC_1_DP_IN1P);
 637                 snd_soc_update_bits(codec, RT3261_DMIC,
 638                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 639                 break;
 640
 641         case RT3261_DMIC2:
 642                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 643                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 644                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 645                 snd_soc_update_bits(codec, RT3261_DMIC,
 646                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 647                         RT3261_DMIC_2_DP_MASK,
 648                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 649                         RT3261_DMIC_2_DP_IN1N);
 650                 snd_soc_update_bits(codec, RT3261_DMIC,
 651                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 652                 break;
 653
 654         default:
 655                 return -EINVAL;
 656         }
 657
 658         return 0;
 659 }
 660
 661 //bard 8-9 s
 662 #if 0
 663 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 664                 struct snd_ctl_elem_value *ucontrol)
 665 {
 666         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 667
 668         ucontrol->value.integer.value[0] =
 669                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 670
 671         return 0;
 672 }
 673
 674 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 675                 struct snd_ctl_elem_value *ucontrol)
 676 {
 677         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 678
 679         if(ucontrol->value.integer.value[0]) {
 680                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 681                         RT3261_M_BST1_RM_L, 0);
 682                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 683                         RT3261_M_BST1_RM_R, 0);
 684         }else {
 685                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 686                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 687                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 688                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 689         }
 690
 691         return 0;
 692 }
 693
 694 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 695                 struct snd_ctl_elem_value *ucontrol)
 696 {
 697         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 698
 699         ucontrol->value.integer.value[0] =
 700                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 701
 702         return 0;
 703 }
 704
 705 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 706                 struct snd_ctl_elem_value *ucontrol)
 707 {
 708         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 709
 710         if(ucontrol->value.integer.value[0]) {
 711                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 712                         RT3261_M_BST4_RM_L, 0);
 713                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 714                         RT3261_M_BST4_RM_R, 0);
 715         }else {
 716                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 717                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 718                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 719                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 720         }
 721
 722         return 0;
 723 }
 724 #endif
 725 //bard 8-9 e
 726
 727 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 728                 struct snd_ctl_elem_value *ucontrol)
 729 {
 730         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 731
 732         ucontrol->value.integer.value[0] =
 733                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 734
 735         return 0;
 736 }
 737
 738 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 739                 struct snd_ctl_elem_value *ucontrol)
 740 {
 741         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 742
 743         if(ucontrol->value.integer.value[0]) {
 744                 /* headphone unmute sequence */
 745                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 746                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 747                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 748                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 749                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 750                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 751                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 752                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 753                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 754                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 755                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 756                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 757                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 758                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 759                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 760                 msleep(100);
 761                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 762                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 763                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 764                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 765                 msleep(20);
 766                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 767                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 768         }else {
 769                 /* headphone mute sequence */
 770                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 771                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 772                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 773                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 774                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 775                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 776                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 777                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 778                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 779                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 780                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 781                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 782                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 783                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 784                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 785                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 786                 msleep(90);
 787                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 788                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 789                 msleep(30);
 790                 }
 791
 792         return 0;
 793 }
 794
 795 #if defined (CONFIG_SND_SOC_RT5623)
 796 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 797                 struct snd_ctl_elem_value *ucontrol)
 798 {
 799         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 800         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 801
 802         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 803         return 0;
 804 }
 805
 806 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 807                 struct snd_ctl_elem_value *ucontrol)
 808 {
 809         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 810         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 811
 812         if(ucontrol->value.integer.value[0]) {
 813                 rt5623_on( );
 814                 rt3261->modem_is_open = 1;
 815         }else {
 816                 rt5623_off( );
 817                 rt3261->modem_is_open = 0;
 818         }
 819
 820         return 0;
 821 }
 822 #endif
 823
 824 /* IN1/IN2 Input Type */
 825 static const char *rt3261_input_mode[] = {
 826         "Single ended", "Differential"};
 827
 828 static const SOC_ENUM_SINGLE_DECL(
 829         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 830         RT3261_IN_SFT1, rt3261_input_mode);
 831
 832 static const SOC_ENUM_SINGLE_DECL(
 833         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 834         RT3261_IN_SFT2, rt3261_input_mode);
 835
 836 static const SOC_ENUM_SINGLE_DECL(
 837         rt3261_in3_mode_enum, RT3261_IN1_IN2,
 838         RT3261_IN_SFT2, rt3261_input_mode);
 839
 840 //output type
 841 static const char *rt3261_output_mode[] = {
 842         "Single ended", "Differential"};
 843
 844 static const SOC_ENUM_SINGLE_DECL(
 845         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
 846         RT3261_LOUT_DF, rt3261_output_mode);
 847
 848
 849 /* Interface data select */
 850 static const char *rt3261_data_select[] = {
 851         "Normal", "Swap", "left copy to right", "right copy to left"};
 852
 853 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 854                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 855
 856 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 857                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 858
 859 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 860                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 861
 862 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 863                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 864
 865 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 866                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 867
 868 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 869                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 870
 871 /* Class D speaker gain ratio */
 872 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 873         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 874
 875 static const SOC_ENUM_SINGLE_DECL(
 876         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 877         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 878
 879 /* DMIC */
 880 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 881
 882 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 883
 884 //bard 8-9 s
 885 #if 0
 886 static const char *rt3261_mic_mode[] = {"off", "on",};
 887
 888 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 889 #endif
 890 //bard 8-9 e
 891
 892 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
 893
 894 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
 895
 896 #if defined (CONFIG_SND_SOC_RT5623)
 897 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
 898
 899 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
 900 #endif
 901
 902 #ifdef RT3261_REG_RW
 903 #define REGVAL_MAX 0xffff
 904 static unsigned int regctl_addr;
 905 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 906                         struct snd_ctl_elem_info *uinfo)
 907 {
 908         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 909         uinfo->count = 2;
 910         uinfo->value.integer.min = 0;
 911         uinfo->value.integer.max = REGVAL_MAX;
 912         return 0;
 913 }
 914
 915 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 916                         struct snd_ctl_elem_value *ucontrol)
 917 {
 918         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 919         ucontrol->value.integer.value[0] = regctl_addr;
 920         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 921         return 0;
 922 }
 923
 924 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 925                         struct snd_ctl_elem_value *ucontrol)
 926 {
 927         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 928         regctl_addr = ucontrol->value.integer.value[0];
 929         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 930                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 931         return 0;
 932 }
 933 #endif
 934
 935
 936 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 937                 struct snd_ctl_elem_value *ucontrol)
 938 {
 939         struct soc_mixer_control *mc =
 940                 (struct soc_mixer_control *)kcontrol->private_value;
 941         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 942         unsigned int val = snd_soc_read(codec, mc->reg);
 943
 944         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 945                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 946         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 947                 (val & RT3261_R_VOL_MASK);
 948
 949         return 0;
 950 }
 951
 952 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 953                 struct snd_ctl_elem_value *ucontrol)
 954 {
 955         struct soc_mixer_control *mc =
 956                 (struct soc_mixer_control *)kcontrol->private_value;
 957         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 958         unsigned int val, val2;
 959
 960         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 961         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 962         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 963                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 964 }
 965
 966
 967 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 968         /* Speaker Output Volume */
 969         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 970                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 971         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 972                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 973                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 974         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
 975                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 976                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 977         /* Headphone Output Volume */
 978         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 979                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 980         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
 981                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_HP_VOL_RSCL_RANGE, 0,
 982                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 983         /* OUTPUT Control */
 984         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 985                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 986         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 987                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 988         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 989                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 990         /* MONO Output Control */
 991         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 992                                 RT3261_L_MUTE_SFT, 1, 1),
 993         /* DAC Digital Volume */
 994         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 995                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 996         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 997                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 998                         175, 0, dac_vol_tlv),
 999         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
1000                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1001                         175, 0, dac_vol_tlv),
1002         /* IN1/IN2 Control */
1003         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
1004         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
1005                 RT3261_BST_SFT1, 8, 0, bst_tlv),
1006         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
1007         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
1008                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1009         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
1010         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
1011                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1012
1013         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
1014         /* INL/INR Volume Control */
1015         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
1016                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
1017                         31, 1, in_vol_tlv),
1018         /* ADC Digital Volume Control */
1019         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
1020                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1021         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
1022                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1023                         127, 0, adc_vol_tlv),
1024         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1025                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1026                         127, 0, adc_vol_tlv),
1027         /* ADC Boost Volume Control */
1028         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1029                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1030                         3, 0, adc_bst_tlv),
1031         /* Class D speaker gain ratio */
1032         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1033         /* DMIC */
1034         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1035                 rt3261_dmic_get, rt3261_dmic_put),
1036
1037 #ifdef RT3261_REG_RW
1038         {
1039                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1040                 .name = "Register Control",
1041                 .info = rt3261_regctl_info,
1042                 .get = rt3261_regctl_get,
1043                 .put = rt3261_regctl_put,
1044         },
1045 #endif
1046 //bard 8-9 s
1047 #if 0
1048         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1049                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1050         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1051                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1052         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1053                 rt3261_mic1_get, rt3261_mic1_put),
1054         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1055                 rt3261_mic2_get, rt3261_mic2_put),
1056 #endif
1057 //bard 8-9 e
1058
1059         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1060                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1061
1062         #if defined (CONFIG_SND_SOC_RT5623)
1063         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1064                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1065         #endif
1066
1067         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1068         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1069         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1070         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1071 };
1072
1073 /**
1074  * set_dmic_clk - Set parameter of dmic.
1075  *
1076  * @w: DAPM widget.
1077  * @kcontrol: The kcontrol of this widget.
1078  * @event: Event id.
1079  *
1080  * Choose dmic clock between 1MHz and 3MHz.
1081  * It is better for clock to approximate 3MHz.
1082  */
1083 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1084         struct snd_kcontrol *kcontrol, int event)
1085 {
1086         struct snd_soc_codec *codec = w->codec;
1087         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1088         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1089
1090         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1091         red = 3000000 * 12;
1092         for (i = 0; i < ARRAY_SIZE(div); i++) {
1093                 bound = div[i] * 3000000;
1094                 if (rate > bound)
1095                         continue;
1096                 temp = bound - rate;
1097                 if (temp < red) {
1098                         red = temp;
1099                         idx = i;
1100                 }
1101         }
1102         if (idx < 0)
1103                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1104         else
1105                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1106                                         idx << RT3261_DMIC_CLK_SFT);
1107         return idx;
1108 }
1109
1110 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1111                          struct snd_soc_dapm_widget *sink)
1112 {
1113         unsigned int val;
1114
1115         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1116         val &= RT3261_SCLK_SRC_MASK;
1117         if (val == RT3261_SCLK_SRC_PLL1)
1118                 return 1;
1119         else
1120                 return 0;
1121 }
1122
1123 /* Digital Mixer */
1124 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1125         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1126                         RT3261_M_ADC_L1_SFT, 1, 1),
1127         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1128                         RT3261_M_ADC_L2_SFT, 1, 1),
1129 };
1130
1131 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1132         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1133                         RT3261_M_ADC_R1_SFT, 1, 1),
1134         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1135                         RT3261_M_ADC_R2_SFT, 1, 1),
1136 };
1137
1138 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1139         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1140                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1141         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1142                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1143 };
1144
1145 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1146         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1147                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1148         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1149                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1150 };
1151
1152 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1153         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1154                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1155         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1156                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1157 };
1158
1159 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1160         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1161                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1162         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1163                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1164 };
1165
1166 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1167         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1168                         RT3261_M_DAC_L1_SFT, 1, 1),
1169         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1170                         RT3261_M_DAC_L2_SFT, 1, 1),
1171         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1172                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1173 };
1174
1175 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1176         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1177                         RT3261_M_DAC_R1_SFT, 1, 1),
1178         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1179                         RT3261_M_DAC_R2_SFT, 1, 1),
1180         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1181                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1182 };
1183
1184 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1185         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1186                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1187         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1188                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1189         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1190                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1191 };
1192
1193 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1194         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1195                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1196         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1197                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1198         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1199                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1200 };
1201
1202 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1203         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1204                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1205         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1206                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1207 };
1208
1209 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1210         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1211                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1212         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1213                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1214 };
1215
1216 /* Analog Input Mixer */
1217 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1218         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1219                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1220         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1221                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1222         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1223                         RT3261_M_BST2_RM_L, 1, 1),
1224         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1225                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1226         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1227                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1228         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1229                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1230 };
1231
1232 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1233         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1234                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1235         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1236                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1237         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1238                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1239         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1240                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1241         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1242                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1243         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1244                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1245 };
1246
1247 /* Analog Output Mixer */
1248 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1249         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1250                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1251         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1252                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1253         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1254                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1255         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1256                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1257         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1258                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1259 };
1260
1261 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1262         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1263                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1264         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1265                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1266         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1267                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1268         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1269                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1270         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1271                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1272 };
1273
1274 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1275         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1276                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1277         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1278                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1279         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1280                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1281         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1282                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1283         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1284                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1285         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1286                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1287         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1288                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1289         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1290                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1291 };
1292
1293 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1294         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1295                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1296         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1297                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1298         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1299                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1300         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1301                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1302         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1303                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1304         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1305                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1306         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1307                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1308         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1309                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1310         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1311                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1312 };
1313
1314 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1315 #if 0 //org
1316         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1317                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1318         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1319                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1320 #else //bard 8-27
1321         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1322                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1323 #endif
1324         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1325                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1326         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1327                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1328         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1329                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1330 };
1331 //bard 8-27 s
1332 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1333         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1334                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1335         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1336                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1337
1338 };
1339 //bard 8-27 e
1340 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1341         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1342                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1343         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1344                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1345         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1346                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1347 };
1348
1349 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1350         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1351                         RT3261_M_DAC2_HM_SFT, 1, 1),
1352         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1353                         RT3261_M_DAC1_HM_SFT, 1, 1),
1354         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1355                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1356 };
1357
1358 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1359         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1360                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1361         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1362                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1363         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1364                         RT3261_M_OV_L_LM_SFT, 1, 1),
1365         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1366                         RT3261_M_OV_R_LM_SFT, 1, 1),
1367 };
1368
1369 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1370         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1371                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1372         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1373                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1374         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1375                         RT3261_M_OV_R_MM_SFT, 1, 1),
1376         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1377                         RT3261_M_OV_L_MM_SFT, 1, 1),
1378         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1379                         RT3261_M_BST1_MM_SFT, 1, 1),
1380 };
1381
1382 /* INL/R source */
1383 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1384
1385 static const SOC_ENUM_SINGLE_DECL(
1386         rt3261_inl_enum, RT3261_INL_INR_VOL,
1387         RT3261_INL_SEL_SFT, rt3261_inl_src);
1388
1389 static const struct snd_kcontrol_new rt3261_inl_mux =
1390         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1391
1392 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1393
1394 static const SOC_ENUM_SINGLE_DECL(
1395         rt3261_inr_enum, RT3261_INL_INR_VOL,
1396         RT3261_INR_SEL_SFT, rt3261_inr_src);
1397
1398 static const struct snd_kcontrol_new rt3261_inr_mux =
1399         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1400
1401 /* Stereo ADC source */
1402 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1403
1404 static const SOC_ENUM_SINGLE_DECL(
1405         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1406         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1407
1408 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1409         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1410
1411 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1412         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1413
1414 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1415
1416 static const SOC_ENUM_SINGLE_DECL(
1417         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1418         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1419
1420 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1421         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1422
1423 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1424         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1425
1426 /* Mono ADC source */
1427 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1428
1429 static const SOC_ENUM_SINGLE_DECL(
1430         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1431         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1432
1433 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1434         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1435
1436 static const char *rt3261_mono_adc_l2_src[] =
1437         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1438
1439 static const SOC_ENUM_SINGLE_DECL(
1440         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1441         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1442
1443 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1444         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1445
1446 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1447
1448 static const SOC_ENUM_SINGLE_DECL(
1449         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1450         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1451
1452 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1453         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1454
1455 static const char *rt3261_mono_adc_r2_src[] =
1456         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1457
1458 static const SOC_ENUM_SINGLE_DECL(
1459         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1460         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1461
1462 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1463         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1464
1465 /* DAC2 channel source */
1466 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1467
1468 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1469                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1470
1471 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1472         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1473
1474 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1475
1476 static const SOC_ENUM_SINGLE_DECL(
1477         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1478         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1479
1480 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1481         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1482
1483 /* Interface 2  ADC channel source */
1484 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1485
1486 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1487                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1488
1489 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1490         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1491
1492 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1493
1494 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1495                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1496
1497 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1498         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1499
1500 /* digital interface and iis interface map */
1501 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1502         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1503         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1504
1505 static const SOC_ENUM_SINGLE_DECL(
1506         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1507         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1508
1509 static const struct snd_kcontrol_new rt3261_dai_mux =
1510         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1511
1512 /* SDI select */
1513 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1514
1515 static const SOC_ENUM_SINGLE_DECL(
1516         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1517         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1518
1519 static const struct snd_kcontrol_new rt3261_sdi_mux =
1520         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1521
1522 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1523         struct snd_kcontrol *kcontrol, int event)
1524 {
1525         struct snd_soc_codec *codec = w->codec;
1526         unsigned int val, mask;
1527
1528         switch (event) {
1529         case SND_SOC_DAPM_POST_PMU:
1530                 //rt3261_index_update_bits(codec,
1531                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1532                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1533                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1534                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1535                 if ((val & mask) ^ mask)
1536                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1537                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1538                 break;
1539
1540         case SND_SOC_DAPM_POST_PMD:
1541                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1542                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1543                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1544                 //rt3261_index_update_bits(codec,
1545                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1546                 break;
1547
1548         default:
1549                 return 0;
1550         }
1551
1552         return 0;
1553 }
1554
1555 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1556                 struct snd_kcontrol *kcontrol, int event)
1557 {
1558         struct snd_soc_codec *codec = w->codec;
1559         unsigned int val;
1560
1561         switch (event) {
1562         case SND_SOC_DAPM_POST_PMU:
1563 //bard 8-26 s
1564                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1565                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1566                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1567                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1568                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1569                 }
1570 //bard 8-26 e
1571                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1572                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1573                 rt3261_index_update_bits(codec,
1574                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1575                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1576                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1577                 break;
1578
1579         case SND_SOC_DAPM_PRE_PMD:
1580                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1581                         RT3261_L_MUTE | RT3261_R_MUTE,
1582                         RT3261_L_MUTE | RT3261_R_MUTE);
1583                 rt3261_index_update_bits(codec,
1584                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1585                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1586                         RT3261_PWR_CLS_D, 0);
1587                 break;
1588
1589         default:
1590                 return 0;
1591         }
1592
1593         return 0;
1594 }
1595
1596 void hp_amp_power(struct snd_soc_codec *codec, int on)
1597 {
1598         static int hp_amp_power_count;
1599         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1600 //      dump_reg(codec);
1601         if(on) {
1602                 if(hp_amp_power_count <= 0) {
1603                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1604                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
1605                         /* depop parameters */
1606                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1607                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1608                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1609                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1610                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1611                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1612                         /* headphone amp power on */
1613                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1614                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1615                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1616                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1617                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1618                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1619                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1620                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1621                         msleep(50);
1622                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1623                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1624                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1625
1626                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1627                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1628                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1629                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1630                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1631                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1632                 }
1633                 hp_amp_power_count++;
1634         } else {
1635                 hp_amp_power_count--;
1636                 if(hp_amp_power_count <= 0) {
1637                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1638                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1639                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1640                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1641                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1642                         /* headphone amp power down */
1643                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1644                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1645                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1646                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1647                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1648                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1649                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1650                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1651                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1652                                 0);
1653                 }
1654         }
1655 }
1656
1657 #if 1 //seq
1658 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1659 {
1660 #if 0
1661         /* depop parameters */
1662         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1663                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1664         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1665                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1666                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1667         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1668         /* headphone amp power on */
1669         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1670                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1671         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1672                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1673                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1674         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1675                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1676                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1677         msleep(50);
1678         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1679                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1680                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1681                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1682                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1683         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1684                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1685         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1686         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1687                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1688                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1689 #else
1690         hp_amp_power(codec, 1);
1691 #endif
1692         /* headphone unmute sequence */
1693         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1694                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1695                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1696                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1697                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1698         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1699         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1700                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1701         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1702                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1703         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1704                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1705                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1706         snd_soc_update_bits(codec, RT3261_HP_VOL,
1707                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1708         msleep(100);
1709         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1710                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1711                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1712                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1713         msleep(20);
1714         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1715                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1716 }
1717
1718 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1719 {
1720         /* headphone mute sequence */
1721         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1722                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1723                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1724                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1725                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1726         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1727         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1728                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1729         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1730                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1731         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1732                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1733                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1734                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1735         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1736                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1737         msleep(90);
1738         snd_soc_update_bits(codec, RT3261_HP_VOL,
1739                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1740         msleep(30);
1741 #if 0
1742         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1743         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1744                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1745                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1746                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1747         /* headphone amp power down */
1748         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1749                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1750                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1751                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1752                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1753                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1754                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1755         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1756                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1757                 0);
1758 #else
1759         hp_amp_power(codec, 0);
1760 #endif
1761 }
1762 #else //one bit
1763 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1764 {
1765         /* depop parameters */
1766         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1767                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1768         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1769                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1770                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1771         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1772         /* headphone amp power on */
1773         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1774                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1775         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1776                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1777                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1778         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1779                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1780                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1781         msleep(50);
1782         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1783                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1784                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1785         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1786         /* headphone unmute sequence */
1787         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1788                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1789                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1790         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1791                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1792         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1793                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1794                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1795                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1796                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1797         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1798                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1799                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1800         msleep(10);
1801         snd_soc_update_bits(codec, RT3261_HP_VOL,
1802                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1803         msleep(180);
1804         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1805                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1806 }
1807
1808 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1809 {
1810         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1811                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1812         snd_soc_update_bits(codec, RT3261_HP_VOL,
1813                 RT3261_L_MUTE | RT3261_R_MUTE,
1814                 RT3261_L_MUTE | RT3261_R_MUTE);
1815         msleep(90);
1816         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1817                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1818         msleep(30);
1819         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1820         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1821                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1822                 0);
1823 }
1824 #endif
1825
1826 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1827         struct snd_kcontrol *kcontrol, int event)
1828 {
1829         struct snd_soc_codec *codec = w->codec;
1830
1831         switch (event) {
1832         case SND_SOC_DAPM_POST_PMU:
1833                 rt3261_pmu_depop(codec);
1834                 break;
1835
1836         case SND_SOC_DAPM_PRE_PMD:
1837                 rt3261_pmd_depop(codec);
1838                 break;
1839
1840         default:
1841                 return 0;
1842         }
1843
1844         return 0;
1845 }
1846
1847 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1848         struct snd_kcontrol *kcontrol, int event)
1849 {
1850         struct snd_soc_codec *codec = w->codec;
1851
1852         switch (event) {
1853         case SND_SOC_DAPM_POST_PMU:
1854                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1855                                 RT3261_L_MUTE, 0);
1856                 break;
1857
1858         case SND_SOC_DAPM_PRE_PMD:
1859                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1860                         RT3261_L_MUTE, RT3261_L_MUTE);
1861                 break;
1862
1863         default:
1864                 return 0;
1865         }
1866
1867         return 0;
1868 }
1869
1870 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1871         struct snd_kcontrol *kcontrol, int event)
1872 {
1873         struct snd_soc_codec *codec = w->codec;
1874
1875         switch (event) {
1876         case SND_SOC_DAPM_POST_PMU:
1877                 hp_amp_power(codec,1);
1878                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1879                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1880                 break;
1881
1882         case SND_SOC_DAPM_PRE_PMD:
1883                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1884                         RT3261_L_MUTE | RT3261_R_MUTE,
1885                         RT3261_L_MUTE | RT3261_R_MUTE);
1886                 hp_amp_power(codec,0);
1887                 break;
1888
1889         default:
1890                 return 0;
1891         }
1892
1893         return 0;
1894 }
1895
1896 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1897         struct snd_kcontrol *kcontrol, int event)
1898 {
1899         struct snd_soc_codec *codec = w->codec;
1900         printk("enter %s\n",__func__);
1901         switch (event) {
1902         case SND_SOC_DAPM_PRE_PMU:
1903         case SND_SOC_DAPM_POST_PMD:
1904                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1905                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1906
1907                 break;
1908         default:
1909                 return 0;
1910         }
1911
1912         return 0;
1913 }
1914
1915 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1916         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1917                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1918         /* Input Side */
1919         /* micbias */
1920         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1921                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1922         #if 0
1923         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1924                         RT3261_PWR_MB1_BIT, 0),
1925         #else
1926         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
1927                         0, 0),
1928         #endif
1929         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1930                         RT3261_PWR_MB2_BIT, 0),
1931         /* Input Lines */
1932         SND_SOC_DAPM_INPUT("MIC1"),
1933         SND_SOC_DAPM_INPUT("MIC2"),
1934         SND_SOC_DAPM_INPUT("MIC3"),
1935         SND_SOC_DAPM_INPUT("DMIC1"),
1936         SND_SOC_DAPM_INPUT("DMIC2"),
1937
1938         SND_SOC_DAPM_INPUT("IN1P"),
1939         SND_SOC_DAPM_INPUT("IN1N"),
1940         SND_SOC_DAPM_INPUT("IN2P"),
1941         SND_SOC_DAPM_INPUT("IN2N"),
1942         SND_SOC_DAPM_INPUT("IN3P"),
1943         SND_SOC_DAPM_INPUT("IN3N"),
1944         SND_SOC_DAPM_INPUT("DMIC L1"),
1945         SND_SOC_DAPM_INPUT("DMIC R1"),
1946         SND_SOC_DAPM_INPUT("DMIC L2"),
1947         SND_SOC_DAPM_INPUT("DMIC R2"),
1948         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1949                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1950         /* Boost */
1951         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1952                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1953         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1954                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1955         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1956                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1957         /* Input Volume */
1958         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1959                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1960         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1961                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1962         /* IN Mux */
1963         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1964         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1965         /* REC Mixer */
1966         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1967                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1968         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1969                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1970         /* ADCs */
1971         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
1972                 0, 0),
1973         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
1974                 0, 0, rt3261_adc_event,
1975                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1976
1977         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
1978                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
1979         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
1980                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
1981         /* ADC Mux */
1982         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1983                                 &rt3261_sto_adc_l2_mux),
1984         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1985                                 &rt3261_sto_adc_r2_mux),
1986         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1987                                 &rt3261_sto_adc_l1_mux),
1988         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1989                                 &rt3261_sto_adc_r1_mux),
1990         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1991                                 &rt3261_mono_adc_l2_mux),
1992         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1993                                 &rt3261_mono_adc_l1_mux),
1994         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1995                                 &rt3261_mono_adc_r1_mux),
1996         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1997                                 &rt3261_mono_adc_r2_mux),
1998         /* ADC Mixer */
1999         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
2000                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
2001         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
2002                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
2003         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
2004                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
2005         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
2006                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2007         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2008                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
2009         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
2010                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2011         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2012                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
2013
2014         /* IF2 Mux */
2015         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
2016                                 &rt3261_if2_adc_l_mux),
2017         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
2018                                 &rt3261_if2_adc_r_mux),
2019
2020         /* Digital Interface */
2021         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
2022                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2023         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2024         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2025         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2026         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2027         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2028         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2029         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2030                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2031         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2032         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2033         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2034         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2035         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2036         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2037         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2038                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2039         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2040         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2041         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2042         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2043         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2044         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2045
2046         /* Digital Interface Select */
2047         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2048         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2049         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2050         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2051         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2052
2053         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2054         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2055         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2056         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2057         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2058
2059         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2060         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2061
2062         /* Audio Interface */
2063         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2064         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2065         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2066         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2067         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2068         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2069
2070         /* Audio DSP */
2071         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2072
2073         /* ANC */
2074         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2075
2076         /* Output Side */
2077         /* DAC mixer before sound effect  */
2078         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2079                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2080         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2081                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2082
2083         /* DAC2 channel Mux */
2084         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2085                                 &rt3261_dac_l2_mux),
2086         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2087                                 &rt3261_dac_r2_mux),
2088         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2089                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2090         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2091                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2092
2093         /* DAC Mixer */
2094         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2095                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2096         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2097                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2098         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2099                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2100         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2101                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2102         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2103                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2104         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2105                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2106         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2107                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
2108                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
2109
2110         /* DACs */
2111         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2112                         RT3261_PWR_DAC_L1_BIT, 0),
2113         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2114                         RT3261_PWR_DAC_L2_BIT, 0),
2115         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2116                         RT3261_PWR_DAC_R1_BIT, 0),
2117         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2118                         RT3261_PWR_DAC_R2_BIT, 0),
2119         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2120                 0, 0, NULL, 0),
2121         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2122                 0, 0, NULL, 0),
2123         /* SPK/OUT Mixer */
2124         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2125                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2126         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2127                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2128         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2129                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2130         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2131                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2132         /* Ouput Volume */
2133         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2134                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2135         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2136                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2137         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2138                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2139         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2140                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2141         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2142                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2143         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2144                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2145         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2146                 0, 0, NULL, 0),
2147         /* SPO/HPO/LOUT/Mono Mixer */
2148         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2149                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2150         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2151                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2152         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2153                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2154         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2155                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2156         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2157                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2158         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2159                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2160
2161         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2162                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2163         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2164                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2165         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2166                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2167         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2168                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2169                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2170
2171         /* Output Lines */
2172         SND_SOC_DAPM_OUTPUT("SPOLP"),
2173         SND_SOC_DAPM_OUTPUT("SPOLN"),
2174         SND_SOC_DAPM_OUTPUT("SPORP"),
2175         SND_SOC_DAPM_OUTPUT("SPORN"),
2176         SND_SOC_DAPM_OUTPUT("HPOL"),
2177         SND_SOC_DAPM_OUTPUT("HPOR"),
2178         SND_SOC_DAPM_OUTPUT("LOUTL"),
2179         SND_SOC_DAPM_OUTPUT("LOUTR"),
2180         SND_SOC_DAPM_OUTPUT("MonoP"),
2181         SND_SOC_DAPM_OUTPUT("MonoN"),
2182 };
2183
2184 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2185         {"IN1P", NULL, "LDO2"},
2186         {"IN2P", NULL, "LDO2"},
2187         {"IN3P", NULL, "LDO2"},
2188
2189         {"IN1P", NULL, "MIC1"},
2190         {"IN1N", NULL, "MIC1"},
2191         {"IN2P", NULL, "MIC2"},
2192         {"IN2N", NULL, "MIC2"},
2193         {"IN3P", NULL, "MIC3"},
2194         {"IN3N", NULL, "MIC3"},
2195
2196         {"DMIC L1", NULL, "DMIC1"},
2197         {"DMIC R1", NULL, "DMIC1"},
2198         {"DMIC L2", NULL, "DMIC2"},
2199         {"DMIC R2", NULL, "DMIC2"},
2200
2201         {"BST1", NULL, "IN1P"},
2202         {"BST1", NULL, "IN1N"},
2203         {"BST2", NULL, "IN2P"},
2204         {"BST2", NULL, "IN2N"},
2205         {"BST3", NULL, "IN3P"},
2206         {"BST3", NULL, "IN3N"},
2207
2208         {"INL VOL", NULL, "IN2P"},
2209         {"INR VOL", NULL, "IN2N"},
2210
2211         {"RECMIXL", "HPOL Switch", "HPOL"},
2212         {"RECMIXL", "INL Switch", "INL VOL"},
2213         {"RECMIXL", "BST3 Switch", "BST3"},
2214         {"RECMIXL", "BST2 Switch", "BST2"},
2215         {"RECMIXL", "BST1 Switch", "BST1"},
2216         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2217
2218         {"RECMIXR", "HPOR Switch", "HPOR"},
2219         {"RECMIXR", "INR Switch", "INR VOL"},
2220         {"RECMIXR", "BST3 Switch", "BST3"},
2221         {"RECMIXR", "BST2 Switch", "BST2"},
2222         {"RECMIXR", "BST1 Switch", "BST1"},
2223         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2224
2225         {"ADC L", NULL, "RECMIXL"},
2226         {"ADC L", NULL, "ADC L power"},
2227         {"ADC R", NULL, "RECMIXR"},
2228         {"ADC R", NULL, "ADC R power"},
2229
2230         {"DMIC L1", NULL, "DMIC CLK"},
2231         {"DMIC L2", NULL, "DMIC CLK"},
2232
2233         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2234         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2235         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2236         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2237         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2238
2239         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2240         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2241         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2242         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2243         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2244
2245         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2246         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2247         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2248         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2249         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2250
2251         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2252         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2253         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2254         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2255         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2256
2257         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2258         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2259         {"Stereo ADC MIXL", NULL, "stereo filter"},
2260         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2261
2262         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2263         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2264         {"Stereo ADC MIXR", NULL, "stereo filter"},
2265         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2266
2267         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2268         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2269         {"Mono ADC MIXL", NULL, "mono left filter"},
2270         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2271
2272         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2273         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2274         {"Mono ADC MIXR", NULL, "mono right filter"},
2275         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2276
2277         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2278         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2279
2280         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2281         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2282         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2283         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2284         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2285         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2286
2287         {"IF1 ADC", NULL, "I2S1"},
2288         {"IF1 ADC", NULL, "IF1 ADC L"},
2289         {"IF1 ADC", NULL, "IF1 ADC R"},
2290         {"IF2 ADC", NULL, "I2S2"},
2291         {"IF2 ADC", NULL, "IF2 ADC L"},
2292         {"IF2 ADC", NULL, "IF2 ADC R"},
2293         {"IF3 ADC", NULL, "I2S3"},
2294         {"IF3 ADC", NULL, "IF3 ADC L"},
2295         {"IF3 ADC", NULL, "IF3 ADC R"},
2296
2297         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2298         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2299         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2300         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2301         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2302         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2303         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2304         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2305         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2306         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2307
2308         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2309         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2310         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2311         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2312         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2313         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2314         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2315         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2316         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2317         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2318
2319         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2320         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2321         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2322         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2323         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2324         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2325         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2326         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2327
2328         {"AIF1TX", NULL, "DAI1 TX Mux"},
2329         {"AIF1TX", NULL, "SDI1 TX Mux"},
2330         {"AIF2TX", NULL, "DAI2 TX Mux"},
2331         {"AIF2TX", NULL, "SDI2 TX Mux"},
2332         {"AIF3TX", NULL, "DAI3 TX Mux"},
2333
2334         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2335         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2336         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2337         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2338         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2339         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2340         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2341         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2342
2343         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2344         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2345         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2346         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2347         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2348         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2349         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2350         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2351
2352         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2353         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2354         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2355         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2356         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2357         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2358         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2359         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2360
2361         {"IF1 DAC", NULL, "I2S1"},
2362         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2363         {"IF2 DAC", NULL, "I2S2"},
2364         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2365         {"IF3 DAC", NULL, "I2S3"},
2366         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2367
2368         {"IF1 DAC L", NULL, "IF1 DAC"},
2369         {"IF1 DAC R", NULL, "IF1 DAC"},
2370         {"IF2 DAC L", NULL, "IF2 DAC"},
2371         {"IF2 DAC R", NULL, "IF2 DAC"},
2372         {"IF3 DAC L", NULL, "IF3 DAC"},
2373         {"IF3 DAC R", NULL, "IF3 DAC"},
2374
2375         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2376         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2377         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2378         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2379
2380         {"ANC", NULL, "Stereo ADC MIXL"},
2381         {"ANC", NULL, "Stereo ADC MIXR"},
2382
2383         {"Audio DSP", NULL, "DAC MIXL"},
2384         {"Audio DSP", NULL, "DAC MIXR"},
2385
2386         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2387         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2388         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2389         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2390
2391         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2392         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2393         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2394         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2395         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2396
2397         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2398         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2399         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2400         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2401         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2402         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2403
2404         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2405         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2406         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2407         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2408         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2409         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2410
2411         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2412         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2413         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2414         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2415
2416         {"DAC L1", NULL, "Stereo DAC MIXL"},
2417         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2418         {"DAC R1", NULL, "Stereo DAC MIXR"},
2419         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2420         {"DAC L2", NULL, "Mono DAC MIXL"},
2421         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2422         {"DAC R2", NULL, "Mono DAC MIXR"},
2423         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2424
2425         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2426         {"SPK MIXL", "INL Switch", "INL VOL"},
2427         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2428         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2429         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2430         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2431         {"SPK MIXR", "INR Switch", "INR VOL"},
2432         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2433         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2434         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2435
2436         {"OUT MIXL", "BST3 Switch", "BST3"},
2437         {"OUT MIXL", "BST1 Switch", "BST1"},
2438         {"OUT MIXL", "INL Switch", "INL VOL"},
2439         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2440         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2441         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2442         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2443
2444         {"OUT MIXR", "BST3 Switch", "BST3"},
2445         {"OUT MIXR", "BST2 Switch", "BST2"},
2446         {"OUT MIXR", "BST1 Switch", "BST1"},
2447         {"OUT MIXR", "INR Switch", "INR VOL"},
2448         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2449         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2450         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2451         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2452
2453         {"SPKVOL L", NULL, "SPK MIXL"},
2454         {"SPKVOL R", NULL, "SPK MIXR"},
2455         {"HPOVOL L", NULL, "OUT MIXL"},
2456         {"HPOVOL R", NULL, "OUT MIXR"},
2457         {"OUTVOL L", NULL, "OUT MIXL"},
2458         {"OUTVOL R", NULL, "OUT MIXR"},
2459 #if 0//org
2460         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2461         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2462 #else //bard 8-27
2463         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2464         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2465         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2466 #endif
2467         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2468         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2469         {"SPOL MIX", "BST1 Switch", "BST1"},
2470         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2471         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2472         {"SPOR MIX", "BST1 Switch", "BST1"},
2473
2474         {"DAC 2", NULL, "DAC L2"},
2475         {"DAC 2", NULL, "DAC R2"},
2476         {"DAC 1", NULL, "DAC L1"},
2477         {"DAC 1", NULL, "DAC R1"},
2478         {"HPOVOL", NULL, "HPOVOL L"},
2479         {"HPOVOL", NULL, "HPOVOL R"},
2480         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2481         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2482         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2483
2484         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2485         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2486         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2487         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2488
2489         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2490         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2491         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2492         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2493         {"Mono MIX", "BST1 Switch", "BST1"},
2494
2495         {"SPK amp", NULL, "SPOL MIX"},
2496         {"SPK amp", NULL, "SPOR MIX"},
2497         {"SPOLP", NULL, "SPK amp"},
2498         {"SPOLN", NULL, "SPK amp"},
2499         {"SPORP", NULL, "SPK amp"},
2500         {"SPORN", NULL, "SPK amp"},
2501
2502         {"HP amp", NULL, "HPO MIX"},
2503         {"HPOL", NULL, "HP amp"},
2504         {"HPOR", NULL, "HP amp"},
2505
2506         {"LOUT amp", NULL, "LOUT MIX"},
2507         {"LOUTL", NULL, "LOUT amp"},
2508         {"LOUTR", NULL, "LOUT amp"},
2509
2510         {"Mono amp", NULL, "Mono MIX"},
2511         {"MonoP", NULL, "Mono amp"},
2512         {"MonoN", NULL, "Mono amp"},
2513 };
2514
2515 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2516 {
2517         int ret = 0, val;
2518
2519         if(codec == NULL)
2520                 return -EINVAL;
2521
2522         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2523         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2524         switch (dai_id) {
2525         case RT3261_AIF1:
2526                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2527                         val == RT3261_IF_113)
2528                         ret |= RT3261_U_IF1;
2529                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2530                         val == RT3261_IF_113)
2531                         ret |= RT3261_U_IF2;
2532                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2533                         ret |= RT3261_U_IF3;
2534                 break;
2535
2536         case RT3261_AIF2:
2537                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2538                         val == RT3261_IF_223)
2539                         ret |= RT3261_U_IF1;
2540                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2541                         val == RT3261_IF_223)
2542                         ret |= RT3261_U_IF2;
2543                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2544                         ret |= RT3261_U_IF3;
2545                 break;
2546
2547         default:
2548                 ret = -EINVAL;
2549                 break;
2550         }
2551
2552         return ret;
2553 }
2554
2555 static int get_clk_info(int sclk, int rate)
2556 {
2557         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2558
2559         if (sclk <= 0 || rate <= 0)
2560                 return -EINVAL;
2561
2562         rate = rate << 8;
2563         for (i = 0; i < ARRAY_SIZE(pd); i++)
2564                 if (sclk == rate * pd[i])
2565                         return i;
2566
2567         return -EINVAL;
2568 }
2569
2570 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2571         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2572 {
2573         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2574         struct snd_soc_codec *codec = rtd->codec;
2575         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2576         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2577         int pre_div, bclk_ms, frame_size;
2578
2579         rt3261->lrck[dai->id] = params_rate(params);
2580         if(dai->id == 1)
2581                 rt3261->lrck[dai->id] = 8000;
2582         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2583         if (pre_div < 0) {
2584                 dev_err(codec->dev, "Unsupported clock setting\n");
2585                 return -EINVAL;
2586         }
2587         frame_size = snd_soc_params_to_frame_size(params);
2588         if (frame_size < 0) {
2589                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2590                 return -EINVAL;
2591         }
2592         bclk_ms = frame_size > 32 ? 1 : 0;
2593         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2594
2595         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2596                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2597         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2598                                 bclk_ms, pre_div, dai->id);
2599
2600         switch (params_format(params)) {
2601         case SNDRV_PCM_FORMAT_S16_LE:
2602                 break;
2603         case SNDRV_PCM_FORMAT_S20_3LE:
2604                 val_len |= RT3261_I2S_DL_20;
2605                 break;
2606         case SNDRV_PCM_FORMAT_S24_LE:
2607                 val_len |= RT3261_I2S_DL_24;
2608                 break;
2609         case SNDRV_PCM_FORMAT_S8:
2610                 val_len |= RT3261_I2S_DL_8;
2611                 break;
2612         default:
2613                 return -EINVAL;
2614         }
2615
2616         dai_sel = get_sdp_info(codec, dai->id);
2617         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2618         if (dai_sel < 0) {
2619                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2620                 return -EINVAL;
2621         }
2622         if (dai_sel & RT3261_U_IF1) {
2623                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2624                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2625                         pre_div << RT3261_I2S_PD1_SFT;
2626                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2627                         RT3261_I2S_DL_MASK, val_len);
2628                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2629         }
2630         if (dai_sel & RT3261_U_IF2) {
2631                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2632                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2633                         pre_div << RT3261_I2S_PD2_SFT;
2634                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2635                         RT3261_I2S_DL_MASK, val_len);
2636                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2637         }
2638
2639         return 0;
2640 }
2641
2642 static int rt3261_prepare(struct snd_pcm_substream *substream,
2643                                 struct snd_soc_dai *dai)
2644 {
2645         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2646         struct snd_soc_codec *codec = rtd->codec;
2647         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2648
2649         rt3261->aif_pu = dai->id;
2650         return 0;
2651 }
2652
2653 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2654 {
2655         struct snd_soc_codec *codec = dai->codec;
2656         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2657         unsigned int reg_val = 0, dai_sel;
2658
2659         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2660         case SND_SOC_DAIFMT_CBM_CFM:
2661                 rt3261->master[dai->id] = 1;
2662                 break;
2663         case SND_SOC_DAIFMT_CBS_CFS:
2664                 reg_val |= RT3261_I2S_MS_S;
2665                 rt3261->master[dai->id] = 0;
2666                 break;
2667         default:
2668                 return -EINVAL;
2669         }
2670
2671         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2672         case SND_SOC_DAIFMT_NB_NF:
2673                 break;
2674         case SND_SOC_DAIFMT_IB_NF:
2675                 reg_val |= RT3261_I2S_BP_INV;
2676                 break;
2677         default:
2678                 return -EINVAL;
2679         }
2680
2681         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2682         case SND_SOC_DAIFMT_I2S:
2683                 break;
2684         case SND_SOC_DAIFMT_LEFT_J:
2685                 reg_val |= RT3261_I2S_DF_LEFT;
2686                 break;
2687         case SND_SOC_DAIFMT_DSP_A:
2688                 reg_val |= RT3261_I2S_DF_PCM_A;
2689                 break;
2690         case SND_SOC_DAIFMT_DSP_B:
2691                 reg_val |= RT3261_I2S_DF_PCM_B;
2692                 break;
2693         default:
2694                 return -EINVAL;
2695         }
2696
2697         dai_sel = get_sdp_info(codec, dai->id);
2698         if (dai_sel < 0) {
2699                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2700                 return -EINVAL;
2701         }
2702         if (dai_sel & RT3261_U_IF1) {
2703                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2704                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2705                         RT3261_I2S_DF_MASK, reg_val);
2706         }
2707         if (dai_sel & RT3261_U_IF2) {
2708                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2709                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2710                         RT3261_I2S_DF_MASK, reg_val);
2711         }
2712
2713         return 0;
2714 }
2715
2716 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2717                 int clk_id, unsigned int freq, int dir)
2718 {
2719         struct snd_soc_codec *codec = dai->codec;
2720         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2721         unsigned int reg_val = 0;
2722
2723         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2724                 return 0;
2725
2726         switch (clk_id) {
2727         case RT3261_SCLK_S_MCLK:
2728                 reg_val |= RT3261_SCLK_SRC_MCLK;
2729                 break;
2730         case RT3261_SCLK_S_PLL1:
2731                 reg_val |= RT3261_SCLK_SRC_PLL1;
2732                 break;
2733         case RT3261_SCLK_S_RCCLK:
2734                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2735                 break;
2736         default:
2737                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2738                 return -EINVAL;
2739         }
2740         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2741                 RT3261_SCLK_SRC_MASK, reg_val);
2742         rt3261->sysclk = freq;
2743         rt3261->sysclk_src = clk_id;
2744
2745         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2746
2747         return 0;
2748 }
2749
2750 /**
2751  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2752  * @freq_in: external clock provided to codec.
2753  * @freq_out: target clock which codec works on.
2754  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2755  *
2756  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2757  * which make calculation more efficiently.
2758  *
2759  * Returns 0 for success or negative error code.
2760  */
2761 static int rt3261_pll_calc(const unsigned int freq_in,
2762         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2763 {
2764         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2765         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2766         bool bypass = false;
2767
2768         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2769                 return -EINVAL;
2770
2771         for (n_t = 0; n_t <= max_n; n_t++) {
2772                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2773                 if (in_t < 0)
2774                         continue;
2775                 if (in_t == freq_out) {
2776                         bypass = true;
2777                         n = n_t;
2778                         goto code_find;
2779                 }
2780                 for (m_t = 0; m_t <= max_m; m_t++) {
2781                         out_t = in_t / (m_t + 2);
2782                         red = abs(out_t - freq_out);
2783                         if (red < red_t) {
2784                                 n = n_t;
2785                                 m = m_t;
2786                                 if (red == 0)
2787                                         goto code_find;
2788                                 red_t = red;
2789                         }
2790                 }
2791         }
2792         pr_debug("Only get approximation about PLL\n");
2793
2794 code_find:
2795
2796         pll_code->m_bp = bypass;
2797         pll_code->m_code = m;
2798         pll_code->n_code = n;
2799         pll_code->k_code = 2;
2800         return 0;
2801 }
2802
2803 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2804                         unsigned int freq_in, unsigned int freq_out)
2805 {
2806         struct snd_soc_codec *codec = dai->codec;
2807         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2808         struct rt3261_pll_code pll_code;
2809         int ret, dai_sel;
2810
2811         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2812             freq_out == rt3261->pll_out)
2813                 return 0;
2814
2815         if (!freq_in || !freq_out) {
2816                 dev_dbg(codec->dev, "PLL disabled\n");
2817
2818                 rt3261->pll_in = 0;
2819                 rt3261->pll_out = 0;
2820                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2821                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2822                 return 0;
2823         }
2824
2825         switch (source) {
2826         case RT3261_PLL1_S_MCLK:
2827                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2828                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2829                 break;
2830         case RT3261_PLL1_S_BCLK1:
2831         case RT3261_PLL1_S_BCLK2:
2832                 dai_sel = get_sdp_info(codec, dai->id);
2833                 if (dai_sel < 0) {
2834                         dev_err(codec->dev,
2835                                 "Failed to get sdp info: %d\n", dai_sel);
2836                         return -EINVAL;
2837                 }
2838                 if (dai_sel & RT3261_U_IF1) {
2839                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2840                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2841                 }
2842                 if (dai_sel & RT3261_U_IF2) {
2843                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2844                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2845                 }
2846                 if (dai_sel & RT3261_U_IF3) {
2847                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2848                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2849                 }
2850                 break;
2851         default:
2852                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2853                 return -EINVAL;
2854         }
2855
2856         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2857         if (ret < 0) {
2858                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2859                 return ret;
2860         }
2861
2862         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2863                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2864
2865         snd_soc_write(codec, RT3261_PLL_CTRL1,
2866                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2867         snd_soc_write(codec, RT3261_PLL_CTRL2,
2868                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2869                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2870
2871         rt3261->pll_in = freq_in;
2872         rt3261->pll_out = freq_out;
2873         rt3261->pll_src = source;
2874
2875         return 0;
2876 }
2877
2878 /**
2879  * rt3261_index_show - Dump private registers.
2880  * @dev: codec device.
2881  * @attr: device attribute.
2882  * @buf: buffer for display.
2883  *
2884  * To show non-zero values of all private registers.
2885  *
2886  * Returns buffer length.
2887  */
2888 static ssize_t rt3261_index_show(struct device *dev,
2889         struct device_attribute *attr, char *buf)
2890 {
2891         struct i2c_client *client = to_i2c_client(dev);
2892         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2893         struct snd_soc_codec *codec = rt3261->codec;
2894         unsigned int val;
2895         int cnt = 0, i;
2896
2897         cnt += sprintf(buf, "RT3261 index register\n");
2898         for (i = 0; i < 0xb4; i++) {
2899                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2900                         break;
2901                 val = rt3261_index_read(codec, i);
2902                 if (!val)
2903                         continue;
2904                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2905                                 "%02x: %04x\n", i, val);
2906         }
2907
2908         if (cnt >= PAGE_SIZE)
2909                 cnt = PAGE_SIZE - 1;
2910
2911         return cnt;
2912 }
2913 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2914
2915 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2916                         enum snd_soc_bias_level level)
2917 {
2918         switch (level) {
2919         case SND_SOC_BIAS_ON:
2920                 break;
2921
2922         case SND_SOC_BIAS_PREPARE:
2923                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
2924                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
2925                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
2926                 break;
2927
2928         case SND_SOC_BIAS_STANDBY:
2929                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2930                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2931                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2932                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2933                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2934                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2935                         msleep(10);
2936                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2937                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2938                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2939                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2940                         codec->cache_only = false;
2941                         codec->cache_sync = 1;
2942                         snd_soc_cache_sync(codec);
2943                         rt3261_index_sync(codec);
2944                 }
2945                 break;
2946
2947         case SND_SOC_BIAS_OFF:
2948                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2949                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2950                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2951                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2952                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2953                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2954                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2955                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2956                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2957                 break;
2958
2959         default:
2960                 break;
2961         }
2962         codec->dapm.bias_level = level;
2963
2964         return 0;
2965 }
2966
2967 static int rt3261_proc_init(void);
2968
2969
2970 static int rt3261_probe(struct snd_soc_codec *codec)
2971 {
2972         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2973         int ret;
2974         struct clk *iis_clk;
2975
2976         #if defined (CONFIG_SND_SOC_RT3224)
2977         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
2978         #else
2979         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
2980         #endif
2981
2982         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2983         if (ret != 0) {
2984                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2985                 return ret;
2986         }
2987         codec->write = rt3261_write;
2988
2989         #ifdef RT3261_PROC
2990         rt3261_proc_init();
2991         #endif
2992
2993         #if defined (CONFIG_SND_SOC_RT5623)
2994         //for rt5623 MCLK use
2995         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2996         if (IS_ERR(iis_clk)) {
2997                 printk("failed to get i2s clk\n");
2998                 ret = PTR_ERR(iis_clk);
2999         }else{
3000                 printk("I2S2 got i2s clk ok!\n");
3001                 clk_enable(iis_clk);
3002                 clk_set_rate(iis_clk, 11289600);
3003                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
3004                 clk_put(iis_clk);
3005         }
3006         #endif
3007
3008         rt3261_reset(codec);
3009         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3010                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3011                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3012                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3013                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3014         msleep(10);
3015         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3016                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3017                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3018         /* DMIC */
3019         if (rt3261->dmic_en == RT3261_DMIC1) {
3020                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3021                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3022                 snd_soc_update_bits(codec, RT3261_DMIC,
3023                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3024                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3025         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3026                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3027                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3028                 snd_soc_update_bits(codec, RT3261_DMIC,
3029                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3030                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3031         }
3032         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3033         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3034         printk("read codec chip id is 0x%x\n",ret);
3035         if(0x5==ret) {
3036                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3037                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3038                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3039         }
3040         else if(0x3==ret)
3041         {
3042                 printk("you use an old chip, please use a new one\n");
3043         }
3044         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3045                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3046                         0<<7 | 0<<6 );
3047         rt3261_reg_init(codec);
3048
3049         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3050         rt3261->codec = codec;
3051
3052         snd_soc_add_controls(codec, rt3261_snd_controls,
3053                         ARRAY_SIZE(rt3261_snd_controls));
3054         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3055                         ARRAY_SIZE(rt3261_dapm_widgets));
3056         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3057                         ARRAY_SIZE(rt3261_dapm_routes));
3058
3059
3060 #if defined (CONFIG_SND_SOC_RT3261)
3061         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3062         rt3261_dsp_probe(codec);
3063 #endif
3064
3065 #ifdef RTK_IOCTL
3066 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3067         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3068         ioctl_ops->index_write = rt3261_index_write;
3069         ioctl_ops->index_read = rt3261_index_read;
3070         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3071         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3072         realtek_ce_init_hwdep(codec);
3073 #endif
3074 #endif
3075
3076
3077         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3078         if (ret != 0) {
3079                 dev_err(codec->dev,
3080                         "Failed to create index_reg sysfs files: %d\n", ret);
3081                 return ret;
3082         }
3083         rt3261_codec = codec;
3084         return 0;
3085 }
3086
3087 static int rt3261_remove(struct snd_soc_codec *codec)
3088 {
3089         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3090         return 0;
3091 }
3092
3093 #ifdef CONFIG_PM
3094 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3095 {
3096 #if defined (CONFIG_SND_SOC_RT3261)
3097         /* After opening LDO of DSP, then close LDO of codec.
3098          * (1) DSP LDO power on
3099          * (2) DSP core power off
3100          * (3) DSP IIS interface power off
3101          * (4) Toggle pin of codec LDO1 to power off
3102          */
3103         rt3261_dsp_suspend(codec, state);
3104 #endif
3105         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3106         return 0;
3107 }
3108
3109 static int rt3261_resume(struct snd_soc_codec *codec)
3110 {
3111         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3112 #if defined (CONFIG_SND_SOC_RT3261)
3113         /* After opening LDO of codec, then close LDO of DSP. */
3114         rt3261_dsp_resume(codec);
3115 #endif
3116         return 0;
3117 }
3118 #else
3119 #define rt3261_suspend NULL
3120 #define rt3261_resume NULL
3121 #endif
3122
3123 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3124 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3125                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3126
3127 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3128         .hw_params = rt3261_hw_params,
3129         .prepare = rt3261_prepare,
3130         .set_fmt = rt3261_set_dai_fmt,
3131         .set_sysclk = rt3261_set_dai_sysclk,
3132         .set_pll = rt3261_set_dai_pll,
3133 };
3134
3135 struct snd_soc_dai_driver rt3261_dai[] = {
3136         {
3137                 .name = "rt3261-aif1",
3138                 .id = RT3261_AIF1,
3139                 .playback = {
3140                         .stream_name = "AIF1 Playback",
3141                         .channels_min = 1,
3142                         .channels_max = 2,
3143                         .rates = RT3261_STEREO_RATES,
3144                         .formats = RT3261_FORMATS,
3145                 },
3146                 .capture = {
3147                         .stream_name = "AIF1 Capture",
3148                         .channels_min = 1,
3149                         .channels_max = 2,
3150                         .rates = RT3261_STEREO_RATES,
3151                         .formats = RT3261_FORMATS,
3152                 },
3153                 .ops = &rt3261_aif_dai_ops,
3154         },
3155         {
3156                 .name = "rt3261-aif2",
3157                 .id = RT3261_AIF2,
3158                 .playback = {
3159                         .stream_name = "AIF2 Playback",
3160                         .channels_min = 1,
3161                         .channels_max = 2,
3162                         .rates = RT3261_STEREO_RATES,
3163                         .formats = RT3261_FORMATS,
3164                 },
3165                 .capture = {
3166                         .stream_name = "AIF2 Capture",
3167                         .channels_min = 1,
3168                         .channels_max = 2,
3169                         .rates = RT3261_STEREO_RATES,
3170                         .formats = RT3261_FORMATS,
3171                 },
3172                 .ops = &rt3261_aif_dai_ops,
3173         },
3174 };
3175
3176 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3177         .probe = rt3261_probe,
3178         .remove = rt3261_remove,
3179         .suspend = rt3261_suspend,
3180         .resume = rt3261_resume,
3181         .write = rt3261_write,
3182         .set_bias_level = rt3261_set_bias_level,
3183         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3184         .reg_word_size = sizeof(u16),
3185         .reg_cache_default = rt3261_reg,
3186         .volatile_register = rt3261_volatile_register,
3187         .readable_register = rt3261_readable_register,
3188         .reg_cache_step = 1,
3189 };
3190
3191 static const struct i2c_device_id rt3261_i2c_id[] = {
3192         { "rt3261", 0 },
3193         { }
3194 };
3195 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3196
3197 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3198                     const struct i2c_device_id *id)
3199 {
3200         struct rt3261_priv *rt3261;
3201         int ret;
3202         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3203
3204         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3205         if (NULL == rt3261)
3206                 return -ENOMEM;
3207
3208         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3209         rt3261->io_init = pdata->io_init;
3210
3211         if(rt3261->io_init)
3212                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3213
3214         #if defined (CONFIG_SND_SOC_RT5623)
3215         rt3261->modem_is_open = 0;
3216         #endif
3217
3218         i2c_set_clientdata(i2c, rt3261);
3219         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3220         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3221                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3222         if (ret < 0)
3223                 kfree(rt3261);
3224
3225         return ret;
3226 }
3227
3228 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3229 {
3230         snd_soc_unregister_codec(&i2c->dev);
3231         kfree(i2c_get_clientdata(i2c));
3232         return 0;
3233 }
3234
3235 static void rt3261_i2c_shutdown(struct i2c_client *client)
3236 {
3237         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3238         struct snd_soc_codec *codec = rt3261->codec;
3239
3240         if (codec != NULL)
3241                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3242 }
3243
3244 struct i2c_driver rt3261_i2c_driver = {
3245         .driver = {
3246                 .name = "rt3261",
3247                 .owner = THIS_MODULE,
3248         },
3249         .probe = rt3261_i2c_probe,
3250         .remove   = __devexit_p(rt3261_i2c_remove),
3251         .shutdown = rt3261_i2c_shutdown,
3252         .id_table = rt3261_i2c_id,
3253 };
3254
3255 static int __init rt3261_modinit(void)
3256 {
3257         return i2c_add_driver(&rt3261_i2c_driver);
3258 }
3259 module_init(rt3261_modinit);
3260
3261 static void __exit rt3261_modexit(void)
3262 {
3263         i2c_del_driver(&rt3261_i2c_driver);
3264 }
3265 module_exit(rt3261_modexit);
3266
3267 MODULE_DESCRIPTION("ASoC RT3261 driver");
3268 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3269 MODULE_LICENSE("GPL");
3270
3271
3272 #ifdef RT3261_PROC
3273
3274 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3275                 unsigned long len, void *data)
3276 {
3277         char *cookie_pot;
3278         char *p;
3279         int reg;
3280         int i;
3281         int value;
3282         #if defined (CONFIG_SND_SOC_RT3261)
3283         struct rt3261_dsp_param param;
3284         #endif
3285
3286         cookie_pot = (char *)vmalloc( len );
3287         if (!cookie_pot)
3288         {
3289                 return -ENOMEM;
3290         }
3291         else
3292         {
3293                 if (copy_from_user( cookie_pot, buffer, len ))
3294                         return -EFAULT;
3295         }
3296
3297         switch(cookie_pot[0])
3298         {
3299                 case 'r':
3300                 case 'R':
3301                         printk("Read reg debug\n");
3302                         if(cookie_pot[1] ==':')
3303                         {
3304                                 strsep(&cookie_pot,":");
3305                                 while((p=strsep(&cookie_pot,",")))
3306                                 {
3307                                         reg = simple_strtol(p,NULL,16);
3308                                         value = rt3261_read(rt3261_codec,reg);
3309                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3310                                 }
3311                                 printk("\n");
3312                         }
3313                         else
3314                         {
3315                                 printk("Error Read reg debug.\n");
3316                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3317                         }
3318                         break;
3319                 case 'w':
3320                 case 'W':
3321                         printk("Write reg debug\n");
3322                         if(cookie_pot[1] ==':')
3323                         {
3324                                 strsep(&cookie_pot,":");
3325                                 while((p=strsep(&cookie_pot,"=")))
3326                                 {
3327                                         reg = simple_strtol(p,NULL,16);
3328                                         p=strsep(&cookie_pot,",");
3329                                         value = simple_strtol(p,NULL,16);
3330                                         rt3261_write(rt3261_codec,reg,value);
3331                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3332                                 }
3333                                 printk("\n");
3334                         }
3335                         else
3336                         {
3337                                 printk("Error Write reg debug.\n");
3338                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3339                         }
3340                         break;
3341                 case 'a':
3342                         printk("Dump rt3261 index reg \n");
3343
3344                         for (i = 0; i < 0xb4; i++)
3345                         {
3346                                 value = rt3261_index_read(rt3261_codec, i);
3347                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3348                         }
3349                         break;
3350                 #if defined (CONFIG_SND_SOC_RT3261)
3351                 case 'b':
3352                         param.cmd_fmt =  0x00e0;
3353                         param.cmd = RT3261_DSP_CMD_MW;
3354                         printk("Write dsp reg debug\n");
3355                         if(cookie_pot[1] ==':')
3356                         {
3357                                 strsep(&cookie_pot,":");
3358                                 while((p=strsep(&cookie_pot,"=")))
3359                                 {
3360                                         param.addr = simple_strtol(p,NULL,16);
3361                                         p=strsep(&cookie_pot,",");
3362                                         param.data = simple_strtol(p,NULL,16);
3363                                         rt3261_dsp_write(rt3261_codec,&param);
3364                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3365                                 }
3366                                 printk("\n");
3367                         }
3368                         break;
3369                 case 'c':
3370                         printk("Read dsp reg debug\n");
3371                         if(cookie_pot[1] ==':')
3372                         {
3373                                 strsep(&cookie_pot,":");
3374                                 while((p=strsep(&cookie_pot,",")))
3375                                 {
3376                                         reg = simple_strtol(p,NULL,16);
3377                                         value = rt3261_dsp_read(rt3261_codec,reg);
3378                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3379                                 }
3380                                 printk("\n");
3381                         }
3382                         break;
3383                 #endif
3384                 default:
3385                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3386                         printk("-->'d&&D' Open or Off the debug\n");
3387                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3388                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3389                         break;
3390         }
3391
3392         return len;
3393 }
3394
3395 static const struct file_operations rt3261_proc_fops = {
3396         .owner          = THIS_MODULE,
3397 };
3398
3399 static int rt3261_proc_init(void)
3400 {
3401         struct proc_dir_entry *rt3261_proc_entry;
3402         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3403         if(rt3261_proc_entry != NULL)
3404         {
3405                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3406                 return 0;
3407         }
3408         else
3409         {
3410                 printk("create proc error !\n");
3411                 return -1;
3412         }
3413 }
3414 #endif