sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 char debug_write_read = 0;
  37 #endif
  38
  39 static struct snd_soc_codec *rt3261_codec;
  40
  41 #if 1
  42 #define DBG(x...)       printk(KERN_INFO x)
  43 #else
  44 #define DBG(x...)
  45 #endif
  46
  47 //#define RTK_IOCTL
  48 #ifdef RTK_IOCTL
  49 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  50 #include "rt_codec_ioctl.h"
  51 #include "rt3261_ioctl.h"
  52 #endif
  53 #endif
  54
  55 #include "rt3261.h"
  56 #if defined (CONFIG_SND_SOC_RT3261)
  57 #include "rt3261-dsp.h"
  58 #endif
  59
  60 #define RT3261_REG_RW 1 /* for debug */
  61 #define RT3261_DET_EXT_MIC 0
  62
  63 #define VERSION "RT3261_V1.0.0"
  64
  65 #if defined (CONFIG_SND_SOC_RT5623)
  66 extern void rt5623_on(void);
  67 extern void rt5623_off(void);
  68 #endif
  69
  70 struct rt3261_init_reg {
  71         u8 reg;
  72         u16 val;
  73 };
  74
  75 static struct rt3261_init_reg init_list[] = {
  76         {RT3261_GEN_CTRL1       , 0x3701},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  77         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  78         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  79         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  80         {RT3261_CLS_D_OVCD      , 0x0328},//8c[8] = 1'b
  81         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  82         {RT3261_PRIV_DATA       , 0x0347},
  83         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  84         {RT3261_PRIV_DATA       , 0x3600},
  85         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  86         {RT3261_PRIV_DATA       , 0x0aa8},
  87         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  88         {RT3261_PRIV_DATA       , 0x8aaa},
  89         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  90         {RT3261_PRIV_DATA       , 0x6115},
  91         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  92         {RT3261_PRIV_DATA       , 0x0804},
  93         {RT3261_SPK_VOL         , 0x8b8b},//SPKMIX -> SPKVOL
  94         {RT3261_HP_VOL          , 0x8888},
  95         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  96         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  97 };
  98 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
  99
 100 static int rt3261_reg_init(struct snd_soc_codec *codec)
 101 {
 102         int i;
 103
 104         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 105                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 106
 107         return 0;
 108 }
 109
 110 static int rt3261_index_sync(struct snd_soc_codec *codec)
 111 {
 112         int i;
 113
 114         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 115                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 116                         RT3261_PRIV_DATA == init_list[i].reg)
 117                         snd_soc_write(codec, init_list[i].reg,
 118                                         init_list[i].val);
 119         return 0;
 120 }
 121
 122 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 123         [RT3261_RESET] = 0x000c,
 124         [RT3261_SPK_VOL] = 0xc8c8,
 125         [RT3261_HP_VOL] = 0xc8c8,
 126         [RT3261_OUTPUT] = 0xc8c8,
 127         [RT3261_MONO_OUT] = 0x8000,
 128         [RT3261_INL_INR_VOL] = 0x0808,
 129         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 130         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 131         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 132         [RT3261_ADC_DATA] = 0x2f2f,
 133         [RT3261_STO_ADC_MIXER] = 0x7060,
 134         [RT3261_MONO_ADC_MIXER] = 0x7070,
 135         [RT3261_AD_DA_MIXER] = 0x8080,
 136         [RT3261_STO_DAC_MIXER] = 0x5454,
 137         [RT3261_MONO_DAC_MIXER] = 0x5454,
 138         [RT3261_DIG_MIXER] = 0xaa00,
 139         [RT3261_DSP_PATH2] = 0xa000,
 140         [RT3261_REC_L2_MIXER] = 0x007f,
 141         [RT3261_REC_R2_MIXER] = 0x007f,
 142         [RT3261_HPO_MIXER] = 0xe000,
 143         [RT3261_SPK_L_MIXER] = 0x003e,
 144         [RT3261_SPK_R_MIXER] = 0x003e,
 145         [RT3261_SPO_L_MIXER] = 0xf800,
 146         [RT3261_SPO_R_MIXER] = 0x3800,
 147         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 148         [RT3261_MONO_MIXER] = 0xfc00,
 149         [RT3261_OUT_L3_MIXER] = 0x01ff,
 150         [RT3261_OUT_R3_MIXER] = 0x01ff,
 151         [RT3261_LOUT_MIXER] = 0xf000,
 152         [RT3261_PWR_ANLG1] = 0x00c0,
 153         [RT3261_I2S1_SDP] = 0x8000,
 154         [RT3261_I2S2_SDP] = 0x8000,
 155         [RT3261_I2S3_SDP] = 0x8000,
 156         [RT3261_ADDA_CLK1] = 0x1110,
 157         [RT3261_ADDA_CLK2] = 0x0c00,
 158         [RT3261_DMIC] = 0x1d00,
 159         [RT3261_ASRC_3] = 0x0008,
 160         [RT3261_HP_OVCD] = 0x0600,
 161         [RT3261_CLS_D_OVCD] = 0x0228,
 162         [RT3261_CLS_D_OUT] = 0xa800,
 163         [RT3261_DEPOP_M1] = 0x0004,
 164         [RT3261_DEPOP_M2] = 0x1100,
 165         [RT3261_DEPOP_M3] = 0x0646,
 166         [RT3261_CHARGE_PUMP] = 0x0c00,
 167         [RT3261_MICBIAS] = 0x3000,
 168         [RT3261_EQ_CTRL1] = 0x2080,
 169         [RT3261_DRC_AGC_1] = 0x2206,
 170         [RT3261_DRC_AGC_2] = 0x1f00,
 171         [RT3261_ANC_CTRL1] = 0x034b,
 172         [RT3261_ANC_CTRL2] = 0x0066,
 173         [RT3261_ANC_CTRL3] = 0x000b,
 174         [RT3261_GPIO_CTRL1] = 0x0400,
 175         [RT3261_DSP_CTRL3] = 0x2000,
 176         [RT3261_BASE_BACK] = 0x0013,
 177         [RT3261_MP3_PLUS1] = 0x0680,
 178         [RT3261_MP3_PLUS2] = 0x1c17,
 179         [RT3261_3D_HP] = 0x8c00,
 180         [RT3261_ADJ_HPF] = 0x2a20,
 181         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 182         [RT3261_SV_ZCD1] = 0x0809,
 183         [RT3261_VENDOR_ID1] = 0x10ec,
 184         [RT3261_VENDOR_ID2] = 0x6231,
 185 };
 186
 187 static int rt3261_reset(struct snd_soc_codec *codec)
 188 {
 189         return snd_soc_write(codec, RT3261_RESET, 0);
 190 }
 191
 192 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 193                 unsigned int reg)
 194 {
 195         unsigned int val;
 196
 197         val = codec->hw_read(codec, reg);
 198         return val;
 199 }
 200
 201 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 202                 unsigned int value, const void *data, int len)
 203 {
 204         int ret;
 205
 206         if (!snd_soc_codec_volatile_register(codec, reg) &&
 207                         reg < codec->driver->reg_cache_size &&
 208                         !codec->cache_bypass) {
 209                 ret = snd_soc_cache_write(codec, reg, value);
 210                 if (ret < 0)
 211                         return -1;
 212         }
 213
 214         if (codec->cache_only) {
 215                 codec->cache_sync = 1;
 216                 return 0;
 217         }
 218
 219         ret = codec->hw_write(codec->control_data, data, len);
 220         if (ret == len)
 221                 return 0;
 222         if (ret < 0)
 223                 return ret;
 224         else
 225                 return -EIO;
 226 }
 227
 228 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 229                 unsigned int value)
 230 {
 231         u8 data[3];
 232
 233         data[0] = reg;
 234         data[1] = (value >> 8) & 0xff;
 235         data[2] = value & 0xff;
 236
 237         return do_hw_write(codec, reg, value, data, 3);
 238 }
 239
 240 /**
 241  * rt3261_index_write - Write private register.
 242  * @codec: SoC audio codec device.
 243  * @reg: Private register index.
 244  * @value: Private register Data.
 245  *
 246  * Modify private register for advanced setting. It can be written through
 247  * private index (0x6a) and data (0x6c) register.
 248  *
 249  * Returns 0 for success or negative error code.
 250  */
 251 static int rt3261_index_write(struct snd_soc_codec *codec,
 252                 unsigned int reg, unsigned int value)
 253 {
 254         int ret;
 255
 256         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 257         if (ret < 0) {
 258                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 259                 goto err;
 260         }
 261         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 262         if (ret < 0) {
 263                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 264                 goto err;
 265         }
 266         return 0;
 267
 268 err:
 269         return ret;
 270 }
 271
 272 /**
 273  * rt3261_index_read - Read private register.
 274  * @codec: SoC audio codec device.
 275  * @reg: Private register index.
 276  *
 277  * Read advanced setting from private register. It can be read through
 278  * private index (0x6a) and data (0x6c) register.
 279  *
 280  * Returns private register value or negative error code.
 281  */
 282 static unsigned int rt3261_index_read(
 283         struct snd_soc_codec *codec, unsigned int reg)
 284 {
 285         int ret;
 286
 287         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 288         if (ret < 0) {
 289                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 290                 return ret;
 291         }
 292         return snd_soc_read(codec, RT3261_PRIV_DATA);
 293 }
 294
 295 /**
 296  * rt3261_index_update_bits - update private register bits
 297  * @codec: audio codec
 298  * @reg: Private register index.
 299  * @mask: register mask
 300  * @value: new value
 301  *
 302  * Writes new register value.
 303  *
 304  * Returns 1 for change, 0 for no change, or negative error code.
 305  */
 306 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 307         unsigned int reg, unsigned int mask, unsigned int value)
 308 {
 309         unsigned int old, new;
 310         int change, ret;
 311
 312         ret = rt3261_index_read(codec, reg);
 313         if (ret < 0) {
 314                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 315                 goto err;
 316         }
 317
 318         old = ret;
 319         new = (old & ~mask) | (value & mask);
 320         change = old != new;
 321         if (change) {
 322                 ret = rt3261_index_write(codec, reg, new);
 323                 if (ret < 0) {
 324                         dev_err(codec->dev,
 325                                 "Failed to write private reg: %d\n", ret);
 326                         goto err;
 327                 }
 328         }
 329         return change;
 330
 331 err:
 332         return ret;
 333 }
 334
 335 static int rt3261_volatile_register(
 336         struct snd_soc_codec *codec, unsigned int reg)
 337 {
 338         switch (reg) {
 339         case RT3261_RESET:
 340         case RT3261_PRIV_DATA:
 341         case RT3261_ASRC_5:
 342         case RT3261_EQ_CTRL1:
 343         case RT3261_DRC_AGC_1:
 344         case RT3261_ANC_CTRL1:
 345         case RT3261_IRQ_CTRL2:
 346         case RT3261_INT_IRQ_ST:
 347         case RT3261_DSP_CTRL2:
 348         case RT3261_DSP_CTRL3:
 349         case RT3261_PGM_REG_ARR1:
 350         case RT3261_PGM_REG_ARR3:
 351         case RT3261_VENDOR_ID:
 352         case RT3261_VENDOR_ID1:
 353         case RT3261_VENDOR_ID2:
 354                 return 1;
 355         default:
 356                 return 0;
 357         }
 358 }
 359
 360 static int rt3261_readable_register(
 361         struct snd_soc_codec *codec, unsigned int reg)
 362 {
 363         switch (reg) {
 364         case RT3261_RESET:
 365         case RT3261_SPK_VOL:
 366         case RT3261_HP_VOL:
 367         case RT3261_OUTPUT:
 368         case RT3261_MONO_OUT:
 369         case RT3261_IN1_IN2:
 370         case RT3261_IN3_IN4:
 371         case RT3261_INL_INR_VOL:
 372         case RT3261_DAC1_DIG_VOL:
 373         case RT3261_DAC2_DIG_VOL:
 374         case RT3261_DAC2_CTRL:
 375         case RT3261_ADC_DIG_VOL:
 376         case RT3261_ADC_DATA:
 377         case RT3261_ADC_BST_VOL:
 378         case RT3261_STO_ADC_MIXER:
 379         case RT3261_MONO_ADC_MIXER:
 380         case RT3261_AD_DA_MIXER:
 381         case RT3261_STO_DAC_MIXER:
 382         case RT3261_MONO_DAC_MIXER:
 383         case RT3261_DIG_MIXER:
 384         case RT3261_DSP_PATH1:
 385         case RT3261_DSP_PATH2:
 386         case RT3261_DIG_INF_DATA:
 387         case RT3261_REC_L1_MIXER:
 388         case RT3261_REC_L2_MIXER:
 389         case RT3261_REC_R1_MIXER:
 390         case RT3261_REC_R2_MIXER:
 391         case RT3261_HPO_MIXER:
 392         case RT3261_SPK_L_MIXER:
 393         case RT3261_SPK_R_MIXER:
 394         case RT3261_SPO_L_MIXER:
 395         case RT3261_SPO_R_MIXER:
 396         case RT3261_SPO_CLSD_RATIO:
 397         case RT3261_MONO_MIXER:
 398         case RT3261_OUT_L1_MIXER:
 399         case RT3261_OUT_L2_MIXER:
 400         case RT3261_OUT_L3_MIXER:
 401         case RT3261_OUT_R1_MIXER:
 402         case RT3261_OUT_R2_MIXER:
 403         case RT3261_OUT_R3_MIXER:
 404         case RT3261_LOUT_MIXER:
 405         case RT3261_PWR_DIG1:
 406         case RT3261_PWR_DIG2:
 407         case RT3261_PWR_ANLG1:
 408         case RT3261_PWR_ANLG2:
 409         case RT3261_PWR_MIXER:
 410         case RT3261_PWR_VOL:
 411         case RT3261_PRIV_INDEX:
 412         case RT3261_PRIV_DATA:
 413         case RT3261_I2S1_SDP:
 414         case RT3261_I2S2_SDP:
 415         case RT3261_I2S3_SDP:
 416         case RT3261_ADDA_CLK1:
 417         case RT3261_ADDA_CLK2:
 418         case RT3261_DMIC:
 419         case RT3261_GLB_CLK:
 420         case RT3261_PLL_CTRL1:
 421         case RT3261_PLL_CTRL2:
 422         case RT3261_ASRC_1:
 423         case RT3261_ASRC_2:
 424         case RT3261_ASRC_3:
 425         case RT3261_ASRC_4:
 426         case RT3261_ASRC_5:
 427         case RT3261_HP_OVCD:
 428         case RT3261_CLS_D_OVCD:
 429         case RT3261_CLS_D_OUT:
 430         case RT3261_DEPOP_M1:
 431         case RT3261_DEPOP_M2:
 432         case RT3261_DEPOP_M3:
 433         case RT3261_CHARGE_PUMP:
 434         case RT3261_PV_DET_SPK_G:
 435         case RT3261_MICBIAS:
 436         case RT3261_EQ_CTRL1:
 437         case RT3261_EQ_CTRL2:
 438         case RT3261_WIND_FILTER:
 439         case RT3261_DRC_AGC_1:
 440         case RT3261_DRC_AGC_2:
 441         case RT3261_DRC_AGC_3:
 442         case RT3261_SVOL_ZC:
 443         case RT3261_ANC_CTRL1:
 444         case RT3261_ANC_CTRL2:
 445         case RT3261_ANC_CTRL3:
 446         case RT3261_JD_CTRL:
 447         case RT3261_ANC_JD:
 448         case RT3261_IRQ_CTRL1:
 449         case RT3261_IRQ_CTRL2:
 450         case RT3261_INT_IRQ_ST:
 451         case RT3261_GPIO_CTRL1:
 452         case RT3261_GPIO_CTRL2:
 453         case RT3261_GPIO_CTRL3:
 454         case RT3261_DSP_CTRL1:
 455         case RT3261_DSP_CTRL2:
 456         case RT3261_DSP_CTRL3:
 457         case RT3261_DSP_CTRL4:
 458         case RT3261_PGM_REG_ARR1:
 459         case RT3261_PGM_REG_ARR2:
 460         case RT3261_PGM_REG_ARR3:
 461         case RT3261_PGM_REG_ARR4:
 462         case RT3261_PGM_REG_ARR5:
 463         case RT3261_SCB_FUNC:
 464         case RT3261_SCB_CTRL:
 465         case RT3261_BASE_BACK:
 466         case RT3261_MP3_PLUS1:
 467         case RT3261_MP3_PLUS2:
 468         case RT3261_3D_HP:
 469         case RT3261_ADJ_HPF:
 470         case RT3261_HP_CALIB_AMP_DET:
 471         case RT3261_HP_CALIB2:
 472         case RT3261_SV_ZCD1:
 473         case RT3261_SV_ZCD2:
 474         case RT3261_GEN_CTRL1:
 475         case RT3261_GEN_CTRL2:
 476         case RT3261_GEN_CTRL3:
 477         case RT3261_VENDOR_ID:
 478         case RT3261_VENDOR_ID1:
 479         case RT3261_VENDOR_ID2:
 480                 return 1;
 481         default:
 482                 return 0;
 483         }
 484 }
 485
 486 /**
 487  * rt3261_headset_mic_detect - Detect headset.
 488  * @codec: SoC audio codec device.
 489  * @jack_insert: Jack insert or not.
 490  *
 491  * Detect whether is headset or not when jack inserted.
 492  *
 493  * Returns detect status.
 494  */
 495 int rt3261_headset_mic_detect(int jack_insert)
 496 {
 497         int jack_type;
 498         int sclk_src;
 499
 500         if(jack_insert) {
 501                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 502                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 503                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 504                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 505                 }
 506                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 507                         RT3261_SCLK_SRC_MASK;
 508                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 509                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 510                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 511                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 512                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 513                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 514                 mdelay(400);
 515                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 516                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 517                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 518                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 519                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 520                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 521                         0x1, 0x1);
 522                 msleep(100);
 523                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 524                         jack_type = RT3261_HEADPHO_DET;
 525                 else
 526                         jack_type = RT3261_HEADSET_DET;
 527                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 528                         RT3261_MB1_OC_CLR, 0);
 529                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 530                         RT3261_SCLK_SRC_MASK, sclk_src);
 531         } else {
 532                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 533                         RT3261_MIC1_OVCD_MASK,
 534                         RT3261_MIC1_OVCD_DIS);
 535
 536                 jack_type = RT3261_NO_JACK;
 537         }
 538
 539         return jack_type;
 540 }
 541 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 542
 543 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 544
 545 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 546         14, rt3261_dacr2_src);
 547 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 548         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 549
 550 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 551 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 552 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 553 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 554 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 555
 556 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 557 static unsigned int bst_tlv[] = {
 558         TLV_DB_RANGE_HEAD(7),
 559         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 560         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 561         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 562         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 563         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 564         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 565         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 566 };
 567
 568 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 569                 struct snd_ctl_elem_value *ucontrol)
 570 {
 571         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 572         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 573
 574         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 575
 576         return 0;
 577 }
 578
 579 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 580                 struct snd_ctl_elem_value *ucontrol)
 581 {
 582         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 583         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 584
 585         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 586                 return 0;
 587
 588         rt3261->dmic_en = ucontrol->value.integer.value[0];
 589         switch (rt3261->dmic_en) {
 590         case RT3261_DMIC_DIS:
 591                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 592                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 593                         RT3261_GP4_PIN_MASK,
 594                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 595                         RT3261_GP4_PIN_GPIO4);
 596                 snd_soc_update_bits(codec, RT3261_DMIC,
 597                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 598                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 599                 snd_soc_update_bits(codec, RT3261_DMIC,
 600                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 601                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 602                 break;
 603
 604         case RT3261_DMIC1:
 605                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 606                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 607                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 608                 snd_soc_update_bits(codec, RT3261_DMIC,
 609                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 610                         RT3261_DMIC_1_DP_MASK,
 611                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 612                         RT3261_DMIC_1_DP_IN1P);
 613                 snd_soc_update_bits(codec, RT3261_DMIC,
 614                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 615                 break;
 616
 617         case RT3261_DMIC2:
 618                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 619                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 620                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 621                 snd_soc_update_bits(codec, RT3261_DMIC,
 622                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 623                         RT3261_DMIC_2_DP_MASK,
 624                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 625                         RT3261_DMIC_2_DP_IN1N);
 626                 snd_soc_update_bits(codec, RT3261_DMIC,
 627                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 628                 break;
 629
 630         default:
 631                 return -EINVAL;
 632         }
 633
 634         return 0;
 635 }
 636
 637 //bard 8-9 s
 638 #if 0
 639 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 640                 struct snd_ctl_elem_value *ucontrol)
 641 {
 642         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 643
 644         ucontrol->value.integer.value[0] =
 645                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 646
 647         return 0;
 648 }
 649
 650 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 651                 struct snd_ctl_elem_value *ucontrol)
 652 {
 653         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 654
 655         if(ucontrol->value.integer.value[0]) {
 656                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 657                         RT3261_M_BST1_RM_L, 0);
 658                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 659                         RT3261_M_BST1_RM_R, 0);
 660         }else {
 661                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 662                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 663                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 664                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 665         }
 666
 667         return 0;
 668 }
 669
 670 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 671                 struct snd_ctl_elem_value *ucontrol)
 672 {
 673         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 674
 675         ucontrol->value.integer.value[0] =
 676                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 677
 678         return 0;
 679 }
 680
 681 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 682                 struct snd_ctl_elem_value *ucontrol)
 683 {
 684         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 685
 686         if(ucontrol->value.integer.value[0]) {
 687                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 688                         RT3261_M_BST4_RM_L, 0);
 689                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 690                         RT3261_M_BST4_RM_R, 0);
 691         }else {
 692                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 693                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 694                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 695                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 696         }
 697
 698         return 0;
 699 }
 700 #endif
 701 //bard 8-9 e
 702
 703 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 704                 struct snd_ctl_elem_value *ucontrol)
 705 {
 706         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 707
 708         ucontrol->value.integer.value[0] =
 709                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 710
 711         return 0;
 712 }
 713
 714 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 715                 struct snd_ctl_elem_value *ucontrol)
 716 {
 717         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 718
 719         if(ucontrol->value.integer.value[0]) {
 720                 /* headphone unmute sequence */
 721                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 722                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 723                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 724                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 725                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 726                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 727                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 728                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 729                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 730                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 731                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 732                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 733                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 734                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 735                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 736                 msleep(100);
 737                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 738                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 739                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 740                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 741                 msleep(20);
 742                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 743                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 744         }else {
 745                 /* headphone mute sequence */
 746                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 747                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 748                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 749                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 750                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 751                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 752                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 753                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 754                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 755                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 756                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 757                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 758                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 759                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 760                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 761                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 762                 msleep(90);
 763                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 764                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 765                 msleep(30);
 766                 }
 767
 768         return 0;
 769 }
 770
 771 #if defined (CONFIG_SND_SOC_RT5623)
 772 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 773                 struct snd_ctl_elem_value *ucontrol)
 774 {
 775         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 776         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 777
 778         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 779         return 0;
 780 }
 781
 782 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 783                 struct snd_ctl_elem_value *ucontrol)
 784 {
 785         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 786         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 787
 788         if(ucontrol->value.integer.value[0]) {
 789                 rt5623_on( );
 790                 rt3261->modem_is_open = 1;
 791         }else {
 792                 rt5623_off( );
 793                 rt3261->modem_is_open = 0;
 794         }
 795
 796         return 0;
 797 }
 798 #endif
 799
 800 /* IN1/IN2 Input Type */
 801 static const char *rt3261_input_mode[] = {
 802         "Single ended", "Differential"};
 803
 804 static const SOC_ENUM_SINGLE_DECL(
 805         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 806         RT3261_IN_SFT1, rt3261_input_mode);
 807
 808 static const SOC_ENUM_SINGLE_DECL(
 809         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 810         RT3261_IN_SFT2, rt3261_input_mode);
 811
 812 /* Interface data select */
 813 static const char *rt3261_data_select[] = {
 814         "Normal", "left copy to right", "right copy to left", "Swap"};
 815
 816 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
 817                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
 818
 819 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
 820                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
 821
 822 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
 823                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
 824
 825 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
 826                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
 827
 828 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
 829                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
 830
 831 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
 832                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
 833
 834 /* Class D speaker gain ratio */
 835 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
 836         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
 837
 838 static const SOC_ENUM_SINGLE_DECL(
 839         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
 840         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
 841
 842 /* DMIC */
 843 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
 844
 845 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
 846
 847 //bard 8-9 s
 848 #if 0
 849 static const char *rt3261_mic_mode[] = {"off", "on",};
 850
 851 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
 852 #endif
 853 //bard 8-9 e
 854
 855 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
 856
 857 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
 858
 859 #if defined (CONFIG_SND_SOC_RT5623)
 860 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
 861
 862 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
 863 #endif
 864
 865 #ifdef RT3261_REG_RW
 866 #define REGVAL_MAX 0xffff
 867 static unsigned int regctl_addr;
 868 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
 869                         struct snd_ctl_elem_info *uinfo)
 870 {
 871         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
 872         uinfo->count = 2;
 873         uinfo->value.integer.min = 0;
 874         uinfo->value.integer.max = REGVAL_MAX;
 875         return 0;
 876 }
 877
 878 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
 879                         struct snd_ctl_elem_value *ucontrol)
 880 {
 881         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 882         ucontrol->value.integer.value[0] = regctl_addr;
 883         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
 884         return 0;
 885 }
 886
 887 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
 888                         struct snd_ctl_elem_value *ucontrol)
 889 {
 890         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 891         regctl_addr = ucontrol->value.integer.value[0];
 892         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
 893                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
 894         return 0;
 895 }
 896 #endif
 897
 898
 899 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
 900                 struct snd_ctl_elem_value *ucontrol)
 901 {
 902         struct soc_mixer_control *mc =
 903                 (struct soc_mixer_control *)kcontrol->private_value;
 904         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 905         unsigned int val = snd_soc_read(codec, mc->reg);
 906
 907         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
 908                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
 909         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
 910                 (val & RT3261_R_VOL_MASK);
 911
 912         return 0;
 913 }
 914
 915 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
 916                 struct snd_ctl_elem_value *ucontrol)
 917 {
 918         struct soc_mixer_control *mc =
 919                 (struct soc_mixer_control *)kcontrol->private_value;
 920         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 921         unsigned int val, val2;
 922
 923         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
 924         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
 925         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
 926                         RT3261_R_VOL_MASK, val << mc->shift | val2);
 927 }
 928
 929
 930 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
 931         /* Speaker Output Volume */
 932         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
 933                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 934         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
 935                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 936                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 937         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
 938                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 939                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 940         /* Headphone Output Volume */
 941         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
 942                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 943         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
 944                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
 945                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
 946         /* OUTPUT Control */
 947         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
 948                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 949         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
 950                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
 951         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
 952                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
 953         /* MONO Output Control */
 954         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
 955                                 RT3261_L_MUTE_SFT, 1, 1),
 956         /* DAC Digital Volume */
 957         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
 958                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
 959         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
 960                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 961                         175, 0, dac_vol_tlv),
 962         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
 963                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 964                         175, 0, dac_vol_tlv),
 965         /* IN1/IN2 Control */
 966         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
 967         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
 968                 RT3261_BST_SFT1, 8, 0, bst_tlv),
 969         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
 970         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
 971                 RT3261_BST_SFT2, 8, 0, bst_tlv),
 972         /* INL/INR Volume Control */
 973         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
 974                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
 975                         31, 1, in_vol_tlv),
 976         /* ADC Digital Volume Control */
 977         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
 978                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
 979         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
 980                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 981                         127, 0, adc_vol_tlv),
 982         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
 983                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
 984                         127, 0, adc_vol_tlv),
 985         /* ADC Boost Volume Control */
 986         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
 987                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
 988                         3, 0, adc_bst_tlv),
 989         /* Class D speaker gain ratio */
 990         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
 991         /* DMIC */
 992         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
 993                 rt3261_dmic_get, rt3261_dmic_put),
 994
 995 #ifdef RT3261_REG_RW
 996         {
 997                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
 998                 .name = "Register Control",
 999                 .info = rt3261_regctl_info,
1000                 .get = rt3261_regctl_get,
1001                 .put = rt3261_regctl_put,
1002         },
1003 #endif
1004 //bard 8-9 s
1005 #if 0
1006         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1007                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1008         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1009                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1010         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1011                 rt3261_mic1_get, rt3261_mic1_put),
1012         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1013                 rt3261_mic2_get, rt3261_mic2_put),
1014 #endif
1015 //bard 8-9 e
1016
1017         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1018                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1019
1020         #if defined (CONFIG_SND_SOC_RT5623)
1021         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1022                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1023         #endif
1024 };
1025
1026 /**
1027  * set_dmic_clk - Set parameter of dmic.
1028  *
1029  * @w: DAPM widget.
1030  * @kcontrol: The kcontrol of this widget.
1031  * @event: Event id.
1032  *
1033  * Choose dmic clock between 1MHz and 3MHz.
1034  * It is better for clock to approximate 3MHz.
1035  */
1036 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1037         struct snd_kcontrol *kcontrol, int event)
1038 {
1039         struct snd_soc_codec *codec = w->codec;
1040         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1041         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1042
1043         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1044         red = 3000000 * 12;
1045         for (i = 0; i < ARRAY_SIZE(div); i++) {
1046                 bound = div[i] * 3000000;
1047                 if (rate > bound)
1048                         continue;
1049                 temp = bound - rate;
1050                 if (temp < red) {
1051                         red = temp;
1052                         idx = i;
1053                 }
1054         }
1055         if (idx < 0)
1056                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1057         else
1058                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1059                                         idx << RT3261_DMIC_CLK_SFT);
1060         return idx;
1061 }
1062
1063 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1064                          struct snd_soc_dapm_widget *sink)
1065 {
1066         unsigned int val;
1067
1068         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1069         val &= RT3261_SCLK_SRC_MASK;
1070         if (val == RT3261_SCLK_SRC_PLL1)
1071                 return 1;
1072         else
1073                 return 0;
1074 }
1075
1076 /* Digital Mixer */
1077 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1078         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1079                         RT3261_M_ADC_L1_SFT, 1, 1),
1080         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1081                         RT3261_M_ADC_L2_SFT, 1, 1),
1082 };
1083
1084 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1085         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1086                         RT3261_M_ADC_R1_SFT, 1, 1),
1087         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1088                         RT3261_M_ADC_R2_SFT, 1, 1),
1089 };
1090
1091 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1092         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1093                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1094         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1095                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1096 };
1097
1098 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1099         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1100                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1101         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1102                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1103 };
1104
1105 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1106         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1107                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1108         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1109                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1110 };
1111
1112 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1113         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1114                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1115         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1116                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1117 };
1118
1119 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1120         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1121                         RT3261_M_DAC_L1_SFT, 1, 1),
1122         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1123                         RT3261_M_DAC_L2_SFT, 1, 1),
1124         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1125                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1126 };
1127
1128 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1129         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1130                         RT3261_M_DAC_R1_SFT, 1, 1),
1131         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1132                         RT3261_M_DAC_R2_SFT, 1, 1),
1133         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1134                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1135 };
1136
1137 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1138         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1139                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1140         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1141                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1142         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1143                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1144 };
1145
1146 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1147         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1148                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1149         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1150                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1151         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1152                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1153 };
1154
1155 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1156         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1157                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1158         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1159                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1160 };
1161
1162 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1163         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1164                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1165         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1166                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1167 };
1168
1169 /* Analog Input Mixer */
1170 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1171         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1172                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1173         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1174                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1175         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1176                         RT3261_M_BST2_RM_L, 1, 1),
1177         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1178                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1179         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1180                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1181         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1182                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1183 };
1184
1185 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1186         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1187                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1188         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1189                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1190         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1191                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1192         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1193                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1194         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1195                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1196         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1197                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1198 };
1199
1200 /* Analog Output Mixer */
1201 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1202         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1203                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1204         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1205                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1206         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1207                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1208         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1209                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1210         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1211                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1212 };
1213
1214 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1215         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1216                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1217         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1218                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1219         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1220                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1221         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1222                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1223         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1224                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1225 };
1226
1227 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1228         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1229                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1230         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1231                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1232         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1233                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1234         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1235                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1236         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1237                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1238         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1239                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1240         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1241                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1242         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1243                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1244 };
1245
1246 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1247         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1248                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1249         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1250                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1251         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1252                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1253         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1254                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1255         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1256                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1257         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1258                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1259         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1260                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1261         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1262                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1263         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1264                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1265 };
1266
1267 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1268 #if 0 //org
1269         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1270                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1271         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1272                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1273 #else //bard 8-27
1274         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1275                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1276 #endif
1277         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1278                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1279         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1280                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1281         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1282                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1283 };
1284 //bard 8-27 s
1285 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1286         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1287                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1288         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1289                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1290
1291 };
1292 //bard 8-27 e
1293 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1294         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1295                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1296         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1297                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1298         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1299                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1300 };
1301
1302 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1303         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1304                         RT3261_M_DAC2_HM_SFT, 1, 1),
1305         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1306                         RT3261_M_DAC1_HM_SFT, 1, 1),
1307         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1308                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1309 };
1310
1311 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1312         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1313                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1314         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1315                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1316         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1317                         RT3261_M_OV_L_LM_SFT, 1, 1),
1318         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1319                         RT3261_M_OV_R_LM_SFT, 1, 1),
1320 };
1321
1322 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1323         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1324                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1325         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1326                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1327         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1328                         RT3261_M_OV_R_MM_SFT, 1, 1),
1329         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1330                         RT3261_M_OV_L_MM_SFT, 1, 1),
1331         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1332                         RT3261_M_BST1_MM_SFT, 1, 1),
1333 };
1334
1335 /* INL/R source */
1336 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1337
1338 static const SOC_ENUM_SINGLE_DECL(
1339         rt3261_inl_enum, RT3261_INL_INR_VOL,
1340         RT3261_INL_SEL_SFT, rt3261_inl_src);
1341
1342 static const struct snd_kcontrol_new rt3261_inl_mux =
1343         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1344
1345 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1346
1347 static const SOC_ENUM_SINGLE_DECL(
1348         rt3261_inr_enum, RT3261_INL_INR_VOL,
1349         RT3261_INR_SEL_SFT, rt3261_inr_src);
1350
1351 static const struct snd_kcontrol_new rt3261_inr_mux =
1352         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1353
1354 /* Stereo ADC source */
1355 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1356
1357 static const SOC_ENUM_SINGLE_DECL(
1358         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1359         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1360
1361 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1362         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1363
1364 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1365         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1366
1367 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1368
1369 static const SOC_ENUM_SINGLE_DECL(
1370         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1371         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1372
1373 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1374         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1375
1376 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1377         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1378
1379 /* Mono ADC source */
1380 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1381
1382 static const SOC_ENUM_SINGLE_DECL(
1383         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1384         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1385
1386 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1387         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1388
1389 static const char *rt3261_mono_adc_l2_src[] =
1390         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1391
1392 static const SOC_ENUM_SINGLE_DECL(
1393         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1394         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1395
1396 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1397         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1398
1399 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1400
1401 static const SOC_ENUM_SINGLE_DECL(
1402         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1403         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1404
1405 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1406         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1407
1408 static const char *rt3261_mono_adc_r2_src[] =
1409         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1410
1411 static const SOC_ENUM_SINGLE_DECL(
1412         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1413         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1414
1415 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1416         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1417
1418 /* DAC2 channel source */
1419 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1420
1421 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1422                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1423
1424 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1425         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1426
1427 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1428
1429 static const SOC_ENUM_SINGLE_DECL(
1430         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1431         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1432
1433 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1434         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1435
1436 /* Interface 2  ADC channel source */
1437 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1438
1439 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1440                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1441
1442 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1443         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1444
1445 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1446
1447 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1448                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1449
1450 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1451         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1452
1453 /* digital interface and iis interface map */
1454 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1455         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1456         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1457
1458 static const SOC_ENUM_SINGLE_DECL(
1459         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1460         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1461
1462 static const struct snd_kcontrol_new rt3261_dai_mux =
1463         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1464
1465 /* SDI select */
1466 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1467
1468 static const SOC_ENUM_SINGLE_DECL(
1469         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1470         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1471
1472 static const struct snd_kcontrol_new rt3261_sdi_mux =
1473         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1474
1475 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1476         struct snd_kcontrol *kcontrol, int event)
1477 {
1478         struct snd_soc_codec *codec = w->codec;
1479         unsigned int val, mask;
1480
1481         switch (event) {
1482         case SND_SOC_DAPM_POST_PMU:
1483                 //rt3261_index_update_bits(codec,
1484                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1485                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1486                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1487                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1488                 if ((val & mask) ^ mask)
1489                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1490                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1491                 break;
1492
1493         case SND_SOC_DAPM_POST_PMD:
1494                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1495                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1496                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1497                 //rt3261_index_update_bits(codec,
1498                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1499                 break;
1500
1501         default:
1502                 return 0;
1503         }
1504
1505         return 0;
1506 }
1507
1508 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1509                 struct snd_kcontrol *kcontrol, int event)
1510 {
1511         struct snd_soc_codec *codec = w->codec;
1512         unsigned int val;
1513
1514         switch (event) {
1515         case SND_SOC_DAPM_POST_PMU:
1516 //bard 8-26 s
1517                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1518                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1519                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1520                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1521                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1522                 }
1523 //bard 8-26 e
1524                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1525                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1526                 rt3261_index_update_bits(codec,
1527                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1528                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1529                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1530                 break;
1531
1532         case SND_SOC_DAPM_PRE_PMD:
1533                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1534                         RT3261_L_MUTE | RT3261_R_MUTE,
1535                         RT3261_L_MUTE | RT3261_R_MUTE);
1536                 rt3261_index_update_bits(codec,
1537                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1538                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1539                         RT3261_PWR_CLS_D, 0);
1540                 break;
1541
1542         default:
1543                 return 0;
1544         }
1545
1546         return 0;
1547 }
1548
1549 void hp_amp_power(struct snd_soc_codec *codec, int on)
1550 {
1551         static int hp_amp_power_count;
1552         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
1553 //      dump_reg(codec);
1554         if(on) {
1555                 if(hp_amp_power_count <= 0) {
1556                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1557                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
1558                         /* depop parameters */
1559                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1560                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1561                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1562                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1563                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1564                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1565                         /* headphone amp power on */
1566                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1567                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
1568                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1569                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1570                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1571                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1572                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1573                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM);
1574                         msleep(50);
1575                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1576                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
1577                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
1578
1579                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1580                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1581                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1582                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1583                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1584                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1585                 }
1586                 hp_amp_power_count++;
1587         } else {
1588                 hp_amp_power_count--;
1589                 if(hp_amp_power_count <= 0) {
1590                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1591                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1592                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1593                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1594                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1595                         /* headphone amp power down */
1596                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1597                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1598                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1599                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1600                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1601                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1602                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1603                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1604                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA | RT3261_PWR_LM,
1605                                 0);
1606                 }
1607         }
1608 }
1609
1610 #if 1 //seq
1611 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1612 {
1613 #if 0
1614         /* depop parameters */
1615         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1616                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1617         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1618                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1619                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1620         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1621         /* headphone amp power on */
1622         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1623                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1624         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1625                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1626                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1627         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1628                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1629                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1630         msleep(50);
1631         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1632                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1633                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1634                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1635                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1636         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1637                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1638         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1639         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1640                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1641                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1642 #else
1643         hp_amp_power(codec, 1);
1644 #endif
1645         /* headphone unmute sequence */
1646         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1647                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1648                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1649                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1650                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1651         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1652         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1653                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1654         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1655                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1656         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1657                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1658                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1659         snd_soc_update_bits(codec, RT3261_HP_VOL,
1660                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1661         msleep(100);
1662         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1663                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1664                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1665                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1666         msleep(20);
1667         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1668                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1669 }
1670
1671 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1672 {
1673         /* headphone mute sequence */
1674         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1675                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1676                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1677                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1678                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1679         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1680         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1681                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1682         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1683                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1684         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1685                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1686                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1687                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1688         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1689                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1690         msleep(90);
1691         snd_soc_update_bits(codec, RT3261_HP_VOL,
1692                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1693         msleep(30);
1694 #if 0
1695         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1696         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1697                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1698                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1699                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1700         /* headphone amp power down */
1701         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1702                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1703                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1704                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1705                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1706                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1707                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1708         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1709                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1710                 0);
1711 #else
1712         hp_amp_power(codec, 0);
1713 #endif
1714 }
1715 #else //one bit
1716 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1717 {
1718         /* depop parameters */
1719         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1720                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1721         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1722                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1723                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1724         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1725         /* headphone amp power on */
1726         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1727                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1728         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1729                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1730                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1731         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1732                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1733                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1734         msleep(50);
1735         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1736                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1737                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1738         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1739         /* headphone unmute sequence */
1740         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1741                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1742                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1743         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1744                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1745         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1746                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1747                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1748                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1749                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1750         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1751                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1752                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1753         msleep(10);
1754         snd_soc_update_bits(codec, RT3261_HP_VOL,
1755                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1756         msleep(180);
1757         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1758                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1759 }
1760
1761 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1762 {
1763         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1764                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1765         snd_soc_update_bits(codec, RT3261_HP_VOL,
1766                 RT3261_L_MUTE | RT3261_R_MUTE,
1767                 RT3261_L_MUTE | RT3261_R_MUTE);
1768         msleep(90);
1769         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1770                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1771         msleep(30);
1772         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1773         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1774                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1775                 0);
1776 }
1777 #endif
1778
1779 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1780         struct snd_kcontrol *kcontrol, int event)
1781 {
1782         struct snd_soc_codec *codec = w->codec;
1783
1784         switch (event) {
1785         case SND_SOC_DAPM_POST_PMU:
1786                 rt3261_pmu_depop(codec);
1787                 break;
1788
1789         case SND_SOC_DAPM_PRE_PMD:
1790                 rt3261_pmd_depop(codec);
1791                 break;
1792
1793         default:
1794                 return 0;
1795         }
1796
1797         return 0;
1798 }
1799
1800 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1801         struct snd_kcontrol *kcontrol, int event)
1802 {
1803         struct snd_soc_codec *codec = w->codec;
1804
1805         switch (event) {
1806         case SND_SOC_DAPM_POST_PMU:
1807                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1808                                 RT3261_L_MUTE, 0);
1809                 break;
1810
1811         case SND_SOC_DAPM_PRE_PMD:
1812                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1813                         RT3261_L_MUTE, RT3261_L_MUTE);
1814                 break;
1815
1816         default:
1817                 return 0;
1818         }
1819
1820         return 0;
1821 }
1822
1823 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1824         struct snd_kcontrol *kcontrol, int event)
1825 {
1826         struct snd_soc_codec *codec = w->codec;
1827
1828         switch (event) {
1829         case SND_SOC_DAPM_POST_PMU:
1830                 hp_amp_power(codec,1);
1831                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1832                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1833                 break;
1834
1835         case SND_SOC_DAPM_PRE_PMD:
1836                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1837                         RT3261_L_MUTE | RT3261_R_MUTE,
1838                         RT3261_L_MUTE | RT3261_R_MUTE);
1839                 hp_amp_power(codec,0);
1840                 break;
1841
1842         default:
1843                 return 0;
1844         }
1845
1846         return 0;
1847 }
1848
1849 static int rt3261_index_sync_event(struct snd_soc_dapm_widget *w,
1850         struct snd_kcontrol *kcontrol, int event)
1851 {
1852         struct snd_soc_codec *codec = w->codec;
1853         printk("enter %s\n",__func__);
1854         switch (event) {
1855         case SND_SOC_DAPM_PRE_PMU:
1856         case SND_SOC_DAPM_POST_PMD:
1857                 printk("snd_soc_read(codec,RT3261_DUMMY_PR3F)=0x%x\n",snd_soc_read(codec,RT3261_DUMMY_PR3F));
1858                 rt3261_index_write(codec, RT3261_MIXER_INT_REG, snd_soc_read(codec,RT3261_DUMMY_PR3F));
1859
1860                 break;
1861         default:
1862                 return 0;
1863         }
1864
1865         return 0;
1866 }
1867
1868 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
1869         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
1870                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
1871         /* Input Side */
1872         /* micbias */
1873         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
1874                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
1875         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
1876                         RT3261_PWR_MB1_BIT, 0),
1877         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
1878                         RT3261_PWR_MB2_BIT, 0),
1879         /* Input Lines */
1880         SND_SOC_DAPM_INPUT("MIC1"),
1881         SND_SOC_DAPM_INPUT("MIC2"),
1882         SND_SOC_DAPM_INPUT("MIC3"),
1883         SND_SOC_DAPM_INPUT("DMIC1"),
1884         SND_SOC_DAPM_INPUT("DMIC2"),
1885
1886         SND_SOC_DAPM_INPUT("IN1P"),
1887         SND_SOC_DAPM_INPUT("IN1N"),
1888         SND_SOC_DAPM_INPUT("IN2P"),
1889         SND_SOC_DAPM_INPUT("IN2N"),
1890         SND_SOC_DAPM_INPUT("IN3P"),
1891         SND_SOC_DAPM_INPUT("IN3N"),
1892         SND_SOC_DAPM_INPUT("DMIC L1"),
1893         SND_SOC_DAPM_INPUT("DMIC R1"),
1894         SND_SOC_DAPM_INPUT("DMIC L2"),
1895         SND_SOC_DAPM_INPUT("DMIC R2"),
1896         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
1897                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
1898         /* Boost */
1899         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
1900                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
1901         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
1902                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
1903         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
1904                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
1905         /* Input Volume */
1906         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
1907                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
1908         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
1909                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
1910         /* IN Mux */
1911         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
1912         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
1913         /* REC Mixer */
1914         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
1915                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
1916         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
1917                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
1918         /* ADCs */
1919         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
1920                 0, 0),
1921         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
1922                 0, 0, rt3261_adc_event,
1923                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
1924
1925         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
1926                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
1927         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
1928                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
1929         /* ADC Mux */
1930         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1931                                 &rt3261_sto_adc_l2_mux),
1932         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1933                                 &rt3261_sto_adc_r2_mux),
1934         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1935                                 &rt3261_sto_adc_l1_mux),
1936         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1937                                 &rt3261_sto_adc_r1_mux),
1938         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
1939                                 &rt3261_mono_adc_l2_mux),
1940         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
1941                                 &rt3261_mono_adc_l1_mux),
1942         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
1943                                 &rt3261_mono_adc_r1_mux),
1944         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
1945                                 &rt3261_mono_adc_r2_mux),
1946         /* ADC Mixer */
1947         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
1948                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
1949         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
1950                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
1951         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
1952                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
1953         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
1954                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
1955         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
1956                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
1957         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
1958                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
1959         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
1960                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
1961
1962         /* IF2 Mux */
1963         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
1964                                 &rt3261_if2_adc_l_mux),
1965         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
1966                                 &rt3261_if2_adc_r_mux),
1967
1968         /* Digital Interface */
1969         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
1970                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
1971         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1972         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1973         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1974         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1975         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1976         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1977         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
1978                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
1979         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1980         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1981         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1982         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1983         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1984         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1985         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
1986                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
1987         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
1988         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1989         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1990         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
1991         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
1992         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
1993
1994         /* Digital Interface Select */
1995         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1996         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1997         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1998         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
1999         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2000
2001         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2002         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2003         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2004         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2005         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2006
2007         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2008         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2009
2010         /* Audio Interface */
2011         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2012         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2013         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2014         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2015         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2016         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2017
2018         /* Audio DSP */
2019         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2020
2021         /* ANC */
2022         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2023
2024         /* Output Side */
2025         /* DAC mixer before sound effect  */
2026         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2027                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2028         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2029                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2030
2031         /* DAC2 channel Mux */
2032         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2033                                 &rt3261_dac_l2_mux),
2034         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2035                                 &rt3261_dac_r2_mux),
2036         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2037                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2038         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2039                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2040
2041         /* DAC Mixer */
2042         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2043                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2044         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2045                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2046         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2047                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2048         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2049                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2050         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2051                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2052         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2053                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2054         SND_SOC_DAPM_MUX_E("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2055                                 &rt3261_dacr2_mux, rt3261_index_sync_event,
2056                                 SND_SOC_DAPM_PRE_PMU | SND_SOC_DAPM_POST_PMD),
2057
2058         /* DACs */
2059         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2060                         RT3261_PWR_DAC_L1_BIT, 0),
2061         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2062                         RT3261_PWR_DAC_L2_BIT, 0),
2063         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2064                         RT3261_PWR_DAC_R1_BIT, 0),
2065         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2066                         RT3261_PWR_DAC_R2_BIT, 0),
2067         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2068                 0, 0, NULL, 0),
2069         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2070                 0, 0, NULL, 0),
2071         /* SPK/OUT Mixer */
2072         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2073                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2074         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2075                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2076         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2077                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2078         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2079                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2080         /* Ouput Volume */
2081         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2082                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2083         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2084                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2085         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2086                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2087         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2088                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2089         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2090                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2091         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2092                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2093         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2094                 0, 0, NULL, 0),
2095         /* SPO/HPO/LOUT/Mono Mixer */
2096         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2097                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2098         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2099                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2100         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2101                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2102         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2103                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2104         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2105                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2106         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2107                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2108
2109         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2110                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2111         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2112                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2113         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2114                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2115         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2116                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2117                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2118
2119         /* Output Lines */
2120         SND_SOC_DAPM_OUTPUT("SPOLP"),
2121         SND_SOC_DAPM_OUTPUT("SPOLN"),
2122         SND_SOC_DAPM_OUTPUT("SPORP"),
2123         SND_SOC_DAPM_OUTPUT("SPORN"),
2124         SND_SOC_DAPM_OUTPUT("HPOL"),
2125         SND_SOC_DAPM_OUTPUT("HPOR"),
2126         SND_SOC_DAPM_OUTPUT("LOUTL"),
2127         SND_SOC_DAPM_OUTPUT("LOUTR"),
2128         SND_SOC_DAPM_OUTPUT("MonoP"),
2129         SND_SOC_DAPM_OUTPUT("MonoN"),
2130 };
2131
2132 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2133         {"IN1P", NULL, "LDO2"},
2134         {"IN2P", NULL, "LDO2"},
2135         {"IN3P", NULL, "LDO2"},
2136
2137         {"IN1P", NULL, "MIC1"},
2138         {"IN1N", NULL, "MIC1"},
2139         {"IN2P", NULL, "MIC2"},
2140         {"IN2N", NULL, "MIC2"},
2141         {"IN3P", NULL, "MIC3"},
2142         {"IN3N", NULL, "MIC3"},
2143
2144         {"DMIC L1", NULL, "DMIC1"},
2145         {"DMIC R1", NULL, "DMIC1"},
2146         {"DMIC L2", NULL, "DMIC2"},
2147         {"DMIC R2", NULL, "DMIC2"},
2148
2149         {"BST1", NULL, "IN1P"},
2150         {"BST1", NULL, "IN1N"},
2151         {"BST2", NULL, "IN2P"},
2152         {"BST2", NULL, "IN2N"},
2153         {"BST3", NULL, "IN3P"},
2154         {"BST3", NULL, "IN3N"},
2155
2156         {"INL VOL", NULL, "IN2P"},
2157         {"INR VOL", NULL, "IN2N"},
2158
2159         {"RECMIXL", "HPOL Switch", "HPOL"},
2160         {"RECMIXL", "INL Switch", "INL VOL"},
2161         {"RECMIXL", "BST3 Switch", "BST3"},
2162         {"RECMIXL", "BST2 Switch", "BST2"},
2163         {"RECMIXL", "BST1 Switch", "BST1"},
2164         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2165
2166         {"RECMIXR", "HPOR Switch", "HPOR"},
2167         {"RECMIXR", "INR Switch", "INR VOL"},
2168         {"RECMIXR", "BST3 Switch", "BST3"},
2169         {"RECMIXR", "BST2 Switch", "BST2"},
2170         {"RECMIXR", "BST1 Switch", "BST1"},
2171         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2172
2173         {"ADC L", NULL, "RECMIXL"},
2174         {"ADC L", NULL, "ADC L power"},
2175         {"ADC R", NULL, "RECMIXR"},
2176         {"ADC R", NULL, "ADC R power"},
2177
2178         {"DMIC L1", NULL, "DMIC CLK"},
2179         {"DMIC L2", NULL, "DMIC CLK"},
2180
2181         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2182         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2183         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2184         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2185         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2186
2187         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2188         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2189         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2190         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2191         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2192
2193         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2194         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2195         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2196         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2197         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2198
2199         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2200         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2201         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2202         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2203         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2204
2205         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2206         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2207         {"Stereo ADC MIXL", NULL, "stereo filter"},
2208         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2209
2210         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2211         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2212         {"Stereo ADC MIXR", NULL, "stereo filter"},
2213         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2214
2215         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2216         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2217         {"Mono ADC MIXL", NULL, "mono left filter"},
2218         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2219
2220         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2221         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2222         {"Mono ADC MIXR", NULL, "mono right filter"},
2223         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2224
2225         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2226         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2227
2228         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2229         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2230         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2231         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2232         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2233         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2234
2235         {"IF1 ADC", NULL, "I2S1"},
2236         {"IF1 ADC", NULL, "IF1 ADC L"},
2237         {"IF1 ADC", NULL, "IF1 ADC R"},
2238         {"IF2 ADC", NULL, "I2S2"},
2239         {"IF2 ADC", NULL, "IF2 ADC L"},
2240         {"IF2 ADC", NULL, "IF2 ADC R"},
2241         {"IF3 ADC", NULL, "I2S3"},
2242         {"IF3 ADC", NULL, "IF3 ADC L"},
2243         {"IF3 ADC", NULL, "IF3 ADC R"},
2244
2245         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2246         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2247         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2248         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2249         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2250         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2251         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2252         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2253         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2254         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2255
2256         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2257         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2258         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2259         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2260         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2261         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2262         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2263         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2264         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2265         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2266
2267         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2268         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2269         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2270         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2271         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2272         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2273         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2274         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2275
2276         {"AIF1TX", NULL, "DAI1 TX Mux"},
2277         {"AIF1TX", NULL, "SDI1 TX Mux"},
2278         {"AIF2TX", NULL, "DAI2 TX Mux"},
2279         {"AIF2TX", NULL, "SDI2 TX Mux"},
2280         {"AIF3TX", NULL, "DAI3 TX Mux"},
2281
2282         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2283         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2284         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2285         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2286         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2287         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2288         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2289         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2290
2291         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2292         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2293         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2294         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2295         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2296         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2297         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2298         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2299
2300         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2301         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2302         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2303         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2304         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2305         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2306         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2307         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2308
2309         {"IF1 DAC", NULL, "I2S1"},
2310         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2311         {"IF2 DAC", NULL, "I2S2"},
2312         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2313         {"IF3 DAC", NULL, "I2S3"},
2314         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2315
2316         {"IF1 DAC L", NULL, "IF1 DAC"},
2317         {"IF1 DAC R", NULL, "IF1 DAC"},
2318         {"IF2 DAC L", NULL, "IF2 DAC"},
2319         {"IF2 DAC R", NULL, "IF2 DAC"},
2320         {"IF3 DAC L", NULL, "IF3 DAC"},
2321         {"IF3 DAC R", NULL, "IF3 DAC"},
2322
2323         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2324         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2325         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2326         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2327
2328         {"ANC", NULL, "Stereo ADC MIXL"},
2329         {"ANC", NULL, "Stereo ADC MIXR"},
2330
2331         {"Audio DSP", NULL, "DAC MIXL"},
2332         {"Audio DSP", NULL, "DAC MIXR"},
2333
2334         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2335         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2336         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2337         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2338
2339         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2340         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2341 #if defined (CONFIG_SND_SOC_RT3261)
2342         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2343         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2344         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2345 #else
2346         {"DAC R2 Volume", NULL, "DAC R2 Mux"},
2347 #endif
2348
2349         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2350         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2351         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2352         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2353         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2354         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2355
2356         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2357         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2358         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2359         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2360         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2361         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2362
2363         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2364         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2365         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2366         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2367
2368         {"DAC L1", NULL, "Stereo DAC MIXL"},
2369         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2370         {"DAC R1", NULL, "Stereo DAC MIXR"},
2371         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2372         {"DAC L2", NULL, "Mono DAC MIXL"},
2373         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2374         {"DAC R2", NULL, "Mono DAC MIXR"},
2375         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2376
2377         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2378         {"SPK MIXL", "INL Switch", "INL VOL"},
2379         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2380         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2381         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2382         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2383         {"SPK MIXR", "INR Switch", "INR VOL"},
2384         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2385         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2386         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2387
2388         {"OUT MIXL", "BST3 Switch", "BST3"},
2389         {"OUT MIXL", "BST1 Switch", "BST1"},
2390         {"OUT MIXL", "INL Switch", "INL VOL"},
2391         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2392         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2393         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2394         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2395
2396         {"OUT MIXR", "BST3 Switch", "BST3"},
2397         {"OUT MIXR", "BST2 Switch", "BST2"},
2398         {"OUT MIXR", "BST1 Switch", "BST1"},
2399         {"OUT MIXR", "INR Switch", "INR VOL"},
2400         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2401         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2402         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2403         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2404
2405         {"SPKVOL L", NULL, "SPK MIXL"},
2406         {"SPKVOL R", NULL, "SPK MIXR"},
2407         {"HPOVOL L", NULL, "OUT MIXL"},
2408         {"HPOVOL R", NULL, "OUT MIXR"},
2409         {"OUTVOL L", NULL, "OUT MIXL"},
2410         {"OUTVOL R", NULL, "OUT MIXR"},
2411 #if 0//org
2412         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2413         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2414 #else //bard 8-27
2415         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2416         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2417         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2418 #endif
2419         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2420         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2421         {"SPOL MIX", "BST1 Switch", "BST1"},
2422         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2423         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2424         {"SPOR MIX", "BST1 Switch", "BST1"},
2425
2426         {"DAC 2", NULL, "DAC L2"},
2427         {"DAC 2", NULL, "DAC R2"},
2428         {"DAC 1", NULL, "DAC L1"},
2429         {"DAC 1", NULL, "DAC R1"},
2430         {"HPOVOL", NULL, "HPOVOL L"},
2431         {"HPOVOL", NULL, "HPOVOL R"},
2432         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2433         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2434         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2435
2436         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2437         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2438         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2439         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2440
2441         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2442         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2443         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2444         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2445         {"Mono MIX", "BST1 Switch", "BST1"},
2446
2447         {"SPK amp", NULL, "SPOL MIX"},
2448         {"SPK amp", NULL, "SPOR MIX"},
2449         {"SPOLP", NULL, "SPK amp"},
2450         {"SPOLN", NULL, "SPK amp"},
2451         {"SPORP", NULL, "SPK amp"},
2452         {"SPORN", NULL, "SPK amp"},
2453
2454         {"HP amp", NULL, "HPO MIX"},
2455         {"HPOL", NULL, "HP amp"},
2456         {"HPOR", NULL, "HP amp"},
2457
2458         {"LOUT amp", NULL, "LOUT MIX"},
2459         {"LOUTL", NULL, "LOUT amp"},
2460         {"LOUTR", NULL, "LOUT amp"},
2461
2462         {"Mono amp", NULL, "Mono MIX"},
2463         {"MonoP", NULL, "Mono amp"},
2464         {"MonoN", NULL, "Mono amp"},
2465 };
2466
2467 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2468 {
2469         int ret = 0, val;
2470
2471         if(codec == NULL)
2472                 return -EINVAL;
2473
2474         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2475         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2476         switch (dai_id) {
2477         case RT3261_AIF1:
2478                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2479                         val == RT3261_IF_113)
2480                         ret |= RT3261_U_IF1;
2481                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2482                         val == RT3261_IF_113)
2483                         ret |= RT3261_U_IF2;
2484                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2485                         ret |= RT3261_U_IF3;
2486                 break;
2487
2488         case RT3261_AIF2:
2489                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2490                         val == RT3261_IF_223)
2491                         ret |= RT3261_U_IF1;
2492                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2493                         val == RT3261_IF_223)
2494                         ret |= RT3261_U_IF2;
2495                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2496                         ret |= RT3261_U_IF3;
2497                 break;
2498
2499         default:
2500                 ret = -EINVAL;
2501                 break;
2502         }
2503
2504         return ret;
2505 }
2506
2507 static int get_clk_info(int sclk, int rate)
2508 {
2509         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2510
2511         if (sclk <= 0 || rate <= 0)
2512                 return -EINVAL;
2513
2514         rate = rate << 8;
2515         for (i = 0; i < ARRAY_SIZE(pd); i++)
2516                 if (sclk == rate * pd[i])
2517                         return i;
2518
2519         return -EINVAL;
2520 }
2521
2522 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2523         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2524 {
2525         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2526         struct snd_soc_codec *codec = rtd->codec;
2527         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2528         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2529         int pre_div, bclk_ms, frame_size;
2530
2531         rt3261->lrck[dai->id] = params_rate(params);
2532         if(dai->id == 1)
2533                 rt3261->lrck[dai->id] = 8000;
2534         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2535         if (pre_div < 0) {
2536                 dev_err(codec->dev, "Unsupported clock setting\n");
2537                 return -EINVAL;
2538         }
2539         frame_size = snd_soc_params_to_frame_size(params);
2540         if (frame_size < 0) {
2541                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2542                 return -EINVAL;
2543         }
2544         bclk_ms = frame_size > 32 ? 1 : 0;
2545         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2546
2547         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2548                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2549         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2550                                 bclk_ms, pre_div, dai->id);
2551
2552         switch (params_format(params)) {
2553         case SNDRV_PCM_FORMAT_S16_LE:
2554                 break;
2555         case SNDRV_PCM_FORMAT_S20_3LE:
2556                 val_len |= RT3261_I2S_DL_20;
2557                 break;
2558         case SNDRV_PCM_FORMAT_S24_LE:
2559                 val_len |= RT3261_I2S_DL_24;
2560                 break;
2561         case SNDRV_PCM_FORMAT_S8:
2562                 val_len |= RT3261_I2S_DL_8;
2563                 break;
2564         default:
2565                 return -EINVAL;
2566         }
2567
2568         dai_sel = get_sdp_info(codec, dai->id);
2569         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2570         if (dai_sel < 0) {
2571                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2572                 return -EINVAL;
2573         }
2574         if (dai_sel & RT3261_U_IF1) {
2575                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2576                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2577                         pre_div << RT3261_I2S_PD1_SFT;
2578                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2579                         RT3261_I2S_DL_MASK, val_len);
2580                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2581         }
2582         if (dai_sel & RT3261_U_IF2) {
2583                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2584                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2585                         pre_div << RT3261_I2S_PD2_SFT;
2586                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2587                         RT3261_I2S_DL_MASK, val_len);
2588                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2589         }
2590
2591         return 0;
2592 }
2593
2594 static int rt3261_prepare(struct snd_pcm_substream *substream,
2595                                 struct snd_soc_dai *dai)
2596 {
2597         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2598         struct snd_soc_codec *codec = rtd->codec;
2599         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2600
2601         rt3261->aif_pu = dai->id;
2602         return 0;
2603 }
2604
2605 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2606 {
2607         struct snd_soc_codec *codec = dai->codec;
2608         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2609         unsigned int reg_val = 0, dai_sel;
2610
2611         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2612         case SND_SOC_DAIFMT_CBM_CFM:
2613                 rt3261->master[dai->id] = 1;
2614                 break;
2615         case SND_SOC_DAIFMT_CBS_CFS:
2616                 reg_val |= RT3261_I2S_MS_S;
2617                 rt3261->master[dai->id] = 0;
2618                 break;
2619         default:
2620                 return -EINVAL;
2621         }
2622
2623         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2624         case SND_SOC_DAIFMT_NB_NF:
2625                 break;
2626         case SND_SOC_DAIFMT_IB_NF:
2627                 reg_val |= RT3261_I2S_BP_INV;
2628                 break;
2629         default:
2630                 return -EINVAL;
2631         }
2632
2633         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2634         case SND_SOC_DAIFMT_I2S:
2635                 break;
2636         case SND_SOC_DAIFMT_LEFT_J:
2637                 reg_val |= RT3261_I2S_DF_LEFT;
2638                 break;
2639         case SND_SOC_DAIFMT_DSP_A:
2640                 reg_val |= RT3261_I2S_DF_PCM_A;
2641                 break;
2642         case SND_SOC_DAIFMT_DSP_B:
2643                 reg_val |= RT3261_I2S_DF_PCM_B;
2644                 break;
2645         default:
2646                 return -EINVAL;
2647         }
2648
2649         dai_sel = get_sdp_info(codec, dai->id);
2650         if (dai_sel < 0) {
2651                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2652                 return -EINVAL;
2653         }
2654         if (dai_sel & RT3261_U_IF1) {
2655                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2656                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2657                         RT3261_I2S_DF_MASK, reg_val);
2658         }
2659         if (dai_sel & RT3261_U_IF2) {
2660                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2661                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2662                         RT3261_I2S_DF_MASK, reg_val);
2663         }
2664
2665         return 0;
2666 }
2667
2668 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2669                 int clk_id, unsigned int freq, int dir)
2670 {
2671         struct snd_soc_codec *codec = dai->codec;
2672         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2673         unsigned int reg_val = 0;
2674
2675         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2676                 return 0;
2677
2678         switch (clk_id) {
2679         case RT3261_SCLK_S_MCLK:
2680                 reg_val |= RT3261_SCLK_SRC_MCLK;
2681                 break;
2682         case RT3261_SCLK_S_PLL1:
2683                 reg_val |= RT3261_SCLK_SRC_PLL1;
2684                 break;
2685         case RT3261_SCLK_S_RCCLK:
2686                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2687                 break;
2688         default:
2689                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2690                 return -EINVAL;
2691         }
2692         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2693                 RT3261_SCLK_SRC_MASK, reg_val);
2694         rt3261->sysclk = freq;
2695         rt3261->sysclk_src = clk_id;
2696
2697         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2698
2699         return 0;
2700 }
2701
2702 /**
2703  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2704  * @freq_in: external clock provided to codec.
2705  * @freq_out: target clock which codec works on.
2706  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2707  *
2708  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2709  * which make calculation more efficiently.
2710  *
2711  * Returns 0 for success or negative error code.
2712  */
2713 static int rt3261_pll_calc(const unsigned int freq_in,
2714         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2715 {
2716         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2717         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2718         bool bypass = false;
2719
2720         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2721                 return -EINVAL;
2722
2723         for (n_t = 0; n_t <= max_n; n_t++) {
2724                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2725                 if (in_t < 0)
2726                         continue;
2727                 if (in_t == freq_out) {
2728                         bypass = true;
2729                         n = n_t;
2730                         goto code_find;
2731                 }
2732                 for (m_t = 0; m_t <= max_m; m_t++) {
2733                         out_t = in_t / (m_t + 2);
2734                         red = abs(out_t - freq_out);
2735                         if (red < red_t) {
2736                                 n = n_t;
2737                                 m = m_t;
2738                                 if (red == 0)
2739                                         goto code_find;
2740                                 red_t = red;
2741                         }
2742                 }
2743         }
2744         pr_debug("Only get approximation about PLL\n");
2745
2746 code_find:
2747
2748         pll_code->m_bp = bypass;
2749         pll_code->m_code = m;
2750         pll_code->n_code = n;
2751         pll_code->k_code = 2;
2752         return 0;
2753 }
2754
2755 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2756                         unsigned int freq_in, unsigned int freq_out)
2757 {
2758         struct snd_soc_codec *codec = dai->codec;
2759         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2760         struct rt3261_pll_code pll_code;
2761         int ret, dai_sel;
2762
2763         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2764             freq_out == rt3261->pll_out)
2765                 return 0;
2766
2767         if (!freq_in || !freq_out) {
2768                 dev_dbg(codec->dev, "PLL disabled\n");
2769
2770                 rt3261->pll_in = 0;
2771                 rt3261->pll_out = 0;
2772                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2773                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2774                 return 0;
2775         }
2776
2777         switch (source) {
2778         case RT3261_PLL1_S_MCLK:
2779                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2780                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2781                 break;
2782         case RT3261_PLL1_S_BCLK1:
2783         case RT3261_PLL1_S_BCLK2:
2784                 dai_sel = get_sdp_info(codec, dai->id);
2785                 if (dai_sel < 0) {
2786                         dev_err(codec->dev,
2787                                 "Failed to get sdp info: %d\n", dai_sel);
2788                         return -EINVAL;
2789                 }
2790                 if (dai_sel & RT3261_U_IF1) {
2791                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2792                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2793                 }
2794                 if (dai_sel & RT3261_U_IF2) {
2795                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2796                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2797                 }
2798                 if (dai_sel & RT3261_U_IF3) {
2799                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2800                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2801                 }
2802                 break;
2803         default:
2804                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2805                 return -EINVAL;
2806         }
2807
2808         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2809         if (ret < 0) {
2810                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2811                 return ret;
2812         }
2813
2814         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2815                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2816
2817         snd_soc_write(codec, RT3261_PLL_CTRL1,
2818                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2819         snd_soc_write(codec, RT3261_PLL_CTRL2,
2820                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2821                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2822
2823         rt3261->pll_in = freq_in;
2824         rt3261->pll_out = freq_out;
2825         rt3261->pll_src = source;
2826
2827         return 0;
2828 }
2829
2830 /**
2831  * rt3261_index_show - Dump private registers.
2832  * @dev: codec device.
2833  * @attr: device attribute.
2834  * @buf: buffer for display.
2835  *
2836  * To show non-zero values of all private registers.
2837  *
2838  * Returns buffer length.
2839  */
2840 static ssize_t rt3261_index_show(struct device *dev,
2841         struct device_attribute *attr, char *buf)
2842 {
2843         struct i2c_client *client = to_i2c_client(dev);
2844         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
2845         struct snd_soc_codec *codec = rt3261->codec;
2846         unsigned int val;
2847         int cnt = 0, i;
2848
2849         cnt += sprintf(buf, "RT3261 index register\n");
2850         for (i = 0; i < 0xb4; i++) {
2851                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
2852                         break;
2853                 val = rt3261_index_read(codec, i);
2854                 if (!val)
2855                         continue;
2856                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
2857                                 "%02x: %04x\n", i, val);
2858         }
2859
2860         if (cnt >= PAGE_SIZE)
2861                 cnt = PAGE_SIZE - 1;
2862
2863         return cnt;
2864 }
2865 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
2866
2867 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
2868                         enum snd_soc_bias_level level)
2869 {
2870         switch (level) {
2871         case SND_SOC_BIAS_ON:
2872                 break;
2873
2874         case SND_SOC_BIAS_PREPARE:
2875                 break;
2876
2877         case SND_SOC_BIAS_STANDBY:
2878                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
2879                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2880                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2881                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2882                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2883                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2884                         msleep(10);
2885                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2886                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2887                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2888                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
2889                         codec->cache_only = false;
2890                         codec->cache_sync = 1;
2891                         snd_soc_cache_sync(codec);
2892                         rt3261_index_sync(codec);
2893                 }
2894                 break;
2895
2896         case SND_SOC_BIAS_OFF:
2897                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
2898                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
2899                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
2900                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
2901                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
2902                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
2903                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
2904                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
2905                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
2906                 break;
2907
2908         default:
2909                 break;
2910         }
2911         codec->dapm.bias_level = level;
2912
2913         return 0;
2914 }
2915
2916 static int rt3261_proc_init(void);
2917
2918
2919 static int rt3261_probe(struct snd_soc_codec *codec)
2920 {
2921         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2922         int ret;
2923         struct clk *iis_clk;
2924
2925         pr_info("Codec driver version %s\n", VERSION);
2926
2927         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
2928         if (ret != 0) {
2929                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
2930                 return ret;
2931         }
2932
2933         #ifdef RT3261_PROC
2934         rt3261_proc_init();
2935         #endif
2936
2937         #if defined (CONFIG_SND_SOC_RT5623)
2938         //for rt5623 MCLK use
2939         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
2940         if (IS_ERR(iis_clk)) {
2941                 printk("failed to get i2s clk\n");
2942                 ret = PTR_ERR(iis_clk);
2943         }else{
2944                 printk("I2S2 got i2s clk ok!\n");
2945                 clk_enable(iis_clk);
2946                 clk_set_rate(iis_clk, 11289600);
2947                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
2948                 clk_put(iis_clk);
2949         }
2950         #endif
2951
2952         rt3261_reset(codec);
2953         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2954                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2955                 RT3261_PWR_BG | RT3261_PWR_VREF2,
2956                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
2957                 RT3261_PWR_BG | RT3261_PWR_VREF2);
2958         msleep(10);
2959         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2960                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
2961                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
2962         /* DMIC */
2963         if (rt3261->dmic_en == RT3261_DMIC1) {
2964                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2965                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2966                 snd_soc_update_bits(codec, RT3261_DMIC,
2967                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
2968                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
2969         } else if (rt3261->dmic_en == RT3261_DMIC2) {
2970                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
2971                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
2972                 snd_soc_update_bits(codec, RT3261_DMIC,
2973                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
2974                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
2975         }
2976         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
2977         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
2978         printk("read 0x%x=0x%x\n",RT3261_VENDOR_ID,ret);
2979         if(0x5==ret) {
2980                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
2981                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
2982                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
2983         }
2984         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2985                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
2986                         0<<7 | 0<<6 );
2987         rt3261_reg_init(codec);
2988
2989         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
2990         rt3261->codec = codec;
2991
2992         snd_soc_add_controls(codec, rt3261_snd_controls,
2993                         ARRAY_SIZE(rt3261_snd_controls));
2994         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
2995                         ARRAY_SIZE(rt3261_dapm_widgets));
2996         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
2997                         ARRAY_SIZE(rt3261_dapm_routes));
2998
2999 #if 0
3000 #if defined (CONFIG_SND_SOC_RT3261)
3001         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3002         rt3261_dsp_probe(codec);
3003 #endif
3004
3005 #ifdef RTK_IOCTL
3006 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3007         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3008         ioctl_ops->index_write = rt3261_index_write;
3009         ioctl_ops->index_read = rt3261_index_read;
3010         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3011         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3012         realtek_ce_init_hwdep(codec);
3013 #endif
3014 #endif
3015 #endif
3016
3017         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3018         if (ret != 0) {
3019                 dev_err(codec->dev,
3020                         "Failed to create index_reg sysfs files: %d\n", ret);
3021                 return ret;
3022         }
3023         rt3261_codec = codec;
3024         return 0;
3025 }
3026
3027 static int rt3261_remove(struct snd_soc_codec *codec)
3028 {
3029         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3030         return 0;
3031 }
3032
3033 #ifdef CONFIG_PM
3034 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3035 {
3036 #if defined (CONFIG_SND_SOC_RT3261)
3037         /* After opening LDO of DSP, then close LDO of codec.
3038          * (1) DSP LDO power on
3039          * (2) DSP core power off
3040          * (3) DSP IIS interface power off
3041          * (4) Toggle pin of codec LDO1 to power off
3042          */
3043         //rt3261_dsp_suspend(codec, state);
3044 #endif
3045         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3046         return 0;
3047 }
3048
3049 static int rt3261_resume(struct snd_soc_codec *codec)
3050 {
3051         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3052 #if defined (CONFIG_SND_SOC_RT3261)
3053         /* After opening LDO of codec, then close LDO of DSP. */
3054         //rt3261_dsp_resume(codec);
3055 #endif
3056         return 0;
3057 }
3058 #else
3059 #define rt3261_suspend NULL
3060 #define rt3261_resume NULL
3061 #endif
3062
3063 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3064 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3065                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3066
3067 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3068         .hw_params = rt3261_hw_params,
3069         .prepare = rt3261_prepare,
3070         .set_fmt = rt3261_set_dai_fmt,
3071         .set_sysclk = rt3261_set_dai_sysclk,
3072         .set_pll = rt3261_set_dai_pll,
3073 };
3074
3075 struct snd_soc_dai_driver rt3261_dai[] = {
3076         {
3077                 .name = "rt3261-aif1",
3078                 .id = RT3261_AIF1,
3079                 .playback = {
3080                         .stream_name = "AIF1 Playback",
3081                         .channels_min = 1,
3082                         .channels_max = 2,
3083                         .rates = RT3261_STEREO_RATES,
3084                         .formats = RT3261_FORMATS,
3085                 },
3086                 .capture = {
3087                         .stream_name = "AIF1 Capture",
3088                         .channels_min = 1,
3089                         .channels_max = 2,
3090                         .rates = RT3261_STEREO_RATES,
3091                         .formats = RT3261_FORMATS,
3092                 },
3093                 .ops = &rt3261_aif_dai_ops,
3094         },
3095         {
3096                 .name = "rt3261-aif2",
3097                 .id = RT3261_AIF2,
3098                 .playback = {
3099                         .stream_name = "AIF2 Playback",
3100                         .channels_min = 1,
3101                         .channels_max = 2,
3102                         .rates = RT3261_STEREO_RATES,
3103                         .formats = RT3261_FORMATS,
3104                 },
3105                 .capture = {
3106                         .stream_name = "AIF2 Capture",
3107                         .channels_min = 1,
3108                         .channels_max = 2,
3109                         .rates = RT3261_STEREO_RATES,
3110                         .formats = RT3261_FORMATS,
3111                 },
3112                 .ops = &rt3261_aif_dai_ops,
3113         },
3114 };
3115
3116 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3117         .probe = rt3261_probe,
3118         .remove = rt3261_remove,
3119         .suspend = rt3261_suspend,
3120         .resume = rt3261_resume,
3121         .set_bias_level = rt3261_set_bias_level,
3122         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3123         .reg_word_size = sizeof(u16),
3124         .reg_cache_default = rt3261_reg,
3125         .volatile_register = rt3261_volatile_register,
3126         .readable_register = rt3261_readable_register,
3127         .reg_cache_step = 1,
3128 };
3129
3130 static const struct i2c_device_id rt3261_i2c_id[] = {
3131         { "rt3261", 0 },
3132         { }
3133 };
3134 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3135
3136 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3137                     const struct i2c_device_id *id)
3138 {
3139         struct rt3261_priv *rt3261;
3140         int ret;
3141         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3142
3143         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3144         if (NULL == rt3261)
3145                 return -ENOMEM;
3146
3147         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3148         rt3261->io_init = pdata->io_init;
3149
3150         if(rt3261->io_init)
3151                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3152
3153         #if defined (CONFIG_SND_SOC_RT5623)
3154         rt3261->modem_is_open = 0;
3155         #endif
3156
3157         i2c_set_clientdata(i2c, rt3261);
3158         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3159         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3160                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3161         if (ret < 0)
3162                 kfree(rt3261);
3163
3164         return ret;
3165 }
3166
3167 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3168 {
3169         snd_soc_unregister_codec(&i2c->dev);
3170         kfree(i2c_get_clientdata(i2c));
3171         return 0;
3172 }
3173
3174 static void rt3261_i2c_shutdown(struct i2c_client *client)
3175 {
3176         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3177         struct snd_soc_codec *codec = rt3261->codec;
3178
3179         if (codec != NULL)
3180                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3181 }
3182
3183 struct i2c_driver rt3261_i2c_driver = {
3184         .driver = {
3185                 .name = "rt3261",
3186                 .owner = THIS_MODULE,
3187         },
3188         .probe = rt3261_i2c_probe,
3189         .remove   = __devexit_p(rt3261_i2c_remove),
3190         .shutdown = rt3261_i2c_shutdown,
3191         .id_table = rt3261_i2c_id,
3192 };
3193
3194 static int __init rt3261_modinit(void)
3195 {
3196         return i2c_add_driver(&rt3261_i2c_driver);
3197 }
3198 module_init(rt3261_modinit);
3199
3200 static void __exit rt3261_modexit(void)
3201 {
3202         i2c_del_driver(&rt3261_i2c_driver);
3203 }
3204 module_exit(rt3261_modexit);
3205
3206 MODULE_DESCRIPTION("ASoC RT3261 driver");
3207 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3208 MODULE_LICENSE("GPL");
3209
3210
3211 #ifdef RT3261_PROC
3212
3213 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3214                 unsigned long len, void *data)
3215 {
3216         char *cookie_pot;
3217         char *p;
3218         int reg;
3219         int i;
3220         int value;
3221
3222         cookie_pot = (char *)vmalloc( len );
3223         if (!cookie_pot)
3224         {
3225                 return -ENOMEM;
3226         }
3227         else
3228         {
3229                 if (copy_from_user( cookie_pot, buffer, len ))
3230                         return -EFAULT;
3231         }
3232
3233         switch(cookie_pot[0])
3234         {
3235                 case 'd':
3236                 case 'D':
3237                         debug_write_read ++;
3238                         debug_write_read %= 2;
3239                         if(debug_write_read != 0)
3240                                 printk("Debug read and write reg on\n");
3241                         else
3242                                 printk("Debug read and write reg off\n");
3243                         break;
3244                 case 'r':
3245                 case 'R':
3246                         printk("Read reg debug\n");
3247                         if(cookie_pot[1] ==':')
3248                         {
3249                                 debug_write_read = 1;
3250                                 strsep(&cookie_pot,":");
3251                                 while((p=strsep(&cookie_pot,",")))
3252                                 {
3253                                         reg = simple_strtol(p,NULL,16);
3254                                         value = rt3261_read(rt3261_codec,reg);
3255                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3256                                 }
3257                                 debug_write_read = 0;
3258                                 printk("\n");
3259                         }
3260                         else
3261                         {
3262                                 printk("Error Read reg debug.\n");
3263                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3264                         }
3265                         break;
3266                 case 'w':
3267                 case 'W':
3268                         printk("Write reg debug\n");
3269                         if(cookie_pot[1] ==':')
3270                         {
3271                                 debug_write_read = 1;
3272                                 strsep(&cookie_pot,":");
3273                                 while((p=strsep(&cookie_pot,"=")))
3274                                 {
3275                                         reg = simple_strtol(p,NULL,16);
3276                                         p=strsep(&cookie_pot,",");
3277                                         value = simple_strtol(p,NULL,16);
3278                                         rt3261_write(rt3261_codec,reg,value);
3279                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3280                                 }
3281                                 debug_write_read = 0;
3282                                 printk("\n");
3283                         }
3284                         else
3285                         {
3286                                 printk("Error Write reg debug.\n");
3287                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3288                         }
3289                         break;
3290                 case 'a':
3291                         printk("Dump rt3261 dsp reg \n");
3292
3293                         for (i = 0; i < 0xb4; i++)
3294                         {
3295                                 value = rt3261_index_read(rt3261_codec, i);
3296                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3297                         }
3298
3299                         break;
3300                 default:
3301                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3302                         printk("-->'d&&D' Open or Off the debug\n");
3303                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3304                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3305                         break;
3306         }
3307
3308         return len;
3309 }
3310
3311 static const struct file_operations rt3261_proc_fops = {
3312         .owner          = THIS_MODULE,
3313 };
3314
3315 static int rt3261_proc_init(void)
3316 {
3317         struct proc_dir_entry *rt3261_proc_entry;
3318         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3319         if(rt3261_proc_entry != NULL)
3320         {
3321                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3322                 return 0;
3323         }
3324         else
3325         {
3326                 printk("create proc error !\n");
3327                 return -1;
3328         }
3329 }
3330 #endif