sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 //#define USE_INT_CLK
  39 #define DIFFERENTIAL 1
  40 #define SINGLE_END 0
  41 #define TWO_SPK 2
  42 #define ONE_SPK 1
  43
  44 static struct snd_soc_codec *rt3261_codec;
  45
  46 #if 0
  47 #define DBG(x...)       printk(KERN_DEBUG x)
  48 #else
  49 #define DBG(x...)
  50 #endif
  51
  52 #define RTK_IOCTL
  53 #ifdef RTK_IOCTL
  54 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  55 #include "rt_codec_ioctl.h"
  56 #include "rt3261_ioctl.h"
  57 #endif
  58 #endif
  59
  60 #include "rt3261.h"
  61 #if defined (CONFIG_SND_SOC_RT3261)
  62 #include "rt3261-dsp.h"
  63 #endif
  64
  65 #define RT3261_REG_RW 1 /* for debug */
  66 #define RT3261_DET_EXT_MIC 0
  67
  68 #define VERSION "RT3261_V1.3.0"
  69
  70 #if defined (CONFIG_SND_SOC_RT5623)
  71 extern void rt5623_on(void);
  72 extern void rt5623_off(void);
  73 #endif
  74
  75 struct rt3261_init_reg {
  76         u8 reg;
  77         u16 val;
  78 };
  79
  80 static struct rt3261_init_reg init_list[] = {
  81         {RT3261_GEN_CTRL1       , 0x3f01},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  82         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  83         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  84         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  85         {RT3261_CLS_D_OVCD      , 0x0334},//8c[8] = 1'b
  86         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  87         {RT3261_PRIV_DATA       , 0x0347},
  88         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  89         {RT3261_PRIV_DATA       , 0x3600},
  90         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  91         {RT3261_PRIV_DATA       , 0x0aa8},
  92         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  93         {RT3261_PRIV_DATA       , 0x8aaa},
  94         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  95         {RT3261_PRIV_DATA       , 0x6115},
  96         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  97         {RT3261_PRIV_DATA       , 0x0804},
  98         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  99         {RT3261_HP_VOL          , 0x8888},
 100         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
 101         {RT3261_SPO_CLSD_RATIO  , 0x0001},
 102         {RT3261_I2S1_SDP        , 0xd000},
 103 };
 104 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
 105
 106 static int rt3261_reg_init(struct snd_soc_codec *codec)
 107 {
 108         int i;
 109
 110         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 111                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 112
 113         return 0;
 114 }
 115
 116 static int rt3261_customer_redefine(struct snd_soc_codec *codec, struct rt3261_priv *rt3261)
 117 {
 118         if(rt3261->spk_num==TWO_SPK)
 119         {
 120                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 121                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 122                         1 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 123                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 124                         RT3261_M_SV_R_SPM_R, 0 << RT3261_M_SV_R_SPM_R_SFT);
 125         }
 126         else
 127         {
 128                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 129                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 130                         0 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 131                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 132                         RT3261_M_SV_R_SPM_R, 1 << RT3261_M_SV_R_SPM_R_SFT);
 133         }
 134
 135
 136         snd_soc_update_bits(codec, RT3261_IN3_IN4,
 137                 RT3261_IN_DF2, rt3261->modem_input_mode << RT3261_IN_SFT2);
 138         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 139                 RT3261_LOUT_DF_MASK, rt3261->lout_to_modem_mode << RT3261_LOUT_DF);
 140         snd_soc_update_bits(codec, RT3261_SPO_CLSD_RATIO,
 141                 RT3261_SPO_CLSD_RATIO_MASK, rt3261->spk_amplify);
 142         snd_soc_update_bits(codec, RT3261_DIG_INF_DATA,
 143                 RT3261_IF1_DAC_SEL_MASK | RT3261_IF2_DAC_SEL_MASK,
 144                 (rt3261->playback_if1_data_control<<RT3261_IF1_DAC_SEL_SFT) | (rt3261->playback_if2_data_control<<RT3261_IF2_DAC_SEL_SFT));
 145
 146         return 0;
 147 }
 148
 149
 150 static int rt3261_index_sync(struct snd_soc_codec *codec)
 151 {
 152         int i;
 153
 154         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 155                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 156                         RT3261_PRIV_DATA == init_list[i].reg)
 157                         snd_soc_write(codec, init_list[i].reg,
 158                                         init_list[i].val);
 159         return 0;
 160 }
 161
 162 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 163         [RT3261_RESET] = 0x000c,
 164         [RT3261_SPK_VOL] = 0xc8c8,
 165         [RT3261_HP_VOL] = 0xc8c8,
 166         [RT3261_OUTPUT] = 0xc8c8,
 167         [RT3261_MONO_OUT] = 0x8000,
 168         [RT3261_INL_INR_VOL] = 0x0808,
 169         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 170         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 171         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 172         [RT3261_ADC_DATA] = 0x2f2f,
 173         [RT3261_STO_ADC_MIXER] = 0x7060,
 174         [RT3261_MONO_ADC_MIXER] = 0x7070,
 175         [RT3261_AD_DA_MIXER] = 0x8080,
 176         [RT3261_STO_DAC_MIXER] = 0x5454,
 177         [RT3261_MONO_DAC_MIXER] = 0x5454,
 178         [RT3261_DIG_MIXER] = 0xaa00,
 179         [RT3261_DSP_PATH2] = 0xa000,
 180         [RT3261_REC_L2_MIXER] = 0x007f,
 181         [RT3261_REC_R2_MIXER] = 0x007f,
 182         [RT3261_HPO_MIXER] = 0xe000,
 183         [RT3261_SPK_L_MIXER] = 0x003e,
 184         [RT3261_SPK_R_MIXER] = 0x003e,
 185         [RT3261_SPO_L_MIXER] = 0xf800,
 186         [RT3261_SPO_R_MIXER] = 0x3800,
 187         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 188         [RT3261_MONO_MIXER] = 0xfc00,
 189         [RT3261_OUT_L3_MIXER] = 0x01ff,
 190         [RT3261_OUT_R3_MIXER] = 0x01ff,
 191         [RT3261_LOUT_MIXER] = 0xf000,
 192         [RT3261_PWR_ANLG1] = 0x00c0,
 193         [RT3261_I2S1_SDP] = 0x8000,
 194         [RT3261_I2S2_SDP] = 0x8000,
 195         [RT3261_I2S3_SDP] = 0x8000,
 196         [RT3261_ADDA_CLK1] = 0x1110,
 197         [RT3261_ADDA_CLK2] = 0x0c00,
 198         [RT3261_DMIC] = 0x1d00,
 199         [RT3261_ASRC_3] = 0x0008,
 200         [RT3261_HP_OVCD] = 0x0600,
 201         [RT3261_CLS_D_OVCD] = 0x0228,
 202         [RT3261_CLS_D_OUT] = 0xa800,
 203         [RT3261_DEPOP_M1] = 0x0004,
 204         [RT3261_DEPOP_M2] = 0x1100,
 205         [RT3261_DEPOP_M3] = 0x0646,
 206         [RT3261_CHARGE_PUMP] = 0x0c00,
 207         [RT3261_MICBIAS] = 0x3000,
 208         [RT3261_EQ_CTRL1] = 0x2080,
 209         [RT3261_DRC_AGC_1] = 0x2206,
 210         [RT3261_DRC_AGC_2] = 0x1f00,
 211         [RT3261_ANC_CTRL1] = 0x034b,
 212         [RT3261_ANC_CTRL2] = 0x0066,
 213         [RT3261_ANC_CTRL3] = 0x000b,
 214         [RT3261_GPIO_CTRL1] = 0x0400,
 215         [RT3261_DSP_CTRL3] = 0x2000,
 216         [RT3261_BASE_BACK] = 0x0013,
 217         [RT3261_MP3_PLUS1] = 0x0680,
 218         [RT3261_MP3_PLUS2] = 0x1c17,
 219         [RT3261_3D_HP] = 0x8c00,
 220         [RT3261_ADJ_HPF] = 0x2a20,
 221         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 222         [RT3261_SV_ZCD1] = 0x0809,
 223         [RT3261_VENDOR_ID1] = 0x10ec,
 224         [RT3261_VENDOR_ID2] = 0x6231,
 225 };
 226
 227 static int rt3261_reset(struct snd_soc_codec *codec)
 228 {
 229         return snd_soc_write(codec, RT3261_RESET, 0);
 230 }
 231
 232 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 233                 unsigned int reg)
 234 {
 235         unsigned int val;
 236
 237         val = codec->hw_read(codec, reg);
 238         return val;
 239 }
 240
 241 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 242                 unsigned int value, const void *data, int len)
 243 {
 244         int ret;
 245
 246         if (!snd_soc_codec_volatile_register(codec, reg) &&
 247                         reg < codec->driver->reg_cache_size &&
 248                         !codec->cache_bypass) {
 249                 ret = snd_soc_cache_write(codec, reg, value);
 250                 if (ret < 0)
 251                         return -1;
 252         }
 253
 254         if (codec->cache_only) {
 255                 codec->cache_sync = 1;
 256                 return 0;
 257         }
 258
 259         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 260         if (ret == len)
 261                 return 0;
 262         if (ret < 0)
 263                 return ret;
 264         else
 265                 return -EIO;
 266 }
 267
 268 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 269                 unsigned int value)
 270 {
 271         u8 data[3];
 272
 273         data[0] = reg;
 274         data[1] = (value >> 8) & 0xff;
 275         data[2] = value & 0xff;
 276
 277         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 278         return do_hw_write(codec, reg, value, data, 3);
 279 }
 280
 281 /**
 282  * rt3261_index_write - Write private register.
 283  * @codec: SoC audio codec device.
 284  * @reg: Private register index.
 285  * @value: Private register Data.
 286  *
 287  * Modify private register for advanced setting. It can be written through
 288  * private index (0x6a) and data (0x6c) register.
 289  *
 290  * Returns 0 for success or negative error code.
 291  */
 292 static int rt3261_index_write(struct snd_soc_codec *codec,
 293                 unsigned int reg, unsigned int value)
 294 {
 295         int ret;
 296
 297         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 298         if (ret < 0) {
 299                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 300                 goto err;
 301         }
 302         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 303         if (ret < 0) {
 304                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 305                 goto err;
 306         }
 307         return 0;
 308
 309 err:
 310         return ret;
 311 }
 312
 313 /**
 314  * rt3261_index_read - Read private register.
 315  * @codec: SoC audio codec device.
 316  * @reg: Private register index.
 317  *
 318  * Read advanced setting from private register. It can be read through
 319  * private index (0x6a) and data (0x6c) register.
 320  *
 321  * Returns private register value or negative error code.
 322  */
 323 static unsigned int rt3261_index_read(
 324         struct snd_soc_codec *codec, unsigned int reg)
 325 {
 326         int ret;
 327
 328         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 329         if (ret < 0) {
 330                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 331                 return ret;
 332         }
 333         return snd_soc_read(codec, RT3261_PRIV_DATA);
 334 }
 335
 336 /**
 337  * rt3261_index_update_bits - update private register bits
 338  * @codec: audio codec
 339  * @reg: Private register index.
 340  * @mask: register mask
 341  * @value: new value
 342  *
 343  * Writes new register value.
 344  *
 345  * Returns 1 for change, 0 for no change, or negative error code.
 346  */
 347 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 348         unsigned int reg, unsigned int mask, unsigned int value)
 349 {
 350         unsigned int old, new;
 351         int change, ret;
 352
 353         ret = rt3261_index_read(codec, reg);
 354         if (ret < 0) {
 355                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 356                 goto err;
 357         }
 358
 359         old = ret;
 360         new = (old & ~mask) | (value & mask);
 361         change = old != new;
 362         if (change) {
 363                 ret = rt3261_index_write(codec, reg, new);
 364                 if (ret < 0) {
 365                         dev_err(codec->dev,
 366                                 "Failed to write private reg: %d\n", ret);
 367                         goto err;
 368                 }
 369         }
 370         return change;
 371
 372 err:
 373         return ret;
 374 }
 375
 376 static int rt3261_volatile_register(
 377         struct snd_soc_codec *codec, unsigned int reg)
 378 {
 379         switch (reg) {
 380         case RT3261_RESET:
 381         case RT3261_PRIV_DATA:
 382         case RT3261_ASRC_5:
 383         case RT3261_EQ_CTRL1:
 384         case RT3261_DRC_AGC_1:
 385         case RT3261_ANC_CTRL1:
 386         case RT3261_IRQ_CTRL2:
 387         case RT3261_INT_IRQ_ST:
 388         case RT3261_DSP_CTRL2:
 389         case RT3261_DSP_CTRL3:
 390         case RT3261_PGM_REG_ARR1:
 391         case RT3261_PGM_REG_ARR3:
 392         case RT3261_VENDOR_ID:
 393         case RT3261_VENDOR_ID1:
 394         case RT3261_VENDOR_ID2:
 395                 return 1;
 396         default:
 397                 return 0;
 398         }
 399 }
 400
 401 static int rt3261_readable_register(
 402         struct snd_soc_codec *codec, unsigned int reg)
 403 {
 404         switch (reg) {
 405         case RT3261_RESET:
 406         case RT3261_SPK_VOL:
 407         case RT3261_HP_VOL:
 408         case RT3261_OUTPUT:
 409         case RT3261_MONO_OUT:
 410         case RT3261_IN1_IN2:
 411         case RT3261_IN3_IN4:
 412         case RT3261_INL_INR_VOL:
 413         case RT3261_DAC1_DIG_VOL:
 414         case RT3261_DAC2_DIG_VOL:
 415         case RT3261_DAC2_CTRL:
 416         case RT3261_ADC_DIG_VOL:
 417         case RT3261_ADC_DATA:
 418         case RT3261_ADC_BST_VOL:
 419         case RT3261_STO_ADC_MIXER:
 420         case RT3261_MONO_ADC_MIXER:
 421         case RT3261_AD_DA_MIXER:
 422         case RT3261_STO_DAC_MIXER:
 423         case RT3261_MONO_DAC_MIXER:
 424         case RT3261_DIG_MIXER:
 425         case RT3261_DSP_PATH1:
 426         case RT3261_DSP_PATH2:
 427         case RT3261_DIG_INF_DATA:
 428         case RT3261_REC_L1_MIXER:
 429         case RT3261_REC_L2_MIXER:
 430         case RT3261_REC_R1_MIXER:
 431         case RT3261_REC_R2_MIXER:
 432         case RT3261_HPO_MIXER:
 433         case RT3261_SPK_L_MIXER:
 434         case RT3261_SPK_R_MIXER:
 435         case RT3261_SPO_L_MIXER:
 436         case RT3261_SPO_R_MIXER:
 437         case RT3261_SPO_CLSD_RATIO:
 438         case RT3261_MONO_MIXER:
 439         case RT3261_OUT_L1_MIXER:
 440         case RT3261_OUT_L2_MIXER:
 441         case RT3261_OUT_L3_MIXER:
 442         case RT3261_OUT_R1_MIXER:
 443         case RT3261_OUT_R2_MIXER:
 444         case RT3261_OUT_R3_MIXER:
 445         case RT3261_LOUT_MIXER:
 446         case RT3261_PWR_DIG1:
 447         case RT3261_PWR_DIG2:
 448         case RT3261_PWR_ANLG1:
 449         case RT3261_PWR_ANLG2:
 450         case RT3261_PWR_MIXER:
 451         case RT3261_PWR_VOL:
 452         case RT3261_PRIV_INDEX:
 453         case RT3261_PRIV_DATA:
 454         case RT3261_I2S1_SDP:
 455         case RT3261_I2S2_SDP:
 456         case RT3261_I2S3_SDP:
 457         case RT3261_ADDA_CLK1:
 458         case RT3261_ADDA_CLK2:
 459         case RT3261_DMIC:
 460         case RT3261_GLB_CLK:
 461         case RT3261_PLL_CTRL1:
 462         case RT3261_PLL_CTRL2:
 463         case RT3261_ASRC_1:
 464         case RT3261_ASRC_2:
 465         case RT3261_ASRC_3:
 466         case RT3261_ASRC_4:
 467         case RT3261_ASRC_5:
 468         case RT3261_HP_OVCD:
 469         case RT3261_CLS_D_OVCD:
 470         case RT3261_CLS_D_OUT:
 471         case RT3261_DEPOP_M1:
 472         case RT3261_DEPOP_M2:
 473         case RT3261_DEPOP_M3:
 474         case RT3261_CHARGE_PUMP:
 475         case RT3261_PV_DET_SPK_G:
 476         case RT3261_MICBIAS:
 477         case RT3261_EQ_CTRL1:
 478         case RT3261_EQ_CTRL2:
 479         case RT3261_WIND_FILTER:
 480         case RT3261_DRC_AGC_1:
 481         case RT3261_DRC_AGC_2:
 482         case RT3261_DRC_AGC_3:
 483         case RT3261_SVOL_ZC:
 484         case RT3261_ANC_CTRL1:
 485         case RT3261_ANC_CTRL2:
 486         case RT3261_ANC_CTRL3:
 487         case RT3261_JD_CTRL:
 488         case RT3261_ANC_JD:
 489         case RT3261_IRQ_CTRL1:
 490         case RT3261_IRQ_CTRL2:
 491         case RT3261_INT_IRQ_ST:
 492         case RT3261_GPIO_CTRL1:
 493         case RT3261_GPIO_CTRL2:
 494         case RT3261_GPIO_CTRL3:
 495         case RT3261_DSP_CTRL1:
 496         case RT3261_DSP_CTRL2:
 497         case RT3261_DSP_CTRL3:
 498         case RT3261_DSP_CTRL4:
 499         case RT3261_PGM_REG_ARR1:
 500         case RT3261_PGM_REG_ARR2:
 501         case RT3261_PGM_REG_ARR3:
 502         case RT3261_PGM_REG_ARR4:
 503         case RT3261_PGM_REG_ARR5:
 504         case RT3261_SCB_FUNC:
 505         case RT3261_SCB_CTRL:
 506         case RT3261_BASE_BACK:
 507         case RT3261_MP3_PLUS1:
 508         case RT3261_MP3_PLUS2:
 509         case RT3261_3D_HP:
 510         case RT3261_ADJ_HPF:
 511         case RT3261_HP_CALIB_AMP_DET:
 512         case RT3261_HP_CALIB2:
 513         case RT3261_SV_ZCD1:
 514         case RT3261_SV_ZCD2:
 515         case RT3261_GEN_CTRL1:
 516         case RT3261_GEN_CTRL2:
 517         case RT3261_GEN_CTRL3:
 518         case RT3261_VENDOR_ID:
 519         case RT3261_VENDOR_ID1:
 520         case RT3261_VENDOR_ID2:
 521                 return 1;
 522         default:
 523                 return 0;
 524         }
 525 }
 526
 527 void codec_set_spk(bool on)
 528 {
 529
 530         struct snd_soc_codec *codec = rt3261_codec;
 531         DBG("%s: %d\n", __func__, on);
 532
 533         if(!codec)
 534                 return;
 535
 536         mutex_lock(&codec->mutex);
 537         if(on){
 538                 DBG("snd_soc_dapm_enable_pin\n");
 539                 snd_soc_dapm_enable_pin(&codec->dapm, "Headphone Jack");
 540                 snd_soc_dapm_enable_pin(&codec->dapm, "Ext Spk");
 541         }else{
 542                 DBG("snd_soc_dapm_disable_pin\n");
 543                 snd_soc_dapm_disable_pin(&codec->dapm, "Headphone Jack");
 544                 snd_soc_dapm_disable_pin(&codec->dapm, "Ext Spk");
 545         }
 546         snd_soc_dapm_sync(&codec->dapm);
 547         mutex_unlock(&codec->mutex);
 548 }
 549
 550
 551
 552 /**
 553  * rt3261_headset_mic_detect - Detect headset.
 554  * @codec: SoC audio codec device.
 555  * @jack_insert: Jack insert or not.
 556  *
 557  * Detect whether is headset or not when jack inserted.
 558  *
 559  * Returns detect status.
 560  */
 561 int rt3261_headset_mic_detect(int jack_insert)
 562 {
 563         int jack_type;
 564 #ifdef USE_INT_CLK
 565         int sclk_src;
 566 #endif
 567
 568         if(jack_insert) {
 569                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 570                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 571                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 572                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 573                 }
 574 #ifdef USE_INT_CLK
 575                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 576                         RT3261_SCLK_SRC_MASK;
 577                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 578                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 579 #endif
 580                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 581                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 582                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 583                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 584                 mdelay(400);
 585                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 586                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 587                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 588                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 589                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 590                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 591                         0x1, 0x1);
 592                 msleep(100);
 593                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 594                         jack_type = RT3261_HEADPHO_DET;
 595                 else
 596                         jack_type = RT3261_HEADSET_DET;
 597                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 598                         RT3261_MB1_OC_CLR, 0);
 599 #ifdef USE_INT_CLK
 600                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 601                         RT3261_SCLK_SRC_MASK, sclk_src);
 602 #endif
 603         } else {
 604                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 605                         RT3261_MIC1_OVCD_MASK,
 606                         RT3261_MIC1_OVCD_DIS);
 607
 608                 jack_type = RT3261_NO_JACK;
 609         }
 610
 611         return jack_type;
 612 }
 613 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 614
 615 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 616
 617 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 618         14, rt3261_dacr2_src);
 619 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 620         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 621
 622 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 623 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 624 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 625 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 626 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 627
 628 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 629 static unsigned int bst_tlv[] = {
 630         TLV_DB_RANGE_HEAD(7),
 631         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 632         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 633         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 634         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 635         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 636         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 637         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 638 };
 639
 640 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 641                 struct snd_ctl_elem_value *ucontrol)
 642 {
 643         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 644         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 645
 646         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 647
 648         return 0;
 649 }
 650
 651 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 652                 struct snd_ctl_elem_value *ucontrol)
 653 {
 654         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 655         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 656
 657         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 658                 return 0;
 659
 660         rt3261->dmic_en = ucontrol->value.integer.value[0];
 661         switch (rt3261->dmic_en) {
 662         case RT3261_DMIC_DIS:
 663                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 664                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 665                         RT3261_GP4_PIN_MASK,
 666                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 667                         RT3261_GP4_PIN_GPIO4);
 668                 snd_soc_update_bits(codec, RT3261_DMIC,
 669                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 670                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 671                 snd_soc_update_bits(codec, RT3261_DMIC,
 672                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 673                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 674                 break;
 675
 676         case RT3261_DMIC1:
 677                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 678                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 679                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 680                 snd_soc_update_bits(codec, RT3261_DMIC,
 681                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 682                         RT3261_DMIC_1_DP_MASK,
 683                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 684                         RT3261_DMIC_1_DP_IN1P);
 685                 snd_soc_update_bits(codec, RT3261_DMIC,
 686                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 687                 break;
 688
 689         case RT3261_DMIC2:
 690                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 691                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 692                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 693                 snd_soc_update_bits(codec, RT3261_DMIC,
 694                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 695                         RT3261_DMIC_2_DP_MASK,
 696                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 697                         RT3261_DMIC_2_DP_IN1N);
 698                 snd_soc_update_bits(codec, RT3261_DMIC,
 699                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 700                 break;
 701
 702         default:
 703                 return -EINVAL;
 704         }
 705
 706         return 0;
 707 }
 708
 709 //bard 8-9 s
 710 #if 0
 711 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 712                 struct snd_ctl_elem_value *ucontrol)
 713 {
 714         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 715
 716         ucontrol->value.integer.value[0] =
 717                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 718
 719         return 0;
 720 }
 721
 722 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 723                 struct snd_ctl_elem_value *ucontrol)
 724 {
 725         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 726
 727         if(ucontrol->value.integer.value[0]) {
 728                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 729                         RT3261_M_BST1_RM_L, 0);
 730                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 731                         RT3261_M_BST1_RM_R, 0);
 732         }else {
 733                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 734                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 735                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 736                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 737         }
 738
 739         return 0;
 740 }
 741
 742 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 743                 struct snd_ctl_elem_value *ucontrol)
 744 {
 745         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 746
 747         ucontrol->value.integer.value[0] =
 748                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 749
 750         return 0;
 751 }
 752
 753 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 754                 struct snd_ctl_elem_value *ucontrol)
 755 {
 756         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 757
 758         if(ucontrol->value.integer.value[0]) {
 759                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 760                         RT3261_M_BST4_RM_L, 0);
 761                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 762                         RT3261_M_BST4_RM_R, 0);
 763         }else {
 764                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 765                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 766                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 767                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 768         }
 769
 770         return 0;
 771 }
 772 #endif
 773 //bard 8-9 e
 774
 775 void hp_amp_power(struct snd_soc_codec *codec, int on)
 776 {
 777         static int hp_amp_power_count;
 778         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
 779 //      dump_reg(codec);
 780         if(on) {
 781                 if(hp_amp_power_count <= 0) {
 782                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
 783                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
 784                         /* depop parameters */
 785                         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
 786                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
 787                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
 788                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 789                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 790                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
 791                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
 792                         /* headphone amp power on */
 793                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 794                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
 795                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
 796                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
 797                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
 798                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 799                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 800                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA); //bard 10-18
 801                         msleep(50);
 802                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 803                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
 804                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
 805
 806                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
 807                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
 808                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
 809                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 810                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
 811                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
 812                         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
 813                 }
 814                 hp_amp_power_count++;
 815         } else {
 816                 hp_amp_power_count--;
 817                 if(hp_amp_power_count <= 0) {
 818                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
 819                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 820                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 821                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 822                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 823                         /* headphone amp power down */
 824                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 825                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
 826                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
 827                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 828                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
 829                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
 830                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
 831                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 832                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 833                                 0);
 834                 }
 835         }
 836 }
 837
 838 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 839                 struct snd_ctl_elem_value *ucontrol)
 840 {
 841         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 842
 843         ucontrol->value.integer.value[0] =
 844                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 845
 846         return 0;
 847 }
 848
 849 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 850                 struct snd_ctl_elem_value *ucontrol)
 851 {
 852         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 853
 854         if(ucontrol->value.integer.value[0]) {
 855                 /* headphone unmute sequence */
 856                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 857                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 858                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 859                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 860                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 861                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 862                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 863                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 864                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 865                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 866                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 867                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 868                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 869                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 870                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 871                 msleep(100);
 872                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 873                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 874                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 875                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 876                 /*bard 10-18 r
 877                 msleep(20);
 878                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 879                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 880                 */
 881         }else {
 882                 /* headphone mute sequence */
 883                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 884                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 885                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 886                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 887                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 888                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 889                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 890                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 891                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 892                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 893                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 894                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 895                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 896                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 897                 /*bard 10-18 r
 898                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 899                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 900                 msleep(90);
 901                 */
 902                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 903                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 904                 msleep(30);
 905                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 906                         RT3261_HP_R_SMT_MASK | RT3261_HP_L_SMT_MASK,
 907                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 908                 }
 909         return 0;
 910 }
 911
 912 #if defined (CONFIG_SND_SOC_RT5623)
 913 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 914                 struct snd_ctl_elem_value *ucontrol)
 915 {
 916         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 917         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 918
 919         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 920         return 0;
 921 }
 922
 923 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 924                 struct snd_ctl_elem_value *ucontrol)
 925 {
 926         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 927         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 928
 929         if(ucontrol->value.integer.value[0]) {
 930                 rt5623_on( );
 931                 rt3261->modem_is_open = 1;
 932         }else {
 933                 rt5623_off( );
 934                 rt3261->modem_is_open = 0;
 935         }
 936
 937         return 0;
 938 }
 939 #else
 940 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 941                 struct snd_ctl_elem_value *ucontrol)
 942 {
 943         return 0;
 944 }
 945
 946 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 947                 struct snd_ctl_elem_value *ucontrol)
 948 {
 949         return 0;
 950 }
 951 #endif
 952
 953 static int rt3261_dacr_sel_get(struct snd_kcontrol *kcontrol,
 954                 struct snd_ctl_elem_value *ucontrol)
 955 {
 956         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 957
 958         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x4000) >> 14;
 959
 960         return 0;
 961 }
 962
 963 static int rt3261_dacr_sel_put(struct snd_kcontrol *kcontrol,
 964                 struct snd_ctl_elem_value *ucontrol)
 965 {
 966         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 967
 968         if(ucontrol->value.integer.value[0])
 969                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x4000);
 970         else
 971                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x0);
 972
 973
 974         return 0;
 975 }
 976
 977 static int rt3261_rxdp_sel_get(struct snd_kcontrol *kcontrol,
 978                 struct snd_ctl_elem_value *ucontrol)
 979 {
 980         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 981
 982         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0400) >> 10;
 983
 984         return 0;
 985 }
 986
 987 static int rt3261_rxdp_sel_put(struct snd_kcontrol *kcontrol,
 988                 struct snd_ctl_elem_value *ucontrol)
 989 {
 990         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 991
 992         if(ucontrol->value.integer.value[0])
 993                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0400);
 994         else
 995                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0);
 996
 997
 998         return 0;
 999 }
1000
1001 static int rt3261_rxdp1_sel_get(struct snd_kcontrol *kcontrol,
1002                 struct snd_ctl_elem_value *ucontrol)
1003 {
1004         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1005
1006         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0200) >> 9;
1007
1008         return 0;
1009 }
1010
1011 static int rt3261_rxdp1_sel_put(struct snd_kcontrol *kcontrol,
1012                 struct snd_ctl_elem_value *ucontrol)
1013 {
1014         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1015
1016         if(ucontrol->value.integer.value[0])
1017                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0200);
1018         else
1019                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0);
1020
1021
1022         return 0;
1023 }
1024
1025 /* IN1/IN2 Input Type */
1026 static const char *rt3261_input_mode[] = {
1027         "Single ended", "Differential"};
1028
1029 static const SOC_ENUM_SINGLE_DECL(
1030         rt3261_in1_mode_enum, RT3261_IN1_IN2,
1031         RT3261_IN_SFT1, rt3261_input_mode);
1032
1033 static const SOC_ENUM_SINGLE_DECL(
1034         rt3261_in2_mode_enum, RT3261_IN3_IN4,
1035         RT3261_IN_SFT2, rt3261_input_mode);
1036
1037 static const SOC_ENUM_SINGLE_DECL(
1038         rt3261_in3_mode_enum, RT3261_IN1_IN2,
1039         RT3261_IN_SFT2, rt3261_input_mode);
1040
1041 //output type
1042 static const char *rt3261_output_mode[] = {
1043         "Single ended", "Differential"};
1044
1045 static const SOC_ENUM_SINGLE_DECL(
1046         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
1047         RT3261_LOUT_DF, rt3261_output_mode);
1048
1049
1050 /* Interface data select */
1051 static const char *rt3261_data_select[] = {
1052         "Normal", "Swap", "left copy to right", "right copy to left"};
1053
1054 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
1055                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
1056
1057 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
1058                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
1059
1060 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
1061                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
1062
1063 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
1064                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
1065
1066 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
1067                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
1068
1069 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
1070                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
1071
1072 /* Class D speaker gain ratio */
1073 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
1074         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
1075
1076 static const SOC_ENUM_SINGLE_DECL(
1077         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
1078         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
1079
1080 /* DMIC */
1081 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
1082
1083 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
1084
1085 /* PR-3F */
1086 static const char *rt3261_dacr_sel_mode[] = {"IF2_DAC", "IF2_ADC"};
1087
1088 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr_sel_enum, 0, 0, rt3261_dacr_sel_mode);
1089
1090 static const char *rt3261_rxdp_sel_mode[] = {"RxDP2", "RxDP1"};
1091
1092 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp_sel_enum, 0, 0, rt3261_rxdp_sel_mode);
1093
1094 static const char *rt3261_rxdp1_sel_mode[] = {"DAC1", "IF1_DAC"};
1095
1096 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp1_sel_enum, 0, 0, rt3261_rxdp1_sel_mode);
1097
1098
1099 //bard 8-9 s
1100 #if 0
1101 static const char *rt3261_mic_mode[] = {"off", "on",};
1102
1103 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
1104 #endif
1105 //bard 8-9 e
1106
1107 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
1108
1109 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
1110
1111 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
1112
1113 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
1114
1115 #ifdef RT3261_REG_RW
1116 #define REGVAL_MAX 0xffff
1117 static unsigned int regctl_addr;
1118 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
1119                         struct snd_ctl_elem_info *uinfo)
1120 {
1121         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
1122         uinfo->count = 2;
1123         uinfo->value.integer.min = 0;
1124         uinfo->value.integer.max = REGVAL_MAX;
1125         return 0;
1126 }
1127
1128 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
1129                         struct snd_ctl_elem_value *ucontrol)
1130 {
1131         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1132         ucontrol->value.integer.value[0] = regctl_addr;
1133         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
1134         return 0;
1135 }
1136
1137 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
1138                         struct snd_ctl_elem_value *ucontrol)
1139 {
1140         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1141         regctl_addr = ucontrol->value.integer.value[0];
1142         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
1143                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
1144         return 0;
1145 }
1146 #endif
1147
1148
1149 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
1150                 struct snd_ctl_elem_value *ucontrol)
1151 {
1152         struct soc_mixer_control *mc =
1153                 (struct soc_mixer_control *)kcontrol->private_value;
1154         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1155         unsigned int val = snd_soc_read(codec, mc->reg);
1156
1157         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
1158                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
1159         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
1160                 (val & RT3261_R_VOL_MASK);
1161
1162         return 0;
1163 }
1164
1165 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
1166                 struct snd_ctl_elem_value *ucontrol)
1167 {
1168         struct soc_mixer_control *mc =
1169                 (struct soc_mixer_control *)kcontrol->private_value;
1170         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1171         unsigned int val, val2;
1172
1173         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
1174         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
1175         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
1176                         RT3261_R_VOL_MASK, val << mc->shift | val2);
1177 }
1178
1179
1180 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
1181         /* Speaker Output Volume */
1182         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
1183                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1184         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
1185                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1186                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1187         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
1188                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1189                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1190         /* Headphone Output Volume */
1191         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
1192                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1193         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
1194                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1195                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1196         /* OUTPUT Control */
1197         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
1198                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1199         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
1200                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
1201         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
1202                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
1203         /* MONO Output Control */
1204         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
1205                                 RT3261_L_MUTE_SFT, 1, 1),
1206         /* DAC Digital Volume */
1207         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
1208                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
1209         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
1210                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1211                         175, 0, dac_vol_tlv),
1212         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
1213                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1214                         175, 0, dac_vol_tlv),
1215         /* IN1/IN2 Control */
1216         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
1217         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
1218                 RT3261_BST_SFT1, 8, 0, bst_tlv),
1219         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
1220         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
1221                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1222         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
1223         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
1224                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1225
1226         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
1227         /* INL/INR Volume Control */
1228         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
1229                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
1230                         31, 1, in_vol_tlv),
1231         /* ADC Digital Volume Control */
1232         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
1233                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1234         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
1235                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1236                         127, 0, adc_vol_tlv),
1237         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1238                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1239                         127, 0, adc_vol_tlv),
1240         /* ADC Boost Volume Control */
1241         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1242                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1243                         3, 0, adc_bst_tlv),
1244         /* Class D speaker gain ratio */
1245         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1246         /* DMIC */
1247         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1248                 rt3261_dmic_get, rt3261_dmic_put),
1249
1250         /* PR-3F */
1251         SOC_ENUM_EXT("DACR Select", rt3261_dacr_sel_enum,
1252                 rt3261_dacr_sel_get, rt3261_dacr_sel_put),
1253         SOC_ENUM_EXT("RxDP Select", rt3261_rxdp_sel_enum,
1254                 rt3261_rxdp_sel_get, rt3261_rxdp_sel_put),
1255         SOC_ENUM_EXT("RxDP1 Select", rt3261_rxdp1_sel_enum,
1256                 rt3261_rxdp1_sel_get, rt3261_rxdp1_sel_put),
1257 #ifdef RT3261_REG_RW
1258         {
1259                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1260                 .name = "Register Control",
1261                 .info = rt3261_regctl_info,
1262                 .get = rt3261_regctl_get,
1263                 .put = rt3261_regctl_put,
1264         },
1265 #endif
1266 //bard 8-9 s
1267 #if 0
1268         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1269                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1270         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1271                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1272         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1273                 rt3261_mic1_get, rt3261_mic1_put),
1274         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1275                 rt3261_mic2_get, rt3261_mic2_put),
1276 #endif
1277 //bard 8-9 e
1278
1279         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1280                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1281
1282         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1283                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1284
1285         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1286         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1287         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1288         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1289 };
1290
1291 /**
1292  * set_dmic_clk - Set parameter of dmic.
1293  *
1294  * @w: DAPM widget.
1295  * @kcontrol: The kcontrol of this widget.
1296  * @event: Event id.
1297  *
1298  * Choose dmic clock between 1MHz and 3MHz.
1299  * It is better for clock to approximate 3MHz.
1300  */
1301 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1302         struct snd_kcontrol *kcontrol, int event)
1303 {
1304         struct snd_soc_codec *codec = w->codec;
1305         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1306         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1307
1308         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1309         red = 3000000 * 12;
1310         for (i = 0; i < ARRAY_SIZE(div); i++) {
1311                 bound = div[i] * 3000000;
1312                 if (rate > bound)
1313                         continue;
1314                 temp = bound - rate;
1315                 if (temp < red) {
1316                         red = temp;
1317                         idx = i;
1318                 }
1319         }
1320         if (idx < 0)
1321                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1322         else
1323                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1324                                         idx << RT3261_DMIC_CLK_SFT);
1325         return idx;
1326 }
1327
1328 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1329                          struct snd_soc_dapm_widget *sink)
1330 {
1331         unsigned int val;
1332
1333         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1334         val &= RT3261_SCLK_SRC_MASK;
1335         if (val == RT3261_SCLK_SRC_PLL1)
1336                 return 1;
1337         else
1338                 return 0;
1339 }
1340
1341 /* Digital Mixer */
1342 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1343         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1344                         RT3261_M_ADC_L1_SFT, 1, 1),
1345         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1346                         RT3261_M_ADC_L2_SFT, 1, 1),
1347 };
1348
1349 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1350         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1351                         RT3261_M_ADC_R1_SFT, 1, 1),
1352         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1353                         RT3261_M_ADC_R2_SFT, 1, 1),
1354 };
1355
1356 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1357         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1358                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1359         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1360                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1361 };
1362
1363 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1364         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1365                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1366         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1367                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1368 };
1369
1370 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1371         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1372                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1373         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1374                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1375 };
1376
1377 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1378         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1379                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1380         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1381                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1382 };
1383
1384 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1385         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1386                         RT3261_M_DAC_L1_SFT, 1, 1),
1387         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1388                         RT3261_M_DAC_L2_SFT, 1, 1),
1389         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1390                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1391 };
1392
1393 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1394         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1395                         RT3261_M_DAC_R1_SFT, 1, 1),
1396         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1397                         RT3261_M_DAC_R2_SFT, 1, 1),
1398         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1399                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1400 };
1401
1402 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1403         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1404                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1405         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1406                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1407         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1408                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1409 };
1410
1411 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1412         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1413                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1414         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1415                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1416         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1417                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1418 };
1419
1420 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1421         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1422                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1423         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1424                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1425 };
1426
1427 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1428         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1429                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1430         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1431                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1432 };
1433
1434 /* Analog Input Mixer */
1435 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1436         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1437                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1438         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1439                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1440         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1441                         RT3261_M_BST2_RM_L, 1, 1),
1442         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1443                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1444         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1445                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1446         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1447                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1448 };
1449
1450 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1451         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1452                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1453         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1454                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1455         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1456                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1457         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1458                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1459         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1460                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1461         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1462                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1463 };
1464
1465 /* Analog Output Mixer */
1466 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1467         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1468                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1469         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1470                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1471         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1472                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1473         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1474                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1475         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1476                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1477 };
1478
1479 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1480         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1481                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1482         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1483                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1484         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1485                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1486         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1487                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1488         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1489                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1490 };
1491
1492 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1493         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1494                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1495         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1496                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1497         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1498                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1499         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1500                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1501         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1502                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1503         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1504                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1505         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1506                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1507         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1508                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1509 };
1510
1511 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1512         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1513                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1514         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1515                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1516         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1517                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1518         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1519                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1520         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1521                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1522         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1523                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1524         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1525                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1526         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1527                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1528         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1529                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1530 };
1531
1532 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1533 #if 0 //org
1534         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1535                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1536         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1537                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1538 #else //bard 8-27
1539         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1540                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1541 #endif
1542         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1543                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1544         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1545                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1546         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1547                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1548 };
1549 //bard 8-27 s
1550 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1551         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1552                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1553         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1554                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1555
1556 };
1557 //bard 8-27 e
1558 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1559         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1560                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1561         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1562                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1563         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1564                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1565 };
1566
1567 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1568         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1569                         RT3261_M_DAC2_HM_SFT, 1, 1),
1570         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1571                         RT3261_M_DAC1_HM_SFT, 1, 1),
1572         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1573                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1574 };
1575
1576 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1577         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1578                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1579         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1580                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1581         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1582                         RT3261_M_OV_L_LM_SFT, 1, 1),
1583         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1584                         RT3261_M_OV_R_LM_SFT, 1, 1),
1585 };
1586
1587 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1588         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1589                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1590         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1591                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1592         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1593                         RT3261_M_OV_R_MM_SFT, 1, 1),
1594         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1595                         RT3261_M_OV_L_MM_SFT, 1, 1),
1596         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1597                         RT3261_M_BST1_MM_SFT, 1, 1),
1598 };
1599
1600 /* INL/R source */
1601 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1602
1603 static const SOC_ENUM_SINGLE_DECL(
1604         rt3261_inl_enum, RT3261_INL_INR_VOL,
1605         RT3261_INL_SEL_SFT, rt3261_inl_src);
1606
1607 static const struct snd_kcontrol_new rt3261_inl_mux =
1608         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1609
1610 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1611
1612 static const SOC_ENUM_SINGLE_DECL(
1613         rt3261_inr_enum, RT3261_INL_INR_VOL,
1614         RT3261_INR_SEL_SFT, rt3261_inr_src);
1615
1616 static const struct snd_kcontrol_new rt3261_inr_mux =
1617         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1618
1619 /* Stereo ADC source */
1620 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1621
1622 static const SOC_ENUM_SINGLE_DECL(
1623         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1624         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1625
1626 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1627         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1628
1629 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1630         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1631
1632 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1633
1634 static const SOC_ENUM_SINGLE_DECL(
1635         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1636         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1637
1638 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1639         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1640
1641 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1642         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1643
1644 /* Mono ADC source */
1645 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1646
1647 static const SOC_ENUM_SINGLE_DECL(
1648         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1649         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1650
1651 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1652         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1653
1654 static const char *rt3261_mono_adc_l2_src[] =
1655         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1656
1657 static const SOC_ENUM_SINGLE_DECL(
1658         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1659         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1660
1661 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1662         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1663
1664 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1665
1666 static const SOC_ENUM_SINGLE_DECL(
1667         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1668         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1669
1670 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1671         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1672
1673 static const char *rt3261_mono_adc_r2_src[] =
1674         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1675
1676 static const SOC_ENUM_SINGLE_DECL(
1677         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1678         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1679
1680 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1681         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1682
1683 /* DAC2 channel source */
1684 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1685
1686 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1687                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1688
1689 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1690         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1691
1692 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1693
1694 static const SOC_ENUM_SINGLE_DECL(
1695         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1696         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1697
1698 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1699         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1700
1701 /* Interface 2  ADC channel source */
1702 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1703
1704 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1705                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1706
1707 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1708         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1709
1710 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1711
1712 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1713                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1714
1715 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1716         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1717
1718 /* digital interface and iis interface map */
1719 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1720         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1721         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1722
1723 static const SOC_ENUM_SINGLE_DECL(
1724         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1725         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1726
1727 static const struct snd_kcontrol_new rt3261_dai_mux =
1728         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1729
1730 /* SDI select */
1731 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1732
1733 static const SOC_ENUM_SINGLE_DECL(
1734         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1735         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1736
1737 static const struct snd_kcontrol_new rt3261_sdi_mux =
1738         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1739
1740 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1741         struct snd_kcontrol *kcontrol, int event)
1742 {
1743         struct snd_soc_codec *codec = w->codec;
1744         unsigned int val, mask;
1745
1746         switch (event) {
1747         case SND_SOC_DAPM_POST_PMU:
1748                 //rt3261_index_update_bits(codec,
1749                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1750                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1751                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1752                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1753                 if ((val & mask) ^ mask)
1754                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1755                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1756                 break;
1757
1758         case SND_SOC_DAPM_POST_PMD:
1759                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1760                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1761                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1762                 //rt3261_index_update_bits(codec,
1763                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1764                 break;
1765
1766         default:
1767                 return 0;
1768         }
1769
1770         return 0;
1771 }
1772
1773 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1774                 struct snd_kcontrol *kcontrol, int event)
1775 {
1776         struct snd_soc_codec *codec = w->codec;
1777         unsigned int val;
1778
1779         switch (event) {
1780         case SND_SOC_DAPM_POST_PMU:
1781 //bard 8-26 s
1782                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1783                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1784                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1785                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1786                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1787                 }
1788 //bard 8-26 e
1789                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1790                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1791                 rt3261_index_update_bits(codec,
1792                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1793                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1794                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1795                 break;
1796
1797         case SND_SOC_DAPM_PRE_PMD:
1798                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1799                         RT3261_L_MUTE | RT3261_R_MUTE,
1800                         RT3261_L_MUTE | RT3261_R_MUTE);
1801                 rt3261_index_update_bits(codec,
1802                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1803                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1804                         RT3261_PWR_CLS_D, 0);
1805                 break;
1806
1807         default:
1808                 return 0;
1809         }
1810
1811         return 0;
1812 }
1813
1814 #if 1 //seq
1815 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1816 {
1817 #if 0
1818         /* depop parameters */
1819         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
1820         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1821                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1822         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1823                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1824                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1825         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1826         /* headphone amp power on */
1827         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1828                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1829         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1830                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1831                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1832         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1833                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1834                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1835         msleep(50);
1836         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1837                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1838                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1839                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1840                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1841         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1842                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1843         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1844         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1845                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1846                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1847         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
1848 #else
1849         hp_amp_power(codec, 1);
1850 #endif
1851         /* headphone unmute sequence */
1852         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1853                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1854                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1855                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1856                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1857         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1858         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1859                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1860         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1861                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1862         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1863                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1864                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1865         snd_soc_update_bits(codec, RT3261_HP_VOL,
1866                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1867         msleep(100);
1868         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1869                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1870                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1871                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1872         /*bard 10-18 r
1873         msleep(20);
1874         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1875                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1876         */
1877 }
1878
1879 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1880 {
1881         /* headphone mute sequence */
1882         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1883                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1884                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1885                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1886                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1887         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1888         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1889                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1890         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1891                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1892         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1893                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1894                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1895                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1896         /*bard 10-18 r
1897         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1898                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1899         msleep(90);
1900         */
1901         snd_soc_update_bits(codec, RT3261_HP_VOL,
1902                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1903         msleep(30);
1904 #if 0
1905         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1906         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1907                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1908                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1909                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1910         /* headphone amp power down */
1911         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1912                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1913                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1914                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1915                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1916                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1917                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1918         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1919                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1920                 0);
1921 #else
1922         hp_amp_power(codec, 0);
1923 #endif
1924 }
1925 #else //one bit
1926 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1927 {
1928         /* depop parameters */
1929         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
1930         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1931                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1932         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1933                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1934                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1935         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1936         /* headphone amp power on */
1937         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1938                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1939         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1940                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1941                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1942         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1943                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1944                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1945         msleep(50);
1946         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1947                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1948                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1949         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1950         /* headphone unmute sequence */
1951         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1952                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1953                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1954         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1955                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1956         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1957                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1958                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1959                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1960                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1961         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1962                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1963                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1964         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
1965         msleep(10);
1966         snd_soc_update_bits(codec, RT3261_HP_VOL,
1967                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1968         msleep(70); //bard 10-18
1969         /*bard 10-18 r
1970         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1971                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1972         */
1973 }
1974
1975 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1976 {
1977         /*bard 10-18 r
1978         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1979                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1980         */
1981         snd_soc_update_bits(codec, RT3261_HP_VOL,
1982                 RT3261_L_MUTE | RT3261_R_MUTE,
1983                 RT3261_L_MUTE | RT3261_R_MUTE);
1984         msleep(90);
1985         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1986                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1987         msleep(30);
1988         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1989         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1990                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1991                 0);
1992 }
1993 #endif
1994
1995 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1996         struct snd_kcontrol *kcontrol, int event)
1997 {
1998         struct snd_soc_codec *codec = w->codec;
1999
2000         switch (event) {
2001         case SND_SOC_DAPM_POST_PMU:
2002                 rt3261_pmu_depop(codec);
2003                 break;
2004
2005         case SND_SOC_DAPM_PRE_PMD:
2006                 rt3261_pmd_depop(codec);
2007                 break;
2008
2009         default:
2010                 return 0;
2011         }
2012
2013         return 0;
2014 }
2015
2016 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
2017         struct snd_kcontrol *kcontrol, int event)
2018 {
2019         struct snd_soc_codec *codec = w->codec;
2020
2021         switch (event) {
2022         case SND_SOC_DAPM_POST_PMU:
2023                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2024                                 RT3261_L_MUTE, 0);
2025                 break;
2026
2027         case SND_SOC_DAPM_PRE_PMD:
2028                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2029                         RT3261_L_MUTE, RT3261_L_MUTE);
2030                 break;
2031
2032         default:
2033                 return 0;
2034         }
2035
2036         return 0;
2037 }
2038
2039 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
2040         struct snd_kcontrol *kcontrol, int event)
2041 {
2042         struct snd_soc_codec *codec = w->codec;
2043
2044         switch (event) {
2045         case SND_SOC_DAPM_POST_PMU:
2046                 hp_amp_power(codec,1);
2047                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2048                         RT3261_PWR_LM, RT3261_PWR_LM); //bard 10-18
2049                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2050                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
2051                 break;
2052
2053         case SND_SOC_DAPM_PRE_PMD:
2054                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2055                         RT3261_L_MUTE | RT3261_R_MUTE,
2056                         RT3261_L_MUTE | RT3261_R_MUTE);
2057                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2058                         RT3261_PWR_LM, 0); //bard 10-18
2059                 hp_amp_power(codec,0);
2060                 break;
2061
2062         default:
2063                 return 0;
2064         }
2065
2066         return 0;
2067 }
2068
2069 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
2070         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
2071                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
2072         /* Input Side */
2073         /* micbias */
2074         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
2075                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
2076         #if 0
2077         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
2078                         RT3261_PWR_MB1_BIT, 0),
2079         #else
2080         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
2081                         0, 0),
2082         #endif
2083         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
2084                         RT3261_PWR_MB2_BIT, 0),
2085         /* Input Lines */
2086         SND_SOC_DAPM_INPUT("MIC1"),
2087         SND_SOC_DAPM_INPUT("MIC2"),
2088         SND_SOC_DAPM_INPUT("MIC3"),
2089         SND_SOC_DAPM_INPUT("DMIC1"),
2090         SND_SOC_DAPM_INPUT("DMIC2"),
2091
2092         SND_SOC_DAPM_INPUT("IN1P"),
2093         SND_SOC_DAPM_INPUT("IN1N"),
2094         SND_SOC_DAPM_INPUT("IN2P"),
2095         SND_SOC_DAPM_INPUT("IN2N"),
2096         SND_SOC_DAPM_INPUT("IN3P"),
2097         SND_SOC_DAPM_INPUT("IN3N"),
2098         SND_SOC_DAPM_INPUT("DMIC L1"),
2099         SND_SOC_DAPM_INPUT("DMIC R1"),
2100         SND_SOC_DAPM_INPUT("DMIC L2"),
2101         SND_SOC_DAPM_INPUT("DMIC R2"),
2102         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
2103                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
2104         /* Boost */
2105         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
2106                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
2107         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
2108                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
2109         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
2110                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
2111         /* Input Volume */
2112         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
2113                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
2114         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
2115                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
2116         /* IN Mux */
2117         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
2118         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
2119         /* REC Mixer */
2120         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
2121                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
2122         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
2123                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
2124         /* ADCs */
2125         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
2126                 0, 0),
2127         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
2128                 0, 0, rt3261_adc_event,
2129                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
2130
2131         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
2132                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
2133         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
2134                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
2135         /* ADC Mux */
2136         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2137                                 &rt3261_sto_adc_l2_mux),
2138         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2139                                 &rt3261_sto_adc_r2_mux),
2140         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2141                                 &rt3261_sto_adc_l1_mux),
2142         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2143                                 &rt3261_sto_adc_r1_mux),
2144         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2145                                 &rt3261_mono_adc_l2_mux),
2146         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2147                                 &rt3261_mono_adc_l1_mux),
2148         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2149                                 &rt3261_mono_adc_r1_mux),
2150         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2151                                 &rt3261_mono_adc_r2_mux),
2152         /* ADC Mixer */
2153         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
2154                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
2155         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
2156                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
2157         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
2158                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
2159         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
2160                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2161         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2162                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
2163         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
2164                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2165         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2166                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
2167
2168         /* IF2 Mux */
2169         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
2170                                 &rt3261_if2_adc_l_mux),
2171         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
2172                                 &rt3261_if2_adc_r_mux),
2173
2174         /* Digital Interface */
2175         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
2176                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2177         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2178         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2179         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2180         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2181         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2182         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2183         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2184                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2185         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2186         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2187         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2188         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2189         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2190         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2191         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2192                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2193         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2194         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2195         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2196         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2197         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2198         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2199
2200         /* Digital Interface Select */
2201         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2202         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2203         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2204         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2205         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2206
2207         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2208         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2209         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2210         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2211         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2212
2213         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2214         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2215
2216         /* Audio Interface */
2217         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2218         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2219         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2220         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2221         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2222         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2223
2224         /* Audio DSP */
2225         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2226
2227         /* ANC */
2228         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2229
2230         /* Output Side */
2231         /* DAC mixer before sound effect  */
2232         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2233                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2234         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2235                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2236
2237         /* DAC2 channel Mux */
2238         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2239                                 &rt3261_dac_l2_mux),
2240         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2241                                 &rt3261_dac_r2_mux),
2242 #if 0 //org
2243         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2244                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2245         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2246                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2247 #else //bard 9-26
2248         SND_SOC_DAPM_PGA("DAC L2 Volume", SND_SOC_NOPM,
2249                         0, 0, NULL, 0),
2250         SND_SOC_DAPM_PGA("DAC R2 Volume", SND_SOC_NOPM,
2251                         0, 0, NULL, 0),
2252         SND_SOC_DAPM_SUPPLY("DAC L1 Power", RT3261_PWR_DIG1,
2253                 RT3261_PWR_DAC_L1_BIT, 0, NULL, 0),
2254         SND_SOC_DAPM_SUPPLY("DAC R1 Power", RT3261_PWR_DIG1,
2255                 RT3261_PWR_DAC_R1_BIT, 0, NULL, 0),
2256         SND_SOC_DAPM_SUPPLY("DAC L2 Power", RT3261_PWR_DIG1,
2257                 RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2258         SND_SOC_DAPM_SUPPLY("DAC R2 Power", RT3261_PWR_DIG1,
2259                 RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2260 #endif
2261
2262         /* DAC Mixer */
2263         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2264                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2265         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2266                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2267         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2268                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2269         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2270                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2271         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2272                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2273         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2274                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2275         SND_SOC_DAPM_MUX("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2276                 &rt3261_dacr2_mux),
2277
2278         /* DACs */
2279 #if 0 //org
2280         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2281                         RT3261_PWR_DAC_L1_BIT, 0),
2282         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2283                         RT3261_PWR_DAC_L2_BIT, 0),
2284         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2285                         RT3261_PWR_DAC_R1_BIT, 0),
2286         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2287                         RT3261_PWR_DAC_R2_BIT, 0),
2288 #else //bard 9-26
2289         SND_SOC_DAPM_DAC("DAC L1", NULL, SND_SOC_NOPM, 0, 0),
2290         SND_SOC_DAPM_DAC("DAC R1", NULL, SND_SOC_NOPM, 0, 0),
2291         SND_SOC_DAPM_DAC("DAC L2", NULL, SND_SOC_NOPM, 0, 0),
2292         SND_SOC_DAPM_DAC("DAC R2", NULL, SND_SOC_NOPM, 0, 0),
2293 #endif
2294         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2295                 0, 0, NULL, 0),
2296         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2297                 0, 0, NULL, 0),
2298         /* SPK/OUT Mixer */
2299         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2300                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2301         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2302                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2303         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2304                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2305         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2306                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2307         /* Ouput Volume */
2308         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2309                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2310         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2311                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2312         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2313                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2314         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2315                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2316         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2317                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2318         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2319                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2320         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2321                 0, 0, NULL, 0),
2322         /* SPO/HPO/LOUT/Mono Mixer */
2323         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2324                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2325         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2326                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2327         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2328                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2329         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2330                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2331         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2332                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2333         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2334                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2335
2336         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2337                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2338         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2339                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2340         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2341                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2342         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2343                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2344                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2345
2346         /* Output Lines */
2347         SND_SOC_DAPM_OUTPUT("SPOLP"),
2348         SND_SOC_DAPM_OUTPUT("SPOLN"),
2349         SND_SOC_DAPM_OUTPUT("SPORP"),
2350         SND_SOC_DAPM_OUTPUT("SPORN"),
2351         SND_SOC_DAPM_OUTPUT("HPOL"),
2352         SND_SOC_DAPM_OUTPUT("HPOR"),
2353         SND_SOC_DAPM_OUTPUT("LOUTL"),
2354         SND_SOC_DAPM_OUTPUT("LOUTR"),
2355         SND_SOC_DAPM_OUTPUT("MonoP"),
2356         SND_SOC_DAPM_OUTPUT("MonoN"),
2357 };
2358
2359 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2360         {"IN1P", NULL, "LDO2"},
2361         {"IN2P", NULL, "LDO2"},
2362         {"IN3P", NULL, "LDO2"},
2363
2364         {"IN1P", NULL, "MIC1"},
2365         {"IN1N", NULL, "MIC1"},
2366         {"IN2P", NULL, "MIC2"},
2367         {"IN2N", NULL, "MIC2"},
2368         {"IN3P", NULL, "MIC3"},
2369         {"IN3N", NULL, "MIC3"},
2370
2371         {"DMIC L1", NULL, "DMIC1"},
2372         {"DMIC R1", NULL, "DMIC1"},
2373         {"DMIC L2", NULL, "DMIC2"},
2374         {"DMIC R2", NULL, "DMIC2"},
2375
2376         {"BST1", NULL, "IN1P"},
2377         {"BST1", NULL, "IN1N"},
2378         {"BST2", NULL, "IN2P"},
2379         {"BST2", NULL, "IN2N"},
2380         {"BST3", NULL, "IN3P"},
2381         {"BST3", NULL, "IN3N"},
2382
2383         {"INL VOL", NULL, "IN2P"},
2384         {"INR VOL", NULL, "IN2N"},
2385
2386         {"RECMIXL", "HPOL Switch", "HPOL"},
2387         {"RECMIXL", "INL Switch", "INL VOL"},
2388         {"RECMIXL", "BST3 Switch", "BST3"},
2389         {"RECMIXL", "BST2 Switch", "BST2"},
2390         {"RECMIXL", "BST1 Switch", "BST1"},
2391         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2392
2393         {"RECMIXR", "HPOR Switch", "HPOR"},
2394         {"RECMIXR", "INR Switch", "INR VOL"},
2395         {"RECMIXR", "BST3 Switch", "BST3"},
2396         {"RECMIXR", "BST2 Switch", "BST2"},
2397         {"RECMIXR", "BST1 Switch", "BST1"},
2398         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2399
2400         {"ADC L", NULL, "RECMIXL"},
2401         {"ADC L", NULL, "ADC L power"},
2402         {"ADC R", NULL, "RECMIXR"},
2403         {"ADC R", NULL, "ADC R power"},
2404
2405         {"DMIC L1", NULL, "DMIC CLK"},
2406         {"DMIC L2", NULL, "DMIC CLK"},
2407
2408         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2409         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2410         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2411         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2412         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2413
2414         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2415         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2416         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2417         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2418         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2419
2420         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2421         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2422         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2423         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2424         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2425
2426         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2427         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2428         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2429         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2430         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2431
2432         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2433         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2434         {"Stereo ADC MIXL", NULL, "stereo filter"},
2435         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2436
2437         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2438         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2439         {"Stereo ADC MIXR", NULL, "stereo filter"},
2440         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2441
2442         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2443         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2444         {"Mono ADC MIXL", NULL, "mono left filter"},
2445         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2446
2447         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2448         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2449         {"Mono ADC MIXR", NULL, "mono right filter"},
2450         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2451
2452         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2453         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2454
2455         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2456         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2457         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2458         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2459         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2460         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2461
2462         {"IF1 ADC", NULL, "I2S1"},
2463         {"IF1 ADC", NULL, "IF1 ADC L"},
2464         {"IF1 ADC", NULL, "IF1 ADC R"},
2465         {"IF2 ADC", NULL, "I2S2"},
2466         {"IF2 ADC", NULL, "IF2 ADC L"},
2467         {"IF2 ADC", NULL, "IF2 ADC R"},
2468         {"IF3 ADC", NULL, "I2S3"},
2469         {"IF3 ADC", NULL, "IF3 ADC L"},
2470         {"IF3 ADC", NULL, "IF3 ADC R"},
2471
2472         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2473         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2474         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2475         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2476         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2477         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2478         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2479         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2480         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2481         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2482
2483         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2484         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2485         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2486         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2487         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2488         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2489         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2490         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2491         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2492         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2493
2494         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2495         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2496         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2497         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2498         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2499         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2500         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2501         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2502
2503         {"AIF1TX", NULL, "DAI1 TX Mux"},
2504         {"AIF1TX", NULL, "SDI1 TX Mux"},
2505         {"AIF2TX", NULL, "DAI2 TX Mux"},
2506         {"AIF2TX", NULL, "SDI2 TX Mux"},
2507         {"AIF3TX", NULL, "DAI3 TX Mux"},
2508
2509         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2510         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2511         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2512         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2513         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2514         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2515         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2516         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2517
2518         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2519         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2520         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2521         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2522         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2523         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2524         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2525         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2526
2527         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2528         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2529         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2530         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2531         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2532         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2533         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2534         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2535
2536         {"IF1 DAC", NULL, "I2S1"},
2537         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2538         {"IF2 DAC", NULL, "I2S2"},
2539         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2540         {"IF3 DAC", NULL, "I2S3"},
2541         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2542
2543         {"IF1 DAC L", NULL, "IF1 DAC"},
2544         {"IF1 DAC R", NULL, "IF1 DAC"},
2545         {"IF2 DAC L", NULL, "IF2 DAC"},
2546         {"IF2 DAC R", NULL, "IF2 DAC"},
2547         {"IF3 DAC L", NULL, "IF3 DAC"},
2548         {"IF3 DAC R", NULL, "IF3 DAC"},
2549
2550         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2551         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2552         {"DAC MIXL", NULL, "DAC L1 Power"}, //bard 9-26
2553         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2554         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2555         {"DAC MIXR", NULL, "DAC R1 Power"}, //bard 9-26
2556
2557         {"ANC", NULL, "Stereo ADC MIXL"},
2558         {"ANC", NULL, "Stereo ADC MIXR"},
2559
2560         {"Audio DSP", NULL, "DAC MIXL"},
2561         {"Audio DSP", NULL, "DAC MIXR"},
2562
2563         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2564         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2565         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2566         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2567         {"DAC L2 Volume", NULL, "DAC L2 Power"}, //bard 9-26
2568
2569         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2570         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2571         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2572         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2573         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2574         {"DAC R2 Volume", NULL, "DAC R2 Power"}, //bsrd 9-26
2575
2576         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2577         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2578         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2579         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2580         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2581         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2582
2583         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2584         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2585         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2586         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2587         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2588         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2589
2590         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2591         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2592         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2593         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2594
2595         {"DAC L1", NULL, "Stereo DAC MIXL"},
2596         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2597         {"DAC L1", NULL, "DAC L1 Power"}, //bard 9-26
2598         {"DAC R1", NULL, "Stereo DAC MIXR"},
2599         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2600         {"DAC R1", NULL, "DAC R1 Power"}, //bard 9-26
2601         {"DAC L2", NULL, "Mono DAC MIXL"},
2602         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2603         {"DAC L2", NULL, "DAC L2 Power"}, //bard 9-26
2604         {"DAC R2", NULL, "Mono DAC MIXR"},
2605         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2606         {"DAC R2", NULL, "DAC R2 Power"}, //bard 9-26
2607
2608         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2609         {"SPK MIXL", "INL Switch", "INL VOL"},
2610         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2611         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2612         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2613         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2614         {"SPK MIXR", "INR Switch", "INR VOL"},
2615         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2616         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2617         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2618
2619         {"OUT MIXL", "BST3 Switch", "BST3"},
2620         {"OUT MIXL", "BST1 Switch", "BST1"},
2621         {"OUT MIXL", "INL Switch", "INL VOL"},
2622         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2623         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2624         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2625         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2626
2627         {"OUT MIXR", "BST3 Switch", "BST3"},
2628         {"OUT MIXR", "BST2 Switch", "BST2"},
2629         {"OUT MIXR", "BST1 Switch", "BST1"},
2630         {"OUT MIXR", "INR Switch", "INR VOL"},
2631         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2632         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2633         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2634         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2635
2636         {"SPKVOL L", NULL, "SPK MIXL"},
2637         {"SPKVOL R", NULL, "SPK MIXR"},
2638         {"HPOVOL L", NULL, "OUT MIXL"},
2639         {"HPOVOL R", NULL, "OUT MIXR"},
2640         {"OUTVOL L", NULL, "OUT MIXL"},
2641         {"OUTVOL R", NULL, "OUT MIXR"},
2642 #if 0//org
2643         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2644         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2645 #else //bard 8-27
2646         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2647         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2648         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2649 #endif
2650         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2651         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2652         {"SPOL MIX", "BST1 Switch", "BST1"},
2653         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2654         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2655         {"SPOR MIX", "BST1 Switch", "BST1"},
2656
2657         {"DAC 2", NULL, "DAC L2"},
2658         {"DAC 2", NULL, "DAC R2"},
2659         {"DAC 1", NULL, "DAC L1"},
2660         {"DAC 1", NULL, "DAC R1"},
2661         {"HPOVOL", NULL, "HPOVOL L"},
2662         {"HPOVOL", NULL, "HPOVOL R"},
2663         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2664         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2665         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2666
2667         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2668         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2669         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2670         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2671
2672         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2673         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2674         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2675         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2676         {"Mono MIX", "BST1 Switch", "BST1"},
2677
2678         {"SPK amp", NULL, "SPOL MIX"},
2679         {"SPK amp", NULL, "SPOR MIX"},
2680         {"SPOLP", NULL, "SPK amp"},
2681         {"SPOLN", NULL, "SPK amp"},
2682         {"SPORP", NULL, "SPK amp"},
2683         {"SPORN", NULL, "SPK amp"},
2684
2685         {"HP amp", NULL, "HPO MIX"},
2686         {"HPOL", NULL, "HP amp"},
2687         {"HPOR", NULL, "HP amp"},
2688
2689         {"LOUT amp", NULL, "LOUT MIX"},
2690         {"LOUTL", NULL, "LOUT amp"},
2691         {"LOUTR", NULL, "LOUT amp"},
2692
2693         {"Mono amp", NULL, "Mono MIX"},
2694         {"MonoP", NULL, "Mono amp"},
2695         {"MonoN", NULL, "Mono amp"},
2696 };
2697
2698 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2699 {
2700         int ret = 0, val;
2701
2702         if(codec == NULL)
2703                 return -EINVAL;
2704
2705         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2706         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2707         switch (dai_id) {
2708         case RT3261_AIF1:
2709                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2710                         val == RT3261_IF_113)
2711                         ret |= RT3261_U_IF1;
2712                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2713                         val == RT3261_IF_113)
2714                         ret |= RT3261_U_IF2;
2715                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2716                         ret |= RT3261_U_IF3;
2717                 break;
2718
2719         case RT3261_AIF2:
2720                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2721                         val == RT3261_IF_223)
2722                         ret |= RT3261_U_IF1;
2723                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2724                         val == RT3261_IF_223)
2725                         ret |= RT3261_U_IF2;
2726                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2727                         ret |= RT3261_U_IF3;
2728                 break;
2729
2730         default:
2731                 ret = -EINVAL;
2732                 break;
2733         }
2734
2735         return ret;
2736 }
2737
2738 static int get_clk_info(int sclk, int rate)
2739 {
2740         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2741
2742         if (sclk <= 0 || rate <= 0)
2743                 return -EINVAL;
2744
2745         rate = rate << 8;
2746         for (i = 0; i < ARRAY_SIZE(pd); i++)
2747                 if (sclk == rate * pd[i])
2748                         return i;
2749
2750         return -EINVAL;
2751 }
2752
2753 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2754         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2755 {
2756         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2757         struct snd_soc_codec *codec = rtd->codec;
2758         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2759         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2760         int pre_div, bclk_ms, frame_size;
2761
2762         rt3261->lrck[dai->id] = params_rate(params);
2763         if(dai->id == 1)
2764                 rt3261->lrck[dai->id] = 8000;
2765         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2766         if (pre_div < 0) {
2767                 dev_err(codec->dev, "Unsupported clock setting\n");
2768                 return -EINVAL;
2769         }
2770         frame_size = snd_soc_params_to_frame_size(params);
2771         if (frame_size < 0) {
2772                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2773                 return -EINVAL;
2774         }
2775         bclk_ms = frame_size > 32 ? 1 : 0;
2776         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2777
2778         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2779                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2780         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2781                                 bclk_ms, pre_div, dai->id);
2782
2783         switch (params_format(params)) {
2784         case SNDRV_PCM_FORMAT_S16_LE:
2785                 break;
2786         case SNDRV_PCM_FORMAT_S20_3LE:
2787                 val_len |= RT3261_I2S_DL_20;
2788                 break;
2789         case SNDRV_PCM_FORMAT_S24_LE:
2790                 val_len |= RT3261_I2S_DL_24;
2791                 break;
2792         case SNDRV_PCM_FORMAT_S8:
2793                 val_len |= RT3261_I2S_DL_8;
2794                 break;
2795         default:
2796                 return -EINVAL;
2797         }
2798
2799         dai_sel = get_sdp_info(codec, dai->id);
2800         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2801         if (dai_sel < 0) {
2802                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2803                 return -EINVAL;
2804         }
2805         if (dai_sel & RT3261_U_IF1) {
2806                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2807                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2808                         pre_div << RT3261_I2S_PD1_SFT;
2809                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2810                         RT3261_I2S_DL_MASK, val_len);
2811                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2812         }
2813         if (dai_sel & RT3261_U_IF2) {
2814                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2815                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2816                         pre_div << RT3261_I2S_PD2_SFT;
2817                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2818                         RT3261_I2S_DL_MASK, val_len);
2819                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2820         }
2821
2822         return 0;
2823 }
2824
2825 static int rt3261_prepare(struct snd_pcm_substream *substream,
2826                                 struct snd_soc_dai *dai)
2827 {
2828         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2829         struct snd_soc_codec *codec = rtd->codec;
2830         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2831
2832         rt3261->aif_pu = dai->id;
2833         return 0;
2834 }
2835
2836 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2837 {
2838         struct snd_soc_codec *codec = dai->codec;
2839         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2840         unsigned int reg_val = 0, dai_sel;
2841
2842         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2843         case SND_SOC_DAIFMT_CBM_CFM:
2844                 rt3261->master[dai->id] = 1;
2845                 break;
2846         case SND_SOC_DAIFMT_CBS_CFS:
2847                 reg_val |= RT3261_I2S_MS_S;
2848                 rt3261->master[dai->id] = 0;
2849                 break;
2850         default:
2851                 return -EINVAL;
2852         }
2853
2854         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2855         case SND_SOC_DAIFMT_NB_NF:
2856                 break;
2857         case SND_SOC_DAIFMT_IB_NF:
2858                 reg_val |= RT3261_I2S_BP_INV;
2859                 break;
2860         default:
2861                 return -EINVAL;
2862         }
2863
2864         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2865         case SND_SOC_DAIFMT_I2S:
2866                 break;
2867         case SND_SOC_DAIFMT_LEFT_J:
2868                 reg_val |= RT3261_I2S_DF_LEFT;
2869                 break;
2870         case SND_SOC_DAIFMT_DSP_A:
2871                 reg_val |= RT3261_I2S_DF_PCM_A;
2872                 break;
2873         case SND_SOC_DAIFMT_DSP_B:
2874                 reg_val |= RT3261_I2S_DF_PCM_B;
2875                 break;
2876         default:
2877                 return -EINVAL;
2878         }
2879
2880         dai_sel = get_sdp_info(codec, dai->id);
2881         if (dai_sel < 0) {
2882                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2883                 return -EINVAL;
2884         }
2885         if (dai_sel & RT3261_U_IF1) {
2886                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2887                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2888                         RT3261_I2S_DF_MASK, reg_val);
2889         }
2890         if (dai_sel & RT3261_U_IF2) {
2891                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2892                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2893                         RT3261_I2S_DF_MASK, reg_val);
2894         }
2895
2896         return 0;
2897 }
2898
2899 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2900                 int clk_id, unsigned int freq, int dir)
2901 {
2902         struct snd_soc_codec *codec = dai->codec;
2903         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2904         unsigned int reg_val = 0;
2905
2906         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2907                 return 0;
2908
2909         switch (clk_id) {
2910         case RT3261_SCLK_S_MCLK:
2911                 reg_val |= RT3261_SCLK_SRC_MCLK;
2912                 break;
2913         case RT3261_SCLK_S_PLL1:
2914                 reg_val |= RT3261_SCLK_SRC_PLL1;
2915                 break;
2916         case RT3261_SCLK_S_RCCLK:
2917                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2918                 break;
2919         default:
2920                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2921                 return -EINVAL;
2922         }
2923         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2924                 RT3261_SCLK_SRC_MASK, reg_val);
2925         rt3261->sysclk = freq;
2926         rt3261->sysclk_src = clk_id;
2927
2928         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2929
2930         return 0;
2931 }
2932
2933 /**
2934  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2935  * @freq_in: external clock provided to codec.
2936  * @freq_out: target clock which codec works on.
2937  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2938  *
2939  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2940  * which make calculation more efficiently.
2941  *
2942  * Returns 0 for success or negative error code.
2943  */
2944 static int rt3261_pll_calc(const unsigned int freq_in,
2945         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2946 {
2947         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2948         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2949         bool bypass = false;
2950
2951         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2952                 return -EINVAL;
2953
2954         for (n_t = 0; n_t <= max_n; n_t++) {
2955                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2956                 if (in_t < 0)
2957                         continue;
2958                 if (in_t == freq_out) {
2959                         bypass = true;
2960                         n = n_t;
2961                         goto code_find;
2962                 }
2963                 for (m_t = 0; m_t <= max_m; m_t++) {
2964                         out_t = in_t / (m_t + 2);
2965                         red = abs(out_t - freq_out);
2966                         if (red < red_t) {
2967                                 n = n_t;
2968                                 m = m_t;
2969                                 if (red == 0)
2970                                         goto code_find;
2971                                 red_t = red;
2972                         }
2973                 }
2974         }
2975         pr_debug("Only get approximation about PLL\n");
2976
2977 code_find:
2978
2979         pll_code->m_bp = bypass;
2980         pll_code->m_code = m;
2981         pll_code->n_code = n;
2982         pll_code->k_code = 2;
2983         return 0;
2984 }
2985
2986 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2987                         unsigned int freq_in, unsigned int freq_out)
2988 {
2989         struct snd_soc_codec *codec = dai->codec;
2990         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2991         struct rt3261_pll_code pll_code;
2992         int ret, dai_sel;
2993
2994         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2995             freq_out == rt3261->pll_out)
2996                 return 0;
2997
2998         if (!freq_in || !freq_out) {
2999                 dev_dbg(codec->dev, "PLL disabled\n");
3000
3001                 rt3261->pll_in = 0;
3002                 rt3261->pll_out = 0;
3003                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3004                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
3005                 return 0;
3006         }
3007
3008         switch (source) {
3009         case RT3261_PLL1_S_MCLK:
3010                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3011                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
3012                 break;
3013         case RT3261_PLL1_S_BCLK1:
3014         case RT3261_PLL1_S_BCLK2:
3015                 dai_sel = get_sdp_info(codec, dai->id);
3016                 if (dai_sel < 0) {
3017                         dev_err(codec->dev,
3018                                 "Failed to get sdp info: %d\n", dai_sel);
3019                         return -EINVAL;
3020                 }
3021                 if (dai_sel & RT3261_U_IF1) {
3022                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3023                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
3024                 }
3025                 if (dai_sel & RT3261_U_IF2) {
3026                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3027                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
3028                 }
3029                 if (dai_sel & RT3261_U_IF3) {
3030                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3031                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
3032                 }
3033                 break;
3034         default:
3035                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
3036                 return -EINVAL;
3037         }
3038
3039         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
3040         if (ret < 0) {
3041                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
3042                 return ret;
3043         }
3044
3045         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
3046                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
3047
3048         snd_soc_write(codec, RT3261_PLL_CTRL1,
3049                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
3050         snd_soc_write(codec, RT3261_PLL_CTRL2,
3051                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
3052                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
3053
3054         rt3261->pll_in = freq_in;
3055         rt3261->pll_out = freq_out;
3056         rt3261->pll_src = source;
3057
3058         return 0;
3059 }
3060
3061 /**
3062  * rt3261_index_show - Dump private registers.
3063  * @dev: codec device.
3064  * @attr: device attribute.
3065  * @buf: buffer for display.
3066  *
3067  * To show non-zero values of all private registers.
3068  *
3069  * Returns buffer length.
3070  */
3071 static ssize_t rt3261_index_show(struct device *dev,
3072         struct device_attribute *attr, char *buf)
3073 {
3074         struct i2c_client *client = to_i2c_client(dev);
3075         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3076         struct snd_soc_codec *codec = rt3261->codec;
3077         unsigned int val;
3078         int cnt = 0, i;
3079
3080         cnt += sprintf(buf, "RT3261 index register\n");
3081         for (i = 0; i < 0xb4; i++) {
3082                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
3083                         break;
3084                 val = rt3261_index_read(codec, i);
3085                 if (!val)
3086                         continue;
3087                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
3088                                 "%02x: %04x\n", i, val);
3089         }
3090
3091         if (cnt >= PAGE_SIZE)
3092                 cnt = PAGE_SIZE - 1;
3093
3094         return cnt;
3095 }
3096 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
3097
3098 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
3099                         enum snd_soc_bias_level level)
3100 {
3101         switch (level) {
3102         case SND_SOC_BIAS_ON:
3103                 break;
3104
3105         case SND_SOC_BIAS_PREPARE:
3106                 snd_soc_update_bits(codec, RT3261_HP_VOL,
3107                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE); //bard 12-7
3108                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
3109                         RT3261_L_MUTE | RT3261_R_MUTE,
3110                         RT3261_L_MUTE | RT3261_R_MUTE);
3111                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3112                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
3113                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
3114                 break;
3115
3116         case SND_SOC_BIAS_STANDBY:
3117                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
3118                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3119                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3120                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3121                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3122                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3123                         msleep(10);
3124                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3125                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3126                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3127                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
3128                         snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3129                                 RT3261_PWR_MB1 | RT3261_PWR_MB2,
3130                                 RT3261_PWR_MB1 | RT3261_PWR_MB2);
3131                         codec->cache_only = false;
3132                         codec->cache_sync = 1;
3133                         snd_soc_cache_sync(codec);
3134                         rt3261_index_sync(codec);
3135                 }
3136                 break;
3137
3138         case SND_SOC_BIAS_OFF:
3139                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3140                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
3141                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
3142                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
3143                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
3144                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
3145                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
3146                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
3147                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
3148                 break;
3149
3150         default:
3151                 break;
3152         }
3153         codec->dapm.bias_level = level;
3154
3155         return 0;
3156 }
3157
3158 static int rt3261_proc_init(void);
3159
3160
3161 static int rt3261_probe(struct snd_soc_codec *codec)
3162 {
3163         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
3164         int ret;
3165
3166         #if defined (CONFIG_SND_SOC_RT3224)
3167         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
3168         #else
3169         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
3170         #endif
3171
3172         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
3173         if (ret != 0) {
3174                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
3175                 return ret;
3176         }
3177         codec->write = rt3261_write;
3178
3179         #ifdef RT3261_PROC
3180         rt3261_proc_init();
3181         #endif
3182
3183         #if defined (CONFIG_SND_SOC_RT5623)
3184         struct clk *iis_clk;
3185         //for rt5623 MCLK use
3186         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
3187         if (IS_ERR(iis_clk)) {
3188                 DBG("failed to get i2s clk\n");
3189                 ret = PTR_ERR(iis_clk);
3190         }else{
3191                 DBG("I2S2 got i2s clk ok!\n");
3192                 clk_enable(iis_clk);
3193                 clk_set_rate(iis_clk, 11289600);
3194                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
3195                 clk_put(iis_clk);
3196         }
3197         #endif
3198
3199         rt3261_reset(codec);
3200         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3201                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3202                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3203                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3204                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3205         msleep(10);
3206         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3207                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3208                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3209         /* DMIC */
3210         if (rt3261->dmic_en == RT3261_DMIC1) {
3211                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3212                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3213                 snd_soc_update_bits(codec, RT3261_DMIC,
3214                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3215                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3216         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3217                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3218                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3219                 snd_soc_update_bits(codec, RT3261_DMIC,
3220                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3221                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3222         }
3223         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3224         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3225         printk("read codec chip id is 0x%x\n",ret);
3226         if(0x5==ret) {
3227                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3228                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3229                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3230         }
3231         else if(0x3==ret)
3232         {
3233                 printk("you use an old chip, please use a new one\n");
3234         }
3235         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3236                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3237                         0<<7 | 0<<6 );
3238         rt3261_reg_init(codec);
3239         rt3261_customer_redefine(codec, rt3261);
3240
3241         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3242         rt3261->codec = codec;
3243
3244         snd_soc_add_controls(codec, rt3261_snd_controls,
3245                         ARRAY_SIZE(rt3261_snd_controls));
3246         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3247                         ARRAY_SIZE(rt3261_dapm_widgets));
3248         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3249                         ARRAY_SIZE(rt3261_dapm_routes));
3250
3251
3252 #if defined (CONFIG_SND_SOC_RT3261)
3253         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3254         rt3261_dsp_probe(codec);
3255 #endif
3256
3257 #ifdef RTK_IOCTL
3258 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3259         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3260         ioctl_ops->index_write = rt3261_index_write;
3261         ioctl_ops->index_read = rt3261_index_read;
3262         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3263         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3264         realtek_ce_init_hwdep(codec);
3265 #endif
3266 #endif
3267
3268
3269         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3270         if (ret != 0) {
3271                 dev_err(codec->dev,
3272                         "Failed to create index_reg sysfs files: %d\n", ret);
3273                 return ret;
3274         }
3275         rt3261_codec = codec;
3276         return 0;
3277 }
3278
3279 static int rt3261_remove(struct snd_soc_codec *codec)
3280 {
3281         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3282         return 0;
3283 }
3284
3285 #ifdef CONFIG_PM
3286 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3287 {
3288 #if defined (CONFIG_SND_SOC_RT3261)
3289         /* After opening LDO of DSP, then close LDO of codec.
3290          * (1) DSP LDO power on
3291          * (2) DSP core power off
3292          * (3) DSP IIS interface power off
3293          * (4) Toggle pin of codec LDO1 to power off
3294          */
3295         rt3261_dsp_suspend(codec, state);
3296 #endif
3297         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3298         return 0;
3299 }
3300
3301 static int rt3261_resume(struct snd_soc_codec *codec)
3302 {
3303         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3304 #if defined (CONFIG_SND_SOC_RT3261)
3305         /* After opening LDO of codec, then close LDO of DSP. */
3306         rt3261_dsp_resume(codec);
3307 #endif
3308         return 0;
3309 }
3310 #else
3311 #define rt3261_suspend NULL
3312 #define rt3261_resume NULL
3313 #endif
3314
3315 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3316 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3317                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3318
3319 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3320         .hw_params = rt3261_hw_params,
3321         .prepare = rt3261_prepare,
3322         .set_fmt = rt3261_set_dai_fmt,
3323         .set_sysclk = rt3261_set_dai_sysclk,
3324         .set_pll = rt3261_set_dai_pll,
3325 };
3326
3327 struct snd_soc_dai_driver rt3261_dai[] = {
3328         {
3329                 .name = "rt3261-aif1",
3330                 .id = RT3261_AIF1,
3331                 .playback = {
3332                         .stream_name = "AIF1 Playback",
3333                         .channels_min = 1,
3334                         .channels_max = 2,
3335                         .rates = RT3261_STEREO_RATES,
3336                         .formats = RT3261_FORMATS,
3337                 },
3338                 .capture = {
3339                         .stream_name = "AIF1 Capture",
3340                         .channels_min = 1,
3341                         .channels_max = 2,
3342                         .rates = RT3261_STEREO_RATES,
3343                         .formats = RT3261_FORMATS,
3344                 },
3345                 .ops = &rt3261_aif_dai_ops,
3346         },
3347         {
3348                 .name = "rt3261-aif2",
3349                 .id = RT3261_AIF2,
3350                 .playback = {
3351                         .stream_name = "AIF2 Playback",
3352                         .channels_min = 1,
3353                         .channels_max = 2,
3354                         .rates = RT3261_STEREO_RATES,
3355                         .formats = RT3261_FORMATS,
3356                 },
3357                 .capture = {
3358                         .stream_name = "AIF2 Capture",
3359                         .channels_min = 1,
3360                         .channels_max = 2,
3361                         .rates = RT3261_STEREO_RATES,
3362                         .formats = RT3261_FORMATS,
3363                 },
3364                 .ops = &rt3261_aif_dai_ops,
3365         },
3366 };
3367
3368 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3369         .probe = rt3261_probe,
3370         .remove = rt3261_remove,
3371         .suspend = rt3261_suspend,
3372         .resume = rt3261_resume,
3373         .write = rt3261_write,
3374         .set_bias_level = rt3261_set_bias_level,
3375         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3376         .reg_word_size = sizeof(u16),
3377         .reg_cache_default = rt3261_reg,
3378         .volatile_register = rt3261_volatile_register,
3379         .readable_register = rt3261_readable_register,
3380         .reg_cache_step = 1,
3381 };
3382
3383 static const struct i2c_device_id rt3261_i2c_id[] = {
3384         { "rt3261", 0 },
3385         { }
3386 };
3387 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3388
3389 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3390                     const struct i2c_device_id *id)
3391 {
3392         struct rt3261_priv *rt3261;
3393         int ret;
3394         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3395
3396         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3397         if (NULL == rt3261)
3398                 return -ENOMEM;
3399
3400         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3401         rt3261->io_init = pdata->io_init;
3402         rt3261->spk_num = pdata->spk_num;
3403         rt3261->modem_input_mode = pdata->modem_input_mode;
3404         rt3261->lout_to_modem_mode = pdata->lout_to_modem_mode;
3405         rt3261->spk_amplify = pdata->spk_amplify;
3406         rt3261->playback_if1_data_control = pdata->playback_if1_data_control;
3407         rt3261->playback_if2_data_control = pdata->playback_if2_data_control;
3408
3409         if(rt3261->io_init)
3410                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3411
3412         #if defined (CONFIG_SND_SOC_RT5623)
3413         rt3261->modem_is_open = 0;
3414         #endif
3415
3416         i2c_set_clientdata(i2c, rt3261);
3417         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3418         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3419                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3420         if (ret < 0)
3421                 kfree(rt3261);
3422
3423         return ret;
3424 }
3425
3426 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3427 {
3428         snd_soc_unregister_codec(&i2c->dev);
3429         kfree(i2c_get_clientdata(i2c));
3430         return 0;
3431 }
3432
3433 static void rt3261_i2c_shutdown(struct i2c_client *client)
3434 {
3435         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3436         struct snd_soc_codec *codec = rt3261->codec;
3437
3438         if (codec != NULL)
3439                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3440 }
3441
3442 struct i2c_driver rt3261_i2c_driver = {
3443         .driver = {
3444                 .name = "rt3261",
3445                 .owner = THIS_MODULE,
3446         },
3447         .probe = rt3261_i2c_probe,
3448         .remove   = __devexit_p(rt3261_i2c_remove),
3449         .shutdown = rt3261_i2c_shutdown,
3450         .id_table = rt3261_i2c_id,
3451 };
3452
3453 static int __init rt3261_modinit(void)
3454 {
3455         return i2c_add_driver(&rt3261_i2c_driver);
3456 }
3457 module_init(rt3261_modinit);
3458
3459 static void __exit rt3261_modexit(void)
3460 {
3461         i2c_del_driver(&rt3261_i2c_driver);
3462 }
3463 module_exit(rt3261_modexit);
3464
3465 MODULE_DESCRIPTION("ASoC RT3261 driver");
3466 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3467 MODULE_LICENSE("GPL");
3468
3469
3470 #ifdef RT3261_PROC
3471
3472 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3473                 unsigned long len, void *data)
3474 {
3475         char *cookie_pot;
3476         char *p;
3477         int reg;
3478         int i;
3479         int value;
3480         #if defined (CONFIG_SND_SOC_RT3261)
3481         struct rt3261_dsp_param param;
3482         #endif
3483
3484         cookie_pot = (char *)vmalloc( len );
3485         if (!cookie_pot)
3486         {
3487                 return -ENOMEM;
3488         }
3489         else
3490         {
3491                 if (copy_from_user( cookie_pot, buffer, len ))
3492                         return -EFAULT;
3493         }
3494
3495         switch(cookie_pot[0])
3496         {
3497                 case 'r':
3498                 case 'R':
3499                         printk("Read reg debug\n");
3500                         if(cookie_pot[1] ==':')
3501                         {
3502                                 strsep(&cookie_pot,":");
3503                                 while((p=strsep(&cookie_pot,",")))
3504                                 {
3505                                         reg = simple_strtol(p,NULL,16);
3506                                         value = rt3261_read(rt3261_codec,reg);
3507                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3508                                 }
3509                                 printk("\n");
3510                         }
3511                         else
3512                         {
3513                                 printk("Error Read reg debug.\n");
3514                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3515                         }
3516                         break;
3517                 case 'w':
3518                 case 'W':
3519                         printk("Write reg debug\n");
3520                         if(cookie_pot[1] ==':')
3521                         {
3522                                 strsep(&cookie_pot,":");
3523                                 while((p=strsep(&cookie_pot,"=")))
3524                                 {
3525                                         reg = simple_strtol(p,NULL,16);
3526                                         p=strsep(&cookie_pot,",");
3527                                         value = simple_strtol(p,NULL,16);
3528                                         rt3261_write(rt3261_codec,reg,value);
3529                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3530                                 }
3531                                 printk("\n");
3532                         }
3533                         else
3534                         {
3535                                 printk("Error Write reg debug.\n");
3536                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3537                         }
3538                         break;
3539                 case 'a':
3540                         printk("Dump rt3261 index reg \n");
3541
3542                         for (i = 0; i < 0xb4; i++)
3543                         {
3544                                 value = rt3261_index_read(rt3261_codec, i);
3545                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3546                         }
3547                         break;
3548                 #if defined (CONFIG_SND_SOC_RT3261)
3549                 case 'b':
3550                         param.cmd_fmt =  0x00e0;
3551                         param.cmd = RT3261_DSP_CMD_MW;
3552                         printk("Write dsp reg debug\n");
3553                         if(cookie_pot[1] ==':')
3554                         {
3555                                 strsep(&cookie_pot,":");
3556                                 while((p=strsep(&cookie_pot,"=")))
3557                                 {
3558                                         param.addr = simple_strtol(p,NULL,16);
3559                                         p=strsep(&cookie_pot,",");
3560                                         param.data = simple_strtol(p,NULL,16);
3561                                         rt3261_dsp_write(rt3261_codec,&param);
3562                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3563                                 }
3564                                 printk("\n");
3565                         }
3566                         break;
3567                 case 'c':
3568                         printk("Read dsp reg debug\n");
3569                         if(cookie_pot[1] ==':')
3570                         {
3571                                 strsep(&cookie_pot,":");
3572                                 while((p=strsep(&cookie_pot,",")))
3573                                 {
3574                                         reg = simple_strtol(p,NULL,16);
3575                                         value = rt3261_dsp_read(rt3261_codec,reg);
3576                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3577                                 }
3578                                 printk("\n");
3579                         }
3580                         break;
3581                 #endif
3582                 case 'd':
3583                         if(cookie_pot[1] ==':')
3584                         {
3585                                 strsep(&cookie_pot,":");
3586                                 while((p=strsep(&cookie_pot,"=")))
3587                                 {
3588                                         reg = simple_strtol(p,NULL,16);
3589                                         p=strsep(&cookie_pot,",");
3590                                         value = simple_strtol(p,NULL,16);
3591                                         rt3261_index_write(rt3261_codec,reg,value);
3592                                         printk("rt3261_index_write:0x%04x = 0x%04x\n",reg,value);
3593                                 }
3594                                 printk("\n");
3595                         }
3596                         break;
3597                 case 'e':
3598                         if(cookie_pot[1] ==':')
3599                         {
3600                                 strsep(&cookie_pot,":");
3601                                 while((p=strsep(&cookie_pot,",")))
3602                                 {
3603                                         reg = simple_strtol(p,NULL,16);
3604                                         value = rt3261_index_read(rt3261_codec,reg);
3605                                         printk("rt3261_index_read:0x%04x = 0x%04x\n",reg,value);
3606                                 }
3607                                 printk("\n");
3608                         }
3609                         break;
3610                 default:
3611                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3612                         printk("-->'d&&D' Open or Off the debug\n");
3613                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3614                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3615                         break;
3616         }
3617
3618         return len;
3619 }
3620
3621 static const struct file_operations rt3261_proc_fops = {
3622         .owner          = THIS_MODULE,
3623 };
3624
3625 static int rt3261_proc_init(void)
3626 {
3627         struct proc_dir_entry *rt3261_proc_entry;
3628         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3629         if(rt3261_proc_entry != NULL)
3630         {
3631                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3632                 return 0;
3633         }
3634         else
3635         {
3636                 printk("create proc error !\n");
3637                 return -1;
3638         }
3639 }
3640 #endif