sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 //#define USE_INT_CLK
  39 #define DIFFERENTIAL 1
  40 #define SINGLE_END 0
  41 #define TWO_SPK 2
  42 #define ONE_SPK 1
  43
  44 static struct snd_soc_codec *rt3261_codec;
  45
  46 #if 0
  47 #define DBG(x...)       printk(KERN_DEBUG x)
  48 #else
  49 #define DBG(x...)
  50 #endif
  51
  52 //#define RTK_IOCTL
  53 #ifdef RTK_IOCTL
  54 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  55 #include "rt_codec_ioctl.h"
  56 #include "rt3261_ioctl.h"
  57 #endif
  58 #endif
  59
  60 #include "rt3261.h"
  61 #if defined (CONFIG_SND_SOC_RT3261)
  62 #include "rt3261-dsp.h"
  63 #endif
  64
  65 #define RT3261_REG_RW 1 /* for debug */
  66 #define RT3261_DET_EXT_MIC 0
  67
  68 #define VERSION "RT3261_V1.3.0"
  69
  70 #if defined (CONFIG_SND_SOC_RT5623)
  71 extern void rt5623_on(void);
  72 extern void rt5623_off(void);
  73 #endif
  74
  75 struct rt3261_init_reg {
  76         u8 reg;
  77         u16 val;
  78 };
  79
  80 static struct rt3261_init_reg init_list[] = {
  81         {RT3261_GEN_CTRL1       , 0x3f01},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  82         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  83         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  84         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  85         {RT3261_CLS_D_OVCD      , 0x0334},//8c[8] = 1'b
  86         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  87         {RT3261_PRIV_DATA       , 0x0347},
  88         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  89         {RT3261_PRIV_DATA       , 0x3600},
  90         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  91         {RT3261_PRIV_DATA       , 0x0aa8},
  92         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  93         {RT3261_PRIV_DATA       , 0x8aaa},
  94         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  95         {RT3261_PRIV_DATA       , 0x6115},
  96         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  97         {RT3261_PRIV_DATA       , 0x0804},
  98         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  99         {RT3261_HP_VOL          , 0x8888},
 100         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
 101         {RT3261_SPO_CLSD_RATIO  , 0x0003},
 102         {RT3261_I2S1_SDP        , 0xd000},
 103 };
 104 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
 105
 106 static int rt3261_reg_init(struct snd_soc_codec *codec)
 107 {
 108         int i;
 109
 110         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 111                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 112
 113         return 0;
 114 }
 115
 116 static int rt3261_customer_redefine(struct snd_soc_codec *codec, struct rt3261_priv *rt3261)
 117 {
 118         if(rt3261->spk_num==TWO_SPK)
 119         {
 120                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 121                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 122                         1 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 123                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 124                         RT3261_M_SV_R_SPM_R, 0 << RT3261_M_SV_R_SPM_R_SFT);
 125         }
 126         else
 127         {
 128                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 129                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 130                         0 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 131                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 132                         RT3261_M_SV_R_SPM_R, 1 << RT3261_M_SV_R_SPM_R_SFT);
 133         }
 134
 135         if(rt3261->modem_input_mode==DIFFERENTIAL)
 136         {
 137                 snd_soc_update_bits(codec, RT3261_IN3_IN4,
 138                         RT3261_IN_DF2, 1 << RT3261_IN_SFT2);
 139         }
 140         else
 141         {
 142                 snd_soc_update_bits(codec, RT3261_IN3_IN4,
 143                         RT3261_IN_DF2, 0 << RT3261_IN_SFT2);
 144         }
 145
 146         if(rt3261->lout_to_modem_mode==DIFFERENTIAL)
 147         {
 148                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 149                         RT3261_LOUT_DF_MASK, 1 << RT3261_LOUT_DF);
 150         }
 151         else
 152         {
 153                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 154                         RT3261_LOUT_DF_MASK, 0 << RT3261_LOUT_DF);
 155         }
 156
 157         return 0;
 158 }
 159
 160
 161 static int rt3261_index_sync(struct snd_soc_codec *codec)
 162 {
 163         int i;
 164
 165         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 166                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 167                         RT3261_PRIV_DATA == init_list[i].reg)
 168                         snd_soc_write(codec, init_list[i].reg,
 169                                         init_list[i].val);
 170         return 0;
 171 }
 172
 173 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 174         [RT3261_RESET] = 0x000c,
 175         [RT3261_SPK_VOL] = 0xc8c8,
 176         [RT3261_HP_VOL] = 0xc8c8,
 177         [RT3261_OUTPUT] = 0xc8c8,
 178         [RT3261_MONO_OUT] = 0x8000,
 179         [RT3261_INL_INR_VOL] = 0x0808,
 180         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 181         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 182         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 183         [RT3261_ADC_DATA] = 0x2f2f,
 184         [RT3261_STO_ADC_MIXER] = 0x7060,
 185         [RT3261_MONO_ADC_MIXER] = 0x7070,
 186         [RT3261_AD_DA_MIXER] = 0x8080,
 187         [RT3261_STO_DAC_MIXER] = 0x5454,
 188         [RT3261_MONO_DAC_MIXER] = 0x5454,
 189         [RT3261_DIG_MIXER] = 0xaa00,
 190         [RT3261_DSP_PATH2] = 0xa000,
 191         [RT3261_REC_L2_MIXER] = 0x007f,
 192         [RT3261_REC_R2_MIXER] = 0x007f,
 193         [RT3261_HPO_MIXER] = 0xe000,
 194         [RT3261_SPK_L_MIXER] = 0x003e,
 195         [RT3261_SPK_R_MIXER] = 0x003e,
 196         [RT3261_SPO_L_MIXER] = 0xf800,
 197         [RT3261_SPO_R_MIXER] = 0x3800,
 198         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 199         [RT3261_MONO_MIXER] = 0xfc00,
 200         [RT3261_OUT_L3_MIXER] = 0x01ff,
 201         [RT3261_OUT_R3_MIXER] = 0x01ff,
 202         [RT3261_LOUT_MIXER] = 0xf000,
 203         [RT3261_PWR_ANLG1] = 0x00c0,
 204         [RT3261_I2S1_SDP] = 0x8000,
 205         [RT3261_I2S2_SDP] = 0x8000,
 206         [RT3261_I2S3_SDP] = 0x8000,
 207         [RT3261_ADDA_CLK1] = 0x1110,
 208         [RT3261_ADDA_CLK2] = 0x0c00,
 209         [RT3261_DMIC] = 0x1d00,
 210         [RT3261_ASRC_3] = 0x0008,
 211         [RT3261_HP_OVCD] = 0x0600,
 212         [RT3261_CLS_D_OVCD] = 0x0228,
 213         [RT3261_CLS_D_OUT] = 0xa800,
 214         [RT3261_DEPOP_M1] = 0x0004,
 215         [RT3261_DEPOP_M2] = 0x1100,
 216         [RT3261_DEPOP_M3] = 0x0646,
 217         [RT3261_CHARGE_PUMP] = 0x0c00,
 218         [RT3261_MICBIAS] = 0x3000,
 219         [RT3261_EQ_CTRL1] = 0x2080,
 220         [RT3261_DRC_AGC_1] = 0x2206,
 221         [RT3261_DRC_AGC_2] = 0x1f00,
 222         [RT3261_ANC_CTRL1] = 0x034b,
 223         [RT3261_ANC_CTRL2] = 0x0066,
 224         [RT3261_ANC_CTRL3] = 0x000b,
 225         [RT3261_GPIO_CTRL1] = 0x0400,
 226         [RT3261_DSP_CTRL3] = 0x2000,
 227         [RT3261_BASE_BACK] = 0x0013,
 228         [RT3261_MP3_PLUS1] = 0x0680,
 229         [RT3261_MP3_PLUS2] = 0x1c17,
 230         [RT3261_3D_HP] = 0x8c00,
 231         [RT3261_ADJ_HPF] = 0x2a20,
 232         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 233         [RT3261_SV_ZCD1] = 0x0809,
 234         [RT3261_VENDOR_ID1] = 0x10ec,
 235         [RT3261_VENDOR_ID2] = 0x6231,
 236 };
 237
 238 static int rt3261_reset(struct snd_soc_codec *codec)
 239 {
 240         return snd_soc_write(codec, RT3261_RESET, 0);
 241 }
 242
 243 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 244                 unsigned int reg)
 245 {
 246         unsigned int val;
 247
 248         val = codec->hw_read(codec, reg);
 249         return val;
 250 }
 251
 252 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 253                 unsigned int value, const void *data, int len)
 254 {
 255         int ret;
 256
 257         if (!snd_soc_codec_volatile_register(codec, reg) &&
 258                         reg < codec->driver->reg_cache_size &&
 259                         !codec->cache_bypass) {
 260                 ret = snd_soc_cache_write(codec, reg, value);
 261                 if (ret < 0)
 262                         return -1;
 263         }
 264
 265         if (codec->cache_only) {
 266                 codec->cache_sync = 1;
 267                 return 0;
 268         }
 269
 270         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 271         if (ret == len)
 272                 return 0;
 273         if (ret < 0)
 274                 return ret;
 275         else
 276                 return -EIO;
 277 }
 278
 279 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 280                 unsigned int value)
 281 {
 282         u8 data[3];
 283
 284         data[0] = reg;
 285         data[1] = (value >> 8) & 0xff;
 286         data[2] = value & 0xff;
 287
 288         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 289         return do_hw_write(codec, reg, value, data, 3);
 290 }
 291
 292 /**
 293  * rt3261_index_write - Write private register.
 294  * @codec: SoC audio codec device.
 295  * @reg: Private register index.
 296  * @value: Private register Data.
 297  *
 298  * Modify private register for advanced setting. It can be written through
 299  * private index (0x6a) and data (0x6c) register.
 300  *
 301  * Returns 0 for success or negative error code.
 302  */
 303 static int rt3261_index_write(struct snd_soc_codec *codec,
 304                 unsigned int reg, unsigned int value)
 305 {
 306         int ret;
 307
 308         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 309         if (ret < 0) {
 310                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 311                 goto err;
 312         }
 313         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 314         if (ret < 0) {
 315                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 316                 goto err;
 317         }
 318         return 0;
 319
 320 err:
 321         return ret;
 322 }
 323
 324 /**
 325  * rt3261_index_read - Read private register.
 326  * @codec: SoC audio codec device.
 327  * @reg: Private register index.
 328  *
 329  * Read advanced setting from private register. It can be read through
 330  * private index (0x6a) and data (0x6c) register.
 331  *
 332  * Returns private register value or negative error code.
 333  */
 334 static unsigned int rt3261_index_read(
 335         struct snd_soc_codec *codec, unsigned int reg)
 336 {
 337         int ret;
 338
 339         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 340         if (ret < 0) {
 341                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 342                 return ret;
 343         }
 344         return snd_soc_read(codec, RT3261_PRIV_DATA);
 345 }
 346
 347 /**
 348  * rt3261_index_update_bits - update private register bits
 349  * @codec: audio codec
 350  * @reg: Private register index.
 351  * @mask: register mask
 352  * @value: new value
 353  *
 354  * Writes new register value.
 355  *
 356  * Returns 1 for change, 0 for no change, or negative error code.
 357  */
 358 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 359         unsigned int reg, unsigned int mask, unsigned int value)
 360 {
 361         unsigned int old, new;
 362         int change, ret;
 363
 364         ret = rt3261_index_read(codec, reg);
 365         if (ret < 0) {
 366                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 367                 goto err;
 368         }
 369
 370         old = ret;
 371         new = (old & ~mask) | (value & mask);
 372         change = old != new;
 373         if (change) {
 374                 ret = rt3261_index_write(codec, reg, new);
 375                 if (ret < 0) {
 376                         dev_err(codec->dev,
 377                                 "Failed to write private reg: %d\n", ret);
 378                         goto err;
 379                 }
 380         }
 381         return change;
 382
 383 err:
 384         return ret;
 385 }
 386
 387 static int rt3261_volatile_register(
 388         struct snd_soc_codec *codec, unsigned int reg)
 389 {
 390         switch (reg) {
 391         case RT3261_RESET:
 392         case RT3261_PRIV_DATA:
 393         case RT3261_ASRC_5:
 394         case RT3261_EQ_CTRL1:
 395         case RT3261_DRC_AGC_1:
 396         case RT3261_ANC_CTRL1:
 397         case RT3261_IRQ_CTRL2:
 398         case RT3261_INT_IRQ_ST:
 399         case RT3261_DSP_CTRL2:
 400         case RT3261_DSP_CTRL3:
 401         case RT3261_PGM_REG_ARR1:
 402         case RT3261_PGM_REG_ARR3:
 403         case RT3261_VENDOR_ID:
 404         case RT3261_VENDOR_ID1:
 405         case RT3261_VENDOR_ID2:
 406                 return 1;
 407         default:
 408                 return 0;
 409         }
 410 }
 411
 412 static int rt3261_readable_register(
 413         struct snd_soc_codec *codec, unsigned int reg)
 414 {
 415         switch (reg) {
 416         case RT3261_RESET:
 417         case RT3261_SPK_VOL:
 418         case RT3261_HP_VOL:
 419         case RT3261_OUTPUT:
 420         case RT3261_MONO_OUT:
 421         case RT3261_IN1_IN2:
 422         case RT3261_IN3_IN4:
 423         case RT3261_INL_INR_VOL:
 424         case RT3261_DAC1_DIG_VOL:
 425         case RT3261_DAC2_DIG_VOL:
 426         case RT3261_DAC2_CTRL:
 427         case RT3261_ADC_DIG_VOL:
 428         case RT3261_ADC_DATA:
 429         case RT3261_ADC_BST_VOL:
 430         case RT3261_STO_ADC_MIXER:
 431         case RT3261_MONO_ADC_MIXER:
 432         case RT3261_AD_DA_MIXER:
 433         case RT3261_STO_DAC_MIXER:
 434         case RT3261_MONO_DAC_MIXER:
 435         case RT3261_DIG_MIXER:
 436         case RT3261_DSP_PATH1:
 437         case RT3261_DSP_PATH2:
 438         case RT3261_DIG_INF_DATA:
 439         case RT3261_REC_L1_MIXER:
 440         case RT3261_REC_L2_MIXER:
 441         case RT3261_REC_R1_MIXER:
 442         case RT3261_REC_R2_MIXER:
 443         case RT3261_HPO_MIXER:
 444         case RT3261_SPK_L_MIXER:
 445         case RT3261_SPK_R_MIXER:
 446         case RT3261_SPO_L_MIXER:
 447         case RT3261_SPO_R_MIXER:
 448         case RT3261_SPO_CLSD_RATIO:
 449         case RT3261_MONO_MIXER:
 450         case RT3261_OUT_L1_MIXER:
 451         case RT3261_OUT_L2_MIXER:
 452         case RT3261_OUT_L3_MIXER:
 453         case RT3261_OUT_R1_MIXER:
 454         case RT3261_OUT_R2_MIXER:
 455         case RT3261_OUT_R3_MIXER:
 456         case RT3261_LOUT_MIXER:
 457         case RT3261_PWR_DIG1:
 458         case RT3261_PWR_DIG2:
 459         case RT3261_PWR_ANLG1:
 460         case RT3261_PWR_ANLG2:
 461         case RT3261_PWR_MIXER:
 462         case RT3261_PWR_VOL:
 463         case RT3261_PRIV_INDEX:
 464         case RT3261_PRIV_DATA:
 465         case RT3261_I2S1_SDP:
 466         case RT3261_I2S2_SDP:
 467         case RT3261_I2S3_SDP:
 468         case RT3261_ADDA_CLK1:
 469         case RT3261_ADDA_CLK2:
 470         case RT3261_DMIC:
 471         case RT3261_GLB_CLK:
 472         case RT3261_PLL_CTRL1:
 473         case RT3261_PLL_CTRL2:
 474         case RT3261_ASRC_1:
 475         case RT3261_ASRC_2:
 476         case RT3261_ASRC_3:
 477         case RT3261_ASRC_4:
 478         case RT3261_ASRC_5:
 479         case RT3261_HP_OVCD:
 480         case RT3261_CLS_D_OVCD:
 481         case RT3261_CLS_D_OUT:
 482         case RT3261_DEPOP_M1:
 483         case RT3261_DEPOP_M2:
 484         case RT3261_DEPOP_M3:
 485         case RT3261_CHARGE_PUMP:
 486         case RT3261_PV_DET_SPK_G:
 487         case RT3261_MICBIAS:
 488         case RT3261_EQ_CTRL1:
 489         case RT3261_EQ_CTRL2:
 490         case RT3261_WIND_FILTER:
 491         case RT3261_DRC_AGC_1:
 492         case RT3261_DRC_AGC_2:
 493         case RT3261_DRC_AGC_3:
 494         case RT3261_SVOL_ZC:
 495         case RT3261_ANC_CTRL1:
 496         case RT3261_ANC_CTRL2:
 497         case RT3261_ANC_CTRL3:
 498         case RT3261_JD_CTRL:
 499         case RT3261_ANC_JD:
 500         case RT3261_IRQ_CTRL1:
 501         case RT3261_IRQ_CTRL2:
 502         case RT3261_INT_IRQ_ST:
 503         case RT3261_GPIO_CTRL1:
 504         case RT3261_GPIO_CTRL2:
 505         case RT3261_GPIO_CTRL3:
 506         case RT3261_DSP_CTRL1:
 507         case RT3261_DSP_CTRL2:
 508         case RT3261_DSP_CTRL3:
 509         case RT3261_DSP_CTRL4:
 510         case RT3261_PGM_REG_ARR1:
 511         case RT3261_PGM_REG_ARR2:
 512         case RT3261_PGM_REG_ARR3:
 513         case RT3261_PGM_REG_ARR4:
 514         case RT3261_PGM_REG_ARR5:
 515         case RT3261_SCB_FUNC:
 516         case RT3261_SCB_CTRL:
 517         case RT3261_BASE_BACK:
 518         case RT3261_MP3_PLUS1:
 519         case RT3261_MP3_PLUS2:
 520         case RT3261_3D_HP:
 521         case RT3261_ADJ_HPF:
 522         case RT3261_HP_CALIB_AMP_DET:
 523         case RT3261_HP_CALIB2:
 524         case RT3261_SV_ZCD1:
 525         case RT3261_SV_ZCD2:
 526         case RT3261_GEN_CTRL1:
 527         case RT3261_GEN_CTRL2:
 528         case RT3261_GEN_CTRL3:
 529         case RT3261_VENDOR_ID:
 530         case RT3261_VENDOR_ID1:
 531         case RT3261_VENDOR_ID2:
 532                 return 1;
 533         default:
 534                 return 0;
 535         }
 536 }
 537
 538 void codec_set_spk(bool on)
 539 {
 540
 541         struct snd_soc_codec *codec = rt3261_codec;
 542         DBG("%s: %d\n", __func__, on);
 543
 544         if(!codec)
 545                 return;
 546
 547         mutex_lock(&codec->mutex);
 548         if(on){
 549                 DBG("snd_soc_dapm_enable_pin\n");
 550                 snd_soc_dapm_enable_pin(&codec->dapm, "Headphone Jack");
 551                 snd_soc_dapm_enable_pin(&codec->dapm, "Ext Spk");
 552         }else{
 553                 DBG("snd_soc_dapm_disable_pin\n");
 554                 snd_soc_dapm_disable_pin(&codec->dapm, "Headphone Jack");
 555                 snd_soc_dapm_disable_pin(&codec->dapm, "Ext Spk");
 556         }
 557         snd_soc_dapm_sync(&codec->dapm);
 558         mutex_unlock(&codec->mutex);
 559 }
 560
 561
 562
 563 /**
 564  * rt3261_headset_mic_detect - Detect headset.
 565  * @codec: SoC audio codec device.
 566  * @jack_insert: Jack insert or not.
 567  *
 568  * Detect whether is headset or not when jack inserted.
 569  *
 570  * Returns detect status.
 571  */
 572 int rt3261_headset_mic_detect(int jack_insert)
 573 {
 574         int jack_type;
 575 #ifdef USE_INT_CLK
 576         int sclk_src;
 577 #endif
 578
 579         if(jack_insert) {
 580                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 581                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 582                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 583                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 584                 }
 585 #ifdef USE_INT_CLK
 586                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 587                         RT3261_SCLK_SRC_MASK;
 588                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 589                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 590 #endif
 591                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 592                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 593                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 594                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 595                 mdelay(400);
 596                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 597                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 598                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 599                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 600                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 601                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 602                         0x1, 0x1);
 603                 msleep(100);
 604                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 605                         jack_type = RT3261_HEADPHO_DET;
 606                 else
 607                         jack_type = RT3261_HEADSET_DET;
 608                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 609                         RT3261_MB1_OC_CLR, 0);
 610 #ifdef USE_INT_CLK
 611                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 612                         RT3261_SCLK_SRC_MASK, sclk_src);
 613 #endif
 614         } else {
 615                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 616                         RT3261_MIC1_OVCD_MASK,
 617                         RT3261_MIC1_OVCD_DIS);
 618
 619                 jack_type = RT3261_NO_JACK;
 620         }
 621
 622         return jack_type;
 623 }
 624 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 625
 626 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 627
 628 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 629         14, rt3261_dacr2_src);
 630 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 631         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 632
 633 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 634 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 635 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 636 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 637 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 638
 639 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 640 static unsigned int bst_tlv[] = {
 641         TLV_DB_RANGE_HEAD(7),
 642         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 643         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 644         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 645         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 646         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 647         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 648         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 649 };
 650
 651 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 652                 struct snd_ctl_elem_value *ucontrol)
 653 {
 654         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 655         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 656
 657         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 658
 659         return 0;
 660 }
 661
 662 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 663                 struct snd_ctl_elem_value *ucontrol)
 664 {
 665         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 666         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 667
 668         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 669                 return 0;
 670
 671         rt3261->dmic_en = ucontrol->value.integer.value[0];
 672         switch (rt3261->dmic_en) {
 673         case RT3261_DMIC_DIS:
 674                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 675                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 676                         RT3261_GP4_PIN_MASK,
 677                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 678                         RT3261_GP4_PIN_GPIO4);
 679                 snd_soc_update_bits(codec, RT3261_DMIC,
 680                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 681                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 682                 snd_soc_update_bits(codec, RT3261_DMIC,
 683                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 684                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 685                 break;
 686
 687         case RT3261_DMIC1:
 688                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 689                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 690                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 691                 snd_soc_update_bits(codec, RT3261_DMIC,
 692                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 693                         RT3261_DMIC_1_DP_MASK,
 694                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 695                         RT3261_DMIC_1_DP_IN1P);
 696                 snd_soc_update_bits(codec, RT3261_DMIC,
 697                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 698                 break;
 699
 700         case RT3261_DMIC2:
 701                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 702                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 703                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 704                 snd_soc_update_bits(codec, RT3261_DMIC,
 705                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 706                         RT3261_DMIC_2_DP_MASK,
 707                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 708                         RT3261_DMIC_2_DP_IN1N);
 709                 snd_soc_update_bits(codec, RT3261_DMIC,
 710                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 711                 break;
 712
 713         default:
 714                 return -EINVAL;
 715         }
 716
 717         return 0;
 718 }
 719
 720 //bard 8-9 s
 721 #if 0
 722 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 723                 struct snd_ctl_elem_value *ucontrol)
 724 {
 725         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 726
 727         ucontrol->value.integer.value[0] =
 728                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 729
 730         return 0;
 731 }
 732
 733 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 734                 struct snd_ctl_elem_value *ucontrol)
 735 {
 736         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 737
 738         if(ucontrol->value.integer.value[0]) {
 739                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 740                         RT3261_M_BST1_RM_L, 0);
 741                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 742                         RT3261_M_BST1_RM_R, 0);
 743         }else {
 744                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 745                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 746                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 747                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 748         }
 749
 750         return 0;
 751 }
 752
 753 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 754                 struct snd_ctl_elem_value *ucontrol)
 755 {
 756         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 757
 758         ucontrol->value.integer.value[0] =
 759                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 760
 761         return 0;
 762 }
 763
 764 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 765                 struct snd_ctl_elem_value *ucontrol)
 766 {
 767         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 768
 769         if(ucontrol->value.integer.value[0]) {
 770                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 771                         RT3261_M_BST4_RM_L, 0);
 772                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 773                         RT3261_M_BST4_RM_R, 0);
 774         }else {
 775                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 776                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 777                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 778                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 779         }
 780
 781         return 0;
 782 }
 783 #endif
 784 //bard 8-9 e
 785
 786 void hp_amp_power(struct snd_soc_codec *codec, int on)
 787 {
 788         static int hp_amp_power_count;
 789         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
 790 //      dump_reg(codec);
 791         if(on) {
 792                 if(hp_amp_power_count <= 0) {
 793                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
 794                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
 795                         /* depop parameters */
 796                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
 797                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
 798                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 799                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 800                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
 801                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
 802                         /* headphone amp power on */
 803                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 804                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
 805                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
 806                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
 807                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
 808                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 809                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 810                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA); //bard 10-18
 811                         msleep(50);
 812                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 813                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
 814                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
 815
 816                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
 817                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
 818                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
 819                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 820                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
 821                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
 822                 }
 823                 hp_amp_power_count++;
 824         } else {
 825                 hp_amp_power_count--;
 826                 if(hp_amp_power_count <= 0) {
 827                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
 828                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 829                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 830                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 831                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 832                         /* headphone amp power down */
 833                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 834                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
 835                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
 836                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 837                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
 838                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
 839                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
 840                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 841                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 842                                 0);
 843                 }
 844         }
 845 }
 846
 847 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 848                 struct snd_ctl_elem_value *ucontrol)
 849 {
 850         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 851
 852         ucontrol->value.integer.value[0] =
 853                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 854
 855         return 0;
 856 }
 857
 858 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 859                 struct snd_ctl_elem_value *ucontrol)
 860 {
 861         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 862
 863         if(ucontrol->value.integer.value[0]) {
 864                 /* headphone unmute sequence */
 865                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 866                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 867                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 868                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 869                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 870                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 871                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 872                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 873                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 874                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 875                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 876                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 877                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 878                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 879                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 880                 msleep(100);
 881                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 882                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 883                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 884                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 885                 /*bard 10-18 r
 886                 msleep(20);
 887                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 888                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 889                 */
 890         }else {
 891                 /* headphone mute sequence */
 892                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 893                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 894                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 895                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 896                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 897                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 898                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 899                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 900                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 901                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 902                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 903                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 904                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 905                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 906                 /*bard 10-18 r
 907                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 908                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 909                 msleep(90);
 910                 */
 911                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 912                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 913                 msleep(30);
 914                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 915                         RT3261_HP_R_SMT_MASK | RT3261_HP_L_SMT_MASK,
 916                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 917                 }
 918         return 0;
 919 }
 920
 921 #if defined (CONFIG_SND_SOC_RT5623)
 922 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 923                 struct snd_ctl_elem_value *ucontrol)
 924 {
 925         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 926         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 927
 928         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 929         return 0;
 930 }
 931
 932 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 933                 struct snd_ctl_elem_value *ucontrol)
 934 {
 935         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 936         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 937
 938         if(ucontrol->value.integer.value[0]) {
 939                 rt5623_on( );
 940                 rt3261->modem_is_open = 1;
 941         }else {
 942                 rt5623_off( );
 943                 rt3261->modem_is_open = 0;
 944         }
 945
 946         return 0;
 947 }
 948 #else
 949 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 950                 struct snd_ctl_elem_value *ucontrol)
 951 {
 952         return 0;
 953 }
 954
 955 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 956                 struct snd_ctl_elem_value *ucontrol)
 957 {
 958         return 0;
 959 }
 960 #endif
 961
 962 static int rt3261_dacr_sel_get(struct snd_kcontrol *kcontrol,
 963                 struct snd_ctl_elem_value *ucontrol)
 964 {
 965         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 966
 967         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x4000) >> 14;
 968
 969         return 0;
 970 }
 971
 972 static int rt3261_dacr_sel_put(struct snd_kcontrol *kcontrol,
 973                 struct snd_ctl_elem_value *ucontrol)
 974 {
 975         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 976
 977         if(ucontrol->value.integer.value[0])
 978                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x4000);
 979         else
 980                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x0);
 981
 982
 983         return 0;
 984 }
 985
 986 static int rt3261_rxdp_sel_get(struct snd_kcontrol *kcontrol,
 987                 struct snd_ctl_elem_value *ucontrol)
 988 {
 989         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 990
 991         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0400) >> 10;
 992
 993         return 0;
 994 }
 995
 996 static int rt3261_rxdp_sel_put(struct snd_kcontrol *kcontrol,
 997                 struct snd_ctl_elem_value *ucontrol)
 998 {
 999         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1000
1001         if(ucontrol->value.integer.value[0])
1002                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0400);
1003         else
1004                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0);
1005
1006
1007         return 0;
1008 }
1009
1010 static int rt3261_rxdp1_sel_get(struct snd_kcontrol *kcontrol,
1011                 struct snd_ctl_elem_value *ucontrol)
1012 {
1013         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1014
1015         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0200) >> 9;
1016
1017         return 0;
1018 }
1019
1020 static int rt3261_rxdp1_sel_put(struct snd_kcontrol *kcontrol,
1021                 struct snd_ctl_elem_value *ucontrol)
1022 {
1023         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1024
1025         if(ucontrol->value.integer.value[0])
1026                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0200);
1027         else
1028                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0);
1029
1030
1031         return 0;
1032 }
1033
1034 /* IN1/IN2 Input Type */
1035 static const char *rt3261_input_mode[] = {
1036         "Single ended", "Differential"};
1037
1038 static const SOC_ENUM_SINGLE_DECL(
1039         rt3261_in1_mode_enum, RT3261_IN1_IN2,
1040         RT3261_IN_SFT1, rt3261_input_mode);
1041
1042 static const SOC_ENUM_SINGLE_DECL(
1043         rt3261_in2_mode_enum, RT3261_IN3_IN4,
1044         RT3261_IN_SFT2, rt3261_input_mode);
1045
1046 static const SOC_ENUM_SINGLE_DECL(
1047         rt3261_in3_mode_enum, RT3261_IN1_IN2,
1048         RT3261_IN_SFT2, rt3261_input_mode);
1049
1050 //output type
1051 static const char *rt3261_output_mode[] = {
1052         "Single ended", "Differential"};
1053
1054 static const SOC_ENUM_SINGLE_DECL(
1055         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
1056         RT3261_LOUT_DF, rt3261_output_mode);
1057
1058
1059 /* Interface data select */
1060 static const char *rt3261_data_select[] = {
1061         "Normal", "Swap", "left copy to right", "right copy to left"};
1062
1063 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
1064                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
1065
1066 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
1067                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
1068
1069 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
1070                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
1071
1072 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
1073                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
1074
1075 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
1076                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
1077
1078 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
1079                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
1080
1081 /* Class D speaker gain ratio */
1082 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
1083         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
1084
1085 static const SOC_ENUM_SINGLE_DECL(
1086         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
1087         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
1088
1089 /* DMIC */
1090 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
1091
1092 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
1093
1094 /* PR-3F */
1095 static const char *rt3261_dacr_sel_mode[] = {"IF2_DAC", "IF2_ADC"};
1096
1097 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr_sel_enum, 0, 0, rt3261_dacr_sel_mode);
1098
1099 static const char *rt3261_rxdp_sel_mode[] = {"RxDP2", "RxDP1"};
1100
1101 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp_sel_enum, 0, 0, rt3261_rxdp_sel_mode);
1102
1103 static const char *rt3261_rxdp1_sel_mode[] = {"DAC1", "IF1_DAC"};
1104
1105 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp1_sel_enum, 0, 0, rt3261_rxdp1_sel_mode);
1106
1107
1108 //bard 8-9 s
1109 #if 0
1110 static const char *rt3261_mic_mode[] = {"off", "on",};
1111
1112 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
1113 #endif
1114 //bard 8-9 e
1115
1116 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
1117
1118 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
1119
1120 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
1121
1122 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
1123
1124 #ifdef RT3261_REG_RW
1125 #define REGVAL_MAX 0xffff
1126 static unsigned int regctl_addr;
1127 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
1128                         struct snd_ctl_elem_info *uinfo)
1129 {
1130         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
1131         uinfo->count = 2;
1132         uinfo->value.integer.min = 0;
1133         uinfo->value.integer.max = REGVAL_MAX;
1134         return 0;
1135 }
1136
1137 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
1138                         struct snd_ctl_elem_value *ucontrol)
1139 {
1140         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1141         ucontrol->value.integer.value[0] = regctl_addr;
1142         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
1143         return 0;
1144 }
1145
1146 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
1147                         struct snd_ctl_elem_value *ucontrol)
1148 {
1149         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1150         regctl_addr = ucontrol->value.integer.value[0];
1151         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
1152                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
1153         return 0;
1154 }
1155 #endif
1156
1157
1158 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
1159                 struct snd_ctl_elem_value *ucontrol)
1160 {
1161         struct soc_mixer_control *mc =
1162                 (struct soc_mixer_control *)kcontrol->private_value;
1163         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1164         unsigned int val = snd_soc_read(codec, mc->reg);
1165
1166         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
1167                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
1168         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
1169                 (val & RT3261_R_VOL_MASK);
1170
1171         return 0;
1172 }
1173
1174 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
1175                 struct snd_ctl_elem_value *ucontrol)
1176 {
1177         struct soc_mixer_control *mc =
1178                 (struct soc_mixer_control *)kcontrol->private_value;
1179         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1180         unsigned int val, val2;
1181
1182         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
1183         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
1184         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
1185                         RT3261_R_VOL_MASK, val << mc->shift | val2);
1186 }
1187
1188
1189 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
1190         /* Speaker Output Volume */
1191         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
1192                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1193         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
1194                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1195                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1196         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
1197                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1198                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1199         /* Headphone Output Volume */
1200         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
1201                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1202         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
1203                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1204                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1205         /* OUTPUT Control */
1206         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
1207                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1208         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
1209                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
1210         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
1211                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
1212         /* MONO Output Control */
1213         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
1214                                 RT3261_L_MUTE_SFT, 1, 1),
1215         /* DAC Digital Volume */
1216         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
1217                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
1218         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
1219                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1220                         175, 0, dac_vol_tlv),
1221         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
1222                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1223                         175, 0, dac_vol_tlv),
1224         /* IN1/IN2 Control */
1225         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
1226         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
1227                 RT3261_BST_SFT1, 8, 0, bst_tlv),
1228         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
1229         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
1230                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1231         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
1232         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
1233                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1234
1235         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
1236         /* INL/INR Volume Control */
1237         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
1238                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
1239                         31, 1, in_vol_tlv),
1240         /* ADC Digital Volume Control */
1241         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
1242                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1243         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
1244                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1245                         127, 0, adc_vol_tlv),
1246         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1247                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1248                         127, 0, adc_vol_tlv),
1249         /* ADC Boost Volume Control */
1250         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1251                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1252                         3, 0, adc_bst_tlv),
1253         /* Class D speaker gain ratio */
1254         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1255         /* DMIC */
1256         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1257                 rt3261_dmic_get, rt3261_dmic_put),
1258
1259         /* PR-3F */
1260         SOC_ENUM_EXT("DACR Select", rt3261_dacr_sel_enum,
1261                 rt3261_dacr_sel_get, rt3261_dacr_sel_put),
1262         SOC_ENUM_EXT("RxDP Select", rt3261_rxdp_sel_enum,
1263                 rt3261_rxdp_sel_get, rt3261_rxdp_sel_put),
1264         SOC_ENUM_EXT("RxDP1 Select", rt3261_rxdp1_sel_enum,
1265                 rt3261_rxdp1_sel_get, rt3261_rxdp1_sel_put),
1266 #ifdef RT3261_REG_RW
1267         {
1268                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1269                 .name = "Register Control",
1270                 .info = rt3261_regctl_info,
1271                 .get = rt3261_regctl_get,
1272                 .put = rt3261_regctl_put,
1273         },
1274 #endif
1275 //bard 8-9 s
1276 #if 0
1277         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1278                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1279         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1280                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1281         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1282                 rt3261_mic1_get, rt3261_mic1_put),
1283         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1284                 rt3261_mic2_get, rt3261_mic2_put),
1285 #endif
1286 //bard 8-9 e
1287
1288         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1289                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1290
1291         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1292                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1293
1294         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1295         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1296         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1297         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1298 };
1299
1300 /**
1301  * set_dmic_clk - Set parameter of dmic.
1302  *
1303  * @w: DAPM widget.
1304  * @kcontrol: The kcontrol of this widget.
1305  * @event: Event id.
1306  *
1307  * Choose dmic clock between 1MHz and 3MHz.
1308  * It is better for clock to approximate 3MHz.
1309  */
1310 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1311         struct snd_kcontrol *kcontrol, int event)
1312 {
1313         struct snd_soc_codec *codec = w->codec;
1314         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1315         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1316
1317         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1318         red = 3000000 * 12;
1319         for (i = 0; i < ARRAY_SIZE(div); i++) {
1320                 bound = div[i] * 3000000;
1321                 if (rate > bound)
1322                         continue;
1323                 temp = bound - rate;
1324                 if (temp < red) {
1325                         red = temp;
1326                         idx = i;
1327                 }
1328         }
1329         if (idx < 0)
1330                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1331         else
1332                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1333                                         idx << RT3261_DMIC_CLK_SFT);
1334         return idx;
1335 }
1336
1337 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1338                          struct snd_soc_dapm_widget *sink)
1339 {
1340         unsigned int val;
1341
1342         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1343         val &= RT3261_SCLK_SRC_MASK;
1344         if (val == RT3261_SCLK_SRC_PLL1)
1345                 return 1;
1346         else
1347                 return 0;
1348 }
1349
1350 /* Digital Mixer */
1351 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1352         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1353                         RT3261_M_ADC_L1_SFT, 1, 1),
1354         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1355                         RT3261_M_ADC_L2_SFT, 1, 1),
1356 };
1357
1358 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1359         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1360                         RT3261_M_ADC_R1_SFT, 1, 1),
1361         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1362                         RT3261_M_ADC_R2_SFT, 1, 1),
1363 };
1364
1365 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1366         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1367                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1368         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1369                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1370 };
1371
1372 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1373         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1374                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1375         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1376                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1377 };
1378
1379 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1380         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1381                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1382         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1383                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1384 };
1385
1386 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1387         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1388                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1389         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1390                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1391 };
1392
1393 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1394         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1395                         RT3261_M_DAC_L1_SFT, 1, 1),
1396         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1397                         RT3261_M_DAC_L2_SFT, 1, 1),
1398         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1399                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1400 };
1401
1402 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1403         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1404                         RT3261_M_DAC_R1_SFT, 1, 1),
1405         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1406                         RT3261_M_DAC_R2_SFT, 1, 1),
1407         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1408                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1409 };
1410
1411 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1412         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1413                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1414         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1415                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1416         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1417                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1418 };
1419
1420 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1421         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1422                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1423         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1424                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1425         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1426                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1427 };
1428
1429 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1430         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1431                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1432         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1433                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1434 };
1435
1436 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1437         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1438                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1439         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1440                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1441 };
1442
1443 /* Analog Input Mixer */
1444 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1445         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1446                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1447         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1448                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1449         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1450                         RT3261_M_BST2_RM_L, 1, 1),
1451         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1452                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1453         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1454                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1455         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1456                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1457 };
1458
1459 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1460         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1461                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1462         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1463                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1464         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1465                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1466         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1467                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1468         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1469                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1470         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1471                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1472 };
1473
1474 /* Analog Output Mixer */
1475 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1476         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1477                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1478         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1479                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1480         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1481                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1482         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1483                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1484         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1485                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1486 };
1487
1488 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1489         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1490                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1491         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1492                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1493         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1494                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1495         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1496                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1497         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1498                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1499 };
1500
1501 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1502         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1503                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1504         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1505                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1506         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1507                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1508         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1509                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1510         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1511                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1512         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1513                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1514         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1515                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1516         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1517                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1518 };
1519
1520 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1521         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1522                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1523         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1524                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1525         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1526                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1527         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1528                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1529         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1530                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1531         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1532                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1533         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1534                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1535         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1536                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1537         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1538                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1539 };
1540
1541 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1542 #if 0 //org
1543         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1544                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1545         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1546                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1547 #else //bard 8-27
1548         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1549                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1550 #endif
1551         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1552                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1553         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1554                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1555         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1556                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1557 };
1558 //bard 8-27 s
1559 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1560         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1561                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1562         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1563                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1564
1565 };
1566 //bard 8-27 e
1567 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1568         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1569                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1570         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1571                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1572         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1573                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1574 };
1575
1576 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1577         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1578                         RT3261_M_DAC2_HM_SFT, 1, 1),
1579         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1580                         RT3261_M_DAC1_HM_SFT, 1, 1),
1581         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1582                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1583 };
1584
1585 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1586         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1587                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1588         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1589                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1590         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1591                         RT3261_M_OV_L_LM_SFT, 1, 1),
1592         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1593                         RT3261_M_OV_R_LM_SFT, 1, 1),
1594 };
1595
1596 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1597         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1598                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1599         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1600                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1601         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1602                         RT3261_M_OV_R_MM_SFT, 1, 1),
1603         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1604                         RT3261_M_OV_L_MM_SFT, 1, 1),
1605         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1606                         RT3261_M_BST1_MM_SFT, 1, 1),
1607 };
1608
1609 /* INL/R source */
1610 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1611
1612 static const SOC_ENUM_SINGLE_DECL(
1613         rt3261_inl_enum, RT3261_INL_INR_VOL,
1614         RT3261_INL_SEL_SFT, rt3261_inl_src);
1615
1616 static const struct snd_kcontrol_new rt3261_inl_mux =
1617         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1618
1619 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1620
1621 static const SOC_ENUM_SINGLE_DECL(
1622         rt3261_inr_enum, RT3261_INL_INR_VOL,
1623         RT3261_INR_SEL_SFT, rt3261_inr_src);
1624
1625 static const struct snd_kcontrol_new rt3261_inr_mux =
1626         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1627
1628 /* Stereo ADC source */
1629 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1630
1631 static const SOC_ENUM_SINGLE_DECL(
1632         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1633         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1634
1635 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1636         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1637
1638 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1639         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1640
1641 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1642
1643 static const SOC_ENUM_SINGLE_DECL(
1644         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1645         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1646
1647 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1648         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1649
1650 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1651         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1652
1653 /* Mono ADC source */
1654 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1655
1656 static const SOC_ENUM_SINGLE_DECL(
1657         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1658         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1659
1660 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1661         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1662
1663 static const char *rt3261_mono_adc_l2_src[] =
1664         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1665
1666 static const SOC_ENUM_SINGLE_DECL(
1667         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1668         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1669
1670 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1671         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1672
1673 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1674
1675 static const SOC_ENUM_SINGLE_DECL(
1676         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1677         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1678
1679 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1680         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1681
1682 static const char *rt3261_mono_adc_r2_src[] =
1683         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1684
1685 static const SOC_ENUM_SINGLE_DECL(
1686         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1687         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1688
1689 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1690         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1691
1692 /* DAC2 channel source */
1693 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1694
1695 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1696                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1697
1698 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1699         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1700
1701 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1702
1703 static const SOC_ENUM_SINGLE_DECL(
1704         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1705         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1706
1707 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1708         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1709
1710 /* Interface 2  ADC channel source */
1711 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1712
1713 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1714                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1715
1716 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1717         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1718
1719 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1720
1721 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1722                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1723
1724 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1725         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1726
1727 /* digital interface and iis interface map */
1728 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1729         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1730         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1731
1732 static const SOC_ENUM_SINGLE_DECL(
1733         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1734         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1735
1736 static const struct snd_kcontrol_new rt3261_dai_mux =
1737         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1738
1739 /* SDI select */
1740 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1741
1742 static const SOC_ENUM_SINGLE_DECL(
1743         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1744         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1745
1746 static const struct snd_kcontrol_new rt3261_sdi_mux =
1747         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1748
1749 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1750         struct snd_kcontrol *kcontrol, int event)
1751 {
1752         struct snd_soc_codec *codec = w->codec;
1753         unsigned int val, mask;
1754
1755         switch (event) {
1756         case SND_SOC_DAPM_POST_PMU:
1757                 //rt3261_index_update_bits(codec,
1758                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1759                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1760                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1761                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1762                 if ((val & mask) ^ mask)
1763                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1764                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1765                 break;
1766
1767         case SND_SOC_DAPM_POST_PMD:
1768                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1769                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1770                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1771                 //rt3261_index_update_bits(codec,
1772                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1773                 break;
1774
1775         default:
1776                 return 0;
1777         }
1778
1779         return 0;
1780 }
1781
1782 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1783                 struct snd_kcontrol *kcontrol, int event)
1784 {
1785         struct snd_soc_codec *codec = w->codec;
1786         unsigned int val;
1787
1788         switch (event) {
1789         case SND_SOC_DAPM_POST_PMU:
1790 //bard 8-26 s
1791                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1792                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1793                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1794                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1795                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1796                 }
1797 //bard 8-26 e
1798                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1799                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1800                 rt3261_index_update_bits(codec,
1801                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1802                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1803                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1804                 break;
1805
1806         case SND_SOC_DAPM_PRE_PMD:
1807                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1808                         RT3261_L_MUTE | RT3261_R_MUTE,
1809                         RT3261_L_MUTE | RT3261_R_MUTE);
1810                 rt3261_index_update_bits(codec,
1811                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1812                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1813                         RT3261_PWR_CLS_D, 0);
1814                 break;
1815
1816         default:
1817                 return 0;
1818         }
1819
1820         return 0;
1821 }
1822
1823 #if 1 //seq
1824 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1825 {
1826 #if 0
1827         /* depop parameters */
1828         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1829                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1830         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1831                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1832                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1833         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1834         /* headphone amp power on */
1835         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1836                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1837         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1838                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1839                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1840         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1841                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1842                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1843         msleep(50);
1844         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1845                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1846                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1847                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1848                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1849         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1850                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1851         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1852         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1853                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1854                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1855 #else
1856         hp_amp_power(codec, 1);
1857 #endif
1858         /* headphone unmute sequence */
1859         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1860                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1861                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1862                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1863                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1864         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1865         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1866                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1867         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1868                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1869         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1870                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1871                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1872         snd_soc_update_bits(codec, RT3261_HP_VOL,
1873                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1874         msleep(100);
1875         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1876                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1877                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1878                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1879         /*bard 10-18 r
1880         msleep(20);
1881         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1882                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1883         */
1884 }
1885
1886 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1887 {
1888         /* headphone mute sequence */
1889         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1890                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1891                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1892                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1893                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1894         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1895         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1896                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1897         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1898                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1899         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1900                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1901                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1902                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1903         /*bard 10-18 r
1904         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1905                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1906         msleep(90);
1907         */
1908         snd_soc_update_bits(codec, RT3261_HP_VOL,
1909                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1910         msleep(30);
1911 #if 0
1912         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1913         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1914                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1915                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1916                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1917         /* headphone amp power down */
1918         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1919                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1920                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1921                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1922                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1923                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1924                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1925         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1926                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1927                 0);
1928 #else
1929         hp_amp_power(codec, 0);
1930 #endif
1931 }
1932 #else //one bit
1933 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1934 {
1935         /* depop parameters */
1936         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1937                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1938         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1939                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1940                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1941         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1942         /* headphone amp power on */
1943         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1944                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1945         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1946                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1947                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1948         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1949                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1950                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1951         msleep(50);
1952         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1953                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1954                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1955         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1956         /* headphone unmute sequence */
1957         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1958                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1959                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1960         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1961                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1962         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1963                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1964                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1965                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1966                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1967         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1968                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1969                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1970         msleep(10);
1971         snd_soc_update_bits(codec, RT3261_HP_VOL,
1972                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1973         msleep(70); //bard 10-18
1974         /*bard 10-18 r
1975         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1976                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1977         */
1978 }
1979
1980 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1981 {
1982         /*bard 10-18 r
1983         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1984                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1985         */
1986         snd_soc_update_bits(codec, RT3261_HP_VOL,
1987                 RT3261_L_MUTE | RT3261_R_MUTE,
1988                 RT3261_L_MUTE | RT3261_R_MUTE);
1989         msleep(90);
1990         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1991                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1992         msleep(30);
1993         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1994         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1995                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1996                 0);
1997 }
1998 #endif
1999
2000 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
2001         struct snd_kcontrol *kcontrol, int event)
2002 {
2003         struct snd_soc_codec *codec = w->codec;
2004
2005         switch (event) {
2006         case SND_SOC_DAPM_POST_PMU:
2007                 rt3261_pmu_depop(codec);
2008                 break;
2009
2010         case SND_SOC_DAPM_PRE_PMD:
2011                 rt3261_pmd_depop(codec);
2012                 break;
2013
2014         default:
2015                 return 0;
2016         }
2017
2018         return 0;
2019 }
2020
2021 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
2022         struct snd_kcontrol *kcontrol, int event)
2023 {
2024         struct snd_soc_codec *codec = w->codec;
2025
2026         switch (event) {
2027         case SND_SOC_DAPM_POST_PMU:
2028                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2029                                 RT3261_L_MUTE, 0);
2030                 break;
2031
2032         case SND_SOC_DAPM_PRE_PMD:
2033                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2034                         RT3261_L_MUTE, RT3261_L_MUTE);
2035                 break;
2036
2037         default:
2038                 return 0;
2039         }
2040
2041         return 0;
2042 }
2043
2044 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
2045         struct snd_kcontrol *kcontrol, int event)
2046 {
2047         struct snd_soc_codec *codec = w->codec;
2048
2049         switch (event) {
2050         case SND_SOC_DAPM_POST_PMU:
2051                 hp_amp_power(codec,1);
2052                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2053                         RT3261_PWR_LM, RT3261_PWR_LM); //bard 10-18
2054                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2055                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
2056                 break;
2057
2058         case SND_SOC_DAPM_PRE_PMD:
2059                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2060                         RT3261_L_MUTE | RT3261_R_MUTE,
2061                         RT3261_L_MUTE | RT3261_R_MUTE);
2062                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2063                         RT3261_PWR_LM, 0); //bard 10-18
2064                 hp_amp_power(codec,0);
2065                 break;
2066
2067         default:
2068                 return 0;
2069         }
2070
2071         return 0;
2072 }
2073
2074 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
2075         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
2076                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
2077         /* Input Side */
2078         /* micbias */
2079         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
2080                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
2081         #if 0
2082         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
2083                         RT3261_PWR_MB1_BIT, 0),
2084         #else
2085         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
2086                         0, 0),
2087         #endif
2088         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
2089                         RT3261_PWR_MB2_BIT, 0),
2090         /* Input Lines */
2091         SND_SOC_DAPM_INPUT("MIC1"),
2092         SND_SOC_DAPM_INPUT("MIC2"),
2093         SND_SOC_DAPM_INPUT("MIC3"),
2094         SND_SOC_DAPM_INPUT("DMIC1"),
2095         SND_SOC_DAPM_INPUT("DMIC2"),
2096
2097         SND_SOC_DAPM_INPUT("IN1P"),
2098         SND_SOC_DAPM_INPUT("IN1N"),
2099         SND_SOC_DAPM_INPUT("IN2P"),
2100         SND_SOC_DAPM_INPUT("IN2N"),
2101         SND_SOC_DAPM_INPUT("IN3P"),
2102         SND_SOC_DAPM_INPUT("IN3N"),
2103         SND_SOC_DAPM_INPUT("DMIC L1"),
2104         SND_SOC_DAPM_INPUT("DMIC R1"),
2105         SND_SOC_DAPM_INPUT("DMIC L2"),
2106         SND_SOC_DAPM_INPUT("DMIC R2"),
2107         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
2108                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
2109         /* Boost */
2110         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
2111                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
2112         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
2113                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
2114         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
2115                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
2116         /* Input Volume */
2117         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
2118                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
2119         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
2120                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
2121         /* IN Mux */
2122         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
2123         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
2124         /* REC Mixer */
2125         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
2126                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
2127         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
2128                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
2129         /* ADCs */
2130         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
2131                 0, 0),
2132         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
2133                 0, 0, rt3261_adc_event,
2134                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
2135
2136         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
2137                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
2138         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
2139                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
2140         /* ADC Mux */
2141         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2142                                 &rt3261_sto_adc_l2_mux),
2143         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2144                                 &rt3261_sto_adc_r2_mux),
2145         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2146                                 &rt3261_sto_adc_l1_mux),
2147         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2148                                 &rt3261_sto_adc_r1_mux),
2149         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2150                                 &rt3261_mono_adc_l2_mux),
2151         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2152                                 &rt3261_mono_adc_l1_mux),
2153         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2154                                 &rt3261_mono_adc_r1_mux),
2155         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2156                                 &rt3261_mono_adc_r2_mux),
2157         /* ADC Mixer */
2158         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
2159                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
2160         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
2161                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
2162         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
2163                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
2164         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
2165                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2166         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2167                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
2168         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
2169                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2170         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2171                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
2172
2173         /* IF2 Mux */
2174         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
2175                                 &rt3261_if2_adc_l_mux),
2176         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
2177                                 &rt3261_if2_adc_r_mux),
2178
2179         /* Digital Interface */
2180         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
2181                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2182         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2183         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2184         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2185         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2186         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2187         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2188         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2189                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2190         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2191         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2192         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2193         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2194         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2195         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2196         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2197                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2198         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2199         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2200         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2201         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2202         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2203         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2204
2205         /* Digital Interface Select */
2206         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2207         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2208         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2209         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2210         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2211
2212         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2213         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2214         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2215         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2216         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2217
2218         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2219         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2220
2221         /* Audio Interface */
2222         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2223         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2224         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2225         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2226         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2227         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2228
2229         /* Audio DSP */
2230         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2231
2232         /* ANC */
2233         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2234
2235         /* Output Side */
2236         /* DAC mixer before sound effect  */
2237         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2238                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2239         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2240                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2241
2242         /* DAC2 channel Mux */
2243         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2244                                 &rt3261_dac_l2_mux),
2245         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2246                                 &rt3261_dac_r2_mux),
2247 #if 0 //org
2248         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2249                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2250         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2251                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2252 #else //bard 9-26
2253         SND_SOC_DAPM_PGA("DAC L2 Volume", SND_SOC_NOPM,
2254                         0, 0, NULL, 0),
2255         SND_SOC_DAPM_PGA("DAC R2 Volume", SND_SOC_NOPM,
2256                         0, 0, NULL, 0),
2257         SND_SOC_DAPM_SUPPLY("DAC L1 Power", RT3261_PWR_DIG1,
2258                 RT3261_PWR_DAC_L1_BIT, 0, NULL, 0),
2259         SND_SOC_DAPM_SUPPLY("DAC R1 Power", RT3261_PWR_DIG1,
2260                 RT3261_PWR_DAC_R1_BIT, 0, NULL, 0),
2261         SND_SOC_DAPM_SUPPLY("DAC L2 Power", RT3261_PWR_DIG1,
2262                 RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2263         SND_SOC_DAPM_SUPPLY("DAC R2 Power", RT3261_PWR_DIG1,
2264                 RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2265 #endif
2266
2267         /* DAC Mixer */
2268         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2269                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2270         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2271                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2272         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2273                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2274         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2275                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2276         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2277                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2278         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2279                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2280         SND_SOC_DAPM_MUX("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2281                 &rt3261_dacr2_mux),
2282
2283         /* DACs */
2284 #if 0 //org
2285         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2286                         RT3261_PWR_DAC_L1_BIT, 0),
2287         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2288                         RT3261_PWR_DAC_L2_BIT, 0),
2289         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2290                         RT3261_PWR_DAC_R1_BIT, 0),
2291         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2292                         RT3261_PWR_DAC_R2_BIT, 0),
2293 #else //bard 9-26
2294         SND_SOC_DAPM_DAC("DAC L1", NULL, SND_SOC_NOPM, 0, 0),
2295         SND_SOC_DAPM_DAC("DAC R1", NULL, SND_SOC_NOPM, 0, 0),
2296         SND_SOC_DAPM_DAC("DAC L2", NULL, SND_SOC_NOPM, 0, 0),
2297         SND_SOC_DAPM_DAC("DAC R2", NULL, SND_SOC_NOPM, 0, 0),
2298 #endif
2299         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2300                 0, 0, NULL, 0),
2301         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2302                 0, 0, NULL, 0),
2303         /* SPK/OUT Mixer */
2304         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2305                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2306         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2307                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2308         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2309                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2310         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2311                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2312         /* Ouput Volume */
2313         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2314                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2315         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2316                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2317         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2318                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2319         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2320                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2321         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2322                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2323         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2324                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2325         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2326                 0, 0, NULL, 0),
2327         /* SPO/HPO/LOUT/Mono Mixer */
2328         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2329                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2330         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2331                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2332         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2333                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2334         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2335                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2336         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2337                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2338         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2339                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2340
2341         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2342                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2343         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2344                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2345         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2346                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2347         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2348                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2349                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2350
2351         /* Output Lines */
2352         SND_SOC_DAPM_OUTPUT("SPOLP"),
2353         SND_SOC_DAPM_OUTPUT("SPOLN"),
2354         SND_SOC_DAPM_OUTPUT("SPORP"),
2355         SND_SOC_DAPM_OUTPUT("SPORN"),
2356         SND_SOC_DAPM_OUTPUT("HPOL"),
2357         SND_SOC_DAPM_OUTPUT("HPOR"),
2358         SND_SOC_DAPM_OUTPUT("LOUTL"),
2359         SND_SOC_DAPM_OUTPUT("LOUTR"),
2360         SND_SOC_DAPM_OUTPUT("MonoP"),
2361         SND_SOC_DAPM_OUTPUT("MonoN"),
2362 };
2363
2364 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2365         {"IN1P", NULL, "LDO2"},
2366         {"IN2P", NULL, "LDO2"},
2367         {"IN3P", NULL, "LDO2"},
2368
2369         {"IN1P", NULL, "MIC1"},
2370         {"IN1N", NULL, "MIC1"},
2371         {"IN2P", NULL, "MIC2"},
2372         {"IN2N", NULL, "MIC2"},
2373         {"IN3P", NULL, "MIC3"},
2374         {"IN3N", NULL, "MIC3"},
2375
2376         {"DMIC L1", NULL, "DMIC1"},
2377         {"DMIC R1", NULL, "DMIC1"},
2378         {"DMIC L2", NULL, "DMIC2"},
2379         {"DMIC R2", NULL, "DMIC2"},
2380
2381         {"BST1", NULL, "IN1P"},
2382         {"BST1", NULL, "IN1N"},
2383         {"BST2", NULL, "IN2P"},
2384         {"BST2", NULL, "IN2N"},
2385         {"BST3", NULL, "IN3P"},
2386         {"BST3", NULL, "IN3N"},
2387
2388         {"INL VOL", NULL, "IN2P"},
2389         {"INR VOL", NULL, "IN2N"},
2390
2391         {"RECMIXL", "HPOL Switch", "HPOL"},
2392         {"RECMIXL", "INL Switch", "INL VOL"},
2393         {"RECMIXL", "BST3 Switch", "BST3"},
2394         {"RECMIXL", "BST2 Switch", "BST2"},
2395         {"RECMIXL", "BST1 Switch", "BST1"},
2396         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2397
2398         {"RECMIXR", "HPOR Switch", "HPOR"},
2399         {"RECMIXR", "INR Switch", "INR VOL"},
2400         {"RECMIXR", "BST3 Switch", "BST3"},
2401         {"RECMIXR", "BST2 Switch", "BST2"},
2402         {"RECMIXR", "BST1 Switch", "BST1"},
2403         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2404
2405         {"ADC L", NULL, "RECMIXL"},
2406         {"ADC L", NULL, "ADC L power"},
2407         {"ADC R", NULL, "RECMIXR"},
2408         {"ADC R", NULL, "ADC R power"},
2409
2410         {"DMIC L1", NULL, "DMIC CLK"},
2411         {"DMIC L2", NULL, "DMIC CLK"},
2412
2413         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2414         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2415         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2416         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2417         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2418
2419         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2420         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2421         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2422         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2423         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2424
2425         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2426         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2427         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2428         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2429         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2430
2431         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2432         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2433         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2434         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2435         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2436
2437         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2438         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2439         {"Stereo ADC MIXL", NULL, "stereo filter"},
2440         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2441
2442         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2443         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2444         {"Stereo ADC MIXR", NULL, "stereo filter"},
2445         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2446
2447         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2448         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2449         {"Mono ADC MIXL", NULL, "mono left filter"},
2450         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2451
2452         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2453         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2454         {"Mono ADC MIXR", NULL, "mono right filter"},
2455         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2456
2457         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2458         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2459
2460         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2461         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2462         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2463         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2464         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2465         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2466
2467         {"IF1 ADC", NULL, "I2S1"},
2468         {"IF1 ADC", NULL, "IF1 ADC L"},
2469         {"IF1 ADC", NULL, "IF1 ADC R"},
2470         {"IF2 ADC", NULL, "I2S2"},
2471         {"IF2 ADC", NULL, "IF2 ADC L"},
2472         {"IF2 ADC", NULL, "IF2 ADC R"},
2473         {"IF3 ADC", NULL, "I2S3"},
2474         {"IF3 ADC", NULL, "IF3 ADC L"},
2475         {"IF3 ADC", NULL, "IF3 ADC R"},
2476
2477         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2478         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2479         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2480         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2481         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2482         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2483         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2484         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2485         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2486         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2487
2488         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2489         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2490         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2491         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2492         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2493         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2494         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2495         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2496         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2497         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2498
2499         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2500         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2501         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2502         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2503         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2504         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2505         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2506         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2507
2508         {"AIF1TX", NULL, "DAI1 TX Mux"},
2509         {"AIF1TX", NULL, "SDI1 TX Mux"},
2510         {"AIF2TX", NULL, "DAI2 TX Mux"},
2511         {"AIF2TX", NULL, "SDI2 TX Mux"},
2512         {"AIF3TX", NULL, "DAI3 TX Mux"},
2513
2514         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2515         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2516         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2517         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2518         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2519         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2520         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2521         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2522
2523         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2524         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2525         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2526         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2527         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2528         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2529         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2530         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2531
2532         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2533         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2534         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2535         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2536         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2537         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2538         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2539         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2540
2541         {"IF1 DAC", NULL, "I2S1"},
2542         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2543         {"IF2 DAC", NULL, "I2S2"},
2544         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2545         {"IF3 DAC", NULL, "I2S3"},
2546         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2547
2548         {"IF1 DAC L", NULL, "IF1 DAC"},
2549         {"IF1 DAC R", NULL, "IF1 DAC"},
2550         {"IF2 DAC L", NULL, "IF2 DAC"},
2551         {"IF2 DAC R", NULL, "IF2 DAC"},
2552         {"IF3 DAC L", NULL, "IF3 DAC"},
2553         {"IF3 DAC R", NULL, "IF3 DAC"},
2554
2555         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2556         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2557         {"DAC MIXL", NULL, "DAC L1 Power"}, //bard 9-26
2558         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2559         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2560         {"DAC MIXR", NULL, "DAC R1 Power"}, //bard 9-26
2561
2562         {"ANC", NULL, "Stereo ADC MIXL"},
2563         {"ANC", NULL, "Stereo ADC MIXR"},
2564
2565         {"Audio DSP", NULL, "DAC MIXL"},
2566         {"Audio DSP", NULL, "DAC MIXR"},
2567
2568         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2569         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2570         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2571         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2572         {"DAC L2 Volume", NULL, "DAC L2 Power"}, //bard 9-26
2573
2574         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2575         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2576         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2577         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2578         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2579         {"DAC R2 Volume", NULL, "DAC R2 Power"}, //bsrd 9-26
2580
2581         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2582         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2583         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2584         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2585         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2586         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2587
2588         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2589         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2590         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2591         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2592         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2593         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2594
2595         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2596         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2597         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2598         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2599
2600         {"DAC L1", NULL, "Stereo DAC MIXL"},
2601         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2602         {"DAC L1", NULL, "DAC L1 Power"}, //bard 9-26
2603         {"DAC R1", NULL, "Stereo DAC MIXR"},
2604         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2605         {"DAC R1", NULL, "DAC R1 Power"}, //bard 9-26
2606         {"DAC L2", NULL, "Mono DAC MIXL"},
2607         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2608         {"DAC L2", NULL, "DAC L2 Power"}, //bard 9-26
2609         {"DAC R2", NULL, "Mono DAC MIXR"},
2610         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2611         {"DAC R2", NULL, "DAC R2 Power"}, //bard 9-26
2612
2613         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2614         {"SPK MIXL", "INL Switch", "INL VOL"},
2615         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2616         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2617         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2618         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2619         {"SPK MIXR", "INR Switch", "INR VOL"},
2620         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2621         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2622         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2623
2624         {"OUT MIXL", "BST3 Switch", "BST3"},
2625         {"OUT MIXL", "BST1 Switch", "BST1"},
2626         {"OUT MIXL", "INL Switch", "INL VOL"},
2627         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2628         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2629         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2630         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2631
2632         {"OUT MIXR", "BST3 Switch", "BST3"},
2633         {"OUT MIXR", "BST2 Switch", "BST2"},
2634         {"OUT MIXR", "BST1 Switch", "BST1"},
2635         {"OUT MIXR", "INR Switch", "INR VOL"},
2636         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2637         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2638         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2639         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2640
2641         {"SPKVOL L", NULL, "SPK MIXL"},
2642         {"SPKVOL R", NULL, "SPK MIXR"},
2643         {"HPOVOL L", NULL, "OUT MIXL"},
2644         {"HPOVOL R", NULL, "OUT MIXR"},
2645         {"OUTVOL L", NULL, "OUT MIXL"},
2646         {"OUTVOL R", NULL, "OUT MIXR"},
2647 #if 0//org
2648         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2649         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2650 #else //bard 8-27
2651         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2652         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2653         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2654 #endif
2655         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2656         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2657         {"SPOL MIX", "BST1 Switch", "BST1"},
2658         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2659         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2660         {"SPOR MIX", "BST1 Switch", "BST1"},
2661
2662         {"DAC 2", NULL, "DAC L2"},
2663         {"DAC 2", NULL, "DAC R2"},
2664         {"DAC 1", NULL, "DAC L1"},
2665         {"DAC 1", NULL, "DAC R1"},
2666         {"HPOVOL", NULL, "HPOVOL L"},
2667         {"HPOVOL", NULL, "HPOVOL R"},
2668         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2669         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2670         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2671
2672         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2673         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2674         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2675         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2676
2677         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2678         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2679         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2680         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2681         {"Mono MIX", "BST1 Switch", "BST1"},
2682
2683         {"SPK amp", NULL, "SPOL MIX"},
2684         {"SPK amp", NULL, "SPOR MIX"},
2685         {"SPOLP", NULL, "SPK amp"},
2686         {"SPOLN", NULL, "SPK amp"},
2687         {"SPORP", NULL, "SPK amp"},
2688         {"SPORN", NULL, "SPK amp"},
2689
2690         {"HP amp", NULL, "HPO MIX"},
2691         {"HPOL", NULL, "HP amp"},
2692         {"HPOR", NULL, "HP amp"},
2693
2694         {"LOUT amp", NULL, "LOUT MIX"},
2695         {"LOUTL", NULL, "LOUT amp"},
2696         {"LOUTR", NULL, "LOUT amp"},
2697
2698         {"Mono amp", NULL, "Mono MIX"},
2699         {"MonoP", NULL, "Mono amp"},
2700         {"MonoN", NULL, "Mono amp"},
2701 };
2702
2703 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2704 {
2705         int ret = 0, val;
2706
2707         if(codec == NULL)
2708                 return -EINVAL;
2709
2710         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2711         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2712         switch (dai_id) {
2713         case RT3261_AIF1:
2714                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2715                         val == RT3261_IF_113)
2716                         ret |= RT3261_U_IF1;
2717                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2718                         val == RT3261_IF_113)
2719                         ret |= RT3261_U_IF2;
2720                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2721                         ret |= RT3261_U_IF3;
2722                 break;
2723
2724         case RT3261_AIF2:
2725                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2726                         val == RT3261_IF_223)
2727                         ret |= RT3261_U_IF1;
2728                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2729                         val == RT3261_IF_223)
2730                         ret |= RT3261_U_IF2;
2731                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2732                         ret |= RT3261_U_IF3;
2733                 break;
2734
2735         default:
2736                 ret = -EINVAL;
2737                 break;
2738         }
2739
2740         return ret;
2741 }
2742
2743 static int get_clk_info(int sclk, int rate)
2744 {
2745         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2746
2747         if (sclk <= 0 || rate <= 0)
2748                 return -EINVAL;
2749
2750         rate = rate << 8;
2751         for (i = 0; i < ARRAY_SIZE(pd); i++)
2752                 if (sclk == rate * pd[i])
2753                         return i;
2754
2755         return -EINVAL;
2756 }
2757
2758 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2759         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2760 {
2761         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2762         struct snd_soc_codec *codec = rtd->codec;
2763         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2764         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2765         int pre_div, bclk_ms, frame_size;
2766
2767         rt3261->lrck[dai->id] = params_rate(params);
2768         if(dai->id == 1)
2769                 rt3261->lrck[dai->id] = 8000;
2770         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2771         if (pre_div < 0) {
2772                 dev_err(codec->dev, "Unsupported clock setting\n");
2773                 return -EINVAL;
2774         }
2775         frame_size = snd_soc_params_to_frame_size(params);
2776         if (frame_size < 0) {
2777                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2778                 return -EINVAL;
2779         }
2780         bclk_ms = frame_size > 32 ? 1 : 0;
2781         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2782
2783         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2784                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2785         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2786                                 bclk_ms, pre_div, dai->id);
2787
2788         switch (params_format(params)) {
2789         case SNDRV_PCM_FORMAT_S16_LE:
2790                 break;
2791         case SNDRV_PCM_FORMAT_S20_3LE:
2792                 val_len |= RT3261_I2S_DL_20;
2793                 break;
2794         case SNDRV_PCM_FORMAT_S24_LE:
2795                 val_len |= RT3261_I2S_DL_24;
2796                 break;
2797         case SNDRV_PCM_FORMAT_S8:
2798                 val_len |= RT3261_I2S_DL_8;
2799                 break;
2800         default:
2801                 return -EINVAL;
2802         }
2803
2804         dai_sel = get_sdp_info(codec, dai->id);
2805         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2806         if (dai_sel < 0) {
2807                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2808                 return -EINVAL;
2809         }
2810         if (dai_sel & RT3261_U_IF1) {
2811                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2812                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2813                         pre_div << RT3261_I2S_PD1_SFT;
2814                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2815                         RT3261_I2S_DL_MASK, val_len);
2816                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2817         }
2818         if (dai_sel & RT3261_U_IF2) {
2819                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2820                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2821                         pre_div << RT3261_I2S_PD2_SFT;
2822                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2823                         RT3261_I2S_DL_MASK, val_len);
2824                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2825         }
2826
2827         return 0;
2828 }
2829
2830 static int rt3261_prepare(struct snd_pcm_substream *substream,
2831                                 struct snd_soc_dai *dai)
2832 {
2833         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2834         struct snd_soc_codec *codec = rtd->codec;
2835         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2836
2837         rt3261->aif_pu = dai->id;
2838         return 0;
2839 }
2840
2841 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2842 {
2843         struct snd_soc_codec *codec = dai->codec;
2844         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2845         unsigned int reg_val = 0, dai_sel;
2846
2847         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2848         case SND_SOC_DAIFMT_CBM_CFM:
2849                 rt3261->master[dai->id] = 1;
2850                 break;
2851         case SND_SOC_DAIFMT_CBS_CFS:
2852                 reg_val |= RT3261_I2S_MS_S;
2853                 rt3261->master[dai->id] = 0;
2854                 break;
2855         default:
2856                 return -EINVAL;
2857         }
2858
2859         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2860         case SND_SOC_DAIFMT_NB_NF:
2861                 break;
2862         case SND_SOC_DAIFMT_IB_NF:
2863                 reg_val |= RT3261_I2S_BP_INV;
2864                 break;
2865         default:
2866                 return -EINVAL;
2867         }
2868
2869         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2870         case SND_SOC_DAIFMT_I2S:
2871                 break;
2872         case SND_SOC_DAIFMT_LEFT_J:
2873                 reg_val |= RT3261_I2S_DF_LEFT;
2874                 break;
2875         case SND_SOC_DAIFMT_DSP_A:
2876                 reg_val |= RT3261_I2S_DF_PCM_A;
2877                 break;
2878         case SND_SOC_DAIFMT_DSP_B:
2879                 reg_val |= RT3261_I2S_DF_PCM_B;
2880                 break;
2881         default:
2882                 return -EINVAL;
2883         }
2884
2885         dai_sel = get_sdp_info(codec, dai->id);
2886         if (dai_sel < 0) {
2887                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2888                 return -EINVAL;
2889         }
2890         if (dai_sel & RT3261_U_IF1) {
2891                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2892                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2893                         RT3261_I2S_DF_MASK, reg_val);
2894         }
2895         if (dai_sel & RT3261_U_IF2) {
2896                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2897                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2898                         RT3261_I2S_DF_MASK, reg_val);
2899         }
2900
2901         return 0;
2902 }
2903
2904 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2905                 int clk_id, unsigned int freq, int dir)
2906 {
2907         struct snd_soc_codec *codec = dai->codec;
2908         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2909         unsigned int reg_val = 0;
2910
2911         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2912                 return 0;
2913
2914         switch (clk_id) {
2915         case RT3261_SCLK_S_MCLK:
2916                 reg_val |= RT3261_SCLK_SRC_MCLK;
2917                 break;
2918         case RT3261_SCLK_S_PLL1:
2919                 reg_val |= RT3261_SCLK_SRC_PLL1;
2920                 break;
2921         case RT3261_SCLK_S_RCCLK:
2922                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2923                 break;
2924         default:
2925                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2926                 return -EINVAL;
2927         }
2928         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2929                 RT3261_SCLK_SRC_MASK, reg_val);
2930         rt3261->sysclk = freq;
2931         rt3261->sysclk_src = clk_id;
2932
2933         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2934
2935         return 0;
2936 }
2937
2938 /**
2939  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2940  * @freq_in: external clock provided to codec.
2941  * @freq_out: target clock which codec works on.
2942  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2943  *
2944  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2945  * which make calculation more efficiently.
2946  *
2947  * Returns 0 for success or negative error code.
2948  */
2949 static int rt3261_pll_calc(const unsigned int freq_in,
2950         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2951 {
2952         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2953         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2954         bool bypass = false;
2955
2956         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2957                 return -EINVAL;
2958
2959         for (n_t = 0; n_t <= max_n; n_t++) {
2960                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2961                 if (in_t < 0)
2962                         continue;
2963                 if (in_t == freq_out) {
2964                         bypass = true;
2965                         n = n_t;
2966                         goto code_find;
2967                 }
2968                 for (m_t = 0; m_t <= max_m; m_t++) {
2969                         out_t = in_t / (m_t + 2);
2970                         red = abs(out_t - freq_out);
2971                         if (red < red_t) {
2972                                 n = n_t;
2973                                 m = m_t;
2974                                 if (red == 0)
2975                                         goto code_find;
2976                                 red_t = red;
2977                         }
2978                 }
2979         }
2980         pr_debug("Only get approximation about PLL\n");
2981
2982 code_find:
2983
2984         pll_code->m_bp = bypass;
2985         pll_code->m_code = m;
2986         pll_code->n_code = n;
2987         pll_code->k_code = 2;
2988         return 0;
2989 }
2990
2991 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2992                         unsigned int freq_in, unsigned int freq_out)
2993 {
2994         struct snd_soc_codec *codec = dai->codec;
2995         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2996         struct rt3261_pll_code pll_code;
2997         int ret, dai_sel;
2998
2999         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
3000             freq_out == rt3261->pll_out)
3001                 return 0;
3002
3003         if (!freq_in || !freq_out) {
3004                 dev_dbg(codec->dev, "PLL disabled\n");
3005
3006                 rt3261->pll_in = 0;
3007                 rt3261->pll_out = 0;
3008                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3009                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
3010                 return 0;
3011         }
3012
3013         switch (source) {
3014         case RT3261_PLL1_S_MCLK:
3015                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3016                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
3017                 break;
3018         case RT3261_PLL1_S_BCLK1:
3019         case RT3261_PLL1_S_BCLK2:
3020                 dai_sel = get_sdp_info(codec, dai->id);
3021                 if (dai_sel < 0) {
3022                         dev_err(codec->dev,
3023                                 "Failed to get sdp info: %d\n", dai_sel);
3024                         return -EINVAL;
3025                 }
3026                 if (dai_sel & RT3261_U_IF1) {
3027                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3028                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
3029                 }
3030                 if (dai_sel & RT3261_U_IF2) {
3031                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3032                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
3033                 }
3034                 if (dai_sel & RT3261_U_IF3) {
3035                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3036                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
3037                 }
3038                 break;
3039         default:
3040                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
3041                 return -EINVAL;
3042         }
3043
3044         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
3045         if (ret < 0) {
3046                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
3047                 return ret;
3048         }
3049
3050         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
3051                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
3052
3053         snd_soc_write(codec, RT3261_PLL_CTRL1,
3054                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
3055         snd_soc_write(codec, RT3261_PLL_CTRL2,
3056                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
3057                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
3058
3059         rt3261->pll_in = freq_in;
3060         rt3261->pll_out = freq_out;
3061         rt3261->pll_src = source;
3062
3063         return 0;
3064 }
3065
3066 /**
3067  * rt3261_index_show - Dump private registers.
3068  * @dev: codec device.
3069  * @attr: device attribute.
3070  * @buf: buffer for display.
3071  *
3072  * To show non-zero values of all private registers.
3073  *
3074  * Returns buffer length.
3075  */
3076 static ssize_t rt3261_index_show(struct device *dev,
3077         struct device_attribute *attr, char *buf)
3078 {
3079         struct i2c_client *client = to_i2c_client(dev);
3080         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3081         struct snd_soc_codec *codec = rt3261->codec;
3082         unsigned int val;
3083         int cnt = 0, i;
3084
3085         cnt += sprintf(buf, "RT3261 index register\n");
3086         for (i = 0; i < 0xb4; i++) {
3087                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
3088                         break;
3089                 val = rt3261_index_read(codec, i);
3090                 if (!val)
3091                         continue;
3092                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
3093                                 "%02x: %04x\n", i, val);
3094         }
3095
3096         if (cnt >= PAGE_SIZE)
3097                 cnt = PAGE_SIZE - 1;
3098
3099         return cnt;
3100 }
3101 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
3102
3103 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
3104                         enum snd_soc_bias_level level)
3105 {
3106         switch (level) {
3107         case SND_SOC_BIAS_ON:
3108                 break;
3109
3110         case SND_SOC_BIAS_PREPARE:
3111                 /* headphone mute sequence */
3112                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
3113                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
3114                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
3115                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
3116                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
3117                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
3118                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3119                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
3120                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3121                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
3122                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3123                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
3124                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
3125                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
3126
3127                 snd_soc_update_bits(codec, RT3261_HP_VOL,
3128                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
3129                 msleep(30);
3130                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3131
3132                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
3133                         RT3261_L_MUTE | RT3261_R_MUTE,
3134                         RT3261_L_MUTE | RT3261_R_MUTE);
3135                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3136                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
3137                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
3138                 break;
3139
3140         case SND_SOC_BIAS_STANDBY:
3141                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
3142                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3143                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3144                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3145                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3146                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3147                         msleep(10);
3148                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3149                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3150                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3151                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
3152                         codec->cache_only = false;
3153                         codec->cache_sync = 1;
3154                         snd_soc_cache_sync(codec);
3155                         rt3261_index_sync(codec);
3156                 }
3157                 break;
3158
3159         case SND_SOC_BIAS_OFF:
3160                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3161                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
3162                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
3163                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
3164                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
3165                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
3166                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
3167                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
3168                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
3169                 break;
3170
3171         default:
3172                 break;
3173         }
3174         codec->dapm.bias_level = level;
3175
3176         return 0;
3177 }
3178
3179 static int rt3261_proc_init(void);
3180
3181
3182 static int rt3261_probe(struct snd_soc_codec *codec)
3183 {
3184         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
3185         int ret;
3186         struct clk *iis_clk;
3187
3188         #if defined (CONFIG_SND_SOC_RT3224)
3189         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
3190         #else
3191         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
3192         #endif
3193
3194         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
3195         if (ret != 0) {
3196                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
3197                 return ret;
3198         }
3199         codec->write = rt3261_write;
3200
3201         #ifdef RT3261_PROC
3202         rt3261_proc_init();
3203         #endif
3204
3205         #if defined (CONFIG_SND_SOC_RT5623)
3206         //for rt5623 MCLK use
3207         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
3208         if (IS_ERR(iis_clk)) {
3209                 DBG("failed to get i2s clk\n");
3210                 ret = PTR_ERR(iis_clk);
3211         }else{
3212                 DBG("I2S2 got i2s clk ok!\n");
3213                 clk_enable(iis_clk);
3214                 clk_set_rate(iis_clk, 11289600);
3215                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
3216                 clk_put(iis_clk);
3217         }
3218         #endif
3219
3220         rt3261_reset(codec);
3221         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3222                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3223                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3224                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3225                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3226         msleep(10);
3227         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3228                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3229                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3230         /* DMIC */
3231         if (rt3261->dmic_en == RT3261_DMIC1) {
3232                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3233                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3234                 snd_soc_update_bits(codec, RT3261_DMIC,
3235                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3236                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3237         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3238                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3239                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3240                 snd_soc_update_bits(codec, RT3261_DMIC,
3241                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3242                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3243         }
3244         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3245         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3246         printk("read codec chip id is 0x%x\n",ret);
3247         if(0x5==ret) {
3248                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3249                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3250                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3251         }
3252         else if(0x3==ret)
3253         {
3254                 printk("you use an old chip, please use a new one\n");
3255         }
3256         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3257                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3258                         0<<7 | 0<<6 );
3259         rt3261_reg_init(codec);
3260         rt3261_customer_redefine(codec, rt3261);
3261
3262         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3263         rt3261->codec = codec;
3264
3265         snd_soc_add_controls(codec, rt3261_snd_controls,
3266                         ARRAY_SIZE(rt3261_snd_controls));
3267         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3268                         ARRAY_SIZE(rt3261_dapm_widgets));
3269         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3270                         ARRAY_SIZE(rt3261_dapm_routes));
3271
3272
3273 #if defined (CONFIG_SND_SOC_RT3261)
3274         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3275         rt3261_dsp_probe(codec);
3276 #endif
3277
3278 #ifdef RTK_IOCTL
3279 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3280         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3281         ioctl_ops->index_write = rt3261_index_write;
3282         ioctl_ops->index_read = rt3261_index_read;
3283         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3284         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3285         realtek_ce_init_hwdep(codec);
3286 #endif
3287 #endif
3288
3289
3290         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3291         if (ret != 0) {
3292                 dev_err(codec->dev,
3293                         "Failed to create index_reg sysfs files: %d\n", ret);
3294                 return ret;
3295         }
3296         rt3261_codec = codec;
3297         return 0;
3298 }
3299
3300 static int rt3261_remove(struct snd_soc_codec *codec)
3301 {
3302         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3303         return 0;
3304 }
3305
3306 #ifdef CONFIG_PM
3307 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3308 {
3309 #if defined (CONFIG_SND_SOC_RT3261)
3310         /* After opening LDO of DSP, then close LDO of codec.
3311          * (1) DSP LDO power on
3312          * (2) DSP core power off
3313          * (3) DSP IIS interface power off
3314          * (4) Toggle pin of codec LDO1 to power off
3315          */
3316         rt3261_dsp_suspend(codec, state);
3317 #endif
3318         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3319         return 0;
3320 }
3321
3322 static int rt3261_resume(struct snd_soc_codec *codec)
3323 {
3324         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3325 #if defined (CONFIG_SND_SOC_RT3261)
3326         /* After opening LDO of codec, then close LDO of DSP. */
3327         rt3261_dsp_resume(codec);
3328 #endif
3329         return 0;
3330 }
3331 #else
3332 #define rt3261_suspend NULL
3333 #define rt3261_resume NULL
3334 #endif
3335
3336 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3337 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3338                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3339
3340 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3341         .hw_params = rt3261_hw_params,
3342         .prepare = rt3261_prepare,
3343         .set_fmt = rt3261_set_dai_fmt,
3344         .set_sysclk = rt3261_set_dai_sysclk,
3345         .set_pll = rt3261_set_dai_pll,
3346 };
3347
3348 struct snd_soc_dai_driver rt3261_dai[] = {
3349         {
3350                 .name = "rt3261-aif1",
3351                 .id = RT3261_AIF1,
3352                 .playback = {
3353                         .stream_name = "AIF1 Playback",
3354                         .channels_min = 1,
3355                         .channels_max = 2,
3356                         .rates = RT3261_STEREO_RATES,
3357                         .formats = RT3261_FORMATS,
3358                 },
3359                 .capture = {
3360                         .stream_name = "AIF1 Capture",
3361                         .channels_min = 1,
3362                         .channels_max = 2,
3363                         .rates = RT3261_STEREO_RATES,
3364                         .formats = RT3261_FORMATS,
3365                 },
3366                 .ops = &rt3261_aif_dai_ops,
3367         },
3368         {
3369                 .name = "rt3261-aif2",
3370                 .id = RT3261_AIF2,
3371                 .playback = {
3372                         .stream_name = "AIF2 Playback",
3373                         .channels_min = 1,
3374                         .channels_max = 2,
3375                         .rates = RT3261_STEREO_RATES,
3376                         .formats = RT3261_FORMATS,
3377                 },
3378                 .capture = {
3379                         .stream_name = "AIF2 Capture",
3380                         .channels_min = 1,
3381                         .channels_max = 2,
3382                         .rates = RT3261_STEREO_RATES,
3383                         .formats = RT3261_FORMATS,
3384                 },
3385                 .ops = &rt3261_aif_dai_ops,
3386         },
3387 };
3388
3389 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3390         .probe = rt3261_probe,
3391         .remove = rt3261_remove,
3392         .suspend = rt3261_suspend,
3393         .resume = rt3261_resume,
3394         .write = rt3261_write,
3395         .set_bias_level = rt3261_set_bias_level,
3396         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3397         .reg_word_size = sizeof(u16),
3398         .reg_cache_default = rt3261_reg,
3399         .volatile_register = rt3261_volatile_register,
3400         .readable_register = rt3261_readable_register,
3401         .reg_cache_step = 1,
3402 };
3403
3404 static const struct i2c_device_id rt3261_i2c_id[] = {
3405         { "rt3261", 0 },
3406         { }
3407 };
3408 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3409
3410 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3411                     const struct i2c_device_id *id)
3412 {
3413         struct rt3261_priv *rt3261;
3414         int ret;
3415         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3416
3417         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3418         if (NULL == rt3261)
3419                 return -ENOMEM;
3420
3421         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3422         rt3261->io_init = pdata->io_init;
3423         rt3261->spk_num = pdata->spk_num;
3424         rt3261->modem_input_mode = pdata->modem_input_mode;
3425         rt3261->lout_to_modem_mode = pdata->lout_to_modem_mode;
3426
3427         if(rt3261->io_init)
3428                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3429
3430         #if defined (CONFIG_SND_SOC_RT5623)
3431         rt3261->modem_is_open = 0;
3432         #endif
3433
3434         i2c_set_clientdata(i2c, rt3261);
3435         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3436         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3437                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3438         if (ret < 0)
3439                 kfree(rt3261);
3440
3441         return ret;
3442 }
3443
3444 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3445 {
3446         snd_soc_unregister_codec(&i2c->dev);
3447         kfree(i2c_get_clientdata(i2c));
3448         return 0;
3449 }
3450
3451 static void rt3261_i2c_shutdown(struct i2c_client *client)
3452 {
3453         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3454         struct snd_soc_codec *codec = rt3261->codec;
3455
3456         if (codec != NULL)
3457                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3458 }
3459
3460 struct i2c_driver rt3261_i2c_driver = {
3461         .driver = {
3462                 .name = "rt3261",
3463                 .owner = THIS_MODULE,
3464         },
3465         .probe = rt3261_i2c_probe,
3466         .remove   = __devexit_p(rt3261_i2c_remove),
3467         .shutdown = rt3261_i2c_shutdown,
3468         .id_table = rt3261_i2c_id,
3469 };
3470
3471 static int __init rt3261_modinit(void)
3472 {
3473         return i2c_add_driver(&rt3261_i2c_driver);
3474 }
3475 module_init(rt3261_modinit);
3476
3477 static void __exit rt3261_modexit(void)
3478 {
3479         i2c_del_driver(&rt3261_i2c_driver);
3480 }
3481 module_exit(rt3261_modexit);
3482
3483 MODULE_DESCRIPTION("ASoC RT3261 driver");
3484 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3485 MODULE_LICENSE("GPL");
3486
3487
3488 #ifdef RT3261_PROC
3489
3490 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3491                 unsigned long len, void *data)
3492 {
3493         char *cookie_pot;
3494         char *p;
3495         int reg;
3496         int i;
3497         int value;
3498         #if defined (CONFIG_SND_SOC_RT3261)
3499         struct rt3261_dsp_param param;
3500         #endif
3501
3502         cookie_pot = (char *)vmalloc( len );
3503         if (!cookie_pot)
3504         {
3505                 return -ENOMEM;
3506         }
3507         else
3508         {
3509                 if (copy_from_user( cookie_pot, buffer, len ))
3510                         return -EFAULT;
3511         }
3512
3513         switch(cookie_pot[0])
3514         {
3515                 case 'r':
3516                 case 'R':
3517                         printk("Read reg debug\n");
3518                         if(cookie_pot[1] ==':')
3519                         {
3520                                 strsep(&cookie_pot,":");
3521                                 while((p=strsep(&cookie_pot,",")))
3522                                 {
3523                                         reg = simple_strtol(p,NULL,16);
3524                                         value = rt3261_read(rt3261_codec,reg);
3525                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3526                                 }
3527                                 printk("\n");
3528                         }
3529                         else
3530                         {
3531                                 printk("Error Read reg debug.\n");
3532                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3533                         }
3534                         break;
3535                 case 'w':
3536                 case 'W':
3537                         printk("Write reg debug\n");
3538                         if(cookie_pot[1] ==':')
3539                         {
3540                                 strsep(&cookie_pot,":");
3541                                 while((p=strsep(&cookie_pot,"=")))
3542                                 {
3543                                         reg = simple_strtol(p,NULL,16);
3544                                         p=strsep(&cookie_pot,",");
3545                                         value = simple_strtol(p,NULL,16);
3546                                         rt3261_write(rt3261_codec,reg,value);
3547                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3548                                 }
3549                                 printk("\n");
3550                         }
3551                         else
3552                         {
3553                                 printk("Error Write reg debug.\n");
3554                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3555                         }
3556                         break;
3557                 case 'a':
3558                         printk("Dump rt3261 index reg \n");
3559
3560                         for (i = 0; i < 0xb4; i++)
3561                         {
3562                                 value = rt3261_index_read(rt3261_codec, i);
3563                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3564                         }
3565                         break;
3566                 #if defined (CONFIG_SND_SOC_RT3261)
3567                 case 'b':
3568                         param.cmd_fmt =  0x00e0;
3569                         param.cmd = RT3261_DSP_CMD_MW;
3570                         printk("Write dsp reg debug\n");
3571                         if(cookie_pot[1] ==':')
3572                         {
3573                                 strsep(&cookie_pot,":");
3574                                 while((p=strsep(&cookie_pot,"=")))
3575                                 {
3576                                         param.addr = simple_strtol(p,NULL,16);
3577                                         p=strsep(&cookie_pot,",");
3578                                         param.data = simple_strtol(p,NULL,16);
3579                                         rt3261_dsp_write(rt3261_codec,&param);
3580                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3581                                 }
3582                                 printk("\n");
3583                         }
3584                         break;
3585                 case 'c':
3586                         printk("Read dsp reg debug\n");
3587                         if(cookie_pot[1] ==':')
3588                         {
3589                                 strsep(&cookie_pot,":");
3590                                 while((p=strsep(&cookie_pot,",")))
3591                                 {
3592                                         reg = simple_strtol(p,NULL,16);
3593                                         value = rt3261_dsp_read(rt3261_codec,reg);
3594                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3595                                 }
3596                                 printk("\n");
3597                         }
3598                         break;
3599                 #endif
3600                 case 'd':
3601                         if(cookie_pot[1] ==':')
3602                         {
3603                                 strsep(&cookie_pot,":");
3604                                 while((p=strsep(&cookie_pot,"=")))
3605                                 {
3606                                         reg = simple_strtol(p,NULL,16);
3607                                         p=strsep(&cookie_pot,",");
3608                                         value = simple_strtol(p,NULL,16);
3609                                         rt3261_index_write(rt3261_codec,reg,value);
3610                                         printk("rt3261_index_write:0x%04x = 0x%04x\n",reg,value);
3611                                 }
3612                                 printk("\n");
3613                         }
3614                         break;
3615                 case 'e':
3616                         if(cookie_pot[1] ==':')
3617                         {
3618                                 strsep(&cookie_pot,":");
3619                                 while((p=strsep(&cookie_pot,",")))
3620                                 {
3621                                         reg = simple_strtol(p,NULL,16);
3622                                         value = rt3261_index_read(rt3261_codec,reg);
3623                                         printk("rt3261_index_read:0x%04x = 0x%04x\n",reg,value);
3624                                 }
3625                                 printk("\n");
3626                         }
3627                         break;
3628                 default:
3629                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3630                         printk("-->'d&&D' Open or Off the debug\n");
3631                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3632                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3633                         break;
3634         }
3635
3636         return len;
3637 }
3638
3639 static const struct file_operations rt3261_proc_fops = {
3640         .owner          = THIS_MODULE,
3641 };
3642
3643 static int rt3261_proc_init(void)
3644 {
3645         struct proc_dir_entry *rt3261_proc_entry;
3646         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3647         if(rt3261_proc_entry != NULL)
3648         {
3649                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3650                 return 0;
3651         }
3652         else
3653         {
3654                 printk("create proc error !\n");
3655                 return -1;
3656         }
3657 }
3658 #endif