sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 //#define USE_INT_CLK
  39 #define DIFFERENTIAL 1
  40 #define SINGLE_END 0
  41 #define TWO_SPK 2
  42 #define ONE_SPK 1
  43
  44 static struct snd_soc_codec *rt3261_codec;
  45
  46 #if 0
  47 #define DBG(x...)       printk(KERN_DEBUG x)
  48 #else
  49 #define DBG(x...)
  50 #endif
  51
  52 #define RTK_IOCTL
  53 #ifdef RTK_IOCTL
  54 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  55 #include "rt_codec_ioctl.h"
  56 #include "rt3261_ioctl.h"
  57 #endif
  58 #endif
  59
  60 #include "rt3261.h"
  61 #if defined (CONFIG_SND_SOC_RT3261)
  62 #include "rt3261-dsp.h"
  63 #endif
  64
  65 #define RT3261_REG_RW 1 /* for debug */
  66 #define RT3261_DET_EXT_MIC 0
  67
  68 #define VERSION "RT3261_V1.3.0"
  69
  70 #if defined (CONFIG_SND_SOC_RT5623)
  71 extern void rt5623_on(void);
  72 extern void rt5623_off(void);
  73 #endif
  74
  75 struct rt3261_init_reg {
  76         u8 reg;
  77         u16 val;
  78 };
  79
  80 static struct rt3261_init_reg init_list[] = {
  81         {RT3261_GEN_CTRL1       , 0x3f01},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  82         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  83         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  84         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  85         {RT3261_CLS_D_OVCD      , 0x0334},//8c[8] = 1'b
  86         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  87         {RT3261_PRIV_DATA       , 0x0347},
  88         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  89         {RT3261_PRIV_DATA       , 0x3600},
  90         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  91         {RT3261_PRIV_DATA       , 0x0aa8},
  92         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  93         {RT3261_PRIV_DATA       , 0x8aaa},
  94         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  95         {RT3261_PRIV_DATA       , 0x6115},
  96         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  97         {RT3261_PRIV_DATA       , 0x0804},
  98         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  99         {RT3261_HP_VOL          , 0x8888},
 100         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
 101         {RT3261_SPO_CLSD_RATIO  , 0x0001},
 102         {RT3261_I2S1_SDP        , 0xd000},
 103 };
 104 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
 105
 106 static int rt3261_reg_init(struct snd_soc_codec *codec)
 107 {
 108         int i;
 109
 110         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 111                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 112
 113         return 0;
 114 }
 115
 116 static int rt3261_customer_redefine(struct snd_soc_codec *codec, struct rt3261_priv *rt3261)
 117 {
 118         if(rt3261->spk_num==TWO_SPK)
 119         {
 120                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 121                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 122                         1 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 123                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 124                         RT3261_M_SV_R_SPM_R, 0 << RT3261_M_SV_R_SPM_R_SFT);
 125         }
 126         else
 127         {
 128                 snd_soc_update_bits(codec, RT3261_SPO_L_MIXER,
 129                         RT3261_M_SV_R_SPM_L | RT3261_M_SV_L_SPM_L,
 130                         0 << RT3261_M_SV_R_SPM_L_SFT | 0 << RT3261_M_SV_L_SPM_L_SFT);
 131                 snd_soc_update_bits(codec, RT3261_SPO_R_MIXER,
 132                         RT3261_M_SV_R_SPM_R, 1 << RT3261_M_SV_R_SPM_R_SFT);
 133         }
 134
 135
 136         snd_soc_update_bits(codec, RT3261_IN3_IN4,
 137                 RT3261_IN_DF2, rt3261->modem_input_mode << RT3261_IN_SFT2);
 138         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
 139                 RT3261_LOUT_DF_MASK, rt3261->lout_to_modem_mode << RT3261_LOUT_DF);
 140         snd_soc_update_bits(codec, RT3261_SPO_CLSD_RATIO,
 141                 RT3261_SPO_CLSD_RATIO_MASK, rt3261->spk_amplify);
 142         snd_soc_update_bits(codec, RT3261_DIG_INF_DATA,
 143                 RT3261_IF1_DAC_SEL_MASK | RT3261_IF2_DAC_SEL_MASK,
 144                 (rt3261->playback_if1_data_control<<RT3261_IF1_DAC_SEL_SFT) | (rt3261->playback_if2_data_control<<RT3261_IF2_DAC_SEL_SFT));
 145
 146         return 0;
 147 }
 148
 149
 150 static int rt3261_index_sync(struct snd_soc_codec *codec)
 151 {
 152         int i;
 153
 154         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 155                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 156                         RT3261_PRIV_DATA == init_list[i].reg)
 157                         snd_soc_write(codec, init_list[i].reg,
 158                                         init_list[i].val);
 159         return 0;
 160 }
 161
 162 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 163         [RT3261_RESET] = 0x000c,
 164         [RT3261_SPK_VOL] = 0xc8c8,
 165         [RT3261_HP_VOL] = 0xc8c8,
 166         [RT3261_OUTPUT] = 0xc8c8,
 167         [RT3261_MONO_OUT] = 0x8000,
 168         [RT3261_INL_INR_VOL] = 0x0808,
 169         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 170         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 171         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 172         [RT3261_ADC_DATA] = 0x2f2f,
 173         [RT3261_STO_ADC_MIXER] = 0x7060,
 174         [RT3261_MONO_ADC_MIXER] = 0x7070,
 175         [RT3261_AD_DA_MIXER] = 0x8080,
 176         [RT3261_STO_DAC_MIXER] = 0x5454,
 177         [RT3261_MONO_DAC_MIXER] = 0x5454,
 178         [RT3261_DIG_MIXER] = 0xaa00,
 179         [RT3261_DSP_PATH2] = 0xa000,
 180         [RT3261_REC_L2_MIXER] = 0x007f,
 181         [RT3261_REC_R2_MIXER] = 0x007f,
 182         [RT3261_HPO_MIXER] = 0xe000,
 183         [RT3261_SPK_L_MIXER] = 0x003e,
 184         [RT3261_SPK_R_MIXER] = 0x003e,
 185         [RT3261_SPO_L_MIXER] = 0xf800,
 186         [RT3261_SPO_R_MIXER] = 0x3800,
 187         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 188         [RT3261_MONO_MIXER] = 0xfc00,
 189         [RT3261_OUT_L3_MIXER] = 0x01ff,
 190         [RT3261_OUT_R3_MIXER] = 0x01ff,
 191         [RT3261_LOUT_MIXER] = 0xf000,
 192         [RT3261_PWR_ANLG1] = 0x00c0,
 193         [RT3261_I2S1_SDP] = 0x8000,
 194         [RT3261_I2S2_SDP] = 0x8000,
 195         [RT3261_I2S3_SDP] = 0x8000,
 196         [RT3261_ADDA_CLK1] = 0x1110,
 197         [RT3261_ADDA_CLK2] = 0x0c00,
 198         [RT3261_DMIC] = 0x1d00,
 199         [RT3261_ASRC_3] = 0x0008,
 200         [RT3261_HP_OVCD] = 0x0600,
 201         [RT3261_CLS_D_OVCD] = 0x0228,
 202         [RT3261_CLS_D_OUT] = 0xa800,
 203         [RT3261_DEPOP_M1] = 0x0004,
 204         [RT3261_DEPOP_M2] = 0x1100,
 205         [RT3261_DEPOP_M3] = 0x0646,
 206         [RT3261_CHARGE_PUMP] = 0x0c00,
 207         [RT3261_MICBIAS] = 0x3000,
 208         [RT3261_EQ_CTRL1] = 0x2080,
 209         [RT3261_DRC_AGC_1] = 0x2206,
 210         [RT3261_DRC_AGC_2] = 0x1f00,
 211         [RT3261_ANC_CTRL1] = 0x034b,
 212         [RT3261_ANC_CTRL2] = 0x0066,
 213         [RT3261_ANC_CTRL3] = 0x000b,
 214         [RT3261_GPIO_CTRL1] = 0x0400,
 215         [RT3261_DSP_CTRL3] = 0x2000,
 216         [RT3261_BASE_BACK] = 0x0013,
 217         [RT3261_MP3_PLUS1] = 0x0680,
 218         [RT3261_MP3_PLUS2] = 0x1c17,
 219         [RT3261_3D_HP] = 0x8c00,
 220         [RT3261_ADJ_HPF] = 0x2a20,
 221         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 222         [RT3261_SV_ZCD1] = 0x0809,
 223         [RT3261_VENDOR_ID1] = 0x10ec,
 224         [RT3261_VENDOR_ID2] = 0x6231,
 225 };
 226
 227 static int rt3261_reset(struct snd_soc_codec *codec)
 228 {
 229         return snd_soc_write(codec, RT3261_RESET, 0);
 230 }
 231
 232 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 233                 unsigned int reg)
 234 {
 235         unsigned int val;
 236
 237         val = codec->hw_read(codec, reg);
 238         return val;
 239 }
 240
 241 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 242                 unsigned int value, const void *data, int len)
 243 {
 244         int ret;
 245
 246         if (!snd_soc_codec_volatile_register(codec, reg) &&
 247                         reg < codec->driver->reg_cache_size &&
 248                         !codec->cache_bypass) {
 249                 ret = snd_soc_cache_write(codec, reg, value);
 250                 if (ret < 0)
 251                         return -1;
 252         }
 253
 254         if (codec->cache_only) {
 255                 codec->cache_sync = 1;
 256                 return 0;
 257         }
 258
 259         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 260         if (ret == len)
 261                 return 0;
 262         if (ret < 0)
 263                 return ret;
 264         else
 265                 return -EIO;
 266 }
 267
 268 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 269                 unsigned int value)
 270 {
 271         u8 data[3];
 272
 273         data[0] = reg;
 274         data[1] = (value >> 8) & 0xff;
 275         data[2] = value & 0xff;
 276
 277         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 278         return do_hw_write(codec, reg, value, data, 3);
 279 }
 280
 281 /**
 282  * rt3261_index_write - Write private register.
 283  * @codec: SoC audio codec device.
 284  * @reg: Private register index.
 285  * @value: Private register Data.
 286  *
 287  * Modify private register for advanced setting. It can be written through
 288  * private index (0x6a) and data (0x6c) register.
 289  *
 290  * Returns 0 for success or negative error code.
 291  */
 292 static int rt3261_index_write(struct snd_soc_codec *codec,
 293                 unsigned int reg, unsigned int value)
 294 {
 295         int ret;
 296
 297         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 298         if (ret < 0) {
 299                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 300                 goto err;
 301         }
 302         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 303         if (ret < 0) {
 304                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 305                 goto err;
 306         }
 307         return 0;
 308
 309 err:
 310         return ret;
 311 }
 312
 313 /**
 314  * rt3261_index_read - Read private register.
 315  * @codec: SoC audio codec device.
 316  * @reg: Private register index.
 317  *
 318  * Read advanced setting from private register. It can be read through
 319  * private index (0x6a) and data (0x6c) register.
 320  *
 321  * Returns private register value or negative error code.
 322  */
 323 static unsigned int rt3261_index_read(
 324         struct snd_soc_codec *codec, unsigned int reg)
 325 {
 326         int ret;
 327
 328         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 329         if (ret < 0) {
 330                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 331                 return ret;
 332         }
 333         return snd_soc_read(codec, RT3261_PRIV_DATA);
 334 }
 335
 336 /**
 337  * rt3261_index_update_bits - update private register bits
 338  * @codec: audio codec
 339  * @reg: Private register index.
 340  * @mask: register mask
 341  * @value: new value
 342  *
 343  * Writes new register value.
 344  *
 345  * Returns 1 for change, 0 for no change, or negative error code.
 346  */
 347 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 348         unsigned int reg, unsigned int mask, unsigned int value)
 349 {
 350         unsigned int old, new;
 351         int change, ret;
 352
 353         ret = rt3261_index_read(codec, reg);
 354         if (ret < 0) {
 355                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 356                 goto err;
 357         }
 358
 359         old = ret;
 360         new = (old & ~mask) | (value & mask);
 361         change = old != new;
 362         if (change) {
 363                 ret = rt3261_index_write(codec, reg, new);
 364                 if (ret < 0) {
 365                         dev_err(codec->dev,
 366                                 "Failed to write private reg: %d\n", ret);
 367                         goto err;
 368                 }
 369         }
 370         return change;
 371
 372 err:
 373         return ret;
 374 }
 375
 376 static int rt3261_volatile_register(
 377         struct snd_soc_codec *codec, unsigned int reg)
 378 {
 379         switch (reg) {
 380         case RT3261_RESET:
 381         case RT3261_PRIV_DATA:
 382         case RT3261_ASRC_5:
 383         case RT3261_EQ_CTRL1:
 384         case RT3261_DRC_AGC_1:
 385         case RT3261_ANC_CTRL1:
 386         case RT3261_IRQ_CTRL2:
 387         case RT3261_INT_IRQ_ST:
 388         case RT3261_DSP_CTRL2:
 389         case RT3261_DSP_CTRL3:
 390         case RT3261_PGM_REG_ARR1:
 391         case RT3261_PGM_REG_ARR3:
 392         case RT3261_VENDOR_ID:
 393         case RT3261_VENDOR_ID1:
 394         case RT3261_VENDOR_ID2:
 395                 return 1;
 396         default:
 397                 return 0;
 398         }
 399 }
 400
 401 static int rt3261_readable_register(
 402         struct snd_soc_codec *codec, unsigned int reg)
 403 {
 404         switch (reg) {
 405         case RT3261_RESET:
 406         case RT3261_SPK_VOL:
 407         case RT3261_HP_VOL:
 408         case RT3261_OUTPUT:
 409         case RT3261_MONO_OUT:
 410         case RT3261_IN1_IN2:
 411         case RT3261_IN3_IN4:
 412         case RT3261_INL_INR_VOL:
 413         case RT3261_DAC1_DIG_VOL:
 414         case RT3261_DAC2_DIG_VOL:
 415         case RT3261_DAC2_CTRL:
 416         case RT3261_ADC_DIG_VOL:
 417         case RT3261_ADC_DATA:
 418         case RT3261_ADC_BST_VOL:
 419         case RT3261_STO_ADC_MIXER:
 420         case RT3261_MONO_ADC_MIXER:
 421         case RT3261_AD_DA_MIXER:
 422         case RT3261_STO_DAC_MIXER:
 423         case RT3261_MONO_DAC_MIXER:
 424         case RT3261_DIG_MIXER:
 425         case RT3261_DSP_PATH1:
 426         case RT3261_DSP_PATH2:
 427         case RT3261_DIG_INF_DATA:
 428         case RT3261_REC_L1_MIXER:
 429         case RT3261_REC_L2_MIXER:
 430         case RT3261_REC_R1_MIXER:
 431         case RT3261_REC_R2_MIXER:
 432         case RT3261_HPO_MIXER:
 433         case RT3261_SPK_L_MIXER:
 434         case RT3261_SPK_R_MIXER:
 435         case RT3261_SPO_L_MIXER:
 436         case RT3261_SPO_R_MIXER:
 437         case RT3261_SPO_CLSD_RATIO:
 438         case RT3261_MONO_MIXER:
 439         case RT3261_OUT_L1_MIXER:
 440         case RT3261_OUT_L2_MIXER:
 441         case RT3261_OUT_L3_MIXER:
 442         case RT3261_OUT_R1_MIXER:
 443         case RT3261_OUT_R2_MIXER:
 444         case RT3261_OUT_R3_MIXER:
 445         case RT3261_LOUT_MIXER:
 446         case RT3261_PWR_DIG1:
 447         case RT3261_PWR_DIG2:
 448         case RT3261_PWR_ANLG1:
 449         case RT3261_PWR_ANLG2:
 450         case RT3261_PWR_MIXER:
 451         case RT3261_PWR_VOL:
 452         case RT3261_PRIV_INDEX:
 453         case RT3261_PRIV_DATA:
 454         case RT3261_I2S1_SDP:
 455         case RT3261_I2S2_SDP:
 456         case RT3261_I2S3_SDP:
 457         case RT3261_ADDA_CLK1:
 458         case RT3261_ADDA_CLK2:
 459         case RT3261_DMIC:
 460         case RT3261_GLB_CLK:
 461         case RT3261_PLL_CTRL1:
 462         case RT3261_PLL_CTRL2:
 463         case RT3261_ASRC_1:
 464         case RT3261_ASRC_2:
 465         case RT3261_ASRC_3:
 466         case RT3261_ASRC_4:
 467         case RT3261_ASRC_5:
 468         case RT3261_HP_OVCD:
 469         case RT3261_CLS_D_OVCD:
 470         case RT3261_CLS_D_OUT:
 471         case RT3261_DEPOP_M1:
 472         case RT3261_DEPOP_M2:
 473         case RT3261_DEPOP_M3:
 474         case RT3261_CHARGE_PUMP:
 475         case RT3261_PV_DET_SPK_G:
 476         case RT3261_MICBIAS:
 477         case RT3261_EQ_CTRL1:
 478         case RT3261_EQ_CTRL2:
 479         case RT3261_WIND_FILTER:
 480         case RT3261_DRC_AGC_1:
 481         case RT3261_DRC_AGC_2:
 482         case RT3261_DRC_AGC_3:
 483         case RT3261_SVOL_ZC:
 484         case RT3261_ANC_CTRL1:
 485         case RT3261_ANC_CTRL2:
 486         case RT3261_ANC_CTRL3:
 487         case RT3261_JD_CTRL:
 488         case RT3261_ANC_JD:
 489         case RT3261_IRQ_CTRL1:
 490         case RT3261_IRQ_CTRL2:
 491         case RT3261_INT_IRQ_ST:
 492         case RT3261_GPIO_CTRL1:
 493         case RT3261_GPIO_CTRL2:
 494         case RT3261_GPIO_CTRL3:
 495         case RT3261_DSP_CTRL1:
 496         case RT3261_DSP_CTRL2:
 497         case RT3261_DSP_CTRL3:
 498         case RT3261_DSP_CTRL4:
 499         case RT3261_PGM_REG_ARR1:
 500         case RT3261_PGM_REG_ARR2:
 501         case RT3261_PGM_REG_ARR3:
 502         case RT3261_PGM_REG_ARR4:
 503         case RT3261_PGM_REG_ARR5:
 504         case RT3261_SCB_FUNC:
 505         case RT3261_SCB_CTRL:
 506         case RT3261_BASE_BACK:
 507         case RT3261_MP3_PLUS1:
 508         case RT3261_MP3_PLUS2:
 509         case RT3261_3D_HP:
 510         case RT3261_ADJ_HPF:
 511         case RT3261_HP_CALIB_AMP_DET:
 512         case RT3261_HP_CALIB2:
 513         case RT3261_SV_ZCD1:
 514         case RT3261_SV_ZCD2:
 515         case RT3261_GEN_CTRL1:
 516         case RT3261_GEN_CTRL2:
 517         case RT3261_GEN_CTRL3:
 518         case RT3261_VENDOR_ID:
 519         case RT3261_VENDOR_ID1:
 520         case RT3261_VENDOR_ID2:
 521                 return 1;
 522         default:
 523                 return 0;
 524         }
 525 }
 526
 527 void codec_set_spk(bool on)
 528 {
 529
 530         struct snd_soc_codec *codec = rt3261_codec;
 531         DBG("%s: %d\n", __func__, on);
 532
 533         if(!codec)
 534                 return;
 535
 536         mutex_lock(&codec->mutex);
 537         if(on){
 538                 DBG("snd_soc_dapm_enable_pin\n");
 539                 snd_soc_dapm_enable_pin(&codec->dapm, "Headphone Jack");
 540                 snd_soc_dapm_enable_pin(&codec->dapm, "Ext Spk");
 541         }else{
 542                 DBG("snd_soc_dapm_disable_pin\n");
 543                 snd_soc_dapm_disable_pin(&codec->dapm, "Headphone Jack");
 544                 snd_soc_dapm_disable_pin(&codec->dapm, "Ext Spk");
 545         }
 546         snd_soc_dapm_sync(&codec->dapm);
 547         mutex_unlock(&codec->mutex);
 548 }
 549
 550
 551
 552 /**
 553  * rt3261_headset_mic_detect - Detect headset.
 554  * @codec: SoC audio codec device.
 555  * @jack_insert: Jack insert or not.
 556  *
 557  * Detect whether is headset or not when jack inserted.
 558  *
 559  * Returns detect status.
 560  */
 561 int rt3261_headset_mic_detect(int jack_insert)
 562 {
 563         int jack_type;
 564 #ifdef USE_INT_CLK
 565         int sclk_src;
 566 #endif
 567
 568         if(rt3261_codec == NULL){
 569                 return -1;
 570         }
 571
 572         if(jack_insert) {
 573                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 574                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 575                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 576                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 577                 }
 578 #ifdef USE_INT_CLK
 579                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 580                         RT3261_SCLK_SRC_MASK;
 581                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 582                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 583 #endif
 584                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 585                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 586                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 587                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 588                 msleep(400);
 589                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 590                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 591                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 592                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 593                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 594                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 595                         0x1, 0x1);
 596                 msleep(100);
 597                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 598                         jack_type = RT3261_HEADPHO_DET;
 599                 else
 600                         jack_type = RT3261_HEADSET_DET;
 601                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 602                         RT3261_MB1_OC_CLR, 0);
 603 #ifdef USE_INT_CLK
 604                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 605                         RT3261_SCLK_SRC_MASK, sclk_src);
 606 #endif
 607         } else {
 608                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 609                         RT3261_MIC1_OVCD_MASK,
 610                         RT3261_MIC1_OVCD_DIS);
 611
 612                 jack_type = RT3261_NO_JACK;
 613         }
 614
 615         return jack_type;
 616 }
 617 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 618
 619 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 620
 621 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 622         14, rt3261_dacr2_src);
 623 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 624         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 625
 626 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 627 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 628 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 629 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 630 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 631
 632 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 633 static unsigned int bst_tlv[] = {
 634         TLV_DB_RANGE_HEAD(7),
 635         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 636         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 637         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 638         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 639         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 640         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 641         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 642 };
 643
 644 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 645                 struct snd_ctl_elem_value *ucontrol)
 646 {
 647         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 648         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 649
 650         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 651
 652         return 0;
 653 }
 654
 655 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 656                 struct snd_ctl_elem_value *ucontrol)
 657 {
 658         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 659         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 660
 661         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 662                 return 0;
 663
 664         rt3261->dmic_en = ucontrol->value.integer.value[0];
 665         switch (rt3261->dmic_en) {
 666         case RT3261_DMIC_DIS:
 667                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 668                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 669                         RT3261_GP4_PIN_MASK,
 670                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 671                         RT3261_GP4_PIN_GPIO4);
 672                 snd_soc_update_bits(codec, RT3261_DMIC,
 673                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 674                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 675                 snd_soc_update_bits(codec, RT3261_DMIC,
 676                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 677                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 678                 break;
 679
 680         case RT3261_DMIC1:
 681                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 682                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 683                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 684                 snd_soc_update_bits(codec, RT3261_DMIC,
 685                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 686                         RT3261_DMIC_1_DP_MASK,
 687                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 688                         RT3261_DMIC_1_DP_IN1P);
 689                 snd_soc_update_bits(codec, RT3261_DMIC,
 690                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 691                 break;
 692
 693         case RT3261_DMIC2:
 694                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 695                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 696                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 697                 snd_soc_update_bits(codec, RT3261_DMIC,
 698                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 699                         RT3261_DMIC_2_DP_MASK,
 700                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 701                         RT3261_DMIC_2_DP_IN1N);
 702                 snd_soc_update_bits(codec, RT3261_DMIC,
 703                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 704                 break;
 705
 706         default:
 707                 return -EINVAL;
 708         }
 709
 710         return 0;
 711 }
 712
 713 //bard 8-9 s
 714 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 715                 struct snd_ctl_elem_value *ucontrol)
 716 {
 717         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 718
 719         ucontrol->value.integer.value[0] =
 720                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 721
 722         return 0;
 723 }
 724
 725 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 726                 struct snd_ctl_elem_value *ucontrol)
 727 {
 728         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 729
 730         if(ucontrol->value.integer.value[0]==0) {
 731                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 732                         RT3261_M_BST1_RM_L, 0);
 733                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 734                         RT3261_M_BST1_RM_R, 0);
 735         }else {
 736                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 737                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 738                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 739                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 740         }
 741
 742         return 0;
 743 }
 744
 745 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 746                 struct snd_ctl_elem_value *ucontrol)
 747 {
 748         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 749
 750         ucontrol->value.integer.value[0] =
 751                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 752
 753         return 0;
 754 }
 755
 756 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 757                 struct snd_ctl_elem_value *ucontrol)
 758 {
 759         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 760
 761         if(ucontrol->value.integer.value[0]==0) {
 762                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 763                         RT3261_M_BST4_RM_L, 0);
 764                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 765                         RT3261_M_BST4_RM_R, 0);
 766         }else {
 767                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 768                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 769                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 770                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 771         }
 772
 773         return 0;
 774 }
 775 //bard 8-9 e
 776
 777 void hp_amp_power(struct snd_soc_codec *codec, int on)
 778 {
 779         static int hp_amp_power_count;
 780         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
 781 //      dump_reg(codec);
 782         if(on) {
 783                 if(hp_amp_power_count <= 0) {
 784                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
 785                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
 786                         /* depop parameters */
 787                         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
 788                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
 789                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
 790                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 791                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 792                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
 793                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
 794                         /* headphone amp power on */
 795                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 796                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
 797                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
 798                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
 799                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
 800                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 801                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 802                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA); //bard 10-18
 803                         msleep(50);
 804                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 805                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
 806                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
 807
 808                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
 809                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
 810                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
 811                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 812                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
 813                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
 814                         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
 815                 }
 816                 hp_amp_power_count++;
 817         } else {
 818                 hp_amp_power_count--;
 819                 if(hp_amp_power_count <= 0) {
 820                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
 821                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 822                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 823                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 824                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 825                         /* headphone amp power down */
 826                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 827                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
 828                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
 829                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 830                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
 831                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
 832                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
 833                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 834                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 835                                 0);
 836                 }
 837         }
 838 }
 839
 840 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 841                 struct snd_ctl_elem_value *ucontrol)
 842 {
 843         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 844
 845         ucontrol->value.integer.value[0] =
 846                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 847
 848         return 0;
 849 }
 850
 851 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 852                 struct snd_ctl_elem_value *ucontrol)
 853 {
 854         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 855
 856         if(ucontrol->value.integer.value[0]) {
 857                 /* headphone unmute sequence */
 858                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 859                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 860                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 861                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 862                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 863                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 864                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 865                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 866                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 867                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 868                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 869                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 870                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 871                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 872                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 873                 msleep(100);
 874                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 875                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 876                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 877                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 878                 /*bard 10-18 r
 879                 msleep(20);
 880                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 881                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 882                 */
 883         }else {
 884                 /* headphone mute sequence */
 885                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 886                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 887                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 888                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 889                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 890                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 891                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 892                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 893                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 894                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 895                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 896                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 897                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 898                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 899                 /*bard 10-18 r
 900                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 901                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 902                 msleep(90);
 903                 */
 904                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 905                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 906                 msleep(30);
 907                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 908                         RT3261_HP_R_SMT_MASK | RT3261_HP_L_SMT_MASK,
 909                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 910                 }
 911         return 0;
 912 }
 913
 914 #if defined (CONFIG_SND_SOC_RT5623)
 915 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 916                 struct snd_ctl_elem_value *ucontrol)
 917 {
 918         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 919         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 920
 921         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 922         return 0;
 923 }
 924
 925 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 926                 struct snd_ctl_elem_value *ucontrol)
 927 {
 928         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 929         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 930
 931         if(ucontrol->value.integer.value[0]) {
 932                 rt5623_on( );
 933                 rt3261->modem_is_open = 1;
 934         }else {
 935                 rt5623_off( );
 936                 rt3261->modem_is_open = 0;
 937         }
 938
 939         return 0;
 940 }
 941 #else
 942 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 943                 struct snd_ctl_elem_value *ucontrol)
 944 {
 945         return 0;
 946 }
 947
 948 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 949                 struct snd_ctl_elem_value *ucontrol)
 950 {
 951         return 0;
 952 }
 953 #endif
 954
 955 static int rt3261_dacr_sel_get(struct snd_kcontrol *kcontrol,
 956                 struct snd_ctl_elem_value *ucontrol)
 957 {
 958         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 959
 960         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x4000) >> 14;
 961
 962         return 0;
 963 }
 964
 965 static int rt3261_dacr_sel_put(struct snd_kcontrol *kcontrol,
 966                 struct snd_ctl_elem_value *ucontrol)
 967 {
 968         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 969
 970         if(ucontrol->value.integer.value[0])
 971                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x4000);
 972         else
 973                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x0);
 974
 975
 976         return 0;
 977 }
 978
 979 static int rt3261_rxdp_sel_get(struct snd_kcontrol *kcontrol,
 980                 struct snd_ctl_elem_value *ucontrol)
 981 {
 982         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 983
 984         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0400) >> 10;
 985
 986         return 0;
 987 }
 988
 989 static int rt3261_rxdp_sel_put(struct snd_kcontrol *kcontrol,
 990                 struct snd_ctl_elem_value *ucontrol)
 991 {
 992         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 993
 994         if(ucontrol->value.integer.value[0])
 995                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0400);
 996         else
 997                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0);
 998
 999
1000         return 0;
1001 }
1002
1003 static int rt3261_rxdp1_sel_get(struct snd_kcontrol *kcontrol,
1004                 struct snd_ctl_elem_value *ucontrol)
1005 {
1006         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1007
1008         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0200) >> 9;
1009
1010         return 0;
1011 }
1012
1013 static int rt3261_rxdp1_sel_put(struct snd_kcontrol *kcontrol,
1014                 struct snd_ctl_elem_value *ucontrol)
1015 {
1016         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1017
1018         if(ucontrol->value.integer.value[0])
1019                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0200);
1020         else
1021                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0);
1022
1023
1024         return 0;
1025 }
1026
1027 /* IN1/IN2 Input Type */
1028 static const char *rt3261_input_mode[] = {
1029         "Single ended", "Differential"};
1030
1031 static const SOC_ENUM_SINGLE_DECL(
1032         rt3261_in1_mode_enum, RT3261_IN1_IN2,
1033         RT3261_IN_SFT1, rt3261_input_mode);
1034
1035 static const SOC_ENUM_SINGLE_DECL(
1036         rt3261_in2_mode_enum, RT3261_IN3_IN4,
1037         RT3261_IN_SFT2, rt3261_input_mode);
1038
1039 static const SOC_ENUM_SINGLE_DECL(
1040         rt3261_in3_mode_enum, RT3261_IN1_IN2,
1041         RT3261_IN_SFT2, rt3261_input_mode);
1042
1043 //output type
1044 static const char *rt3261_output_mode[] = {
1045         "Single ended", "Differential"};
1046
1047 static const SOC_ENUM_SINGLE_DECL(
1048         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
1049         RT3261_LOUT_DF, rt3261_output_mode);
1050
1051
1052 /* Interface data select */
1053 static const char *rt3261_data_select[] = {
1054         "Normal", "Swap", "left copy to right", "right copy to left"};
1055
1056 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
1057                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
1058
1059 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
1060                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
1061
1062 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
1063                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
1064
1065 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
1066                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
1067
1068 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
1069                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
1070
1071 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
1072                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
1073
1074 /* Class D speaker gain ratio */
1075 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
1076         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
1077
1078 static const SOC_ENUM_SINGLE_DECL(
1079         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
1080         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
1081
1082 /* DMIC */
1083 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
1084
1085 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
1086
1087 /* PR-3F */
1088 static const char *rt3261_dacr_sel_mode[] = {"IF2_DAC", "IF2_ADC"};
1089
1090 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr_sel_enum, 0, 0, rt3261_dacr_sel_mode);
1091
1092 static const char *rt3261_rxdp_sel_mode[] = {"RxDP2", "RxDP1"};
1093
1094 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp_sel_enum, 0, 0, rt3261_rxdp_sel_mode);
1095
1096 static const char *rt3261_rxdp1_sel_mode[] = {"DAC1", "IF1_DAC"};
1097
1098 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp1_sel_enum, 0, 0, rt3261_rxdp1_sel_mode);
1099
1100
1101 //bard 8-9 s
1102 static const char *rt3261_mic_mode[] = {"off", "on",};
1103 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
1104 //bard 8-9 e
1105
1106 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
1107
1108 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
1109
1110 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
1111
1112 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
1113
1114 #ifdef RT3261_REG_RW
1115 #define REGVAL_MAX 0xffff
1116 static unsigned int regctl_addr;
1117 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
1118                         struct snd_ctl_elem_info *uinfo)
1119 {
1120         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
1121         uinfo->count = 2;
1122         uinfo->value.integer.min = 0;
1123         uinfo->value.integer.max = REGVAL_MAX;
1124         return 0;
1125 }
1126
1127 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
1128                         struct snd_ctl_elem_value *ucontrol)
1129 {
1130         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1131         ucontrol->value.integer.value[0] = regctl_addr;
1132         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
1133         return 0;
1134 }
1135
1136 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
1137                         struct snd_ctl_elem_value *ucontrol)
1138 {
1139         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1140         regctl_addr = ucontrol->value.integer.value[0];
1141         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
1142                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
1143         return 0;
1144 }
1145 #endif
1146
1147
1148 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
1149                 struct snd_ctl_elem_value *ucontrol)
1150 {
1151         struct soc_mixer_control *mc =
1152                 (struct soc_mixer_control *)kcontrol->private_value;
1153         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1154         unsigned int val = snd_soc_read(codec, mc->reg);
1155
1156         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
1157                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
1158         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
1159                 (val & RT3261_R_VOL_MASK);
1160
1161         return 0;
1162 }
1163
1164 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
1165                 struct snd_ctl_elem_value *ucontrol)
1166 {
1167         struct soc_mixer_control *mc =
1168                 (struct soc_mixer_control *)kcontrol->private_value;
1169         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1170         unsigned int val, val2;
1171
1172         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
1173         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
1174         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
1175                         RT3261_R_VOL_MASK, val << mc->shift | val2);
1176 }
1177
1178
1179 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
1180         /* Speaker Output Volume */
1181         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
1182                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1183         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
1184                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1185                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1186         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
1187                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1188                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1189         /* Headphone Output Volume */
1190         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
1191                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1192         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
1193                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1194                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1195         /* OUTPUT Control */
1196         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
1197                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1198         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
1199                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
1200         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
1201                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
1202         /* MONO Output Control */
1203         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
1204                                 RT3261_L_MUTE_SFT, 1, 1),
1205         /* DAC Digital Volume */
1206         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
1207                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
1208         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
1209                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1210                         175, 0, dac_vol_tlv),
1211         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
1212                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1213                         175, 0, dac_vol_tlv),
1214         /* IN1/IN2 Control */
1215         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
1216         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
1217                 RT3261_BST_SFT1, 8, 0, bst_tlv),
1218         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
1219         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
1220                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1221         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
1222         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
1223                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1224
1225         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
1226         /* INL/INR Volume Control */
1227         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
1228                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
1229                         31, 1, in_vol_tlv),
1230         /* ADC Digital Volume Control */
1231         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
1232                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1233         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
1234                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1235                         127, 0, adc_vol_tlv),
1236         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1237                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1238                         127, 0, adc_vol_tlv),
1239         /* ADC Boost Volume Control */
1240         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1241                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1242                         3, 0, adc_bst_tlv),
1243         /* Class D speaker gain ratio */
1244         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1245         /* DMIC */
1246         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1247                 rt3261_dmic_get, rt3261_dmic_put),
1248
1249         /* PR-3F */
1250         SOC_ENUM_EXT("DACR Select", rt3261_dacr_sel_enum,
1251                 rt3261_dacr_sel_get, rt3261_dacr_sel_put),
1252         SOC_ENUM_EXT("RxDP Select", rt3261_rxdp_sel_enum,
1253                 rt3261_rxdp_sel_get, rt3261_rxdp_sel_put),
1254         SOC_ENUM_EXT("RxDP1 Select", rt3261_rxdp1_sel_enum,
1255                 rt3261_rxdp1_sel_get, rt3261_rxdp1_sel_put),
1256 #ifdef RT3261_REG_RW
1257         {
1258                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1259                 .name = "Register Control",
1260                 .info = rt3261_regctl_info,
1261                 .get = rt3261_regctl_get,
1262                 .put = rt3261_regctl_put,
1263         },
1264 #endif
1265 //bard 8-9 s
1266         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1267                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1268         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1269                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1270         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1271                 rt3261_mic1_get, rt3261_mic1_put),
1272         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1273                 rt3261_mic2_get, rt3261_mic2_put),
1274 //bard 8-9 e
1275
1276         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1277                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1278
1279         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1280                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1281
1282         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1283         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1284         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1285         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1286 };
1287
1288 /**
1289  * set_dmic_clk - Set parameter of dmic.
1290  *
1291  * @w: DAPM widget.
1292  * @kcontrol: The kcontrol of this widget.
1293  * @event: Event id.
1294  *
1295  * Choose dmic clock between 1MHz and 3MHz.
1296  * It is better for clock to approximate 3MHz.
1297  */
1298 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1299         struct snd_kcontrol *kcontrol, int event)
1300 {
1301         struct snd_soc_codec *codec = w->codec;
1302         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1303         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1304
1305         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1306         red = 3000000 * 12;
1307         for (i = 0; i < ARRAY_SIZE(div); i++) {
1308                 bound = div[i] * 3000000;
1309                 if (rate > bound)
1310                         continue;
1311                 temp = bound - rate;
1312                 if (temp < red) {
1313                         red = temp;
1314                         idx = i;
1315                 }
1316         }
1317         if (idx < 0)
1318                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1319         else
1320                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1321                                         idx << RT3261_DMIC_CLK_SFT);
1322         return idx;
1323 }
1324
1325 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1326                          struct snd_soc_dapm_widget *sink)
1327 {
1328         unsigned int val;
1329
1330         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1331         val &= RT3261_SCLK_SRC_MASK;
1332         if (val == RT3261_SCLK_SRC_PLL1)
1333                 return 1;
1334         else
1335                 return 0;
1336 }
1337
1338 /* Digital Mixer */
1339 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1340         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1341                         RT3261_M_ADC_L1_SFT, 1, 1),
1342         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1343                         RT3261_M_ADC_L2_SFT, 1, 1),
1344 };
1345
1346 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1347         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1348                         RT3261_M_ADC_R1_SFT, 1, 1),
1349         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1350                         RT3261_M_ADC_R2_SFT, 1, 1),
1351 };
1352
1353 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1354         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1355                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1356         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1357                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1358 };
1359
1360 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1361         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1362                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1363         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1364                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1365 };
1366
1367 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1368         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1369                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1370         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1371                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1372 };
1373
1374 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1375         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1376                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1377         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1378                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1379 };
1380
1381 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1382         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1383                         RT3261_M_DAC_L1_SFT, 1, 1),
1384         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1385                         RT3261_M_DAC_L2_SFT, 1, 1),
1386         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1387                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1388 };
1389
1390 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1391         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1392                         RT3261_M_DAC_R1_SFT, 1, 1),
1393         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1394                         RT3261_M_DAC_R2_SFT, 1, 1),
1395         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1396                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1397 };
1398
1399 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1400         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1401                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1402         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1403                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1404         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1405                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1406 };
1407
1408 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1409         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1410                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1411         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1412                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1413         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1414                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1415 };
1416
1417 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1418         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1419                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1420         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1421                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1422 };
1423
1424 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1425         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1426                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1427         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1428                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1429 };
1430
1431 /* Analog Input Mixer */
1432 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1433         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1434                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1435         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1436                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1437         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1438                         RT3261_M_BST2_RM_L, 1, 1),
1439         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1440                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1441         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1442                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1443         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1444                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1445 };
1446
1447 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1448         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1449                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1450         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1451                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1452         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1453                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1454         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1455                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1456         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1457                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1458         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1459                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1460 };
1461
1462 /* Analog Output Mixer */
1463 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1464         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1465                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1466         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1467                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1468         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1469                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1470         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1471                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1472         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1473                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1474 };
1475
1476 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1477         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1478                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1479         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1480                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1481         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1482                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1483         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1484                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1485         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1486                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1487 };
1488
1489 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1490         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1491                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1492         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1493                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1494         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1495                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1496         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1497                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1498         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1499                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1500         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1501                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1502         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1503                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1504         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1505                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1506 };
1507
1508 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1509         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1510                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1511         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1512                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1513         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1514                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1515         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1516                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1517         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1518                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1519         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1520                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1521         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1522                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1523         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1524                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1525         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1526                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1527 };
1528
1529 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1530 #if 0 //org
1531         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1532                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1533         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1534                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1535 #else //bard 8-27
1536         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1537                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1538 #endif
1539         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1540                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1541         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1542                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1543         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1544                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1545 };
1546 //bard 8-27 s
1547 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1548         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1549                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1550         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1551                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1552
1553 };
1554 //bard 8-27 e
1555 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1556         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1557                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1558         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1559                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1560         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1561                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1562 };
1563
1564 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1565         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1566                         RT3261_M_DAC2_HM_SFT, 1, 1),
1567         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1568                         RT3261_M_DAC1_HM_SFT, 1, 1),
1569         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1570                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1571 };
1572
1573 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1574         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1575                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1576         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1577                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1578         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1579                         RT3261_M_OV_L_LM_SFT, 1, 1),
1580         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1581                         RT3261_M_OV_R_LM_SFT, 1, 1),
1582 };
1583
1584 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1585         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1586                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1587         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1588                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1589         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1590                         RT3261_M_OV_R_MM_SFT, 1, 1),
1591         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1592                         RT3261_M_OV_L_MM_SFT, 1, 1),
1593         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1594                         RT3261_M_BST1_MM_SFT, 1, 1),
1595 };
1596
1597 /* INL/R source */
1598 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1599
1600 static const SOC_ENUM_SINGLE_DECL(
1601         rt3261_inl_enum, RT3261_INL_INR_VOL,
1602         RT3261_INL_SEL_SFT, rt3261_inl_src);
1603
1604 static const struct snd_kcontrol_new rt3261_inl_mux =
1605         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1606
1607 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1608
1609 static const SOC_ENUM_SINGLE_DECL(
1610         rt3261_inr_enum, RT3261_INL_INR_VOL,
1611         RT3261_INR_SEL_SFT, rt3261_inr_src);
1612
1613 static const struct snd_kcontrol_new rt3261_inr_mux =
1614         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1615
1616 /* Stereo ADC source */
1617 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1618
1619 static const SOC_ENUM_SINGLE_DECL(
1620         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1621         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1622
1623 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1624         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1625
1626 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1627         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1628
1629 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1630
1631 static const SOC_ENUM_SINGLE_DECL(
1632         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1633         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1634
1635 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1636         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1637
1638 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1639         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1640
1641 /* Mono ADC source */
1642 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1643
1644 static const SOC_ENUM_SINGLE_DECL(
1645         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1646         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1647
1648 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1649         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1650
1651 static const char *rt3261_mono_adc_l2_src[] =
1652         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1653
1654 static const SOC_ENUM_SINGLE_DECL(
1655         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1656         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1657
1658 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1659         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1660
1661 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1662
1663 static const SOC_ENUM_SINGLE_DECL(
1664         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1665         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1666
1667 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1668         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1669
1670 static const char *rt3261_mono_adc_r2_src[] =
1671         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1672
1673 static const SOC_ENUM_SINGLE_DECL(
1674         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1675         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1676
1677 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1678         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1679
1680 /* DAC2 channel source */
1681 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1682
1683 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1684                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1685
1686 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1687         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1688
1689 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1690
1691 static const SOC_ENUM_SINGLE_DECL(
1692         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1693         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1694
1695 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1696         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1697
1698 /* Interface 2  ADC channel source */
1699 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1700
1701 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1702                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1703
1704 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1705         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1706
1707 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1708
1709 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1710                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1711
1712 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1713         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1714
1715 /* digital interface and iis interface map */
1716 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1717         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1718         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1719
1720 static const SOC_ENUM_SINGLE_DECL(
1721         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1722         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1723
1724 static const struct snd_kcontrol_new rt3261_dai_mux =
1725         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1726
1727 /* SDI select */
1728 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1729
1730 static const SOC_ENUM_SINGLE_DECL(
1731         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1732         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1733
1734 static const struct snd_kcontrol_new rt3261_sdi_mux =
1735         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1736
1737 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1738         struct snd_kcontrol *kcontrol, int event)
1739 {
1740         struct snd_soc_codec *codec = w->codec;
1741         unsigned int val, mask;
1742
1743         switch (event) {
1744         case SND_SOC_DAPM_POST_PMU:
1745                 //rt3261_index_update_bits(codec,
1746                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1747                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1748                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1749                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1750                 if ((val & mask) ^ mask)
1751                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1752                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1753                 break;
1754
1755         case SND_SOC_DAPM_POST_PMD:
1756                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1757                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1758                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1759                 //rt3261_index_update_bits(codec,
1760                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1761                 break;
1762
1763         default:
1764                 return 0;
1765         }
1766
1767         return 0;
1768 }
1769
1770 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1771                 struct snd_kcontrol *kcontrol, int event)
1772 {
1773         struct snd_soc_codec *codec = w->codec;
1774         unsigned int val;
1775
1776         switch (event) {
1777         case SND_SOC_DAPM_POST_PMU:
1778 //bard 8-26 s
1779                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1780                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1781                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1782                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1783                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1784                 }
1785 //bard 8-26 e
1786                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1787                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1788                 rt3261_index_update_bits(codec,
1789                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1790                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1791                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1792                 break;
1793
1794         case SND_SOC_DAPM_PRE_PMD:
1795                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1796                         RT3261_L_MUTE | RT3261_R_MUTE,
1797                         RT3261_L_MUTE | RT3261_R_MUTE);
1798                 rt3261_index_update_bits(codec,
1799                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1800                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1801                         RT3261_PWR_CLS_D, 0);
1802                 break;
1803
1804         default:
1805                 return 0;
1806         }
1807
1808         return 0;
1809 }
1810
1811 #if 1 //seq
1812 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1813 {
1814 #if 0
1815         /* depop parameters */
1816         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
1817         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1818                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1819         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1820                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1821                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1822         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1823         /* headphone amp power on */
1824         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1825                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1826         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1827                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1828                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1829         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1830                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1831                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1832         msleep(50);
1833         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1834                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1835                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1836                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1837                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1838         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1839                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1840         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1841         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1842                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1843                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1844         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
1845 #else
1846         hp_amp_power(codec, 1);
1847 #endif
1848         /* headphone unmute sequence */
1849         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1850                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1851                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1852                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1853                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1854         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1855         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1856                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1857         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1858                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1859         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1860                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1861                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1862         snd_soc_update_bits(codec, RT3261_HP_VOL,
1863                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1864         msleep(100);
1865         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1866                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1867                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1868                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1869         /*bard 10-18 r
1870         msleep(20);
1871         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1872                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1873         */
1874 }
1875
1876 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1877 {
1878         /* headphone mute sequence */
1879         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1880                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1881                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1882                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1883                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1884         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1885         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1886                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1887         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1888                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1889         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1890                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1891                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1892                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1893         /*bard 10-18 r
1894         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1895                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1896         msleep(90);
1897         */
1898         snd_soc_update_bits(codec, RT3261_HP_VOL,
1899                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1900         msleep(30);
1901 #if 0
1902         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1903         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1904                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1905                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1906                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1907         /* headphone amp power down */
1908         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1909                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1910                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1911                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1912                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1913                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1914                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1915         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1916                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1917                 0);
1918 #else
1919         hp_amp_power(codec, 0);
1920 #endif
1921 }
1922 #else //one bit
1923 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1924 {
1925         /* depop parameters */
1926         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0200); //bard 12-6
1927         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1928                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1929         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1930                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1931                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1932         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1933         /* headphone amp power on */
1934         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1935                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1936         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1937                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1938                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1939         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1940                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1941                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1942         msleep(50);
1943         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1944                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1945                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1946         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1947         /* headphone unmute sequence */
1948         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1949                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1950                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1951         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1952                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1953         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1954                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1955                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1956                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1957                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1958         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1959                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1960                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1961         rt3261_index_update_bits(codec, RT3261_CHPUMP_INT_REG1,0x0700, 0x0400); //bard 12-6
1962         msleep(10);
1963         snd_soc_update_bits(codec, RT3261_HP_VOL,
1964                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1965         msleep(70); //bard 10-18
1966         /*bard 10-18 r
1967         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1968                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1969         */
1970 }
1971
1972 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1973 {
1974         /*bard 10-18 r
1975         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1976                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1977         */
1978         snd_soc_update_bits(codec, RT3261_HP_VOL,
1979                 RT3261_L_MUTE | RT3261_R_MUTE,
1980                 RT3261_L_MUTE | RT3261_R_MUTE);
1981         msleep(90);
1982         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1983                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1984         msleep(30);
1985         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1986         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1987                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1988                 0);
1989 }
1990 #endif
1991
1992 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1993         struct snd_kcontrol *kcontrol, int event)
1994 {
1995         struct snd_soc_codec *codec = w->codec;
1996
1997         switch (event) {
1998         case SND_SOC_DAPM_POST_PMU:
1999                 rt3261_pmu_depop(codec);
2000                 break;
2001
2002         case SND_SOC_DAPM_PRE_PMD:
2003                 rt3261_pmd_depop(codec);
2004                 break;
2005
2006         default:
2007                 return 0;
2008         }
2009
2010         return 0;
2011 }
2012
2013 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
2014         struct snd_kcontrol *kcontrol, int event)
2015 {
2016         struct snd_soc_codec *codec = w->codec;
2017
2018         switch (event) {
2019         case SND_SOC_DAPM_POST_PMU:
2020                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2021                                 RT3261_L_MUTE, 0);
2022                 break;
2023
2024         case SND_SOC_DAPM_PRE_PMD:
2025                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
2026                         RT3261_L_MUTE, RT3261_L_MUTE);
2027                 break;
2028
2029         default:
2030                 return 0;
2031         }
2032
2033         return 0;
2034 }
2035
2036 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
2037         struct snd_kcontrol *kcontrol, int event)
2038 {
2039         struct snd_soc_codec *codec = w->codec;
2040
2041         switch (event) {
2042         case SND_SOC_DAPM_POST_PMU:
2043                 hp_amp_power(codec,1);
2044                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2045                         RT3261_PWR_LM, RT3261_PWR_LM); //bard 10-18
2046                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2047                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
2048                 break;
2049
2050         case SND_SOC_DAPM_PRE_PMD:
2051                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2052                         RT3261_L_MUTE | RT3261_R_MUTE,
2053                         RT3261_L_MUTE | RT3261_R_MUTE);
2054                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2055                         RT3261_PWR_LM, 0); //bard 10-18
2056                 hp_amp_power(codec,0);
2057                 break;
2058
2059         default:
2060                 return 0;
2061         }
2062
2063         return 0;
2064 }
2065
2066 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
2067         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
2068                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
2069         /* Input Side */
2070         /* micbias */
2071         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
2072                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
2073         #if 0
2074         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
2075                         RT3261_PWR_MB1_BIT, 0),
2076         #else
2077         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
2078                         0, 0),
2079         #endif
2080         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
2081                         RT3261_PWR_MB2_BIT, 0),
2082         /* Input Lines */
2083         SND_SOC_DAPM_INPUT("MIC1"),
2084         SND_SOC_DAPM_INPUT("MIC2"),
2085         SND_SOC_DAPM_INPUT("MIC3"),
2086         SND_SOC_DAPM_INPUT("DMIC1"),
2087         SND_SOC_DAPM_INPUT("DMIC2"),
2088
2089         SND_SOC_DAPM_INPUT("IN1P"),
2090         SND_SOC_DAPM_INPUT("IN1N"),
2091         SND_SOC_DAPM_INPUT("IN2P"),
2092         SND_SOC_DAPM_INPUT("IN2N"),
2093         SND_SOC_DAPM_INPUT("IN3P"),
2094         SND_SOC_DAPM_INPUT("IN3N"),
2095         SND_SOC_DAPM_INPUT("DMIC L1"),
2096         SND_SOC_DAPM_INPUT("DMIC R1"),
2097         SND_SOC_DAPM_INPUT("DMIC L2"),
2098         SND_SOC_DAPM_INPUT("DMIC R2"),
2099         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
2100                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
2101         /* Boost */
2102         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
2103                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
2104         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
2105                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
2106         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
2107                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
2108         /* Input Volume */
2109         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
2110                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
2111         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
2112                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
2113         /* IN Mux */
2114         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
2115         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
2116         /* REC Mixer */
2117         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
2118                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
2119         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
2120                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
2121         /* ADCs */
2122         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
2123                 0, 0),
2124         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
2125                 0, 0, rt3261_adc_event,
2126                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
2127
2128         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
2129                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
2130         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
2131                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
2132         /* ADC Mux */
2133         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2134                                 &rt3261_sto_adc_l2_mux),
2135         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2136                                 &rt3261_sto_adc_r2_mux),
2137         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2138                                 &rt3261_sto_adc_l1_mux),
2139         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2140                                 &rt3261_sto_adc_r1_mux),
2141         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2142                                 &rt3261_mono_adc_l2_mux),
2143         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2144                                 &rt3261_mono_adc_l1_mux),
2145         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2146                                 &rt3261_mono_adc_r1_mux),
2147         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2148                                 &rt3261_mono_adc_r2_mux),
2149         /* ADC Mixer */
2150         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
2151                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
2152         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
2153                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
2154         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
2155                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
2156         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
2157                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2158         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2159                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
2160         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
2161                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2162         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2163                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
2164
2165         /* IF2 Mux */
2166         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
2167                                 &rt3261_if2_adc_l_mux),
2168         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
2169                                 &rt3261_if2_adc_r_mux),
2170
2171         /* Digital Interface */
2172         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
2173                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2174         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2175         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2176         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2177         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2178         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2179         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2180         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2181                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2182         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2183         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2184         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2185         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2186         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2187         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2188         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2189                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2190         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2191         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2192         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2193         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2194         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2195         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2196
2197         /* Digital Interface Select */
2198         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2199         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2200         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2201         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2202         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2203
2204         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2205         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2206         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2207         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2208         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2209
2210         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2211         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2212
2213         /* Audio Interface */
2214         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2215         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2216         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2217         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2218         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2219         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2220
2221         /* Audio DSP */
2222         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2223
2224         /* ANC */
2225         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2226
2227         /* Output Side */
2228         /* DAC mixer before sound effect  */
2229         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2230                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2231         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2232                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2233
2234         /* DAC2 channel Mux */
2235         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2236                                 &rt3261_dac_l2_mux),
2237         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2238                                 &rt3261_dac_r2_mux),
2239 #if 0 //org
2240         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2241                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2242         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2243                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2244 #else //bard 9-26
2245         SND_SOC_DAPM_PGA("DAC L2 Volume", SND_SOC_NOPM,
2246                         0, 0, NULL, 0),
2247         SND_SOC_DAPM_PGA("DAC R2 Volume", SND_SOC_NOPM,
2248                         0, 0, NULL, 0),
2249         SND_SOC_DAPM_SUPPLY("DAC L1 Power", RT3261_PWR_DIG1,
2250                 RT3261_PWR_DAC_L1_BIT, 0, NULL, 0),
2251         SND_SOC_DAPM_SUPPLY("DAC R1 Power", RT3261_PWR_DIG1,
2252                 RT3261_PWR_DAC_R1_BIT, 0, NULL, 0),
2253         SND_SOC_DAPM_SUPPLY("DAC L2 Power", RT3261_PWR_DIG1,
2254                 RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2255         SND_SOC_DAPM_SUPPLY("DAC R2 Power", RT3261_PWR_DIG1,
2256                 RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2257 #endif
2258
2259         /* DAC Mixer */
2260         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2261                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2262         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2263                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2264         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2265                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2266         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2267                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2268         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2269                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2270         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2271                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2272         SND_SOC_DAPM_MUX("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2273                 &rt3261_dacr2_mux),
2274
2275         /* DACs */
2276 #if 0 //org
2277         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2278                         RT3261_PWR_DAC_L1_BIT, 0),
2279         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2280                         RT3261_PWR_DAC_L2_BIT, 0),
2281         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2282                         RT3261_PWR_DAC_R1_BIT, 0),
2283         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2284                         RT3261_PWR_DAC_R2_BIT, 0),
2285 #else //bard 9-26
2286         SND_SOC_DAPM_DAC("DAC L1", NULL, SND_SOC_NOPM, 0, 0),
2287         SND_SOC_DAPM_DAC("DAC R1", NULL, SND_SOC_NOPM, 0, 0),
2288         SND_SOC_DAPM_DAC("DAC L2", NULL, SND_SOC_NOPM, 0, 0),
2289         SND_SOC_DAPM_DAC("DAC R2", NULL, SND_SOC_NOPM, 0, 0),
2290 #endif
2291         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2292                 0, 0, NULL, 0),
2293         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2294                 0, 0, NULL, 0),
2295         /* SPK/OUT Mixer */
2296         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2297                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2298         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2299                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2300         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2301                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2302         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2303                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2304         /* Ouput Volume */
2305         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2306                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2307         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2308                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2309         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2310                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2311         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2312                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2313         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2314                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2315         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2316                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2317         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2318                 0, 0, NULL, 0),
2319         /* SPO/HPO/LOUT/Mono Mixer */
2320         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2321                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2322         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2323                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2324         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2325                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2326         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2327                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2328         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2329                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2330         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2331                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2332
2333         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2334                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2335         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2336                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2337         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2338                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2339         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2340                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2341                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2342
2343         /* Output Lines */
2344         SND_SOC_DAPM_OUTPUT("SPOLP"),
2345         SND_SOC_DAPM_OUTPUT("SPOLN"),
2346         SND_SOC_DAPM_OUTPUT("SPORP"),
2347         SND_SOC_DAPM_OUTPUT("SPORN"),
2348         SND_SOC_DAPM_OUTPUT("HPOL"),
2349         SND_SOC_DAPM_OUTPUT("HPOR"),
2350         SND_SOC_DAPM_OUTPUT("LOUTL"),
2351         SND_SOC_DAPM_OUTPUT("LOUTR"),
2352         SND_SOC_DAPM_OUTPUT("MonoP"),
2353         SND_SOC_DAPM_OUTPUT("MonoN"),
2354 };
2355
2356 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2357         {"IN1P", NULL, "LDO2"},
2358         {"IN2P", NULL, "LDO2"},
2359         {"IN3P", NULL, "LDO2"},
2360
2361         {"IN1P", NULL, "MIC1"},
2362         {"IN1N", NULL, "MIC1"},
2363         {"IN2P", NULL, "MIC2"},
2364         {"IN2N", NULL, "MIC2"},
2365         {"IN3P", NULL, "MIC3"},
2366         {"IN3N", NULL, "MIC3"},
2367
2368         {"DMIC L1", NULL, "DMIC1"},
2369         {"DMIC R1", NULL, "DMIC1"},
2370         {"DMIC L2", NULL, "DMIC2"},
2371         {"DMIC R2", NULL, "DMIC2"},
2372
2373         {"BST1", NULL, "IN1P"},
2374         {"BST1", NULL, "IN1N"},
2375         {"BST2", NULL, "IN2P"},
2376         {"BST2", NULL, "IN2N"},
2377         {"BST3", NULL, "IN3P"},
2378         {"BST3", NULL, "IN3N"},
2379
2380         {"INL VOL", NULL, "IN2P"},
2381         {"INR VOL", NULL, "IN2N"},
2382
2383         {"RECMIXL", "HPOL Switch", "HPOL"},
2384         {"RECMIXL", "INL Switch", "INL VOL"},
2385         {"RECMIXL", "BST3 Switch", "BST3"},
2386         {"RECMIXL", "BST2 Switch", "BST2"},
2387         {"RECMIXL", "BST1 Switch", "BST1"},
2388         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2389
2390         {"RECMIXR", "HPOR Switch", "HPOR"},
2391         {"RECMIXR", "INR Switch", "INR VOL"},
2392         {"RECMIXR", "BST3 Switch", "BST3"},
2393         {"RECMIXR", "BST2 Switch", "BST2"},
2394         {"RECMIXR", "BST1 Switch", "BST1"},
2395         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2396
2397         {"ADC L", NULL, "RECMIXL"},
2398         {"ADC L", NULL, "ADC L power"},
2399         {"ADC R", NULL, "RECMIXR"},
2400         {"ADC R", NULL, "ADC R power"},
2401
2402         {"DMIC L1", NULL, "DMIC CLK"},
2403         {"DMIC L2", NULL, "DMIC CLK"},
2404
2405         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2406         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2407         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2408         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2409         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2410
2411         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2412         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2413         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2414         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2415         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2416
2417         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2418         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2419         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2420         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2421         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2422
2423         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2424         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2425         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2426         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2427         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2428
2429         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2430         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2431         {"Stereo ADC MIXL", NULL, "stereo filter"},
2432         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2433
2434         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2435         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2436         {"Stereo ADC MIXR", NULL, "stereo filter"},
2437         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2438
2439         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2440         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2441         {"Mono ADC MIXL", NULL, "mono left filter"},
2442         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2443
2444         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2445         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2446         {"Mono ADC MIXR", NULL, "mono right filter"},
2447         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2448
2449         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2450         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2451
2452         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2453         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2454         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2455         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2456         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2457         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2458
2459         {"IF1 ADC", NULL, "I2S1"},
2460         {"IF1 ADC", NULL, "IF1 ADC L"},
2461         {"IF1 ADC", NULL, "IF1 ADC R"},
2462         {"IF2 ADC", NULL, "I2S2"},
2463         {"IF2 ADC", NULL, "IF2 ADC L"},
2464         {"IF2 ADC", NULL, "IF2 ADC R"},
2465         {"IF3 ADC", NULL, "I2S3"},
2466         {"IF3 ADC", NULL, "IF3 ADC L"},
2467         {"IF3 ADC", NULL, "IF3 ADC R"},
2468
2469         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2470         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2471         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2472         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2473         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2474         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2475         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2476         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2477         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2478         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2479
2480         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2481         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2482         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2483         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2484         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2485         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2486         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2487         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2488         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2489         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2490
2491         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2492         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2493         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2494         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2495         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2496         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2497         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2498         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2499
2500         {"AIF1TX", NULL, "DAI1 TX Mux"},
2501         {"AIF1TX", NULL, "SDI1 TX Mux"},
2502         {"AIF2TX", NULL, "DAI2 TX Mux"},
2503         {"AIF2TX", NULL, "SDI2 TX Mux"},
2504         {"AIF3TX", NULL, "DAI3 TX Mux"},
2505
2506         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2507         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2508         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2509         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2510         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2511         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2512         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2513         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2514
2515         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2516         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2517         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2518         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2519         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2520         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2521         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2522         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2523
2524         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2525         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2526         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2527         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2528         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2529         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2530         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2531         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2532
2533         {"IF1 DAC", NULL, "I2S1"},
2534         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2535         {"IF2 DAC", NULL, "I2S2"},
2536         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2537         {"IF3 DAC", NULL, "I2S3"},
2538         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2539
2540         {"IF1 DAC L", NULL, "IF1 DAC"},
2541         {"IF1 DAC R", NULL, "IF1 DAC"},
2542         {"IF2 DAC L", NULL, "IF2 DAC"},
2543         {"IF2 DAC R", NULL, "IF2 DAC"},
2544         {"IF3 DAC L", NULL, "IF3 DAC"},
2545         {"IF3 DAC R", NULL, "IF3 DAC"},
2546
2547         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2548         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2549         {"DAC MIXL", NULL, "DAC L1 Power"}, //bard 9-26
2550         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2551         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2552         {"DAC MIXR", NULL, "DAC R1 Power"}, //bard 9-26
2553
2554         {"ANC", NULL, "Stereo ADC MIXL"},
2555         {"ANC", NULL, "Stereo ADC MIXR"},
2556
2557         {"Audio DSP", NULL, "DAC MIXL"},
2558         {"Audio DSP", NULL, "DAC MIXR"},
2559
2560         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2561         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2562         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2563         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2564         {"DAC L2 Volume", NULL, "DAC L2 Power"}, //bard 9-26
2565
2566         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2567         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2568         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2569         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2570         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2571         {"DAC R2 Volume", NULL, "DAC R2 Power"}, //bsrd 9-26
2572
2573         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2574         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2575         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2576         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2577         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2578         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2579
2580         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2581         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2582         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2583         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2584         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2585         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2586
2587         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2588         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2589         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2590         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2591
2592         {"DAC L1", NULL, "Stereo DAC MIXL"},
2593         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2594         {"DAC L1", NULL, "DAC L1 Power"}, //bard 9-26
2595         {"DAC R1", NULL, "Stereo DAC MIXR"},
2596         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2597         {"DAC R1", NULL, "DAC R1 Power"}, //bard 9-26
2598         {"DAC L2", NULL, "Mono DAC MIXL"},
2599         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2600         {"DAC L2", NULL, "DAC L2 Power"}, //bard 9-26
2601         {"DAC R2", NULL, "Mono DAC MIXR"},
2602         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2603         {"DAC R2", NULL, "DAC R2 Power"}, //bard 9-26
2604
2605         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2606         {"SPK MIXL", "INL Switch", "INL VOL"},
2607         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2608         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2609         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2610         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2611         {"SPK MIXR", "INR Switch", "INR VOL"},
2612         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2613         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2614         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2615
2616         {"OUT MIXL", "BST3 Switch", "BST3"},
2617         {"OUT MIXL", "BST1 Switch", "BST1"},
2618         {"OUT MIXL", "INL Switch", "INL VOL"},
2619         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2620         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2621         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2622         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2623
2624         {"OUT MIXR", "BST3 Switch", "BST3"},
2625         {"OUT MIXR", "BST2 Switch", "BST2"},
2626         {"OUT MIXR", "BST1 Switch", "BST1"},
2627         {"OUT MIXR", "INR Switch", "INR VOL"},
2628         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2629         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2630         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2631         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2632
2633         {"SPKVOL L", NULL, "SPK MIXL"},
2634         {"SPKVOL R", NULL, "SPK MIXR"},
2635         {"HPOVOL L", NULL, "OUT MIXL"},
2636         {"HPOVOL R", NULL, "OUT MIXR"},
2637         {"OUTVOL L", NULL, "OUT MIXL"},
2638         {"OUTVOL R", NULL, "OUT MIXR"},
2639 #if 0//org
2640         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2641         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2642 #else //bard 8-27
2643         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2644         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2645         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2646 #endif
2647         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2648         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2649         {"SPOL MIX", "BST1 Switch", "BST1"},
2650         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2651         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2652         {"SPOR MIX", "BST1 Switch", "BST1"},
2653
2654         {"DAC 2", NULL, "DAC L2"},
2655         {"DAC 2", NULL, "DAC R2"},
2656         {"DAC 1", NULL, "DAC L1"},
2657         {"DAC 1", NULL, "DAC R1"},
2658         {"HPOVOL", NULL, "HPOVOL L"},
2659         {"HPOVOL", NULL, "HPOVOL R"},
2660         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2661         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2662         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2663
2664         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2665         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2666         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2667         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2668
2669         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2670         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2671         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2672         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2673         {"Mono MIX", "BST1 Switch", "BST1"},
2674
2675         {"SPK amp", NULL, "SPOL MIX"},
2676         {"SPK amp", NULL, "SPOR MIX"},
2677         {"SPOLP", NULL, "SPK amp"},
2678         {"SPOLN", NULL, "SPK amp"},
2679         {"SPORP", NULL, "SPK amp"},
2680         {"SPORN", NULL, "SPK amp"},
2681
2682         {"HP amp", NULL, "HPO MIX"},
2683         {"HPOL", NULL, "HP amp"},
2684         {"HPOR", NULL, "HP amp"},
2685
2686         {"LOUT amp", NULL, "LOUT MIX"},
2687         {"LOUTL", NULL, "LOUT amp"},
2688         {"LOUTR", NULL, "LOUT amp"},
2689
2690         {"Mono amp", NULL, "Mono MIX"},
2691         {"MonoP", NULL, "Mono amp"},
2692         {"MonoN", NULL, "Mono amp"},
2693 };
2694
2695 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2696 {
2697         int ret = 0, val;
2698
2699         if(codec == NULL)
2700                 return -EINVAL;
2701
2702         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2703         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2704         switch (dai_id) {
2705         case RT3261_AIF1:
2706                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2707                         val == RT3261_IF_113)
2708                         ret |= RT3261_U_IF1;
2709                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2710                         val == RT3261_IF_113)
2711                         ret |= RT3261_U_IF2;
2712                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2713                         ret |= RT3261_U_IF3;
2714                 break;
2715
2716         case RT3261_AIF2:
2717                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2718                         val == RT3261_IF_223)
2719                         ret |= RT3261_U_IF1;
2720                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2721                         val == RT3261_IF_223)
2722                         ret |= RT3261_U_IF2;
2723                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2724                         ret |= RT3261_U_IF3;
2725                 break;
2726
2727         default:
2728                 ret = -EINVAL;
2729                 break;
2730         }
2731
2732         return ret;
2733 }
2734
2735 static int get_clk_info(int sclk, int rate)
2736 {
2737         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2738
2739         if (sclk <= 0 || rate <= 0)
2740                 return -EINVAL;
2741
2742         rate = rate << 8;
2743         for (i = 0; i < ARRAY_SIZE(pd); i++)
2744                 if (sclk == rate * pd[i])
2745                         return i;
2746
2747         return -EINVAL;
2748 }
2749
2750 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2751         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2752 {
2753         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2754         struct snd_soc_codec *codec = rtd->codec;
2755         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2756         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2757         int pre_div, bclk_ms, frame_size;
2758
2759         rt3261->lrck[dai->id] = params_rate(params);
2760         if(dai->id == 1)
2761                 rt3261->lrck[dai->id] = 8000;
2762         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2763         if (pre_div < 0) {
2764                 dev_err(codec->dev, "Unsupported clock setting\n");
2765                 return -EINVAL;
2766         }
2767         frame_size = snd_soc_params_to_frame_size(params);
2768         if (frame_size < 0) {
2769                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2770                 return -EINVAL;
2771         }
2772         bclk_ms = frame_size > 32 ? 1 : 0;
2773         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2774
2775         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2776                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2777         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2778                                 bclk_ms, pre_div, dai->id);
2779
2780         switch (params_format(params)) {
2781         case SNDRV_PCM_FORMAT_S16_LE:
2782                 break;
2783         case SNDRV_PCM_FORMAT_S20_3LE:
2784                 val_len |= RT3261_I2S_DL_20;
2785                 break;
2786         case SNDRV_PCM_FORMAT_S24_LE:
2787                 val_len |= RT3261_I2S_DL_24;
2788                 break;
2789         case SNDRV_PCM_FORMAT_S8:
2790                 val_len |= RT3261_I2S_DL_8;
2791                 break;
2792         default:
2793                 return -EINVAL;
2794         }
2795
2796         dai_sel = get_sdp_info(codec, dai->id);
2797         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2798         if (dai_sel < 0) {
2799                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2800                 return -EINVAL;
2801         }
2802         if (dai_sel & RT3261_U_IF1) {
2803                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2804                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2805                         pre_div << RT3261_I2S_PD1_SFT;
2806                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2807                         RT3261_I2S_DL_MASK, val_len);
2808                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2809         }
2810         if (dai_sel & RT3261_U_IF2) {
2811                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2812                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2813                         pre_div << RT3261_I2S_PD2_SFT;
2814                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2815                         RT3261_I2S_DL_MASK, val_len);
2816                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2817         }
2818
2819         return 0;
2820 }
2821
2822 static int rt3261_prepare(struct snd_pcm_substream *substream,
2823                                 struct snd_soc_dai *dai)
2824 {
2825         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2826         struct snd_soc_codec *codec = rtd->codec;
2827         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2828
2829         rt3261->aif_pu = dai->id;
2830         return 0;
2831 }
2832
2833 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2834 {
2835         struct snd_soc_codec *codec = dai->codec;
2836         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2837         unsigned int reg_val = 0, dai_sel;
2838
2839         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2840         case SND_SOC_DAIFMT_CBM_CFM:
2841                 rt3261->master[dai->id] = 1;
2842                 break;
2843         case SND_SOC_DAIFMT_CBS_CFS:
2844                 reg_val |= RT3261_I2S_MS_S;
2845                 rt3261->master[dai->id] = 0;
2846                 break;
2847         default:
2848                 return -EINVAL;
2849         }
2850
2851         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2852         case SND_SOC_DAIFMT_NB_NF:
2853                 break;
2854         case SND_SOC_DAIFMT_IB_NF:
2855                 reg_val |= RT3261_I2S_BP_INV;
2856                 break;
2857         default:
2858                 return -EINVAL;
2859         }
2860
2861         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2862         case SND_SOC_DAIFMT_I2S:
2863                 break;
2864         case SND_SOC_DAIFMT_LEFT_J:
2865                 reg_val |= RT3261_I2S_DF_LEFT;
2866                 break;
2867         case SND_SOC_DAIFMT_DSP_A:
2868                 reg_val |= RT3261_I2S_DF_PCM_A;
2869                 break;
2870         case SND_SOC_DAIFMT_DSP_B:
2871                 reg_val |= RT3261_I2S_DF_PCM_B;
2872                 break;
2873         default:
2874                 return -EINVAL;
2875         }
2876
2877         dai_sel = get_sdp_info(codec, dai->id);
2878         if (dai_sel < 0) {
2879                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2880                 return -EINVAL;
2881         }
2882         if (dai_sel & RT3261_U_IF1) {
2883                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2884                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2885                         RT3261_I2S_DF_MASK, reg_val);
2886         }
2887         if (dai_sel & RT3261_U_IF2) {
2888                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2889                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2890                         RT3261_I2S_DF_MASK, reg_val);
2891         }
2892
2893         return 0;
2894 }
2895
2896 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2897                 int clk_id, unsigned int freq, int dir)
2898 {
2899         struct snd_soc_codec *codec = dai->codec;
2900         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2901         unsigned int reg_val = 0;
2902
2903         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2904                 return 0;
2905
2906         switch (clk_id) {
2907         case RT3261_SCLK_S_MCLK:
2908                 reg_val |= RT3261_SCLK_SRC_MCLK;
2909                 break;
2910         case RT3261_SCLK_S_PLL1:
2911                 reg_val |= RT3261_SCLK_SRC_PLL1;
2912                 break;
2913         case RT3261_SCLK_S_RCCLK:
2914                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2915                 break;
2916         default:
2917                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2918                 return -EINVAL;
2919         }
2920         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2921                 RT3261_SCLK_SRC_MASK, reg_val);
2922         rt3261->sysclk = freq;
2923         rt3261->sysclk_src = clk_id;
2924
2925         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2926
2927         return 0;
2928 }
2929
2930 /**
2931  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2932  * @freq_in: external clock provided to codec.
2933  * @freq_out: target clock which codec works on.
2934  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2935  *
2936  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2937  * which make calculation more efficiently.
2938  *
2939  * Returns 0 for success or negative error code.
2940  */
2941 static int rt3261_pll_calc(const unsigned int freq_in,
2942         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2943 {
2944         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2945         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2946         bool bypass = false;
2947
2948         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2949                 return -EINVAL;
2950
2951         for (n_t = 0; n_t <= max_n; n_t++) {
2952                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2953                 if (in_t < 0)
2954                         continue;
2955                 if (in_t == freq_out) {
2956                         bypass = true;
2957                         n = n_t;
2958                         goto code_find;
2959                 }
2960                 for (m_t = 0; m_t <= max_m; m_t++) {
2961                         out_t = in_t / (m_t + 2);
2962                         red = abs(out_t - freq_out);
2963                         if (red < red_t) {
2964                                 n = n_t;
2965                                 m = m_t;
2966                                 if (red == 0)
2967                                         goto code_find;
2968                                 red_t = red;
2969                         }
2970                 }
2971         }
2972         pr_debug("Only get approximation about PLL\n");
2973
2974 code_find:
2975
2976         pll_code->m_bp = bypass;
2977         pll_code->m_code = m;
2978         pll_code->n_code = n;
2979         pll_code->k_code = 2;
2980         return 0;
2981 }
2982
2983 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2984                         unsigned int freq_in, unsigned int freq_out)
2985 {
2986         struct snd_soc_codec *codec = dai->codec;
2987         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2988         struct rt3261_pll_code pll_code;
2989         int ret, dai_sel;
2990
2991         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2992             freq_out == rt3261->pll_out)
2993                 return 0;
2994
2995         if (!freq_in || !freq_out) {
2996                 dev_dbg(codec->dev, "PLL disabled\n");
2997
2998                 rt3261->pll_in = 0;
2999                 rt3261->pll_out = 0;
3000                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3001                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
3002                 return 0;
3003         }
3004
3005         switch (source) {
3006         case RT3261_PLL1_S_MCLK:
3007                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
3008                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
3009                 break;
3010         case RT3261_PLL1_S_BCLK1:
3011         case RT3261_PLL1_S_BCLK2:
3012                 dai_sel = get_sdp_info(codec, dai->id);
3013                 if (dai_sel < 0) {
3014                         dev_err(codec->dev,
3015                                 "Failed to get sdp info: %d\n", dai_sel);
3016                         return -EINVAL;
3017                 }
3018                 if (dai_sel & RT3261_U_IF1) {
3019                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3020                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
3021                 }
3022                 if (dai_sel & RT3261_U_IF2) {
3023                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3024                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
3025                 }
3026                 if (dai_sel & RT3261_U_IF3) {
3027                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
3028                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
3029                 }
3030                 break;
3031         default:
3032                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
3033                 return -EINVAL;
3034         }
3035
3036         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
3037         if (ret < 0) {
3038                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
3039                 return ret;
3040         }
3041
3042         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
3043                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
3044
3045         snd_soc_write(codec, RT3261_PLL_CTRL1,
3046                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
3047         snd_soc_write(codec, RT3261_PLL_CTRL2,
3048                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
3049                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
3050
3051         rt3261->pll_in = freq_in;
3052         rt3261->pll_out = freq_out;
3053         rt3261->pll_src = source;
3054
3055         return 0;
3056 }
3057
3058 /**
3059  * rt3261_index_show - Dump private registers.
3060  * @dev: codec device.
3061  * @attr: device attribute.
3062  * @buf: buffer for display.
3063  *
3064  * To show non-zero values of all private registers.
3065  *
3066  * Returns buffer length.
3067  */
3068 static ssize_t rt3261_index_show(struct device *dev,
3069         struct device_attribute *attr, char *buf)
3070 {
3071         struct i2c_client *client = to_i2c_client(dev);
3072         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3073         struct snd_soc_codec *codec = rt3261->codec;
3074         unsigned int val;
3075         int cnt = 0, i;
3076
3077         cnt += sprintf(buf, "RT3261 index register\n");
3078         for (i = 0; i < 0xb4; i++) {
3079                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
3080                         break;
3081                 val = rt3261_index_read(codec, i);
3082                 if (!val)
3083                         continue;
3084                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
3085                                 "%02x: %04x\n", i, val);
3086         }
3087
3088         if (cnt >= PAGE_SIZE)
3089                 cnt = PAGE_SIZE - 1;
3090
3091         return cnt;
3092 }
3093 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
3094
3095 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
3096                         enum snd_soc_bias_level level)
3097 {
3098         switch (level) {
3099         case SND_SOC_BIAS_ON:
3100                 break;
3101
3102         case SND_SOC_BIAS_PREPARE:
3103                 snd_soc_update_bits(codec, RT3261_HP_VOL,
3104                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE); //bard 12-7
3105                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
3106                         RT3261_L_MUTE | RT3261_R_MUTE,
3107                         RT3261_L_MUTE | RT3261_R_MUTE);
3108                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3109                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
3110                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
3111                 break;
3112
3113         case SND_SOC_BIAS_STANDBY:
3114                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
3115                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3116                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3117                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3118                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3119                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3120                         msleep(10);
3121                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3122                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3123                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3124                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
3125                         snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3126                                 RT3261_PWR_MB1 | RT3261_PWR_MB2,
3127                                 RT3261_PWR_MB1 | RT3261_PWR_MB2);
3128                         codec->cache_only = false;
3129                         codec->cache_sync = 1;
3130                         snd_soc_cache_sync(codec);
3131                         rt3261_index_sync(codec);
3132                 }
3133                 break;
3134
3135         case SND_SOC_BIAS_OFF:
3136                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3137                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
3138                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
3139                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
3140                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
3141                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
3142                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
3143                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
3144                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
3145                 break;
3146
3147         default:
3148                 break;
3149         }
3150         codec->dapm.bias_level = level;
3151
3152         return 0;
3153 }
3154
3155 static int rt3261_proc_init(void);
3156
3157
3158 static int rt3261_probe(struct snd_soc_codec *codec)
3159 {
3160         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
3161         int ret;
3162
3163         #if defined (CONFIG_SND_SOC_RT3224)
3164         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
3165         #else
3166         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
3167         #endif
3168
3169         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
3170         if (ret != 0) {
3171                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
3172                 return ret;
3173         }
3174         codec->write = rt3261_write;
3175
3176         #ifdef RT3261_PROC
3177         rt3261_proc_init();
3178         #endif
3179
3180         #if defined (CONFIG_SND_SOC_RT5623)
3181         struct clk *iis_clk;
3182         //for rt5623 MCLK use
3183         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
3184         if (IS_ERR(iis_clk)) {
3185                 DBG("failed to get i2s clk\n");
3186                 ret = PTR_ERR(iis_clk);
3187         }else{
3188                 DBG("I2S2 got i2s clk ok!\n");
3189                 clk_enable(iis_clk);
3190                 clk_set_rate(iis_clk, 11289600);
3191                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
3192                 clk_put(iis_clk);
3193         }
3194         #endif
3195
3196         rt3261_reset(codec);
3197         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3198                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3199                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3200                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3201                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3202         msleep(10);
3203         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3204                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3205                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3206         /* DMIC */
3207         if (rt3261->dmic_en == RT3261_DMIC1) {
3208                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3209                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3210                 snd_soc_update_bits(codec, RT3261_DMIC,
3211                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3212                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3213         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3214                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3215                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3216                 snd_soc_update_bits(codec, RT3261_DMIC,
3217                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3218                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3219         }
3220         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3221         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3222         printk("read codec chip id is 0x%x\n",ret);
3223         if(0x5==ret) {
3224                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3225                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3226                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3227         }
3228         else if(0x3==ret)
3229         {
3230                 printk("you use an old chip, please use a new one\n");
3231         }
3232         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3233                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3234                         0<<7 | 0<<6 );
3235         rt3261_reg_init(codec);
3236         rt3261_customer_redefine(codec, rt3261);
3237
3238         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3239         rt3261->codec = codec;
3240
3241         snd_soc_add_controls(codec, rt3261_snd_controls,
3242                         ARRAY_SIZE(rt3261_snd_controls));
3243         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3244                         ARRAY_SIZE(rt3261_dapm_widgets));
3245         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3246                         ARRAY_SIZE(rt3261_dapm_routes));
3247
3248
3249 #if defined (CONFIG_SND_SOC_RT3261)
3250         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3251         rt3261_dsp_probe(codec);
3252 #endif
3253
3254 #ifdef RTK_IOCTL
3255 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3256         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3257         ioctl_ops->index_write = rt3261_index_write;
3258         ioctl_ops->index_read = rt3261_index_read;
3259         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3260         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3261         realtek_ce_init_hwdep(codec);
3262 #endif
3263 #endif
3264
3265
3266         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3267         if (ret != 0) {
3268                 dev_err(codec->dev,
3269                         "Failed to create index_reg sysfs files: %d\n", ret);
3270                 return ret;
3271         }
3272         rt3261_codec = codec;
3273         return 0;
3274 }
3275
3276 static int rt3261_remove(struct snd_soc_codec *codec)
3277 {
3278         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3279         return 0;
3280 }
3281
3282 #ifdef CONFIG_PM
3283 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3284 {
3285 #if defined (CONFIG_SND_SOC_RT3261)
3286         /* After opening LDO of DSP, then close LDO of codec.
3287          * (1) DSP LDO power on
3288          * (2) DSP core power off
3289          * (3) DSP IIS interface power off
3290          * (4) Toggle pin of codec LDO1 to power off
3291          */
3292         rt3261_dsp_suspend(codec, state);
3293 #endif
3294         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3295         return 0;
3296 }
3297
3298 static int rt3261_resume(struct snd_soc_codec *codec)
3299 {
3300         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3301 #if defined (CONFIG_SND_SOC_RT3261)
3302         /* After opening LDO of codec, then close LDO of DSP. */
3303         rt3261_dsp_resume(codec);
3304 #endif
3305         return 0;
3306 }
3307 #else
3308 #define rt3261_suspend NULL
3309 #define rt3261_resume NULL
3310 #endif
3311
3312 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3313 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3314                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3315
3316 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3317         .hw_params = rt3261_hw_params,
3318         .prepare = rt3261_prepare,
3319         .set_fmt = rt3261_set_dai_fmt,
3320         .set_sysclk = rt3261_set_dai_sysclk,
3321         .set_pll = rt3261_set_dai_pll,
3322 };
3323
3324 struct snd_soc_dai_driver rt3261_dai[] = {
3325         {
3326                 .name = "rt3261-aif1",
3327                 .id = RT3261_AIF1,
3328                 .playback = {
3329                         .stream_name = "AIF1 Playback",
3330                         .channels_min = 1,
3331                         .channels_max = 2,
3332                         .rates = RT3261_STEREO_RATES,
3333                         .formats = RT3261_FORMATS,
3334                 },
3335                 .capture = {
3336                         .stream_name = "AIF1 Capture",
3337                         .channels_min = 1,
3338                         .channels_max = 2,
3339                         .rates = RT3261_STEREO_RATES,
3340                         .formats = RT3261_FORMATS,
3341                 },
3342                 .ops = &rt3261_aif_dai_ops,
3343         },
3344         {
3345                 .name = "rt3261-aif2",
3346                 .id = RT3261_AIF2,
3347                 .playback = {
3348                         .stream_name = "AIF2 Playback",
3349                         .channels_min = 1,
3350                         .channels_max = 2,
3351                         .rates = RT3261_STEREO_RATES,
3352                         .formats = RT3261_FORMATS,
3353                 },
3354                 .capture = {
3355                         .stream_name = "AIF2 Capture",
3356                         .channels_min = 1,
3357                         .channels_max = 2,
3358                         .rates = RT3261_STEREO_RATES,
3359                         .formats = RT3261_FORMATS,
3360                 },
3361                 .ops = &rt3261_aif_dai_ops,
3362         },
3363 };
3364
3365 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3366         .probe = rt3261_probe,
3367         .remove = rt3261_remove,
3368         .suspend = rt3261_suspend,
3369         .resume = rt3261_resume,
3370         .write = rt3261_write,
3371         .set_bias_level = rt3261_set_bias_level,
3372         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3373         .reg_word_size = sizeof(u16),
3374         .reg_cache_default = rt3261_reg,
3375         .volatile_register = rt3261_volatile_register,
3376         .readable_register = rt3261_readable_register,
3377         .reg_cache_step = 1,
3378 };
3379
3380 static const struct i2c_device_id rt3261_i2c_id[] = {
3381         { "rt3261", 0 },
3382         { }
3383 };
3384 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3385
3386 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3387                     const struct i2c_device_id *id)
3388 {
3389         struct rt3261_priv *rt3261;
3390         int ret;
3391         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3392
3393         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3394         if (NULL == rt3261)
3395                 return -ENOMEM;
3396
3397         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3398         rt3261->io_init = pdata->io_init;
3399         rt3261->spk_num = pdata->spk_num;
3400         rt3261->modem_input_mode = pdata->modem_input_mode;
3401         rt3261->lout_to_modem_mode = pdata->lout_to_modem_mode;
3402         rt3261->spk_amplify = pdata->spk_amplify;
3403         rt3261->playback_if1_data_control = pdata->playback_if1_data_control;
3404         rt3261->playback_if2_data_control = pdata->playback_if2_data_control;
3405
3406         if(rt3261->io_init)
3407                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3408
3409         #if defined (CONFIG_SND_SOC_RT5623)
3410         rt3261->modem_is_open = 0;
3411         #endif
3412
3413         i2c_set_clientdata(i2c, rt3261);
3414         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3415         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3416                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3417         if (ret < 0)
3418                 kfree(rt3261);
3419
3420         return ret;
3421 }
3422
3423 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3424 {
3425         snd_soc_unregister_codec(&i2c->dev);
3426         kfree(i2c_get_clientdata(i2c));
3427         return 0;
3428 }
3429
3430 static void rt3261_i2c_shutdown(struct i2c_client *client)
3431 {
3432         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3433         struct snd_soc_codec *codec = rt3261->codec;
3434
3435         if (codec != NULL)
3436                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3437 }
3438
3439 struct i2c_driver rt3261_i2c_driver = {
3440         .driver = {
3441                 .name = "rt3261",
3442                 .owner = THIS_MODULE,
3443         },
3444         .probe = rt3261_i2c_probe,
3445         .remove   = __devexit_p(rt3261_i2c_remove),
3446         .shutdown = rt3261_i2c_shutdown,
3447         .id_table = rt3261_i2c_id,
3448 };
3449
3450 static int __init rt3261_modinit(void)
3451 {
3452         return i2c_add_driver(&rt3261_i2c_driver);
3453 }
3454 module_init(rt3261_modinit);
3455
3456 static void __exit rt3261_modexit(void)
3457 {
3458         i2c_del_driver(&rt3261_i2c_driver);
3459 }
3460 module_exit(rt3261_modexit);
3461
3462 MODULE_DESCRIPTION("ASoC RT3261 driver");
3463 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3464 MODULE_LICENSE("GPL");
3465
3466
3467 #ifdef RT3261_PROC
3468
3469 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3470                 unsigned long len, void *data)
3471 {
3472         char *cookie_pot;
3473         char *p;
3474         int reg;
3475         int i;
3476         int value;
3477         #if defined (CONFIG_SND_SOC_RT3261)
3478         struct rt3261_dsp_param param;
3479         #endif
3480
3481         cookie_pot = (char *)vmalloc( len );
3482         if (!cookie_pot)
3483         {
3484                 return -ENOMEM;
3485         }
3486         else
3487         {
3488                 if (copy_from_user( cookie_pot, buffer, len ))
3489                         return -EFAULT;
3490         }
3491
3492         switch(cookie_pot[0])
3493         {
3494                 case 'r':
3495                 case 'R':
3496                         printk("Read reg debug\n");
3497                         if(cookie_pot[1] ==':')
3498                         {
3499                                 strsep(&cookie_pot,":");
3500                                 while((p=strsep(&cookie_pot,",")))
3501                                 {
3502                                         reg = simple_strtol(p,NULL,16);
3503                                         value = rt3261_read(rt3261_codec,reg);
3504                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3505                                 }
3506                                 printk("\n");
3507                         }
3508                         else
3509                         {
3510                                 printk("Error Read reg debug.\n");
3511                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3512                         }
3513                         break;
3514                 case 'w':
3515                 case 'W':
3516                         printk("Write reg debug\n");
3517                         if(cookie_pot[1] ==':')
3518                         {
3519                                 strsep(&cookie_pot,":");
3520                                 while((p=strsep(&cookie_pot,"=")))
3521                                 {
3522                                         reg = simple_strtol(p,NULL,16);
3523                                         p=strsep(&cookie_pot,",");
3524                                         value = simple_strtol(p,NULL,16);
3525                                         rt3261_write(rt3261_codec,reg,value);
3526                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3527                                 }
3528                                 printk("\n");
3529                         }
3530                         else
3531                         {
3532                                 printk("Error Write reg debug.\n");
3533                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3534                         }
3535                         break;
3536                 case 'a':
3537                         printk("Dump rt3261 index reg \n");
3538
3539                         for (i = 0; i < 0xb4; i++)
3540                         {
3541                                 value = rt3261_index_read(rt3261_codec, i);
3542                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3543                         }
3544                         break;
3545                 #if defined (CONFIG_SND_SOC_RT3261)
3546                 case 'b':
3547                         param.cmd_fmt =  0x00e0;
3548                         param.cmd = RT3261_DSP_CMD_MW;
3549                         printk("Write dsp reg debug\n");
3550                         if(cookie_pot[1] ==':')
3551                         {
3552                                 strsep(&cookie_pot,":");
3553                                 while((p=strsep(&cookie_pot,"=")))
3554                                 {
3555                                         param.addr = simple_strtol(p,NULL,16);
3556                                         p=strsep(&cookie_pot,",");
3557                                         param.data = simple_strtol(p,NULL,16);
3558                                         rt3261_dsp_write(rt3261_codec,&param);
3559                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3560                                 }
3561                                 printk("\n");
3562                         }
3563                         break;
3564                 case 'c':
3565                         printk("Read dsp reg debug\n");
3566                         if(cookie_pot[1] ==':')
3567                         {
3568                                 strsep(&cookie_pot,":");
3569                                 while((p=strsep(&cookie_pot,",")))
3570                                 {
3571                                         reg = simple_strtol(p,NULL,16);
3572                                         value = rt3261_dsp_read(rt3261_codec,reg);
3573                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3574                                 }
3575                                 printk("\n");
3576                         }
3577                         break;
3578                 #endif
3579                 case 'd':
3580                         if(cookie_pot[1] ==':')
3581                         {
3582                                 strsep(&cookie_pot,":");
3583                                 while((p=strsep(&cookie_pot,"=")))
3584                                 {
3585                                         reg = simple_strtol(p,NULL,16);
3586                                         p=strsep(&cookie_pot,",");
3587                                         value = simple_strtol(p,NULL,16);
3588                                         rt3261_index_write(rt3261_codec,reg,value);
3589                                         printk("rt3261_index_write:0x%04x = 0x%04x\n",reg,value);
3590                                 }
3591                                 printk("\n");
3592                         }
3593                         break;
3594                 case 'e':
3595                         if(cookie_pot[1] ==':')
3596                         {
3597                                 strsep(&cookie_pot,":");
3598                                 while((p=strsep(&cookie_pot,",")))
3599                                 {
3600                                         reg = simple_strtol(p,NULL,16);
3601                                         value = rt3261_index_read(rt3261_codec,reg);
3602                                         printk("rt3261_index_read:0x%04x = 0x%04x\n",reg,value);
3603                                 }
3604                                 printk("\n");
3605                         }
3606                         break;
3607                 default:
3608                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3609                         printk("-->'d&&D' Open or Off the debug\n");
3610                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3611                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3612                         break;
3613         }
3614
3615         return len;
3616 }
3617
3618 static const struct file_operations rt3261_proc_fops = {
3619         .owner          = THIS_MODULE,
3620 };
3621
3622 static int rt3261_proc_init(void)
3623 {
3624         struct proc_dir_entry *rt3261_proc_entry;
3625         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3626         if(rt3261_proc_entry != NULL)
3627         {
3628                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3629                 return 0;
3630         }
3631         else
3632         {
3633                 printk("create proc error !\n");
3634                 return -1;
3635         }
3636 }
3637 #endif