sound/soc/codecs/rt3261.c

   1 /*
   2  * rt3261.c  --  RT3261 ALSA SoC audio codec driver
   3  *
   4  * Copyright 2011 Realtek Semiconductor Corp.
   5  * Author: Johnny Hsu <johnnyhsu@realtek.com>
   6  *
   7  * This program is free software; you can redistribute it and/or modify
   8  * it under the terms of the GNU General Public License version 2 as
   9  * published by the Free Software Foundation.
  10  */
  11
  12 #include <linux/module.h>
  13 #include <linux/moduleparam.h>
  14 #include <linux/init.h>
  15 #include <linux/delay.h>
  16 #include <linux/pm.h>
  17 #include <linux/i2c.h>
  18 #include <linux/platform_device.h>
  19 #include <linux/spi/spi.h>
  20 #include <sound/core.h>
  21 #include <sound/pcm.h>
  22 #include <sound/pcm_params.h>
  23 #include <sound/soc.h>
  24 #include <sound/soc-dapm.h>
  25 #include <sound/initval.h>
  26 #include <sound/tlv.h>
  27 #include <mach/board.h>
  28 #include <linux/clk.h>
  29 #include <mach/iomux.h>
  30
  31 #define RT3261_PROC
  32 #ifdef RT3261_PROC
  33 #include <linux/proc_fs.h>
  34 #include <linux/seq_file.h>
  35 #include <linux/vmalloc.h>
  36 #endif
  37
  38 //#define USE_INT_CLK
  39
  40 static struct snd_soc_codec *rt3261_codec;
  41
  42 #if 0
  43 #define DBG(x...)       printk(KERN_INFO x)
  44 #else
  45 #define DBG(x...)
  46 #endif
  47
  48 //#define RTK_IOCTL
  49 #ifdef RTK_IOCTL
  50 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
  51 #include "rt_codec_ioctl.h"
  52 #include "rt3261_ioctl.h"
  53 #endif
  54 #endif
  55
  56 #include "rt3261.h"
  57 #if defined (CONFIG_SND_SOC_RT3261)
  58 #include "rt3261-dsp.h"
  59 #endif
  60
  61 #define RT3261_REG_RW 1 /* for debug */
  62 #define RT3261_DET_EXT_MIC 0
  63
  64 #define VERSION "RT3261_V1.2.0"
  65
  66 #if defined (CONFIG_SND_SOC_RT5623)
  67 extern void rt5623_on(void);
  68 extern void rt5623_off(void);
  69 #endif
  70
  71 struct rt3261_init_reg {
  72         u8 reg;
  73         u16 val;
  74 };
  75
  76 static struct rt3261_init_reg init_list[] = {
  77         {RT3261_GEN_CTRL1       , 0x3f01},//fa[12:13] = 1'b; fa[8~10]=1; fa[0]=1
  78         {RT3261_ADDA_CLK1       , 0x1114},//73[2] = 1'b
  79         {RT3261_MICBIAS         , 0x3030},//93[5:4] = 11'b
  80         {RT3261_CLS_D_OUT       , 0xa000},//8d[11] = 0'b
  81         {RT3261_CLS_D_OVCD      , 0x0334},//8c[8] = 1'b
  82         {RT3261_PRIV_INDEX      , 0x001d},//PR1d[8] = 1'b;
  83         {RT3261_PRIV_DATA       , 0x0347},
  84         {RT3261_PRIV_INDEX      , 0x003d},//PR3d[12] = 0'b; PR3d[9] = 1'b
  85         {RT3261_PRIV_DATA       , 0x3600},
  86         {RT3261_PRIV_INDEX      , 0x0012},//PR12 = 0aa8'h
  87         {RT3261_PRIV_DATA       , 0x0aa8},
  88         {RT3261_PRIV_INDEX      , 0x0014},//PR14 = 8aaa'h
  89         {RT3261_PRIV_DATA       , 0x8aaa},
  90         {RT3261_PRIV_INDEX      , 0x0020},//PR20 = 6115'h
  91         {RT3261_PRIV_DATA       , 0x6115},
  92         {RT3261_PRIV_INDEX      , 0x0023},//PR23 = 0804'h
  93         {RT3261_PRIV_DATA       , 0x0804},
  94         {RT3261_SPK_VOL         , 0x8888},//SPKMIX -> SPKVOL
  95         {RT3261_HP_VOL          , 0x8888},
  96         {RT3261_OUTPUT          , 0x8888},//unmute OUTVOLL/R
  97         {RT3261_SPO_CLSD_RATIO  , 0x0001},
  98         {RT3261_I2S1_SDP        , 0xd000},
  99 };
 100 #define RT3261_INIT_REG_LEN ARRAY_SIZE(init_list)
 101
 102 static int rt3261_reg_init(struct snd_soc_codec *codec)
 103 {
 104         int i;
 105
 106         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 107                 snd_soc_write(codec, init_list[i].reg, init_list[i].val);
 108
 109         return 0;
 110 }
 111
 112 static int rt3261_index_sync(struct snd_soc_codec *codec)
 113 {
 114         int i;
 115
 116         for (i = 0; i < RT3261_INIT_REG_LEN; i++)
 117                 if (RT3261_PRIV_INDEX == init_list[i].reg ||
 118                         RT3261_PRIV_DATA == init_list[i].reg)
 119                         snd_soc_write(codec, init_list[i].reg,
 120                                         init_list[i].val);
 121         return 0;
 122 }
 123
 124 static const u16 rt3261_reg[RT3261_VENDOR_ID2 + 1] = {
 125         [RT3261_RESET] = 0x000c,
 126         [RT3261_SPK_VOL] = 0xc8c8,
 127         [RT3261_HP_VOL] = 0xc8c8,
 128         [RT3261_OUTPUT] = 0xc8c8,
 129         [RT3261_MONO_OUT] = 0x8000,
 130         [RT3261_INL_INR_VOL] = 0x0808,
 131         [RT3261_DAC1_DIG_VOL] = 0xafaf,
 132         [RT3261_DAC2_DIG_VOL] = 0xafaf,
 133         [RT3261_ADC_DIG_VOL] = 0x2f2f,
 134         [RT3261_ADC_DATA] = 0x2f2f,
 135         [RT3261_STO_ADC_MIXER] = 0x7060,
 136         [RT3261_MONO_ADC_MIXER] = 0x7070,
 137         [RT3261_AD_DA_MIXER] = 0x8080,
 138         [RT3261_STO_DAC_MIXER] = 0x5454,
 139         [RT3261_MONO_DAC_MIXER] = 0x5454,
 140         [RT3261_DIG_MIXER] = 0xaa00,
 141         [RT3261_DSP_PATH2] = 0xa000,
 142         [RT3261_REC_L2_MIXER] = 0x007f,
 143         [RT3261_REC_R2_MIXER] = 0x007f,
 144         [RT3261_HPO_MIXER] = 0xe000,
 145         [RT3261_SPK_L_MIXER] = 0x003e,
 146         [RT3261_SPK_R_MIXER] = 0x003e,
 147         [RT3261_SPO_L_MIXER] = 0xf800,
 148         [RT3261_SPO_R_MIXER] = 0x3800,
 149         [RT3261_SPO_CLSD_RATIO] = 0x0004,
 150         [RT3261_MONO_MIXER] = 0xfc00,
 151         [RT3261_OUT_L3_MIXER] = 0x01ff,
 152         [RT3261_OUT_R3_MIXER] = 0x01ff,
 153         [RT3261_LOUT_MIXER] = 0xf000,
 154         [RT3261_PWR_ANLG1] = 0x00c0,
 155         [RT3261_I2S1_SDP] = 0x8000,
 156         [RT3261_I2S2_SDP] = 0x8000,
 157         [RT3261_I2S3_SDP] = 0x8000,
 158         [RT3261_ADDA_CLK1] = 0x1110,
 159         [RT3261_ADDA_CLK2] = 0x0c00,
 160         [RT3261_DMIC] = 0x1d00,
 161         [RT3261_ASRC_3] = 0x0008,
 162         [RT3261_HP_OVCD] = 0x0600,
 163         [RT3261_CLS_D_OVCD] = 0x0228,
 164         [RT3261_CLS_D_OUT] = 0xa800,
 165         [RT3261_DEPOP_M1] = 0x0004,
 166         [RT3261_DEPOP_M2] = 0x1100,
 167         [RT3261_DEPOP_M3] = 0x0646,
 168         [RT3261_CHARGE_PUMP] = 0x0c00,
 169         [RT3261_MICBIAS] = 0x3000,
 170         [RT3261_EQ_CTRL1] = 0x2080,
 171         [RT3261_DRC_AGC_1] = 0x2206,
 172         [RT3261_DRC_AGC_2] = 0x1f00,
 173         [RT3261_ANC_CTRL1] = 0x034b,
 174         [RT3261_ANC_CTRL2] = 0x0066,
 175         [RT3261_ANC_CTRL3] = 0x000b,
 176         [RT3261_GPIO_CTRL1] = 0x0400,
 177         [RT3261_DSP_CTRL3] = 0x2000,
 178         [RT3261_BASE_BACK] = 0x0013,
 179         [RT3261_MP3_PLUS1] = 0x0680,
 180         [RT3261_MP3_PLUS2] = 0x1c17,
 181         [RT3261_3D_HP] = 0x8c00,
 182         [RT3261_ADJ_HPF] = 0x2a20,
 183         [RT3261_HP_CALIB_AMP_DET] = 0x0400,
 184         [RT3261_SV_ZCD1] = 0x0809,
 185         [RT3261_VENDOR_ID1] = 0x10ec,
 186         [RT3261_VENDOR_ID2] = 0x6231,
 187 };
 188
 189 static int rt3261_reset(struct snd_soc_codec *codec)
 190 {
 191         return snd_soc_write(codec, RT3261_RESET, 0);
 192 }
 193
 194 static unsigned int rt3261_read(struct snd_soc_codec *codec,
 195                 unsigned int reg)
 196 {
 197         unsigned int val;
 198
 199         val = codec->hw_read(codec, reg);
 200         return val;
 201 }
 202
 203 static int do_hw_write(struct snd_soc_codec *codec, unsigned int reg,
 204                 unsigned int value, const void *data, int len)
 205 {
 206         int ret;
 207
 208         if (!snd_soc_codec_volatile_register(codec, reg) &&
 209                         reg < codec->driver->reg_cache_size &&
 210                         !codec->cache_bypass) {
 211                 ret = snd_soc_cache_write(codec, reg, value);
 212                 if (ret < 0)
 213                         return -1;
 214         }
 215
 216         if (codec->cache_only) {
 217                 codec->cache_sync = 1;
 218                 return 0;
 219         }
 220
 221         ret = i2c_master_normal_send(codec->control_data, data, len,400*1000);
 222         if (ret == len)
 223                 return 0;
 224         if (ret < 0)
 225                 return ret;
 226         else
 227                 return -EIO;
 228 }
 229
 230 static int rt3261_write(struct snd_soc_codec *codec, unsigned int reg,
 231                 unsigned int value)
 232 {
 233         u8 data[3];
 234
 235         data[0] = reg;
 236         data[1] = (value >> 8) & 0xff;
 237         data[2] = value & 0xff;
 238
 239         DBG("rt3261_write 0x%x = 0x%x\n",reg,value);
 240         return do_hw_write(codec, reg, value, data, 3);
 241 }
 242
 243 /**
 244  * rt3261_index_write - Write private register.
 245  * @codec: SoC audio codec device.
 246  * @reg: Private register index.
 247  * @value: Private register Data.
 248  *
 249  * Modify private register for advanced setting. It can be written through
 250  * private index (0x6a) and data (0x6c) register.
 251  *
 252  * Returns 0 for success or negative error code.
 253  */
 254 static int rt3261_index_write(struct snd_soc_codec *codec,
 255                 unsigned int reg, unsigned int value)
 256 {
 257         int ret;
 258
 259         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 260         if (ret < 0) {
 261                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 262                 goto err;
 263         }
 264         ret = snd_soc_write(codec, RT3261_PRIV_DATA, value);
 265         if (ret < 0) {
 266                 dev_err(codec->dev, "Failed to set private value: %d\n", ret);
 267                 goto err;
 268         }
 269         return 0;
 270
 271 err:
 272         return ret;
 273 }
 274
 275 /**
 276  * rt3261_index_read - Read private register.
 277  * @codec: SoC audio codec device.
 278  * @reg: Private register index.
 279  *
 280  * Read advanced setting from private register. It can be read through
 281  * private index (0x6a) and data (0x6c) register.
 282  *
 283  * Returns private register value or negative error code.
 284  */
 285 static unsigned int rt3261_index_read(
 286         struct snd_soc_codec *codec, unsigned int reg)
 287 {
 288         int ret;
 289
 290         ret = snd_soc_write(codec, RT3261_PRIV_INDEX, reg);
 291         if (ret < 0) {
 292                 dev_err(codec->dev, "Failed to set private addr: %d\n", ret);
 293                 return ret;
 294         }
 295         return snd_soc_read(codec, RT3261_PRIV_DATA);
 296 }
 297
 298 /**
 299  * rt3261_index_update_bits - update private register bits
 300  * @codec: audio codec
 301  * @reg: Private register index.
 302  * @mask: register mask
 303  * @value: new value
 304  *
 305  * Writes new register value.
 306  *
 307  * Returns 1 for change, 0 for no change, or negative error code.
 308  */
 309 static int rt3261_index_update_bits(struct snd_soc_codec *codec,
 310         unsigned int reg, unsigned int mask, unsigned int value)
 311 {
 312         unsigned int old, new;
 313         int change, ret;
 314
 315         ret = rt3261_index_read(codec, reg);
 316         if (ret < 0) {
 317                 dev_err(codec->dev, "Failed to read private reg: %d\n", ret);
 318                 goto err;
 319         }
 320
 321         old = ret;
 322         new = (old & ~mask) | (value & mask);
 323         change = old != new;
 324         if (change) {
 325                 ret = rt3261_index_write(codec, reg, new);
 326                 if (ret < 0) {
 327                         dev_err(codec->dev,
 328                                 "Failed to write private reg: %d\n", ret);
 329                         goto err;
 330                 }
 331         }
 332         return change;
 333
 334 err:
 335         return ret;
 336 }
 337
 338 static int rt3261_volatile_register(
 339         struct snd_soc_codec *codec, unsigned int reg)
 340 {
 341         switch (reg) {
 342         case RT3261_RESET:
 343         case RT3261_PRIV_DATA:
 344         case RT3261_ASRC_5:
 345         case RT3261_EQ_CTRL1:
 346         case RT3261_DRC_AGC_1:
 347         case RT3261_ANC_CTRL1:
 348         case RT3261_IRQ_CTRL2:
 349         case RT3261_INT_IRQ_ST:
 350         case RT3261_DSP_CTRL2:
 351         case RT3261_DSP_CTRL3:
 352         case RT3261_PGM_REG_ARR1:
 353         case RT3261_PGM_REG_ARR3:
 354         case RT3261_VENDOR_ID:
 355         case RT3261_VENDOR_ID1:
 356         case RT3261_VENDOR_ID2:
 357                 return 1;
 358         default:
 359                 return 0;
 360         }
 361 }
 362
 363 static int rt3261_readable_register(
 364         struct snd_soc_codec *codec, unsigned int reg)
 365 {
 366         switch (reg) {
 367         case RT3261_RESET:
 368         case RT3261_SPK_VOL:
 369         case RT3261_HP_VOL:
 370         case RT3261_OUTPUT:
 371         case RT3261_MONO_OUT:
 372         case RT3261_IN1_IN2:
 373         case RT3261_IN3_IN4:
 374         case RT3261_INL_INR_VOL:
 375         case RT3261_DAC1_DIG_VOL:
 376         case RT3261_DAC2_DIG_VOL:
 377         case RT3261_DAC2_CTRL:
 378         case RT3261_ADC_DIG_VOL:
 379         case RT3261_ADC_DATA:
 380         case RT3261_ADC_BST_VOL:
 381         case RT3261_STO_ADC_MIXER:
 382         case RT3261_MONO_ADC_MIXER:
 383         case RT3261_AD_DA_MIXER:
 384         case RT3261_STO_DAC_MIXER:
 385         case RT3261_MONO_DAC_MIXER:
 386         case RT3261_DIG_MIXER:
 387         case RT3261_DSP_PATH1:
 388         case RT3261_DSP_PATH2:
 389         case RT3261_DIG_INF_DATA:
 390         case RT3261_REC_L1_MIXER:
 391         case RT3261_REC_L2_MIXER:
 392         case RT3261_REC_R1_MIXER:
 393         case RT3261_REC_R2_MIXER:
 394         case RT3261_HPO_MIXER:
 395         case RT3261_SPK_L_MIXER:
 396         case RT3261_SPK_R_MIXER:
 397         case RT3261_SPO_L_MIXER:
 398         case RT3261_SPO_R_MIXER:
 399         case RT3261_SPO_CLSD_RATIO:
 400         case RT3261_MONO_MIXER:
 401         case RT3261_OUT_L1_MIXER:
 402         case RT3261_OUT_L2_MIXER:
 403         case RT3261_OUT_L3_MIXER:
 404         case RT3261_OUT_R1_MIXER:
 405         case RT3261_OUT_R2_MIXER:
 406         case RT3261_OUT_R3_MIXER:
 407         case RT3261_LOUT_MIXER:
 408         case RT3261_PWR_DIG1:
 409         case RT3261_PWR_DIG2:
 410         case RT3261_PWR_ANLG1:
 411         case RT3261_PWR_ANLG2:
 412         case RT3261_PWR_MIXER:
 413         case RT3261_PWR_VOL:
 414         case RT3261_PRIV_INDEX:
 415         case RT3261_PRIV_DATA:
 416         case RT3261_I2S1_SDP:
 417         case RT3261_I2S2_SDP:
 418         case RT3261_I2S3_SDP:
 419         case RT3261_ADDA_CLK1:
 420         case RT3261_ADDA_CLK2:
 421         case RT3261_DMIC:
 422         case RT3261_GLB_CLK:
 423         case RT3261_PLL_CTRL1:
 424         case RT3261_PLL_CTRL2:
 425         case RT3261_ASRC_1:
 426         case RT3261_ASRC_2:
 427         case RT3261_ASRC_3:
 428         case RT3261_ASRC_4:
 429         case RT3261_ASRC_5:
 430         case RT3261_HP_OVCD:
 431         case RT3261_CLS_D_OVCD:
 432         case RT3261_CLS_D_OUT:
 433         case RT3261_DEPOP_M1:
 434         case RT3261_DEPOP_M2:
 435         case RT3261_DEPOP_M3:
 436         case RT3261_CHARGE_PUMP:
 437         case RT3261_PV_DET_SPK_G:
 438         case RT3261_MICBIAS:
 439         case RT3261_EQ_CTRL1:
 440         case RT3261_EQ_CTRL2:
 441         case RT3261_WIND_FILTER:
 442         case RT3261_DRC_AGC_1:
 443         case RT3261_DRC_AGC_2:
 444         case RT3261_DRC_AGC_3:
 445         case RT3261_SVOL_ZC:
 446         case RT3261_ANC_CTRL1:
 447         case RT3261_ANC_CTRL2:
 448         case RT3261_ANC_CTRL3:
 449         case RT3261_JD_CTRL:
 450         case RT3261_ANC_JD:
 451         case RT3261_IRQ_CTRL1:
 452         case RT3261_IRQ_CTRL2:
 453         case RT3261_INT_IRQ_ST:
 454         case RT3261_GPIO_CTRL1:
 455         case RT3261_GPIO_CTRL2:
 456         case RT3261_GPIO_CTRL3:
 457         case RT3261_DSP_CTRL1:
 458         case RT3261_DSP_CTRL2:
 459         case RT3261_DSP_CTRL3:
 460         case RT3261_DSP_CTRL4:
 461         case RT3261_PGM_REG_ARR1:
 462         case RT3261_PGM_REG_ARR2:
 463         case RT3261_PGM_REG_ARR3:
 464         case RT3261_PGM_REG_ARR4:
 465         case RT3261_PGM_REG_ARR5:
 466         case RT3261_SCB_FUNC:
 467         case RT3261_SCB_CTRL:
 468         case RT3261_BASE_BACK:
 469         case RT3261_MP3_PLUS1:
 470         case RT3261_MP3_PLUS2:
 471         case RT3261_3D_HP:
 472         case RT3261_ADJ_HPF:
 473         case RT3261_HP_CALIB_AMP_DET:
 474         case RT3261_HP_CALIB2:
 475         case RT3261_SV_ZCD1:
 476         case RT3261_SV_ZCD2:
 477         case RT3261_GEN_CTRL1:
 478         case RT3261_GEN_CTRL2:
 479         case RT3261_GEN_CTRL3:
 480         case RT3261_VENDOR_ID:
 481         case RT3261_VENDOR_ID1:
 482         case RT3261_VENDOR_ID2:
 483                 return 1;
 484         default:
 485                 return 0;
 486         }
 487 }
 488
 489 void codec_set_spk(bool on)
 490 {
 491
 492         struct snd_soc_codec *codec = rt3261_codec;
 493         DBG("%s: %d\n", __func__, on);
 494
 495         if(!codec)
 496                 return;
 497
 498         if(on){
 499                 DBG("snd_soc_dapm_enable_pin\n");
 500                 snd_soc_dapm_enable_pin(&codec->dapm, "Headphone Jack");
 501                 snd_soc_dapm_enable_pin(&codec->dapm, "Ext Spk");
 502         }else{
 503                 DBG("snd_soc_dapm_disable_pin\n");
 504                 snd_soc_dapm_disable_pin(&codec->dapm, "Headphone Jack");
 505                 snd_soc_dapm_disable_pin(&codec->dapm, "Ext Spk");
 506         }
 507         snd_soc_dapm_sync(&codec->dapm);
 508 }
 509
 510
 511
 512 /**
 513  * rt3261_headset_mic_detect - Detect headset.
 514  * @codec: SoC audio codec device.
 515  * @jack_insert: Jack insert or not.
 516  *
 517  * Detect whether is headset or not when jack inserted.
 518  *
 519  * Returns detect status.
 520  */
 521 int rt3261_headset_mic_detect(int jack_insert)
 522 {
 523         int jack_type;
 524 #ifdef USE_INT_CLK
 525         int sclk_src;
 526 #endif
 527
 528         if(jack_insert) {
 529                 if (SND_SOC_BIAS_OFF == rt3261_codec->dapm.bias_level) {
 530                         snd_soc_write(rt3261_codec, RT3261_PWR_ANLG1, 0x2004);
 531                         snd_soc_write(rt3261_codec, RT3261_MICBIAS, 0x3830);
 532                         snd_soc_write(rt3261_codec, RT3261_GEN_CTRL1 , 0x3701);
 533                 }
 534 #ifdef USE_INT_CLK
 535                 sclk_src = snd_soc_read(rt3261_codec, RT3261_GLB_CLK) &
 536                         RT3261_SCLK_SRC_MASK;
 537                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 538                         RT3261_SCLK_SRC_MASK, 0x3 << RT3261_SCLK_SRC_SFT);
 539 #endif
 540                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG1,
 541                         RT3261_PWR_LDO2, RT3261_PWR_LDO2);
 542                 snd_soc_update_bits(rt3261_codec, RT3261_PWR_ANLG2,
 543                         RT3261_PWR_MB1, RT3261_PWR_MB1);
 544                 mdelay(400);
 545                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 546                         RT3261_MIC1_OVCD_MASK | RT3261_MIC1_OVTH_MASK |
 547                         RT3261_PWR_CLK25M_MASK | RT3261_PWR_MB_MASK,
 548                         RT3261_MIC1_OVCD_EN | RT3261_MIC1_OVTH_600UA |
 549                         RT3261_PWR_MB_PU | RT3261_PWR_CLK25M_PU);
 550                 snd_soc_update_bits(rt3261_codec, RT3261_GEN_CTRL1,
 551                         0x1, 0x1);
 552                 msleep(100);
 553                 if (snd_soc_read(rt3261_codec, RT3261_IRQ_CTRL2) & 0x8)
 554                         jack_type = RT3261_HEADPHO_DET;
 555                 else
 556                         jack_type = RT3261_HEADSET_DET;
 557                 snd_soc_update_bits(rt3261_codec, RT3261_IRQ_CTRL2,
 558                         RT3261_MB1_OC_CLR, 0);
 559 #ifdef USE_INT_CLK
 560                 snd_soc_update_bits(rt3261_codec, RT3261_GLB_CLK,
 561                         RT3261_SCLK_SRC_MASK, sclk_src);
 562 #endif
 563         } else {
 564                 snd_soc_update_bits(rt3261_codec, RT3261_MICBIAS,
 565                         RT3261_MIC1_OVCD_MASK,
 566                         RT3261_MIC1_OVCD_DIS);
 567
 568                 jack_type = RT3261_NO_JACK;
 569         }
 570
 571         return jack_type;
 572 }
 573 EXPORT_SYMBOL(rt3261_headset_mic_detect);
 574
 575 static const char *rt3261_dacr2_src[] = { "TxDC_R", "TxDP_R" };
 576
 577 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr2_enum,RT3261_DUMMY_PR3F,
 578         14, rt3261_dacr2_src);
 579 static const struct snd_kcontrol_new rt3261_dacr2_mux =
 580         SOC_DAPM_ENUM("Mono dacr source", rt3261_dacr2_enum);
 581
 582 static const DECLARE_TLV_DB_SCALE(out_vol_tlv, -4650, 150, 0);
 583 static const DECLARE_TLV_DB_SCALE(dac_vol_tlv, -65625, 375, 0);
 584 static const DECLARE_TLV_DB_SCALE(in_vol_tlv, -3450, 150, 0);
 585 static const DECLARE_TLV_DB_SCALE(adc_vol_tlv, -17625, 375, 0);
 586 static const DECLARE_TLV_DB_SCALE(adc_bst_tlv, 0, 1200, 0);
 587
 588 /* {0, +20, +24, +30, +35, +40, +44, +50, +52} dB */
 589 static unsigned int bst_tlv[] = {
 590         TLV_DB_RANGE_HEAD(7),
 591         0, 0, TLV_DB_SCALE_ITEM(0, 0, 0),
 592         1, 1, TLV_DB_SCALE_ITEM(2000, 0, 0),
 593         2, 2, TLV_DB_SCALE_ITEM(2400, 0, 0),
 594         3, 5, TLV_DB_SCALE_ITEM(3000, 500, 0),
 595         6, 6, TLV_DB_SCALE_ITEM(4400, 0, 0),
 596         7, 7, TLV_DB_SCALE_ITEM(5000, 0, 0),
 597         8, 8, TLV_DB_SCALE_ITEM(5200, 0, 0),
 598 };
 599
 600 static int rt3261_dmic_get(struct snd_kcontrol *kcontrol,
 601                 struct snd_ctl_elem_value *ucontrol)
 602 {
 603         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 604         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 605
 606         ucontrol->value.integer.value[0] = rt3261->dmic_en;
 607
 608         return 0;
 609 }
 610
 611 static int rt3261_dmic_put(struct snd_kcontrol *kcontrol,
 612                 struct snd_ctl_elem_value *ucontrol)
 613 {
 614         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 615         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 616
 617         if (rt3261->dmic_en == ucontrol->value.integer.value[0])
 618                 return 0;
 619
 620         rt3261->dmic_en = ucontrol->value.integer.value[0];
 621         switch (rt3261->dmic_en) {
 622         case RT3261_DMIC_DIS:
 623                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 624                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK |
 625                         RT3261_GP4_PIN_MASK,
 626                         RT3261_GP2_PIN_GPIO2 | RT3261_GP3_PIN_GPIO3 |
 627                         RT3261_GP4_PIN_GPIO4);
 628                 snd_soc_update_bits(codec, RT3261_DMIC,
 629                         RT3261_DMIC_1_DP_MASK | RT3261_DMIC_2_DP_MASK,
 630                         RT3261_DMIC_1_DP_GPIO3 | RT3261_DMIC_2_DP_GPIO4);
 631                 snd_soc_update_bits(codec, RT3261_DMIC,
 632                         RT3261_DMIC_1_EN_MASK | RT3261_DMIC_2_EN_MASK,
 633                         RT3261_DMIC_1_DIS | RT3261_DMIC_2_DIS);
 634                 break;
 635
 636         case RT3261_DMIC1:
 637                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 638                         RT3261_GP2_PIN_MASK | RT3261_GP3_PIN_MASK,
 639                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP3_PIN_DMIC1_SDA);
 640                 snd_soc_update_bits(codec, RT3261_DMIC,
 641                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK |
 642                         RT3261_DMIC_1_DP_MASK,
 643                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING |
 644                         RT3261_DMIC_1_DP_IN1P);
 645                 snd_soc_update_bits(codec, RT3261_DMIC,
 646                         RT3261_DMIC_1_EN_MASK, RT3261_DMIC_1_EN);
 647                 break;
 648
 649         case RT3261_DMIC2:
 650                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
 651                         RT3261_GP2_PIN_MASK | RT3261_GP4_PIN_MASK,
 652                         RT3261_GP2_PIN_DMIC1_SCL | RT3261_GP4_PIN_DMIC2_SDA);
 653                 snd_soc_update_bits(codec, RT3261_DMIC,
 654                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK |
 655                         RT3261_DMIC_2_DP_MASK,
 656                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING |
 657                         RT3261_DMIC_2_DP_IN1N);
 658                 snd_soc_update_bits(codec, RT3261_DMIC,
 659                         RT3261_DMIC_2_EN_MASK, RT3261_DMIC_2_EN);
 660                 break;
 661
 662         default:
 663                 return -EINVAL;
 664         }
 665
 666         return 0;
 667 }
 668
 669 //bard 8-9 s
 670 #if 0
 671 static int rt3261_mic1_get(struct snd_kcontrol *kcontrol,
 672                 struct snd_ctl_elem_value *ucontrol)
 673 {
 674         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 675
 676         ucontrol->value.integer.value[0] =
 677                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 678
 679         return 0;
 680 }
 681
 682 static int rt3261_mic1_put(struct snd_kcontrol *kcontrol,
 683                 struct snd_ctl_elem_value *ucontrol)
 684 {
 685         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 686
 687         if(ucontrol->value.integer.value[0]) {
 688                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 689                         RT3261_M_BST1_RM_L, 0);
 690                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 691                         RT3261_M_BST1_RM_R, 0);
 692         }else {
 693                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 694                         RT3261_M_BST1_RM_L, RT3261_M_BST1_RM_L);
 695                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 696                         RT3261_M_BST1_RM_R, RT3261_M_BST1_RM_R);
 697         }
 698
 699         return 0;
 700 }
 701
 702 static int rt3261_mic2_get(struct snd_kcontrol *kcontrol,
 703                 struct snd_ctl_elem_value *ucontrol)
 704 {
 705         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 706
 707         ucontrol->value.integer.value[0] =
 708                 (snd_soc_read(codec, RT3261_REC_L2_MIXER) & RT3261_M_BST1_RM_L) >> RT3261_M_BST1_RM_L_SFT;
 709
 710         return 0;
 711 }
 712
 713 static int rt3261_mic2_put(struct snd_kcontrol *kcontrol,
 714                 struct snd_ctl_elem_value *ucontrol)
 715 {
 716         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 717
 718         if(ucontrol->value.integer.value[0]) {
 719                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 720                         RT3261_M_BST4_RM_L, 0);
 721                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 722                         RT3261_M_BST4_RM_R, 0);
 723         }else {
 724                 snd_soc_update_bits(codec, RT3261_REC_L2_MIXER,
 725                         RT3261_M_BST4_RM_L, RT3261_M_BST4_RM_L);
 726                 snd_soc_update_bits(codec, RT3261_REC_R2_MIXER,
 727                         RT3261_M_BST4_RM_R, RT3261_M_BST4_RM_R);
 728         }
 729
 730         return 0;
 731 }
 732 #endif
 733 //bard 8-9 e
 734
 735 void hp_amp_power(struct snd_soc_codec *codec, int on)
 736 {
 737         static int hp_amp_power_count;
 738         printk("hp_amp_power on=%d hp_amp_power_count=%d\n",on,hp_amp_power_count);
 739 //      dump_reg(codec);
 740         if(on) {
 741                 if(hp_amp_power_count <= 0) {
 742                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
 743                                 RT3261_PWR_I2S1, RT3261_PWR_I2S1);
 744                         /* depop parameters */
 745                         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
 746                                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
 747                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 748                                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 749                                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
 750                         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
 751                         /* headphone amp power on */
 752                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 753                                 RT3261_PWR_FV1 | RT3261_PWR_FV2 , 0);
 754                         snd_soc_update_bits(codec, RT3261_PWR_VOL,
 755                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
 756                                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
 757                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 758                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 759                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA); //bard 10-18
 760                         msleep(50);
 761                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 762                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
 763                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
 764
 765                         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
 766                                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
 767                         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
 768                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 769                                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
 770                                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
 771                 }
 772                 hp_amp_power_count++;
 773         } else {
 774                 hp_amp_power_count--;
 775                 if(hp_amp_power_count <= 0) {
 776                         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
 777                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 778                                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 779                                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 780                                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 781                         /* headphone amp power down */
 782                         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 783                                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
 784                                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
 785                                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
 786                                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
 787                                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
 788                                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
 789                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
 790                                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA , //bard 10-18
 791                                 0);
 792                 }
 793         }
 794 }
 795
 796 static int rt3261_hp_mute_get(struct snd_kcontrol *kcontrol,
 797                 struct snd_ctl_elem_value *ucontrol)
 798 {
 799         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 800
 801         ucontrol->value.integer.value[0] =
 802                 !((snd_soc_read(codec, RT3261_HP_VOL) & RT3261_L_MUTE) >> RT3261_L_MUTE_SFT);
 803
 804         return 0;
 805 }
 806
 807 static int rt3261_hp_mute_put(struct snd_kcontrol *kcontrol,
 808                 struct snd_ctl_elem_value *ucontrol)
 809 {
 810         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 811
 812         if(ucontrol->value.integer.value[0]) {
 813                 /* headphone unmute sequence */
 814                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 815                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 816                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
 817                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 818                         (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
 819                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 820                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 821                         RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
 822                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 823                         RT3261_RSTN_MASK, RT3261_RSTN_EN);
 824                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 825                         RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
 826                         RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 827                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 828                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
 829                 msleep(100);
 830                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 831                         RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
 832                         RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
 833                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 834                 /*bard 10-18 r
 835                 msleep(20);
 836                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 837                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
 838                 */
 839         }else {
 840                 /* headphone mute sequence */
 841                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
 842                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
 843                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
 844                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
 845                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
 846                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
 847                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 848                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
 849                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 850                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
 851                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 852                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
 853                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
 854                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
 855                 /*bard 10-18 r
 856                 snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
 857                         RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
 858                 msleep(90);
 859                 */
 860                 snd_soc_update_bits(codec, RT3261_HP_VOL,
 861                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
 862                 msleep(30);
 863                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
 864                         RT3261_HP_R_SMT_MASK | RT3261_HP_L_SMT_MASK,
 865                         RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
 866                 }
 867         return 0;
 868 }
 869
 870 #if defined (CONFIG_SND_SOC_RT5623)
 871 static int rt3261_modem_input_switch_get(struct snd_kcontrol *kcontrol,
 872                 struct snd_ctl_elem_value *ucontrol)
 873 {
 874         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 875         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 876
 877         ucontrol->value.integer.value[0] = rt3261->modem_is_open;
 878         return 0;
 879 }
 880
 881 static int rt3261_modem_input_switch_put(struct snd_kcontrol *kcontrol,
 882                 struct snd_ctl_elem_value *ucontrol)
 883 {
 884         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 885         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
 886
 887         if(ucontrol->value.integer.value[0]) {
 888                 rt5623_on( );
 889                 rt3261->modem_is_open = 1;
 890         }else {
 891                 rt5623_off( );
 892                 rt3261->modem_is_open = 0;
 893         }
 894
 895         return 0;
 896 }
 897 #endif
 898
 899 static int rt3261_dacr_sel_get(struct snd_kcontrol *kcontrol,
 900                 struct snd_ctl_elem_value *ucontrol)
 901 {
 902         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 903
 904         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x4000) >> 14;
 905
 906         return 0;
 907 }
 908
 909 static int rt3261_dacr_sel_put(struct snd_kcontrol *kcontrol,
 910                 struct snd_ctl_elem_value *ucontrol)
 911 {
 912         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 913
 914         if(ucontrol->value.integer.value[0])
 915                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x4000);
 916         else
 917                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x4000, 0x0);
 918
 919
 920         return 0;
 921 }
 922
 923 static int rt3261_rxdp_sel_get(struct snd_kcontrol *kcontrol,
 924                 struct snd_ctl_elem_value *ucontrol)
 925 {
 926         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 927
 928         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0400) >> 10;
 929
 930         return 0;
 931 }
 932
 933 static int rt3261_rxdp_sel_put(struct snd_kcontrol *kcontrol,
 934                 struct snd_ctl_elem_value *ucontrol)
 935 {
 936         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 937
 938         if(ucontrol->value.integer.value[0])
 939                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0400);
 940         else
 941                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0400, 0x0);
 942
 943
 944         return 0;
 945 }
 946
 947 static int rt3261_rxdp1_sel_get(struct snd_kcontrol *kcontrol,
 948                 struct snd_ctl_elem_value *ucontrol)
 949 {
 950         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 951
 952         ucontrol->value.integer.value[0] = (rt3261_index_read(codec, RT3261_MIXER_INT_REG) & 0x0200) >> 9;
 953
 954         return 0;
 955 }
 956
 957 static int rt3261_rxdp1_sel_put(struct snd_kcontrol *kcontrol,
 958                 struct snd_ctl_elem_value *ucontrol)
 959 {
 960         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
 961
 962         if(ucontrol->value.integer.value[0])
 963                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0200);
 964         else
 965                 rt3261_index_update_bits(codec, RT3261_MIXER_INT_REG, 0x0200, 0x0);
 966
 967
 968         return 0;
 969 }
 970
 971 /* IN1/IN2 Input Type */
 972 static const char *rt3261_input_mode[] = {
 973         "Single ended", "Differential"};
 974
 975 static const SOC_ENUM_SINGLE_DECL(
 976         rt3261_in1_mode_enum, RT3261_IN1_IN2,
 977         RT3261_IN_SFT1, rt3261_input_mode);
 978
 979 static const SOC_ENUM_SINGLE_DECL(
 980         rt3261_in2_mode_enum, RT3261_IN3_IN4,
 981         RT3261_IN_SFT2, rt3261_input_mode);
 982
 983 static const SOC_ENUM_SINGLE_DECL(
 984         rt3261_in3_mode_enum, RT3261_IN1_IN2,
 985         RT3261_IN_SFT2, rt3261_input_mode);
 986
 987 //output type
 988 static const char *rt3261_output_mode[] = {
 989         "Single ended", "Differential"};
 990
 991 static const SOC_ENUM_SINGLE_DECL(
 992         rt3261_lout_mode_enum, RT3261_GEN_CTRL1,
 993         RT3261_LOUT_DF, rt3261_output_mode);
 994
 995
 996 /* Interface data select */
 997 static const char *rt3261_data_select[] = {
 998         "Normal", "Swap", "left copy to right", "right copy to left"};
 999
1000 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_dac_enum, RT3261_DIG_INF_DATA,
1001                                 RT3261_IF1_DAC_SEL_SFT, rt3261_data_select);
1002
1003 static const SOC_ENUM_SINGLE_DECL(rt3261_if1_adc_enum, RT3261_DIG_INF_DATA,
1004                                 RT3261_IF1_ADC_SEL_SFT, rt3261_data_select);
1005
1006 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_dac_enum, RT3261_DIG_INF_DATA,
1007                                 RT3261_IF2_DAC_SEL_SFT, rt3261_data_select);
1008
1009 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_enum, RT3261_DIG_INF_DATA,
1010                                 RT3261_IF2_ADC_SEL_SFT, rt3261_data_select);
1011
1012 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_dac_enum, RT3261_DIG_INF_DATA,
1013                                 RT3261_IF3_DAC_SEL_SFT, rt3261_data_select);
1014
1015 static const SOC_ENUM_SINGLE_DECL(rt3261_if3_adc_enum, RT3261_DIG_INF_DATA,
1016                                 RT3261_IF3_ADC_SEL_SFT, rt3261_data_select);
1017
1018 /* Class D speaker gain ratio */
1019 static const char *rt3261_clsd_spk_ratio[] = {"1.66x", "1.83x", "1.94x", "2x",
1020         "2.11x", "2.22x", "2.33x", "2.44x", "2.55x", "2.66x", "2.77x"};
1021
1022 static const SOC_ENUM_SINGLE_DECL(
1023         rt3261_clsd_spk_ratio_enum, RT3261_CLS_D_OUT,
1024         RT3261_CLSD_RATIO_SFT, rt3261_clsd_spk_ratio);
1025
1026 /* DMIC */
1027 static const char *rt3261_dmic_mode[] = {"Disable", "DMIC1", "DMIC2"};
1028
1029 static const SOC_ENUM_SINGLE_DECL(rt3261_dmic_enum, 0, 0, rt3261_dmic_mode);
1030
1031 /* PR-3F */
1032 static const char *rt3261_dacr_sel_mode[] = {"IF2_DAC", "IF2_ADC"};
1033
1034 static const SOC_ENUM_SINGLE_DECL(rt3261_dacr_sel_enum, 0, 0, rt3261_dacr_sel_mode);
1035
1036 static const char *rt3261_rxdp_sel_mode[] = {"RxDP2", "RxDP1"};
1037
1038 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp_sel_enum, 0, 0, rt3261_rxdp_sel_mode);
1039
1040 static const char *rt3261_rxdp1_sel_mode[] = {"DAC1", "IF1_DAC"};
1041
1042 static const SOC_ENUM_SINGLE_DECL(rt3261_rxdp1_sel_enum, 0, 0, rt3261_rxdp1_sel_mode);
1043
1044
1045 //bard 8-9 s
1046 #if 0
1047 static const char *rt3261_mic_mode[] = {"off", "on",};
1048
1049 static const SOC_ENUM_SINGLE_DECL(rt3261_mic_enum, 0, 0, rt3261_mic_mode);
1050 #endif
1051 //bard 8-9 e
1052
1053 static const char *rt3261_hp_mute_mode[] = {"off", "on",};
1054
1055 static const SOC_ENUM_SINGLE_DECL(rt3261_hp_mute_enum, 0, 0, rt3261_hp_mute_mode);
1056
1057 #if defined (CONFIG_SND_SOC_RT5623)
1058 static const char *rt3261_modem_input_switch_mode[] = {"off", "on",};
1059
1060 static const SOC_ENUM_SINGLE_DECL(rt3261_modem_input_switch_enum, 0, 0, rt3261_modem_input_switch_mode);
1061 #endif
1062
1063 #ifdef RT3261_REG_RW
1064 #define REGVAL_MAX 0xffff
1065 static unsigned int regctl_addr;
1066 static int rt3261_regctl_info(struct snd_kcontrol *kcontrol,
1067                         struct snd_ctl_elem_info *uinfo)
1068 {
1069         uinfo->type = SNDRV_CTL_ELEM_TYPE_INTEGER;
1070         uinfo->count = 2;
1071         uinfo->value.integer.min = 0;
1072         uinfo->value.integer.max = REGVAL_MAX;
1073         return 0;
1074 }
1075
1076 static int rt3261_regctl_get(struct snd_kcontrol *kcontrol,
1077                         struct snd_ctl_elem_value *ucontrol)
1078 {
1079         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1080         ucontrol->value.integer.value[0] = regctl_addr;
1081         ucontrol->value.integer.value[1] = snd_soc_read(codec, regctl_addr);
1082         return 0;
1083 }
1084
1085 static int rt3261_regctl_put(struct snd_kcontrol *kcontrol,
1086                         struct snd_ctl_elem_value *ucontrol)
1087 {
1088         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1089         regctl_addr = ucontrol->value.integer.value[0];
1090         if(ucontrol->value.integer.value[1] <= REGVAL_MAX)
1091                 snd_soc_write(codec, regctl_addr, ucontrol->value.integer.value[1]);
1092         return 0;
1093 }
1094 #endif
1095
1096
1097 static int rt3261_vol_rescale_get(struct snd_kcontrol *kcontrol,
1098                 struct snd_ctl_elem_value *ucontrol)
1099 {
1100         struct soc_mixer_control *mc =
1101                 (struct soc_mixer_control *)kcontrol->private_value;
1102         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1103         unsigned int val = snd_soc_read(codec, mc->reg);
1104
1105         ucontrol->value.integer.value[0] = RT3261_VOL_RSCL_MAX -
1106                 ((val & RT3261_L_VOL_MASK) >> mc->shift);
1107         ucontrol->value.integer.value[1] = RT3261_VOL_RSCL_MAX -
1108                 (val & RT3261_R_VOL_MASK);
1109
1110         return 0;
1111 }
1112
1113 static int rt3261_vol_rescale_put(struct snd_kcontrol *kcontrol,
1114                 struct snd_ctl_elem_value *ucontrol)
1115 {
1116         struct soc_mixer_control *mc =
1117                 (struct soc_mixer_control *)kcontrol->private_value;
1118         struct snd_soc_codec *codec = snd_kcontrol_chip(kcontrol);
1119         unsigned int val, val2;
1120
1121         val = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[0];
1122         val2 = RT3261_VOL_RSCL_MAX - ucontrol->value.integer.value[1];
1123         return snd_soc_update_bits_locked(codec, mc->reg, RT3261_L_VOL_MASK |
1124                         RT3261_R_VOL_MASK, val << mc->shift | val2);
1125 }
1126
1127
1128 static const struct snd_kcontrol_new rt3261_snd_controls[] = {
1129         /* Speaker Output Volume */
1130         SOC_DOUBLE("Speaker Playback Switch", RT3261_SPK_VOL,
1131                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1132         SOC_DOUBLE_EXT_TLV("Speaker Playback Volume", RT3261_SPK_VOL,
1133                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1134                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1135         SOC_DOUBLE_EXT_TLV("Earpiece Playback Volume", RT3261_SPK_VOL,
1136                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_VOL_RSCL_RANGE, 0,
1137                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1138         /* Headphone Output Volume */
1139         SOC_DOUBLE("HP Playback Switch", RT3261_HP_VOL,
1140                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1141         SOC_DOUBLE_EXT_TLV("Headphone Playback Volume", RT3261_HP_VOL,
1142                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, RT3261_HP_VOL_RSCL_RANGE, 0,
1143                 rt3261_vol_rescale_get, rt3261_vol_rescale_put, out_vol_tlv),
1144         /* OUTPUT Control */
1145         SOC_DOUBLE("OUT Playback Switch", RT3261_OUTPUT,
1146                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1147         SOC_DOUBLE("OUT Channel Switch", RT3261_OUTPUT,
1148                 RT3261_VOL_L_SFT, RT3261_VOL_R_SFT, 1, 1),
1149         SOC_DOUBLE_TLV("OUT Playback Volume", RT3261_OUTPUT,
1150                 RT3261_L_VOL_SFT, RT3261_R_VOL_SFT, 39, 1, out_vol_tlv),
1151         /* MONO Output Control */
1152         SOC_SINGLE("Mono Playback Switch", RT3261_MONO_OUT,
1153                                 RT3261_L_MUTE_SFT, 1, 1),
1154         /* DAC Digital Volume */
1155         SOC_DOUBLE("DAC2 Playback Switch", RT3261_DAC2_CTRL,
1156                 RT3261_M_DAC_L2_VOL_SFT, RT3261_M_DAC_R2_VOL_SFT, 1, 1),
1157         SOC_DOUBLE_TLV("DAC1 Playback Volume", RT3261_DAC1_DIG_VOL,
1158                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1159                         175, 0, dac_vol_tlv),
1160         SOC_DOUBLE_TLV("Mono DAC Playback Volume", RT3261_DAC2_DIG_VOL,
1161                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1162                         175, 0, dac_vol_tlv),
1163         /* IN1/IN2 Control */
1164         SOC_ENUM("IN1 Mode Control",  rt3261_in1_mode_enum),
1165         SOC_SINGLE_TLV("IN1 Boost", RT3261_IN1_IN2,
1166                 RT3261_BST_SFT1, 8, 0, bst_tlv),
1167         SOC_ENUM("IN2 Mode Control", rt3261_in2_mode_enum),
1168         SOC_SINGLE_TLV("IN2 Boost", RT3261_IN3_IN4,
1169                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1170         SOC_ENUM("IN3 Mode Control",  rt3261_in3_mode_enum),
1171         SOC_SINGLE_TLV("IN3 Boost", RT3261_IN1_IN2,
1172                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1173
1174         SOC_ENUM("LOUT Mode Control",  rt3261_lout_mode_enum),
1175         /* INL/INR Volume Control */
1176         SOC_DOUBLE_TLV("IN Capture Volume", RT3261_INL_INR_VOL,
1177                         RT3261_INL_VOL_SFT, RT3261_INR_VOL_SFT,
1178                         31, 1, in_vol_tlv),
1179         /* ADC Digital Volume Control */
1180         SOC_DOUBLE("ADC Capture Switch", RT3261_ADC_DIG_VOL,
1181                 RT3261_L_MUTE_SFT, RT3261_R_MUTE_SFT, 1, 1),
1182         SOC_DOUBLE_TLV("ADC Capture Volume", RT3261_ADC_DIG_VOL,
1183                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1184                         127, 0, adc_vol_tlv),
1185         SOC_DOUBLE_TLV("Mono ADC Capture Volume", RT3261_ADC_DATA,
1186                         RT3261_L_VOL_SFT, RT3261_R_VOL_SFT,
1187                         127, 0, adc_vol_tlv),
1188         /* ADC Boost Volume Control */
1189         SOC_DOUBLE_TLV("ADC Boost Gain", RT3261_ADC_BST_VOL,
1190                         RT3261_ADC_L_BST_SFT, RT3261_ADC_R_BST_SFT,
1191                         3, 0, adc_bst_tlv),
1192         /* Class D speaker gain ratio */
1193         SOC_ENUM("Class D SPK Ratio Control", rt3261_clsd_spk_ratio_enum),
1194         /* DMIC */
1195         SOC_ENUM_EXT("DMIC Switch", rt3261_dmic_enum,
1196                 rt3261_dmic_get, rt3261_dmic_put),
1197
1198         /* PR-3F */
1199         SOC_ENUM_EXT("DACR Select", rt3261_dacr_sel_enum,
1200                 rt3261_dacr_sel_get, rt3261_dacr_sel_put),
1201         SOC_ENUM_EXT("RxDP Select", rt3261_rxdp_sel_enum,
1202                 rt3261_rxdp_sel_get, rt3261_rxdp_sel_put),
1203         SOC_ENUM_EXT("RxDP1 Select", rt3261_rxdp1_sel_enum,
1204                 rt3261_rxdp1_sel_get, rt3261_rxdp1_sel_put),
1205 #ifdef RT3261_REG_RW
1206         {
1207                 .iface = SNDRV_CTL_ELEM_IFACE_MIXER,
1208                 .name = "Register Control",
1209                 .info = rt3261_regctl_info,
1210                 .get = rt3261_regctl_get,
1211                 .put = rt3261_regctl_put,
1212         },
1213 #endif
1214 //bard 8-9 s
1215 #if 0
1216         SOC_SINGLE_TLV("Main Mic Capture Volume", RT3261_IN1_IN2,
1217                 RT3261_BST_SFT1,  8, 0, bst_tlv),
1218         SOC_SINGLE_TLV("Headset Mic Capture Volume", RT3261_IN3_IN4,
1219                 RT3261_BST_SFT2, 8, 0, bst_tlv),
1220         SOC_ENUM_EXT("Main Mic Capture Switch", rt3261_mic_enum,
1221                 rt3261_mic1_get, rt3261_mic1_put),
1222         SOC_ENUM_EXT("Headset Mic Capture Switch", rt3261_mic_enum,
1223                 rt3261_mic2_get, rt3261_mic2_put),
1224 #endif
1225 //bard 8-9 e
1226
1227         SOC_ENUM_EXT("HP mute Switch", rt3261_hp_mute_enum,
1228                 rt3261_hp_mute_get, rt3261_hp_mute_put),
1229
1230         #if defined (CONFIG_SND_SOC_RT5623)
1231         SOC_ENUM_EXT("Modem Input Switch", rt3261_modem_input_switch_enum,
1232                 rt3261_modem_input_switch_get, rt3261_modem_input_switch_put),
1233         #endif
1234
1235         SOC_ENUM("ADC IF1 Data Switch", rt3261_if1_adc_enum),
1236         SOC_ENUM("DAC IF1 Data Switch", rt3261_if1_dac_enum),
1237         SOC_ENUM("ADC IF2 Data Switch", rt3261_if2_adc_enum),
1238         SOC_ENUM("DAC IF2 Data Switch", rt3261_if2_dac_enum),
1239 };
1240
1241 /**
1242  * set_dmic_clk - Set parameter of dmic.
1243  *
1244  * @w: DAPM widget.
1245  * @kcontrol: The kcontrol of this widget.
1246  * @event: Event id.
1247  *
1248  * Choose dmic clock between 1MHz and 3MHz.
1249  * It is better for clock to approximate 3MHz.
1250  */
1251 static int set_dmic_clk(struct snd_soc_dapm_widget *w,
1252         struct snd_kcontrol *kcontrol, int event)
1253 {
1254         struct snd_soc_codec *codec = w->codec;
1255         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
1256         int div[] = {2, 3, 4, 6, 12}, idx = -EINVAL, i, rate, red, bound, temp;
1257
1258         rate = rt3261->lrck[rt3261->aif_pu] << 8;
1259         red = 3000000 * 12;
1260         for (i = 0; i < ARRAY_SIZE(div); i++) {
1261                 bound = div[i] * 3000000;
1262                 if (rate > bound)
1263                         continue;
1264                 temp = bound - rate;
1265                 if (temp < red) {
1266                         red = temp;
1267                         idx = i;
1268                 }
1269         }
1270         if (idx < 0)
1271                 dev_err(codec->dev, "Failed to set DMIC clock\n");
1272         else
1273                 snd_soc_update_bits(codec, RT3261_DMIC, RT3261_DMIC_CLK_MASK,
1274                                         idx << RT3261_DMIC_CLK_SFT);
1275         return idx;
1276 }
1277
1278 static int check_sysclk1_source(struct snd_soc_dapm_widget *source,
1279                          struct snd_soc_dapm_widget *sink)
1280 {
1281         unsigned int val;
1282
1283         val = snd_soc_read(source->codec, RT3261_GLB_CLK);
1284         val &= RT3261_SCLK_SRC_MASK;
1285         if (val == RT3261_SCLK_SRC_PLL1)
1286                 return 1;
1287         else
1288                 return 0;
1289 }
1290
1291 /* Digital Mixer */
1292 static const struct snd_kcontrol_new rt3261_sto_adc_l_mix[] = {
1293         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1294                         RT3261_M_ADC_L1_SFT, 1, 1),
1295         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1296                         RT3261_M_ADC_L2_SFT, 1, 1),
1297 };
1298
1299 static const struct snd_kcontrol_new rt3261_sto_adc_r_mix[] = {
1300         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_STO_ADC_MIXER,
1301                         RT3261_M_ADC_R1_SFT, 1, 1),
1302         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_STO_ADC_MIXER,
1303                         RT3261_M_ADC_R2_SFT, 1, 1),
1304 };
1305
1306 static const struct snd_kcontrol_new rt3261_mono_adc_l_mix[] = {
1307         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1308                         RT3261_M_MONO_ADC_L1_SFT, 1, 1),
1309         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1310                         RT3261_M_MONO_ADC_L2_SFT, 1, 1),
1311 };
1312
1313 static const struct snd_kcontrol_new rt3261_mono_adc_r_mix[] = {
1314         SOC_DAPM_SINGLE("ADC1 Switch", RT3261_MONO_ADC_MIXER,
1315                         RT3261_M_MONO_ADC_R1_SFT, 1, 1),
1316         SOC_DAPM_SINGLE("ADC2 Switch", RT3261_MONO_ADC_MIXER,
1317                         RT3261_M_MONO_ADC_R2_SFT, 1, 1),
1318 };
1319
1320 static const struct snd_kcontrol_new rt3261_dac_l_mix[] = {
1321         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1322                         RT3261_M_ADCMIX_L_SFT, 1, 1),
1323         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1324                         RT3261_M_IF1_DAC_L_SFT, 1, 1),
1325 };
1326
1327 static const struct snd_kcontrol_new rt3261_dac_r_mix[] = {
1328         SOC_DAPM_SINGLE("Stereo ADC Switch", RT3261_AD_DA_MIXER,
1329                         RT3261_M_ADCMIX_R_SFT, 1, 1),
1330         SOC_DAPM_SINGLE("INF1 Switch", RT3261_AD_DA_MIXER,
1331                         RT3261_M_IF1_DAC_R_SFT, 1, 1),
1332 };
1333
1334 static const struct snd_kcontrol_new rt3261_sto_dac_l_mix[] = {
1335         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_STO_DAC_MIXER,
1336                         RT3261_M_DAC_L1_SFT, 1, 1),
1337         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_STO_DAC_MIXER,
1338                         RT3261_M_DAC_L2_SFT, 1, 1),
1339         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1340                         RT3261_M_ANC_DAC_L_SFT, 1, 1),
1341 };
1342
1343 static const struct snd_kcontrol_new rt3261_sto_dac_r_mix[] = {
1344         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_STO_DAC_MIXER,
1345                         RT3261_M_DAC_R1_SFT, 1, 1),
1346         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_STO_DAC_MIXER,
1347                         RT3261_M_DAC_R2_SFT, 1, 1),
1348         SOC_DAPM_SINGLE("ANC Switch", RT3261_STO_DAC_MIXER,
1349                         RT3261_M_ANC_DAC_R_SFT, 1, 1),
1350 };
1351
1352 static const struct snd_kcontrol_new rt3261_mono_dac_l_mix[] = {
1353         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_MONO_DAC_MIXER,
1354                         RT3261_M_DAC_L1_MONO_L_SFT, 1, 1),
1355         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1356                         RT3261_M_DAC_L2_MONO_L_SFT, 1, 1),
1357         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1358                         RT3261_M_DAC_R2_MONO_L_SFT, 1, 1),
1359 };
1360
1361 static const struct snd_kcontrol_new rt3261_mono_dac_r_mix[] = {
1362         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_MONO_DAC_MIXER,
1363                         RT3261_M_DAC_R1_MONO_R_SFT, 1, 1),
1364         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_DAC_MIXER,
1365                         RT3261_M_DAC_R2_MONO_R_SFT, 1, 1),
1366         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_DAC_MIXER,
1367                         RT3261_M_DAC_L2_MONO_R_SFT, 1, 1),
1368 };
1369
1370 static const struct snd_kcontrol_new rt3261_dig_l_mix[] = {
1371         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_DIG_MIXER,
1372                         RT3261_M_STO_L_DAC_L_SFT, 1, 1),
1373         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_DIG_MIXER,
1374                         RT3261_M_DAC_L2_DAC_L_SFT, 1, 1),
1375 };
1376
1377 static const struct snd_kcontrol_new rt3261_dig_r_mix[] = {
1378         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_DIG_MIXER,
1379                         RT3261_M_STO_R_DAC_R_SFT, 1, 1),
1380         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_DIG_MIXER,
1381                         RT3261_M_DAC_R2_DAC_R_SFT, 1, 1),
1382 };
1383
1384 /* Analog Input Mixer */
1385 static const struct snd_kcontrol_new rt3261_rec_l_mix[] = {
1386         SOC_DAPM_SINGLE("HPOL Switch", RT3261_REC_L2_MIXER,
1387                         RT3261_M_HP_L_RM_L_SFT, 1, 1),
1388         SOC_DAPM_SINGLE("INL Switch", RT3261_REC_L2_MIXER,
1389                         RT3261_M_IN_L_RM_L_SFT, 1, 1),
1390         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_L2_MIXER,
1391                         RT3261_M_BST2_RM_L, 1, 1),
1392         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_L2_MIXER,
1393                         RT3261_M_BST4_RM_L_SFT, 1, 1),
1394         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_L2_MIXER,
1395                         RT3261_M_BST1_RM_L_SFT, 1, 1),
1396         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_REC_L2_MIXER,
1397                         RT3261_M_OM_L_RM_L_SFT, 1, 1),
1398 };
1399
1400 static const struct snd_kcontrol_new rt3261_rec_r_mix[] = {
1401         SOC_DAPM_SINGLE("HPOR Switch", RT3261_REC_R2_MIXER,
1402                         RT3261_M_HP_R_RM_R_SFT, 1, 1),
1403         SOC_DAPM_SINGLE("INR Switch", RT3261_REC_R2_MIXER,
1404                         RT3261_M_IN_R_RM_R_SFT, 1, 1),
1405         SOC_DAPM_SINGLE("BST3 Switch", RT3261_REC_R2_MIXER,
1406                         RT3261_M_BST2_RM_R_SFT, 1, 1),
1407         SOC_DAPM_SINGLE("BST2 Switch", RT3261_REC_R2_MIXER,
1408                         RT3261_M_BST4_RM_R_SFT, 1, 1),
1409         SOC_DAPM_SINGLE("BST1 Switch", RT3261_REC_R2_MIXER,
1410                         RT3261_M_BST1_RM_R_SFT, 1, 1),
1411         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_REC_R2_MIXER,
1412                         RT3261_M_OM_R_RM_R_SFT, 1, 1),
1413 };
1414
1415 /* Analog Output Mixer */
1416 static const struct snd_kcontrol_new rt3261_spk_l_mix[] = {
1417         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_SPK_L_MIXER,
1418                         RT3261_M_RM_L_SM_L_SFT, 1, 1),
1419         SOC_DAPM_SINGLE("INL Switch", RT3261_SPK_L_MIXER,
1420                         RT3261_M_IN_L_SM_L_SFT, 1, 1),
1421         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPK_L_MIXER,
1422                         RT3261_M_DAC_L1_SM_L_SFT, 1, 1),
1423         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_SPK_L_MIXER,
1424                         RT3261_M_DAC_L2_SM_L_SFT, 1, 1),
1425         SOC_DAPM_SINGLE("OUT MIXL Switch", RT3261_SPK_L_MIXER,
1426                         RT3261_M_OM_L_SM_L_SFT, 1, 1),
1427 };
1428
1429 static const struct snd_kcontrol_new rt3261_spk_r_mix[] = {
1430         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_SPK_R_MIXER,
1431                         RT3261_M_RM_R_SM_R_SFT, 1, 1),
1432         SOC_DAPM_SINGLE("INR Switch", RT3261_SPK_R_MIXER,
1433                         RT3261_M_IN_R_SM_R_SFT, 1, 1),
1434         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPK_R_MIXER,
1435                         RT3261_M_DAC_R1_SM_R_SFT, 1, 1),
1436         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_SPK_R_MIXER,
1437                         RT3261_M_DAC_R2_SM_R_SFT, 1, 1),
1438         SOC_DAPM_SINGLE("OUT MIXR Switch", RT3261_SPK_R_MIXER,
1439                         RT3261_M_OM_R_SM_R_SFT, 1, 1),
1440 };
1441
1442 static const struct snd_kcontrol_new rt3261_out_l_mix[] = {
1443         SOC_DAPM_SINGLE("SPK MIXL Switch", RT3261_OUT_L3_MIXER,
1444                         RT3261_M_SM_L_OM_L_SFT, 1, 1),
1445         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_L3_MIXER,
1446                         RT3261_M_BST2_OM_L_SFT, 1, 1),
1447         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_L3_MIXER,
1448                         RT3261_M_BST1_OM_L_SFT, 1, 1),
1449         SOC_DAPM_SINGLE("INL Switch", RT3261_OUT_L3_MIXER,
1450                         RT3261_M_IN_L_OM_L_SFT, 1, 1),
1451         SOC_DAPM_SINGLE("REC MIXL Switch", RT3261_OUT_L3_MIXER,
1452                         RT3261_M_RM_L_OM_L_SFT, 1, 1),
1453         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_L3_MIXER,
1454                         RT3261_M_DAC_R2_OM_L_SFT, 1, 1),
1455         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_L3_MIXER,
1456                         RT3261_M_DAC_L2_OM_L_SFT, 1, 1),
1457         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_OUT_L3_MIXER,
1458                         RT3261_M_DAC_L1_OM_L_SFT, 1, 1),
1459 };
1460
1461 static const struct snd_kcontrol_new rt3261_out_r_mix[] = {
1462         SOC_DAPM_SINGLE("SPK MIXR Switch", RT3261_OUT_R3_MIXER,
1463                         RT3261_M_SM_L_OM_R_SFT, 1, 1),
1464         SOC_DAPM_SINGLE("BST3 Switch", RT3261_OUT_R3_MIXER,
1465                         RT3261_M_BST2_OM_R_SFT, 1, 1),
1466         SOC_DAPM_SINGLE("BST2 Switch", RT3261_OUT_R3_MIXER,
1467                         RT3261_M_BST4_OM_R_SFT, 1, 1),
1468         SOC_DAPM_SINGLE("BST1 Switch", RT3261_OUT_R3_MIXER,
1469                         RT3261_M_BST1_OM_R_SFT, 1, 1),
1470         SOC_DAPM_SINGLE("INR Switch", RT3261_OUT_R3_MIXER,
1471                         RT3261_M_IN_R_OM_R_SFT, 1, 1),
1472         SOC_DAPM_SINGLE("REC MIXR Switch", RT3261_OUT_R3_MIXER,
1473                         RT3261_M_RM_R_OM_R_SFT, 1, 1),
1474         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_OUT_R3_MIXER,
1475                         RT3261_M_DAC_L2_OM_R_SFT, 1, 1),
1476         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_OUT_R3_MIXER,
1477                         RT3261_M_DAC_R2_OM_R_SFT, 1, 1),
1478         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_OUT_R3_MIXER,
1479                         RT3261_M_DAC_R1_OM_R_SFT, 1, 1),
1480 };
1481
1482 static const struct snd_kcontrol_new rt3261_spo_l_mix[] = {
1483 #if 0 //org
1484         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1485                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1486         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1487                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1488 #else //bard 8-27
1489         SOC_DAPM_SINGLE("DAC Switch", RT3261_DUMMY_SPKMIXER,
1490                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1491 #endif
1492         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_L_MIXER,
1493                         RT3261_M_SV_R_SPM_L_SFT, 1, 1),
1494         SOC_DAPM_SINGLE("SPKVOL L Switch", RT3261_SPO_L_MIXER,
1495                         RT3261_M_SV_L_SPM_L_SFT, 1, 1),
1496         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_L_MIXER,
1497                         RT3261_M_BST1_SPM_L_SFT, 1, 1),
1498 };
1499 //bard 8-27 s
1500 static const struct snd_kcontrol_new rt3261_spo_dac_mix[] = {
1501         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_L_MIXER,
1502                         RT3261_M_DAC_R1_SPM_L_SFT, 1, 1),
1503         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_SPO_L_MIXER,
1504                         RT3261_M_DAC_L1_SPM_L_SFT, 1, 1),
1505
1506 };
1507 //bard 8-27 e
1508 static const struct snd_kcontrol_new rt3261_spo_r_mix[] = {
1509         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_SPO_R_MIXER,
1510                         RT3261_M_DAC_R1_SPM_R_SFT, 1, 1),
1511         SOC_DAPM_SINGLE("SPKVOL R Switch", RT3261_SPO_R_MIXER,
1512                         RT3261_M_SV_R_SPM_R_SFT, 1, 1),
1513         SOC_DAPM_SINGLE("BST1 Switch", RT3261_SPO_R_MIXER,
1514                         RT3261_M_BST1_SPM_R_SFT, 1, 1),
1515 };
1516
1517 static const struct snd_kcontrol_new rt3261_hpo_mix[] = {
1518         SOC_DAPM_SINGLE("DAC2 Switch", RT3261_HPO_MIXER,
1519                         RT3261_M_DAC2_HM_SFT, 1, 1),
1520         SOC_DAPM_SINGLE("DAC1 Switch", RT3261_HPO_MIXER,
1521                         RT3261_M_DAC1_HM_SFT, 1, 1),
1522         SOC_DAPM_SINGLE("HPVOL Switch", RT3261_HPO_MIXER,
1523                         RT3261_M_HPVOL_HM_SFT, 1, 1),
1524 };
1525
1526 static const struct snd_kcontrol_new rt3261_lout_mix[] = {
1527         SOC_DAPM_SINGLE("DAC L1 Switch", RT3261_LOUT_MIXER,
1528                         RT3261_M_DAC_L1_LM_SFT, 1, 1),
1529         SOC_DAPM_SINGLE("DAC R1 Switch", RT3261_LOUT_MIXER,
1530                         RT3261_M_DAC_R1_LM_SFT, 1, 1),
1531         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_LOUT_MIXER,
1532                         RT3261_M_OV_L_LM_SFT, 1, 1),
1533         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_LOUT_MIXER,
1534                         RT3261_M_OV_R_LM_SFT, 1, 1),
1535 };
1536
1537 static const struct snd_kcontrol_new rt3261_mono_mix[] = {
1538         SOC_DAPM_SINGLE("DAC R2 Switch", RT3261_MONO_MIXER,
1539                         RT3261_M_DAC_R2_MM_SFT, 1, 1),
1540         SOC_DAPM_SINGLE("DAC L2 Switch", RT3261_MONO_MIXER,
1541                         RT3261_M_DAC_L2_MM_SFT, 1, 1),
1542         SOC_DAPM_SINGLE("OUTVOL R Switch", RT3261_MONO_MIXER,
1543                         RT3261_M_OV_R_MM_SFT, 1, 1),
1544         SOC_DAPM_SINGLE("OUTVOL L Switch", RT3261_MONO_MIXER,
1545                         RT3261_M_OV_L_MM_SFT, 1, 1),
1546         SOC_DAPM_SINGLE("BST1 Switch", RT3261_MONO_MIXER,
1547                         RT3261_M_BST1_MM_SFT, 1, 1),
1548 };
1549
1550 /* INL/R source */
1551 static const char *rt3261_inl_src[] = {"IN2P", "MonoP"};
1552
1553 static const SOC_ENUM_SINGLE_DECL(
1554         rt3261_inl_enum, RT3261_INL_INR_VOL,
1555         RT3261_INL_SEL_SFT, rt3261_inl_src);
1556
1557 static const struct snd_kcontrol_new rt3261_inl_mux =
1558         SOC_DAPM_ENUM("INL source", rt3261_inl_enum);
1559
1560 static const char *rt3261_inr_src[] = {"IN2N", "MonoN"};
1561
1562 static const SOC_ENUM_SINGLE_DECL(
1563         rt3261_inr_enum, RT3261_INL_INR_VOL,
1564         RT3261_INR_SEL_SFT, rt3261_inr_src);
1565
1566 static const struct snd_kcontrol_new rt3261_inr_mux =
1567         SOC_DAPM_ENUM("INR source", rt3261_inr_enum);
1568
1569 /* Stereo ADC source */
1570 static const char *rt3261_stereo_adc1_src[] = {"DIG MIX", "ADC"};
1571
1572 static const SOC_ENUM_SINGLE_DECL(
1573         rt3261_stereo_adc1_enum, RT3261_STO_ADC_MIXER,
1574         RT3261_ADC_1_SRC_SFT, rt3261_stereo_adc1_src);
1575
1576 static const struct snd_kcontrol_new rt3261_sto_adc_l1_mux =
1577         SOC_DAPM_ENUM("Stereo ADC L1 source", rt3261_stereo_adc1_enum);
1578
1579 static const struct snd_kcontrol_new rt3261_sto_adc_r1_mux =
1580         SOC_DAPM_ENUM("Stereo ADC R1 source", rt3261_stereo_adc1_enum);
1581
1582 static const char *rt3261_stereo_adc2_src[] = {"DMIC1", "DMIC2", "DIG MIX"};
1583
1584 static const SOC_ENUM_SINGLE_DECL(
1585         rt3261_stereo_adc2_enum, RT3261_STO_ADC_MIXER,
1586         RT3261_ADC_2_SRC_SFT, rt3261_stereo_adc2_src);
1587
1588 static const struct snd_kcontrol_new rt3261_sto_adc_l2_mux =
1589         SOC_DAPM_ENUM("Stereo ADC L2 source", rt3261_stereo_adc2_enum);
1590
1591 static const struct snd_kcontrol_new rt3261_sto_adc_r2_mux =
1592         SOC_DAPM_ENUM("Stereo ADC R2 source", rt3261_stereo_adc2_enum);
1593
1594 /* Mono ADC source */
1595 static const char *rt3261_mono_adc_l1_src[] = {"Mono DAC MIXL", "ADCL"};
1596
1597 static const SOC_ENUM_SINGLE_DECL(
1598         rt3261_mono_adc_l1_enum, RT3261_MONO_ADC_MIXER,
1599         RT3261_MONO_ADC_L1_SRC_SFT, rt3261_mono_adc_l1_src);
1600
1601 static const struct snd_kcontrol_new rt3261_mono_adc_l1_mux =
1602         SOC_DAPM_ENUM("Mono ADC1 left source", rt3261_mono_adc_l1_enum);
1603
1604 static const char *rt3261_mono_adc_l2_src[] =
1605         {"DMIC L1", "DMIC L2", "Mono DAC MIXL"};
1606
1607 static const SOC_ENUM_SINGLE_DECL(
1608         rt3261_mono_adc_l2_enum, RT3261_MONO_ADC_MIXER,
1609         RT3261_MONO_ADC_L2_SRC_SFT, rt3261_mono_adc_l2_src);
1610
1611 static const struct snd_kcontrol_new rt3261_mono_adc_l2_mux =
1612         SOC_DAPM_ENUM("Mono ADC2 left source", rt3261_mono_adc_l2_enum);
1613
1614 static const char *rt3261_mono_adc_r1_src[] = {"Mono DAC MIXR", "ADCR"};
1615
1616 static const SOC_ENUM_SINGLE_DECL(
1617         rt3261_mono_adc_r1_enum, RT3261_MONO_ADC_MIXER,
1618         RT3261_MONO_ADC_R1_SRC_SFT, rt3261_mono_adc_r1_src);
1619
1620 static const struct snd_kcontrol_new rt3261_mono_adc_r1_mux =
1621         SOC_DAPM_ENUM("Mono ADC1 right source", rt3261_mono_adc_r1_enum);
1622
1623 static const char *rt3261_mono_adc_r2_src[] =
1624         {"DMIC R1", "DMIC R2", "Mono DAC MIXR"};
1625
1626 static const SOC_ENUM_SINGLE_DECL(
1627         rt3261_mono_adc_r2_enum, RT3261_MONO_ADC_MIXER,
1628         RT3261_MONO_ADC_R2_SRC_SFT, rt3261_mono_adc_r2_src);
1629
1630 static const struct snd_kcontrol_new rt3261_mono_adc_r2_mux =
1631         SOC_DAPM_ENUM("Mono ADC2 right source", rt3261_mono_adc_r2_enum);
1632
1633 /* DAC2 channel source */
1634 static const char *rt3261_dac_l2_src[] = {"IF2", "IF3", "TxDC", "Base L/R"};
1635
1636 static const SOC_ENUM_SINGLE_DECL(rt3261_dac_l2_enum, RT3261_DSP_PATH2,
1637                                 RT3261_DAC_L2_SEL_SFT, rt3261_dac_l2_src);
1638
1639 static const struct snd_kcontrol_new rt3261_dac_l2_mux =
1640         SOC_DAPM_ENUM("DAC2 left channel source", rt3261_dac_l2_enum);
1641
1642 static const char *rt3261_dac_r2_src[] = {"IF2", "IF3", "TxDC"};
1643
1644 static const SOC_ENUM_SINGLE_DECL(
1645         rt3261_dac_r2_enum, RT3261_DSP_PATH2,
1646         RT3261_DAC_R2_SEL_SFT, rt3261_dac_r2_src);
1647
1648 static const struct snd_kcontrol_new rt3261_dac_r2_mux =
1649         SOC_DAPM_ENUM("DAC2 right channel source", rt3261_dac_r2_enum);
1650
1651 /* Interface 2  ADC channel source */
1652 static const char *rt3261_if2_adc_l_src[] = {"TxDP", "Mono ADC MIXL"};
1653
1654 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_l_enum, RT3261_DSP_PATH2,
1655                         RT3261_IF2_ADC_L_SEL_SFT, rt3261_if2_adc_l_src);
1656
1657 static const struct snd_kcontrol_new rt3261_if2_adc_l_mux =
1658         SOC_DAPM_ENUM("IF2 ADC left channel source", rt3261_if2_adc_l_enum);
1659
1660 static const char *rt3261_if2_adc_r_src[] = {"TxDP", "Mono ADC MIXR"};
1661
1662 static const SOC_ENUM_SINGLE_DECL(rt3261_if2_adc_r_enum, RT3261_DSP_PATH2,
1663                         RT3261_IF2_ADC_R_SEL_SFT, rt3261_if2_adc_r_src);
1664
1665 static const struct snd_kcontrol_new rt3261_if2_adc_r_mux =
1666         SOC_DAPM_ENUM("IF2 ADC right channel source", rt3261_if2_adc_r_enum);
1667
1668 /* digital interface and iis interface map */
1669 static const char *rt3261_dai_iis_map[] = {"1:1|2:2|3:3", "1:1|2:3|3:2",
1670         "1:3|2:1|3:2", "1:3|2:2|3:1", "1:2|2:3|3:1",
1671         "1:2|2:1|3:3", "1:1|2:1|3:3", "1:2|2:2|3:3"};
1672
1673 static const SOC_ENUM_SINGLE_DECL(
1674         rt3261_dai_iis_map_enum, RT3261_I2S1_SDP,
1675         RT3261_I2S_IF_SFT, rt3261_dai_iis_map);
1676
1677 static const struct snd_kcontrol_new rt3261_dai_mux =
1678         SOC_DAPM_ENUM("DAI select", rt3261_dai_iis_map_enum);
1679
1680 /* SDI select */
1681 static const char *rt3261_sdi_sel[] = {"IF1", "IF2"};
1682
1683 static const SOC_ENUM_SINGLE_DECL(
1684         rt3261_sdi_sel_enum, RT3261_I2S2_SDP,
1685         RT3261_I2S2_SDI_SFT, rt3261_sdi_sel);
1686
1687 static const struct snd_kcontrol_new rt3261_sdi_mux =
1688         SOC_DAPM_ENUM("SDI select", rt3261_sdi_sel_enum);
1689
1690 static int rt3261_adc_event(struct snd_soc_dapm_widget *w,
1691         struct snd_kcontrol *kcontrol, int event)
1692 {
1693         struct snd_soc_codec *codec = w->codec;
1694         unsigned int val, mask;
1695
1696         switch (event) {
1697         case SND_SOC_DAPM_POST_PMU:
1698                 //rt3261_index_update_bits(codec,
1699                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x1000);
1700                 val = snd_soc_read(codec, RT3261_MONO_ADC_MIXER);
1701                 mask = RT3261_M_MONO_ADC_L1 | RT3261_M_MONO_ADC_L2 |
1702                         RT3261_M_MONO_ADC_R1 | RT3261_M_MONO_ADC_R2;
1703                 if ((val & mask) ^ mask)
1704                         snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1705                                 RT3261_M_MAMIX_L | RT3261_M_MAMIX_R, 0);
1706                 break;
1707
1708         case SND_SOC_DAPM_POST_PMD:
1709                 snd_soc_update_bits(codec, RT3261_GEN_CTRL1,
1710                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R,
1711                         RT3261_M_MAMIX_L | RT3261_M_MAMIX_R);
1712                 //rt3261_index_update_bits(codec,
1713                 //      RT3261_CHOP_DAC_ADC, 0x1000, 0x0000);
1714                 break;
1715
1716         default:
1717                 return 0;
1718         }
1719
1720         return 0;
1721 }
1722
1723 static int rt3261_spk_event(struct snd_soc_dapm_widget *w,
1724                 struct snd_kcontrol *kcontrol, int event)
1725 {
1726         struct snd_soc_codec *codec = w->codec;
1727         unsigned int val;
1728
1729         switch (event) {
1730         case SND_SOC_DAPM_POST_PMU:
1731 //bard 8-26 s
1732                 val = snd_soc_read(codec, RT3261_PWR_DIG1);
1733                 if(val & (RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1)) {
1734                         snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1735                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1,
1736                                 RT3261_PWR_DAC_L1 | RT3261_PWR_DAC_R1);
1737                 }
1738 //bard 8-26 e
1739                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1740                         RT3261_PWR_CLS_D, RT3261_PWR_CLS_D);
1741                 rt3261_index_update_bits(codec,
1742                         RT3261_CLSD_INT_REG1, 0xf000, 0xf000);
1743                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1744                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1745                 break;
1746
1747         case SND_SOC_DAPM_PRE_PMD:
1748                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
1749                         RT3261_L_MUTE | RT3261_R_MUTE,
1750                         RT3261_L_MUTE | RT3261_R_MUTE);
1751                 rt3261_index_update_bits(codec,
1752                         RT3261_CLSD_INT_REG1, 0xf000, 0x0000);
1753                 snd_soc_update_bits(codec, RT3261_PWR_DIG1,
1754                         RT3261_PWR_CLS_D, 0);
1755                 break;
1756
1757         default:
1758                 return 0;
1759         }
1760
1761         return 0;
1762 }
1763
1764 #if 1 //seq
1765 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1766 {
1767 #if 0
1768         /* depop parameters */
1769         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1770                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1771         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1772                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1773                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1774         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1775         /* headphone amp power on */
1776         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1777                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1778         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1779                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1780                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1781         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1782                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1783                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1784         msleep(50);
1785         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1786                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1787                 RT3261_PWR_HP_R | RT3261_PWR_HA,
1788                 RT3261_PWR_FV1 | RT3261_PWR_FV2 | RT3261_PWR_HP_L |
1789                 RT3261_PWR_HP_R | RT3261_PWR_HA);
1790         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1791                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1792         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1793         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1794                 RT3261_HP_CO_MASK | RT3261_HP_SG_MASK,
1795                 RT3261_HP_CO_EN | RT3261_HP_SG_EN);
1796 #else
1797         hp_amp_power(codec, 1);
1798 #endif
1799         /* headphone unmute sequence */
1800         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1801                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1802                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ1_SFT) |
1803                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1804                 (RT3261_CP_FQ_192_KHZ << RT3261_CP_FQ3_SFT));
1805         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1806         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1807                 RT3261_SMT_TRIG_MASK, RT3261_SMT_TRIG_EN);
1808         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1809                 RT3261_RSTN_MASK, RT3261_RSTN_EN);
1810         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1811                 RT3261_RSTN_MASK | RT3261_HP_L_SMT_MASK | RT3261_HP_R_SMT_MASK,
1812                 RT3261_RSTN_DIS | RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1813         snd_soc_update_bits(codec, RT3261_HP_VOL,
1814                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1815         msleep(100);
1816         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1817                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1818                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1819                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1820         /*bard 10-18 r
1821         msleep(20);
1822         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1823                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1824         */
1825 }
1826
1827 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1828 {
1829         /* headphone mute sequence */
1830         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1831                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1832                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1833                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1834                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1835         rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
1836         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1837                 RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
1838         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1839                 RT3261_RSTP_MASK, RT3261_RSTP_EN);
1840         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1841                 RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
1842                 RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
1843                 RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
1844         /*bard 10-18 r
1845         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1846                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1847         msleep(90);
1848         */
1849         snd_soc_update_bits(codec, RT3261_HP_VOL,
1850                 RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
1851         msleep(30);
1852 #if 0
1853         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1854         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1855                 RT3261_HP_SG_MASK | RT3261_HP_L_SMT_MASK |
1856                 RT3261_HP_R_SMT_MASK, RT3261_HP_SG_DIS |
1857                 RT3261_HP_L_SMT_DIS | RT3261_HP_R_SMT_DIS);
1858         /* headphone amp power down */
1859         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1860                 RT3261_SMT_TRIG_MASK | RT3261_HP_CD_PD_MASK |
1861                 RT3261_HP_CO_MASK | RT3261_HP_CP_MASK |
1862                 RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1863                 RT3261_SMT_TRIG_DIS | RT3261_HP_CD_PD_EN |
1864                 RT3261_HP_CO_DIS | RT3261_HP_CP_PD |
1865                 RT3261_HP_SG_EN | RT3261_HP_CB_PD);
1866         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1867                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1868                 0);
1869 #else
1870         hp_amp_power(codec, 0);
1871 #endif
1872 }
1873 #else //one bit
1874 static void rt3261_pmu_depop(struct snd_soc_codec *codec)
1875 {
1876         /* depop parameters */
1877         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1878                 RT3261_DEPOP_MASK, RT3261_DEPOP_MAN);
1879         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1880                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK | RT3261_HP_CB_MASK,
1881                 RT3261_HP_CP_PU | RT3261_HP_SG_DIS | RT3261_HP_CB_PU);
1882         rt3261_index_write(codec, RT3261_HP_DCC_INT1, 0x9f00);
1883         /* headphone amp power on */
1884         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1885                 RT3261_PWR_FV1 | RT3261_PWR_FV2, 0);
1886         snd_soc_update_bits(codec, RT3261_PWR_VOL,
1887                 RT3261_PWR_HV_L | RT3261_PWR_HV_R,
1888                 RT3261_PWR_HV_L | RT3261_PWR_HV_R);
1889         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1890                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1891                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA);
1892         msleep(50);
1893         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1894                 RT3261_PWR_FV1 | RT3261_PWR_FV2 ,
1895                 RT3261_PWR_FV1 | RT3261_PWR_FV2 );
1896         rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0200);
1897         /* headphone unmute sequence */
1898         snd_soc_update_bits(codec, RT3261_DEPOP_M2,
1899                 RT3261_DEPOP_MASK | RT3261_DIG_DP_MASK,
1900                 RT3261_DEPOP_AUTO | RT3261_DIG_DP_EN);
1901         snd_soc_update_bits(codec, RT3261_CHARGE_PUMP,
1902                 RT3261_PM_HP_MASK, RT3261_PM_HP_HV);
1903         snd_soc_update_bits(codec, RT3261_DEPOP_M3,
1904                 RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
1905                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
1906                 (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
1907                 (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
1908         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1909                 RT3261_HP_CP_MASK | RT3261_HP_SG_MASK,
1910                 RT3261_HP_CP_PD | RT3261_HP_SG_EN);
1911         msleep(10);
1912         snd_soc_update_bits(codec, RT3261_HP_VOL,
1913                 RT3261_L_MUTE | RT3261_R_MUTE, 0);
1914         msleep(70); //bard 10-18
1915         /*bard 10-18 r
1916         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1917                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_EN);
1918         */
1919 }
1920
1921 static void rt3261_pmd_depop(struct snd_soc_codec *codec)
1922 {
1923         /*bard 10-18 r
1924         snd_soc_update_bits(codec, RT3261_HP_CALIB_AMP_DET,
1925                 RT3261_HPD_PS_MASK, RT3261_HPD_PS_DIS);
1926         */
1927         snd_soc_update_bits(codec, RT3261_HP_VOL,
1928                 RT3261_L_MUTE | RT3261_R_MUTE,
1929                 RT3261_L_MUTE | RT3261_R_MUTE);
1930         msleep(90);
1931         snd_soc_update_bits(codec, RT3261_DEPOP_M1,
1932                 RT3261_HP_CB_MASK, RT3261_HP_CB_PD);
1933         msleep(30);
1934         //rt3261_index_update_bits(codec, RT3261_CHOP_DAC_ADC, 0x0200, 0x0);
1935         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1936                 RT3261_PWR_HP_L | RT3261_PWR_HP_R | RT3261_PWR_HA,
1937                 0);
1938 }
1939 #endif
1940
1941 static int rt3261_hp_event(struct snd_soc_dapm_widget *w,
1942         struct snd_kcontrol *kcontrol, int event)
1943 {
1944         struct snd_soc_codec *codec = w->codec;
1945
1946         switch (event) {
1947         case SND_SOC_DAPM_POST_PMU:
1948                 rt3261_pmu_depop(codec);
1949                 break;
1950
1951         case SND_SOC_DAPM_PRE_PMD:
1952                 rt3261_pmd_depop(codec);
1953                 break;
1954
1955         default:
1956                 return 0;
1957         }
1958
1959         return 0;
1960 }
1961
1962 static int rt3261_mono_event(struct snd_soc_dapm_widget *w,
1963         struct snd_kcontrol *kcontrol, int event)
1964 {
1965         struct snd_soc_codec *codec = w->codec;
1966
1967         switch (event) {
1968         case SND_SOC_DAPM_POST_PMU:
1969                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1970                                 RT3261_L_MUTE, 0);
1971                 break;
1972
1973         case SND_SOC_DAPM_PRE_PMD:
1974                 snd_soc_update_bits(codec, RT3261_MONO_OUT,
1975                         RT3261_L_MUTE, RT3261_L_MUTE);
1976                 break;
1977
1978         default:
1979                 return 0;
1980         }
1981
1982         return 0;
1983 }
1984
1985 static int rt3261_lout_event(struct snd_soc_dapm_widget *w,
1986         struct snd_kcontrol *kcontrol, int event)
1987 {
1988         struct snd_soc_codec *codec = w->codec;
1989
1990         switch (event) {
1991         case SND_SOC_DAPM_POST_PMU:
1992                 hp_amp_power(codec,1);
1993                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
1994                         RT3261_PWR_LM, RT3261_PWR_LM); //bard 10-18
1995                 snd_soc_update_bits(codec, RT3261_OUTPUT,
1996                         RT3261_L_MUTE | RT3261_R_MUTE, 0);
1997                 break;
1998
1999         case SND_SOC_DAPM_PRE_PMD:
2000                 snd_soc_update_bits(codec, RT3261_OUTPUT,
2001                         RT3261_L_MUTE | RT3261_R_MUTE,
2002                         RT3261_L_MUTE | RT3261_R_MUTE);
2003                 snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
2004                         RT3261_PWR_LM, 0); //bard 10-18
2005                 hp_amp_power(codec,0);
2006                 break;
2007
2008         default:
2009                 return 0;
2010         }
2011
2012         return 0;
2013 }
2014
2015 static const struct snd_soc_dapm_widget rt3261_dapm_widgets[] = {
2016         SND_SOC_DAPM_SUPPLY("PLL1", RT3261_PWR_ANLG2,
2017                         RT3261_PWR_PLL_BIT, 0, NULL, 0),
2018         /* Input Side */
2019         /* micbias */
2020         SND_SOC_DAPM_SUPPLY("LDO2", RT3261_PWR_ANLG1,
2021                         RT3261_PWR_LDO2_BIT, 0, NULL, 0),
2022         #if 0
2023         SND_SOC_DAPM_MICBIAS("micbias1", RT3261_PWR_ANLG2,
2024                         RT3261_PWR_MB1_BIT, 0),
2025         #else
2026         SND_SOC_DAPM_MICBIAS("micbias1", SND_SOC_NOPM,
2027                         0, 0),
2028         #endif
2029         SND_SOC_DAPM_MICBIAS("micbias2", RT3261_PWR_ANLG2,
2030                         RT3261_PWR_MB2_BIT, 0),
2031         /* Input Lines */
2032         SND_SOC_DAPM_INPUT("MIC1"),
2033         SND_SOC_DAPM_INPUT("MIC2"),
2034         SND_SOC_DAPM_INPUT("MIC3"),
2035         SND_SOC_DAPM_INPUT("DMIC1"),
2036         SND_SOC_DAPM_INPUT("DMIC2"),
2037
2038         SND_SOC_DAPM_INPUT("IN1P"),
2039         SND_SOC_DAPM_INPUT("IN1N"),
2040         SND_SOC_DAPM_INPUT("IN2P"),
2041         SND_SOC_DAPM_INPUT("IN2N"),
2042         SND_SOC_DAPM_INPUT("IN3P"),
2043         SND_SOC_DAPM_INPUT("IN3N"),
2044         SND_SOC_DAPM_INPUT("DMIC L1"),
2045         SND_SOC_DAPM_INPUT("DMIC R1"),
2046         SND_SOC_DAPM_INPUT("DMIC L2"),
2047         SND_SOC_DAPM_INPUT("DMIC R2"),
2048         SND_SOC_DAPM_SUPPLY("DMIC CLK", SND_SOC_NOPM, 0, 0,
2049                 set_dmic_clk, SND_SOC_DAPM_PRE_PMU),
2050         /* Boost */
2051         SND_SOC_DAPM_PGA("BST1", RT3261_PWR_ANLG2,
2052                 RT3261_PWR_BST1_BIT, 0, NULL, 0),
2053         SND_SOC_DAPM_PGA("BST2", RT3261_PWR_ANLG2,
2054                 RT3261_PWR_BST4_BIT, 0, NULL, 0),
2055         SND_SOC_DAPM_PGA("BST3", RT3261_PWR_ANLG2,
2056                 RT3261_PWR_BST2_BIT, 0, NULL, 0),
2057         /* Input Volume */
2058         SND_SOC_DAPM_PGA("INL VOL", RT3261_PWR_VOL,
2059                 RT3261_PWR_IN_L_BIT, 0, NULL, 0),
2060         SND_SOC_DAPM_PGA("INR VOL", RT3261_PWR_VOL,
2061                 RT3261_PWR_IN_R_BIT, 0, NULL, 0),
2062         /* IN Mux */
2063         SND_SOC_DAPM_MUX("INL Mux", SND_SOC_NOPM, 0, 0, &rt3261_inl_mux),
2064         SND_SOC_DAPM_MUX("INR Mux", SND_SOC_NOPM, 0, 0, &rt3261_inr_mux),
2065         /* REC Mixer */
2066         SND_SOC_DAPM_MIXER("RECMIXL", RT3261_PWR_MIXER, RT3261_PWR_RM_L_BIT, 0,
2067                         rt3261_rec_l_mix, ARRAY_SIZE(rt3261_rec_l_mix)),
2068         SND_SOC_DAPM_MIXER("RECMIXR", RT3261_PWR_MIXER, RT3261_PWR_RM_R_BIT, 0,
2069                         rt3261_rec_r_mix, ARRAY_SIZE(rt3261_rec_r_mix)),
2070         /* ADCs */
2071         SND_SOC_DAPM_ADC("ADC L", NULL, SND_SOC_NOPM,
2072                 0, 0),
2073         SND_SOC_DAPM_ADC_E("ADC R", NULL, SND_SOC_NOPM,
2074                 0, 0, rt3261_adc_event,
2075                 SND_SOC_DAPM_POST_PMD | SND_SOC_DAPM_POST_PMU),
2076
2077         SND_SOC_DAPM_SUPPLY("ADC L power",RT3261_PWR_DIG1,
2078                         RT3261_PWR_ADC_L_BIT, 0, NULL, 0),
2079         SND_SOC_DAPM_SUPPLY("ADC R power",RT3261_PWR_DIG1,
2080                         RT3261_PWR_ADC_R_BIT, 0, NULL, 0),
2081         /* ADC Mux */
2082         SND_SOC_DAPM_MUX("Stereo ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2083                                 &rt3261_sto_adc_l2_mux),
2084         SND_SOC_DAPM_MUX("Stereo ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2085                                 &rt3261_sto_adc_r2_mux),
2086         SND_SOC_DAPM_MUX("Stereo ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2087                                 &rt3261_sto_adc_l1_mux),
2088         SND_SOC_DAPM_MUX("Stereo ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2089                                 &rt3261_sto_adc_r1_mux),
2090         SND_SOC_DAPM_MUX("Mono ADC L2 Mux", SND_SOC_NOPM, 0, 0,
2091                                 &rt3261_mono_adc_l2_mux),
2092         SND_SOC_DAPM_MUX("Mono ADC L1 Mux", SND_SOC_NOPM, 0, 0,
2093                                 &rt3261_mono_adc_l1_mux),
2094         SND_SOC_DAPM_MUX("Mono ADC R1 Mux", SND_SOC_NOPM, 0, 0,
2095                                 &rt3261_mono_adc_r1_mux),
2096         SND_SOC_DAPM_MUX("Mono ADC R2 Mux", SND_SOC_NOPM, 0, 0,
2097                                 &rt3261_mono_adc_r2_mux),
2098         /* ADC Mixer */
2099         SND_SOC_DAPM_SUPPLY("stereo filter", RT3261_PWR_DIG2,
2100                 RT3261_PWR_ADC_SF_BIT, 0, NULL, 0),
2101         SND_SOC_DAPM_MIXER("Stereo ADC MIXL", SND_SOC_NOPM, 0, 0,
2102                 rt3261_sto_adc_l_mix, ARRAY_SIZE(rt3261_sto_adc_l_mix)),
2103         SND_SOC_DAPM_MIXER("Stereo ADC MIXR", SND_SOC_NOPM, 0, 0,
2104                 rt3261_sto_adc_r_mix, ARRAY_SIZE(rt3261_sto_adc_r_mix)),
2105         SND_SOC_DAPM_SUPPLY("mono left filter", RT3261_PWR_DIG2,
2106                 RT3261_PWR_ADC_MF_L_BIT, 0, NULL, 0),
2107         SND_SOC_DAPM_MIXER("Mono ADC MIXL", SND_SOC_NOPM, 0, 0,
2108                 rt3261_mono_adc_l_mix, ARRAY_SIZE(rt3261_mono_adc_l_mix)),
2109         SND_SOC_DAPM_SUPPLY("mono right filter", RT3261_PWR_DIG2,
2110                 RT3261_PWR_ADC_MF_R_BIT, 0, NULL, 0),
2111         SND_SOC_DAPM_MIXER("Mono ADC MIXR", SND_SOC_NOPM, 0, 0,
2112                 rt3261_mono_adc_r_mix, ARRAY_SIZE(rt3261_mono_adc_r_mix)),
2113
2114         /* IF2 Mux */
2115         SND_SOC_DAPM_MUX("IF2 ADC L Mux", SND_SOC_NOPM, 0, 0,
2116                                 &rt3261_if2_adc_l_mux),
2117         SND_SOC_DAPM_MUX("IF2 ADC R Mux", SND_SOC_NOPM, 0, 0,
2118                                 &rt3261_if2_adc_r_mux),
2119
2120         /* Digital Interface */
2121         SND_SOC_DAPM_SUPPLY("I2S1", RT3261_PWR_DIG1,
2122                 RT3261_PWR_I2S1_BIT, 0, NULL, 0),
2123         SND_SOC_DAPM_PGA("IF1 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2124         SND_SOC_DAPM_PGA("IF1 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2125         SND_SOC_DAPM_PGA("IF1 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2126         SND_SOC_DAPM_PGA("IF1 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2127         SND_SOC_DAPM_PGA("IF1 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2128         SND_SOC_DAPM_PGA("IF1 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2129         SND_SOC_DAPM_SUPPLY("I2S2", RT3261_PWR_DIG1,
2130                 RT3261_PWR_I2S2_BIT, 0, NULL, 0),
2131         SND_SOC_DAPM_PGA("IF2 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2132         SND_SOC_DAPM_PGA("IF2 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2133         SND_SOC_DAPM_PGA("IF2 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2134         SND_SOC_DAPM_PGA("IF2 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2135         SND_SOC_DAPM_PGA("IF2 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2136         SND_SOC_DAPM_PGA("IF2 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2137         SND_SOC_DAPM_SUPPLY("I2S3", RT3261_PWR_DIG1,
2138                 RT3261_PWR_I2S3_BIT, 0, NULL, 0),
2139         SND_SOC_DAPM_PGA("IF3 DAC", SND_SOC_NOPM, 0, 0, NULL, 0),
2140         SND_SOC_DAPM_PGA("IF3 DAC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2141         SND_SOC_DAPM_PGA("IF3 DAC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2142         SND_SOC_DAPM_PGA("IF3 ADC", SND_SOC_NOPM, 0, 0, NULL, 0),
2143         SND_SOC_DAPM_PGA("IF3 ADC L", SND_SOC_NOPM, 0, 0, NULL, 0),
2144         SND_SOC_DAPM_PGA("IF3 ADC R", SND_SOC_NOPM, 0, 0, NULL, 0),
2145
2146         /* Digital Interface Select */
2147         SND_SOC_DAPM_MUX("DAI1 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2148         SND_SOC_DAPM_MUX("DAI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2149         SND_SOC_DAPM_MUX("DAI1 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2150         SND_SOC_DAPM_MUX("DAI1 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2151         SND_SOC_DAPM_MUX("SDI1 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2152
2153         SND_SOC_DAPM_MUX("DAI2 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2154         SND_SOC_DAPM_MUX("DAI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2155         SND_SOC_DAPM_MUX("DAI2 IF1 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2156         SND_SOC_DAPM_MUX("DAI2 IF2 Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2157         SND_SOC_DAPM_MUX("SDI2 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_sdi_mux),
2158
2159         SND_SOC_DAPM_MUX("DAI3 RX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2160         SND_SOC_DAPM_MUX("DAI3 TX Mux", SND_SOC_NOPM, 0, 0, &rt3261_dai_mux),
2161
2162         /* Audio Interface */
2163         SND_SOC_DAPM_AIF_IN("AIF1RX", "AIF1 Playback", 0, SND_SOC_NOPM, 0, 0),
2164         SND_SOC_DAPM_AIF_OUT("AIF1TX", "AIF1 Capture", 0, SND_SOC_NOPM, 0, 0),
2165         SND_SOC_DAPM_AIF_IN("AIF2RX", "AIF2 Playback", 0, SND_SOC_NOPM, 0, 0),
2166         SND_SOC_DAPM_AIF_OUT("AIF2TX", "AIF2 Capture", 0, SND_SOC_NOPM, 0, 0),
2167         SND_SOC_DAPM_AIF_IN("AIF3RX", "AIF3 Playback", 0, SND_SOC_NOPM, 0, 0),
2168         SND_SOC_DAPM_AIF_OUT("AIF3TX", "AIF3 Capture", 0, SND_SOC_NOPM, 0, 0),
2169
2170         /* Audio DSP */
2171         SND_SOC_DAPM_PGA("Audio DSP", SND_SOC_NOPM, 0, 0, NULL, 0),
2172
2173         /* ANC */
2174         SND_SOC_DAPM_PGA("ANC", SND_SOC_NOPM, 0, 0, NULL, 0),
2175
2176         /* Output Side */
2177         /* DAC mixer before sound effect  */
2178         SND_SOC_DAPM_MIXER("DAC MIXL", SND_SOC_NOPM, 0, 0,
2179                 rt3261_dac_l_mix, ARRAY_SIZE(rt3261_dac_l_mix)),
2180         SND_SOC_DAPM_MIXER("DAC MIXR", SND_SOC_NOPM, 0, 0,
2181                 rt3261_dac_r_mix, ARRAY_SIZE(rt3261_dac_r_mix)),
2182
2183         /* DAC2 channel Mux */
2184         SND_SOC_DAPM_MUX("DAC L2 Mux", SND_SOC_NOPM, 0, 0,
2185                                 &rt3261_dac_l2_mux),
2186         SND_SOC_DAPM_MUX("DAC R2 Mux", SND_SOC_NOPM, 0, 0,
2187                                 &rt3261_dac_r2_mux),
2188 #if 0 //org
2189         SND_SOC_DAPM_PGA("DAC L2 Volume", RT3261_PWR_DIG1,
2190                         RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2191         SND_SOC_DAPM_PGA("DAC R2 Volume", RT3261_PWR_DIG1,
2192                         RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2193 #else //bard 9-26
2194         SND_SOC_DAPM_PGA("DAC L2 Volume", SND_SOC_NOPM,
2195                         0, 0, NULL, 0),
2196         SND_SOC_DAPM_PGA("DAC R2 Volume", SND_SOC_NOPM,
2197                         0, 0, NULL, 0),
2198         SND_SOC_DAPM_SUPPLY("DAC L1 Power", RT3261_PWR_DIG1,
2199                 RT3261_PWR_DAC_L1_BIT, 0, NULL, 0),
2200         SND_SOC_DAPM_SUPPLY("DAC R1 Power", RT3261_PWR_DIG1,
2201                 RT3261_PWR_DAC_R1_BIT, 0, NULL, 0),
2202         SND_SOC_DAPM_SUPPLY("DAC L2 Power", RT3261_PWR_DIG1,
2203                 RT3261_PWR_DAC_L2_BIT, 0, NULL, 0),
2204         SND_SOC_DAPM_SUPPLY("DAC R2 Power", RT3261_PWR_DIG1,
2205                 RT3261_PWR_DAC_R2_BIT, 0, NULL, 0),
2206 #endif
2207
2208         /* DAC Mixer */
2209         SND_SOC_DAPM_MIXER("Stereo DAC MIXL", SND_SOC_NOPM, 0, 0,
2210                 rt3261_sto_dac_l_mix, ARRAY_SIZE(rt3261_sto_dac_l_mix)),
2211         SND_SOC_DAPM_MIXER("Stereo DAC MIXR", SND_SOC_NOPM, 0, 0,
2212                 rt3261_sto_dac_r_mix, ARRAY_SIZE(rt3261_sto_dac_r_mix)),
2213         SND_SOC_DAPM_MIXER("Mono DAC MIXL", SND_SOC_NOPM, 0, 0,
2214                 rt3261_mono_dac_l_mix, ARRAY_SIZE(rt3261_mono_dac_l_mix)),
2215         SND_SOC_DAPM_MIXER("Mono DAC MIXR", SND_SOC_NOPM, 0, 0,
2216                 rt3261_mono_dac_r_mix, ARRAY_SIZE(rt3261_mono_dac_r_mix)),
2217         SND_SOC_DAPM_MIXER("DIG MIXL", SND_SOC_NOPM, 0, 0,
2218                 rt3261_dig_l_mix, ARRAY_SIZE(rt3261_dig_l_mix)),
2219         SND_SOC_DAPM_MIXER("DIG MIXR", SND_SOC_NOPM, 0, 0,
2220                 rt3261_dig_r_mix, ARRAY_SIZE(rt3261_dig_r_mix)),
2221         SND_SOC_DAPM_MUX("Mono dacr Mux", SND_SOC_NOPM, 0, 0,
2222                 &rt3261_dacr2_mux),
2223
2224         /* DACs */
2225 #if 0 //org
2226         SND_SOC_DAPM_DAC("DAC L1", NULL, RT3261_PWR_DIG1,
2227                         RT3261_PWR_DAC_L1_BIT, 0),
2228         SND_SOC_DAPM_DAC("DAC L2", NULL, RT3261_PWR_DIG1,
2229                         RT3261_PWR_DAC_L2_BIT, 0),
2230         SND_SOC_DAPM_DAC("DAC R1", NULL, RT3261_PWR_DIG1,
2231                         RT3261_PWR_DAC_R1_BIT, 0),
2232         SND_SOC_DAPM_DAC("DAC R2", NULL, RT3261_PWR_DIG1,
2233                         RT3261_PWR_DAC_R2_BIT, 0),
2234 #else //bard 9-26
2235         SND_SOC_DAPM_DAC("DAC L1", NULL, SND_SOC_NOPM, 0, 0),
2236         SND_SOC_DAPM_DAC("DAC R1", NULL, SND_SOC_NOPM, 0, 0),
2237         SND_SOC_DAPM_DAC("DAC L2", NULL, SND_SOC_NOPM, 0, 0),
2238         SND_SOC_DAPM_DAC("DAC R2", NULL, SND_SOC_NOPM, 0, 0),
2239 #endif
2240         SND_SOC_DAPM_PGA("DAC 1", SND_SOC_NOPM,
2241                 0, 0, NULL, 0),
2242         SND_SOC_DAPM_PGA("DAC 2", SND_SOC_NOPM,
2243                 0, 0, NULL, 0),
2244         /* SPK/OUT Mixer */
2245         SND_SOC_DAPM_MIXER("SPK MIXL", RT3261_PWR_MIXER, RT3261_PWR_SM_L_BIT,
2246                 0, rt3261_spk_l_mix, ARRAY_SIZE(rt3261_spk_l_mix)),
2247         SND_SOC_DAPM_MIXER("SPK MIXR", RT3261_PWR_MIXER, RT3261_PWR_SM_R_BIT,
2248                 0, rt3261_spk_r_mix, ARRAY_SIZE(rt3261_spk_r_mix)),
2249         SND_SOC_DAPM_MIXER("OUT MIXL", RT3261_PWR_MIXER, RT3261_PWR_OM_L_BIT,
2250                 0, rt3261_out_l_mix, ARRAY_SIZE(rt3261_out_l_mix)),
2251         SND_SOC_DAPM_MIXER("OUT MIXR", RT3261_PWR_MIXER, RT3261_PWR_OM_R_BIT,
2252                 0, rt3261_out_r_mix, ARRAY_SIZE(rt3261_out_r_mix)),
2253         /* Ouput Volume */
2254         SND_SOC_DAPM_PGA("SPKVOL L", RT3261_PWR_VOL,
2255                 RT3261_PWR_SV_L_BIT, 0, NULL, 0),
2256         SND_SOC_DAPM_PGA("SPKVOL R", RT3261_PWR_VOL,
2257                 RT3261_PWR_SV_R_BIT, 0, NULL, 0),
2258         SND_SOC_DAPM_PGA("OUTVOL L", RT3261_PWR_VOL,
2259                 RT3261_PWR_OV_L_BIT, 0, NULL, 0),
2260         SND_SOC_DAPM_PGA("OUTVOL R", RT3261_PWR_VOL,
2261                 RT3261_PWR_OV_R_BIT, 0, NULL, 0),
2262         SND_SOC_DAPM_PGA("HPOVOL L", RT3261_PWR_VOL,
2263                 RT3261_PWR_HV_L_BIT, 0, NULL, 0),
2264         SND_SOC_DAPM_PGA("HPOVOL R", RT3261_PWR_VOL,
2265                 RT3261_PWR_HV_R_BIT, 0, NULL, 0),
2266         SND_SOC_DAPM_PGA("HPOVOL", SND_SOC_NOPM,
2267                 0, 0, NULL, 0),
2268         /* SPO/HPO/LOUT/Mono Mixer */
2269         SND_SOC_DAPM_MIXER("SPOL MIX", SND_SOC_NOPM, 0,
2270                 0, rt3261_spo_l_mix, ARRAY_SIZE(rt3261_spo_l_mix)),
2271         SND_SOC_DAPM_MIXER("SPOR MIX", SND_SOC_NOPM, 0,
2272                 0, rt3261_spo_r_mix, ARRAY_SIZE(rt3261_spo_r_mix)),
2273         SND_SOC_DAPM_MIXER("DAC SPK", SND_SOC_NOPM, 0,
2274                 0, rt3261_spo_dac_mix, ARRAY_SIZE(rt3261_spo_dac_mix)), //bard 8-27
2275         SND_SOC_DAPM_MIXER("HPO MIX", SND_SOC_NOPM, 0, 0,
2276                 rt3261_hpo_mix, ARRAY_SIZE(rt3261_hpo_mix)),
2277         SND_SOC_DAPM_MIXER("LOUT MIX", SND_SOC_NOPM, 0, 0,
2278                 rt3261_lout_mix, ARRAY_SIZE(rt3261_lout_mix)),
2279         SND_SOC_DAPM_MIXER("Mono MIX", RT3261_PWR_ANLG1, RT3261_PWR_MM_BIT, 0,
2280                 rt3261_mono_mix, ARRAY_SIZE(rt3261_mono_mix)),
2281
2282         SND_SOC_DAPM_PGA_S("HP amp", 1, SND_SOC_NOPM, 0, 0,
2283                 rt3261_hp_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2284         SND_SOC_DAPM_PGA_S("SPK amp", 1, SND_SOC_NOPM, 0, 0,
2285                 rt3261_spk_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2286         SND_SOC_DAPM_PGA_S("LOUT amp", 1, SND_SOC_NOPM, 0, 0,
2287                 rt3261_lout_event, SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2288         SND_SOC_DAPM_PGA_S("Mono amp", 1, RT3261_PWR_ANLG1,
2289                 RT3261_PWR_MA_BIT, 0, rt3261_mono_event,
2290                 SND_SOC_DAPM_PRE_PMD | SND_SOC_DAPM_POST_PMU),
2291
2292         /* Output Lines */
2293         SND_SOC_DAPM_OUTPUT("SPOLP"),
2294         SND_SOC_DAPM_OUTPUT("SPOLN"),
2295         SND_SOC_DAPM_OUTPUT("SPORP"),
2296         SND_SOC_DAPM_OUTPUT("SPORN"),
2297         SND_SOC_DAPM_OUTPUT("HPOL"),
2298         SND_SOC_DAPM_OUTPUT("HPOR"),
2299         SND_SOC_DAPM_OUTPUT("LOUTL"),
2300         SND_SOC_DAPM_OUTPUT("LOUTR"),
2301         SND_SOC_DAPM_OUTPUT("MonoP"),
2302         SND_SOC_DAPM_OUTPUT("MonoN"),
2303 };
2304
2305 static const struct snd_soc_dapm_route rt3261_dapm_routes[] = {
2306         {"IN1P", NULL, "LDO2"},
2307         {"IN2P", NULL, "LDO2"},
2308         {"IN3P", NULL, "LDO2"},
2309
2310         {"IN1P", NULL, "MIC1"},
2311         {"IN1N", NULL, "MIC1"},
2312         {"IN2P", NULL, "MIC2"},
2313         {"IN2N", NULL, "MIC2"},
2314         {"IN3P", NULL, "MIC3"},
2315         {"IN3N", NULL, "MIC3"},
2316
2317         {"DMIC L1", NULL, "DMIC1"},
2318         {"DMIC R1", NULL, "DMIC1"},
2319         {"DMIC L2", NULL, "DMIC2"},
2320         {"DMIC R2", NULL, "DMIC2"},
2321
2322         {"BST1", NULL, "IN1P"},
2323         {"BST1", NULL, "IN1N"},
2324         {"BST2", NULL, "IN2P"},
2325         {"BST2", NULL, "IN2N"},
2326         {"BST3", NULL, "IN3P"},
2327         {"BST3", NULL, "IN3N"},
2328
2329         {"INL VOL", NULL, "IN2P"},
2330         {"INR VOL", NULL, "IN2N"},
2331
2332         {"RECMIXL", "HPOL Switch", "HPOL"},
2333         {"RECMIXL", "INL Switch", "INL VOL"},
2334         {"RECMIXL", "BST3 Switch", "BST3"},
2335         {"RECMIXL", "BST2 Switch", "BST2"},
2336         {"RECMIXL", "BST1 Switch", "BST1"},
2337         {"RECMIXL", "OUT MIXL Switch", "OUT MIXL"},
2338
2339         {"RECMIXR", "HPOR Switch", "HPOR"},
2340         {"RECMIXR", "INR Switch", "INR VOL"},
2341         {"RECMIXR", "BST3 Switch", "BST3"},
2342         {"RECMIXR", "BST2 Switch", "BST2"},
2343         {"RECMIXR", "BST1 Switch", "BST1"},
2344         {"RECMIXR", "OUT MIXR Switch", "OUT MIXR"},
2345
2346         {"ADC L", NULL, "RECMIXL"},
2347         {"ADC L", NULL, "ADC L power"},
2348         {"ADC R", NULL, "RECMIXR"},
2349         {"ADC R", NULL, "ADC R power"},
2350
2351         {"DMIC L1", NULL, "DMIC CLK"},
2352         {"DMIC L2", NULL, "DMIC CLK"},
2353
2354         {"Stereo ADC L2 Mux", "DMIC1", "DMIC L1"},
2355         {"Stereo ADC L2 Mux", "DMIC2", "DMIC L2"},
2356         {"Stereo ADC L2 Mux", "DIG MIX", "DIG MIXL"},
2357         {"Stereo ADC L1 Mux", "ADC", "ADC L"},
2358         {"Stereo ADC L1 Mux", "DIG MIX", "DIG MIXL"},
2359
2360         {"Stereo ADC R1 Mux", "ADC", "ADC R"},
2361         {"Stereo ADC R1 Mux", "DIG MIX", "DIG MIXR"},
2362         {"Stereo ADC R2 Mux", "DMIC1", "DMIC R1"},
2363         {"Stereo ADC R2 Mux", "DMIC2", "DMIC R2"},
2364         {"Stereo ADC R2 Mux", "DIG MIX", "DIG MIXR"},
2365
2366         {"Mono ADC L2 Mux", "DMIC L1", "DMIC L1"},
2367         {"Mono ADC L2 Mux", "DMIC L2", "DMIC L2"},
2368         {"Mono ADC L2 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2369         {"Mono ADC L1 Mux", "Mono DAC MIXL", "Mono DAC MIXL"},
2370         {"Mono ADC L1 Mux", "ADCL", "ADC L"},
2371
2372         {"Mono ADC R1 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2373         {"Mono ADC R1 Mux", "ADCR", "ADC R"},
2374         {"Mono ADC R2 Mux", "DMIC R1", "DMIC R1"},
2375         {"Mono ADC R2 Mux", "DMIC R2", "DMIC R2"},
2376         {"Mono ADC R2 Mux", "Mono DAC MIXR", "Mono DAC MIXR"},
2377
2378         {"Stereo ADC MIXL", "ADC1 Switch", "Stereo ADC L1 Mux"},
2379         {"Stereo ADC MIXL", "ADC2 Switch", "Stereo ADC L2 Mux"},
2380         {"Stereo ADC MIXL", NULL, "stereo filter"},
2381         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2382
2383         {"Stereo ADC MIXR", "ADC1 Switch", "Stereo ADC R1 Mux"},
2384         {"Stereo ADC MIXR", "ADC2 Switch", "Stereo ADC R2 Mux"},
2385         {"Stereo ADC MIXR", NULL, "stereo filter"},
2386         {"stereo filter", NULL, "PLL1", check_sysclk1_source},
2387
2388         {"Mono ADC MIXL", "ADC1 Switch", "Mono ADC L1 Mux"},
2389         {"Mono ADC MIXL", "ADC2 Switch", "Mono ADC L2 Mux"},
2390         {"Mono ADC MIXL", NULL, "mono left filter"},
2391         {"mono left filter", NULL, "PLL1", check_sysclk1_source},
2392
2393         {"Mono ADC MIXR", "ADC1 Switch", "Mono ADC R1 Mux"},
2394         {"Mono ADC MIXR", "ADC2 Switch", "Mono ADC R2 Mux"},
2395         {"Mono ADC MIXR", NULL, "mono right filter"},
2396         {"mono right filter", NULL, "PLL1", check_sysclk1_source},
2397
2398         {"IF2 ADC L Mux", "Mono ADC MIXL", "Mono ADC MIXL"},
2399         {"IF2 ADC R Mux", "Mono ADC MIXR", "Mono ADC MIXR"},
2400
2401         {"IF2 ADC L", NULL, "IF2 ADC L Mux"},
2402         {"IF2 ADC R", NULL, "IF2 ADC R Mux"},
2403         {"IF3 ADC L", NULL, "Mono ADC MIXL"},
2404         {"IF3 ADC R", NULL, "Mono ADC MIXR"},
2405         {"IF1 ADC L", NULL, "Stereo ADC MIXL"},
2406         {"IF1 ADC R", NULL, "Stereo ADC MIXR"},
2407
2408         {"IF1 ADC", NULL, "I2S1"},
2409         {"IF1 ADC", NULL, "IF1 ADC L"},
2410         {"IF1 ADC", NULL, "IF1 ADC R"},
2411         {"IF2 ADC", NULL, "I2S2"},
2412         {"IF2 ADC", NULL, "IF2 ADC L"},
2413         {"IF2 ADC", NULL, "IF2 ADC R"},
2414         {"IF3 ADC", NULL, "I2S3"},
2415         {"IF3 ADC", NULL, "IF3 ADC L"},
2416         {"IF3 ADC", NULL, "IF3 ADC R"},
2417
2418         {"DAI1 TX Mux", "1:1|2:2|3:3", "IF1 ADC"},
2419         {"DAI1 TX Mux", "1:1|2:3|3:2", "IF1 ADC"},
2420         {"DAI1 TX Mux", "1:3|2:1|3:2", "IF2 ADC"},
2421         {"DAI1 TX Mux", "1:2|2:1|3:3", "IF2 ADC"},
2422         {"DAI1 TX Mux", "1:3|2:2|3:1", "IF3 ADC"},
2423         {"DAI1 TX Mux", "1:2|2:3|3:1", "IF3 ADC"},
2424         {"DAI1 IF1 Mux", "1:1|2:1|3:3", "IF1 ADC"},
2425         {"DAI1 IF2 Mux", "1:1|2:1|3:3", "IF2 ADC"},
2426         {"SDI1 TX Mux", "IF1", "DAI1 IF1 Mux"},
2427         {"SDI1 TX Mux", "IF2", "DAI1 IF2 Mux"},
2428
2429         {"DAI2 TX Mux", "1:2|2:3|3:1", "IF1 ADC"},
2430         {"DAI2 TX Mux", "1:2|2:1|3:3", "IF1 ADC"},
2431         {"DAI2 TX Mux", "1:1|2:2|3:3", "IF2 ADC"},
2432         {"DAI2 TX Mux", "1:3|2:2|3:1", "IF2 ADC"},
2433         {"DAI2 TX Mux", "1:1|2:3|3:2", "IF3 ADC"},
2434         {"DAI2 TX Mux", "1:3|2:1|3:2", "IF3 ADC"},
2435         {"DAI2 IF1 Mux", "1:2|2:2|3:3", "IF1 ADC"},
2436         {"DAI2 IF2 Mux", "1:2|2:2|3:3", "IF2 ADC"},
2437         {"SDI2 TX Mux", "IF1", "DAI2 IF1 Mux"},
2438         {"SDI2 TX Mux", "IF2", "DAI2 IF2 Mux"},
2439
2440         {"DAI3 TX Mux", "1:3|2:1|3:2", "IF1 ADC"},
2441         {"DAI3 TX Mux", "1:3|2:2|3:1", "IF1 ADC"},
2442         {"DAI3 TX Mux", "1:1|2:3|3:2", "IF2 ADC"},
2443         {"DAI3 TX Mux", "1:2|2:3|3:1", "IF2 ADC"},
2444         {"DAI3 TX Mux", "1:1|2:2|3:3", "IF3 ADC"},
2445         {"DAI3 TX Mux", "1:2|2:1|3:3", "IF3 ADC"},
2446         {"DAI3 TX Mux", "1:1|2:1|3:3", "IF3 ADC"},
2447         {"DAI3 TX Mux", "1:2|2:2|3:3", "IF3 ADC"},
2448
2449         {"AIF1TX", NULL, "DAI1 TX Mux"},
2450         {"AIF1TX", NULL, "SDI1 TX Mux"},
2451         {"AIF2TX", NULL, "DAI2 TX Mux"},
2452         {"AIF2TX", NULL, "SDI2 TX Mux"},
2453         {"AIF3TX", NULL, "DAI3 TX Mux"},
2454
2455         {"DAI1 RX Mux", "1:1|2:2|3:3", "AIF1RX"},
2456         {"DAI1 RX Mux", "1:1|2:3|3:2", "AIF1RX"},
2457         {"DAI1 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2458         {"DAI1 RX Mux", "1:2|2:3|3:1", "AIF2RX"},
2459         {"DAI1 RX Mux", "1:2|2:1|3:3", "AIF2RX"},
2460         {"DAI1 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2461         {"DAI1 RX Mux", "1:3|2:1|3:2", "AIF3RX"},
2462         {"DAI1 RX Mux", "1:3|2:2|3:1", "AIF3RX"},
2463
2464         {"DAI2 RX Mux", "1:3|2:1|3:2", "AIF1RX"},
2465         {"DAI2 RX Mux", "1:2|2:1|3:3", "AIF1RX"},
2466         {"DAI2 RX Mux", "1:1|2:1|3:3", "AIF1RX"},
2467         {"DAI2 RX Mux", "1:1|2:2|3:3", "AIF2RX"},
2468         {"DAI2 RX Mux", "1:3|2:2|3:1", "AIF2RX"},
2469         {"DAI2 RX Mux", "1:2|2:2|3:3", "AIF2RX"},
2470         {"DAI2 RX Mux", "1:1|2:3|3:2", "AIF3RX"},
2471         {"DAI2 RX Mux", "1:2|2:3|3:1", "AIF3RX"},
2472
2473         {"DAI3 RX Mux", "1:3|2:2|3:1", "AIF1RX"},
2474         {"DAI3 RX Mux", "1:2|2:3|3:1", "AIF1RX"},
2475         {"DAI3 RX Mux", "1:1|2:3|3:2", "AIF2RX"},
2476         {"DAI3 RX Mux", "1:3|2:1|3:2", "AIF2RX"},
2477         {"DAI3 RX Mux", "1:1|2:2|3:3", "AIF3RX"},
2478         {"DAI3 RX Mux", "1:2|2:1|3:3", "AIF3RX"},
2479         {"DAI3 RX Mux", "1:1|2:1|3:3", "AIF3RX"},
2480         {"DAI3 RX Mux", "1:2|2:2|3:3", "AIF3RX"},
2481
2482         {"IF1 DAC", NULL, "I2S1"},
2483         {"IF1 DAC", NULL, "DAI1 RX Mux"},
2484         {"IF2 DAC", NULL, "I2S2"},
2485         {"IF2 DAC", NULL, "DAI2 RX Mux"},
2486         {"IF3 DAC", NULL, "I2S3"},
2487         {"IF3 DAC", NULL, "DAI3 RX Mux"},
2488
2489         {"IF1 DAC L", NULL, "IF1 DAC"},
2490         {"IF1 DAC R", NULL, "IF1 DAC"},
2491         {"IF2 DAC L", NULL, "IF2 DAC"},
2492         {"IF2 DAC R", NULL, "IF2 DAC"},
2493         {"IF3 DAC L", NULL, "IF3 DAC"},
2494         {"IF3 DAC R", NULL, "IF3 DAC"},
2495
2496         {"DAC MIXL", "Stereo ADC Switch", "Stereo ADC MIXL"},
2497         {"DAC MIXL", "INF1 Switch", "IF1 DAC L"},
2498         {"DAC MIXL", NULL, "DAC L1 Power"}, //bard 9-26
2499         {"DAC MIXR", "Stereo ADC Switch", "Stereo ADC MIXR"},
2500         {"DAC MIXR", "INF1 Switch", "IF1 DAC R"},
2501         {"DAC MIXR", NULL, "DAC R1 Power"}, //bard 9-26
2502
2503         {"ANC", NULL, "Stereo ADC MIXL"},
2504         {"ANC", NULL, "Stereo ADC MIXR"},
2505
2506         {"Audio DSP", NULL, "DAC MIXL"},
2507         {"Audio DSP", NULL, "DAC MIXR"},
2508
2509         {"DAC L2 Mux", "IF2", "IF2 DAC L"},
2510         {"DAC L2 Mux", "IF3", "IF3 DAC L"},
2511         {"DAC L2 Mux", "Base L/R", "Audio DSP"},
2512         {"DAC L2 Volume", NULL, "DAC L2 Mux"},
2513         {"DAC L2 Volume", NULL, "DAC L2 Power"}, //bard 9-26
2514
2515         {"DAC R2 Mux", "IF2", "IF2 DAC R"},
2516         {"DAC R2 Mux", "IF3", "IF3 DAC R"},
2517         {"DAC R2 Volume", NULL, "Mono dacr Mux"},
2518         {"Mono dacr Mux", "TxDC_R", "DAC R2 Mux"},
2519         {"Mono dacr Mux", "TxDP_R", "IF2 ADC R Mux"},
2520         {"DAC R2 Volume", NULL, "DAC R2 Power"}, //bsrd 9-26
2521
2522         {"Stereo DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2523         {"Stereo DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2524         {"Stereo DAC MIXL", "ANC Switch", "ANC"},
2525         {"Stereo DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2526         {"Stereo DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2527         {"Stereo DAC MIXR", "ANC Switch", "ANC"},
2528
2529         {"Mono DAC MIXL", "DAC L1 Switch", "DAC MIXL"},
2530         {"Mono DAC MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2531         {"Mono DAC MIXL", "DAC R2 Switch", "DAC R2 Volume"},
2532         {"Mono DAC MIXR", "DAC R1 Switch", "DAC MIXR"},
2533         {"Mono DAC MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2534         {"Mono DAC MIXR", "DAC L2 Switch", "DAC L2 Volume"},
2535
2536         {"DIG MIXL", "DAC L1 Switch", "DAC MIXL"},
2537         {"DIG MIXL", "DAC L2 Switch", "DAC L2 Volume"},
2538         {"DIG MIXR", "DAC R1 Switch", "DAC MIXR"},
2539         {"DIG MIXR", "DAC R2 Switch", "DAC R2 Volume"},
2540
2541         {"DAC L1", NULL, "Stereo DAC MIXL"},
2542         {"DAC L1", NULL, "PLL1", check_sysclk1_source},
2543         {"DAC L1", NULL, "DAC L1 Power"}, //bard 9-26
2544         {"DAC R1", NULL, "Stereo DAC MIXR"},
2545         {"DAC R1", NULL, "PLL1", check_sysclk1_source},
2546         {"DAC R1", NULL, "DAC R1 Power"}, //bard 9-26
2547         {"DAC L2", NULL, "Mono DAC MIXL"},
2548         {"DAC L2", NULL, "PLL1", check_sysclk1_source},
2549         {"DAC L2", NULL, "DAC L2 Power"}, //bard 9-26
2550         {"DAC R2", NULL, "Mono DAC MIXR"},
2551         {"DAC R2", NULL, "PLL1", check_sysclk1_source},
2552         {"DAC R2", NULL, "DAC R2 Power"}, //bard 9-26
2553
2554         {"SPK MIXL", "REC MIXL Switch", "RECMIXL"},
2555         {"SPK MIXL", "INL Switch", "INL VOL"},
2556         {"SPK MIXL", "DAC L1 Switch", "DAC L1"},
2557         {"SPK MIXL", "DAC L2 Switch", "DAC L2"},
2558         {"SPK MIXL", "OUT MIXL Switch", "OUT MIXL"},
2559         {"SPK MIXR", "REC MIXR Switch", "RECMIXR"},
2560         {"SPK MIXR", "INR Switch", "INR VOL"},
2561         {"SPK MIXR", "DAC R1 Switch", "DAC R1"},
2562         {"SPK MIXR", "DAC R2 Switch", "DAC R2"},
2563         {"SPK MIXR", "OUT MIXR Switch", "OUT MIXR"},
2564
2565         {"OUT MIXL", "BST3 Switch", "BST3"},
2566         {"OUT MIXL", "BST1 Switch", "BST1"},
2567         {"OUT MIXL", "INL Switch", "INL VOL"},
2568         {"OUT MIXL", "REC MIXL Switch", "RECMIXL"},
2569         {"OUT MIXL", "DAC R2 Switch", "DAC R2"},
2570         {"OUT MIXL", "DAC L2 Switch", "DAC L2"},
2571         {"OUT MIXL", "DAC L1 Switch", "DAC L1"},
2572
2573         {"OUT MIXR", "BST3 Switch", "BST3"},
2574         {"OUT MIXR", "BST2 Switch", "BST2"},
2575         {"OUT MIXR", "BST1 Switch", "BST1"},
2576         {"OUT MIXR", "INR Switch", "INR VOL"},
2577         {"OUT MIXR", "REC MIXR Switch", "RECMIXR"},
2578         {"OUT MIXR", "DAC L2 Switch", "DAC L2"},
2579         {"OUT MIXR", "DAC R2 Switch", "DAC R2"},
2580         {"OUT MIXR", "DAC R1 Switch", "DAC R1"},
2581
2582         {"SPKVOL L", NULL, "SPK MIXL"},
2583         {"SPKVOL R", NULL, "SPK MIXR"},
2584         {"HPOVOL L", NULL, "OUT MIXL"},
2585         {"HPOVOL R", NULL, "OUT MIXR"},
2586         {"OUTVOL L", NULL, "OUT MIXL"},
2587         {"OUTVOL R", NULL, "OUT MIXR"},
2588 #if 0//org
2589         {"SPOL MIX", "DAC R1 Switch", "DAC R1"},
2590         {"SPOL MIX", "DAC L1 Switch", "DAC L1"},
2591 #else //bard 8-27
2592         {"SPOL MIX", "DAC Switch", "DAC SPK"},
2593         {"DAC SPK", "DAC L1 Switch", "DAC L1"},
2594         {"DAC SPK", "DAC R1 Switch", "DAC R1"},
2595 #endif
2596         {"SPOL MIX", "SPKVOL R Switch", "SPKVOL R"},
2597         {"SPOL MIX", "SPKVOL L Switch", "SPKVOL L"},
2598         {"SPOL MIX", "BST1 Switch", "BST1"},
2599         {"SPOR MIX", "DAC R1 Switch", "DAC R1"},
2600         {"SPOR MIX", "SPKVOL R Switch", "SPKVOL R"},
2601         {"SPOR MIX", "BST1 Switch", "BST1"},
2602
2603         {"DAC 2", NULL, "DAC L2"},
2604         {"DAC 2", NULL, "DAC R2"},
2605         {"DAC 1", NULL, "DAC L1"},
2606         {"DAC 1", NULL, "DAC R1"},
2607         {"HPOVOL", NULL, "HPOVOL L"},
2608         {"HPOVOL", NULL, "HPOVOL R"},
2609         {"HPO MIX", "DAC2 Switch", "DAC 2"},
2610         {"HPO MIX", "DAC1 Switch", "DAC 1"},
2611         {"HPO MIX", "HPVOL Switch", "HPOVOL"},
2612
2613         {"LOUT MIX", "DAC L1 Switch", "DAC L1"},
2614         {"LOUT MIX", "DAC R1 Switch", "DAC R1"},
2615         {"LOUT MIX", "OUTVOL L Switch", "OUTVOL L"},
2616         {"LOUT MIX", "OUTVOL R Switch", "OUTVOL R"},
2617
2618         {"Mono MIX", "DAC R2 Switch", "DAC R2"},
2619         {"Mono MIX", "DAC L2 Switch", "DAC L2"},
2620         {"Mono MIX", "OUTVOL R Switch", "OUTVOL R"},
2621         {"Mono MIX", "OUTVOL L Switch", "OUTVOL L"},
2622         {"Mono MIX", "BST1 Switch", "BST1"},
2623
2624         {"SPK amp", NULL, "SPOL MIX"},
2625         {"SPK amp", NULL, "SPOR MIX"},
2626         {"SPOLP", NULL, "SPK amp"},
2627         {"SPOLN", NULL, "SPK amp"},
2628         {"SPORP", NULL, "SPK amp"},
2629         {"SPORN", NULL, "SPK amp"},
2630
2631         {"HP amp", NULL, "HPO MIX"},
2632         {"HPOL", NULL, "HP amp"},
2633         {"HPOR", NULL, "HP amp"},
2634
2635         {"LOUT amp", NULL, "LOUT MIX"},
2636         {"LOUTL", NULL, "LOUT amp"},
2637         {"LOUTR", NULL, "LOUT amp"},
2638
2639         {"Mono amp", NULL, "Mono MIX"},
2640         {"MonoP", NULL, "Mono amp"},
2641         {"MonoN", NULL, "Mono amp"},
2642 };
2643
2644 static int get_sdp_info(struct snd_soc_codec *codec, int dai_id)
2645 {
2646         int ret = 0, val;
2647
2648         if(codec == NULL)
2649                 return -EINVAL;
2650
2651         val = snd_soc_read(codec, RT3261_I2S1_SDP);
2652         val = (val & RT3261_I2S_IF_MASK) >> RT3261_I2S_IF_SFT;
2653         switch (dai_id) {
2654         case RT3261_AIF1:
2655                 if (val == RT3261_IF_123 || val == RT3261_IF_132 ||
2656                         val == RT3261_IF_113)
2657                         ret |= RT3261_U_IF1;
2658                 if (val == RT3261_IF_312 || val == RT3261_IF_213 ||
2659                         val == RT3261_IF_113)
2660                         ret |= RT3261_U_IF2;
2661                 if (val == RT3261_IF_321 || val == RT3261_IF_231)
2662                         ret |= RT3261_U_IF3;
2663                 break;
2664
2665         case RT3261_AIF2:
2666                 if (val == RT3261_IF_231 || val == RT3261_IF_213 ||
2667                         val == RT3261_IF_223)
2668                         ret |= RT3261_U_IF1;
2669                 if (val == RT3261_IF_123 || val == RT3261_IF_321 ||
2670                         val == RT3261_IF_223)
2671                         ret |= RT3261_U_IF2;
2672                 if (val == RT3261_IF_132 || val == RT3261_IF_312)
2673                         ret |= RT3261_U_IF3;
2674                 break;
2675
2676         default:
2677                 ret = -EINVAL;
2678                 break;
2679         }
2680
2681         return ret;
2682 }
2683
2684 static int get_clk_info(int sclk, int rate)
2685 {
2686         int i, pd[] = {1, 2, 3, 4, 6, 8, 12, 16};
2687
2688         if (sclk <= 0 || rate <= 0)
2689                 return -EINVAL;
2690
2691         rate = rate << 8;
2692         for (i = 0; i < ARRAY_SIZE(pd); i++)
2693                 if (sclk == rate * pd[i])
2694                         return i;
2695
2696         return -EINVAL;
2697 }
2698
2699 static int rt3261_hw_params(struct snd_pcm_substream *substream,
2700         struct snd_pcm_hw_params *params, struct snd_soc_dai *dai)
2701 {
2702         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2703         struct snd_soc_codec *codec = rtd->codec;
2704         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2705         unsigned int val_len = 0, val_clk, mask_clk, dai_sel;
2706         int pre_div, bclk_ms, frame_size;
2707
2708         rt3261->lrck[dai->id] = params_rate(params);
2709         if(dai->id == 1)
2710                 rt3261->lrck[dai->id] = 8000;
2711         pre_div = get_clk_info(rt3261->sysclk, rt3261->lrck[dai->id]);
2712         if (pre_div < 0) {
2713                 dev_err(codec->dev, "Unsupported clock setting\n");
2714                 return -EINVAL;
2715         }
2716         frame_size = snd_soc_params_to_frame_size(params);
2717         if (frame_size < 0) {
2718                 dev_err(codec->dev, "Unsupported frame size: %d\n", frame_size);
2719                 return -EINVAL;
2720         }
2721         bclk_ms = frame_size > 32 ? 1 : 0;
2722         rt3261->bclk[dai->id] = rt3261->lrck[dai->id] * (32 << bclk_ms);
2723
2724         dev_dbg(dai->dev, "bclk is %dHz and lrck is %dHz\n",
2725                 rt3261->bclk[dai->id], rt3261->lrck[dai->id]);
2726         dev_dbg(dai->dev, "bclk_ms is %d and pre_div is %d for iis %d\n",
2727                                 bclk_ms, pre_div, dai->id);
2728
2729         switch (params_format(params)) {
2730         case SNDRV_PCM_FORMAT_S16_LE:
2731                 break;
2732         case SNDRV_PCM_FORMAT_S20_3LE:
2733                 val_len |= RT3261_I2S_DL_20;
2734                 break;
2735         case SNDRV_PCM_FORMAT_S24_LE:
2736                 val_len |= RT3261_I2S_DL_24;
2737                 break;
2738         case SNDRV_PCM_FORMAT_S8:
2739                 val_len |= RT3261_I2S_DL_8;
2740                 break;
2741         default:
2742                 return -EINVAL;
2743         }
2744
2745         dai_sel = get_sdp_info(codec, dai->id);
2746         dai_sel |= (RT3261_U_IF1 | RT3261_U_IF2);
2747         if (dai_sel < 0) {
2748                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2749                 return -EINVAL;
2750         }
2751         if (dai_sel & RT3261_U_IF1) {
2752                 mask_clk = RT3261_I2S_BCLK_MS1_MASK | RT3261_I2S_PD1_MASK;
2753                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS1_SFT |
2754                         pre_div << RT3261_I2S_PD1_SFT;
2755                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2756                         RT3261_I2S_DL_MASK, val_len);
2757                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2758         }
2759         if (dai_sel & RT3261_U_IF2) {
2760                 mask_clk = RT3261_I2S_BCLK_MS2_MASK | RT3261_I2S_PD2_MASK;
2761                 val_clk = bclk_ms << RT3261_I2S_BCLK_MS2_SFT |
2762                         pre_div << RT3261_I2S_PD2_SFT;
2763                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2764                         RT3261_I2S_DL_MASK, val_len);
2765                 snd_soc_update_bits(codec, RT3261_ADDA_CLK1, mask_clk, val_clk);
2766         }
2767
2768         return 0;
2769 }
2770
2771 static int rt3261_prepare(struct snd_pcm_substream *substream,
2772                                 struct snd_soc_dai *dai)
2773 {
2774         struct snd_soc_pcm_runtime *rtd = substream->private_data;
2775         struct snd_soc_codec *codec = rtd->codec;
2776         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2777
2778         rt3261->aif_pu = dai->id;
2779         return 0;
2780 }
2781
2782 static int rt3261_set_dai_fmt(struct snd_soc_dai *dai, unsigned int fmt)
2783 {
2784         struct snd_soc_codec *codec = dai->codec;
2785         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2786         unsigned int reg_val = 0, dai_sel;
2787
2788         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
2789         case SND_SOC_DAIFMT_CBM_CFM:
2790                 rt3261->master[dai->id] = 1;
2791                 break;
2792         case SND_SOC_DAIFMT_CBS_CFS:
2793                 reg_val |= RT3261_I2S_MS_S;
2794                 rt3261->master[dai->id] = 0;
2795                 break;
2796         default:
2797                 return -EINVAL;
2798         }
2799
2800         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
2801         case SND_SOC_DAIFMT_NB_NF:
2802                 break;
2803         case SND_SOC_DAIFMT_IB_NF:
2804                 reg_val |= RT3261_I2S_BP_INV;
2805                 break;
2806         default:
2807                 return -EINVAL;
2808         }
2809
2810         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
2811         case SND_SOC_DAIFMT_I2S:
2812                 break;
2813         case SND_SOC_DAIFMT_LEFT_J:
2814                 reg_val |= RT3261_I2S_DF_LEFT;
2815                 break;
2816         case SND_SOC_DAIFMT_DSP_A:
2817                 reg_val |= RT3261_I2S_DF_PCM_A;
2818                 break;
2819         case SND_SOC_DAIFMT_DSP_B:
2820                 reg_val |= RT3261_I2S_DF_PCM_B;
2821                 break;
2822         default:
2823                 return -EINVAL;
2824         }
2825
2826         dai_sel = get_sdp_info(codec, dai->id);
2827         if (dai_sel < 0) {
2828                 dev_err(codec->dev, "Failed to get sdp info: %d\n", dai_sel);
2829                 return -EINVAL;
2830         }
2831         if (dai_sel & RT3261_U_IF1) {
2832                 snd_soc_update_bits(codec, RT3261_I2S1_SDP,
2833                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2834                         RT3261_I2S_DF_MASK, reg_val);
2835         }
2836         if (dai_sel & RT3261_U_IF2) {
2837                 snd_soc_update_bits(codec, RT3261_I2S2_SDP,
2838                         RT3261_I2S_MS_MASK | RT3261_I2S_BP_MASK |
2839                         RT3261_I2S_DF_MASK, reg_val);
2840         }
2841
2842         return 0;
2843 }
2844
2845 static int rt3261_set_dai_sysclk(struct snd_soc_dai *dai,
2846                 int clk_id, unsigned int freq, int dir)
2847 {
2848         struct snd_soc_codec *codec = dai->codec;
2849         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2850         unsigned int reg_val = 0;
2851
2852         if (freq == rt3261->sysclk && clk_id == rt3261->sysclk_src)
2853                 return 0;
2854
2855         switch (clk_id) {
2856         case RT3261_SCLK_S_MCLK:
2857                 reg_val |= RT3261_SCLK_SRC_MCLK;
2858                 break;
2859         case RT3261_SCLK_S_PLL1:
2860                 reg_val |= RT3261_SCLK_SRC_PLL1;
2861                 break;
2862         case RT3261_SCLK_S_RCCLK:
2863                 reg_val |= RT3261_SCLK_SRC_RCCLK;
2864                 break;
2865         default:
2866                 dev_err(codec->dev, "Invalid clock id (%d)\n", clk_id);
2867                 return -EINVAL;
2868         }
2869         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2870                 RT3261_SCLK_SRC_MASK, reg_val);
2871         rt3261->sysclk = freq;
2872         rt3261->sysclk_src = clk_id;
2873
2874         dev_dbg(dai->dev, "Sysclk is %dHz and clock id is %d\n", freq, clk_id);
2875
2876         return 0;
2877 }
2878
2879 /**
2880  * rt3261_pll_calc - Calcualte PLL M/N/K code.
2881  * @freq_in: external clock provided to codec.
2882  * @freq_out: target clock which codec works on.
2883  * @pll_code: Pointer to structure with M, N, K and bypass flag.
2884  *
2885  * Calcualte M/N/K code to configure PLL for codec. And K is assigned to 2
2886  * which make calculation more efficiently.
2887  *
2888  * Returns 0 for success or negative error code.
2889  */
2890 static int rt3261_pll_calc(const unsigned int freq_in,
2891         const unsigned int freq_out, struct rt3261_pll_code *pll_code)
2892 {
2893         int max_n = RT3261_PLL_N_MAX, max_m = RT3261_PLL_M_MAX;
2894         int n, m, red, n_t, m_t, in_t, out_t, red_t = abs(freq_out - freq_in);
2895         bool bypass = false;
2896
2897         if (RT3261_PLL_INP_MAX < freq_in || RT3261_PLL_INP_MIN > freq_in)
2898                 return -EINVAL;
2899
2900         for (n_t = 0; n_t <= max_n; n_t++) {
2901                 in_t = (freq_in >> 1) + (freq_in >> 2) * n_t;
2902                 if (in_t < 0)
2903                         continue;
2904                 if (in_t == freq_out) {
2905                         bypass = true;
2906                         n = n_t;
2907                         goto code_find;
2908                 }
2909                 for (m_t = 0; m_t <= max_m; m_t++) {
2910                         out_t = in_t / (m_t + 2);
2911                         red = abs(out_t - freq_out);
2912                         if (red < red_t) {
2913                                 n = n_t;
2914                                 m = m_t;
2915                                 if (red == 0)
2916                                         goto code_find;
2917                                 red_t = red;
2918                         }
2919                 }
2920         }
2921         pr_debug("Only get approximation about PLL\n");
2922
2923 code_find:
2924
2925         pll_code->m_bp = bypass;
2926         pll_code->m_code = m;
2927         pll_code->n_code = n;
2928         pll_code->k_code = 2;
2929         return 0;
2930 }
2931
2932 static int rt3261_set_dai_pll(struct snd_soc_dai *dai, int pll_id, int source,
2933                         unsigned int freq_in, unsigned int freq_out)
2934 {
2935         struct snd_soc_codec *codec = dai->codec;
2936         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
2937         struct rt3261_pll_code pll_code;
2938         int ret, dai_sel;
2939
2940         if (source == rt3261->pll_src && freq_in == rt3261->pll_in &&
2941             freq_out == rt3261->pll_out)
2942                 return 0;
2943
2944         if (!freq_in || !freq_out) {
2945                 dev_dbg(codec->dev, "PLL disabled\n");
2946
2947                 rt3261->pll_in = 0;
2948                 rt3261->pll_out = 0;
2949                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2950                         RT3261_SCLK_SRC_MASK, RT3261_SCLK_SRC_MCLK);
2951                 return 0;
2952         }
2953
2954         switch (source) {
2955         case RT3261_PLL1_S_MCLK:
2956                 snd_soc_update_bits(codec, RT3261_GLB_CLK,
2957                         RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_MCLK);
2958                 break;
2959         case RT3261_PLL1_S_BCLK1:
2960         case RT3261_PLL1_S_BCLK2:
2961                 dai_sel = get_sdp_info(codec, dai->id);
2962                 if (dai_sel < 0) {
2963                         dev_err(codec->dev,
2964                                 "Failed to get sdp info: %d\n", dai_sel);
2965                         return -EINVAL;
2966                 }
2967                 if (dai_sel & RT3261_U_IF1) {
2968                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2969                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK1);
2970                 }
2971                 if (dai_sel & RT3261_U_IF2) {
2972                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2973                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK2);
2974                 }
2975                 if (dai_sel & RT3261_U_IF3) {
2976                         snd_soc_update_bits(codec, RT3261_GLB_CLK,
2977                                 RT3261_PLL1_SRC_MASK, RT3261_PLL1_SRC_BCLK3);
2978                 }
2979                 break;
2980         default:
2981                 dev_err(codec->dev, "Unknown PLL source %d\n", source);
2982                 return -EINVAL;
2983         }
2984
2985         ret = rt3261_pll_calc(freq_in, freq_out, &pll_code);
2986         if (ret < 0) {
2987                 dev_err(codec->dev, "Unsupport input clock %d\n", freq_in);
2988                 return ret;
2989         }
2990
2991         dev_dbg(codec->dev, "bypass=%d m=%d n=%d k=2\n", pll_code.m_bp,
2992                 (pll_code.m_bp ? 0 : pll_code.m_code), pll_code.n_code);
2993
2994         snd_soc_write(codec, RT3261_PLL_CTRL1,
2995                 pll_code.n_code << RT3261_PLL_N_SFT | pll_code.k_code);
2996         snd_soc_write(codec, RT3261_PLL_CTRL2,
2997                 (pll_code.m_bp ? 0 : pll_code.m_code) << RT3261_PLL_M_SFT |
2998                 pll_code.m_bp << RT3261_PLL_M_BP_SFT);
2999
3000         rt3261->pll_in = freq_in;
3001         rt3261->pll_out = freq_out;
3002         rt3261->pll_src = source;
3003
3004         return 0;
3005 }
3006
3007 /**
3008  * rt3261_index_show - Dump private registers.
3009  * @dev: codec device.
3010  * @attr: device attribute.
3011  * @buf: buffer for display.
3012  *
3013  * To show non-zero values of all private registers.
3014  *
3015  * Returns buffer length.
3016  */
3017 static ssize_t rt3261_index_show(struct device *dev,
3018         struct device_attribute *attr, char *buf)
3019 {
3020         struct i2c_client *client = to_i2c_client(dev);
3021         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3022         struct snd_soc_codec *codec = rt3261->codec;
3023         unsigned int val;
3024         int cnt = 0, i;
3025
3026         cnt += sprintf(buf, "RT3261 index register\n");
3027         for (i = 0; i < 0xb4; i++) {
3028                 if (cnt + RT3261_REG_DISP_LEN >= PAGE_SIZE)
3029                         break;
3030                 val = rt3261_index_read(codec, i);
3031                 if (!val)
3032                         continue;
3033                 cnt += snprintf(buf + cnt, RT3261_REG_DISP_LEN,
3034                                 "%02x: %04x\n", i, val);
3035         }
3036
3037         if (cnt >= PAGE_SIZE)
3038                 cnt = PAGE_SIZE - 1;
3039
3040         return cnt;
3041 }
3042 static DEVICE_ATTR(index_reg, 0444, rt3261_index_show, NULL);
3043
3044 static int rt3261_set_bias_level(struct snd_soc_codec *codec,
3045                         enum snd_soc_bias_level level)
3046 {
3047         switch (level) {
3048         case SND_SOC_BIAS_ON:
3049                 break;
3050
3051         case SND_SOC_BIAS_PREPARE:
3052                 /* headphone mute sequence */
3053                 snd_soc_update_bits(codec, RT3261_DEPOP_M3,
3054                         RT3261_CP_FQ1_MASK | RT3261_CP_FQ2_MASK | RT3261_CP_FQ3_MASK,
3055                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ1_SFT) |
3056                         (RT3261_CP_FQ_12_KHZ << RT3261_CP_FQ2_SFT) |
3057                         (RT3261_CP_FQ_96_KHZ << RT3261_CP_FQ3_SFT));
3058                 rt3261_index_write(codec, RT3261_MAMP_INT_REG2, 0xfc00);
3059                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3060                         RT3261_HP_SG_MASK, RT3261_HP_SG_EN);
3061                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3062                         RT3261_RSTP_MASK, RT3261_RSTP_EN);
3063                 snd_soc_update_bits(codec, RT3261_DEPOP_M1,
3064                         RT3261_RSTP_MASK | RT3261_HP_L_SMT_MASK |
3065                         RT3261_HP_R_SMT_MASK, RT3261_RSTP_DIS |
3066                         RT3261_HP_L_SMT_EN | RT3261_HP_R_SMT_EN);
3067
3068                 snd_soc_update_bits(codec, RT3261_HP_VOL,
3069                         RT3261_L_MUTE | RT3261_R_MUTE, RT3261_L_MUTE | RT3261_R_MUTE);
3070                 msleep(30);
3071                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3072
3073                 snd_soc_update_bits(codec, RT3261_SPK_VOL,
3074                         RT3261_L_MUTE | RT3261_R_MUTE,
3075                         RT3261_L_MUTE | RT3261_R_MUTE);
3076                 snd_soc_update_bits(codec, RT3261_PWR_ANLG2,
3077                         RT3261_PWR_MB1 | RT3261_PWR_MB2,
3078                         RT3261_PWR_MB1 | RT3261_PWR_MB2);
3079                 break;
3080
3081         case SND_SOC_BIAS_STANDBY:
3082                 if (SND_SOC_BIAS_OFF == codec->dapm.bias_level) {
3083                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3084                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3085                                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3086                                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3087                                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3088                         msleep(10);
3089                         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3090                                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3091                                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3092                         snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3701);
3093                         codec->cache_only = false;
3094                         codec->cache_sync = 1;
3095                         snd_soc_cache_sync(codec);
3096                         rt3261_index_sync(codec);
3097                 }
3098                 break;
3099
3100         case SND_SOC_BIAS_OFF:
3101                 snd_soc_write(codec, RT3261_DEPOP_M1, 0x0004);
3102                 snd_soc_write(codec, RT3261_DEPOP_M2, 0x1100);
3103                 snd_soc_write(codec, RT3261_GEN_CTRL1, 0x3700);
3104                 snd_soc_write(codec, RT3261_PWR_DIG1, 0x0000);
3105                 snd_soc_write(codec, RT3261_PWR_DIG2, 0x0000);
3106                 snd_soc_write(codec, RT3261_PWR_VOL, 0x0000);
3107                 snd_soc_write(codec, RT3261_PWR_MIXER, 0x0000);
3108                 snd_soc_write(codec, RT3261_PWR_ANLG1, 0x0000);
3109                 snd_soc_write(codec, RT3261_PWR_ANLG2, 0x0000);
3110                 break;
3111
3112         default:
3113                 break;
3114         }
3115         codec->dapm.bias_level = level;
3116
3117         return 0;
3118 }
3119
3120 static int rt3261_proc_init(void);
3121
3122
3123 static int rt3261_probe(struct snd_soc_codec *codec)
3124 {
3125         struct rt3261_priv *rt3261 = snd_soc_codec_get_drvdata(codec);
3126         int ret;
3127         struct clk *iis_clk;
3128
3129         #if defined (CONFIG_SND_SOC_RT3224)
3130         pr_info("Codec driver version %s, in fact you choose rt3224, no dsp!\n", VERSION);
3131         #else
3132         pr_info("Codec driver version %s, in fact you choose rt3261 with a dsp!\n", VERSION);
3133         #endif
3134
3135         ret = snd_soc_codec_set_cache_io(codec, 8, 16, SND_SOC_I2C);
3136         if (ret != 0) {
3137                 dev_err(codec->dev, "Failed to set cache I/O: %d\n", ret);
3138                 return ret;
3139         }
3140         codec->write = rt3261_write;
3141
3142         #ifdef RT3261_PROC
3143         rt3261_proc_init();
3144         #endif
3145
3146         #if defined (CONFIG_SND_SOC_RT5623)
3147         //for rt5623 MCLK use
3148         iis_clk = clk_get_sys("rk29_i2s.2", "i2s");
3149         if (IS_ERR(iis_clk)) {
3150                 printk("failed to get i2s clk\n");
3151                 ret = PTR_ERR(iis_clk);
3152         }else{
3153                 printk("I2S2 got i2s clk ok!\n");
3154                 clk_enable(iis_clk);
3155                 clk_set_rate(iis_clk, 11289600);
3156                 rk30_mux_api_set(GPIO0D0_I2S22CHCLK_SMCCSN0_NAME, GPIO0D_I2S2_2CH_CLK);
3157                 clk_put(iis_clk);
3158         }
3159         #endif
3160
3161         rt3261_reset(codec);
3162         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3163                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3164                 RT3261_PWR_BG | RT3261_PWR_VREF2,
3165                 RT3261_PWR_VREF1 | RT3261_PWR_MB |
3166                 RT3261_PWR_BG | RT3261_PWR_VREF2);
3167         msleep(10);
3168         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3169                 RT3261_PWR_FV1 | RT3261_PWR_FV2,
3170                 RT3261_PWR_FV1 | RT3261_PWR_FV2);
3171         /* DMIC */
3172         if (rt3261->dmic_en == RT3261_DMIC1) {
3173                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3174                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3175                 snd_soc_update_bits(codec, RT3261_DMIC,
3176                         RT3261_DMIC_1L_LH_MASK | RT3261_DMIC_1R_LH_MASK,
3177                         RT3261_DMIC_1L_LH_FALLING | RT3261_DMIC_1R_LH_RISING);
3178         } else if (rt3261->dmic_en == RT3261_DMIC2) {
3179                 snd_soc_update_bits(codec, RT3261_GPIO_CTRL1,
3180                         RT3261_GP2_PIN_MASK, RT3261_GP2_PIN_DMIC1_SCL);
3181                 snd_soc_update_bits(codec, RT3261_DMIC,
3182                         RT3261_DMIC_2L_LH_MASK | RT3261_DMIC_2R_LH_MASK,
3183                         RT3261_DMIC_2L_LH_FALLING | RT3261_DMIC_2R_LH_RISING);
3184         }
3185         snd_soc_write(codec, RT3261_GEN_CTRL2, 0x4040);
3186         ret = snd_soc_read(codec, RT3261_VENDOR_ID);
3187         printk("read codec chip id is 0x%x\n",ret);
3188         if(0x5==ret) {
3189                 snd_soc_update_bits(codec, RT3261_JD_CTRL,
3190                         RT3261_JD1_IN4P_MASK | RT3261_JD2_IN4N_MASK,
3191                         RT3261_JD1_IN4P_EN | RT3261_JD2_IN4N_EN);
3192         }
3193         else if(0x3==ret)
3194         {
3195                 printk("you use an old chip, please use a new one\n");
3196         }
3197         snd_soc_update_bits(codec, RT3261_PWR_ANLG1,
3198                         RT3261_PWR_HP_L | RT3261_PWR_HP_R,
3199                         0<<7 | 0<<6 );
3200         rt3261_reg_init(codec);
3201
3202         codec->dapm.bias_level = SND_SOC_BIAS_STANDBY;
3203         rt3261->codec = codec;
3204
3205         snd_soc_add_controls(codec, rt3261_snd_controls,
3206                         ARRAY_SIZE(rt3261_snd_controls));
3207         snd_soc_dapm_new_controls(&codec->dapm, rt3261_dapm_widgets,
3208                         ARRAY_SIZE(rt3261_dapm_widgets));
3209         snd_soc_dapm_add_routes(&codec->dapm, rt3261_dapm_routes,
3210                         ARRAY_SIZE(rt3261_dapm_routes));
3211
3212
3213 #if defined (CONFIG_SND_SOC_RT3261)
3214         rt3261->dsp_sw = RT3261_DSP_AEC_NS_FENS;
3215         rt3261_dsp_probe(codec);
3216 #endif
3217
3218 #ifdef RTK_IOCTL
3219 #if defined(CONFIG_SND_HWDEP) || defined(CONFIG_SND_HWDEP_MODULE)
3220         struct rt_codec_ops *ioctl_ops = rt_codec_get_ioctl_ops();
3221         ioctl_ops->index_write = rt3261_index_write;
3222         ioctl_ops->index_read = rt3261_index_read;
3223         ioctl_ops->index_update_bits = rt3261_index_update_bits;
3224         ioctl_ops->ioctl_common = rt3261_ioctl_common;
3225         realtek_ce_init_hwdep(codec);
3226 #endif
3227 #endif
3228
3229
3230         ret = device_create_file(codec->dev, &dev_attr_index_reg);
3231         if (ret != 0) {
3232                 dev_err(codec->dev,
3233                         "Failed to create index_reg sysfs files: %d\n", ret);
3234                 return ret;
3235         }
3236         rt3261_codec = codec;
3237         return 0;
3238 }
3239
3240 static int rt3261_remove(struct snd_soc_codec *codec)
3241 {
3242         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3243         return 0;
3244 }
3245
3246 #ifdef CONFIG_PM
3247 static int rt3261_suspend(struct snd_soc_codec *codec, pm_message_t state)
3248 {
3249 #if defined (CONFIG_SND_SOC_RT3261)
3250         /* After opening LDO of DSP, then close LDO of codec.
3251          * (1) DSP LDO power on
3252          * (2) DSP core power off
3253          * (3) DSP IIS interface power off
3254          * (4) Toggle pin of codec LDO1 to power off
3255          */
3256         rt3261_dsp_suspend(codec, state);
3257 #endif
3258         rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3259         return 0;
3260 }
3261
3262 static int rt3261_resume(struct snd_soc_codec *codec)
3263 {
3264         rt3261_set_bias_level(codec, SND_SOC_BIAS_STANDBY);
3265 #if defined (CONFIG_SND_SOC_RT3261)
3266         /* After opening LDO of codec, then close LDO of DSP. */
3267         rt3261_dsp_resume(codec);
3268 #endif
3269         return 0;
3270 }
3271 #else
3272 #define rt3261_suspend NULL
3273 #define rt3261_resume NULL
3274 #endif
3275
3276 #define RT3261_STEREO_RATES SNDRV_PCM_RATE_8000_96000
3277 #define RT3261_FORMATS (SNDRV_PCM_FMTBIT_S16_LE | SNDRV_PCM_FMTBIT_S20_3LE | \
3278                         SNDRV_PCM_FMTBIT_S24_LE | SNDRV_PCM_FMTBIT_S8)
3279
3280 struct snd_soc_dai_ops rt3261_aif_dai_ops = {
3281         .hw_params = rt3261_hw_params,
3282         .prepare = rt3261_prepare,
3283         .set_fmt = rt3261_set_dai_fmt,
3284         .set_sysclk = rt3261_set_dai_sysclk,
3285         .set_pll = rt3261_set_dai_pll,
3286 };
3287
3288 struct snd_soc_dai_driver rt3261_dai[] = {
3289         {
3290                 .name = "rt3261-aif1",
3291                 .id = RT3261_AIF1,
3292                 .playback = {
3293                         .stream_name = "AIF1 Playback",
3294                         .channels_min = 1,
3295                         .channels_max = 2,
3296                         .rates = RT3261_STEREO_RATES,
3297                         .formats = RT3261_FORMATS,
3298                 },
3299                 .capture = {
3300                         .stream_name = "AIF1 Capture",
3301                         .channels_min = 1,
3302                         .channels_max = 2,
3303                         .rates = RT3261_STEREO_RATES,
3304                         .formats = RT3261_FORMATS,
3305                 },
3306                 .ops = &rt3261_aif_dai_ops,
3307         },
3308         {
3309                 .name = "rt3261-aif2",
3310                 .id = RT3261_AIF2,
3311                 .playback = {
3312                         .stream_name = "AIF2 Playback",
3313                         .channels_min = 1,
3314                         .channels_max = 2,
3315                         .rates = RT3261_STEREO_RATES,
3316                         .formats = RT3261_FORMATS,
3317                 },
3318                 .capture = {
3319                         .stream_name = "AIF2 Capture",
3320                         .channels_min = 1,
3321                         .channels_max = 2,
3322                         .rates = RT3261_STEREO_RATES,
3323                         .formats = RT3261_FORMATS,
3324                 },
3325                 .ops = &rt3261_aif_dai_ops,
3326         },
3327 };
3328
3329 static struct snd_soc_codec_driver soc_codec_dev_rt3261 = {
3330         .probe = rt3261_probe,
3331         .remove = rt3261_remove,
3332         .suspend = rt3261_suspend,
3333         .resume = rt3261_resume,
3334         .write = rt3261_write,
3335         .set_bias_level = rt3261_set_bias_level,
3336         .reg_cache_size = RT3261_VENDOR_ID2 + 1,
3337         .reg_word_size = sizeof(u16),
3338         .reg_cache_default = rt3261_reg,
3339         .volatile_register = rt3261_volatile_register,
3340         .readable_register = rt3261_readable_register,
3341         .reg_cache_step = 1,
3342 };
3343
3344 static const struct i2c_device_id rt3261_i2c_id[] = {
3345         { "rt3261", 0 },
3346         { }
3347 };
3348 MODULE_DEVICE_TABLE(i2c, rt3261_i2c_id);
3349
3350 static int __devinit rt3261_i2c_probe(struct i2c_client *i2c,
3351                     const struct i2c_device_id *id)
3352 {
3353         struct rt3261_priv *rt3261;
3354         int ret;
3355         struct rt3261_platform_data *pdata = pdata = i2c->dev.platform_data;
3356
3357         rt3261 = kzalloc(sizeof(struct rt3261_priv), GFP_KERNEL);
3358         if (NULL == rt3261)
3359                 return -ENOMEM;
3360
3361         rt3261->codec_en_gpio = pdata->codec_en_gpio;
3362         rt3261->io_init = pdata->io_init;
3363
3364         if(rt3261->io_init)
3365                 rt3261->io_init(pdata->codec_en_gpio, pdata->codec_en_gpio_info.iomux_name, pdata->codec_en_gpio_info.iomux_mode);
3366
3367         #if defined (CONFIG_SND_SOC_RT5623)
3368         rt3261->modem_is_open = 0;
3369         #endif
3370
3371         i2c_set_clientdata(i2c, rt3261);
3372         DBG("Enter::%s----%d\n",__FUNCTION__,__LINE__);
3373         ret = snd_soc_register_codec(&i2c->dev, &soc_codec_dev_rt3261,
3374                         rt3261_dai, ARRAY_SIZE(rt3261_dai));
3375         if (ret < 0)
3376                 kfree(rt3261);
3377
3378         return ret;
3379 }
3380
3381 static int __devexit rt3261_i2c_remove(struct i2c_client *i2c)
3382 {
3383         snd_soc_unregister_codec(&i2c->dev);
3384         kfree(i2c_get_clientdata(i2c));
3385         return 0;
3386 }
3387
3388 static void rt3261_i2c_shutdown(struct i2c_client *client)
3389 {
3390         struct rt3261_priv *rt3261 = i2c_get_clientdata(client);
3391         struct snd_soc_codec *codec = rt3261->codec;
3392
3393         if (codec != NULL)
3394                 rt3261_set_bias_level(codec, SND_SOC_BIAS_OFF);
3395 }
3396
3397 struct i2c_driver rt3261_i2c_driver = {
3398         .driver = {
3399                 .name = "rt3261",
3400                 .owner = THIS_MODULE,
3401         },
3402         .probe = rt3261_i2c_probe,
3403         .remove   = __devexit_p(rt3261_i2c_remove),
3404         .shutdown = rt3261_i2c_shutdown,
3405         .id_table = rt3261_i2c_id,
3406 };
3407
3408 static int __init rt3261_modinit(void)
3409 {
3410         return i2c_add_driver(&rt3261_i2c_driver);
3411 }
3412 module_init(rt3261_modinit);
3413
3414 static void __exit rt3261_modexit(void)
3415 {
3416         i2c_del_driver(&rt3261_i2c_driver);
3417 }
3418 module_exit(rt3261_modexit);
3419
3420 MODULE_DESCRIPTION("ASoC RT3261 driver");
3421 MODULE_AUTHOR("Johnny Hsu <johnnyhsu@realtek.com>");
3422 MODULE_LICENSE("GPL");
3423
3424
3425 #ifdef RT3261_PROC
3426
3427 static ssize_t rt3261_proc_write(struct file *file, const char __user *buffer,
3428                 unsigned long len, void *data)
3429 {
3430         char *cookie_pot;
3431         char *p;
3432         int reg;
3433         int i;
3434         int value;
3435         #if defined (CONFIG_SND_SOC_RT3261)
3436         struct rt3261_dsp_param param;
3437         #endif
3438
3439         cookie_pot = (char *)vmalloc( len );
3440         if (!cookie_pot)
3441         {
3442                 return -ENOMEM;
3443         }
3444         else
3445         {
3446                 if (copy_from_user( cookie_pot, buffer, len ))
3447                         return -EFAULT;
3448         }
3449
3450         switch(cookie_pot[0])
3451         {
3452                 case 'r':
3453                 case 'R':
3454                         printk("Read reg debug\n");
3455                         if(cookie_pot[1] ==':')
3456                         {
3457                                 strsep(&cookie_pot,":");
3458                                 while((p=strsep(&cookie_pot,",")))
3459                                 {
3460                                         reg = simple_strtol(p,NULL,16);
3461                                         value = rt3261_read(rt3261_codec,reg);
3462                                         printk("rt3261_read:0x%04x = 0x%04x\n",reg,value);
3463                                 }
3464                                 printk("\n");
3465                         }
3466                         else
3467                         {
3468                                 printk("Error Read reg debug.\n");
3469                                 printk("For example: echo r:22,23,24,25>rt3261_ts\n");
3470                         }
3471                         break;
3472                 case 'w':
3473                 case 'W':
3474                         printk("Write reg debug\n");
3475                         if(cookie_pot[1] ==':')
3476                         {
3477                                 strsep(&cookie_pot,":");
3478                                 while((p=strsep(&cookie_pot,"=")))
3479                                 {
3480                                         reg = simple_strtol(p,NULL,16);
3481                                         p=strsep(&cookie_pot,",");
3482                                         value = simple_strtol(p,NULL,16);
3483                                         rt3261_write(rt3261_codec,reg,value);
3484                                         printk("rt3261_write:0x%04x = 0x%04x\n",reg,value);
3485                                 }
3486                                 printk("\n");
3487                         }
3488                         else
3489                         {
3490                                 printk("Error Write reg debug.\n");
3491                                 printk("For example: w:22=0,23=0,24=0,25=0>rt3261_ts\n");
3492                         }
3493                         break;
3494                 case 'a':
3495                         printk("Dump rt3261 index reg \n");
3496
3497                         for (i = 0; i < 0xb4; i++)
3498                         {
3499                                 value = rt3261_index_read(rt3261_codec, i);
3500                                 printk("rt3261_index_read:0x%04x = 0x%04x\n",i,value);
3501                         }
3502                         break;
3503                 #if defined (CONFIG_SND_SOC_RT3261)
3504                 case 'b':
3505                         param.cmd_fmt =  0x00e0;
3506                         param.cmd = RT3261_DSP_CMD_MW;
3507                         printk("Write dsp reg debug\n");
3508                         if(cookie_pot[1] ==':')
3509                         {
3510                                 strsep(&cookie_pot,":");
3511                                 while((p=strsep(&cookie_pot,"=")))
3512                                 {
3513                                         param.addr = simple_strtol(p,NULL,16);
3514                                         p=strsep(&cookie_pot,",");
3515                                         param.data = simple_strtol(p,NULL,16);
3516                                         rt3261_dsp_write(rt3261_codec,&param);
3517                                         printk("rt3261_dsp_write:0x%04x = 0x%04x\n",param.addr,param.data);
3518                                 }
3519                                 printk("\n");
3520                         }
3521                         break;
3522                 case 'c':
3523                         printk("Read dsp reg debug\n");
3524                         if(cookie_pot[1] ==':')
3525                         {
3526                                 strsep(&cookie_pot,":");
3527                                 while((p=strsep(&cookie_pot,",")))
3528                                 {
3529                                         reg = simple_strtol(p,NULL,16);
3530                                         value = rt3261_dsp_read(rt3261_codec,reg);
3531                                         printk("rt3261_dsp_read:0x%04x = 0x%04x\n",reg,value);
3532                                 }
3533                                 printk("\n");
3534                         }
3535                         break;
3536                 #endif
3537                 default:
3538                         printk("Help for rt3261_ts .\n-->The Cmd list: \n");
3539                         printk("-->'d&&D' Open or Off the debug\n");
3540                         printk("-->'r&&R' Read reg debug,Example: echo 'r:22,23,24,25'>rt3261_ts\n");
3541                         printk("-->'w&&W' Write reg debug,Example: echo 'w:22=0,23=0,24=0,25=0'>rt3261_ts\n");
3542                         break;
3543         }
3544
3545         return len;
3546 }
3547
3548 static const struct file_operations rt3261_proc_fops = {
3549         .owner          = THIS_MODULE,
3550 };
3551
3552 static int rt3261_proc_init(void)
3553 {
3554         struct proc_dir_entry *rt3261_proc_entry;
3555         rt3261_proc_entry = create_proc_entry("driver/rt3261_ts", 0777, NULL);
3556         if(rt3261_proc_entry != NULL)
3557         {
3558                 rt3261_proc_entry->write_proc = rt3261_proc_write;
3559                 return 0;
3560         }
3561         else
3562         {
3563                 printk("create proc error !\n");
3564                 return -1;
3565         }
3566 }
3567 #endif