sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/of.h>
  26 #include <linux/of_platform.h>
  27 #include <linux/of_device.h>
  28
  29 #include <sound/core.h>
  30 #include <sound/pcm.h>
  31 #include <sound/pcm_params.h>
  32 #include <sound/initval.h>
  33 #include <sound/soc.h>
  34 #include <sound/dmaengine_pcm.h>
  35
  36 #include "davinci-pcm.h"
  37 #include "davinci-mcasp.h"
  38
  39 struct davinci_mcasp {
  40         struct davinci_pcm_dma_params dma_params[2];
  41         struct snd_dmaengine_dai_dma_data dma_data[2];
  42         void __iomem *base;
  43         u32 fifo_base;
  44         struct device *dev;
  45
  46         /* McASP specific data */
  47         int     tdm_slots;
  48         u8      op_mode;
  49         u8      num_serializer;
  50         u8      *serial_dir;
  51         u8      version;
  52         u16     bclk_lrclk_ratio;
  53         int     streams;
  54
  55         /* McASP FIFO related */
  56         u8      txnumevt;
  57         u8      rxnumevt;
  58
  59         bool    dat_port;
  60
  61 #ifdef CONFIG_PM_SLEEP
  62         struct {
  63                 u32     txfmtctl;
  64                 u32     rxfmtctl;
  65                 u32     txfmt;
  66                 u32     rxfmt;
  67                 u32     aclkxctl;
  68                 u32     aclkrctl;
  69                 u32     pdir;
  70         } context;
  71 #endif
  72 };
  73
  74 static inline void mcasp_set_bits(struct davinci_mcasp *mcasp, u32 offset,
  75                                   u32 val)
  76 {
  77         void __iomem *reg = mcasp->base + offset;
  78         __raw_writel(__raw_readl(reg) | val, reg);
  79 }
  80
  81 static inline void mcasp_clr_bits(struct davinci_mcasp *mcasp, u32 offset,
  82                                   u32 val)
  83 {
  84         void __iomem *reg = mcasp->base + offset;
  85         __raw_writel((__raw_readl(reg) & ~(val)), reg);
  86 }
  87
  88 static inline void mcasp_mod_bits(struct davinci_mcasp *mcasp, u32 offset,
  89                                   u32 val, u32 mask)
  90 {
  91         void __iomem *reg = mcasp->base + offset;
  92         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
  93 }
  94
  95 static inline void mcasp_set_reg(struct davinci_mcasp *mcasp, u32 offset,
  96                                  u32 val)
  97 {
  98         __raw_writel(val, mcasp->base + offset);
  99 }
 100
 101 static inline u32 mcasp_get_reg(struct davinci_mcasp *mcasp, u32 offset)
 102 {
 103         return (u32)__raw_readl(mcasp->base + offset);
 104 }
 105
 106 static void mcasp_set_ctl_reg(struct davinci_mcasp *mcasp, u32 ctl_reg, u32 val)
 107 {
 108         int i = 0;
 109
 110         mcasp_set_bits(mcasp, ctl_reg, val);
 111
 112         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 113         /* loop count is to avoid the lock-up */
 114         for (i = 0; i < 1000; i++) {
 115                 if ((mcasp_get_reg(mcasp, ctl_reg) & val) == val)
 116                         break;
 117         }
 118
 119         if (i == 1000 && ((mcasp_get_reg(mcasp, ctl_reg) & val) != val))
 120                 printk(KERN_ERR "GBLCTL write error\n");
 121 }
 122
 123 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 124 {
 125         u32 rxfmctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
 126         u32 aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
 127
 128         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 129 }
 130
 131 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 132 {
 133         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 134         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 135
 136         /*
 137          * When ASYNC == 0 the transmit and receive sections operate
 138          * synchronously from the transmit clock and frame sync. We need to make
 139          * sure that the TX signlas are enabled when starting reception.
 140          */
 141         if (mcasp_is_synchronous(mcasp)) {
 142                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 143                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 144         }
 145
 146         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 147         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXBUF_REG, 0);
 148
 149         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 150         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 151         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXBUF_REG, 0);
 152
 153         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 154         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 155
 156         if (mcasp_is_synchronous(mcasp))
 157                 mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 158 }
 159
 160 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 161 {
 162         u8 offset = 0, i;
 163         u32 cnt;
 164
 165         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 166         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 167         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 168         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 169
 170         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 171         mcasp_set_ctl_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 172         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 173         for (i = 0; i < mcasp->num_serializer; i++) {
 174                 if (mcasp->serial_dir[i] == TX_MODE) {
 175                         offset = i;
 176                         break;
 177                 }
 178         }
 179
 180         /* wait for TX ready */
 181         cnt = 0;
 182         while (!(mcasp_get_reg(mcasp, DAVINCI_MCASP_XRSRCTL_REG(offset)) &
 183                  TXSTATE) && (cnt < 100000))
 184                 cnt++;
 185
 186         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXBUF_REG, 0);
 187 }
 188
 189 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 190 {
 191         u32 reg;
 192
 193         mcasp->streams++;
 194
 195         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 196                 if (mcasp->txnumevt) {  /* enable FIFO */
 197                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 198                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 199                         mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 200                 }
 201                 mcasp_start_tx(mcasp);
 202         } else {
 203                 if (mcasp->rxnumevt) {  /* enable FIFO */
 204                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 205                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 206                         mcasp_set_bits(mcasp, reg, FIFO_ENABLE);
 207                 }
 208                 mcasp_start_rx(mcasp);
 209         }
 210 }
 211
 212 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 213 {
 214         /*
 215          * In synchronous mode stop the TX clocks if no other stream is
 216          * running
 217          */
 218         if (mcasp_is_synchronous(mcasp) && !mcasp->streams)
 219                 mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, 0);
 220
 221         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLR_REG, 0);
 222         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 223 }
 224
 225 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 226 {
 227         u32 val = 0;
 228
 229         /*
 230          * In synchronous mode keep TX clocks running if the capture stream is
 231          * still running.
 232          */
 233         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 234                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 235
 236         mcasp_set_reg(mcasp, DAVINCI_MCASP_GBLCTLX_REG, val);
 237         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 238 }
 239
 240 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 241 {
 242         u32 reg;
 243
 244         mcasp->streams--;
 245
 246         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 247                 if (mcasp->txnumevt) {  /* disable FIFO */
 248                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 249                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 250                 }
 251                 mcasp_stop_tx(mcasp);
 252         } else {
 253                 if (mcasp->rxnumevt) {  /* disable FIFO */
 254                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 255                         mcasp_clr_bits(mcasp, reg, FIFO_ENABLE);
 256                 }
 257                 mcasp_stop_rx(mcasp);
 258         }
 259 }
 260
 261 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 262                                          unsigned int fmt)
 263 {
 264         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 265
 266         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 267         case SND_SOC_DAIFMT_DSP_B:
 268         case SND_SOC_DAIFMT_AC97:
 269                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 270                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 271                 break;
 272         default:
 273                 /* configure a full-word SYNC pulse (LRCLK) */
 274                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 275                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 276
 277                 /* make 1st data bit occur one ACLK cycle after the frame sync */
 278                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, FSXDLY(1));
 279                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, FSRDLY(1));
 280                 break;
 281         }
 282
 283         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 284         case SND_SOC_DAIFMT_CBS_CFS:
 285                 /* codec is clock and frame slave */
 286                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 287                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 288
 289                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 290                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 291
 292                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 293                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 294                 break;
 295         case SND_SOC_DAIFMT_CBM_CFS:
 296                 /* codec is clock master and frame slave */
 297                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 298                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 299
 300                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 301                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 302
 303                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, ACLKX | ACLKR);
 304                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AFSX | AFSR);
 305                 break;
 306         case SND_SOC_DAIFMT_CBM_CFM:
 307                 /* codec is clock and frame master */
 308                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 309                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 310
 311                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 312                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 313
 314                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG,
 315                                ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 316                 break;
 317
 318         default:
 319                 return -EINVAL;
 320         }
 321
 322         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 323         case SND_SOC_DAIFMT_IB_NF:
 324                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 325                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 326
 327                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 328                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 329                 break;
 330
 331         case SND_SOC_DAIFMT_NB_IF:
 332                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 333                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 334
 335                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 336                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 337                 break;
 338
 339         case SND_SOC_DAIFMT_IB_IF:
 340                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 341                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 342
 343                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 344                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 345                 break;
 346
 347         case SND_SOC_DAIFMT_NB_NF:
 348                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 349                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 350
 351                 mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 352                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 353                 break;
 354
 355         default:
 356                 return -EINVAL;
 357         }
 358
 359         return 0;
 360 }
 361
 362 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id, int div)
 363 {
 364         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 365
 366         switch (div_id) {
 367         case 0:         /* MCLK divider */
 368                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG,
 369                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 370                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG,
 371                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 372                 break;
 373
 374         case 1:         /* BCLK divider */
 375                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG,
 376                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 377                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_ACLKRCTL_REG,
 378                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 379                 break;
 380
 381         case 2:         /* BCLK/LRCLK ratio */
 382                 mcasp->bclk_lrclk_ratio = div;
 383                 break;
 384
 385         default:
 386                 return -EINVAL;
 387         }
 388
 389         return 0;
 390 }
 391
 392 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 393                                     unsigned int freq, int dir)
 394 {
 395         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 396
 397         if (dir == SND_SOC_CLOCK_OUT) {
 398                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 399                 mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 400                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 401         } else {
 402                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 403                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 404                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AHCLKX);
 405         }
 406
 407         return 0;
 408 }
 409
 410 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 411                                        int word_length)
 412 {
 413         u32 fmt;
 414         u32 tx_rotate = (word_length / 4) & 0x7;
 415         u32 rx_rotate = (32 - word_length) / 4;
 416         u32 mask = (1ULL << word_length) - 1;
 417
 418         /*
 419          * if s BCLK-to-LRCLK ratio has been configured via the set_clkdiv()
 420          * callback, take it into account here. That allows us to for example
 421          * send 32 bits per channel to the codec, while only 16 of them carry
 422          * audio payload.
 423          * The clock ratio is given for a full period of data (for I2S format
 424          * both left and right channels), so it has to be divided by number of
 425          * tdm-slots (for I2S - divided by 2).
 426          */
 427         if (mcasp->bclk_lrclk_ratio)
 428                 word_length = mcasp->bclk_lrclk_ratio / mcasp->tdm_slots;
 429
 430         /* mapping of the XSSZ bit-field as described in the datasheet */
 431         fmt = (word_length >> 1) - 1;
 432
 433         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 434                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXSSZ(fmt),
 435                                RXSSZ(0x0F));
 436                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXSSZ(fmt),
 437                                TXSSZ(0x0F));
 438                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(tx_rotate),
 439                                TXROT(7));
 440                 mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, RXROT(rx_rotate),
 441                                RXROT(7));
 442                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXMASK_REG, mask);
 443         }
 444
 445         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXMASK_REG, mask);
 446
 447         return 0;
 448 }
 449
 450 static int davinci_hw_common_param(struct davinci_mcasp *mcasp, int stream,
 451                                     int channels)
 452 {
 453         int i;
 454         u8 tx_ser = 0;
 455         u8 rx_ser = 0;
 456         u8 ser;
 457         u8 slots = mcasp->tdm_slots;
 458         u8 max_active_serializers = (channels + slots - 1) / slots;
 459         u32 reg;
 460         /* Default configuration */
 461         if (mcasp->version != MCASP_VERSION_4)
 462                 mcasp_set_bits(mcasp, DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 463
 464         /* All PINS as McASP */
 465         mcasp_set_reg(mcasp, DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 466
 467         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 468                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 469                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 470         } else {
 471                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 472                 mcasp_clr_bits(mcasp, DAVINCI_MCASP_REVTCTL_REG, RXDATADMADIS);
 473         }
 474
 475         for (i = 0; i < mcasp->num_serializer; i++) {
 476                 mcasp_set_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 477                                mcasp->serial_dir[i]);
 478                 if (mcasp->serial_dir[i] == TX_MODE &&
 479                                         tx_ser < max_active_serializers) {
 480                         mcasp_set_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 481                         tx_ser++;
 482                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 483                                         rx_ser < max_active_serializers) {
 484                         mcasp_clr_bits(mcasp, DAVINCI_MCASP_PDIR_REG, AXR(i));
 485                         rx_ser++;
 486                 } else {
 487                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_XRSRCTL_REG(i),
 488                                        SRMOD_INACTIVE, SRMOD_MASK);
 489                 }
 490         }
 491
 492         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 493                 ser = tx_ser;
 494         else
 495                 ser = rx_ser;
 496
 497         if (ser < max_active_serializers) {
 498                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 499                         "enabled in mcasp (%d)\n", channels, ser * slots);
 500                 return -EINVAL;
 501         }
 502
 503         if (mcasp->txnumevt && stream == SNDRV_PCM_STREAM_PLAYBACK) {
 504                 if (mcasp->txnumevt * tx_ser > 64)
 505                         mcasp->txnumevt = 1;
 506
 507                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 508                 mcasp_mod_bits(mcasp, reg, tx_ser, NUMDMA_MASK);
 509                 mcasp_mod_bits(mcasp, reg, ((mcasp->txnumevt * tx_ser) << 8),
 510                                NUMEVT_MASK);
 511         }
 512
 513         if (mcasp->rxnumevt && stream == SNDRV_PCM_STREAM_CAPTURE) {
 514                 if (mcasp->rxnumevt * rx_ser > 64)
 515                         mcasp->rxnumevt = 1;
 516
 517                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 518                 mcasp_mod_bits(mcasp, reg, rx_ser, NUMDMA_MASK);
 519                 mcasp_mod_bits(mcasp, reg, ((mcasp->rxnumevt * rx_ser) << 8),
 520                                NUMEVT_MASK);
 521         }
 522
 523         return 0;
 524 }
 525
 526 static void davinci_hw_param(struct davinci_mcasp *mcasp, int stream)
 527 {
 528         int i, active_slots;
 529         u32 mask = 0;
 530         u32 busel = 0;
 531
 532         active_slots = (mcasp->tdm_slots > 31) ? 32 : mcasp->tdm_slots;
 533         for (i = 0; i < active_slots; i++)
 534                 mask |= (1 << i);
 535
 536         mcasp_clr_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 537
 538         if (!mcasp->dat_port)
 539                 busel = TXSEL;
 540
 541         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 542                 /* bit stream is MSB first  with no delay */
 543                 /* DSP_B mode */
 544                 mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, mask);
 545                 mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, busel | TXORD);
 546
 547                 if ((mcasp->tdm_slots >= 2) && (mcasp->tdm_slots <= 32))
 548                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_TXFMCTL_REG,
 549                                        FSXMOD(mcasp->tdm_slots), FSXMOD(0x1FF));
 550                 else
 551                         printk(KERN_ERR "playback tdm slot %d not supported\n",
 552                                 mcasp->tdm_slots);
 553         } else {
 554                 /* bit stream is MSB first with no delay */
 555                 /* DSP_B mode */
 556                 mcasp_set_bits(mcasp, DAVINCI_MCASP_RXFMT_REG, busel | RXORD);
 557                 mcasp_set_reg(mcasp, DAVINCI_MCASP_RXTDM_REG, mask);
 558
 559                 if ((mcasp->tdm_slots >= 2) && (mcasp->tdm_slots <= 32))
 560                         mcasp_mod_bits(mcasp, DAVINCI_MCASP_RXFMCTL_REG,
 561                                        FSRMOD(mcasp->tdm_slots), FSRMOD(0x1FF));
 562                 else
 563                         printk(KERN_ERR "capture tdm slot %d not supported\n",
 564                                 mcasp->tdm_slots);
 565         }
 566 }
 567
 568 /* S/PDIF */
 569 static void davinci_hw_dit_param(struct davinci_mcasp *mcasp)
 570 {
 571         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 572            and LSB first */
 573         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXFMT_REG, TXROT(6) | TXSSZ(15));
 574
 575         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 576         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, AFSXE | FSXMOD(0x180));
 577
 578         /* Set the TX tdm : for all the slots */
 579         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 580
 581         /* Set the TX clock controls : div = 1 and internal */
 582         mcasp_set_bits(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE | TX_ASYNC);
 583
 584         mcasp_clr_bits(mcasp, DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 585
 586         /* Only 44100 and 48000 are valid, both have the same setting */
 587         mcasp_set_bits(mcasp, DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 588
 589         /* Enable the DIT */
 590         mcasp_set_bits(mcasp, DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 591 }
 592
 593 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
 594                                         struct snd_pcm_hw_params *params,
 595                                         struct snd_soc_dai *cpu_dai)
 596 {
 597         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 598         struct davinci_pcm_dma_params *dma_params =
 599                                         &mcasp->dma_params[substream->stream];
 600         struct snd_dmaengine_dai_dma_data *dma_data =
 601                                         &mcasp->dma_data[substream->stream];
 602         int word_length;
 603         u8 fifo_level;
 604         u8 slots = mcasp->tdm_slots;
 605         u8 active_serializers;
 606         int channels;
 607         struct snd_interval *pcm_channels = hw_param_interval(params,
 608                                         SNDRV_PCM_HW_PARAM_CHANNELS);
 609         channels = pcm_channels->min;
 610
 611         active_serializers = (channels + slots - 1) / slots;
 612
 613         if (davinci_hw_common_param(mcasp, substream->stream, channels) == -EINVAL)
 614                 return -EINVAL;
 615         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 616                 fifo_level = mcasp->txnumevt * active_serializers;
 617         else
 618                 fifo_level = mcasp->rxnumevt * active_serializers;
 619
 620         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
 621                 davinci_hw_dit_param(mcasp);
 622         else
 623                 davinci_hw_param(mcasp, substream->stream);
 624
 625         switch (params_format(params)) {
 626         case SNDRV_PCM_FORMAT_U8:
 627         case SNDRV_PCM_FORMAT_S8:
 628                 dma_params->data_type = 1;
 629                 word_length = 8;
 630                 break;
 631
 632         case SNDRV_PCM_FORMAT_U16_LE:
 633         case SNDRV_PCM_FORMAT_S16_LE:
 634                 dma_params->data_type = 2;
 635                 word_length = 16;
 636                 break;
 637
 638         case SNDRV_PCM_FORMAT_U24_3LE:
 639         case SNDRV_PCM_FORMAT_S24_3LE:
 640                 dma_params->data_type = 3;
 641                 word_length = 24;
 642                 break;
 643
 644         case SNDRV_PCM_FORMAT_U24_LE:
 645         case SNDRV_PCM_FORMAT_S24_LE:
 646         case SNDRV_PCM_FORMAT_U32_LE:
 647         case SNDRV_PCM_FORMAT_S32_LE:
 648                 dma_params->data_type = 4;
 649                 word_length = 32;
 650                 break;
 651
 652         default:
 653                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
 654                 return -EINVAL;
 655         }
 656
 657         if (mcasp->version == MCASP_VERSION_2 && !fifo_level)
 658                 dma_params->acnt = 4;
 659         else
 660                 dma_params->acnt = dma_params->data_type;
 661
 662         dma_params->fifo_level = fifo_level;
 663         dma_data->maxburst = fifo_level;
 664
 665         davinci_config_channel_size(mcasp, word_length);
 666
 667         return 0;
 668 }
 669
 670 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
 671                                      int cmd, struct snd_soc_dai *cpu_dai)
 672 {
 673         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 674         int ret = 0;
 675
 676         switch (cmd) {
 677         case SNDRV_PCM_TRIGGER_RESUME:
 678         case SNDRV_PCM_TRIGGER_START:
 679         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 680                 ret = pm_runtime_get_sync(mcasp->dev);
 681                 if (IS_ERR_VALUE(ret))
 682                         dev_err(mcasp->dev, "pm_runtime_get_sync() failed\n");
 683                 davinci_mcasp_start(mcasp, substream->stream);
 684                 break;
 685
 686         case SNDRV_PCM_TRIGGER_SUSPEND:
 687                 davinci_mcasp_stop(mcasp, substream->stream);
 688                 ret = pm_runtime_put_sync(mcasp->dev);
 689                 if (IS_ERR_VALUE(ret))
 690                         dev_err(mcasp->dev, "pm_runtime_put_sync() failed\n");
 691                 break;
 692
 693         case SNDRV_PCM_TRIGGER_STOP:
 694         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 695                 davinci_mcasp_stop(mcasp, substream->stream);
 696                 break;
 697
 698         default:
 699                 ret = -EINVAL;
 700         }
 701
 702         return ret;
 703 }
 704
 705 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
 706                                  struct snd_soc_dai *dai)
 707 {
 708         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 709
 710         if (mcasp->version == MCASP_VERSION_4)
 711                 snd_soc_dai_set_dma_data(dai, substream,
 712                                         &mcasp->dma_data[substream->stream]);
 713         else
 714                 snd_soc_dai_set_dma_data(dai, substream, mcasp->dma_params);
 715
 716         return 0;
 717 }
 718
 719 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
 720         .startup        = davinci_mcasp_startup,
 721         .trigger        = davinci_mcasp_trigger,
 722         .hw_params      = davinci_mcasp_hw_params,
 723         .set_fmt        = davinci_mcasp_set_dai_fmt,
 724         .set_clkdiv     = davinci_mcasp_set_clkdiv,
 725         .set_sysclk     = davinci_mcasp_set_sysclk,
 726 };
 727
 728 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
 729
 730 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
 731                                 SNDRV_PCM_FMTBIT_U8 | \
 732                                 SNDRV_PCM_FMTBIT_S16_LE | \
 733                                 SNDRV_PCM_FMTBIT_U16_LE | \
 734                                 SNDRV_PCM_FMTBIT_S24_LE | \
 735                                 SNDRV_PCM_FMTBIT_U24_LE | \
 736                                 SNDRV_PCM_FMTBIT_S24_3LE | \
 737                                 SNDRV_PCM_FMTBIT_U24_3LE | \
 738                                 SNDRV_PCM_FMTBIT_S32_LE | \
 739                                 SNDRV_PCM_FMTBIT_U32_LE)
 740
 741 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
 742         {
 743                 .name           = "davinci-mcasp.0",
 744                 .playback       = {
 745                         .channels_min   = 2,
 746                         .channels_max   = 32 * 16,
 747                         .rates          = DAVINCI_MCASP_RATES,
 748                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 749                 },
 750                 .capture        = {
 751                         .channels_min   = 2,
 752                         .channels_max   = 32 * 16,
 753                         .rates          = DAVINCI_MCASP_RATES,
 754                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 755                 },
 756                 .ops            = &davinci_mcasp_dai_ops,
 757
 758         },
 759         {
 760                 .name           = "davinci-mcasp.1",
 761                 .playback       = {
 762                         .channels_min   = 1,
 763                         .channels_max   = 384,
 764                         .rates          = DAVINCI_MCASP_RATES,
 765                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 766                 },
 767                 .ops            = &davinci_mcasp_dai_ops,
 768         },
 769
 770 };
 771
 772 static const struct snd_soc_component_driver davinci_mcasp_component = {
 773         .name           = "davinci-mcasp",
 774 };
 775
 776 /* Some HW specific values and defaults. The rest is filled in from DT. */
 777 static struct snd_platform_data dm646x_mcasp_pdata = {
 778         .tx_dma_offset = 0x400,
 779         .rx_dma_offset = 0x400,
 780         .asp_chan_q = EVENTQ_0,
 781         .version = MCASP_VERSION_1,
 782 };
 783
 784 static struct snd_platform_data da830_mcasp_pdata = {
 785         .tx_dma_offset = 0x2000,
 786         .rx_dma_offset = 0x2000,
 787         .asp_chan_q = EVENTQ_0,
 788         .version = MCASP_VERSION_2,
 789 };
 790
 791 static struct snd_platform_data omap2_mcasp_pdata = {
 792         .tx_dma_offset = 0,
 793         .rx_dma_offset = 0,
 794         .asp_chan_q = EVENTQ_0,
 795         .version = MCASP_VERSION_3,
 796 };
 797
 798 static struct snd_platform_data dra7_mcasp_pdata = {
 799         .tx_dma_offset = 0x200,
 800         .rx_dma_offset = 0x284,
 801         .asp_chan_q = EVENTQ_0,
 802         .version = MCASP_VERSION_4,
 803 };
 804
 805 static const struct of_device_id mcasp_dt_ids[] = {
 806         {
 807                 .compatible = "ti,dm646x-mcasp-audio",
 808                 .data = &dm646x_mcasp_pdata,
 809         },
 810         {
 811                 .compatible = "ti,da830-mcasp-audio",
 812                 .data = &da830_mcasp_pdata,
 813         },
 814         {
 815                 .compatible = "ti,am33xx-mcasp-audio",
 816                 .data = &omap2_mcasp_pdata,
 817         },
 818         {
 819                 .compatible = "ti,dra7-mcasp-audio",
 820                 .data = &dra7_mcasp_pdata,
 821         },
 822         { /* sentinel */ }
 823 };
 824 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
 825
 826 static struct snd_platform_data *davinci_mcasp_set_pdata_from_of(
 827                                                 struct platform_device *pdev)
 828 {
 829         struct device_node *np = pdev->dev.of_node;
 830         struct snd_platform_data *pdata = NULL;
 831         const struct of_device_id *match =
 832                         of_match_device(mcasp_dt_ids, &pdev->dev);
 833         struct of_phandle_args dma_spec;
 834
 835         const u32 *of_serial_dir32;
 836         u32 val;
 837         int i, ret = 0;
 838
 839         if (pdev->dev.platform_data) {
 840                 pdata = pdev->dev.platform_data;
 841                 return pdata;
 842         } else if (match) {
 843                 pdata = (struct snd_platform_data *) match->data;
 844         } else {
 845                 /* control shouldn't reach here. something is wrong */
 846                 ret = -EINVAL;
 847                 goto nodata;
 848         }
 849
 850         ret = of_property_read_u32(np, "op-mode", &val);
 851         if (ret >= 0)
 852                 pdata->op_mode = val;
 853
 854         ret = of_property_read_u32(np, "tdm-slots", &val);
 855         if (ret >= 0) {
 856                 if (val < 2 || val > 32) {
 857                         dev_err(&pdev->dev,
 858                                 "tdm-slots must be in rage [2-32]\n");
 859                         ret = -EINVAL;
 860                         goto nodata;
 861                 }
 862
 863                 pdata->tdm_slots = val;
 864         }
 865
 866         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
 867         val /= sizeof(u32);
 868         if (of_serial_dir32) {
 869                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
 870                                                  (sizeof(*of_serial_dir) * val),
 871                                                  GFP_KERNEL);
 872                 if (!of_serial_dir) {
 873                         ret = -ENOMEM;
 874                         goto nodata;
 875                 }
 876
 877                 for (i = 0; i < val; i++)
 878                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
 879
 880                 pdata->num_serializer = val;
 881                 pdata->serial_dir = of_serial_dir;
 882         }
 883
 884         ret = of_property_match_string(np, "dma-names", "tx");
 885         if (ret < 0)
 886                 goto nodata;
 887
 888         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 889                                          &dma_spec);
 890         if (ret < 0)
 891                 goto nodata;
 892
 893         pdata->tx_dma_channel = dma_spec.args[0];
 894
 895         ret = of_property_match_string(np, "dma-names", "rx");
 896         if (ret < 0)
 897                 goto nodata;
 898
 899         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 900                                          &dma_spec);
 901         if (ret < 0)
 902                 goto nodata;
 903
 904         pdata->rx_dma_channel = dma_spec.args[0];
 905
 906         ret = of_property_read_u32(np, "tx-num-evt", &val);
 907         if (ret >= 0)
 908                 pdata->txnumevt = val;
 909
 910         ret = of_property_read_u32(np, "rx-num-evt", &val);
 911         if (ret >= 0)
 912                 pdata->rxnumevt = val;
 913
 914         ret = of_property_read_u32(np, "sram-size-playback", &val);
 915         if (ret >= 0)
 916                 pdata->sram_size_playback = val;
 917
 918         ret = of_property_read_u32(np, "sram-size-capture", &val);
 919         if (ret >= 0)
 920                 pdata->sram_size_capture = val;
 921
 922         return  pdata;
 923
 924 nodata:
 925         if (ret < 0) {
 926                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
 927                         ret);
 928                 pdata = NULL;
 929         }
 930         return  pdata;
 931 }
 932
 933 static int davinci_mcasp_probe(struct platform_device *pdev)
 934 {
 935         struct davinci_pcm_dma_params *dma_data;
 936         struct resource *mem, *ioarea, *res, *dat;
 937         struct snd_platform_data *pdata;
 938         struct davinci_mcasp *mcasp;
 939         int ret;
 940
 941         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
 942                 dev_err(&pdev->dev, "No platform data supplied\n");
 943                 return -EINVAL;
 944         }
 945
 946         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
 947                            GFP_KERNEL);
 948         if (!mcasp)
 949                 return  -ENOMEM;
 950
 951         pdata = davinci_mcasp_set_pdata_from_of(pdev);
 952         if (!pdata) {
 953                 dev_err(&pdev->dev, "no platform data\n");
 954                 return -EINVAL;
 955         }
 956
 957         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
 958         if (!mem) {
 959                 dev_warn(mcasp->dev,
 960                          "\"mpu\" mem resource not found, using index 0\n");
 961                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 962                 if (!mem) {
 963                         dev_err(&pdev->dev, "no mem resource?\n");
 964                         return -ENODEV;
 965                 }
 966         }
 967
 968         ioarea = devm_request_mem_region(&pdev->dev, mem->start,
 969                         resource_size(mem), pdev->name);
 970         if (!ioarea) {
 971                 dev_err(&pdev->dev, "Audio region already claimed\n");
 972                 return -EBUSY;
 973         }
 974
 975         pm_runtime_enable(&pdev->dev);
 976
 977         ret = pm_runtime_get_sync(&pdev->dev);
 978         if (IS_ERR_VALUE(ret)) {
 979                 dev_err(&pdev->dev, "pm_runtime_get_sync() failed\n");
 980                 return ret;
 981         }
 982
 983         mcasp->base = devm_ioremap(&pdev->dev, mem->start, resource_size(mem));
 984         if (!mcasp->base) {
 985                 dev_err(&pdev->dev, "ioremap failed\n");
 986                 ret = -ENOMEM;
 987                 goto err_release_clk;
 988         }
 989
 990         mcasp->op_mode = pdata->op_mode;
 991         mcasp->tdm_slots = pdata->tdm_slots;
 992         mcasp->num_serializer = pdata->num_serializer;
 993         mcasp->serial_dir = pdata->serial_dir;
 994         mcasp->version = pdata->version;
 995         mcasp->txnumevt = pdata->txnumevt;
 996         mcasp->rxnumevt = pdata->rxnumevt;
 997
 998         mcasp->dev = &pdev->dev;
 999
1000         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
1001         if (dat)
1002                 mcasp->dat_port = true;
1003
1004         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_PLAYBACK];
1005         dma_data->asp_chan_q = pdata->asp_chan_q;
1006         dma_data->ram_chan_q = pdata->ram_chan_q;
1007         dma_data->sram_pool = pdata->sram_pool;
1008         dma_data->sram_size = pdata->sram_size_playback;
1009         if (dat)
1010                 dma_data->dma_addr = dat->start;
1011         else
1012                 dma_data->dma_addr = mem->start + pdata->tx_dma_offset;
1013
1014         /* Unconditional dmaengine stuff */
1015         mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].addr = dma_data->dma_addr;
1016
1017         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1018         if (res)
1019                 dma_data->channel = res->start;
1020         else
1021                 dma_data->channel = pdata->tx_dma_channel;
1022
1023         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_CAPTURE];
1024         dma_data->asp_chan_q = pdata->asp_chan_q;
1025         dma_data->ram_chan_q = pdata->ram_chan_q;
1026         dma_data->sram_pool = pdata->sram_pool;
1027         dma_data->sram_size = pdata->sram_size_capture;
1028         if (dat)
1029                 dma_data->dma_addr = dat->start;
1030         else
1031                 dma_data->dma_addr = mem->start + pdata->rx_dma_offset;
1032
1033         /* Unconditional dmaengine stuff */
1034         mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE].addr = dma_data->dma_addr;
1035
1036         if (mcasp->version < MCASP_VERSION_3) {
1037                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
1038                 /* dma_data->dma_addr is pointing to the data port address */
1039                 mcasp->dat_port = true;
1040         } else {
1041                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
1042         }
1043
1044         res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1045         if (res)
1046                 dma_data->channel = res->start;
1047         else
1048                 dma_data->channel = pdata->rx_dma_channel;
1049
1050         /* Unconditional dmaengine stuff */
1051         mcasp->dma_data[SNDRV_PCM_STREAM_PLAYBACK].filter_data = "tx";
1052         mcasp->dma_data[SNDRV_PCM_STREAM_CAPTURE].filter_data = "rx";
1053
1054         dev_set_drvdata(&pdev->dev, mcasp);
1055         ret = snd_soc_register_component(&pdev->dev, &davinci_mcasp_component,
1056                                          &davinci_mcasp_dai[pdata->op_mode], 1);
1057
1058         if (ret != 0)
1059                 goto err_release_clk;
1060
1061         if (mcasp->version != MCASP_VERSION_4) {
1062                 ret = davinci_soc_platform_register(&pdev->dev);
1063                 if (ret) {
1064                         dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1065                         goto err_unregister_component;
1066                 }
1067         }
1068
1069         return 0;
1070
1071 err_unregister_component:
1072         snd_soc_unregister_component(&pdev->dev);
1073 err_release_clk:
1074         pm_runtime_put_sync(&pdev->dev);
1075         pm_runtime_disable(&pdev->dev);
1076         return ret;
1077 }
1078
1079 static int davinci_mcasp_remove(struct platform_device *pdev)
1080 {
1081         struct davinci_mcasp *mcasp = dev_get_drvdata(&pdev->dev);
1082
1083         snd_soc_unregister_component(&pdev->dev);
1084         if (mcasp->version != MCASP_VERSION_4)
1085                 davinci_soc_platform_unregister(&pdev->dev);
1086
1087         pm_runtime_put_sync(&pdev->dev);
1088         pm_runtime_disable(&pdev->dev);
1089
1090         return 0;
1091 }
1092
1093 #ifdef CONFIG_PM_SLEEP
1094 static int davinci_mcasp_suspend(struct device *dev)
1095 {
1096         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1097
1098         mcasp->context.txfmtctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG);
1099         mcasp->context.rxfmtctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG);
1100         mcasp->context.txfmt = mcasp_get_reg(mcasp, DAVINCI_MCASP_TXFMT_REG);
1101         mcasp->context.rxfmt = mcasp_get_reg(mcasp, DAVINCI_MCASP_RXFMT_REG);
1102         mcasp->context.aclkxctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG);
1103         mcasp->context.aclkrctl = mcasp_get_reg(mcasp, DAVINCI_MCASP_ACLKRCTL_REG);
1104         mcasp->context.pdir = mcasp_get_reg(mcasp, DAVINCI_MCASP_PDIR_REG);
1105
1106         return 0;
1107 }
1108
1109 static int davinci_mcasp_resume(struct device *dev)
1110 {
1111         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1112
1113         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMCTL_REG, mcasp->context.txfmtctl);
1114         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXFMCTL_REG, mcasp->context.rxfmtctl);
1115         mcasp_set_reg(mcasp, DAVINCI_MCASP_TXFMT_REG, mcasp->context.txfmt);
1116         mcasp_set_reg(mcasp, DAVINCI_MCASP_RXFMT_REG, mcasp->context.rxfmt);
1117         mcasp_set_reg(mcasp, DAVINCI_MCASP_ACLKXCTL_REG, mcasp->context.aclkxctl);
1118         mcasp_set_reg(mcasp, DAVINCI_MCASP_ACLKRCTL_REG, mcasp->context.aclkrctl);
1119         mcasp_set_reg(mcasp, DAVINCI_MCASP_PDIR_REG, mcasp->context.pdir);
1120
1121         return 0;
1122 }
1123 #endif
1124
1125 SIMPLE_DEV_PM_OPS(davinci_mcasp_pm_ops,
1126                   davinci_mcasp_suspend,
1127                   davinci_mcasp_resume);
1128
1129 static struct platform_driver davinci_mcasp_driver = {
1130         .probe          = davinci_mcasp_probe,
1131         .remove         = davinci_mcasp_remove,
1132         .driver         = {
1133                 .name   = "davinci-mcasp",
1134                 .owner  = THIS_MODULE,
1135                 .pm     = &davinci_mcasp_pm_ops,
1136                 .of_match_table = mcasp_dt_ids,
1137         },
1138 };
1139
1140 module_platform_driver(davinci_mcasp_driver);
1141
1142 MODULE_AUTHOR("Steve Chen");
1143 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1144 MODULE_LICENSE("GPL");