sound/soc/davinci/davinci-mcasp.c

   1 /*
   2  * ALSA SoC McASP Audio Layer for TI DAVINCI processor
   3  *
   4  * Multi-channel Audio Serial Port Driver
   5  *
   6  * Author: Nirmal Pandey <n-pandey@ti.com>,
   7  *         Suresh Rajashekara <suresh.r@ti.com>
   8  *         Steve Chen <schen@.mvista.com>
   9  *
  10  * Copyright:   (C) 2009 MontaVista Software, Inc., <source@mvista.com>
  11  * Copyright:   (C) 2009  Texas Instruments, India
  12  *
  13  * This program is free software; you can redistribute it and/or modify
  14  * it under the terms of the GNU General Public License version 2 as
  15  * published by the Free Software Foundation.
  16  */
  17
  18 #include <linux/init.h>
  19 #include <linux/module.h>
  20 #include <linux/device.h>
  21 #include <linux/slab.h>
  22 #include <linux/delay.h>
  23 #include <linux/io.h>
  24 #include <linux/pm_runtime.h>
  25 #include <linux/of.h>
  26 #include <linux/of_platform.h>
  27 #include <linux/of_device.h>
  28
  29 #include <sound/core.h>
  30 #include <sound/pcm.h>
  31 #include <sound/pcm_params.h>
  32 #include <sound/initval.h>
  33 #include <sound/soc.h>
  34
  35 #include "davinci-pcm.h"
  36 #include "davinci-mcasp.h"
  37
  38 struct davinci_mcasp {
  39         struct davinci_pcm_dma_params dma_params[2];
  40         void __iomem *base;
  41         u32 fifo_base;
  42         struct device *dev;
  43
  44         /* McASP specific data */
  45         int     tdm_slots;
  46         u8      op_mode;
  47         u8      num_serializer;
  48         u8      *serial_dir;
  49         u8      version;
  50         u16     bclk_lrclk_ratio;
  51         int     streams;
  52
  53         /* McASP FIFO related */
  54         u8      txnumevt;
  55         u8      rxnumevt;
  56
  57         bool    dat_port;
  58
  59 #ifdef CONFIG_PM_SLEEP
  60         struct {
  61                 u32     txfmtctl;
  62                 u32     rxfmtctl;
  63                 u32     txfmt;
  64                 u32     rxfmt;
  65                 u32     aclkxctl;
  66                 u32     aclkrctl;
  67                 u32     pdir;
  68         } context;
  69 #endif
  70 };
  71
  72 static inline void mcasp_set_bits(void __iomem *reg, u32 val)
  73 {
  74         __raw_writel(__raw_readl(reg) | val, reg);
  75 }
  76
  77 static inline void mcasp_clr_bits(void __iomem *reg, u32 val)
  78 {
  79         __raw_writel((__raw_readl(reg) & ~(val)), reg);
  80 }
  81
  82 static inline void mcasp_mod_bits(void __iomem *reg, u32 val, u32 mask)
  83 {
  84         __raw_writel((__raw_readl(reg) & ~mask) | val, reg);
  85 }
  86
  87 static inline void mcasp_set_reg(void __iomem *reg, u32 val)
  88 {
  89         __raw_writel(val, reg);
  90 }
  91
  92 static inline u32 mcasp_get_reg(void __iomem *reg)
  93 {
  94         return (unsigned int)__raw_readl(reg);
  95 }
  96
  97 static void mcasp_set_ctl_reg(void __iomem *regs, u32 val)
  98 {
  99         int i = 0;
 100
 101         mcasp_set_bits(regs, val);
 102
 103         /* programming GBLCTL needs to read back from GBLCTL and verfiy */
 104         /* loop count is to avoid the lock-up */
 105         for (i = 0; i < 1000; i++) {
 106                 if ((mcasp_get_reg(regs) & val) == val)
 107                         break;
 108         }
 109
 110         if (i == 1000 && ((mcasp_get_reg(regs) & val) != val))
 111                 printk(KERN_ERR "GBLCTL write error\n");
 112 }
 113
 114 static bool mcasp_is_synchronous(struct davinci_mcasp *mcasp)
 115 {
 116         u32 rxfmctl = mcasp_get_reg(mcasp->base + DAVINCI_MCASP_RXFMCTL_REG);
 117         u32 aclkxctl = mcasp_get_reg(mcasp->base + DAVINCI_MCASP_ACLKXCTL_REG);
 118
 119         return !(aclkxctl & TX_ASYNC) && rxfmctl & AFSRE;
 120 }
 121
 122 static void mcasp_start_rx(struct davinci_mcasp *mcasp)
 123 {
 124         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXHCLKRST);
 125         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXCLKRST);
 126
 127         /*
 128          * When ASYNC == 0 the transmit and receive sections operate
 129          * synchronously from the transmit clock and frame sync. We need to make
 130          * sure that the TX signlas are enabled when starting reception.
 131          */
 132         if (mcasp_is_synchronous(mcasp)) {
 133                 mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG,
 134                                   TXHCLKRST);
 135                 mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG,
 136                                   TXCLKRST);
 137         }
 138
 139         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXSERCLR);
 140         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXBUF_REG, 0);
 141
 142         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 143         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 144         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXBUF_REG, 0);
 145
 146         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXSMRST);
 147         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, RXFSRST);
 148
 149         if (mcasp_is_synchronous(mcasp))
 150                 mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG,
 151                                   TXFSRST);
 152 }
 153
 154 static void mcasp_start_tx(struct davinci_mcasp *mcasp)
 155 {
 156         u8 offset = 0, i;
 157         u32 cnt;
 158
 159         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, TXHCLKRST);
 160         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, TXCLKRST);
 161         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, TXSERCLR);
 162         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXBUF_REG, 0);
 163
 164         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, TXSMRST);
 165         mcasp_set_ctl_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, TXFSRST);
 166         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXBUF_REG, 0);
 167         for (i = 0; i < mcasp->num_serializer; i++) {
 168                 if (mcasp->serial_dir[i] == TX_MODE) {
 169                         offset = i;
 170                         break;
 171                 }
 172         }
 173
 174         /* wait for TX ready */
 175         cnt = 0;
 176         while (!(mcasp_get_reg(mcasp->base + DAVINCI_MCASP_XRSRCTL_REG(offset)) &
 177                  TXSTATE) && (cnt < 100000))
 178                 cnt++;
 179
 180         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXBUF_REG, 0);
 181 }
 182
 183 static void davinci_mcasp_start(struct davinci_mcasp *mcasp, int stream)
 184 {
 185         u32 reg;
 186
 187         mcasp->streams++;
 188
 189         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 190                 if (mcasp->txnumevt) {  /* enable FIFO */
 191                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 192                         mcasp_clr_bits(mcasp->base + reg, FIFO_ENABLE);
 193                         mcasp_set_bits(mcasp->base + reg, FIFO_ENABLE);
 194                 }
 195                 mcasp_start_tx(mcasp);
 196         } else {
 197                 if (mcasp->rxnumevt) {  /* enable FIFO */
 198                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 199                         mcasp_clr_bits(mcasp->base + reg, FIFO_ENABLE);
 200                         mcasp_set_bits(mcasp->base + reg, FIFO_ENABLE);
 201                 }
 202                 mcasp_start_rx(mcasp);
 203         }
 204 }
 205
 206 static void mcasp_stop_rx(struct davinci_mcasp *mcasp)
 207 {
 208         /*
 209          * In synchronous mode stop the TX clocks if no other stream is
 210          * running
 211          */
 212         if (mcasp_is_synchronous(mcasp) && !mcasp->streams)
 213                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, 0);
 214
 215         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_GBLCTLR_REG, 0);
 216         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 217 }
 218
 219 static void mcasp_stop_tx(struct davinci_mcasp *mcasp)
 220 {
 221         u32 val = 0;
 222
 223         /*
 224          * In synchronous mode keep TX clocks running if the capture stream is
 225          * still running.
 226          */
 227         if (mcasp_is_synchronous(mcasp) && mcasp->streams)
 228                 val =  TXHCLKRST | TXCLKRST | TXFSRST;
 229
 230         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_GBLCTLX_REG, val);
 231         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 232 }
 233
 234 static void davinci_mcasp_stop(struct davinci_mcasp *mcasp, int stream)
 235 {
 236         u32 reg;
 237
 238         mcasp->streams--;
 239
 240         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 241                 if (mcasp->txnumevt) {  /* disable FIFO */
 242                         reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 243                         mcasp_clr_bits(mcasp->base + reg, FIFO_ENABLE);
 244                 }
 245                 mcasp_stop_tx(mcasp);
 246         } else {
 247                 if (mcasp->rxnumevt) {  /* disable FIFO */
 248                         reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 249                         mcasp_clr_bits(mcasp->base + reg, FIFO_ENABLE);
 250                 }
 251                 mcasp_stop_rx(mcasp);
 252         }
 253 }
 254
 255 static int davinci_mcasp_set_dai_fmt(struct snd_soc_dai *cpu_dai,
 256                                          unsigned int fmt)
 257 {
 258         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 259         void __iomem *base = mcasp->base;
 260
 261         switch (fmt & SND_SOC_DAIFMT_FORMAT_MASK) {
 262         case SND_SOC_DAIFMT_DSP_B:
 263         case SND_SOC_DAIFMT_AC97:
 264                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 265                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 266                 break;
 267         default:
 268                 /* configure a full-word SYNC pulse (LRCLK) */
 269                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXDUR);
 270                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRDUR);
 271
 272                 /* make 1st data bit occur one ACLK cycle after the frame sync */
 273                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMT_REG, FSXDLY(1));
 274                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMT_REG, FSRDLY(1));
 275                 break;
 276         }
 277
 278         switch (fmt & SND_SOC_DAIFMT_MASTER_MASK) {
 279         case SND_SOC_DAIFMT_CBS_CFS:
 280                 /* codec is clock and frame slave */
 281                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 282                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 283
 284                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 285                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 286
 287                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 288                                 ACLKX | ACLKR);
 289                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 290                                 AFSX | AFSR);
 291                 break;
 292         case SND_SOC_DAIFMT_CBM_CFS:
 293                 /* codec is clock master and frame slave */
 294                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 295                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 296
 297                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 298                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 299
 300                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 301                                 ACLKX | ACLKR);
 302                 mcasp_set_bits(base + DAVINCI_MCASP_PDIR_REG,
 303                                 AFSX | AFSR);
 304                 break;
 305         case SND_SOC_DAIFMT_CBM_CFM:
 306                 /* codec is clock and frame master */
 307                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXE);
 308                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, AFSXE);
 309
 310                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRE);
 311                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, AFSRE);
 312
 313                 mcasp_clr_bits(base + DAVINCI_MCASP_PDIR_REG,
 314                                 ACLKX | AHCLKX | AFSX | ACLKR | AHCLKR | AFSR);
 315                 break;
 316
 317         default:
 318                 return -EINVAL;
 319         }
 320
 321         switch (fmt & SND_SOC_DAIFMT_INV_MASK) {
 322         case SND_SOC_DAIFMT_IB_NF:
 323                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 324                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 325
 326                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 327                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 328                 break;
 329
 330         case SND_SOC_DAIFMT_NB_IF:
 331                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 332                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 333
 334                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 335                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 336                 break;
 337
 338         case SND_SOC_DAIFMT_IB_IF:
 339                 mcasp_clr_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 340                 mcasp_set_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 341
 342                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 343                 mcasp_set_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 344                 break;
 345
 346         case SND_SOC_DAIFMT_NB_NF:
 347                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKXCTL_REG, ACLKXPOL);
 348                 mcasp_clr_bits(base + DAVINCI_MCASP_TXFMCTL_REG, FSXPOL);
 349
 350                 mcasp_set_bits(base + DAVINCI_MCASP_ACLKRCTL_REG, ACLKRPOL);
 351                 mcasp_clr_bits(base + DAVINCI_MCASP_RXFMCTL_REG, FSRPOL);
 352                 break;
 353
 354         default:
 355                 return -EINVAL;
 356         }
 357
 358         return 0;
 359 }
 360
 361 static int davinci_mcasp_set_clkdiv(struct snd_soc_dai *dai, int div_id, int div)
 362 {
 363         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 364
 365         switch (div_id) {
 366         case 0:         /* MCLK divider */
 367                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_AHCLKXCTL_REG,
 368                                AHCLKXDIV(div - 1), AHCLKXDIV_MASK);
 369                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_AHCLKRCTL_REG,
 370                                AHCLKRDIV(div - 1), AHCLKRDIV_MASK);
 371                 break;
 372
 373         case 1:         /* BCLK divider */
 374                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_ACLKXCTL_REG,
 375                                ACLKXDIV(div - 1), ACLKXDIV_MASK);
 376                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_ACLKRCTL_REG,
 377                                ACLKRDIV(div - 1), ACLKRDIV_MASK);
 378                 break;
 379
 380         case 2:         /* BCLK/LRCLK ratio */
 381                 mcasp->bclk_lrclk_ratio = div;
 382                 break;
 383
 384         default:
 385                 return -EINVAL;
 386         }
 387
 388         return 0;
 389 }
 390
 391 static int davinci_mcasp_set_sysclk(struct snd_soc_dai *dai, int clk_id,
 392                                     unsigned int freq, int dir)
 393 {
 394         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 395
 396         if (dir == SND_SOC_CLOCK_OUT) {
 397                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 398                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 399                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 400         } else {
 401                 mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXE);
 402                 mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_AHCLKRCTL_REG, AHCLKRE);
 403                 mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_PDIR_REG, AHCLKX);
 404         }
 405
 406         return 0;
 407 }
 408
 409 static int davinci_config_channel_size(struct davinci_mcasp *mcasp,
 410                                        int word_length)
 411 {
 412         u32 fmt;
 413         u32 tx_rotate = (word_length / 4) & 0x7;
 414         u32 rx_rotate = (32 - word_length) / 4;
 415         u32 mask = (1ULL << word_length) - 1;
 416
 417         /*
 418          * if s BCLK-to-LRCLK ratio has been configured via the set_clkdiv()
 419          * callback, take it into account here. That allows us to for example
 420          * send 32 bits per channel to the codec, while only 16 of them carry
 421          * audio payload.
 422          * The clock ratio is given for a full period of data (for I2S format
 423          * both left and right channels), so it has to be divided by number of
 424          * tdm-slots (for I2S - divided by 2).
 425          */
 426         if (mcasp->bclk_lrclk_ratio)
 427                 word_length = mcasp->bclk_lrclk_ratio / mcasp->tdm_slots;
 428
 429         /* mapping of the XSSZ bit-field as described in the datasheet */
 430         fmt = (word_length >> 1) - 1;
 431
 432         if (mcasp->op_mode != DAVINCI_MCASP_DIT_MODE) {
 433                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_RXFMT_REG,
 434                                 RXSSZ(fmt), RXSSZ(0x0F));
 435                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_TXFMT_REG,
 436                                 TXSSZ(fmt), TXSSZ(0x0F));
 437                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_TXFMT_REG,
 438                                 TXROT(tx_rotate), TXROT(7));
 439                 mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_RXFMT_REG,
 440                                 RXROT(rx_rotate), RXROT(7));
 441                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXMASK_REG,
 442                                 mask);
 443         }
 444
 445         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXMASK_REG, mask);
 446
 447         return 0;
 448 }
 449
 450 static int davinci_hw_common_param(struct davinci_mcasp *mcasp, int stream,
 451                                     int channels)
 452 {
 453         int i;
 454         u8 tx_ser = 0;
 455         u8 rx_ser = 0;
 456         u8 ser;
 457         u8 slots = mcasp->tdm_slots;
 458         u8 max_active_serializers = (channels + slots - 1) / slots;
 459         u32 reg;
 460         /* Default configuration */
 461         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_PWREMUMGT_REG, MCASP_SOFT);
 462
 463         /* All PINS as McASP */
 464         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_PFUNC_REG, 0x00000000);
 465
 466         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 467                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXSTAT_REG, 0xFFFFFFFF);
 468                 mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_XEVTCTL_REG,
 469                                 TXDATADMADIS);
 470         } else {
 471                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXSTAT_REG, 0xFFFFFFFF);
 472                 mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_REVTCTL_REG,
 473                                 RXDATADMADIS);
 474         }
 475
 476         for (i = 0; i < mcasp->num_serializer; i++) {
 477                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_XRSRCTL_REG(i),
 478                                         mcasp->serial_dir[i]);
 479                 if (mcasp->serial_dir[i] == TX_MODE &&
 480                                         tx_ser < max_active_serializers) {
 481                         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_PDIR_REG,
 482                                         AXR(i));
 483                         tx_ser++;
 484                 } else if (mcasp->serial_dir[i] == RX_MODE &&
 485                                         rx_ser < max_active_serializers) {
 486                         mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_PDIR_REG,
 487                                         AXR(i));
 488                         rx_ser++;
 489                 } else {
 490                         mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_XRSRCTL_REG(i),
 491                                         SRMOD_INACTIVE, SRMOD_MASK);
 492                 }
 493         }
 494
 495         if (stream == SNDRV_PCM_STREAM_PLAYBACK)
 496                 ser = tx_ser;
 497         else
 498                 ser = rx_ser;
 499
 500         if (ser < max_active_serializers) {
 501                 dev_warn(mcasp->dev, "stream has more channels (%d) than are "
 502                         "enabled in mcasp (%d)\n", channels, ser * slots);
 503                 return -EINVAL;
 504         }
 505
 506         if (mcasp->txnumevt && stream == SNDRV_PCM_STREAM_PLAYBACK) {
 507                 if (mcasp->txnumevt * tx_ser > 64)
 508                         mcasp->txnumevt = 1;
 509
 510                 reg = mcasp->fifo_base + MCASP_WFIFOCTL_OFFSET;
 511                 mcasp_mod_bits(mcasp->base + reg, tx_ser, NUMDMA_MASK);
 512                 mcasp_mod_bits(mcasp->base + reg,
 513                                ((mcasp->txnumevt * tx_ser) << 8), NUMEVT_MASK);
 514         }
 515
 516         if (mcasp->rxnumevt && stream == SNDRV_PCM_STREAM_CAPTURE) {
 517                 if (mcasp->rxnumevt * rx_ser > 64)
 518                         mcasp->rxnumevt = 1;
 519
 520                 reg = mcasp->fifo_base + MCASP_RFIFOCTL_OFFSET;
 521                 mcasp_mod_bits(mcasp->base + reg, rx_ser, NUMDMA_MASK);
 522                 mcasp_mod_bits(mcasp->base + reg,
 523                                ((mcasp->rxnumevt * rx_ser) << 8), NUMEVT_MASK);
 524         }
 525
 526         return 0;
 527 }
 528
 529 static void davinci_hw_param(struct davinci_mcasp *mcasp, int stream)
 530 {
 531         int i, active_slots;
 532         u32 mask = 0;
 533         u32 busel = 0;
 534
 535         active_slots = (mcasp->tdm_slots > 31) ? 32 : mcasp->tdm_slots;
 536         for (i = 0; i < active_slots; i++)
 537                 mask |= (1 << i);
 538
 539         mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_ACLKXCTL_REG, TX_ASYNC);
 540
 541         if (!mcasp->dat_port)
 542                 busel = TXSEL;
 543
 544         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
 545                 /* bit stream is MSB first  with no delay */
 546                 /* DSP_B mode */
 547                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXTDM_REG, mask);
 548                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_TXFMT_REG,
 549                                busel | TXORD);
 550
 551                 if ((mcasp->tdm_slots >= 2) && (mcasp->tdm_slots <= 32))
 552                         mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_TXFMCTL_REG,
 553                                         FSXMOD(mcasp->tdm_slots), FSXMOD(0x1FF));
 554                 else
 555                         printk(KERN_ERR "playback tdm slot %d not supported\n",
 556                                 mcasp->tdm_slots);
 557         } else {
 558                 /* bit stream is MSB first with no delay */
 559                 /* DSP_B mode */
 560                 mcasp_set_bits(mcasp->base + DAVINCI_MCASP_RXFMT_REG,
 561                                busel | RXORD);
 562                 mcasp_set_reg(mcasp->base + DAVINCI_MCASP_RXTDM_REG, mask);
 563
 564                 if ((mcasp->tdm_slots >= 2) && (mcasp->tdm_slots <= 32))
 565                         mcasp_mod_bits(mcasp->base + DAVINCI_MCASP_RXFMCTL_REG,
 566                                         FSRMOD(mcasp->tdm_slots), FSRMOD(0x1FF));
 567                 else
 568                         printk(KERN_ERR "capture tdm slot %d not supported\n",
 569                                 mcasp->tdm_slots);
 570         }
 571 }
 572
 573 /* S/PDIF */
 574 static void davinci_hw_dit_param(struct davinci_mcasp *mcasp)
 575 {
 576         /* Set the TX format : 24 bit right rotation, 32 bit slot, Pad 0
 577            and LSB first */
 578         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_TXFMT_REG,
 579                                                 TXROT(6) | TXSSZ(15));
 580
 581         /* Set TX frame synch : DIT Mode, 1 bit width, internal, rising edge */
 582         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXFMCTL_REG,
 583                                                 AFSXE | FSXMOD(0x180));
 584
 585         /* Set the TX tdm : for all the slots */
 586         mcasp_set_reg(mcasp->base + DAVINCI_MCASP_TXTDM_REG, 0xFFFFFFFF);
 587
 588         /* Set the TX clock controls : div = 1 and internal */
 589         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_ACLKXCTL_REG,
 590                                                 ACLKXE | TX_ASYNC);
 591
 592         mcasp_clr_bits(mcasp->base + DAVINCI_MCASP_XEVTCTL_REG, TXDATADMADIS);
 593
 594         /* Only 44100 and 48000 are valid, both have the same setting */
 595         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_AHCLKXCTL_REG, AHCLKXDIV(3));
 596
 597         /* Enable the DIT */
 598         mcasp_set_bits(mcasp->base + DAVINCI_MCASP_TXDITCTL_REG, DITEN);
 599 }
 600
 601 static int davinci_mcasp_hw_params(struct snd_pcm_substream *substream,
 602                                         struct snd_pcm_hw_params *params,
 603                                         struct snd_soc_dai *cpu_dai)
 604 {
 605         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 606         struct davinci_pcm_dma_params *dma_params =
 607                                         &mcasp->dma_params[substream->stream];
 608         int word_length;
 609         u8 fifo_level;
 610         u8 slots = mcasp->tdm_slots;
 611         u8 active_serializers;
 612         int channels;
 613         struct snd_interval *pcm_channels = hw_param_interval(params,
 614                                         SNDRV_PCM_HW_PARAM_CHANNELS);
 615         channels = pcm_channels->min;
 616
 617         active_serializers = (channels + slots - 1) / slots;
 618
 619         if (davinci_hw_common_param(mcasp, substream->stream, channels) == -EINVAL)
 620                 return -EINVAL;
 621         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
 622                 fifo_level = mcasp->txnumevt * active_serializers;
 623         else
 624                 fifo_level = mcasp->rxnumevt * active_serializers;
 625
 626         if (mcasp->op_mode == DAVINCI_MCASP_DIT_MODE)
 627                 davinci_hw_dit_param(mcasp);
 628         else
 629                 davinci_hw_param(mcasp, substream->stream);
 630
 631         switch (params_format(params)) {
 632         case SNDRV_PCM_FORMAT_U8:
 633         case SNDRV_PCM_FORMAT_S8:
 634                 dma_params->data_type = 1;
 635                 word_length = 8;
 636                 break;
 637
 638         case SNDRV_PCM_FORMAT_U16_LE:
 639         case SNDRV_PCM_FORMAT_S16_LE:
 640                 dma_params->data_type = 2;
 641                 word_length = 16;
 642                 break;
 643
 644         case SNDRV_PCM_FORMAT_U24_3LE:
 645         case SNDRV_PCM_FORMAT_S24_3LE:
 646                 dma_params->data_type = 3;
 647                 word_length = 24;
 648                 break;
 649
 650         case SNDRV_PCM_FORMAT_U24_LE:
 651         case SNDRV_PCM_FORMAT_S24_LE:
 652         case SNDRV_PCM_FORMAT_U32_LE:
 653         case SNDRV_PCM_FORMAT_S32_LE:
 654                 dma_params->data_type = 4;
 655                 word_length = 32;
 656                 break;
 657
 658         default:
 659                 printk(KERN_WARNING "davinci-mcasp: unsupported PCM format");
 660                 return -EINVAL;
 661         }
 662
 663         if (mcasp->version == MCASP_VERSION_2 && !fifo_level)
 664                 dma_params->acnt = 4;
 665         else
 666                 dma_params->acnt = dma_params->data_type;
 667
 668         dma_params->fifo_level = fifo_level;
 669         davinci_config_channel_size(mcasp, word_length);
 670
 671         return 0;
 672 }
 673
 674 static int davinci_mcasp_trigger(struct snd_pcm_substream *substream,
 675                                      int cmd, struct snd_soc_dai *cpu_dai)
 676 {
 677         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(cpu_dai);
 678         int ret = 0;
 679
 680         switch (cmd) {
 681         case SNDRV_PCM_TRIGGER_RESUME:
 682         case SNDRV_PCM_TRIGGER_START:
 683         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 684                 ret = pm_runtime_get_sync(mcasp->dev);
 685                 if (IS_ERR_VALUE(ret))
 686                         dev_err(mcasp->dev, "pm_runtime_get_sync() failed\n");
 687                 davinci_mcasp_start(mcasp, substream->stream);
 688                 break;
 689
 690         case SNDRV_PCM_TRIGGER_SUSPEND:
 691                 davinci_mcasp_stop(mcasp, substream->stream);
 692                 ret = pm_runtime_put_sync(mcasp->dev);
 693                 if (IS_ERR_VALUE(ret))
 694                         dev_err(mcasp->dev, "pm_runtime_put_sync() failed\n");
 695                 break;
 696
 697         case SNDRV_PCM_TRIGGER_STOP:
 698         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 699                 davinci_mcasp_stop(mcasp, substream->stream);
 700                 break;
 701
 702         default:
 703                 ret = -EINVAL;
 704         }
 705
 706         return ret;
 707 }
 708
 709 static int davinci_mcasp_startup(struct snd_pcm_substream *substream,
 710                                  struct snd_soc_dai *dai)
 711 {
 712         struct davinci_mcasp *mcasp = snd_soc_dai_get_drvdata(dai);
 713
 714         snd_soc_dai_set_dma_data(dai, substream, mcasp->dma_params);
 715         return 0;
 716 }
 717
 718 static const struct snd_soc_dai_ops davinci_mcasp_dai_ops = {
 719         .startup        = davinci_mcasp_startup,
 720         .trigger        = davinci_mcasp_trigger,
 721         .hw_params      = davinci_mcasp_hw_params,
 722         .set_fmt        = davinci_mcasp_set_dai_fmt,
 723         .set_clkdiv     = davinci_mcasp_set_clkdiv,
 724         .set_sysclk     = davinci_mcasp_set_sysclk,
 725 };
 726
 727 #define DAVINCI_MCASP_RATES     SNDRV_PCM_RATE_8000_192000
 728
 729 #define DAVINCI_MCASP_PCM_FMTS (SNDRV_PCM_FMTBIT_S8 | \
 730                                 SNDRV_PCM_FMTBIT_U8 | \
 731                                 SNDRV_PCM_FMTBIT_S16_LE | \
 732                                 SNDRV_PCM_FMTBIT_U16_LE | \
 733                                 SNDRV_PCM_FMTBIT_S24_LE | \
 734                                 SNDRV_PCM_FMTBIT_U24_LE | \
 735                                 SNDRV_PCM_FMTBIT_S24_3LE | \
 736                                 SNDRV_PCM_FMTBIT_U24_3LE | \
 737                                 SNDRV_PCM_FMTBIT_S32_LE | \
 738                                 SNDRV_PCM_FMTBIT_U32_LE)
 739
 740 static struct snd_soc_dai_driver davinci_mcasp_dai[] = {
 741         {
 742                 .name           = "davinci-mcasp.0",
 743                 .playback       = {
 744                         .channels_min   = 2,
 745                         .channels_max   = 32 * 16,
 746                         .rates          = DAVINCI_MCASP_RATES,
 747                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 748                 },
 749                 .capture        = {
 750                         .channels_min   = 2,
 751                         .channels_max   = 32 * 16,
 752                         .rates          = DAVINCI_MCASP_RATES,
 753                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 754                 },
 755                 .ops            = &davinci_mcasp_dai_ops,
 756
 757         },
 758         {
 759                 .name           = "davinci-mcasp.1",
 760                 .playback       = {
 761                         .channels_min   = 1,
 762                         .channels_max   = 384,
 763                         .rates          = DAVINCI_MCASP_RATES,
 764                         .formats        = DAVINCI_MCASP_PCM_FMTS,
 765                 },
 766                 .ops            = &davinci_mcasp_dai_ops,
 767         },
 768
 769 };
 770
 771 static const struct snd_soc_component_driver davinci_mcasp_component = {
 772         .name           = "davinci-mcasp",
 773 };
 774
 775 /* Some HW specific values and defaults. The rest is filled in from DT. */
 776 static struct snd_platform_data dm646x_mcasp_pdata = {
 777         .tx_dma_offset = 0x400,
 778         .rx_dma_offset = 0x400,
 779         .asp_chan_q = EVENTQ_0,
 780         .version = MCASP_VERSION_1,
 781 };
 782
 783 static struct snd_platform_data da830_mcasp_pdata = {
 784         .tx_dma_offset = 0x2000,
 785         .rx_dma_offset = 0x2000,
 786         .asp_chan_q = EVENTQ_0,
 787         .version = MCASP_VERSION_2,
 788 };
 789
 790 static struct snd_platform_data omap2_mcasp_pdata = {
 791         .tx_dma_offset = 0,
 792         .rx_dma_offset = 0,
 793         .asp_chan_q = EVENTQ_0,
 794         .version = MCASP_VERSION_3,
 795 };
 796
 797 static const struct of_device_id mcasp_dt_ids[] = {
 798         {
 799                 .compatible = "ti,dm646x-mcasp-audio",
 800                 .data = &dm646x_mcasp_pdata,
 801         },
 802         {
 803                 .compatible = "ti,da830-mcasp-audio",
 804                 .data = &da830_mcasp_pdata,
 805         },
 806         {
 807                 .compatible = "ti,am33xx-mcasp-audio",
 808                 .data = &omap2_mcasp_pdata,
 809         },
 810         { /* sentinel */ }
 811 };
 812 MODULE_DEVICE_TABLE(of, mcasp_dt_ids);
 813
 814 static struct snd_platform_data *davinci_mcasp_set_pdata_from_of(
 815                                                 struct platform_device *pdev)
 816 {
 817         struct device_node *np = pdev->dev.of_node;
 818         struct snd_platform_data *pdata = NULL;
 819         const struct of_device_id *match =
 820                         of_match_device(mcasp_dt_ids, &pdev->dev);
 821         struct of_phandle_args dma_spec;
 822
 823         const u32 *of_serial_dir32;
 824         u32 val;
 825         int i, ret = 0;
 826
 827         if (pdev->dev.platform_data) {
 828                 pdata = pdev->dev.platform_data;
 829                 return pdata;
 830         } else if (match) {
 831                 pdata = (struct snd_platform_data *) match->data;
 832         } else {
 833                 /* control shouldn't reach here. something is wrong */
 834                 ret = -EINVAL;
 835                 goto nodata;
 836         }
 837
 838         ret = of_property_read_u32(np, "op-mode", &val);
 839         if (ret >= 0)
 840                 pdata->op_mode = val;
 841
 842         ret = of_property_read_u32(np, "tdm-slots", &val);
 843         if (ret >= 0) {
 844                 if (val < 2 || val > 32) {
 845                         dev_err(&pdev->dev,
 846                                 "tdm-slots must be in rage [2-32]\n");
 847                         ret = -EINVAL;
 848                         goto nodata;
 849                 }
 850
 851                 pdata->tdm_slots = val;
 852         }
 853
 854         of_serial_dir32 = of_get_property(np, "serial-dir", &val);
 855         val /= sizeof(u32);
 856         if (of_serial_dir32) {
 857                 u8 *of_serial_dir = devm_kzalloc(&pdev->dev,
 858                                                  (sizeof(*of_serial_dir) * val),
 859                                                  GFP_KERNEL);
 860                 if (!of_serial_dir) {
 861                         ret = -ENOMEM;
 862                         goto nodata;
 863                 }
 864
 865                 for (i = 0; i < val; i++)
 866                         of_serial_dir[i] = be32_to_cpup(&of_serial_dir32[i]);
 867
 868                 pdata->num_serializer = val;
 869                 pdata->serial_dir = of_serial_dir;
 870         }
 871
 872         ret = of_property_match_string(np, "dma-names", "tx");
 873         if (ret < 0)
 874                 goto nodata;
 875
 876         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 877                                          &dma_spec);
 878         if (ret < 0)
 879                 goto nodata;
 880
 881         pdata->tx_dma_channel = dma_spec.args[0];
 882
 883         ret = of_property_match_string(np, "dma-names", "rx");
 884         if (ret < 0)
 885                 goto nodata;
 886
 887         ret = of_parse_phandle_with_args(np, "dmas", "#dma-cells", ret,
 888                                          &dma_spec);
 889         if (ret < 0)
 890                 goto nodata;
 891
 892         pdata->rx_dma_channel = dma_spec.args[0];
 893
 894         ret = of_property_read_u32(np, "tx-num-evt", &val);
 895         if (ret >= 0)
 896                 pdata->txnumevt = val;
 897
 898         ret = of_property_read_u32(np, "rx-num-evt", &val);
 899         if (ret >= 0)
 900                 pdata->rxnumevt = val;
 901
 902         ret = of_property_read_u32(np, "sram-size-playback", &val);
 903         if (ret >= 0)
 904                 pdata->sram_size_playback = val;
 905
 906         ret = of_property_read_u32(np, "sram-size-capture", &val);
 907         if (ret >= 0)
 908                 pdata->sram_size_capture = val;
 909
 910         return  pdata;
 911
 912 nodata:
 913         if (ret < 0) {
 914                 dev_err(&pdev->dev, "Error populating platform data, err %d\n",
 915                         ret);
 916                 pdata = NULL;
 917         }
 918         return  pdata;
 919 }
 920
 921 static int davinci_mcasp_probe(struct platform_device *pdev)
 922 {
 923         struct davinci_pcm_dma_params *dma_data;
 924         struct resource *mem, *ioarea, *res, *dat;
 925         struct snd_platform_data *pdata;
 926         struct davinci_mcasp *mcasp;
 927         int ret;
 928
 929         if (!pdev->dev.platform_data && !pdev->dev.of_node) {
 930                 dev_err(&pdev->dev, "No platform data supplied\n");
 931                 return -EINVAL;
 932         }
 933
 934         mcasp = devm_kzalloc(&pdev->dev, sizeof(struct davinci_mcasp),
 935                            GFP_KERNEL);
 936         if (!mcasp)
 937                 return  -ENOMEM;
 938
 939         pdata = davinci_mcasp_set_pdata_from_of(pdev);
 940         if (!pdata) {
 941                 dev_err(&pdev->dev, "no platform data\n");
 942                 return -EINVAL;
 943         }
 944
 945         mem = platform_get_resource_byname(pdev, IORESOURCE_MEM, "mpu");
 946         if (!mem) {
 947                 dev_warn(mcasp->dev,
 948                          "\"mpu\" mem resource not found, using index 0\n");
 949                 mem = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 950                 if (!mem) {
 951                         dev_err(&pdev->dev, "no mem resource?\n");
 952                         return -ENODEV;
 953                 }
 954         }
 955
 956         ioarea = devm_request_mem_region(&pdev->dev, mem->start,
 957                         resource_size(mem), pdev->name);
 958         if (!ioarea) {
 959                 dev_err(&pdev->dev, "Audio region already claimed\n");
 960                 return -EBUSY;
 961         }
 962
 963         pm_runtime_enable(&pdev->dev);
 964
 965         ret = pm_runtime_get_sync(&pdev->dev);
 966         if (IS_ERR_VALUE(ret)) {
 967                 dev_err(&pdev->dev, "pm_runtime_get_sync() failed\n");
 968                 return ret;
 969         }
 970
 971         mcasp->base = devm_ioremap(&pdev->dev, mem->start, resource_size(mem));
 972         if (!mcasp->base) {
 973                 dev_err(&pdev->dev, "ioremap failed\n");
 974                 ret = -ENOMEM;
 975                 goto err_release_clk;
 976         }
 977
 978         mcasp->op_mode = pdata->op_mode;
 979         mcasp->tdm_slots = pdata->tdm_slots;
 980         mcasp->num_serializer = pdata->num_serializer;
 981         mcasp->serial_dir = pdata->serial_dir;
 982         mcasp->version = pdata->version;
 983         mcasp->txnumevt = pdata->txnumevt;
 984         mcasp->rxnumevt = pdata->rxnumevt;
 985
 986         mcasp->dev = &pdev->dev;
 987
 988         dat = platform_get_resource_byname(pdev, IORESOURCE_MEM, "dat");
 989         if (dat)
 990                 mcasp->dat_port = true;
 991
 992         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_PLAYBACK];
 993         dma_data->asp_chan_q = pdata->asp_chan_q;
 994         dma_data->ram_chan_q = pdata->ram_chan_q;
 995         dma_data->sram_pool = pdata->sram_pool;
 996         dma_data->sram_size = pdata->sram_size_playback;
 997         if (dat)
 998                 dma_data->dma_addr = dat->start;
 999         else
1000                 dma_data->dma_addr = mem->start + pdata->tx_dma_offset;
1001
1002         res = platform_get_resource(pdev, IORESOURCE_DMA, 0);
1003         if (res)
1004                 dma_data->channel = res->start;
1005         else
1006                 dma_data->channel = pdata->tx_dma_channel;
1007
1008         dma_data = &mcasp->dma_params[SNDRV_PCM_STREAM_CAPTURE];
1009         dma_data->asp_chan_q = pdata->asp_chan_q;
1010         dma_data->ram_chan_q = pdata->ram_chan_q;
1011         dma_data->sram_pool = pdata->sram_pool;
1012         dma_data->sram_size = pdata->sram_size_capture;
1013         if (dat)
1014                 dma_data->dma_addr = dat->start;
1015         else
1016                 dma_data->dma_addr = mem->start + pdata->rx_dma_offset;
1017
1018         if (mcasp->version < MCASP_VERSION_3) {
1019                 mcasp->fifo_base = DAVINCI_MCASP_V2_AFIFO_BASE;
1020                 /* dma_data->dma_addr is pointing to the data port address */
1021                 mcasp->dat_port = true;
1022         } else {
1023                 mcasp->fifo_base = DAVINCI_MCASP_V3_AFIFO_BASE;
1024         }
1025
1026         res = platform_get_resource(pdev, IORESOURCE_DMA, 1);
1027         if (res)
1028                 dma_data->channel = res->start;
1029         else
1030                 dma_data->channel = pdata->rx_dma_channel;
1031
1032         dev_set_drvdata(&pdev->dev, mcasp);
1033         ret = snd_soc_register_component(&pdev->dev, &davinci_mcasp_component,
1034                                          &davinci_mcasp_dai[pdata->op_mode], 1);
1035
1036         if (ret != 0)
1037                 goto err_release_clk;
1038
1039         ret = davinci_soc_platform_register(&pdev->dev);
1040         if (ret) {
1041                 dev_err(&pdev->dev, "register PCM failed: %d\n", ret);
1042                 goto err_unregister_component;
1043         }
1044
1045         return 0;
1046
1047 err_unregister_component:
1048         snd_soc_unregister_component(&pdev->dev);
1049 err_release_clk:
1050         pm_runtime_put_sync(&pdev->dev);
1051         pm_runtime_disable(&pdev->dev);
1052         return ret;
1053 }
1054
1055 static int davinci_mcasp_remove(struct platform_device *pdev)
1056 {
1057
1058         snd_soc_unregister_component(&pdev->dev);
1059         davinci_soc_platform_unregister(&pdev->dev);
1060
1061         pm_runtime_put_sync(&pdev->dev);
1062         pm_runtime_disable(&pdev->dev);
1063
1064         return 0;
1065 }
1066
1067 #ifdef CONFIG_PM_SLEEP
1068 static int davinci_mcasp_suspend(struct device *dev)
1069 {
1070         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1071         void __iomem *base = mcasp->base;
1072
1073         mcasp->context.txfmtctl = mcasp_get_reg(base + DAVINCI_MCASP_TXFMCTL_REG);
1074         mcasp->context.rxfmtctl = mcasp_get_reg(base + DAVINCI_MCASP_RXFMCTL_REG);
1075         mcasp->context.txfmt = mcasp_get_reg(base + DAVINCI_MCASP_TXFMT_REG);
1076         mcasp->context.rxfmt = mcasp_get_reg(base + DAVINCI_MCASP_RXFMT_REG);
1077         mcasp->context.aclkxctl = mcasp_get_reg(base + DAVINCI_MCASP_ACLKXCTL_REG);
1078         mcasp->context.aclkrctl = mcasp_get_reg(base + DAVINCI_MCASP_ACLKRCTL_REG);
1079         mcasp->context.pdir = mcasp_get_reg(base + DAVINCI_MCASP_PDIR_REG);
1080
1081         return 0;
1082 }
1083
1084 static int davinci_mcasp_resume(struct device *dev)
1085 {
1086         struct davinci_mcasp *mcasp = dev_get_drvdata(dev);
1087         void __iomem *base = mcasp->base;
1088
1089         mcasp_set_reg(base + DAVINCI_MCASP_TXFMCTL_REG, mcasp->context.txfmtctl);
1090         mcasp_set_reg(base + DAVINCI_MCASP_RXFMCTL_REG, mcasp->context.rxfmtctl);
1091         mcasp_set_reg(base + DAVINCI_MCASP_TXFMT_REG, mcasp->context.txfmt);
1092         mcasp_set_reg(base + DAVINCI_MCASP_RXFMT_REG, mcasp->context.rxfmt);
1093         mcasp_set_reg(base + DAVINCI_MCASP_ACLKXCTL_REG, mcasp->context.aclkxctl);
1094         mcasp_set_reg(base + DAVINCI_MCASP_ACLKRCTL_REG, mcasp->context.aclkrctl);
1095         mcasp_set_reg(base + DAVINCI_MCASP_PDIR_REG, mcasp->context.pdir);
1096
1097         return 0;
1098 }
1099 #endif
1100
1101 SIMPLE_DEV_PM_OPS(davinci_mcasp_pm_ops,
1102                   davinci_mcasp_suspend,
1103                   davinci_mcasp_resume);
1104
1105 static struct platform_driver davinci_mcasp_driver = {
1106         .probe          = davinci_mcasp_probe,
1107         .remove         = davinci_mcasp_remove,
1108         .driver         = {
1109                 .name   = "davinci-mcasp",
1110                 .owner  = THIS_MODULE,
1111                 .pm     = &davinci_mcasp_pm_ops,
1112                 .of_match_table = mcasp_dt_ids,
1113         },
1114 };
1115
1116 module_platform_driver(davinci_mcasp_driver);
1117
1118 MODULE_AUTHOR("Steve Chen");
1119 MODULE_DESCRIPTION("TI DAVINCI McASP SoC Interface");
1120 MODULE_LICENSE("GPL");