sound/soc/rockchip/rk_spdif.c

   1 /*
   2  * Rockchip S/PDIF ALSA SoC Digital Audio Interface(DAI)  driver
   3  *
   4  * Copyright (C) 2015 Fuzhou Rockchip Electronics Co., Ltd
   5  *
   6  * This software is licensed under the terms of the GNU General Public
   7  * License version 2, as published by the Free Software Foundation, and
   8  * may be copied, distributed, and modified under those terms.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  */
  16
  17 #include <linux/init.h>
  18 #include <linux/module.h>
  19 #include <linux/interrupt.h>
  20 #include <linux/device.h>
  21 #include <linux/delay.h>
  22 #include <linux/clk.h>
  23 #include <linux/version.h>
  24 #include <linux/of.h>
  25 #include <linux/of_gpio.h>
  26 #include <linux/clk.h>
  27 #include <linux/io.h>
  28 #include <linux/platform_device.h>
  29 #include <linux/pm_runtime.h>
  30 #include <linux/regmap.h>
  31 #include <linux/slab.h>
  32
  33 #include <linux/rockchip/iomap.h>
  34 #include <linux/rockchip/grf.h>
  35
  36 #include <asm/dma.h>
  37 #include <sound/core.h>
  38 #include <sound/pcm.h>
  39 #include <sound/pcm_params.h>
  40 #include <sound/initval.h>
  41 #include <sound/soc.h>
  42 #include <sound/dmaengine_pcm.h>
  43 #include <linux/spinlock.h>
  44 #include "rk_pcm.h"
  45
  46 /*
  47  * channel status register
  48  * 192 frame channel status bits: include 384 subframe bits
  49  */
  50 #define SPDIF_CHNSR00_ADDR      0xC0
  51 #define SPDIF_CHNSR01_ADDR      0xC4
  52 #define SPDIF_CHNSR02_ADDR      0xC8
  53 #define SPDIF_CHNSR03_ADDR      0xCC
  54 #define SPDIF_CHNSR04_ADDR      0xD0
  55 #define SPDIF_CHNSR05_ADDR      0xD4
  56 #define SPDIF_CHNSR06_ADDR      0xD8
  57 #define SPDIF_CHNSR07_ADDR      0xDC
  58 #define SPDIF_CHNSR08_ADDR      0xE0
  59 #define SPDIF_CHNSR09_ADDR      0xE4
  60 #define SPDIF_CHNSR10_ADDR      0xE8
  61 #define SPDIF_CHNSR11_ADDR      0xEC
  62
  63 /*
  64  * according to iec958, we only care about
  65  * the first meaningful 5 bytes(40 bits)
  66  */
  67 #define CHNSTA_BYTES            (5)
  68 #define BIT_1_LPCM              (0X0<<1)
  69 #define BIT_1_NLPCM             (0x1<<1)
  70
  71 /* sample word length bit 32~35 */
  72 #define CHNS_SAMPLE_WORD_LEN_16 (0x2)
  73 #define CHNS_SAMPLE_WORD_LEN_24 (0xb)
  74
  75 /* sample frequency bit 24~27 */
  76 #define CHNS_SAMPLE_FREQ_22P05K (0X4)
  77 #define CHNS_SAMPLE_FREQ_44P1K  (0X0)
  78 #define CHNS_SAMPLE_FREQ_88P2K  (0X8)
  79 #define CHNS_SAMPLE_FREQ_176P4K (0Xc)
  80 #define CHNS_SAMPLE_FREQ_24K    (0X6)
  81 #define CHNS_SAMPLE_FREQ_48K    (0X2)
  82 #define CHNS_SAMPLE_FREQ_96K    (0Xa)
  83 #define CHNS_SAMPLE_FREQ_192K   (0Xe)
  84 #define CHNS_SAMPLE_FREQ_32K    (0X3)
  85 #define CHNS_SAMPLE_FREQ_768K   (0X9)
  86
  87 /* Registers */
  88 #define CFGR                    0x00
  89 #define SDBLR                   0x04
  90 #define DMACR                   0x08
  91 #define INTCR                   0x0C
  92 #define INTSR                   0x10
  93 #define XFER                    0x18
  94 #define SMPDR                   0x20
  95
  96 /* transfer configuration register */
  97 #define CFGR_VALID_DATA_16bit           (0x0 << 0)
  98 #define CFGR_VALID_DATA_20bit           (0x1 << 0)
  99 #define CFGR_VALID_DATA_24bit           (0x2 << 0)
 100 #define CFGR_VALID_DATA_MASK            (0x3 << 0)
 101 #define CFGR_HALFWORD_TX_ENABLE         (0x1 << 2)
 102 #define CFGR_HALFWORD_TX_DISABLE        (0x0 << 2)
 103 #define CFGR_HALFWORD_TX_MASK           (0x1 << 2)
 104 #define CFGR_JUSTIFIED_RIGHT            (0x0 << 3)
 105 #define CFGR_JUSTIFIED_LEFT             (0x1 << 3)
 106 #define CFGR_JUSTIFIED_MASK             (0x1 << 3)
 107 #define CFGR_CSE_DISABLE                (0x0 << 6)
 108 #define CFGR_CSE_ENABLE                 (0x1 << 6)
 109 #define CFGR_CSE_MASK                   (0x1 << 6)
 110 #define CFGR_MCLK_CLR                   (0x1 << 7)
 111 #define CFGR_LINEAR_PCM                 (0x0 << 8)
 112 #define CFGR_NON_LINEAR_PCM             (0x1 << 8)
 113 #define CFGR_LINEAR_MASK                (0x1 << 8)
 114 #define CFGR_PRE_CHANGE_ENALBLE         (0x1 << 9)
 115 #define CFGR_PRE_CHANGE_DISABLE         (0x0 << 9)
 116 #define CFGR_PRE_CHANGE_MASK            (0x1 << 9)
 117 #define CFGR_CLK_RATE_MASK              (0xFF << 16)
 118
 119 /* transfer start register */
 120 #define XFER_TRAN_STOP                  (0x0 << 0)
 121 #define XFER_TRAN_START                 (0x1 << 0)
 122 #define XFER_MASK                       (0x1 << 0)
 123
 124 /* dma control register */
 125 #define DMACR_TRAN_DMA_DISABLE          (0x0 << 5)
 126 #define DMACR_TRAN_DMA_ENABLE           (0x1 << 5)
 127 #define DMACR_TRAN_DMA_CTL_MASK         (0x1 << 5)
 128 #define DMACR_TRAN_DATA_LEVEL           (0x10)
 129 #define DMACR_TRAN_DATA_LEVEL_MASK      (0x1F)
 130 #define DMACR_TRAN_DMA_MASK             (0x3F)
 131 #define DMA_DATA_LEVEL_16               (0x10)
 132
 133 /* interrupt control register */
 134 #define INTCR_SDBEIE_DISABLE            (0x0 << 4)
 135 #define INTCR_SDBEIE_ENABLE             (0x1 << 4)
 136 #define INTCR_SDBEIE_MASK               (0x1 << 4)
 137
 138 struct rockchip_spdif_info {
 139         spinlock_t lock;/*lock parmeter setting.*/
 140         void __iomem *regs;
 141         unsigned long clk_rate;
 142         struct clk *hclk;
 143         struct clk *clk;
 144         struct device *dev;
 145         struct snd_dmaengine_dai_dma_data dma_playback;
 146         u32 cfgr;
 147         u32 dmac;
 148 };
 149
 150 static inline struct rockchip_spdif_info *to_info(struct snd_soc_dai *cpu_dai)
 151 {
 152         return snd_soc_dai_get_drvdata(cpu_dai);
 153 }
 154
 155 static void spdif_snd_txctrl(struct rockchip_spdif_info *spdif, int on)
 156 {
 157         void __iomem *regs = spdif->regs;
 158         u32 dmacr, xfer;
 159
 160         xfer = readl(regs + XFER) & (~XFER_MASK);
 161         dmacr = readl(regs + DMACR) & (~DMACR_TRAN_DMA_CTL_MASK);
 162
 163         if (on) {
 164                 xfer |= XFER_TRAN_START;
 165                 dmacr |= DMACR_TRAN_DMA_ENABLE;
 166                 dmacr |= spdif->dmac;
 167                 writel(spdif->cfgr, regs + CFGR);
 168                 writel(dmacr, regs + DMACR);
 169                 writel(xfer, regs + XFER);
 170         } else {
 171                 xfer &= XFER_TRAN_STOP;
 172                 dmacr &= DMACR_TRAN_DMA_DISABLE;
 173                 writel(xfer, regs + XFER);
 174                 writel(dmacr, regs + DMACR);
 175                 writel(CFGR_MCLK_CLR, regs + CFGR);
 176         }
 177
 178         dev_dbg(spdif->dev, "on: %d, xfer = 0x%x, dmacr = 0x%x\n",
 179                 on, readl(regs + XFER), readl(regs + DMACR));
 180 }
 181
 182 static int spdif_set_syclk(struct snd_soc_dai *cpu_dai, int clk_id,
 183                            unsigned int freq, int dir)
 184 {
 185         struct rockchip_spdif_info *spdif = to_info(cpu_dai);
 186
 187         dev_dbg(spdif->dev, "%s: sysclk = %d\n", __func__, freq);
 188
 189         spdif->clk_rate = freq;
 190         clk_set_rate(spdif->clk, freq);
 191
 192         return 0;
 193 }
 194
 195 static int spdif_trigger(struct snd_pcm_substream *substream, int cmd,
 196                          struct snd_soc_dai *dai)
 197 {
 198         struct snd_soc_pcm_runtime *rtd = substream->private_data;
 199         struct rockchip_spdif_info *spdif = to_info(rtd->cpu_dai);
 200         unsigned long flags;
 201
 202         dev_dbg(spdif->dev, "%s: cmd: %d\n", __func__, cmd);
 203
 204         switch (cmd) {
 205         case SNDRV_PCM_TRIGGER_START:
 206         case SNDRV_PCM_TRIGGER_RESUME:
 207         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
 208                 spin_lock_irqsave(&spdif->lock, flags);
 209                 spdif_snd_txctrl(spdif, 1);
 210                 spin_unlock_irqrestore(&spdif->lock, flags);
 211                 break;
 212         case SNDRV_PCM_TRIGGER_STOP:
 213         case SNDRV_PCM_TRIGGER_SUSPEND:
 214         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
 215                 spin_lock_irqsave(&spdif->lock, flags);
 216                 spdif_snd_txctrl(spdif, 0);
 217                 spin_unlock_irqrestore(&spdif->lock, flags);
 218                 break;
 219         default:
 220                 return -EINVAL;
 221         }
 222
 223         return 0;
 224 }
 225
 226 static int spdif_hw_params(struct snd_pcm_substream *substream,
 227                            struct snd_pcm_hw_params *params,
 228                            struct snd_soc_dai *dai)
 229 {
 230         struct rockchip_spdif_info *spdif = to_info(dai);
 231         void __iomem *regs = spdif->regs;
 232         unsigned long flags;
 233         unsigned int val;
 234         u32 cfgr, dmac, intcr, chnregval;
 235         char chnsta[CHNSTA_BYTES];
 236
 237         dev_dbg(spdif->dev, "%s\n", __func__);
 238
 239         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK) {
 240                 dai->playback_dma_data = &spdif->dma_playback;
 241         } else {
 242                 dev_err(spdif->dev, "capture is not supported\n");
 243                 return -EINVAL;
 244         }
 245
 246         spin_lock_irqsave(&spdif->lock, flags);
 247
 248         cfgr = readl(regs + CFGR);
 249
 250         cfgr &= ~CFGR_VALID_DATA_MASK;
 251         switch (params_format(params)) {
 252         case SNDRV_PCM_FORMAT_S16_LE:
 253                 cfgr |= CFGR_VALID_DATA_16bit;
 254                 break;
 255         case SNDRV_PCM_FORMAT_S20_3LE:
 256                 cfgr |= CFGR_VALID_DATA_20bit;
 257                 break;
 258         case SNDRV_PCM_FORMAT_S24_LE:
 259                 cfgr |= CFGR_VALID_DATA_24bit;
 260                 break;
 261         default:
 262                 goto err;
 263         }
 264
 265         cfgr &= ~CFGR_HALFWORD_TX_MASK;
 266         cfgr |= CFGR_HALFWORD_TX_ENABLE;
 267
 268         /* no need divder, let set_syclk care about this */
 269         cfgr &= ~CFGR_CLK_RATE_MASK;
 270         cfgr |= (0x0<<16);
 271
 272         cfgr &= ~CFGR_JUSTIFIED_MASK;
 273         cfgr |= CFGR_JUSTIFIED_RIGHT;
 274
 275         cfgr &= ~CFGR_CSE_MASK;
 276         cfgr |= CFGR_CSE_ENABLE;
 277
 278         cfgr &= ~CFGR_LINEAR_MASK;
 279         cfgr |= CFGR_LINEAR_PCM;
 280
 281         cfgr &= ~CFGR_PRE_CHANGE_MASK;
 282         cfgr |= CFGR_PRE_CHANGE_ENALBLE;
 283
 284         spdif->cfgr = cfgr;
 285         writel(cfgr, regs + CFGR);
 286
 287         intcr = readl(regs + INTCR) & (~INTCR_SDBEIE_MASK);
 288         intcr |= INTCR_SDBEIE_DISABLE;
 289         writel(intcr, regs + INTCR);
 290
 291         dmac = readl(regs + DMACR) & (~DMACR_TRAN_DATA_LEVEL_MASK);
 292         dmac |= DMA_DATA_LEVEL_16;
 293         spdif->dmac = dmac;
 294         writel(dmac, regs + DMACR);
 295
 296         /* channel status bit */
 297         memset(chnsta, 0x0, CHNSTA_BYTES);
 298         switch (params_rate(params)) {
 299         case 44100:
 300                 val = CHNS_SAMPLE_FREQ_44P1K;
 301                 break;
 302         case 48000:
 303                 val = CHNS_SAMPLE_FREQ_48K;
 304                 break;
 305         case 88200:
 306                 val = CHNS_SAMPLE_FREQ_88P2K;
 307                 break;
 308         case 96000:
 309                 val = CHNS_SAMPLE_FREQ_96K;
 310                 break;
 311         case 176400:
 312                 val = CHNS_SAMPLE_FREQ_176P4K;
 313                 break;
 314         case 192000:
 315                 val = CHNS_SAMPLE_FREQ_192K;
 316                 break;
 317         default:
 318                 val = CHNS_SAMPLE_FREQ_44P1K;
 319                 break;
 320         }
 321
 322         chnsta[0] |= BIT_1_LPCM;
 323         chnsta[3] |= val;
 324         chnsta[4] |= ((~val)<<4 | CHNS_SAMPLE_WORD_LEN_16);
 325
 326         chnregval = (chnsta[4] << 16) | (chnsta[4]);
 327         writel(chnregval, regs + SPDIF_CHNSR02_ADDR);
 328
 329         chnregval = (chnsta[3] << 24) | (chnsta[3] << 8);
 330         writel(chnregval, regs + SPDIF_CHNSR01_ADDR);
 331
 332         chnregval = (chnsta[1] << 24) | (chnsta[0] << 16) |
 333                                 (chnsta[1] << 8) | (chnsta[0]);
 334         writel(chnregval, regs + SPDIF_CHNSR00_ADDR);
 335
 336         spin_unlock_irqrestore(&spdif->lock, flags);
 337
 338         return 0;
 339 err:
 340         spin_unlock_irqrestore(&spdif->lock, flags);
 341         return -EINVAL;
 342 }
 343
 344 #ifdef CONFIG_PM
 345 static int spdif_suspend(struct snd_soc_dai *cpu_dai)
 346 {
 347         struct rockchip_spdif_info *spdif = to_info(cpu_dai);
 348
 349         dev_dbg(spdif->dev, "%s\n", __func__);
 350         return 0;
 351 }
 352
 353 static int spdif_resume(struct snd_soc_dai *cpu_dai)
 354 {
 355         struct rockchip_spdif_info *spdif = to_info(cpu_dai);
 356
 357         dev_dbg(spdif->dev, "%s\n", __func__);
 358         return 0;
 359 }
 360 #else
 361 #define spdif_suspend NULL
 362 #define spdif_resume NULL
 363 #endif
 364
 365 static struct snd_soc_dai_ops spdif_dai_ops = {
 366         .set_sysclk     = spdif_set_syclk,
 367         .trigger        = spdif_trigger,
 368         .hw_params      = spdif_hw_params,
 369 };
 370
 371 struct snd_soc_dai_driver rockchip_spdif_dai = {
 372         .name = "rockchip-spdif",
 373         .playback = {
 374                 .stream_name = "SPDIF Playback",
 375                 .channels_min = 2,
 376                 .channels_max = 2,
 377                 .rates = SNDRV_PCM_RATE_8000_192000,
 378                 .formats = SNDRV_PCM_FMTBIT_S16_LE |
 379                            SNDRV_PCM_FMTBIT_S20_3LE |
 380                            SNDRV_PCM_FMTBIT_S24_LE, },
 381         .ops = &spdif_dai_ops,
 382         .suspend = spdif_suspend,
 383         .resume = spdif_resume,
 384 };
 385
 386 static const struct snd_soc_component_driver rockchip_spdif_component = {
 387         .name = "rockchip-spdif",
 388 };
 389
 390 static int spdif_probe(struct platform_device *pdev)
 391 {
 392         struct resource *memregion;
 393         struct resource *mem_res;
 394         struct rockchip_spdif_info *spdif;
 395         int ret;
 396
 397         spdif = devm_kzalloc(&pdev->dev, sizeof(
 398                 struct rockchip_spdif_info), GFP_KERNEL);
 399         if (!spdif) {
 400                 dev_err(&pdev->dev, "Can't allocate spdif info\n");
 401                 return -ENOMEM;
 402         }
 403
 404         spdif->dev = &pdev->dev;
 405         platform_set_drvdata(pdev, spdif);
 406
 407         spin_lock_init(&spdif->lock);
 408
 409         /* get spdif register region. */
 410         mem_res = platform_get_resource(pdev, IORESOURCE_MEM, 0);
 411         if (!mem_res) {
 412                 dev_err(&pdev->dev, "No memory resource\n");
 413                 ret = -ENOENT;
 414                 goto err_;
 415         }
 416         memregion = devm_request_mem_region(&pdev->dev,
 417                                             mem_res->start,
 418                                             resource_size(mem_res),
 419                                             "rockchip-spdif");
 420         if (!memregion) {
 421                 dev_err(&pdev->dev, "Memory region already claimed\n");
 422                 ret = -EBUSY;
 423                 goto err_;
 424         }
 425         spdif->regs = devm_ioremap(&pdev->dev,
 426                                    memregion->start,
 427                                    resource_size(memregion));
 428         if (!spdif->regs) {
 429                 dev_err(&pdev->dev, "ioremap failed\n");
 430                 ret = -ENOMEM;
 431                 goto err_;
 432         }
 433
 434         /* get spdif clock and init. */
 435         spdif->hclk = devm_clk_get(&pdev->dev, "spdif_hclk");
 436         if (IS_ERR(spdif->hclk)) {
 437                 dev_err(&pdev->dev, "Can't retrieve spdif hclk\n");
 438                 spdif->hclk = NULL;
 439         }
 440         clk_prepare_enable(spdif->hclk);
 441
 442         spdif->clk = devm_clk_get(&pdev->dev, "spdif_mclk");
 443         if (IS_ERR(spdif->clk)) {
 444                 dev_err(&pdev->dev, "Can't retrieve spdif mclk\n");
 445                 ret = -ENOMEM;
 446                 goto err_;
 447         }
 448         /* init freq */
 449         clk_set_rate(spdif->clk, 11289600);
 450         clk_prepare_enable(spdif->clk);
 451
 452         spdif->dma_playback.addr = mem_res->start + SMPDR;
 453         spdif->dma_playback.addr_width = DMA_SLAVE_BUSWIDTH_4_BYTES;
 454         spdif->dma_playback.maxburst = 4;
 455
 456         ret = snd_soc_register_component(&pdev->dev,
 457                                          &rockchip_spdif_component,
 458                                          &rockchip_spdif_dai, 1);
 459         if (ret) {
 460                 dev_err(&pdev->dev, "Could not register DAI: %d\n", ret);
 461                 ret = -ENOMEM;
 462                 goto err_;
 463         }
 464
 465         ret = rockchip_pcm_platform_register(&pdev->dev);
 466         if (ret) {
 467                 dev_err(&pdev->dev, "Could not register PCM: %d\n", ret);
 468                 goto err_;
 469         }
 470
 471         dev_info(&pdev->dev, "spdif ready.\n");
 472
 473         return 0;
 474
 475 err_:
 476         platform_set_drvdata(pdev, NULL);
 477
 478         return ret;
 479 }
 480
 481 static int spdif_remove(struct platform_device *pdev)
 482 {
 483         rockchip_pcm_platform_unregister(&pdev->dev);
 484         snd_soc_unregister_component(&pdev->dev);
 485
 486         return 0;
 487 }
 488
 489 #ifdef CONFIG_OF
 490 static const struct of_device_id rockchip_spdif_match[] = {
 491         { .compatible = "rockchip-spdif", },
 492         {},
 493 };
 494 MODULE_DEVICE_TABLE(of, rockchip_spdif_match);
 495 #endif
 496
 497 static struct platform_driver rockchip_spdif_driver = {
 498         .probe  = spdif_probe,
 499         .remove = spdif_remove,
 500         .driver = {
 501                 .name   = "rockchip-spdif",
 502                 .of_match_table = of_match_ptr(rockchip_spdif_match),
 503         },
 504 };
 505 module_platform_driver(rockchip_spdif_driver);
 506
 507 MODULE_AUTHOR("Sugar <sugar.zhang@rock-chips.com>");
 508 MODULE_DESCRIPTION("Rockchip S/PDIF Controller Driver");
 509 MODULE_LICENSE("GPL v2");
 510 MODULE_ALIAS("platform:rockchip-spdif");