test/CodeGen/AArch64/neon-scalar-compare.ll

   1 ; RUN: llc -mtriple=aarch64-none-linux-gnu -mattr=+neon < %s | FileCheck %s
   2 ; arm64 has (the non-trivial parts of) this test covered by vcmp.ll
   3
   4 ;; Scalar Integer Compare
   5
   6 define i64 @test_vceqd(i64 %a, i64 %b) {
   7 ; CHECK: test_vceqd
   8 ; CHECK: cmeq {{d[0-9]+}}, {{d[0-9]}}, {{d[0-9]}}
   9 entry:
  10   %vceq.i = insertelement <1 x i64> undef, i64 %a, i32 0
  11   %vceq1.i = insertelement <1 x i64> undef, i64 %b, i32 0
  12   %vceq2.i = call <1 x i64> @llvm.aarch64.neon.vceq.v1i64.v1i64.v1i64(<1 x i64> %vceq.i, <1 x i64> %vceq1.i)
  13   %0 = extractelement <1 x i64> %vceq2.i, i32 0
  14   ret i64 %0
  15 }
  16
  17 define i64 @test_vceqzd(i64 %a) {
  18 ; CHECK: test_vceqzd
  19 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, #0x0
  20 entry:
  21   %vceqz.i = insertelement <1 x i64> undef, i64 %a, i32 0
  22   %vceqz1.i = call <1 x i64> @llvm.aarch64.neon.vceq.v1i64.v1i64.v1i64(<1 x i64> %vceqz.i, <1 x i64> zeroinitializer)
  23   %0 = extractelement <1 x i64> %vceqz1.i, i32 0
  24   ret i64 %0
  25 }
  26
  27 define i64 @test_vcged(i64 %a, i64 %b) {
  28 ; CHECK: test_vcged
  29 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
  30 entry:
  31   %vcge.i = insertelement <1 x i64> undef, i64 %a, i32 0
  32   %vcge1.i = insertelement <1 x i64> undef, i64 %b, i32 0
  33   %vcge2.i = call <1 x i64> @llvm.aarch64.neon.vcge.v1i64.v1i64.v1i64(<1 x i64> %vcge.i, <1 x i64> %vcge1.i)
  34   %0 = extractelement <1 x i64> %vcge2.i, i32 0
  35   ret i64 %0
  36 }
  37
  38 define i64 @test_vcgezd(i64 %a) {
  39 ; CHECK: test_vcgezd
  40 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, #0x0
  41 entry:
  42   %vcgez.i = insertelement <1 x i64> undef, i64 %a, i32 0
  43   %vcgez1.i = call <1 x i64> @llvm.aarch64.neon.vcge.v1i64.v1i64.v1i64(<1 x i64> %vcgez.i, <1 x i64> zeroinitializer)
  44   %0 = extractelement <1 x i64> %vcgez1.i, i32 0
  45   ret i64 %0
  46 }
  47
  48 define i64 @test_vcgtd(i64 %a, i64 %b) {
  49 ; CHECK: test_vcgtd
  50 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
  51 entry:
  52   %vcgt.i = insertelement <1 x i64> undef, i64 %a, i32 0
  53   %vcgt1.i = insertelement <1 x i64> undef, i64 %b, i32 0
  54   %vcgt2.i = call <1 x i64> @llvm.aarch64.neon.vcgt.v1i64.v1i64.v1i64(<1 x i64> %vcgt.i, <1 x i64> %vcgt1.i)
  55   %0 = extractelement <1 x i64> %vcgt2.i, i32 0
  56   ret i64 %0
  57 }
  58
  59 define i64 @test_vcgtzd(i64 %a) {
  60 ; CHECK: test_vcgtzd
  61 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, #0x0
  62 entry:
  63   %vcgtz.i = insertelement <1 x i64> undef, i64 %a, i32 0
  64   %vcgtz1.i = call <1 x i64> @llvm.aarch64.neon.vcgt.v1i64.v1i64.v1i64(<1 x i64> %vcgtz.i, <1 x i64> zeroinitializer)
  65   %0 = extractelement <1 x i64> %vcgtz1.i, i32 0
  66   ret i64 %0
  67 }
  68
  69 define i64 @test_vcled(i64 %a, i64 %b) {
  70 ; CHECK: test_vcled
  71 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
  72 entry:
  73   %vcgt.i = insertelement <1 x i64> undef, i64 %b, i32 0
  74   %vcgt1.i = insertelement <1 x i64> undef, i64 %a, i32 0
  75   %vcgt2.i = call <1 x i64> @llvm.aarch64.neon.vcgt.v1i64.v1i64.v1i64(<1 x i64> %vcgt.i, <1 x i64> %vcgt1.i)
  76   %0 = extractelement <1 x i64> %vcgt2.i, i32 0
  77   ret i64 %0
  78 }
  79
  80 define i64 @test_vclezd(i64 %a) {
  81 ; CHECK: test_vclezd
  82 ; CHECK: cmle {{d[0-9]}}, {{d[0-9]}}, #0x0
  83 entry:
  84   %vclez.i = insertelement <1 x i64> undef, i64 %a, i32 0
  85   %vclez1.i = call <1 x i64> @llvm.aarch64.neon.vclez.v1i64.v1i64.v1i64(<1 x i64> %vclez.i, <1 x i64> zeroinitializer)
  86   %0 = extractelement <1 x i64> %vclez1.i, i32 0
  87   ret i64 %0
  88 }
  89
  90 define i64 @test_vcltd(i64 %a, i64 %b) {
  91 ; CHECK: test_vcltd
  92 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
  93 entry:
  94   %vcge.i = insertelement <1 x i64> undef, i64 %b, i32 0
  95   %vcge1.i = insertelement <1 x i64> undef, i64 %a, i32 0
  96   %vcge2.i = call <1 x i64> @llvm.aarch64.neon.vcge.v1i64.v1i64.v1i64(<1 x i64> %vcge.i, <1 x i64> %vcge1.i)
  97   %0 = extractelement <1 x i64> %vcge2.i, i32 0
  98   ret i64 %0
  99 }
 100
 101 define i64 @test_vcltzd(i64 %a) {
 102 ; CHECK: test_vcltzd
 103 ; CHECK: cmlt {{d[0-9]}}, {{d[0-9]}}, #0x0
 104 entry:
 105   %vcltz.i = insertelement <1 x i64> undef, i64 %a, i32 0
 106   %vcltz1.i = call <1 x i64> @llvm.aarch64.neon.vcltz.v1i64.v1i64.v1i64(<1 x i64> %vcltz.i, <1 x i64> zeroinitializer)
 107   %0 = extractelement <1 x i64> %vcltz1.i, i32 0
 108   ret i64 %0
 109 }
 110
 111 define i64 @test_vtstd(i64 %a, i64 %b) {
 112 ; CHECK: test_vtstd
 113 ; CHECK: cmtst {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 114 entry:
 115   %vtst.i = insertelement <1 x i64> undef, i64 %a, i32 0
 116   %vtst1.i = insertelement <1 x i64> undef, i64 %b, i32 0
 117   %vtst2.i = call <1 x i64> @llvm.aarch64.neon.vtstd.v1i64.v1i64.v1i64(<1 x i64> %vtst.i, <1 x i64> %vtst1.i)
 118   %0 = extractelement <1 x i64> %vtst2.i, i32 0
 119   ret i64 %0
 120 }
 121
 122
 123 define <1 x i64> @test_vcage_f64(<1 x double> %a, <1 x double> %b) #0 {
 124 ; CHECK: test_vcage_f64
 125 ; CHECK: facge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 126   %vcage2.i = tail call <1 x i64> @llvm.arm.neon.vacge.v1i64.v1f64(<1 x double> %a, <1 x double> %b) #2
 127   ret <1 x i64> %vcage2.i
 128 }
 129
 130 define <1 x i64> @test_vcagt_f64(<1 x double> %a, <1 x double> %b) #0 {
 131 ; CHECK: test_vcagt_f64
 132 ; CHECK: facgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 133   %vcagt2.i = tail call <1 x i64> @llvm.arm.neon.vacgt.v1i64.v1f64(<1 x double> %a, <1 x double> %b) #2
 134   ret <1 x i64> %vcagt2.i
 135 }
 136
 137 define <1 x i64> @test_vcale_f64(<1 x double> %a, <1 x double> %b) #0 {
 138 ; CHECK: test_vcale_f64
 139 ; CHECK: facge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 140   %vcage2.i = tail call <1 x i64> @llvm.arm.neon.vacge.v1i64.v1f64(<1 x double> %b, <1 x double> %a) #2
 141   ret <1 x i64> %vcage2.i
 142 }
 143
 144 define <1 x i64> @test_vcalt_f64(<1 x double> %a, <1 x double> %b) #0 {
 145 ; CHECK: test_vcalt_f64
 146 ; CHECK: facgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 147   %vcagt2.i = tail call <1 x i64> @llvm.arm.neon.vacgt.v1i64.v1f64(<1 x double> %b, <1 x double> %a) #2
 148   ret <1 x i64> %vcagt2.i
 149 }
 150
 151 define <1 x i64> @test_vceq_s64(<1 x i64> %a, <1 x i64> %b) #0 {
 152 ; CHECK: test_vceq_s64
 153 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 154   %cmp.i = icmp eq <1 x i64> %a, %b
 155   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 156   ret <1 x i64> %sext.i
 157 }
 158
 159 define <1 x i64> @test_vceq_u64(<1 x i64> %a, <1 x i64> %b) #0 {
 160 ; CHECK: test_vceq_u64
 161 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 162   %cmp.i = icmp eq <1 x i64> %a, %b
 163   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 164   ret <1 x i64> %sext.i
 165 }
 166
 167 define <1 x i64> @test_vceq_f64(<1 x double> %a, <1 x double> %b) #0 {
 168 ; CHECK: test_vceq_f64
 169 ; CHECK: fcmeq {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 170   %cmp.i = fcmp oeq <1 x double> %a, %b
 171   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 172   ret <1 x i64> %sext.i
 173 }
 174
 175 define <1 x i64> @test_vcge_s64(<1 x i64> %a, <1 x i64> %b) #0 {
 176 ; CHECK: test_vcge_s64
 177 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 178   %cmp.i = icmp sge <1 x i64> %a, %b
 179   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 180   ret <1 x i64> %sext.i
 181 }
 182
 183 define <1 x i64> @test_vcge_u64(<1 x i64> %a, <1 x i64> %b) #0 {
 184 ; CHECK: test_vcge_u64
 185 ; CHECK: cmhs {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 186   %cmp.i = icmp uge <1 x i64> %a, %b
 187   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 188   ret <1 x i64> %sext.i
 189 }
 190
 191 define <1 x i64> @test_vcge_f64(<1 x double> %a, <1 x double> %b) #0 {
 192 ; CHECK: test_vcge_f64
 193 ; CHECK: fcmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 194   %cmp.i = fcmp oge <1 x double> %a, %b
 195   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 196   ret <1 x i64> %sext.i
 197 }
 198
 199 define <1 x i64> @test_vcle_s64(<1 x i64> %a, <1 x i64> %b) #0 {
 200 ; CHECK: test_vcle_s64
 201 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 202   %cmp.i = icmp sle <1 x i64> %a, %b
 203   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 204   ret <1 x i64> %sext.i
 205 }
 206
 207 define <1 x i64> @test_vcle_u64(<1 x i64> %a, <1 x i64> %b) #0 {
 208 ; CHECK: test_vcle_u64
 209 ; CHECK: cmhs {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 210   %cmp.i = icmp ule <1 x i64> %a, %b
 211   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 212   ret <1 x i64> %sext.i
 213 }
 214
 215 define <1 x i64> @test_vcle_f64(<1 x double> %a, <1 x double> %b) #0 {
 216 ; CHECK: test_vcle_f64
 217 ; CHECK: fcmge {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 218   %cmp.i = fcmp ole <1 x double> %a, %b
 219   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 220   ret <1 x i64> %sext.i
 221 }
 222
 223 define <1 x i64> @test_vcgt_s64(<1 x i64> %a, <1 x i64> %b) #0 {
 224 ; CHECK: test_vcgt_s64
 225 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 226   %cmp.i = icmp sgt <1 x i64> %a, %b
 227   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 228   ret <1 x i64> %sext.i
 229 }
 230
 231 define <1 x i64> @test_vcgt_u64(<1 x i64> %a, <1 x i64> %b) #0 {
 232 ; CHECK: test_vcgt_u64
 233 ; CHECK: cmhi {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 234   %cmp.i = icmp ugt <1 x i64> %a, %b
 235   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 236   ret <1 x i64> %sext.i
 237 }
 238
 239 define <1 x i64> @test_vcgt_f64(<1 x double> %a, <1 x double> %b) #0 {
 240 ; CHECK: test_vcgt_f64
 241 ; CHECK: fcmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 242   %cmp.i = fcmp ogt <1 x double> %a, %b
 243   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 244   ret <1 x i64> %sext.i
 245 }
 246
 247 define <1 x i64> @test_vclt_s64(<1 x i64> %a, <1 x i64> %b) #0 {
 248 ; CHECK: test_vclt_s64
 249 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 250   %cmp.i = icmp slt <1 x i64> %a, %b
 251   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 252   ret <1 x i64> %sext.i
 253 }
 254
 255 define <1 x i64> @test_vclt_u64(<1 x i64> %a, <1 x i64> %b) #0 {
 256 ; CHECK: test_vclt_u64
 257 ; CHECK: cmhi {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 258   %cmp.i = icmp ult <1 x i64> %a, %b
 259   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 260   ret <1 x i64> %sext.i
 261 }
 262
 263 define <1 x i64> @test_vclt_f64(<1 x double> %a, <1 x double> %b) #0 {
 264 ; CHECK: test_vclt_f64
 265 ; CHECK: fcmgt {{d[0-9]}}, {{d[0-9]}}, {{d[0-9]}}
 266   %cmp.i = fcmp olt <1 x double> %a, %b
 267   %sext.i = sext <1 x i1> %cmp.i to <1 x i64>
 268   ret <1 x i64> %sext.i
 269 }
 270
 271 define <1 x i64> @test_vceqz_s64(<1 x i64> %a) #0 {
 272 ; CHECK: test_vceqz_s64
 273 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, #0x0
 274   %1 = icmp eq <1 x i64> %a, zeroinitializer
 275   %vceqz.i = sext <1 x i1> %1 to <1 x i64>
 276   ret <1 x i64> %vceqz.i
 277 }
 278
 279 define <1 x i64> @test_vceqz_u64(<1 x i64> %a) #0 {
 280 ; CHECK: test_vceqz_u64
 281 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, #0x0
 282   %1 = icmp eq <1 x i64> %a, zeroinitializer
 283   %vceqz.i = sext <1 x i1> %1 to <1 x i64>
 284   ret <1 x i64> %vceqz.i
 285 }
 286
 287 define <1 x i64> @test_vceqz_p64(<1 x i64> %a) #0 {
 288 ; CHECK: test_vceqz_p64
 289 ; CHECK: cmeq {{d[0-9]}}, {{d[0-9]}}, #0x0
 290   %1 = icmp eq <1 x i64> %a, zeroinitializer
 291   %vceqz.i = sext <1 x i1> %1 to <1 x i64>
 292   ret <1 x i64> %vceqz.i
 293 }
 294
 295 define <2 x i64> @test_vceqzq_p64(<2 x i64> %a) #0 {
 296 ; CHECK: test_vceqzq_p64
 297 ; CHECK: cmeq  {{v[0-9]}}.2d, {{v[0-9]}}.2d, #0
 298   %1 = icmp eq <2 x i64> %a, zeroinitializer
 299   %vceqz.i = sext <2 x i1> %1 to <2 x i64>
 300   ret <2 x i64> %vceqz.i
 301 }
 302
 303 define <1 x i64> @test_vcgez_s64(<1 x i64> %a) #0 {
 304 ; CHECK: test_vcgez_s64
 305 ; CHECK: cmge {{d[0-9]}}, {{d[0-9]}}, #0x0
 306   %1 = icmp sge <1 x i64> %a, zeroinitializer
 307   %vcgez.i = sext <1 x i1> %1 to <1 x i64>
 308   ret <1 x i64> %vcgez.i
 309 }
 310
 311 define <1 x i64> @test_vclez_s64(<1 x i64> %a) #0 {
 312 ; CHECK: test_vclez_s64
 313 ; CHECK: cmle {{d[0-9]}}, {{d[0-9]}}, #0x0
 314   %1 = icmp sle <1 x i64> %a, zeroinitializer
 315   %vclez.i = sext <1 x i1> %1 to <1 x i64>
 316   ret <1 x i64> %vclez.i
 317 }
 318
 319 define <1 x i64> @test_vcgtz_s64(<1 x i64> %a) #0 {
 320 ; CHECK: test_vcgtz_s64
 321 ; CHECK: cmgt {{d[0-9]}}, {{d[0-9]}}, #0x0
 322   %1 = icmp sgt <1 x i64> %a, zeroinitializer
 323   %vcgtz.i = sext <1 x i1> %1 to <1 x i64>
 324   ret <1 x i64> %vcgtz.i
 325 }
 326
 327 define <1 x i64> @test_vcltz_s64(<1 x i64> %a) #0 {
 328 ; CHECK: test_vcltz_s64
 329 ; CHECK: cmlt {{d[0-9]}}, {{d[0-9]}}, #0
 330   %1 = icmp slt <1 x i64> %a, zeroinitializer
 331   %vcltz.i = sext <1 x i1> %1 to <1 x i64>
 332   ret <1 x i64> %vcltz.i
 333 }
 334
 335 declare <1 x i64> @llvm.arm.neon.vacgt.v1i64.v1f64(<1 x double>, <1 x double>)
 336 declare <1 x i64> @llvm.arm.neon.vacge.v1i64.v1f64(<1 x double>, <1 x double>)
 337 declare <1 x i64> @llvm.aarch64.neon.vtstd.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 338 declare <1 x i64> @llvm.aarch64.neon.vcltz.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 339 declare <1 x i64> @llvm.aarch64.neon.vchs.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 340 declare <1 x i64> @llvm.aarch64.neon.vcge.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 341 declare <1 x i64> @llvm.aarch64.neon.vclez.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 342 declare <1 x i64> @llvm.aarch64.neon.vchi.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 343 declare <1 x i64> @llvm.aarch64.neon.vcgt.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)
 344 declare <1 x i64> @llvm.aarch64.neon.vceq.v1i64.v1i64.v1i64(<1 x i64>, <1 x i64>)