test/CodeGen/AMDGPU/si-scheduler.ll

   1 ; RUN: llc -march=amdgcn -mcpu=SI --misched=si < %s | FileCheck %s
   2
   3 ; The test checks the "si" machine scheduler pass works correctly.
   4
   5 ; CHECK-LABEL: {{^}}main:
   6 ; CHECK: s_wqm
   7 ; CHECK: s_load_dwordx4
   8 ; CHECK: s_load_dwordx8
   9 ; CHECK: s_waitcnt lgkmcnt(0)
  10 ; CHECK: image_sample
  11 ; CHECK: s_waitcnt vmcnt(0)
  12 ; CHECK: exp
  13 ; CHECK: s_endpgm
  14
  15 define void @main([6 x <16 x i8>] addrspace(2)* byval, [17 x <16 x i8>] addrspace(2)* byval, [17 x <4 x i32>] addrspace(2)* byval, [34 x <8 x i32>] addrspace(2)* byval, float inreg, i32 inreg, <2 x i32>,
  16 <2 x i32>, <2 x i32>, <3 x i32>, <2 x i32>, <2 x i32>, <2 x i32>, float, float, float, float, float, float, i32, float, float) #0 {
  17 main_body:
  18   %22 = bitcast [34 x <8 x i32>] addrspace(2)* %3 to <32 x i8> addrspace(2)*
  19   %23 = load <32 x i8>, <32 x i8> addrspace(2)* %22, align 32, !tbaa !0
  20   %24 = bitcast [17 x <4 x i32>] addrspace(2)* %2 to <16 x i8> addrspace(2)*
  21   %25 = load <16 x i8>, <16 x i8> addrspace(2)* %24, align 16, !tbaa !0
  22   %26 = call float @llvm.SI.fs.interp(i32 0, i32 0, i32 %5, <2 x i32> %11)
  23   %27 = call float @llvm.SI.fs.interp(i32 1, i32 0, i32 %5, <2 x i32> %11)
  24   %28 = bitcast float %26 to i32
  25   %29 = bitcast float %27 to i32
  26   %30 = insertelement <2 x i32> undef, i32 %28, i32 0
  27   %31 = insertelement <2 x i32> %30, i32 %29, i32 1
  28   %32 = call <4 x float> @llvm.SI.sample.v2i32(<2 x i32> %31, <32 x i8> %23, <16 x i8> %25, i32 2)
  29   %33 = extractelement <4 x float> %32, i32 0
  30   %34 = extractelement <4 x float> %32, i32 1
  31   %35 = extractelement <4 x float> %32, i32 2
  32   %36 = extractelement <4 x float> %32, i32 3
  33   %37 = call i32 @llvm.SI.packf16(float %33, float %34)
  34   %38 = bitcast i32 %37 to float
  35   %39 = call i32 @llvm.SI.packf16(float %35, float %36)
  36   %40 = bitcast i32 %39 to float
  37   call void @llvm.SI.export(i32 15, i32 1, i32 1, i32 0, i32 1, float %38, float %40, float %38, float %40)
  38   ret void
  39 }
  40
  41 ; Function Attrs: nounwind readnone
  42 declare float @llvm.SI.fs.interp(i32, i32, i32, <2 x i32>) #1
  43
  44 ; Function Attrs: nounwind readnone
  45 declare <4 x float> @llvm.SI.sample.v2i32(<2 x i32>, <32 x i8>, <16 x i8>, i32) #1
  46
  47 ; Function Attrs: nounwind readnone
  48 declare i32 @llvm.SI.packf16(float, float) #1
  49
  50 declare void @llvm.SI.export(i32, i32, i32, i32, i32, float, float, float, float)
  51
  52 attributes #0 = { "ShaderType"="0" "enable-no-nans-fp-math"="true" }
  53 attributes #1 = { nounwind readnone }
  54
  55 !0 = !{!"const", null, i32 1}