test/CodeGen/ARM/vcls.ll

   1 ; RUN: llvm-as < %s | llc -march=arm -mattr=+neon > %t
   2 ; RUN: grep {vcls\\.s8} %t | count 2
   3 ; RUN: grep {vcls\\.s16} %t | count 2
   4 ; RUN: grep {vcls\\.s32} %t | count 2
   5
   6 define <8 x i8> @vclss8(<8 x i8>* %A) nounwind {
   7         %tmp1 = load <8 x i8>* %A
   8         %tmp2 = call <8 x i8> @llvm.arm.neon.vcls.v8i8(<8 x i8> %tmp1)
   9         ret <8 x i8> %tmp2
  10 }
  11
  12 define <4 x i16> @vclss16(<4 x i16>* %A) nounwind {
  13         %tmp1 = load <4 x i16>* %A
  14         %tmp2 = call <4 x i16> @llvm.arm.neon.vcls.v4i16(<4 x i16> %tmp1)
  15         ret <4 x i16> %tmp2
  16 }
  17
  18 define <2 x i32> @vclss32(<2 x i32>* %A) nounwind {
  19         %tmp1 = load <2 x i32>* %A
  20         %tmp2 = call <2 x i32> @llvm.arm.neon.vcls.v2i32(<2 x i32> %tmp1)
  21         ret <2 x i32> %tmp2
  22 }
  23
  24 define <16 x i8> @vclsQs8(<16 x i8>* %A) nounwind {
  25         %tmp1 = load <16 x i8>* %A
  26         %tmp2 = call <16 x i8> @llvm.arm.neon.vcls.v16i8(<16 x i8> %tmp1)
  27         ret <16 x i8> %tmp2
  28 }
  29
  30 define <8 x i16> @vclsQs16(<8 x i16>* %A) nounwind {
  31         %tmp1 = load <8 x i16>* %A
  32         %tmp2 = call <8 x i16> @llvm.arm.neon.vcls.v8i16(<8 x i16> %tmp1)
  33         ret <8 x i16> %tmp2
  34 }
  35
  36 define <4 x i32> @vclsQs32(<4 x i32>* %A) nounwind {
  37         %tmp1 = load <4 x i32>* %A
  38         %tmp2 = call <4 x i32> @llvm.arm.neon.vcls.v4i32(<4 x i32> %tmp1)
  39         ret <4 x i32> %tmp2
  40 }
  41
  42 declare <8 x i8>  @llvm.arm.neon.vcls.v8i8(<8 x i8>) nounwind readnone
  43 declare <4 x i16> @llvm.arm.neon.vcls.v4i16(<4 x i16>) nounwind readnone
  44 declare <2 x i32> @llvm.arm.neon.vcls.v2i32(<2 x i32>) nounwind readnone
  45
  46 declare <16 x i8> @llvm.arm.neon.vcls.v16i8(<16 x i8>) nounwind readnone
  47 declare <8 x i16> @llvm.arm.neon.vcls.v8i16(<8 x i16>) nounwind readnone
  48 declare <4 x i32> @llvm.arm.neon.vcls.v4i32(<4 x i32>) nounwind readnone