test/CodeGen/Mips/dsp-r1.ll

   1 ; RUN: llc -march=mipsel -mattr=+dsp < %s | FileCheck %s
   2
   3 define i32 @test__builtin_mips_extr_w1(i32 %i0, i32, i64 %a0) nounwind {
   4 entry:
   5 ; CHECK: extr.w
   6
   7   %1 = tail call i32 @llvm.mips.extr.w(i64 %a0, i32 15)
   8   ret i32 %1
   9 }
  10
  11 declare i32 @llvm.mips.extr.w(i64, i32) nounwind
  12
  13 define i32 @test__builtin_mips_extr_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  14 entry:
  15 ; CHECK: extrv.w
  16
  17   %1 = tail call i32 @llvm.mips.extr.w(i64 %a0, i32 %a1)
  18   ret i32 %1
  19 }
  20
  21 define i32 @test__builtin_mips_extr_r_w1(i32 %i0, i32, i64 %a0) nounwind {
  22 entry:
  23 ; CHECK: extr_r.w
  24
  25   %1 = tail call i32 @llvm.mips.extr.r.w(i64 %a0, i32 15)
  26   ret i32 %1
  27 }
  28
  29 declare i32 @llvm.mips.extr.r.w(i64, i32) nounwind
  30
  31 define i32 @test__builtin_mips_extr_s_h1(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  32 entry:
  33 ; CHECK: extrv_s.h
  34
  35   %1 = tail call i32 @llvm.mips.extr.s.h(i64 %a0, i32 %a1)
  36   ret i32 %1
  37 }
  38
  39 declare i32 @llvm.mips.extr.s.h(i64, i32) nounwind
  40
  41 define i32 @test__builtin_mips_extr_rs_w1(i32 %i0, i32, i64 %a0) nounwind {
  42 entry:
  43 ; CHECK: extr_rs.w
  44
  45   %1 = tail call i32 @llvm.mips.extr.rs.w(i64 %a0, i32 15)
  46   ret i32 %1
  47 }
  48
  49 declare i32 @llvm.mips.extr.rs.w(i64, i32) nounwind
  50
  51 define i32 @test__builtin_mips_extr_rs_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  52 entry:
  53 ; CHECK: extrv_rs.w
  54
  55   %1 = tail call i32 @llvm.mips.extr.rs.w(i64 %a0, i32 %a1)
  56   ret i32 %1
  57 }
  58
  59 define i32 @test__builtin_mips_extr_s_h2(i32 %i0, i32, i64 %a0) nounwind {
  60 entry:
  61 ; CHECK: extr_s.h
  62
  63   %1 = tail call i32 @llvm.mips.extr.s.h(i64 %a0, i32 15)
  64   ret i32 %1
  65 }
  66
  67 define i32 @test__builtin_mips_extr_r_w2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  68 entry:
  69 ; CHECK: extrv_r.w
  70
  71   %1 = tail call i32 @llvm.mips.extr.r.w(i64 %a0, i32 %a1)
  72   ret i32 %1
  73 }
  74
  75 define i32 @test__builtin_mips_extp1(i32 %i0, i32, i64 %a0) nounwind {
  76 entry:
  77 ; CHECK: extp
  78
  79   %1 = tail call i32 @llvm.mips.extp(i64 %a0, i32 15)
  80   ret i32 %1
  81 }
  82
  83 declare i32 @llvm.mips.extp(i64, i32) nounwind
  84
  85 define i32 @test__builtin_mips_extp2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
  86 entry:
  87 ; CHECK: extpv
  88
  89   %1 = tail call i32 @llvm.mips.extp(i64 %a0, i32 %a1)
  90   ret i32 %1
  91 }
  92
  93 define i32 @test__builtin_mips_extpdp1(i32 %i0, i32, i64 %a0) nounwind {
  94 entry:
  95 ; CHECK: extpdp
  96
  97   %1 = tail call i32 @llvm.mips.extpdp(i64 %a0, i32 15)
  98   ret i32 %1
  99 }
 100
 101 declare i32 @llvm.mips.extpdp(i64, i32) nounwind
 102
 103 define i32 @test__builtin_mips_extpdp2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
 104 entry:
 105 ; CHECK: extpdpv
 106
 107   %1 = tail call i32 @llvm.mips.extpdp(i64 %a0, i32 %a1)
 108   ret i32 %1
 109 }
 110
 111 define i64 @test__builtin_mips_dpau_h_qbl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 112 entry:
 113 ; CHECK: dpau.h.qbl
 114
 115   %1 = bitcast i32 %a1.coerce to <4 x i8>
 116   %2 = bitcast i32 %a2.coerce to <4 x i8>
 117   %3 = tail call i64 @llvm.mips.dpau.h.qbl(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 118   ret i64 %3
 119 }
 120
 121 declare i64 @llvm.mips.dpau.h.qbl(i64, <4 x i8>, <4 x i8>) nounwind readnone
 122
 123 define i64 @test__builtin_mips_dpau_h_qbr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 124 entry:
 125 ; CHECK: dpau.h.qbr
 126
 127   %1 = bitcast i32 %a1.coerce to <4 x i8>
 128   %2 = bitcast i32 %a2.coerce to <4 x i8>
 129   %3 = tail call i64 @llvm.mips.dpau.h.qbr(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 130   ret i64 %3
 131 }
 132
 133 declare i64 @llvm.mips.dpau.h.qbr(i64, <4 x i8>, <4 x i8>) nounwind readnone
 134
 135 define i64 @test__builtin_mips_dpsu_h_qbl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 136 entry:
 137 ; CHECK: dpsu.h.qbl
 138
 139   %1 = bitcast i32 %a1.coerce to <4 x i8>
 140   %2 = bitcast i32 %a2.coerce to <4 x i8>
 141   %3 = tail call i64 @llvm.mips.dpsu.h.qbl(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 142   ret i64 %3
 143 }
 144
 145 declare i64 @llvm.mips.dpsu.h.qbl(i64, <4 x i8>, <4 x i8>) nounwind readnone
 146
 147 define i64 @test__builtin_mips_dpsu_h_qbr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind readnone {
 148 entry:
 149 ; CHECK: dpsu.h.qbr
 150
 151   %1 = bitcast i32 %a1.coerce to <4 x i8>
 152   %2 = bitcast i32 %a2.coerce to <4 x i8>
 153   %3 = tail call i64 @llvm.mips.dpsu.h.qbr(i64 %a0, <4 x i8> %1, <4 x i8> %2)
 154   ret i64 %3
 155 }
 156
 157 declare i64 @llvm.mips.dpsu.h.qbr(i64, <4 x i8>, <4 x i8>) nounwind readnone
 158
 159 define i64 @test__builtin_mips_dpaq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 160 entry:
 161 ; CHECK: dpaq_s.w.ph
 162
 163   %1 = bitcast i32 %a1.coerce to <2 x i16>
 164   %2 = bitcast i32 %a2.coerce to <2 x i16>
 165   %3 = tail call i64 @llvm.mips.dpaq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 166   ret i64 %3
 167 }
 168
 169 declare i64 @llvm.mips.dpaq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 170
 171 define i64 @test__builtin_mips_dpaq_sa_l_w1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind {
 172 entry:
 173 ; CHECK: dpaq_sa.l.w
 174
 175   %1 = tail call i64 @llvm.mips.dpaq.sa.l.w(i64 %a0, i32 %a1, i32 %a2)
 176   ret i64 %1
 177 }
 178
 179 declare i64 @llvm.mips.dpaq.sa.l.w(i64, i32, i32) nounwind
 180
 181 define i64 @test__builtin_mips_dpsq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 182 entry:
 183 ; CHECK: dpsq_s.w.ph
 184
 185   %1 = bitcast i32 %a1.coerce to <2 x i16>
 186   %2 = bitcast i32 %a2.coerce to <2 x i16>
 187   %3 = tail call i64 @llvm.mips.dpsq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 188   ret i64 %3
 189 }
 190
 191 declare i64 @llvm.mips.dpsq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 192
 193 define i64 @test__builtin_mips_dpsq_sa_l_w1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind {
 194 entry:
 195 ; CHECK: dpsq_sa.l.w
 196
 197   %1 = tail call i64 @llvm.mips.dpsq.sa.l.w(i64 %a0, i32 %a1, i32 %a2)
 198   ret i64 %1
 199 }
 200
 201 declare i64 @llvm.mips.dpsq.sa.l.w(i64, i32, i32) nounwind
 202
 203 define i64 @test__builtin_mips_mulsaq_s_w_ph1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 204 entry:
 205 ; CHECK: mulsaq_s.w.ph
 206
 207   %1 = bitcast i32 %a1.coerce to <2 x i16>
 208   %2 = bitcast i32 %a2.coerce to <2 x i16>
 209   %3 = tail call i64 @llvm.mips.mulsaq.s.w.ph(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 210   ret i64 %3
 211 }
 212
 213 declare i64 @llvm.mips.mulsaq.s.w.ph(i64, <2 x i16>, <2 x i16>) nounwind
 214
 215 define i64 @test__builtin_mips_maq_s_w_phl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 216 entry:
 217 ; CHECK: maq_s.w.phl
 218
 219   %1 = bitcast i32 %a1.coerce to <2 x i16>
 220   %2 = bitcast i32 %a2.coerce to <2 x i16>
 221   %3 = tail call i64 @llvm.mips.maq.s.w.phl(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 222   ret i64 %3
 223 }
 224
 225 declare i64 @llvm.mips.maq.s.w.phl(i64, <2 x i16>, <2 x i16>) nounwind
 226
 227 define i64 @test__builtin_mips_maq_s_w_phr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 228 entry:
 229 ; CHECK: maq_s.w.phr
 230
 231   %1 = bitcast i32 %a1.coerce to <2 x i16>
 232   %2 = bitcast i32 %a2.coerce to <2 x i16>
 233   %3 = tail call i64 @llvm.mips.maq.s.w.phr(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 234   ret i64 %3
 235 }
 236
 237 declare i64 @llvm.mips.maq.s.w.phr(i64, <2 x i16>, <2 x i16>) nounwind
 238
 239 define i64 @test__builtin_mips_maq_sa_w_phl1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 240 entry:
 241 ; CHECK: maq_sa.w.phl
 242
 243   %1 = bitcast i32 %a1.coerce to <2 x i16>
 244   %2 = bitcast i32 %a2.coerce to <2 x i16>
 245   %3 = tail call i64 @llvm.mips.maq.sa.w.phl(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 246   ret i64 %3
 247 }
 248
 249 declare i64 @llvm.mips.maq.sa.w.phl(i64, <2 x i16>, <2 x i16>) nounwind
 250
 251 define i64 @test__builtin_mips_maq_sa_w_phr1(i32 %i0, i32, i64 %a0, i32 %a1.coerce, i32 %a2.coerce) nounwind {
 252 entry:
 253 ; CHECK: maq_sa.w.phr
 254
 255   %1 = bitcast i32 %a1.coerce to <2 x i16>
 256   %2 = bitcast i32 %a2.coerce to <2 x i16>
 257   %3 = tail call i64 @llvm.mips.maq.sa.w.phr(i64 %a0, <2 x i16> %1, <2 x i16> %2)
 258   ret i64 %3
 259 }
 260
 261 declare i64 @llvm.mips.maq.sa.w.phr(i64, <2 x i16>, <2 x i16>) nounwind
 262
 263 define i64 @test__builtin_mips_shilo1(i32 %i0, i32, i64 %a0) nounwind readnone {
 264 entry:
 265 ; CHECK: shilo
 266
 267   %1 = tail call i64 @llvm.mips.shilo(i64 %a0, i32 0)
 268   ret i64 %1
 269 }
 270
 271 declare i64 @llvm.mips.shilo(i64, i32) nounwind readnone
 272
 273 define i64 @test__builtin_mips_shilo2(i32 %i0, i32, i64 %a0, i32 %a1) nounwind readnone {
 274 entry:
 275 ; CHECK: shilov
 276
 277   %1 = tail call i64 @llvm.mips.shilo(i64 %a0, i32 %a1)
 278   ret i64 %1
 279 }
 280
 281 define i64 @test__builtin_mips_mthlip1(i32 %i0, i32, i64 %a0, i32 %a1) nounwind {
 282 entry:
 283 ; CHECK: mthlip
 284
 285   %1 = tail call i64 @llvm.mips.mthlip(i64 %a0, i32 %a1)
 286   ret i64 %1
 287 }
 288
 289 declare i64 @llvm.mips.mthlip(i64, i32) nounwind
 290
 291 define i64 @test__builtin_mips_madd1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 292 entry:
 293 ; CHECK: madd
 294
 295   %1 = tail call i64 @llvm.mips.madd(i64 %a0, i32 %a1, i32 %a2)
 296   ret i64 %1
 297 }
 298
 299 declare i64 @llvm.mips.madd(i64, i32, i32) nounwind readnone
 300
 301 define i64 @test__builtin_mips_maddu1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 302 entry:
 303 ; CHECK: maddu
 304
 305   %1 = tail call i64 @llvm.mips.maddu(i64 %a0, i32 %a1, i32 %a2)
 306   ret i64 %1
 307 }
 308
 309 declare i64 @llvm.mips.maddu(i64, i32, i32) nounwind readnone
 310
 311 define i64 @test__builtin_mips_msub1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 312 entry:
 313 ; CHECK: msub
 314
 315   %1 = tail call i64 @llvm.mips.msub(i64 %a0, i32 %a1, i32 %a2)
 316   ret i64 %1
 317 }
 318
 319 declare i64 @llvm.mips.msub(i64, i32, i32) nounwind readnone
 320
 321 define i64 @test__builtin_mips_msubu1(i32 %i0, i32, i64 %a0, i32 %a1, i32 %a2) nounwind readnone {
 322 entry:
 323 ; CHECK: msubu
 324
 325   %1 = tail call i64 @llvm.mips.msubu(i64 %a0, i32 %a1, i32 %a2)
 326   ret i64 %1
 327 }
 328
 329 declare i64 @llvm.mips.msubu(i64, i32, i32) nounwind readnone
 330
 331 define i64 @test__builtin_mips_mult1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 332 entry:
 333 ; CHECK: mult
 334
 335   %0 = tail call i64 @llvm.mips.mult(i32 %a0, i32 %a1)
 336   ret i64 %0
 337 }
 338
 339 declare i64 @llvm.mips.mult(i32, i32) nounwind readnone
 340
 341 define i64 @test__builtin_mips_multu1(i32 %i0, i32 %a0, i32 %a1) nounwind readnone {
 342 entry:
 343 ; CHECK: multu
 344
 345   %0 = tail call i64 @llvm.mips.multu(i32 %a0, i32 %a1)
 346   ret i64 %0
 347 }
 348
 349 declare i64 @llvm.mips.multu(i32, i32) nounwind readnone