test/CodeGen/Mips/msa/2r_vector_scalar.ll

   1 ; Test the MSA intrinsics that are encoded with the 2R instruction format and
   2 ; convert scalars to vectors.
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_fill_b_ARG1 = global i32 23, align 16
   7 @llvm_mips_fill_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   8
   9 define void @llvm_mips_fill_b_test() nounwind {
  10 entry:
  11   %0 = load i32* @llvm_mips_fill_b_ARG1
  12   %1 = tail call <16 x i8> @llvm.mips.fill.b(i32 %0)
  13   store <16 x i8> %1, <16 x i8>* @llvm_mips_fill_b_RES
  14   ret void
  15 }
  16
  17 declare <16 x i8> @llvm.mips.fill.b(i32) nounwind
  18
  19 ; CHECK: llvm_mips_fill_b_test:
  20 ; CHECK-DAG: lw [[R1:\$[0-9]+]],
  21 ; CHECK-DAG: fill.b [[R2:\$w[0-9]+]], [[R1]]
  22 ; CHECK-DAG: st.b [[R2]],
  23 ; CHECK: .size llvm_mips_fill_b_test
  24 ;
  25 @llvm_mips_fill_h_ARG1 = global i32 23, align 16
  26 @llvm_mips_fill_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  27
  28 define void @llvm_mips_fill_h_test() nounwind {
  29 entry:
  30   %0 = load i32* @llvm_mips_fill_h_ARG1
  31   %1 = tail call <8 x i16> @llvm.mips.fill.h(i32 %0)
  32   store <8 x i16> %1, <8 x i16>* @llvm_mips_fill_h_RES
  33   ret void
  34 }
  35
  36 declare <8 x i16> @llvm.mips.fill.h(i32) nounwind
  37
  38 ; CHECK: llvm_mips_fill_h_test:
  39 ; CHECK-DAG: lw [[R1:\$[0-9]+]],
  40 ; CHECK-DAG: fill.h [[R2:\$w[0-9]+]], [[R1]]
  41 ; CHECK-DAG: st.h [[R2]],
  42 ; CHECK: .size llvm_mips_fill_h_test
  43 ;
  44 @llvm_mips_fill_w_ARG1 = global i32 23, align 16
  45 @llvm_mips_fill_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  46
  47 define void @llvm_mips_fill_w_test() nounwind {
  48 entry:
  49   %0 = load i32* @llvm_mips_fill_w_ARG1
  50   %1 = tail call <4 x i32> @llvm.mips.fill.w(i32 %0)
  51   store <4 x i32> %1, <4 x i32>* @llvm_mips_fill_w_RES
  52   ret void
  53 }
  54
  55 declare <4 x i32> @llvm.mips.fill.w(i32) nounwind
  56
  57 ; CHECK: llvm_mips_fill_w_test:
  58 ; CHECK-DAG: lw [[R1:\$[0-9]+]],
  59 ; CHECK-DAG: fill.w [[R2:\$w[0-9]+]], [[R1]]
  60 ; CHECK-DAG: st.w [[R2]],
  61 ; CHECK: .size llvm_mips_fill_w_test
  62 ;
  63 @llvm_mips_fill_d_ARG1 = global i64 23, align 16
  64 @llvm_mips_fill_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  65
  66 define void @llvm_mips_fill_d_test() nounwind {
  67 entry:
  68   %0 = load i64* @llvm_mips_fill_d_ARG1
  69   %1 = tail call <2 x i64> @llvm.mips.fill.d(i64 %0)
  70   store <2 x i64> %1, <2 x i64>* @llvm_mips_fill_d_RES
  71   ret void
  72 }
  73
  74 declare <2 x i64> @llvm.mips.fill.d(i64) nounwind
  75
  76 ; CHECK: llvm_mips_fill_d_test:
  77 ; CHECK-DAG: lw [[R1:\$[0-9]+]], 0(
  78 ; CHECK-DAG: lw [[R2:\$[0-9]+]], 4(
  79 ; CHECK-DAG: ldi.b [[R3:\$w[0-9]+]], 0
  80 ; CHECK-DAG: insert.w [[R3]][0], [[R1]]
  81 ; CHECK-DAG: insert.w [[R3]][1], [[R2]]
  82 ; CHECK-DAG: insert.w [[R3]][2], [[R1]]
  83 ; CHECK-DAG: insert.w [[R3]][3], [[R2]]
  84 ; CHECK-DAG: st.w [[R3]],
  85 ; CHECK: .size llvm_mips_fill_d_test
  86 ;