test/CodeGen/Mips/msa/2rf_int_float.ll

   1 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   2
   3 @llvm_mips_fclass_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
   4 @llvm_mips_fclass_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
   5
   6 define void @llvm_mips_fclass_w_test() nounwind {
   7 entry:
   8   %0 = load <4 x float>* @llvm_mips_fclass_w_ARG1
   9   %1 = tail call <4 x i32> @llvm.mips.fclass.w(<4 x float> %0)
  10   store <4 x i32> %1, <4 x i32>* @llvm_mips_fclass_w_RES
  11   ret void
  12 }
  13
  14 declare <4 x i32> @llvm.mips.fclass.w(<4 x float>) nounwind
  15
  16 ; CHECK: llvm_mips_fclass_w_test:
  17 ; CHECK: ld.w
  18 ; CHECK: fclass.w
  19 ; CHECK: st.w
  20 ; CHECK: .size llvm_mips_fclass_w_test
  21 ;
  22 @llvm_mips_fclass_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  23 @llvm_mips_fclass_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  24
  25 define void @llvm_mips_fclass_d_test() nounwind {
  26 entry:
  27   %0 = load <2 x double>* @llvm_mips_fclass_d_ARG1
  28   %1 = tail call <2 x i64> @llvm.mips.fclass.d(<2 x double> %0)
  29   store <2 x i64> %1, <2 x i64>* @llvm_mips_fclass_d_RES
  30   ret void
  31 }
  32
  33 declare <2 x i64> @llvm.mips.fclass.d(<2 x double>) nounwind
  34
  35 ; CHECK: llvm_mips_fclass_d_test:
  36 ; CHECK: ld.d
  37 ; CHECK: fclass.d
  38 ; CHECK: st.d
  39 ; CHECK: .size llvm_mips_fclass_d_test
  40 ;
  41 @llvm_mips_ftint_s_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  42 @llvm_mips_ftint_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  43
  44 define void @llvm_mips_ftint_s_w_test() nounwind {
  45 entry:
  46   %0 = load <4 x float>* @llvm_mips_ftint_s_w_ARG1
  47   %1 = tail call <4 x i32> @llvm.mips.ftint.s.w(<4 x float> %0)
  48   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_s_w_RES
  49   ret void
  50 }
  51
  52 declare <4 x i32> @llvm.mips.ftint.s.w(<4 x float>) nounwind
  53
  54 ; CHECK: llvm_mips_ftint_s_w_test:
  55 ; CHECK: ld.w
  56 ; CHECK: ftint_s.w
  57 ; CHECK: st.w
  58 ; CHECK: .size llvm_mips_ftint_s_w_test
  59 ;
  60 @llvm_mips_ftint_s_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  61 @llvm_mips_ftint_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  62
  63 define void @llvm_mips_ftint_s_d_test() nounwind {
  64 entry:
  65   %0 = load <2 x double>* @llvm_mips_ftint_s_d_ARG1
  66   %1 = tail call <2 x i64> @llvm.mips.ftint.s.d(<2 x double> %0)
  67   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_s_d_RES
  68   ret void
  69 }
  70
  71 declare <2 x i64> @llvm.mips.ftint.s.d(<2 x double>) nounwind
  72
  73 ; CHECK: llvm_mips_ftint_s_d_test:
  74 ; CHECK: ld.d
  75 ; CHECK: ftint_s.d
  76 ; CHECK: st.d
  77 ; CHECK: .size llvm_mips_ftint_s_d_test
  78 ;
  79 @llvm_mips_ftint_u_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  80 @llvm_mips_ftint_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  81
  82 define void @llvm_mips_ftint_u_w_test() nounwind {
  83 entry:
  84   %0 = load <4 x float>* @llvm_mips_ftint_u_w_ARG1
  85   %1 = tail call <4 x i32> @llvm.mips.ftint.u.w(<4 x float> %0)
  86   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_u_w_RES
  87   ret void
  88 }
  89
  90 declare <4 x i32> @llvm.mips.ftint.u.w(<4 x float>) nounwind
  91
  92 ; CHECK: llvm_mips_ftint_u_w_test:
  93 ; CHECK: ld.w
  94 ; CHECK: ftint_u.w
  95 ; CHECK: st.w
  96 ; CHECK: .size llvm_mips_ftint_u_w_test
  97 ;
  98 @llvm_mips_ftint_u_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  99 @llvm_mips_ftint_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 100
 101 define void @llvm_mips_ftint_u_d_test() nounwind {
 102 entry:
 103   %0 = load <2 x double>* @llvm_mips_ftint_u_d_ARG1
 104   %1 = tail call <2 x i64> @llvm.mips.ftint.u.d(<2 x double> %0)
 105   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_u_d_RES
 106   ret void
 107 }
 108
 109 declare <2 x i64> @llvm.mips.ftint.u.d(<2 x double>) nounwind
 110
 111 ; CHECK: llvm_mips_ftint_u_d_test:
 112 ; CHECK: ld.d
 113 ; CHECK: ftint_u.d
 114 ; CHECK: st.d
 115 ; CHECK: .size llvm_mips_ftint_u_d_test
 116 ;