test/CodeGen/Mips/msa/2rf_int_float.ll

   1 ; Test the MSA floating point to integer intrinsics that are encoded with the
   2 ; 2RF instruction format. This includes conversions but other instructions such
   3 ; as fclass are also here.
   4
   5 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   6
   7 @llvm_mips_fclass_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
   8 @llvm_mips_fclass_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
   9
  10 define void @llvm_mips_fclass_w_test() nounwind {
  11 entry:
  12   %0 = load <4 x float>* @llvm_mips_fclass_w_ARG1
  13   %1 = tail call <4 x i32> @llvm.mips.fclass.w(<4 x float> %0)
  14   store <4 x i32> %1, <4 x i32>* @llvm_mips_fclass_w_RES
  15   ret void
  16 }
  17
  18 declare <4 x i32> @llvm.mips.fclass.w(<4 x float>) nounwind
  19
  20 ; CHECK: llvm_mips_fclass_w_test:
  21 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_fclass_w_ARG1)
  22 ; CHECK-DAG: ld.w [[WS:\$w[0-9]+]], 0([[R1]])
  23 ; CHECK-DAG: fclass.w [[WD:\$w[0-9]+]], [[WS]]
  24 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_fclass_w_RES)
  25 ; CHECK-DAG: st.w [[WD]], 0([[R2]])
  26 ; CHECK: .size llvm_mips_fclass_w_test
  27 ;
  28 @llvm_mips_fclass_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  29 @llvm_mips_fclass_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  30
  31 define void @llvm_mips_fclass_d_test() nounwind {
  32 entry:
  33   %0 = load <2 x double>* @llvm_mips_fclass_d_ARG1
  34   %1 = tail call <2 x i64> @llvm.mips.fclass.d(<2 x double> %0)
  35   store <2 x i64> %1, <2 x i64>* @llvm_mips_fclass_d_RES
  36   ret void
  37 }
  38
  39 declare <2 x i64> @llvm.mips.fclass.d(<2 x double>) nounwind
  40
  41 ; CHECK: llvm_mips_fclass_d_test:
  42 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_fclass_d_ARG1)
  43 ; CHECK-DAG: ld.d [[WS:\$w[0-9]+]], 0([[R1]])
  44 ; CHECK-DAG: fclass.d [[WD:\$w[0-9]+]], [[WS]]
  45 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_fclass_d_RES)
  46 ; CHECK-DAG: st.d [[WD]], 0([[R2]])
  47 ; CHECK: .size llvm_mips_fclass_d_test
  48 ;
  49 @llvm_mips_ftrunc_s_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  50 @llvm_mips_ftrunc_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  51
  52 define void @llvm_mips_ftrunc_s_w_test() nounwind {
  53 entry:
  54   %0 = load <4 x float>* @llvm_mips_ftrunc_s_w_ARG1
  55   %1 = tail call <4 x i32> @llvm.mips.ftrunc.s.w(<4 x float> %0)
  56   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftrunc_s_w_RES
  57   ret void
  58 }
  59
  60 declare <4 x i32> @llvm.mips.ftrunc.s.w(<4 x float>) nounwind
  61
  62 ; CHECK: llvm_mips_ftrunc_s_w_test:
  63 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftrunc_s_w_ARG1)
  64 ; CHECK-DAG: ld.w [[WS:\$w[0-9]+]], 0([[R1]])
  65 ; CHECK-DAG: ftrunc_s.w [[WD:\$w[0-9]+]], [[WS]]
  66 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftrunc_s_w_RES)
  67 ; CHECK-DAG: st.w [[WD]], 0([[R2]])
  68 ; CHECK: .size llvm_mips_ftrunc_s_w_test
  69 ;
  70 @llvm_mips_ftrunc_s_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  71 @llvm_mips_ftrunc_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  72
  73 define void @llvm_mips_ftrunc_s_d_test() nounwind {
  74 entry:
  75   %0 = load <2 x double>* @llvm_mips_ftrunc_s_d_ARG1
  76   %1 = tail call <2 x i64> @llvm.mips.ftrunc.s.d(<2 x double> %0)
  77   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftrunc_s_d_RES
  78   ret void
  79 }
  80
  81 declare <2 x i64> @llvm.mips.ftrunc.s.d(<2 x double>) nounwind
  82
  83 ; CHECK: llvm_mips_ftrunc_s_d_test:
  84 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftrunc_s_d_ARG1)
  85 ; CHECK-DAG: ld.d [[WS:\$w[0-9]+]], 0([[R1]])
  86 ; CHECK-DAG: ftrunc_s.d [[WD:\$w[0-9]+]], [[WS]]
  87 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftrunc_s_d_RES)
  88 ; CHECK-DAG: st.d [[WD]], 0([[R2]])
  89 ; CHECK: .size llvm_mips_ftrunc_s_d_test
  90 ;
  91 @llvm_mips_ftrunc_u_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  92 @llvm_mips_ftrunc_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  93
  94 define void @llvm_mips_ftrunc_u_w_test() nounwind {
  95 entry:
  96   %0 = load <4 x float>* @llvm_mips_ftrunc_u_w_ARG1
  97   %1 = tail call <4 x i32> @llvm.mips.ftrunc.u.w(<4 x float> %0)
  98   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftrunc_u_w_RES
  99   ret void
 100 }
 101
 102 declare <4 x i32> @llvm.mips.ftrunc.u.w(<4 x float>) nounwind
 103
 104 ; CHECK: llvm_mips_ftrunc_u_w_test:
 105 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftrunc_u_w_ARG1)
 106 ; CHECK-DAG: ld.w [[WS:\$w[0-9]+]], 0([[R1]])
 107 ; CHECK-DAG: ftrunc_u.w [[WD:\$w[0-9]+]], [[WS]]
 108 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftrunc_u_w_RES)
 109 ; CHECK-DAG: st.w [[WD]], 0([[R2]])
 110 ; CHECK: .size llvm_mips_ftrunc_u_w_test
 111 ;
 112 @llvm_mips_ftrunc_u_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 113 @llvm_mips_ftrunc_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 114
 115 define void @llvm_mips_ftrunc_u_d_test() nounwind {
 116 entry:
 117   %0 = load <2 x double>* @llvm_mips_ftrunc_u_d_ARG1
 118   %1 = tail call <2 x i64> @llvm.mips.ftrunc.u.d(<2 x double> %0)
 119   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftrunc_u_d_RES
 120   ret void
 121 }
 122
 123 declare <2 x i64> @llvm.mips.ftrunc.u.d(<2 x double>) nounwind
 124
 125 ; CHECK: llvm_mips_ftrunc_u_d_test:
 126 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftrunc_u_d_ARG1)
 127 ; CHECK-DAG: ld.d [[WS:\$w[0-9]+]], 0([[R1]])
 128 ; CHECK-DAG: ftrunc_u.d [[WD:\$w[0-9]+]], [[WS]]
 129 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftrunc_u_d_RES)
 130 ; CHECK-DAG: st.d [[WD]], 0([[R2]])
 131 ; CHECK: .size llvm_mips_ftrunc_u_d_test
 132 ;
 133 @llvm_mips_ftint_s_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 134 @llvm_mips_ftint_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 135
 136 define void @llvm_mips_ftint_s_w_test() nounwind {
 137 entry:
 138   %0 = load <4 x float>* @llvm_mips_ftint_s_w_ARG1
 139   %1 = tail call <4 x i32> @llvm.mips.ftint.s.w(<4 x float> %0)
 140   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_s_w_RES
 141   ret void
 142 }
 143
 144 declare <4 x i32> @llvm.mips.ftint.s.w(<4 x float>) nounwind
 145
 146 ; CHECK: llvm_mips_ftint_s_w_test:
 147 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftint_s_w_ARG1)
 148 ; CHECK-DAG: ld.w [[WS:\$w[0-9]+]], 0([[R1]])
 149 ; CHECK-DAG: ftint_s.w [[WD:\$w[0-9]+]], [[WS]]
 150 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftint_s_w_RES)
 151 ; CHECK-DAG: st.w [[WD]], 0([[R2]])
 152 ; CHECK: .size llvm_mips_ftint_s_w_test
 153 ;
 154 @llvm_mips_ftint_s_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 155 @llvm_mips_ftint_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 156
 157 define void @llvm_mips_ftint_s_d_test() nounwind {
 158 entry:
 159   %0 = load <2 x double>* @llvm_mips_ftint_s_d_ARG1
 160   %1 = tail call <2 x i64> @llvm.mips.ftint.s.d(<2 x double> %0)
 161   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_s_d_RES
 162   ret void
 163 }
 164
 165 declare <2 x i64> @llvm.mips.ftint.s.d(<2 x double>) nounwind
 166
 167 ; CHECK: llvm_mips_ftint_s_d_test:
 168 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftint_s_d_ARG1)
 169 ; CHECK-DAG: ld.d [[WS:\$w[0-9]+]], 0([[R1]])
 170 ; CHECK-DAG: ftint_s.d [[WD:\$w[0-9]+]], [[WS]]
 171 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftint_s_d_RES)
 172 ; CHECK-DAG: st.d [[WD]], 0([[R2]])
 173 ; CHECK: .size llvm_mips_ftint_s_d_test
 174 ;
 175 @llvm_mips_ftint_u_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 176 @llvm_mips_ftint_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 177
 178 define void @llvm_mips_ftint_u_w_test() nounwind {
 179 entry:
 180   %0 = load <4 x float>* @llvm_mips_ftint_u_w_ARG1
 181   %1 = tail call <4 x i32> @llvm.mips.ftint.u.w(<4 x float> %0)
 182   store <4 x i32> %1, <4 x i32>* @llvm_mips_ftint_u_w_RES
 183   ret void
 184 }
 185
 186 declare <4 x i32> @llvm.mips.ftint.u.w(<4 x float>) nounwind
 187
 188 ; CHECK: llvm_mips_ftint_u_w_test:
 189 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftint_u_w_ARG1)
 190 ; CHECK-DAG: ld.w [[WS:\$w[0-9]+]], 0([[R1]])
 191 ; CHECK-DAG: ftint_u.w [[WD:\$w[0-9]+]], [[WS]]
 192 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftint_u_w_RES)
 193 ; CHECK-DAG: st.w [[WD]], 0([[R2]])
 194 ; CHECK: .size llvm_mips_ftint_u_w_test
 195 ;
 196 @llvm_mips_ftint_u_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 197 @llvm_mips_ftint_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 198
 199 define void @llvm_mips_ftint_u_d_test() nounwind {
 200 entry:
 201   %0 = load <2 x double>* @llvm_mips_ftint_u_d_ARG1
 202   %1 = tail call <2 x i64> @llvm.mips.ftint.u.d(<2 x double> %0)
 203   store <2 x i64> %1, <2 x i64>* @llvm_mips_ftint_u_d_RES
 204   ret void
 205 }
 206
 207 declare <2 x i64> @llvm.mips.ftint.u.d(<2 x double>) nounwind
 208
 209 ; CHECK: llvm_mips_ftint_u_d_test:
 210 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_ftint_u_d_ARG1)
 211 ; CHECK-DAG: ld.d [[WS:\$w[0-9]+]], 0([[R1]])
 212 ; CHECK-DAG: ftint_u.d [[WD:\$w[0-9]+]], [[WS]]
 213 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_ftint_u_d_RES)
 214 ; CHECK-DAG: st.d [[WD]], 0([[R2]])
 215 ; CHECK: .size llvm_mips_ftint_u_d_test
 216 ;