test/CodeGen/Mips/msa/3r-s.ll

   1 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   2
   3 @llvm_mips_sld_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   4 @llvm_mips_sld_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
   5 @llvm_mips_sld_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   6
   7 define void @llvm_mips_sld_b_test() nounwind {
   8 entry:
   9   %0 = load <16 x i8>* @llvm_mips_sld_b_ARG1
  10   %1 = load <16 x i8>* @llvm_mips_sld_b_ARG2
  11   %2 = tail call <16 x i8> @llvm.mips.sld.b(<16 x i8> %0, <16 x i8> %1)
  12   store <16 x i8> %2, <16 x i8>* @llvm_mips_sld_b_RES
  13   ret void
  14 }
  15
  16 declare <16 x i8> @llvm.mips.sld.b(<16 x i8>, <16 x i8>) nounwind
  17
  18 ; CHECK: llvm_mips_sld_b_test:
  19 ; CHECK: ld.b
  20 ; CHECK: ld.b
  21 ; CHECK: sld.b
  22 ; CHECK: st.b
  23 ; CHECK: .size llvm_mips_sld_b_test
  24 ;
  25 @llvm_mips_sld_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  26 @llvm_mips_sld_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
  27 @llvm_mips_sld_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  28
  29 define void @llvm_mips_sld_h_test() nounwind {
  30 entry:
  31   %0 = load <8 x i16>* @llvm_mips_sld_h_ARG1
  32   %1 = load <8 x i16>* @llvm_mips_sld_h_ARG2
  33   %2 = tail call <8 x i16> @llvm.mips.sld.h(<8 x i16> %0, <8 x i16> %1)
  34   store <8 x i16> %2, <8 x i16>* @llvm_mips_sld_h_RES
  35   ret void
  36 }
  37
  38 declare <8 x i16> @llvm.mips.sld.h(<8 x i16>, <8 x i16>) nounwind
  39
  40 ; CHECK: llvm_mips_sld_h_test:
  41 ; CHECK: ld.h
  42 ; CHECK: ld.h
  43 ; CHECK: sld.h
  44 ; CHECK: st.h
  45 ; CHECK: .size llvm_mips_sld_h_test
  46 ;
  47 @llvm_mips_sld_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  48 @llvm_mips_sld_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
  49 @llvm_mips_sld_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  50
  51 define void @llvm_mips_sld_w_test() nounwind {
  52 entry:
  53   %0 = load <4 x i32>* @llvm_mips_sld_w_ARG1
  54   %1 = load <4 x i32>* @llvm_mips_sld_w_ARG2
  55   %2 = tail call <4 x i32> @llvm.mips.sld.w(<4 x i32> %0, <4 x i32> %1)
  56   store <4 x i32> %2, <4 x i32>* @llvm_mips_sld_w_RES
  57   ret void
  58 }
  59
  60 declare <4 x i32> @llvm.mips.sld.w(<4 x i32>, <4 x i32>) nounwind
  61
  62 ; CHECK: llvm_mips_sld_w_test:
  63 ; CHECK: ld.w
  64 ; CHECK: ld.w
  65 ; CHECK: sld.w
  66 ; CHECK: st.w
  67 ; CHECK: .size llvm_mips_sld_w_test
  68 ;
  69 @llvm_mips_sld_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  70 @llvm_mips_sld_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
  71 @llvm_mips_sld_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  72
  73 define void @llvm_mips_sld_d_test() nounwind {
  74 entry:
  75   %0 = load <2 x i64>* @llvm_mips_sld_d_ARG1
  76   %1 = load <2 x i64>* @llvm_mips_sld_d_ARG2
  77   %2 = tail call <2 x i64> @llvm.mips.sld.d(<2 x i64> %0, <2 x i64> %1)
  78   store <2 x i64> %2, <2 x i64>* @llvm_mips_sld_d_RES
  79   ret void
  80 }
  81
  82 declare <2 x i64> @llvm.mips.sld.d(<2 x i64>, <2 x i64>) nounwind
  83
  84 ; CHECK: llvm_mips_sld_d_test:
  85 ; CHECK: ld.d
  86 ; CHECK: ld.d
  87 ; CHECK: sld.d
  88 ; CHECK: st.d
  89 ; CHECK: .size llvm_mips_sld_d_test
  90 ;
  91 @llvm_mips_sll_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  92 @llvm_mips_sll_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
  93 @llvm_mips_sll_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  94
  95 define void @llvm_mips_sll_b_test() nounwind {
  96 entry:
  97   %0 = load <16 x i8>* @llvm_mips_sll_b_ARG1
  98   %1 = load <16 x i8>* @llvm_mips_sll_b_ARG2
  99   %2 = tail call <16 x i8> @llvm.mips.sll.b(<16 x i8> %0, <16 x i8> %1)
 100   store <16 x i8> %2, <16 x i8>* @llvm_mips_sll_b_RES
 101   ret void
 102 }
 103
 104 declare <16 x i8> @llvm.mips.sll.b(<16 x i8>, <16 x i8>) nounwind
 105
 106 ; CHECK: llvm_mips_sll_b_test:
 107 ; CHECK: ld.b
 108 ; CHECK: ld.b
 109 ; CHECK: sll.b
 110 ; CHECK: st.b
 111 ; CHECK: .size llvm_mips_sll_b_test
 112 ;
 113 @llvm_mips_sll_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 114 @llvm_mips_sll_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 115 @llvm_mips_sll_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 116
 117 define void @llvm_mips_sll_h_test() nounwind {
 118 entry:
 119   %0 = load <8 x i16>* @llvm_mips_sll_h_ARG1
 120   %1 = load <8 x i16>* @llvm_mips_sll_h_ARG2
 121   %2 = tail call <8 x i16> @llvm.mips.sll.h(<8 x i16> %0, <8 x i16> %1)
 122   store <8 x i16> %2, <8 x i16>* @llvm_mips_sll_h_RES
 123   ret void
 124 }
 125
 126 declare <8 x i16> @llvm.mips.sll.h(<8 x i16>, <8 x i16>) nounwind
 127
 128 ; CHECK: llvm_mips_sll_h_test:
 129 ; CHECK: ld.h
 130 ; CHECK: ld.h
 131 ; CHECK: sll.h
 132 ; CHECK: st.h
 133 ; CHECK: .size llvm_mips_sll_h_test
 134 ;
 135 @llvm_mips_sll_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 136 @llvm_mips_sll_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 137 @llvm_mips_sll_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 138
 139 define void @llvm_mips_sll_w_test() nounwind {
 140 entry:
 141   %0 = load <4 x i32>* @llvm_mips_sll_w_ARG1
 142   %1 = load <4 x i32>* @llvm_mips_sll_w_ARG2
 143   %2 = tail call <4 x i32> @llvm.mips.sll.w(<4 x i32> %0, <4 x i32> %1)
 144   store <4 x i32> %2, <4 x i32>* @llvm_mips_sll_w_RES
 145   ret void
 146 }
 147
 148 declare <4 x i32> @llvm.mips.sll.w(<4 x i32>, <4 x i32>) nounwind
 149
 150 ; CHECK: llvm_mips_sll_w_test:
 151 ; CHECK: ld.w
 152 ; CHECK: ld.w
 153 ; CHECK: sll.w
 154 ; CHECK: st.w
 155 ; CHECK: .size llvm_mips_sll_w_test
 156 ;
 157 @llvm_mips_sll_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 158 @llvm_mips_sll_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 159 @llvm_mips_sll_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 160
 161 define void @llvm_mips_sll_d_test() nounwind {
 162 entry:
 163   %0 = load <2 x i64>* @llvm_mips_sll_d_ARG1
 164   %1 = load <2 x i64>* @llvm_mips_sll_d_ARG2
 165   %2 = tail call <2 x i64> @llvm.mips.sll.d(<2 x i64> %0, <2 x i64> %1)
 166   store <2 x i64> %2, <2 x i64>* @llvm_mips_sll_d_RES
 167   ret void
 168 }
 169
 170 declare <2 x i64> @llvm.mips.sll.d(<2 x i64>, <2 x i64>) nounwind
 171
 172 ; CHECK: llvm_mips_sll_d_test:
 173 ; CHECK: ld.d
 174 ; CHECK: ld.d
 175 ; CHECK: sll.d
 176 ; CHECK: st.d
 177 ; CHECK: .size llvm_mips_sll_d_test
 178 ;
 179 @llvm_mips_sra_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 180 @llvm_mips_sra_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 181 @llvm_mips_sra_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 182
 183 define void @llvm_mips_sra_b_test() nounwind {
 184 entry:
 185   %0 = load <16 x i8>* @llvm_mips_sra_b_ARG1
 186   %1 = load <16 x i8>* @llvm_mips_sra_b_ARG2
 187   %2 = tail call <16 x i8> @llvm.mips.sra.b(<16 x i8> %0, <16 x i8> %1)
 188   store <16 x i8> %2, <16 x i8>* @llvm_mips_sra_b_RES
 189   ret void
 190 }
 191
 192 declare <16 x i8> @llvm.mips.sra.b(<16 x i8>, <16 x i8>) nounwind
 193
 194 ; CHECK: llvm_mips_sra_b_test:
 195 ; CHECK: ld.b
 196 ; CHECK: ld.b
 197 ; CHECK: sra.b
 198 ; CHECK: st.b
 199 ; CHECK: .size llvm_mips_sra_b_test
 200 ;
 201 @llvm_mips_sra_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 202 @llvm_mips_sra_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 203 @llvm_mips_sra_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 204
 205 define void @llvm_mips_sra_h_test() nounwind {
 206 entry:
 207   %0 = load <8 x i16>* @llvm_mips_sra_h_ARG1
 208   %1 = load <8 x i16>* @llvm_mips_sra_h_ARG2
 209   %2 = tail call <8 x i16> @llvm.mips.sra.h(<8 x i16> %0, <8 x i16> %1)
 210   store <8 x i16> %2, <8 x i16>* @llvm_mips_sra_h_RES
 211   ret void
 212 }
 213
 214 declare <8 x i16> @llvm.mips.sra.h(<8 x i16>, <8 x i16>) nounwind
 215
 216 ; CHECK: llvm_mips_sra_h_test:
 217 ; CHECK: ld.h
 218 ; CHECK: ld.h
 219 ; CHECK: sra.h
 220 ; CHECK: st.h
 221 ; CHECK: .size llvm_mips_sra_h_test
 222 ;
 223 @llvm_mips_sra_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 224 @llvm_mips_sra_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 225 @llvm_mips_sra_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 226
 227 define void @llvm_mips_sra_w_test() nounwind {
 228 entry:
 229   %0 = load <4 x i32>* @llvm_mips_sra_w_ARG1
 230   %1 = load <4 x i32>* @llvm_mips_sra_w_ARG2
 231   %2 = tail call <4 x i32> @llvm.mips.sra.w(<4 x i32> %0, <4 x i32> %1)
 232   store <4 x i32> %2, <4 x i32>* @llvm_mips_sra_w_RES
 233   ret void
 234 }
 235
 236 declare <4 x i32> @llvm.mips.sra.w(<4 x i32>, <4 x i32>) nounwind
 237
 238 ; CHECK: llvm_mips_sra_w_test:
 239 ; CHECK: ld.w
 240 ; CHECK: ld.w
 241 ; CHECK: sra.w
 242 ; CHECK: st.w
 243 ; CHECK: .size llvm_mips_sra_w_test
 244 ;
 245 @llvm_mips_sra_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 246 @llvm_mips_sra_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 247 @llvm_mips_sra_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 248
 249 define void @llvm_mips_sra_d_test() nounwind {
 250 entry:
 251   %0 = load <2 x i64>* @llvm_mips_sra_d_ARG1
 252   %1 = load <2 x i64>* @llvm_mips_sra_d_ARG2
 253   %2 = tail call <2 x i64> @llvm.mips.sra.d(<2 x i64> %0, <2 x i64> %1)
 254   store <2 x i64> %2, <2 x i64>* @llvm_mips_sra_d_RES
 255   ret void
 256 }
 257
 258 declare <2 x i64> @llvm.mips.sra.d(<2 x i64>, <2 x i64>) nounwind
 259
 260 ; CHECK: llvm_mips_sra_d_test:
 261 ; CHECK: ld.d
 262 ; CHECK: ld.d
 263 ; CHECK: sra.d
 264 ; CHECK: st.d
 265 ; CHECK: .size llvm_mips_sra_d_test
 266 ;
 267 @llvm_mips_srl_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 268 @llvm_mips_srl_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 269 @llvm_mips_srl_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 270
 271 define void @llvm_mips_srl_b_test() nounwind {
 272 entry:
 273   %0 = load <16 x i8>* @llvm_mips_srl_b_ARG1
 274   %1 = load <16 x i8>* @llvm_mips_srl_b_ARG2
 275   %2 = tail call <16 x i8> @llvm.mips.srl.b(<16 x i8> %0, <16 x i8> %1)
 276   store <16 x i8> %2, <16 x i8>* @llvm_mips_srl_b_RES
 277   ret void
 278 }
 279
 280 declare <16 x i8> @llvm.mips.srl.b(<16 x i8>, <16 x i8>) nounwind
 281
 282 ; CHECK: llvm_mips_srl_b_test:
 283 ; CHECK: ld.b
 284 ; CHECK: ld.b
 285 ; CHECK: srl.b
 286 ; CHECK: st.b
 287 ; CHECK: .size llvm_mips_srl_b_test
 288 ;
 289 @llvm_mips_srl_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 290 @llvm_mips_srl_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 291 @llvm_mips_srl_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 292
 293 define void @llvm_mips_srl_h_test() nounwind {
 294 entry:
 295   %0 = load <8 x i16>* @llvm_mips_srl_h_ARG1
 296   %1 = load <8 x i16>* @llvm_mips_srl_h_ARG2
 297   %2 = tail call <8 x i16> @llvm.mips.srl.h(<8 x i16> %0, <8 x i16> %1)
 298   store <8 x i16> %2, <8 x i16>* @llvm_mips_srl_h_RES
 299   ret void
 300 }
 301
 302 declare <8 x i16> @llvm.mips.srl.h(<8 x i16>, <8 x i16>) nounwind
 303
 304 ; CHECK: llvm_mips_srl_h_test:
 305 ; CHECK: ld.h
 306 ; CHECK: ld.h
 307 ; CHECK: srl.h
 308 ; CHECK: st.h
 309 ; CHECK: .size llvm_mips_srl_h_test
 310 ;
 311 @llvm_mips_srl_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 312 @llvm_mips_srl_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 313 @llvm_mips_srl_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 314
 315 define void @llvm_mips_srl_w_test() nounwind {
 316 entry:
 317   %0 = load <4 x i32>* @llvm_mips_srl_w_ARG1
 318   %1 = load <4 x i32>* @llvm_mips_srl_w_ARG2
 319   %2 = tail call <4 x i32> @llvm.mips.srl.w(<4 x i32> %0, <4 x i32> %1)
 320   store <4 x i32> %2, <4 x i32>* @llvm_mips_srl_w_RES
 321   ret void
 322 }
 323
 324 declare <4 x i32> @llvm.mips.srl.w(<4 x i32>, <4 x i32>) nounwind
 325
 326 ; CHECK: llvm_mips_srl_w_test:
 327 ; CHECK: ld.w
 328 ; CHECK: ld.w
 329 ; CHECK: srl.w
 330 ; CHECK: st.w
 331 ; CHECK: .size llvm_mips_srl_w_test
 332 ;
 333 @llvm_mips_srl_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 334 @llvm_mips_srl_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 335 @llvm_mips_srl_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 336
 337 define void @llvm_mips_srl_d_test() nounwind {
 338 entry:
 339   %0 = load <2 x i64>* @llvm_mips_srl_d_ARG1
 340   %1 = load <2 x i64>* @llvm_mips_srl_d_ARG2
 341   %2 = tail call <2 x i64> @llvm.mips.srl.d(<2 x i64> %0, <2 x i64> %1)
 342   store <2 x i64> %2, <2 x i64>* @llvm_mips_srl_d_RES
 343   ret void
 344 }
 345
 346 declare <2 x i64> @llvm.mips.srl.d(<2 x i64>, <2 x i64>) nounwind
 347
 348 ; CHECK: llvm_mips_srl_d_test:
 349 ; CHECK: ld.d
 350 ; CHECK: ld.d
 351 ; CHECK: srl.d
 352 ; CHECK: st.d
 353 ; CHECK: .size llvm_mips_srl_d_test
 354 ;
 355 @llvm_mips_subs_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 356 @llvm_mips_subs_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 357 @llvm_mips_subs_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 358
 359 define void @llvm_mips_subs_s_b_test() nounwind {
 360 entry:
 361   %0 = load <16 x i8>* @llvm_mips_subs_s_b_ARG1
 362   %1 = load <16 x i8>* @llvm_mips_subs_s_b_ARG2
 363   %2 = tail call <16 x i8> @llvm.mips.subs.s.b(<16 x i8> %0, <16 x i8> %1)
 364   store <16 x i8> %2, <16 x i8>* @llvm_mips_subs_s_b_RES
 365   ret void
 366 }
 367
 368 declare <16 x i8> @llvm.mips.subs.s.b(<16 x i8>, <16 x i8>) nounwind
 369
 370 ; CHECK: llvm_mips_subs_s_b_test:
 371 ; CHECK: ld.b
 372 ; CHECK: ld.b
 373 ; CHECK: subs_s.b
 374 ; CHECK: st.b
 375 ; CHECK: .size llvm_mips_subs_s_b_test
 376 ;
 377 @llvm_mips_subs_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 378 @llvm_mips_subs_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 379 @llvm_mips_subs_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 380
 381 define void @llvm_mips_subs_s_h_test() nounwind {
 382 entry:
 383   %0 = load <8 x i16>* @llvm_mips_subs_s_h_ARG1
 384   %1 = load <8 x i16>* @llvm_mips_subs_s_h_ARG2
 385   %2 = tail call <8 x i16> @llvm.mips.subs.s.h(<8 x i16> %0, <8 x i16> %1)
 386   store <8 x i16> %2, <8 x i16>* @llvm_mips_subs_s_h_RES
 387   ret void
 388 }
 389
 390 declare <8 x i16> @llvm.mips.subs.s.h(<8 x i16>, <8 x i16>) nounwind
 391
 392 ; CHECK: llvm_mips_subs_s_h_test:
 393 ; CHECK: ld.h
 394 ; CHECK: ld.h
 395 ; CHECK: subs_s.h
 396 ; CHECK: st.h
 397 ; CHECK: .size llvm_mips_subs_s_h_test
 398 ;
 399 @llvm_mips_subs_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 400 @llvm_mips_subs_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 401 @llvm_mips_subs_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 402
 403 define void @llvm_mips_subs_s_w_test() nounwind {
 404 entry:
 405   %0 = load <4 x i32>* @llvm_mips_subs_s_w_ARG1
 406   %1 = load <4 x i32>* @llvm_mips_subs_s_w_ARG2
 407   %2 = tail call <4 x i32> @llvm.mips.subs.s.w(<4 x i32> %0, <4 x i32> %1)
 408   store <4 x i32> %2, <4 x i32>* @llvm_mips_subs_s_w_RES
 409   ret void
 410 }
 411
 412 declare <4 x i32> @llvm.mips.subs.s.w(<4 x i32>, <4 x i32>) nounwind
 413
 414 ; CHECK: llvm_mips_subs_s_w_test:
 415 ; CHECK: ld.w
 416 ; CHECK: ld.w
 417 ; CHECK: subs_s.w
 418 ; CHECK: st.w
 419 ; CHECK: .size llvm_mips_subs_s_w_test
 420 ;
 421 @llvm_mips_subs_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 422 @llvm_mips_subs_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 423 @llvm_mips_subs_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 424
 425 define void @llvm_mips_subs_s_d_test() nounwind {
 426 entry:
 427   %0 = load <2 x i64>* @llvm_mips_subs_s_d_ARG1
 428   %1 = load <2 x i64>* @llvm_mips_subs_s_d_ARG2
 429   %2 = tail call <2 x i64> @llvm.mips.subs.s.d(<2 x i64> %0, <2 x i64> %1)
 430   store <2 x i64> %2, <2 x i64>* @llvm_mips_subs_s_d_RES
 431   ret void
 432 }
 433
 434 declare <2 x i64> @llvm.mips.subs.s.d(<2 x i64>, <2 x i64>) nounwind
 435
 436 ; CHECK: llvm_mips_subs_s_d_test:
 437 ; CHECK: ld.d
 438 ; CHECK: ld.d
 439 ; CHECK: subs_s.d
 440 ; CHECK: st.d
 441 ; CHECK: .size llvm_mips_subs_s_d_test
 442 ;
 443 @llvm_mips_subs_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 444 @llvm_mips_subs_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 445 @llvm_mips_subs_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 446
 447 define void @llvm_mips_subs_u_b_test() nounwind {
 448 entry:
 449   %0 = load <16 x i8>* @llvm_mips_subs_u_b_ARG1
 450   %1 = load <16 x i8>* @llvm_mips_subs_u_b_ARG2
 451   %2 = tail call <16 x i8> @llvm.mips.subs.u.b(<16 x i8> %0, <16 x i8> %1)
 452   store <16 x i8> %2, <16 x i8>* @llvm_mips_subs_u_b_RES
 453   ret void
 454 }
 455
 456 declare <16 x i8> @llvm.mips.subs.u.b(<16 x i8>, <16 x i8>) nounwind
 457
 458 ; CHECK: llvm_mips_subs_u_b_test:
 459 ; CHECK: ld.b
 460 ; CHECK: ld.b
 461 ; CHECK: subs_u.b
 462 ; CHECK: st.b
 463 ; CHECK: .size llvm_mips_subs_u_b_test
 464 ;
 465 @llvm_mips_subs_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 466 @llvm_mips_subs_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 467 @llvm_mips_subs_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 468
 469 define void @llvm_mips_subs_u_h_test() nounwind {
 470 entry:
 471   %0 = load <8 x i16>* @llvm_mips_subs_u_h_ARG1
 472   %1 = load <8 x i16>* @llvm_mips_subs_u_h_ARG2
 473   %2 = tail call <8 x i16> @llvm.mips.subs.u.h(<8 x i16> %0, <8 x i16> %1)
 474   store <8 x i16> %2, <8 x i16>* @llvm_mips_subs_u_h_RES
 475   ret void
 476 }
 477
 478 declare <8 x i16> @llvm.mips.subs.u.h(<8 x i16>, <8 x i16>) nounwind
 479
 480 ; CHECK: llvm_mips_subs_u_h_test:
 481 ; CHECK: ld.h
 482 ; CHECK: ld.h
 483 ; CHECK: subs_u.h
 484 ; CHECK: st.h
 485 ; CHECK: .size llvm_mips_subs_u_h_test
 486 ;
 487 @llvm_mips_subs_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 488 @llvm_mips_subs_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 489 @llvm_mips_subs_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 490
 491 define void @llvm_mips_subs_u_w_test() nounwind {
 492 entry:
 493   %0 = load <4 x i32>* @llvm_mips_subs_u_w_ARG1
 494   %1 = load <4 x i32>* @llvm_mips_subs_u_w_ARG2
 495   %2 = tail call <4 x i32> @llvm.mips.subs.u.w(<4 x i32> %0, <4 x i32> %1)
 496   store <4 x i32> %2, <4 x i32>* @llvm_mips_subs_u_w_RES
 497   ret void
 498 }
 499
 500 declare <4 x i32> @llvm.mips.subs.u.w(<4 x i32>, <4 x i32>) nounwind
 501
 502 ; CHECK: llvm_mips_subs_u_w_test:
 503 ; CHECK: ld.w
 504 ; CHECK: ld.w
 505 ; CHECK: subs_u.w
 506 ; CHECK: st.w
 507 ; CHECK: .size llvm_mips_subs_u_w_test
 508 ;
 509 @llvm_mips_subs_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 510 @llvm_mips_subs_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 511 @llvm_mips_subs_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 512
 513 define void @llvm_mips_subs_u_d_test() nounwind {
 514 entry:
 515   %0 = load <2 x i64>* @llvm_mips_subs_u_d_ARG1
 516   %1 = load <2 x i64>* @llvm_mips_subs_u_d_ARG2
 517   %2 = tail call <2 x i64> @llvm.mips.subs.u.d(<2 x i64> %0, <2 x i64> %1)
 518   store <2 x i64> %2, <2 x i64>* @llvm_mips_subs_u_d_RES
 519   ret void
 520 }
 521
 522 declare <2 x i64> @llvm.mips.subs.u.d(<2 x i64>, <2 x i64>) nounwind
 523
 524 ; CHECK: llvm_mips_subs_u_d_test:
 525 ; CHECK: ld.d
 526 ; CHECK: ld.d
 527 ; CHECK: subs_u.d
 528 ; CHECK: st.d
 529 ; CHECK: .size llvm_mips_subs_u_d_test
 530 ;
 531 @llvm_mips_subsus_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 532 @llvm_mips_subsus_u_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 533 @llvm_mips_subsus_u_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 534
 535 define void @llvm_mips_subsus_u_b_test() nounwind {
 536 entry:
 537   %0 = load <16 x i8>* @llvm_mips_subsus_u_b_ARG1
 538   %1 = load <16 x i8>* @llvm_mips_subsus_u_b_ARG2
 539   %2 = tail call <16 x i8> @llvm.mips.subsus.u.b(<16 x i8> %0, <16 x i8> %1)
 540   store <16 x i8> %2, <16 x i8>* @llvm_mips_subsus_u_b_RES
 541   ret void
 542 }
 543
 544 declare <16 x i8> @llvm.mips.subsus.u.b(<16 x i8>, <16 x i8>) nounwind
 545
 546 ; CHECK: llvm_mips_subsus_u_b_test:
 547 ; CHECK: ld.b
 548 ; CHECK: ld.b
 549 ; CHECK: subsus_u.b
 550 ; CHECK: st.b
 551 ; CHECK: .size llvm_mips_subsus_u_b_test
 552 ;
 553 @llvm_mips_subsus_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 554 @llvm_mips_subsus_u_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 555 @llvm_mips_subsus_u_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 556
 557 define void @llvm_mips_subsus_u_h_test() nounwind {
 558 entry:
 559   %0 = load <8 x i16>* @llvm_mips_subsus_u_h_ARG1
 560   %1 = load <8 x i16>* @llvm_mips_subsus_u_h_ARG2
 561   %2 = tail call <8 x i16> @llvm.mips.subsus.u.h(<8 x i16> %0, <8 x i16> %1)
 562   store <8 x i16> %2, <8 x i16>* @llvm_mips_subsus_u_h_RES
 563   ret void
 564 }
 565
 566 declare <8 x i16> @llvm.mips.subsus.u.h(<8 x i16>, <8 x i16>) nounwind
 567
 568 ; CHECK: llvm_mips_subsus_u_h_test:
 569 ; CHECK: ld.h
 570 ; CHECK: ld.h
 571 ; CHECK: subsus_u.h
 572 ; CHECK: st.h
 573 ; CHECK: .size llvm_mips_subsus_u_h_test
 574 ;
 575 @llvm_mips_subsus_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 576 @llvm_mips_subsus_u_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 577 @llvm_mips_subsus_u_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 578
 579 define void @llvm_mips_subsus_u_w_test() nounwind {
 580 entry:
 581   %0 = load <4 x i32>* @llvm_mips_subsus_u_w_ARG1
 582   %1 = load <4 x i32>* @llvm_mips_subsus_u_w_ARG2
 583   %2 = tail call <4 x i32> @llvm.mips.subsus.u.w(<4 x i32> %0, <4 x i32> %1)
 584   store <4 x i32> %2, <4 x i32>* @llvm_mips_subsus_u_w_RES
 585   ret void
 586 }
 587
 588 declare <4 x i32> @llvm.mips.subsus.u.w(<4 x i32>, <4 x i32>) nounwind
 589
 590 ; CHECK: llvm_mips_subsus_u_w_test:
 591 ; CHECK: ld.w
 592 ; CHECK: ld.w
 593 ; CHECK: subsus_u.w
 594 ; CHECK: st.w
 595 ; CHECK: .size llvm_mips_subsus_u_w_test
 596 ;
 597 @llvm_mips_subsus_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 598 @llvm_mips_subsus_u_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 599 @llvm_mips_subsus_u_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 600
 601 define void @llvm_mips_subsus_u_d_test() nounwind {
 602 entry:
 603   %0 = load <2 x i64>* @llvm_mips_subsus_u_d_ARG1
 604   %1 = load <2 x i64>* @llvm_mips_subsus_u_d_ARG2
 605   %2 = tail call <2 x i64> @llvm.mips.subsus.u.d(<2 x i64> %0, <2 x i64> %1)
 606   store <2 x i64> %2, <2 x i64>* @llvm_mips_subsus_u_d_RES
 607   ret void
 608 }
 609
 610 declare <2 x i64> @llvm.mips.subsus.u.d(<2 x i64>, <2 x i64>) nounwind
 611
 612 ; CHECK: llvm_mips_subsus_u_d_test:
 613 ; CHECK: ld.d
 614 ; CHECK: ld.d
 615 ; CHECK: subsus_u.d
 616 ; CHECK: st.d
 617 ; CHECK: .size llvm_mips_subsus_u_d_test
 618 ;
 619 @llvm_mips_subsuu_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 620 @llvm_mips_subsuu_s_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 621 @llvm_mips_subsuu_s_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 622
 623 define void @llvm_mips_subsuu_s_b_test() nounwind {
 624 entry:
 625   %0 = load <16 x i8>* @llvm_mips_subsuu_s_b_ARG1
 626   %1 = load <16 x i8>* @llvm_mips_subsuu_s_b_ARG2
 627   %2 = tail call <16 x i8> @llvm.mips.subsuu.s.b(<16 x i8> %0, <16 x i8> %1)
 628   store <16 x i8> %2, <16 x i8>* @llvm_mips_subsuu_s_b_RES
 629   ret void
 630 }
 631
 632 declare <16 x i8> @llvm.mips.subsuu.s.b(<16 x i8>, <16 x i8>) nounwind
 633
 634 ; CHECK: llvm_mips_subsuu_s_b_test:
 635 ; CHECK: ld.b
 636 ; CHECK: ld.b
 637 ; CHECK: subsuu_s.b
 638 ; CHECK: st.b
 639 ; CHECK: .size llvm_mips_subsuu_s_b_test
 640 ;
 641 @llvm_mips_subsuu_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 642 @llvm_mips_subsuu_s_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 643 @llvm_mips_subsuu_s_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 644
 645 define void @llvm_mips_subsuu_s_h_test() nounwind {
 646 entry:
 647   %0 = load <8 x i16>* @llvm_mips_subsuu_s_h_ARG1
 648   %1 = load <8 x i16>* @llvm_mips_subsuu_s_h_ARG2
 649   %2 = tail call <8 x i16> @llvm.mips.subsuu.s.h(<8 x i16> %0, <8 x i16> %1)
 650   store <8 x i16> %2, <8 x i16>* @llvm_mips_subsuu_s_h_RES
 651   ret void
 652 }
 653
 654 declare <8 x i16> @llvm.mips.subsuu.s.h(<8 x i16>, <8 x i16>) nounwind
 655
 656 ; CHECK: llvm_mips_subsuu_s_h_test:
 657 ; CHECK: ld.h
 658 ; CHECK: ld.h
 659 ; CHECK: subsuu_s.h
 660 ; CHECK: st.h
 661 ; CHECK: .size llvm_mips_subsuu_s_h_test
 662 ;
 663 @llvm_mips_subsuu_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 664 @llvm_mips_subsuu_s_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 665 @llvm_mips_subsuu_s_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 666
 667 define void @llvm_mips_subsuu_s_w_test() nounwind {
 668 entry:
 669   %0 = load <4 x i32>* @llvm_mips_subsuu_s_w_ARG1
 670   %1 = load <4 x i32>* @llvm_mips_subsuu_s_w_ARG2
 671   %2 = tail call <4 x i32> @llvm.mips.subsuu.s.w(<4 x i32> %0, <4 x i32> %1)
 672   store <4 x i32> %2, <4 x i32>* @llvm_mips_subsuu_s_w_RES
 673   ret void
 674 }
 675
 676 declare <4 x i32> @llvm.mips.subsuu.s.w(<4 x i32>, <4 x i32>) nounwind
 677
 678 ; CHECK: llvm_mips_subsuu_s_w_test:
 679 ; CHECK: ld.w
 680 ; CHECK: ld.w
 681 ; CHECK: subsuu_s.w
 682 ; CHECK: st.w
 683 ; CHECK: .size llvm_mips_subsuu_s_w_test
 684 ;
 685 @llvm_mips_subsuu_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 686 @llvm_mips_subsuu_s_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 687 @llvm_mips_subsuu_s_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 688
 689 define void @llvm_mips_subsuu_s_d_test() nounwind {
 690 entry:
 691   %0 = load <2 x i64>* @llvm_mips_subsuu_s_d_ARG1
 692   %1 = load <2 x i64>* @llvm_mips_subsuu_s_d_ARG2
 693   %2 = tail call <2 x i64> @llvm.mips.subsuu.s.d(<2 x i64> %0, <2 x i64> %1)
 694   store <2 x i64> %2, <2 x i64>* @llvm_mips_subsuu_s_d_RES
 695   ret void
 696 }
 697
 698 declare <2 x i64> @llvm.mips.subsuu.s.d(<2 x i64>, <2 x i64>) nounwind
 699
 700 ; CHECK: llvm_mips_subsuu_s_d_test:
 701 ; CHECK: ld.d
 702 ; CHECK: ld.d
 703 ; CHECK: subsuu_s.d
 704 ; CHECK: st.d
 705 ; CHECK: .size llvm_mips_subsuu_s_d_test
 706 ;
 707 @llvm_mips_subv_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
 708 @llvm_mips_subv_b_ARG2 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
 709 @llvm_mips_subv_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
 710
 711 define void @llvm_mips_subv_b_test() nounwind {
 712 entry:
 713   %0 = load <16 x i8>* @llvm_mips_subv_b_ARG1
 714   %1 = load <16 x i8>* @llvm_mips_subv_b_ARG2
 715   %2 = tail call <16 x i8> @llvm.mips.subv.b(<16 x i8> %0, <16 x i8> %1)
 716   store <16 x i8> %2, <16 x i8>* @llvm_mips_subv_b_RES
 717   ret void
 718 }
 719
 720 declare <16 x i8> @llvm.mips.subv.b(<16 x i8>, <16 x i8>) nounwind
 721
 722 ; CHECK: llvm_mips_subv_b_test:
 723 ; CHECK: ld.b
 724 ; CHECK: ld.b
 725 ; CHECK: subv.b
 726 ; CHECK: st.b
 727 ; CHECK: .size llvm_mips_subv_b_test
 728 ;
 729 @llvm_mips_subv_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 730 @llvm_mips_subv_h_ARG2 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 731 @llvm_mips_subv_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 732
 733 define void @llvm_mips_subv_h_test() nounwind {
 734 entry:
 735   %0 = load <8 x i16>* @llvm_mips_subv_h_ARG1
 736   %1 = load <8 x i16>* @llvm_mips_subv_h_ARG2
 737   %2 = tail call <8 x i16> @llvm.mips.subv.h(<8 x i16> %0, <8 x i16> %1)
 738   store <8 x i16> %2, <8 x i16>* @llvm_mips_subv_h_RES
 739   ret void
 740 }
 741
 742 declare <8 x i16> @llvm.mips.subv.h(<8 x i16>, <8 x i16>) nounwind
 743
 744 ; CHECK: llvm_mips_subv_h_test:
 745 ; CHECK: ld.h
 746 ; CHECK: ld.h
 747 ; CHECK: subv.h
 748 ; CHECK: st.h
 749 ; CHECK: .size llvm_mips_subv_h_test
 750 ;
 751 @llvm_mips_subv_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 752 @llvm_mips_subv_w_ARG2 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 753 @llvm_mips_subv_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 754
 755 define void @llvm_mips_subv_w_test() nounwind {
 756 entry:
 757   %0 = load <4 x i32>* @llvm_mips_subv_w_ARG1
 758   %1 = load <4 x i32>* @llvm_mips_subv_w_ARG2
 759   %2 = tail call <4 x i32> @llvm.mips.subv.w(<4 x i32> %0, <4 x i32> %1)
 760   store <4 x i32> %2, <4 x i32>* @llvm_mips_subv_w_RES
 761   ret void
 762 }
 763
 764 declare <4 x i32> @llvm.mips.subv.w(<4 x i32>, <4 x i32>) nounwind
 765
 766 ; CHECK: llvm_mips_subv_w_test:
 767 ; CHECK: ld.w
 768 ; CHECK: ld.w
 769 ; CHECK: subv.w
 770 ; CHECK: st.w
 771 ; CHECK: .size llvm_mips_subv_w_test
 772 ;
 773 @llvm_mips_subv_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 774 @llvm_mips_subv_d_ARG2 = global <2 x i64> <i64 2, i64 3>, align 16
 775 @llvm_mips_subv_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 776
 777 define void @llvm_mips_subv_d_test() nounwind {
 778 entry:
 779   %0 = load <2 x i64>* @llvm_mips_subv_d_ARG1
 780   %1 = load <2 x i64>* @llvm_mips_subv_d_ARG2
 781   %2 = tail call <2 x i64> @llvm.mips.subv.d(<2 x i64> %0, <2 x i64> %1)
 782   store <2 x i64> %2, <2 x i64>* @llvm_mips_subv_d_RES
 783   ret void
 784 }
 785
 786 declare <2 x i64> @llvm.mips.subv.d(<2 x i64>, <2 x i64>) nounwind
 787
 788 ; CHECK: llvm_mips_subv_d_test:
 789 ; CHECK: ld.d
 790 ; CHECK: ld.d
 791 ; CHECK: subv.d
 792 ; CHECK: st.d
 793 ; CHECK: .size llvm_mips_subv_d_test
 794 ;