test/CodeGen/Mips/msa/3rf_int_float.ll

   1 ; Test the MSA intrinsics that are encoded with the 3RF instruction format and
   2 ; produce an integer as a result.
   3
   4 ; RUN: llc -march=mips -mattr=+msa < %s | FileCheck %s
   5
   6 @llvm_mips_fcaf_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
   7 @llvm_mips_fcaf_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
   8 @llvm_mips_fcaf_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
   9
  10 define void @llvm_mips_fcaf_w_test() nounwind {
  11 entry:
  12   %0 = load <4 x float>* @llvm_mips_fcaf_w_ARG1
  13   %1 = load <4 x float>* @llvm_mips_fcaf_w_ARG2
  14   %2 = tail call <4 x i32> @llvm.mips.fcaf.w(<4 x float> %0, <4 x float> %1)
  15   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcaf_w_RES
  16   ret void
  17 }
  18
  19 declare <4 x i32> @llvm.mips.fcaf.w(<4 x float>, <4 x float>) nounwind
  20
  21 ; CHECK: llvm_mips_fcaf_w_test:
  22 ; CHECK: ld.w
  23 ; CHECK: ld.w
  24 ; CHECK: fcaf.w
  25 ; CHECK: st.w
  26 ; CHECK: .size llvm_mips_fcaf_w_test
  27 ;
  28 @llvm_mips_fcaf_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  29 @llvm_mips_fcaf_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
  30 @llvm_mips_fcaf_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  31
  32 define void @llvm_mips_fcaf_d_test() nounwind {
  33 entry:
  34   %0 = load <2 x double>* @llvm_mips_fcaf_d_ARG1
  35   %1 = load <2 x double>* @llvm_mips_fcaf_d_ARG2
  36   %2 = tail call <2 x i64> @llvm.mips.fcaf.d(<2 x double> %0, <2 x double> %1)
  37   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcaf_d_RES
  38   ret void
  39 }
  40
  41 declare <2 x i64> @llvm.mips.fcaf.d(<2 x double>, <2 x double>) nounwind
  42
  43 ; CHECK: llvm_mips_fcaf_d_test:
  44 ; CHECK: ld.d
  45 ; CHECK: ld.d
  46 ; CHECK: fcaf.d
  47 ; CHECK: st.d
  48 ; CHECK: .size llvm_mips_fcaf_d_test
  49 ;
  50 @llvm_mips_fceq_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  51 @llvm_mips_fceq_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
  52 @llvm_mips_fceq_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_fceq_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x float>* @llvm_mips_fceq_w_ARG1
  57   %1 = load <4 x float>* @llvm_mips_fceq_w_ARG2
  58   %2 = tail call <4 x i32> @llvm.mips.fceq.w(<4 x float> %0, <4 x float> %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_fceq_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.fceq.w(<4 x float>, <4 x float>) nounwind
  64
  65 ; CHECK: llvm_mips_fceq_w_test:
  66 ; CHECK: ld.w
  67 ; CHECK: ld.w
  68 ; CHECK: fceq.w
  69 ; CHECK: st.w
  70 ; CHECK: .size llvm_mips_fceq_w_test
  71 ;
  72 @llvm_mips_fceq_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
  73 @llvm_mips_fceq_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
  74 @llvm_mips_fceq_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_fceq_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x double>* @llvm_mips_fceq_d_ARG1
  79   %1 = load <2 x double>* @llvm_mips_fceq_d_ARG2
  80   %2 = tail call <2 x i64> @llvm.mips.fceq.d(<2 x double> %0, <2 x double> %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_fceq_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.fceq.d(<2 x double>, <2 x double>) nounwind
  86
  87 ; CHECK: llvm_mips_fceq_d_test:
  88 ; CHECK: ld.d
  89 ; CHECK: ld.d
  90 ; CHECK: fceq.d
  91 ; CHECK: st.d
  92 ; CHECK: .size llvm_mips_fceq_d_test
  93 ;
  94 @llvm_mips_fcle_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
  95 @llvm_mips_fcle_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
  96 @llvm_mips_fcle_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  97
  98 define void @llvm_mips_fcle_w_test() nounwind {
  99 entry:
 100   %0 = load <4 x float>* @llvm_mips_fcle_w_ARG1
 101   %1 = load <4 x float>* @llvm_mips_fcle_w_ARG2
 102   %2 = tail call <4 x i32> @llvm.mips.fcle.w(<4 x float> %0, <4 x float> %1)
 103   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcle_w_RES
 104   ret void
 105 }
 106
 107 declare <4 x i32> @llvm.mips.fcle.w(<4 x float>, <4 x float>) nounwind
 108
 109 ; CHECK: llvm_mips_fcle_w_test:
 110 ; CHECK: ld.w
 111 ; CHECK: ld.w
 112 ; CHECK: fcle.w
 113 ; CHECK: st.w
 114 ; CHECK: .size llvm_mips_fcle_w_test
 115 ;
 116 @llvm_mips_fcle_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 117 @llvm_mips_fcle_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 118 @llvm_mips_fcle_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 119
 120 define void @llvm_mips_fcle_d_test() nounwind {
 121 entry:
 122   %0 = load <2 x double>* @llvm_mips_fcle_d_ARG1
 123   %1 = load <2 x double>* @llvm_mips_fcle_d_ARG2
 124   %2 = tail call <2 x i64> @llvm.mips.fcle.d(<2 x double> %0, <2 x double> %1)
 125   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcle_d_RES
 126   ret void
 127 }
 128
 129 declare <2 x i64> @llvm.mips.fcle.d(<2 x double>, <2 x double>) nounwind
 130
 131 ; CHECK: llvm_mips_fcle_d_test:
 132 ; CHECK: ld.d
 133 ; CHECK: ld.d
 134 ; CHECK: fcle.d
 135 ; CHECK: st.d
 136 ; CHECK: .size llvm_mips_fcle_d_test
 137 ;
 138 @llvm_mips_fclt_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 139 @llvm_mips_fclt_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 140 @llvm_mips_fclt_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 141
 142 define void @llvm_mips_fclt_w_test() nounwind {
 143 entry:
 144   %0 = load <4 x float>* @llvm_mips_fclt_w_ARG1
 145   %1 = load <4 x float>* @llvm_mips_fclt_w_ARG2
 146   %2 = tail call <4 x i32> @llvm.mips.fclt.w(<4 x float> %0, <4 x float> %1)
 147   store <4 x i32> %2, <4 x i32>* @llvm_mips_fclt_w_RES
 148   ret void
 149 }
 150
 151 declare <4 x i32> @llvm.mips.fclt.w(<4 x float>, <4 x float>) nounwind
 152
 153 ; CHECK: llvm_mips_fclt_w_test:
 154 ; CHECK: ld.w
 155 ; CHECK: ld.w
 156 ; CHECK: fclt.w
 157 ; CHECK: st.w
 158 ; CHECK: .size llvm_mips_fclt_w_test
 159 ;
 160 @llvm_mips_fclt_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 161 @llvm_mips_fclt_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 162 @llvm_mips_fclt_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 163
 164 define void @llvm_mips_fclt_d_test() nounwind {
 165 entry:
 166   %0 = load <2 x double>* @llvm_mips_fclt_d_ARG1
 167   %1 = load <2 x double>* @llvm_mips_fclt_d_ARG2
 168   %2 = tail call <2 x i64> @llvm.mips.fclt.d(<2 x double> %0, <2 x double> %1)
 169   store <2 x i64> %2, <2 x i64>* @llvm_mips_fclt_d_RES
 170   ret void
 171 }
 172
 173 declare <2 x i64> @llvm.mips.fclt.d(<2 x double>, <2 x double>) nounwind
 174
 175 ; CHECK: llvm_mips_fclt_d_test:
 176 ; CHECK: ld.d
 177 ; CHECK: ld.d
 178 ; CHECK: fclt.d
 179 ; CHECK: st.d
 180 ; CHECK: .size llvm_mips_fclt_d_test
 181 ;
 182 @llvm_mips_fcor_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 183 @llvm_mips_fcor_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 184 @llvm_mips_fcor_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 185
 186 define void @llvm_mips_fcor_w_test() nounwind {
 187 entry:
 188   %0 = load <4 x float>* @llvm_mips_fcor_w_ARG1
 189   %1 = load <4 x float>* @llvm_mips_fcor_w_ARG2
 190   %2 = tail call <4 x i32> @llvm.mips.fcor.w(<4 x float> %0, <4 x float> %1)
 191   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcor_w_RES
 192   ret void
 193 }
 194
 195 declare <4 x i32> @llvm.mips.fcor.w(<4 x float>, <4 x float>) nounwind
 196
 197 ; CHECK: llvm_mips_fcor_w_test:
 198 ; CHECK: ld.w
 199 ; CHECK: ld.w
 200 ; CHECK: fcor.w
 201 ; CHECK: st.w
 202 ; CHECK: .size llvm_mips_fcor_w_test
 203 ;
 204 @llvm_mips_fcor_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 205 @llvm_mips_fcor_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 206 @llvm_mips_fcor_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 207
 208 define void @llvm_mips_fcor_d_test() nounwind {
 209 entry:
 210   %0 = load <2 x double>* @llvm_mips_fcor_d_ARG1
 211   %1 = load <2 x double>* @llvm_mips_fcor_d_ARG2
 212   %2 = tail call <2 x i64> @llvm.mips.fcor.d(<2 x double> %0, <2 x double> %1)
 213   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcor_d_RES
 214   ret void
 215 }
 216
 217 declare <2 x i64> @llvm.mips.fcor.d(<2 x double>, <2 x double>) nounwind
 218
 219 ; CHECK: llvm_mips_fcor_d_test:
 220 ; CHECK: ld.d
 221 ; CHECK: ld.d
 222 ; CHECK: fcor.d
 223 ; CHECK: st.d
 224 ; CHECK: .size llvm_mips_fcor_d_test
 225 ;
 226 @llvm_mips_fcne_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 227 @llvm_mips_fcne_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 228 @llvm_mips_fcne_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 229
 230 define void @llvm_mips_fcne_w_test() nounwind {
 231 entry:
 232   %0 = load <4 x float>* @llvm_mips_fcne_w_ARG1
 233   %1 = load <4 x float>* @llvm_mips_fcne_w_ARG2
 234   %2 = tail call <4 x i32> @llvm.mips.fcne.w(<4 x float> %0, <4 x float> %1)
 235   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcne_w_RES
 236   ret void
 237 }
 238
 239 declare <4 x i32> @llvm.mips.fcne.w(<4 x float>, <4 x float>) nounwind
 240
 241 ; CHECK: llvm_mips_fcne_w_test:
 242 ; CHECK: ld.w
 243 ; CHECK: ld.w
 244 ; CHECK: fcne.w
 245 ; CHECK: st.w
 246 ; CHECK: .size llvm_mips_fcne_w_test
 247 ;
 248 @llvm_mips_fcne_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 249 @llvm_mips_fcne_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 250 @llvm_mips_fcne_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 251
 252 define void @llvm_mips_fcne_d_test() nounwind {
 253 entry:
 254   %0 = load <2 x double>* @llvm_mips_fcne_d_ARG1
 255   %1 = load <2 x double>* @llvm_mips_fcne_d_ARG2
 256   %2 = tail call <2 x i64> @llvm.mips.fcne.d(<2 x double> %0, <2 x double> %1)
 257   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcne_d_RES
 258   ret void
 259 }
 260
 261 declare <2 x i64> @llvm.mips.fcne.d(<2 x double>, <2 x double>) nounwind
 262
 263 ; CHECK: llvm_mips_fcne_d_test:
 264 ; CHECK: ld.d
 265 ; CHECK: ld.d
 266 ; CHECK: fcne.d
 267 ; CHECK: st.d
 268 ; CHECK: .size llvm_mips_fcne_d_test
 269 ;
 270 @llvm_mips_fcueq_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 271 @llvm_mips_fcueq_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 272 @llvm_mips_fcueq_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 273
 274 define void @llvm_mips_fcueq_w_test() nounwind {
 275 entry:
 276   %0 = load <4 x float>* @llvm_mips_fcueq_w_ARG1
 277   %1 = load <4 x float>* @llvm_mips_fcueq_w_ARG2
 278   %2 = tail call <4 x i32> @llvm.mips.fcueq.w(<4 x float> %0, <4 x float> %1)
 279   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcueq_w_RES
 280   ret void
 281 }
 282
 283 declare <4 x i32> @llvm.mips.fcueq.w(<4 x float>, <4 x float>) nounwind
 284
 285 ; CHECK: llvm_mips_fcueq_w_test:
 286 ; CHECK: ld.w
 287 ; CHECK: ld.w
 288 ; CHECK: fcueq.w
 289 ; CHECK: st.w
 290 ; CHECK: .size llvm_mips_fcueq_w_test
 291 ;
 292 @llvm_mips_fcueq_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 293 @llvm_mips_fcueq_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 294 @llvm_mips_fcueq_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 295
 296 define void @llvm_mips_fcueq_d_test() nounwind {
 297 entry:
 298   %0 = load <2 x double>* @llvm_mips_fcueq_d_ARG1
 299   %1 = load <2 x double>* @llvm_mips_fcueq_d_ARG2
 300   %2 = tail call <2 x i64> @llvm.mips.fcueq.d(<2 x double> %0, <2 x double> %1)
 301   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcueq_d_RES
 302   ret void
 303 }
 304
 305 declare <2 x i64> @llvm.mips.fcueq.d(<2 x double>, <2 x double>) nounwind
 306
 307 ; CHECK: llvm_mips_fcueq_d_test:
 308 ; CHECK: ld.d
 309 ; CHECK: ld.d
 310 ; CHECK: fcueq.d
 311 ; CHECK: st.d
 312 ; CHECK: .size llvm_mips_fcueq_d_test
 313 ;
 314 @llvm_mips_fcult_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 315 @llvm_mips_fcult_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 316 @llvm_mips_fcult_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 317
 318 define void @llvm_mips_fcult_w_test() nounwind {
 319 entry:
 320   %0 = load <4 x float>* @llvm_mips_fcult_w_ARG1
 321   %1 = load <4 x float>* @llvm_mips_fcult_w_ARG2
 322   %2 = tail call <4 x i32> @llvm.mips.fcult.w(<4 x float> %0, <4 x float> %1)
 323   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcult_w_RES
 324   ret void
 325 }
 326
 327 declare <4 x i32> @llvm.mips.fcult.w(<4 x float>, <4 x float>) nounwind
 328
 329 ; CHECK: llvm_mips_fcult_w_test:
 330 ; CHECK: ld.w
 331 ; CHECK: ld.w
 332 ; CHECK: fcult.w
 333 ; CHECK: st.w
 334 ; CHECK: .size llvm_mips_fcult_w_test
 335 ;
 336 @llvm_mips_fcult_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 337 @llvm_mips_fcult_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 338 @llvm_mips_fcult_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 339
 340 define void @llvm_mips_fcult_d_test() nounwind {
 341 entry:
 342   %0 = load <2 x double>* @llvm_mips_fcult_d_ARG1
 343   %1 = load <2 x double>* @llvm_mips_fcult_d_ARG2
 344   %2 = tail call <2 x i64> @llvm.mips.fcult.d(<2 x double> %0, <2 x double> %1)
 345   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcult_d_RES
 346   ret void
 347 }
 348
 349 declare <2 x i64> @llvm.mips.fcult.d(<2 x double>, <2 x double>) nounwind
 350
 351 ; CHECK: llvm_mips_fcult_d_test:
 352 ; CHECK: ld.d
 353 ; CHECK: ld.d
 354 ; CHECK: fcult.d
 355 ; CHECK: st.d
 356 ; CHECK: .size llvm_mips_fcult_d_test
 357 ;
 358 @llvm_mips_fcule_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 359 @llvm_mips_fcule_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 360 @llvm_mips_fcule_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 361
 362 define void @llvm_mips_fcule_w_test() nounwind {
 363 entry:
 364   %0 = load <4 x float>* @llvm_mips_fcule_w_ARG1
 365   %1 = load <4 x float>* @llvm_mips_fcule_w_ARG2
 366   %2 = tail call <4 x i32> @llvm.mips.fcule.w(<4 x float> %0, <4 x float> %1)
 367   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcule_w_RES
 368   ret void
 369 }
 370
 371 declare <4 x i32> @llvm.mips.fcule.w(<4 x float>, <4 x float>) nounwind
 372
 373 ; CHECK: llvm_mips_fcule_w_test:
 374 ; CHECK: ld.w
 375 ; CHECK: ld.w
 376 ; CHECK: fcule.w
 377 ; CHECK: st.w
 378 ; CHECK: .size llvm_mips_fcule_w_test
 379 ;
 380 @llvm_mips_fcule_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 381 @llvm_mips_fcule_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 382 @llvm_mips_fcule_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 383
 384 define void @llvm_mips_fcule_d_test() nounwind {
 385 entry:
 386   %0 = load <2 x double>* @llvm_mips_fcule_d_ARG1
 387   %1 = load <2 x double>* @llvm_mips_fcule_d_ARG2
 388   %2 = tail call <2 x i64> @llvm.mips.fcule.d(<2 x double> %0, <2 x double> %1)
 389   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcule_d_RES
 390   ret void
 391 }
 392
 393 declare <2 x i64> @llvm.mips.fcule.d(<2 x double>, <2 x double>) nounwind
 394
 395 ; CHECK: llvm_mips_fcule_d_test:
 396 ; CHECK: ld.d
 397 ; CHECK: ld.d
 398 ; CHECK: fcule.d
 399 ; CHECK: st.d
 400 ; CHECK: .size llvm_mips_fcule_d_test
 401 ;
 402 @llvm_mips_fcun_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 403 @llvm_mips_fcun_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 404 @llvm_mips_fcun_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 405
 406 define void @llvm_mips_fcun_w_test() nounwind {
 407 entry:
 408   %0 = load <4 x float>* @llvm_mips_fcun_w_ARG1
 409   %1 = load <4 x float>* @llvm_mips_fcun_w_ARG2
 410   %2 = tail call <4 x i32> @llvm.mips.fcun.w(<4 x float> %0, <4 x float> %1)
 411   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcun_w_RES
 412   ret void
 413 }
 414
 415 declare <4 x i32> @llvm.mips.fcun.w(<4 x float>, <4 x float>) nounwind
 416
 417 ; CHECK: llvm_mips_fcun_w_test:
 418 ; CHECK: ld.w
 419 ; CHECK: ld.w
 420 ; CHECK: fcun.w
 421 ; CHECK: st.w
 422 ; CHECK: .size llvm_mips_fcun_w_test
 423 ;
 424 @llvm_mips_fcun_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 425 @llvm_mips_fcun_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 426 @llvm_mips_fcun_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 427
 428 define void @llvm_mips_fcun_d_test() nounwind {
 429 entry:
 430   %0 = load <2 x double>* @llvm_mips_fcun_d_ARG1
 431   %1 = load <2 x double>* @llvm_mips_fcun_d_ARG2
 432   %2 = tail call <2 x i64> @llvm.mips.fcun.d(<2 x double> %0, <2 x double> %1)
 433   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcun_d_RES
 434   ret void
 435 }
 436
 437 declare <2 x i64> @llvm.mips.fcun.d(<2 x double>, <2 x double>) nounwind
 438
 439 ; CHECK: llvm_mips_fcun_d_test:
 440 ; CHECK: ld.d
 441 ; CHECK: ld.d
 442 ; CHECK: fcun.d
 443 ; CHECK: st.d
 444 ; CHECK: .size llvm_mips_fcun_d_test
 445 ;
 446 @llvm_mips_fcune_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 447 @llvm_mips_fcune_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 448 @llvm_mips_fcune_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 449
 450 define void @llvm_mips_fcune_w_test() nounwind {
 451 entry:
 452   %0 = load <4 x float>* @llvm_mips_fcune_w_ARG1
 453   %1 = load <4 x float>* @llvm_mips_fcune_w_ARG2
 454   %2 = tail call <4 x i32> @llvm.mips.fcune.w(<4 x float> %0, <4 x float> %1)
 455   store <4 x i32> %2, <4 x i32>* @llvm_mips_fcune_w_RES
 456   ret void
 457 }
 458
 459 declare <4 x i32> @llvm.mips.fcune.w(<4 x float>, <4 x float>) nounwind
 460
 461 ; CHECK: llvm_mips_fcune_w_test:
 462 ; CHECK: ld.w
 463 ; CHECK: ld.w
 464 ; CHECK: fcune.w
 465 ; CHECK: st.w
 466 ; CHECK: .size llvm_mips_fcune_w_test
 467 ;
 468 @llvm_mips_fcune_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 469 @llvm_mips_fcune_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 470 @llvm_mips_fcune_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 471
 472 define void @llvm_mips_fcune_d_test() nounwind {
 473 entry:
 474   %0 = load <2 x double>* @llvm_mips_fcune_d_ARG1
 475   %1 = load <2 x double>* @llvm_mips_fcune_d_ARG2
 476   %2 = tail call <2 x i64> @llvm.mips.fcune.d(<2 x double> %0, <2 x double> %1)
 477   store <2 x i64> %2, <2 x i64>* @llvm_mips_fcune_d_RES
 478   ret void
 479 }
 480
 481 declare <2 x i64> @llvm.mips.fcune.d(<2 x double>, <2 x double>) nounwind
 482
 483 ; CHECK: llvm_mips_fcune_d_test:
 484 ; CHECK: ld.d
 485 ; CHECK: ld.d
 486 ; CHECK: fcune.d
 487 ; CHECK: st.d
 488 ; CHECK: .size llvm_mips_fcune_d_test
 489 ;
 490 @llvm_mips_fsaf_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 491 @llvm_mips_fsaf_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 492 @llvm_mips_fsaf_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 493
 494 define void @llvm_mips_fsaf_w_test() nounwind {
 495 entry:
 496   %0 = load <4 x float>* @llvm_mips_fsaf_w_ARG1
 497   %1 = load <4 x float>* @llvm_mips_fsaf_w_ARG2
 498   %2 = tail call <4 x i32> @llvm.mips.fsaf.w(<4 x float> %0, <4 x float> %1)
 499   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsaf_w_RES
 500   ret void
 501 }
 502
 503 declare <4 x i32> @llvm.mips.fsaf.w(<4 x float>, <4 x float>) nounwind
 504
 505 ; CHECK: llvm_mips_fsaf_w_test:
 506 ; CHECK: ld.w
 507 ; CHECK: ld.w
 508 ; CHECK: fsaf.w
 509 ; CHECK: st.w
 510 ; CHECK: .size llvm_mips_fsaf_w_test
 511 ;
 512 @llvm_mips_fsaf_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 513 @llvm_mips_fsaf_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 514 @llvm_mips_fsaf_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 515
 516 define void @llvm_mips_fsaf_d_test() nounwind {
 517 entry:
 518   %0 = load <2 x double>* @llvm_mips_fsaf_d_ARG1
 519   %1 = load <2 x double>* @llvm_mips_fsaf_d_ARG2
 520   %2 = tail call <2 x i64> @llvm.mips.fsaf.d(<2 x double> %0, <2 x double> %1)
 521   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsaf_d_RES
 522   ret void
 523 }
 524
 525 declare <2 x i64> @llvm.mips.fsaf.d(<2 x double>, <2 x double>) nounwind
 526
 527 ; CHECK: llvm_mips_fsaf_d_test:
 528 ; CHECK: ld.d
 529 ; CHECK: ld.d
 530 ; CHECK: fsaf.d
 531 ; CHECK: st.d
 532 ; CHECK: .size llvm_mips_fsaf_d_test
 533 ;
 534 @llvm_mips_fseq_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 535 @llvm_mips_fseq_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 536 @llvm_mips_fseq_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 537
 538 define void @llvm_mips_fseq_w_test() nounwind {
 539 entry:
 540   %0 = load <4 x float>* @llvm_mips_fseq_w_ARG1
 541   %1 = load <4 x float>* @llvm_mips_fseq_w_ARG2
 542   %2 = tail call <4 x i32> @llvm.mips.fseq.w(<4 x float> %0, <4 x float> %1)
 543   store <4 x i32> %2, <4 x i32>* @llvm_mips_fseq_w_RES
 544   ret void
 545 }
 546
 547 declare <4 x i32> @llvm.mips.fseq.w(<4 x float>, <4 x float>) nounwind
 548
 549 ; CHECK: llvm_mips_fseq_w_test:
 550 ; CHECK: ld.w
 551 ; CHECK: ld.w
 552 ; CHECK: fseq.w
 553 ; CHECK: st.w
 554 ; CHECK: .size llvm_mips_fseq_w_test
 555 ;
 556 @llvm_mips_fseq_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 557 @llvm_mips_fseq_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 558 @llvm_mips_fseq_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 559
 560 define void @llvm_mips_fseq_d_test() nounwind {
 561 entry:
 562   %0 = load <2 x double>* @llvm_mips_fseq_d_ARG1
 563   %1 = load <2 x double>* @llvm_mips_fseq_d_ARG2
 564   %2 = tail call <2 x i64> @llvm.mips.fseq.d(<2 x double> %0, <2 x double> %1)
 565   store <2 x i64> %2, <2 x i64>* @llvm_mips_fseq_d_RES
 566   ret void
 567 }
 568
 569 declare <2 x i64> @llvm.mips.fseq.d(<2 x double>, <2 x double>) nounwind
 570
 571 ; CHECK: llvm_mips_fseq_d_test:
 572 ; CHECK: ld.d
 573 ; CHECK: ld.d
 574 ; CHECK: fseq.d
 575 ; CHECK: st.d
 576 ; CHECK: .size llvm_mips_fseq_d_test
 577 ;
 578 @llvm_mips_fsle_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 579 @llvm_mips_fsle_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 580 @llvm_mips_fsle_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 581
 582 define void @llvm_mips_fsle_w_test() nounwind {
 583 entry:
 584   %0 = load <4 x float>* @llvm_mips_fsle_w_ARG1
 585   %1 = load <4 x float>* @llvm_mips_fsle_w_ARG2
 586   %2 = tail call <4 x i32> @llvm.mips.fsle.w(<4 x float> %0, <4 x float> %1)
 587   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsle_w_RES
 588   ret void
 589 }
 590
 591 declare <4 x i32> @llvm.mips.fsle.w(<4 x float>, <4 x float>) nounwind
 592
 593 ; CHECK: llvm_mips_fsle_w_test:
 594 ; CHECK: ld.w
 595 ; CHECK: ld.w
 596 ; CHECK: fsle.w
 597 ; CHECK: st.w
 598 ; CHECK: .size llvm_mips_fsle_w_test
 599 ;
 600 @llvm_mips_fsle_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 601 @llvm_mips_fsle_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 602 @llvm_mips_fsle_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 603
 604 define void @llvm_mips_fsle_d_test() nounwind {
 605 entry:
 606   %0 = load <2 x double>* @llvm_mips_fsle_d_ARG1
 607   %1 = load <2 x double>* @llvm_mips_fsle_d_ARG2
 608   %2 = tail call <2 x i64> @llvm.mips.fsle.d(<2 x double> %0, <2 x double> %1)
 609   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsle_d_RES
 610   ret void
 611 }
 612
 613 declare <2 x i64> @llvm.mips.fsle.d(<2 x double>, <2 x double>) nounwind
 614
 615 ; CHECK: llvm_mips_fsle_d_test:
 616 ; CHECK: ld.d
 617 ; CHECK: ld.d
 618 ; CHECK: fsle.d
 619 ; CHECK: st.d
 620 ; CHECK: .size llvm_mips_fsle_d_test
 621 ;
 622 @llvm_mips_fslt_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 623 @llvm_mips_fslt_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 624 @llvm_mips_fslt_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 625
 626 define void @llvm_mips_fslt_w_test() nounwind {
 627 entry:
 628   %0 = load <4 x float>* @llvm_mips_fslt_w_ARG1
 629   %1 = load <4 x float>* @llvm_mips_fslt_w_ARG2
 630   %2 = tail call <4 x i32> @llvm.mips.fslt.w(<4 x float> %0, <4 x float> %1)
 631   store <4 x i32> %2, <4 x i32>* @llvm_mips_fslt_w_RES
 632   ret void
 633 }
 634
 635 declare <4 x i32> @llvm.mips.fslt.w(<4 x float>, <4 x float>) nounwind
 636
 637 ; CHECK: llvm_mips_fslt_w_test:
 638 ; CHECK: ld.w
 639 ; CHECK: ld.w
 640 ; CHECK: fslt.w
 641 ; CHECK: st.w
 642 ; CHECK: .size llvm_mips_fslt_w_test
 643 ;
 644 @llvm_mips_fslt_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 645 @llvm_mips_fslt_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 646 @llvm_mips_fslt_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 647
 648 define void @llvm_mips_fslt_d_test() nounwind {
 649 entry:
 650   %0 = load <2 x double>* @llvm_mips_fslt_d_ARG1
 651   %1 = load <2 x double>* @llvm_mips_fslt_d_ARG2
 652   %2 = tail call <2 x i64> @llvm.mips.fslt.d(<2 x double> %0, <2 x double> %1)
 653   store <2 x i64> %2, <2 x i64>* @llvm_mips_fslt_d_RES
 654   ret void
 655 }
 656
 657 declare <2 x i64> @llvm.mips.fslt.d(<2 x double>, <2 x double>) nounwind
 658
 659 ; CHECK: llvm_mips_fslt_d_test:
 660 ; CHECK: ld.d
 661 ; CHECK: ld.d
 662 ; CHECK: fslt.d
 663 ; CHECK: st.d
 664 ; CHECK: .size llvm_mips_fslt_d_test
 665 ;
 666 @llvm_mips_fsor_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 667 @llvm_mips_fsor_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 668 @llvm_mips_fsor_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 669
 670 define void @llvm_mips_fsor_w_test() nounwind {
 671 entry:
 672   %0 = load <4 x float>* @llvm_mips_fsor_w_ARG1
 673   %1 = load <4 x float>* @llvm_mips_fsor_w_ARG2
 674   %2 = tail call <4 x i32> @llvm.mips.fsor.w(<4 x float> %0, <4 x float> %1)
 675   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsor_w_RES
 676   ret void
 677 }
 678
 679 declare <4 x i32> @llvm.mips.fsor.w(<4 x float>, <4 x float>) nounwind
 680
 681 ; CHECK: llvm_mips_fsor_w_test:
 682 ; CHECK: ld.w
 683 ; CHECK: ld.w
 684 ; CHECK: fsor.w
 685 ; CHECK: st.w
 686 ; CHECK: .size llvm_mips_fsor_w_test
 687 ;
 688 @llvm_mips_fsor_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 689 @llvm_mips_fsor_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 690 @llvm_mips_fsor_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 691
 692 define void @llvm_mips_fsor_d_test() nounwind {
 693 entry:
 694   %0 = load <2 x double>* @llvm_mips_fsor_d_ARG1
 695   %1 = load <2 x double>* @llvm_mips_fsor_d_ARG2
 696   %2 = tail call <2 x i64> @llvm.mips.fsor.d(<2 x double> %0, <2 x double> %1)
 697   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsor_d_RES
 698   ret void
 699 }
 700
 701 declare <2 x i64> @llvm.mips.fsor.d(<2 x double>, <2 x double>) nounwind
 702
 703 ; CHECK: llvm_mips_fsor_d_test:
 704 ; CHECK: ld.d
 705 ; CHECK: ld.d
 706 ; CHECK: fsor.d
 707 ; CHECK: st.d
 708 ; CHECK: .size llvm_mips_fsor_d_test
 709 ;
 710 @llvm_mips_fsne_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 711 @llvm_mips_fsne_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 712 @llvm_mips_fsne_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 713
 714 define void @llvm_mips_fsne_w_test() nounwind {
 715 entry:
 716   %0 = load <4 x float>* @llvm_mips_fsne_w_ARG1
 717   %1 = load <4 x float>* @llvm_mips_fsne_w_ARG2
 718   %2 = tail call <4 x i32> @llvm.mips.fsne.w(<4 x float> %0, <4 x float> %1)
 719   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsne_w_RES
 720   ret void
 721 }
 722
 723 declare <4 x i32> @llvm.mips.fsne.w(<4 x float>, <4 x float>) nounwind
 724
 725 ; CHECK: llvm_mips_fsne_w_test:
 726 ; CHECK: ld.w
 727 ; CHECK: ld.w
 728 ; CHECK: fsne.w
 729 ; CHECK: st.w
 730 ; CHECK: .size llvm_mips_fsne_w_test
 731 ;
 732 @llvm_mips_fsne_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 733 @llvm_mips_fsne_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 734 @llvm_mips_fsne_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 735
 736 define void @llvm_mips_fsne_d_test() nounwind {
 737 entry:
 738   %0 = load <2 x double>* @llvm_mips_fsne_d_ARG1
 739   %1 = load <2 x double>* @llvm_mips_fsne_d_ARG2
 740   %2 = tail call <2 x i64> @llvm.mips.fsne.d(<2 x double> %0, <2 x double> %1)
 741   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsne_d_RES
 742   ret void
 743 }
 744
 745 declare <2 x i64> @llvm.mips.fsne.d(<2 x double>, <2 x double>) nounwind
 746
 747 ; CHECK: llvm_mips_fsne_d_test:
 748 ; CHECK: ld.d
 749 ; CHECK: ld.d
 750 ; CHECK: fsne.d
 751 ; CHECK: st.d
 752 ; CHECK: .size llvm_mips_fsne_d_test
 753 ;
 754 @llvm_mips_fsueq_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 755 @llvm_mips_fsueq_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 756 @llvm_mips_fsueq_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 757
 758 define void @llvm_mips_fsueq_w_test() nounwind {
 759 entry:
 760   %0 = load <4 x float>* @llvm_mips_fsueq_w_ARG1
 761   %1 = load <4 x float>* @llvm_mips_fsueq_w_ARG2
 762   %2 = tail call <4 x i32> @llvm.mips.fsueq.w(<4 x float> %0, <4 x float> %1)
 763   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsueq_w_RES
 764   ret void
 765 }
 766
 767 declare <4 x i32> @llvm.mips.fsueq.w(<4 x float>, <4 x float>) nounwind
 768
 769 ; CHECK: llvm_mips_fsueq_w_test:
 770 ; CHECK: ld.w
 771 ; CHECK: ld.w
 772 ; CHECK: fsueq.w
 773 ; CHECK: st.w
 774 ; CHECK: .size llvm_mips_fsueq_w_test
 775 ;
 776 @llvm_mips_fsueq_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 777 @llvm_mips_fsueq_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 778 @llvm_mips_fsueq_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 779
 780 define void @llvm_mips_fsueq_d_test() nounwind {
 781 entry:
 782   %0 = load <2 x double>* @llvm_mips_fsueq_d_ARG1
 783   %1 = load <2 x double>* @llvm_mips_fsueq_d_ARG2
 784   %2 = tail call <2 x i64> @llvm.mips.fsueq.d(<2 x double> %0, <2 x double> %1)
 785   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsueq_d_RES
 786   ret void
 787 }
 788
 789 declare <2 x i64> @llvm.mips.fsueq.d(<2 x double>, <2 x double>) nounwind
 790
 791 ; CHECK: llvm_mips_fsueq_d_test:
 792 ; CHECK: ld.d
 793 ; CHECK: ld.d
 794 ; CHECK: fsueq.d
 795 ; CHECK: st.d
 796 ; CHECK: .size llvm_mips_fsueq_d_test
 797 ;
 798 @llvm_mips_fsult_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 799 @llvm_mips_fsult_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 800 @llvm_mips_fsult_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 801
 802 define void @llvm_mips_fsult_w_test() nounwind {
 803 entry:
 804   %0 = load <4 x float>* @llvm_mips_fsult_w_ARG1
 805   %1 = load <4 x float>* @llvm_mips_fsult_w_ARG2
 806   %2 = tail call <4 x i32> @llvm.mips.fsult.w(<4 x float> %0, <4 x float> %1)
 807   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsult_w_RES
 808   ret void
 809 }
 810
 811 declare <4 x i32> @llvm.mips.fsult.w(<4 x float>, <4 x float>) nounwind
 812
 813 ; CHECK: llvm_mips_fsult_w_test:
 814 ; CHECK: ld.w
 815 ; CHECK: ld.w
 816 ; CHECK: fsult.w
 817 ; CHECK: st.w
 818 ; CHECK: .size llvm_mips_fsult_w_test
 819 ;
 820 @llvm_mips_fsult_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 821 @llvm_mips_fsult_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 822 @llvm_mips_fsult_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 823
 824 define void @llvm_mips_fsult_d_test() nounwind {
 825 entry:
 826   %0 = load <2 x double>* @llvm_mips_fsult_d_ARG1
 827   %1 = load <2 x double>* @llvm_mips_fsult_d_ARG2
 828   %2 = tail call <2 x i64> @llvm.mips.fsult.d(<2 x double> %0, <2 x double> %1)
 829   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsult_d_RES
 830   ret void
 831 }
 832
 833 declare <2 x i64> @llvm.mips.fsult.d(<2 x double>, <2 x double>) nounwind
 834
 835 ; CHECK: llvm_mips_fsult_d_test:
 836 ; CHECK: ld.d
 837 ; CHECK: ld.d
 838 ; CHECK: fsult.d
 839 ; CHECK: st.d
 840 ; CHECK: .size llvm_mips_fsult_d_test
 841 ;
 842 @llvm_mips_fsule_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 843 @llvm_mips_fsule_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 844 @llvm_mips_fsule_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 845
 846 define void @llvm_mips_fsule_w_test() nounwind {
 847 entry:
 848   %0 = load <4 x float>* @llvm_mips_fsule_w_ARG1
 849   %1 = load <4 x float>* @llvm_mips_fsule_w_ARG2
 850   %2 = tail call <4 x i32> @llvm.mips.fsule.w(<4 x float> %0, <4 x float> %1)
 851   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsule_w_RES
 852   ret void
 853 }
 854
 855 declare <4 x i32> @llvm.mips.fsule.w(<4 x float>, <4 x float>) nounwind
 856
 857 ; CHECK: llvm_mips_fsule_w_test:
 858 ; CHECK: ld.w
 859 ; CHECK: ld.w
 860 ; CHECK: fsule.w
 861 ; CHECK: st.w
 862 ; CHECK: .size llvm_mips_fsule_w_test
 863 ;
 864 @llvm_mips_fsule_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 865 @llvm_mips_fsule_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 866 @llvm_mips_fsule_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 867
 868 define void @llvm_mips_fsule_d_test() nounwind {
 869 entry:
 870   %0 = load <2 x double>* @llvm_mips_fsule_d_ARG1
 871   %1 = load <2 x double>* @llvm_mips_fsule_d_ARG2
 872   %2 = tail call <2 x i64> @llvm.mips.fsule.d(<2 x double> %0, <2 x double> %1)
 873   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsule_d_RES
 874   ret void
 875 }
 876
 877 declare <2 x i64> @llvm.mips.fsule.d(<2 x double>, <2 x double>) nounwind
 878
 879 ; CHECK: llvm_mips_fsule_d_test:
 880 ; CHECK: ld.d
 881 ; CHECK: ld.d
 882 ; CHECK: fsule.d
 883 ; CHECK: st.d
 884 ; CHECK: .size llvm_mips_fsule_d_test
 885 ;
 886 @llvm_mips_fsun_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 887 @llvm_mips_fsun_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 888 @llvm_mips_fsun_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 889
 890 define void @llvm_mips_fsun_w_test() nounwind {
 891 entry:
 892   %0 = load <4 x float>* @llvm_mips_fsun_w_ARG1
 893   %1 = load <4 x float>* @llvm_mips_fsun_w_ARG2
 894   %2 = tail call <4 x i32> @llvm.mips.fsun.w(<4 x float> %0, <4 x float> %1)
 895   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsun_w_RES
 896   ret void
 897 }
 898
 899 declare <4 x i32> @llvm.mips.fsun.w(<4 x float>, <4 x float>) nounwind
 900
 901 ; CHECK: llvm_mips_fsun_w_test:
 902 ; CHECK: ld.w
 903 ; CHECK: ld.w
 904 ; CHECK: fsun.w
 905 ; CHECK: st.w
 906 ; CHECK: .size llvm_mips_fsun_w_test
 907 ;
 908 @llvm_mips_fsun_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 909 @llvm_mips_fsun_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 910 @llvm_mips_fsun_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 911
 912 define void @llvm_mips_fsun_d_test() nounwind {
 913 entry:
 914   %0 = load <2 x double>* @llvm_mips_fsun_d_ARG1
 915   %1 = load <2 x double>* @llvm_mips_fsun_d_ARG2
 916   %2 = tail call <2 x i64> @llvm.mips.fsun.d(<2 x double> %0, <2 x double> %1)
 917   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsun_d_RES
 918   ret void
 919 }
 920
 921 declare <2 x i64> @llvm.mips.fsun.d(<2 x double>, <2 x double>) nounwind
 922
 923 ; CHECK: llvm_mips_fsun_d_test:
 924 ; CHECK: ld.d
 925 ; CHECK: ld.d
 926 ; CHECK: fsun.d
 927 ; CHECK: st.d
 928 ; CHECK: .size llvm_mips_fsun_d_test
 929 ;
 930 @llvm_mips_fsune_w_ARG1 = global <4 x float> <float 0.000000e+00, float 1.000000e+00, float 2.000000e+00, float 3.000000e+00>, align 16
 931 @llvm_mips_fsune_w_ARG2 = global <4 x float> <float 4.000000e+00, float 5.000000e+00, float 6.000000e+00, float 7.000000e+00>, align 16
 932 @llvm_mips_fsune_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 933
 934 define void @llvm_mips_fsune_w_test() nounwind {
 935 entry:
 936   %0 = load <4 x float>* @llvm_mips_fsune_w_ARG1
 937   %1 = load <4 x float>* @llvm_mips_fsune_w_ARG2
 938   %2 = tail call <4 x i32> @llvm.mips.fsune.w(<4 x float> %0, <4 x float> %1)
 939   store <4 x i32> %2, <4 x i32>* @llvm_mips_fsune_w_RES
 940   ret void
 941 }
 942
 943 declare <4 x i32> @llvm.mips.fsune.w(<4 x float>, <4 x float>) nounwind
 944
 945 ; CHECK: llvm_mips_fsune_w_test:
 946 ; CHECK: ld.w
 947 ; CHECK: ld.w
 948 ; CHECK: fsune.w
 949 ; CHECK: st.w
 950 ; CHECK: .size llvm_mips_fsune_w_test
 951 ;
 952 @llvm_mips_fsune_d_ARG1 = global <2 x double> <double 0.000000e+00, double 1.000000e+00>, align 16
 953 @llvm_mips_fsune_d_ARG2 = global <2 x double> <double 2.000000e+00, double 3.000000e+00>, align 16
 954 @llvm_mips_fsune_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 955
 956 define void @llvm_mips_fsune_d_test() nounwind {
 957 entry:
 958   %0 = load <2 x double>* @llvm_mips_fsune_d_ARG1
 959   %1 = load <2 x double>* @llvm_mips_fsune_d_ARG2
 960   %2 = tail call <2 x i64> @llvm.mips.fsune.d(<2 x double> %0, <2 x double> %1)
 961   store <2 x i64> %2, <2 x i64>* @llvm_mips_fsune_d_RES
 962   ret void
 963 }
 964
 965 declare <2 x i64> @llvm.mips.fsune.d(<2 x double>, <2 x double>) nounwind
 966
 967 ; CHECK: llvm_mips_fsune_d_test:
 968 ; CHECK: ld.d
 969 ; CHECK: ld.d
 970 ; CHECK: fsune.d
 971 ; CHECK: st.d
 972 ; CHECK: .size llvm_mips_fsune_d_test
 973 ;