test/CodeGen/Mips/msa/elm_copy.ll

   1 ; Test the MSA intrinsics that are encoded with the ELM instruction format and
   2 ; are element extraction operations.
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_copy_s_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_copy_s_b_RES  = global i32 0, align 16
   8
   9 define void @llvm_mips_copy_s_b_test() nounwind {
  10 entry:
  11   %0 = load <16 x i8>* @llvm_mips_copy_s_b_ARG1
  12   %1 = tail call i32 @llvm.mips.copy.s.b(<16 x i8> %0, i32 1)
  13   store i32 %1, i32* @llvm_mips_copy_s_b_RES
  14   ret void
  15 }
  16
  17 declare i32 @llvm.mips.copy.s.b(<16 x i8>, i32) nounwind
  18
  19 ; CHECK: llvm_mips_copy_s_b_test:
  20 ; CHECK: ld.b
  21 ; CHECK: copy_s.b
  22 ; CHECK: sw
  23 ; CHECK: .size llvm_mips_copy_s_b_test
  24 ;
  25 @llvm_mips_copy_s_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  26 @llvm_mips_copy_s_h_RES  = global i32 0, align 16
  27
  28 define void @llvm_mips_copy_s_h_test() nounwind {
  29 entry:
  30   %0 = load <8 x i16>* @llvm_mips_copy_s_h_ARG1
  31   %1 = tail call i32 @llvm.mips.copy.s.h(<8 x i16> %0, i32 1)
  32   store i32 %1, i32* @llvm_mips_copy_s_h_RES
  33   ret void
  34 }
  35
  36 declare i32 @llvm.mips.copy.s.h(<8 x i16>, i32) nounwind
  37
  38 ; CHECK: llvm_mips_copy_s_h_test:
  39 ; CHECK: ld.h
  40 ; CHECK: copy_s.h
  41 ; CHECK: sw
  42 ; CHECK: .size llvm_mips_copy_s_h_test
  43 ;
  44 @llvm_mips_copy_s_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  45 @llvm_mips_copy_s_w_RES  = global i32 0, align 16
  46
  47 define void @llvm_mips_copy_s_w_test() nounwind {
  48 entry:
  49   %0 = load <4 x i32>* @llvm_mips_copy_s_w_ARG1
  50   %1 = tail call i32 @llvm.mips.copy.s.w(<4 x i32> %0, i32 1)
  51   store i32 %1, i32* @llvm_mips_copy_s_w_RES
  52   ret void
  53 }
  54
  55 declare i32 @llvm.mips.copy.s.w(<4 x i32>, i32) nounwind
  56
  57 ; CHECK: llvm_mips_copy_s_w_test:
  58 ; CHECK: ld.w
  59 ; CHECK: copy_s.w
  60 ; CHECK: sw
  61 ; CHECK: .size llvm_mips_copy_s_w_test
  62 ;
  63 @llvm_mips_copy_s_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  64 @llvm_mips_copy_s_d_RES  = global i64 0, align 16
  65
  66 define void @llvm_mips_copy_s_d_test() nounwind {
  67 entry:
  68   %0 = load <2 x i64>* @llvm_mips_copy_s_d_ARG1
  69   %1 = tail call i64 @llvm.mips.copy.s.d(<2 x i64> %0, i32 1)
  70   store i64 %1, i64* @llvm_mips_copy_s_d_RES
  71   ret void
  72 }
  73
  74 declare i64 @llvm.mips.copy.s.d(<2 x i64>, i32) nounwind
  75
  76 ; CHECK: llvm_mips_copy_s_d_test:
  77 ; CHECK: ld.w
  78 ; CHECK: copy_s.w
  79 ; CHECK: copy_s.w
  80 ; CHECK: sw
  81 ; CHECK: sw
  82 ; CHECK: .size llvm_mips_copy_s_d_test
  83 ;
  84 @llvm_mips_copy_u_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  85 @llvm_mips_copy_u_b_RES  = global i32 0, align 16
  86
  87 define void @llvm_mips_copy_u_b_test() nounwind {
  88 entry:
  89   %0 = load <16 x i8>* @llvm_mips_copy_u_b_ARG1
  90   %1 = tail call i32 @llvm.mips.copy.u.b(<16 x i8> %0, i32 1)
  91   store i32 %1, i32* @llvm_mips_copy_u_b_RES
  92   ret void
  93 }
  94
  95 declare i32 @llvm.mips.copy.u.b(<16 x i8>, i32) nounwind
  96
  97 ; CHECK: llvm_mips_copy_u_b_test:
  98 ; CHECK: ld.b
  99 ; CHECK: copy_u.b
 100 ; CHECK: sw
 101 ; CHECK: .size llvm_mips_copy_u_b_test
 102 ;
 103 @llvm_mips_copy_u_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 104 @llvm_mips_copy_u_h_RES  = global i32 0, align 16
 105
 106 define void @llvm_mips_copy_u_h_test() nounwind {
 107 entry:
 108   %0 = load <8 x i16>* @llvm_mips_copy_u_h_ARG1
 109   %1 = tail call i32 @llvm.mips.copy.u.h(<8 x i16> %0, i32 1)
 110   store i32 %1, i32* @llvm_mips_copy_u_h_RES
 111   ret void
 112 }
 113
 114 declare i32 @llvm.mips.copy.u.h(<8 x i16>, i32) nounwind
 115
 116 ; CHECK: llvm_mips_copy_u_h_test:
 117 ; CHECK: ld.h
 118 ; CHECK: copy_u.h
 119 ; CHECK: sw
 120 ; CHECK: .size llvm_mips_copy_u_h_test
 121 ;
 122 @llvm_mips_copy_u_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 123 @llvm_mips_copy_u_w_RES  = global i32 0, align 16
 124
 125 define void @llvm_mips_copy_u_w_test() nounwind {
 126 entry:
 127   %0 = load <4 x i32>* @llvm_mips_copy_u_w_ARG1
 128   %1 = tail call i32 @llvm.mips.copy.u.w(<4 x i32> %0, i32 1)
 129   store i32 %1, i32* @llvm_mips_copy_u_w_RES
 130   ret void
 131 }
 132
 133 declare i32 @llvm.mips.copy.u.w(<4 x i32>, i32) nounwind
 134
 135 ; CHECK: llvm_mips_copy_u_w_test:
 136 ; CHECK: ld.w
 137 ; CHECK: copy_u.w
 138 ; CHECK: sw
 139 ; CHECK: .size llvm_mips_copy_u_w_test
 140 ;
 141 @llvm_mips_copy_u_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 142 @llvm_mips_copy_u_d_RES  = global i64 0, align 16
 143
 144 define void @llvm_mips_copy_u_d_test() nounwind {
 145 entry:
 146   %0 = load <2 x i64>* @llvm_mips_copy_u_d_ARG1
 147   %1 = tail call i64 @llvm.mips.copy.u.d(<2 x i64> %0, i32 1)
 148   store i64 %1, i64* @llvm_mips_copy_u_d_RES
 149   ret void
 150 }
 151
 152 declare i64 @llvm.mips.copy.u.d(<2 x i64>, i32) nounwind
 153
 154 ; CHECK: llvm_mips_copy_u_d_test:
 155 ; CHECK: ld.w
 156 ; CHECK: copy_s.w
 157 ; CHECK: copy_s.w
 158 ; CHECK: sw
 159 ; CHECK: sw
 160 ; CHECK: .size llvm_mips_copy_u_d_test
 161 ;