test/CodeGen/Mips/msa/elm_insv.ll

   1 ; Test the MSA element insertion intrinsics that are encoded with the ELM
   2 ; instruction format.
   3
   4 ; RUN: llc -march=mips -mattr=+msa,+fp64 < %s | FileCheck %s
   5
   6 @llvm_mips_insert_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
   7 @llvm_mips_insert_b_ARG3 = global i32 27, align 16
   8 @llvm_mips_insert_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
   9
  10 define void @llvm_mips_insert_b_test() nounwind {
  11 entry:
  12   %0 = load <16 x i8>* @llvm_mips_insert_b_ARG1
  13   %1 = load i32* @llvm_mips_insert_b_ARG3
  14   %2 = tail call <16 x i8> @llvm.mips.insert.b(<16 x i8> %0, i32 1, i32 %1)
  15   store <16 x i8> %2, <16 x i8>* @llvm_mips_insert_b_RES
  16   ret void
  17 }
  18
  19 declare <16 x i8> @llvm.mips.insert.b(<16 x i8>, i32, i32) nounwind
  20
  21 ; CHECK: llvm_mips_insert_b_test:
  22 ; CHECK-DAG: lw [[R1:\$[0-9]+]], 0(
  23 ; CHECK-DAG: ld.b [[R2:\$w[0-9]+]], 0(
  24 ; CHECK-DAG: insert.b [[R2]][1], [[R1]]
  25 ; CHECK-DAG: st.b [[R2]], 0(
  26 ; CHECK: .size llvm_mips_insert_b_test
  27 ;
  28 @llvm_mips_insert_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
  29 @llvm_mips_insert_h_ARG3 = global i32 27, align 16
  30 @llvm_mips_insert_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
  31
  32 define void @llvm_mips_insert_h_test() nounwind {
  33 entry:
  34   %0 = load <8 x i16>* @llvm_mips_insert_h_ARG1
  35   %1 = load i32* @llvm_mips_insert_h_ARG3
  36   %2 = tail call <8 x i16> @llvm.mips.insert.h(<8 x i16> %0, i32 1, i32 %1)
  37   store <8 x i16> %2, <8 x i16>* @llvm_mips_insert_h_RES
  38   ret void
  39 }
  40
  41 declare <8 x i16> @llvm.mips.insert.h(<8 x i16>, i32, i32) nounwind
  42
  43 ; CHECK: llvm_mips_insert_h_test:
  44 ; CHECK-DAG: lw [[R1:\$[0-9]+]], 0(
  45 ; CHECK-DAG: ld.h [[R2:\$w[0-9]+]], 0(
  46 ; CHECK-DAG: insert.h [[R2]][1], [[R1]]
  47 ; CHECK-DAG: st.h [[R2]], 0(
  48 ; CHECK: .size llvm_mips_insert_h_test
  49 ;
  50 @llvm_mips_insert_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
  51 @llvm_mips_insert_w_ARG3 = global i32 27, align 16
  52 @llvm_mips_insert_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
  53
  54 define void @llvm_mips_insert_w_test() nounwind {
  55 entry:
  56   %0 = load <4 x i32>* @llvm_mips_insert_w_ARG1
  57   %1 = load i32* @llvm_mips_insert_w_ARG3
  58   %2 = tail call <4 x i32> @llvm.mips.insert.w(<4 x i32> %0, i32 1, i32 %1)
  59   store <4 x i32> %2, <4 x i32>* @llvm_mips_insert_w_RES
  60   ret void
  61 }
  62
  63 declare <4 x i32> @llvm.mips.insert.w(<4 x i32>, i32, i32) nounwind
  64
  65 ; CHECK: llvm_mips_insert_w_test:
  66 ; CHECK-DAG: lw [[R1:\$[0-9]+]], 0(
  67 ; CHECK-DAG: ld.w [[R2:\$w[0-9]+]], 0(
  68 ; CHECK-DAG: insert.w [[R2]][1], [[R1]]
  69 ; CHECK-DAG: st.w [[R2]], 0(
  70 ; CHECK: .size llvm_mips_insert_w_test
  71 ;
  72 @llvm_mips_insert_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
  73 @llvm_mips_insert_d_ARG3 = global i64 27, align 16
  74 @llvm_mips_insert_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
  75
  76 define void @llvm_mips_insert_d_test() nounwind {
  77 entry:
  78   %0 = load <2 x i64>* @llvm_mips_insert_d_ARG1
  79   %1 = load i64* @llvm_mips_insert_d_ARG3
  80   %2 = tail call <2 x i64> @llvm.mips.insert.d(<2 x i64> %0, i32 1, i64 %1)
  81   store <2 x i64> %2, <2 x i64>* @llvm_mips_insert_d_RES
  82   ret void
  83 }
  84
  85 declare <2 x i64> @llvm.mips.insert.d(<2 x i64>, i32, i64) nounwind
  86
  87 ; CHECK: llvm_mips_insert_d_test:
  88 ; CHECK-DAG: lw [[R1:\$[0-9]+]], 0(
  89 ; CHECK-DAG: lw [[R2:\$[0-9]+]], 4(
  90 ; CHECK-DAG: ld.w [[R3:\$w[0-9]+]],
  91 ; CHECK-DAG: insert.w [[R3]][2], [[R1]]
  92 ; CHECK-DAG: insert.w [[R3]][3], [[R2]]
  93 ; CHECK-DAG: st.w [[R3]],
  94 ; CHECK: .size llvm_mips_insert_d_test
  95 ;
  96 @llvm_mips_insve_b_ARG1 = global <16 x i8> <i8 0, i8 1, i8 2, i8 3, i8 4, i8 5, i8 6, i8 7, i8 8, i8 9, i8 10, i8 11, i8 12, i8 13, i8 14, i8 15>, align 16
  97 @llvm_mips_insve_b_ARG3 = global <16 x i8> <i8 16, i8 17, i8 18, i8 19, i8 20, i8 21, i8 22, i8 23, i8 24, i8 25, i8 26, i8 27, i8 28, i8 29, i8 30, i8 31>, align 16
  98 @llvm_mips_insve_b_RES  = global <16 x i8> <i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0, i8 0>, align 16
  99
 100 define void @llvm_mips_insve_b_test() nounwind {
 101 entry:
 102   %0 = load <16 x i8>* @llvm_mips_insve_b_ARG1
 103   %1 = load <16 x i8>* @llvm_mips_insve_b_ARG3
 104   %2 = tail call <16 x i8> @llvm.mips.insve.b(<16 x i8> %0, i32 1, <16 x i8> %1)
 105   store <16 x i8> %2, <16 x i8>* @llvm_mips_insve_b_RES
 106   ret void
 107 }
 108
 109 declare <16 x i8> @llvm.mips.insve.b(<16 x i8>, i32, <16 x i8>) nounwind
 110
 111 ; CHECK: llvm_mips_insve_b_test:
 112 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_insve_b_ARG1)(
 113 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_insve_b_ARG3)(
 114 ; CHECK-DAG: ld.b [[R3:\$w[0-9]+]], 0([[R1]])
 115 ; CHECK-DAG: ld.b [[R4:\$w[0-9]+]], 0([[R2]])
 116 ; CHECK-DAG: insve.b [[R3]][1], [[R4]][0]
 117 ; CHECK-DAG: st.b [[R3]],
 118 ; CHECK: .size llvm_mips_insve_b_test
 119 ;
 120 @llvm_mips_insve_h_ARG1 = global <8 x i16> <i16 0, i16 1, i16 2, i16 3, i16 4, i16 5, i16 6, i16 7>, align 16
 121 @llvm_mips_insve_h_ARG3 = global <8 x i16> <i16 8, i16 9, i16 10, i16 11, i16 12, i16 13, i16 14, i16 15>, align 16
 122 @llvm_mips_insve_h_RES  = global <8 x i16> <i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0, i16 0>, align 16
 123
 124 define void @llvm_mips_insve_h_test() nounwind {
 125 entry:
 126   %0 = load <8 x i16>* @llvm_mips_insve_h_ARG1
 127   %1 = load <8 x i16>* @llvm_mips_insve_h_ARG3
 128   %2 = tail call <8 x i16> @llvm.mips.insve.h(<8 x i16> %0, i32 1, <8 x i16> %1)
 129   store <8 x i16> %2, <8 x i16>* @llvm_mips_insve_h_RES
 130   ret void
 131 }
 132
 133 declare <8 x i16> @llvm.mips.insve.h(<8 x i16>, i32, <8 x i16>) nounwind
 134
 135 ; CHECK: llvm_mips_insve_h_test:
 136 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_insve_h_ARG1)(
 137 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_insve_h_ARG3)(
 138 ; CHECK-DAG: ld.h [[R3:\$w[0-9]+]], 0([[R1]])
 139 ; CHECK-DAG: ld.h [[R4:\$w[0-9]+]], 0([[R2]])
 140 ; CHECK-DAG: insve.h [[R3]][1], [[R4]][0]
 141 ; CHECK-DAG: st.h [[R3]],
 142 ; CHECK: .size llvm_mips_insve_h_test
 143 ;
 144 @llvm_mips_insve_w_ARG1 = global <4 x i32> <i32 0, i32 1, i32 2, i32 3>, align 16
 145 @llvm_mips_insve_w_ARG3 = global <4 x i32> <i32 4, i32 5, i32 6, i32 7>, align 16
 146 @llvm_mips_insve_w_RES  = global <4 x i32> <i32 0, i32 0, i32 0, i32 0>, align 16
 147
 148 define void @llvm_mips_insve_w_test() nounwind {
 149 entry:
 150   %0 = load <4 x i32>* @llvm_mips_insve_w_ARG1
 151   %1 = load <4 x i32>* @llvm_mips_insve_w_ARG3
 152   %2 = tail call <4 x i32> @llvm.mips.insve.w(<4 x i32> %0, i32 1, <4 x i32> %1)
 153   store <4 x i32> %2, <4 x i32>* @llvm_mips_insve_w_RES
 154   ret void
 155 }
 156
 157 declare <4 x i32> @llvm.mips.insve.w(<4 x i32>, i32, <4 x i32>) nounwind
 158
 159 ; CHECK: llvm_mips_insve_w_test:
 160 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_insve_w_ARG1)(
 161 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_insve_w_ARG3)(
 162 ; CHECK-DAG: ld.w [[R3:\$w[0-9]+]], 0([[R1]])
 163 ; CHECK-DAG: ld.w [[R4:\$w[0-9]+]], 0([[R2]])
 164 ; CHECK-DAG: insve.w [[R3]][1], [[R4]][0]
 165 ; CHECK-DAG: st.w [[R3]],
 166 ; CHECK: .size llvm_mips_insve_w_test
 167 ;
 168 @llvm_mips_insve_d_ARG1 = global <2 x i64> <i64 0, i64 1>, align 16
 169 @llvm_mips_insve_d_ARG3 = global <2 x i64> <i64 2, i64 3>, align 16
 170 @llvm_mips_insve_d_RES  = global <2 x i64> <i64 0, i64 0>, align 16
 171
 172 define void @llvm_mips_insve_d_test() nounwind {
 173 entry:
 174   %0 = load <2 x i64>* @llvm_mips_insve_d_ARG1
 175   %1 = load <2 x i64>* @llvm_mips_insve_d_ARG3
 176   %2 = tail call <2 x i64> @llvm.mips.insve.d(<2 x i64> %0, i32 1, <2 x i64> %1)
 177   store <2 x i64> %2, <2 x i64>* @llvm_mips_insve_d_RES
 178   ret void
 179 }
 180
 181 declare <2 x i64> @llvm.mips.insve.d(<2 x i64>, i32, <2 x i64>) nounwind
 182
 183 ; CHECK: llvm_mips_insve_d_test:
 184 ; CHECK-DAG: lw [[R1:\$[0-9]+]], %got(llvm_mips_insve_d_ARG1)(
 185 ; CHECK-DAG: lw [[R2:\$[0-9]+]], %got(llvm_mips_insve_d_ARG3)(
 186 ; CHECK-DAG: ld.d [[R3:\$w[0-9]+]], 0([[R1]])
 187 ; CHECK-DAG: ld.d [[R4:\$w[0-9]+]], 0([[R2]])
 188 ; CHECK-DAG: insve.d [[R3]][1], [[R4]][0]
 189 ; CHECK-DAG: st.d [[R3]],
 190 ; CHECK: .size llvm_mips_insve_d_test
 191 ;